KR100855284B1 - 에스램의 국부 배선 형성방법 - Google Patents

에스램의 국부 배선 형성방법 Download PDF

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Abstract

본 발명은 에스램(SRAM : Static Random Access Memory)의 집적도 향상을 위한 국부 배선(local interconnention)의 신뢰성을 확보하면서 그 형성을 용이하게 할 수 있는 에스램의 국부 배선 형성방법을 개시하며, 개시된 본 발명의 방법은, 반도체 기판 상에 게이트 전극 및 필드 게이트를 형성하는 단계; 상기 게이트 전극 및 필드 게이트를 덮도록 기판의 전 영역 상에 층간절연막을 형성하는 단계; 상기 층간절연막의 소정 부분들을 식각하여 상기 게이트 전극 및 필드 게이트를 각각 노출시키는 제1 및 제2콘택홀을 형성하는 단계; 상기 제1 및 제2콘택홀 내에 도전막을 매립시켜 제1 및 제2콘택플러그를 형성하는 단계; 상기 층간절연막 상에 제1 및 제2콘택플러그들 사이의 층간절연막 부분을 노출시키도록 레지스트 패턴을 형성하는 단계; 상기 노출된 층간절연막 부분을 소망하는 국부 배선 두께에 해당하는 두께로 식각하는 단계; 상기 레지스트 패턴을 제거하는 단계; 상기 리세스된 부분을 포함한 층간절연막 상에 금속막을 증착하는 단계; 및 상기 층간절연막이 노출되도록 상기 금속막을 연마하는 단계를 포함한다.

Description

에스램의 국부 배선 형성방법{METHOD FOR FORMING LOCAL INTERCONNECTION OF SRAM}
도 1은 종래 기술에 따라 형성된 국부 배선을 구비한 에스램의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 에스램의 국부 배선 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 23 : 게이트 전극
24 : 필드 게이트 26 : 층간절연막
27a : 제1콘택플러그 27b : 제2콘택플러그
28 : 레지스트 패턴 29 : 금속막
30 : 국부 배선
본 발명은 에스램의 제조방법에 관한 것으로, 보다 상세하게는, 신뢰성을 확보할 수 있으면서 용이하게 형성할 수 있는 국부 배선(local interconnection) 형성방법에 관한 것이다.
주지된 바와 같이, 에스램(SRAM : Static Random Access Memory)은 빠른 스피드로 동작하며, 저전력을 요하고, 단순한 동작 방식으로 구동된다는 잇점이 있으며, 또한, 디램(DRAM : Dynamic Random Access Memory)과는 달리 저장된 정보를 주기적으로 리프레시(refresh)할 필요가 없을 뿐만 아니라 설계가 용이한 잇점이 있다.
그러나, 이와 같은 에스램은 각 셀이 6개의 트랜지스터로 구성되는 것과 관련해서, 1개의 트랜지스터와 1개의 캐패시터로 구성된 디램에 비해 1비트를 저장하는데 상대적으로 많은 수의 트랜지스터를 필요로 하고, 그래서, 디램에 비해 집적도 측면에서 좋지 못하다.
따라서, 상기 에스램의 집적도를 향상시키기 위해, 종래에는 트랜지스터 자체는 디램과 동일하지만 핀 배치(pin configuration)를 에스램과 같이 구성하는 슈도우(pseudo) 에스램을 형성해주는 방법, 또는, 노드(node)의 트랜지스터를 제1금속배선 형성 이전에 국부적으로 연결시켜주는 방법 등을 이용하고 있다.
도 1은 종래 기술에 따라 형성된 국부 배선(local interconnection)을 구비한 에스램의 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 반도체 기판(1) 내에 트렌치형의 소자분리막들(2)이 형성되어 있고, 상기 소자분리막들(2)에 의해 한정된 활성 영역에는 게이트 전극(3)이 형성되어 있으며, 또한, 상기 소자분리막(2) 상의 필드 영역 상에도 게이트 전극(4 : 이하, 필드 게이트라 칭함)가 형성되어 있다. 여기서, 게이트 전극(3) 및 필드 게이트(4) 각각은 폴리실리콘으로 이루어지며, 게이트 산화막을 구비하고, 아울러, 그 양측벽에 스페이서를 구비한다.
계속해서, 상기 게이트 전극(3) 양측의 기판 표면에 LDD 영역을 구비한 소오스/드레인 영역(5)이 형성되어 있고, 상기 게이트 전극(3) 및 필드 게이트(4)를 덮도록 BPSG와 PE-TEOS의 적층막으로 이루어진 제1층간절연막(6)이 형성되어 있다.
그 다음, 상기 제1층간절연막(6) 내에 소오스/드레인 영역(5) 및 필드 게이트(4)와 각각 콘택하도록 제1 및 제2콘택플러그(7a, 7b)가 형성되어 있고, 상기 제1층간절연막(6) 상에는 상기 제1 및 제2콘택플러그(7a, 7b) 모두와 콘택되게 소정 금속막으로 이루어진 국부 배선(8)이 형성되어 있다.
다음으로, 상기 국부 배선(8)을 덮도록 제1층간절연막(6) 상에 PE-TEOS로 이루어진 제2층간절연막(9)이 형성되어 있고, 공지의 금속배선 공정에 따라 상기 제1 및 제2층간절연막(6, 9)의 적소에는 소오스/드레인 영역(5)과 콘택하는 제3콘택플러그(7c)가 형성되어 있으며, 상기 제2층간절연막(9) 상에는 제3콘택플러그(7c)와 콘택되게 제1금속배선(10)이 형성되어 있다.
한편, 도시되지는 않았으나, 상기 제1금속배선(10) 상에는 제3층간절연막이 형성되며, 아울러, 에스램을 구성하기 위한 다양한 구성요소들이 적층 구조로 형성된다.
그러나, 에스램의 집적도 향상을 위해 형성한 국부 배선은 다음과 같은 문제점을 갖는다.
국부 배선은 제1금속배선 형성 이전에 형성해 주므로, 두꺼울 경우 단차를 유발하여 평탄화 측면에서 불리하게 된다. 따라서, 상기 국부 배선은 박막으로 형성해 주어야 하지만, 이 경우에는 그 신뢰성을 확보할 수 없다.
또한, 국부 배선은 두꺼울 경우 제1금속배선과의 기생 용량에 의해 신호지연을 유발할 수 있는 바, 박막으로 형성해 주어야 하지만, 박막으로 형성할 경우, 그 형성시에 EPD(End Point Detection)를 조절하기 어렵다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 신뢰성을 확보할 수 있음은 물론 형성이 용이한 에스램의 국부 배선 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 게이트 전극 및 필드 게이트를 형성하는 단계; 상기 게이트 전극 및 필드 게이트를 덮도록 기판의 전 영역 상에 층간절연막을 형성하는 단계; 상기 층간절연막의 소정 부분들을 식각하여 상기 게이트 전극 및 필드 게이트를 각각 노출시키는 제1 및 제2콘택홀을 형성하는 단계; 상기 제1 및 제2콘택홀 내에 도전막을 매립시켜 제1 및 제2콘택플러그를 형성하는 단계; 상기 층간절연막 상에 제1 및 제2콘택플러그들 사이의 층간절연막 부분을 노출시키도록 레지스트 패턴을 형성하는 단계; 상기 노출된 층간절연막 부분을 소망하는 국부 배선 두께에 해당하는 두께로 식각하는 단계; 상기 레지스트 패턴을 제거하는 단계; 상기 리세스된 부분을 포함한 층간절연막 상에 금속막을 증착하는 단계; 및 상기 층간절연막이 노출되도록 상기 금속막을 연마하는 단계를 포함하는 에스램의 국부 배선 형성방법을 제공한다.
여기서, 상기 국부 배선용 금속막은 Ti/TiN막 또는 Ti/TiN막과 텅스텐막의 적층막으로 형성한다.
본 발명에 따르면, 국부 배선 형성 영역을 리세스시킨 후에 금속막의 증착 및 CMP를 통해 국부 배선을 형성하므로 상기 국부 배선을 두껍게 형성할 수 있고, 그래서, 상기 국부 배선의 신뢰성을 확보할 수 있음은 물론 그 형성이 용이하다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 에스램의 국부 배선 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 소자분리막(도시안됨)을 구비한 반도체 기판(1) 상에 공지의 공정에 따라 게이트 전극(23) 및 필드 게이트(24)를 형성한다. 이때, 상기 게이트 전극(23) 및 필드 게이트(24)는 하부에 게이트 산화막을 구비하며, 아울러, 그 양측벽에 질화막, 산화막, 또는, 산화막과 질화막의 적층막으로 이루어진 스페이서를 구비한다. 그 다음, 상기 게이트 전극(23) 양측의 기판 표면에 LDD 영역을 구비한 소오스/드레인 영역(도시안됨)을 형성하고, 이어, 상기 게이트 전극(23) 및 필드 게이트(24)을 덮도록 기판(21)의 전영역 상에 층간절연막으로서 BPSG막(26)을 증착한 후, 공지의 에치-백(Etch-back) 또는 CMP(Chemical Mechanical Polishing) 공정을 통해 그 표면을 평탄화시킨다.
여기서, 상기 BPSG막(26)은 트랜지스터의 단차를 고려하여 충분한 두께로 증착한다. 또한, 상기 BPSG막(26)은 후속의 포토리소그라피 공정에서 레지스트의 불량한 패턴을 야기시킬 수 있으므로, 필요에 따라, 상기 BPSG막(26) 상에 1,000Å 정도의 두께로 PE-TEOS막을 증착한다.
도 2b를 참조하면, BPSG막(26)의 소정 부분들을 선택적으로 식각하여 상기 게이트 전극(23) 및 필드 게이트(24)을 각각 노출시키는 제1 및 제2콘택홀들을 형성한다. 그런다음, 상기 제1 및 제2콘택홀을 매립하도록 상기 BPSG막(26) 상에 도전막, 예컨데, 폴리실리콘막 또는 텅스텐막을 증착하고, 이어, 상기 도전막을 CMP하여 상기 제1 및 제2콘택홀 내에 게이트 전극(23) 및 필드 게이트(24)와 각각 콘택되는 제1 및 제2콘택플러그(27a, 27b)를 형성한다.
도 2c를 참조하면, 제1 및 제2콘택플러그(27a, 27b)를 포함한 BPSG막(26) 상에 인접한 제1 및 제2콘택플러그의 일부분들과 그들 사이의 BPSG막 부분을 노출시키는 레지스트 패턴(28)을 형성한다. 그런다음, 국부 배선이 형성될 영역이 리세스되도록 상기 레지스트 패턴(28)을 식각 장벽으로 이용해서 노출된 BPSG막 부분의 소정 두께를 식각한다. 여기서, 상기 식각 두께는 제조 완료된 에스램에서 국부 배선이 트랜지스터의 동작에 방해를 주지 않으면서, 그 신뢰성을 확보할 수 있을 정도의 두께를 고려하여 적절하게 조절한다.
도 2d를 참조하면, 식각 장벽으로 이용된 레지스트 패턴을 제거한 상태에서, 리세스(recess)된 부분을 포함한 BPSG막(26)과 제1 및 제2콘택플러그(27a, 27b) 상에 국부 배선용 금속막(29)을 증착한다. 이때, 상기 국부 배선용 금속막(29)으로서 Ti/TiN의 베리어 물질만을 증착하거나, 또는, 상기 Ti/TiN을 증착한 후에 텅스텐을 증착한다.
도 2e를 참조하면, 층간절연막(26)이 노출될 때까지 상기 금속막을 CMP하고, 이를 통해, 제1콘택플러그(27a)와 제2콘택플러그(27b)간을 연결하는, 보다 정확하게는, 상기 제1 및 제2콘택플러그(27a, 27b)를 통해서 게이트 전극(23)과 필드 게이트(24)간을 연결하는 국부 배선(30)을 형성한다.
여기서, 상기 국부 배선(30)은 그 형성 영역을 리세스시킨 후에 금속막의 증착 및 CMP를 통해 형성하므로, 그 형성 두께를 두껍게 할 수 있다. 따라서, 본 발명은 국부 배선을 트랜지스터의 동작에 방해를 주지않는 범위에서 두껍게 형성할 수 있으므로, 국부 배선의 두께가 얇아 그 신뢰성을 확보할 수 없고, 그리고, EPD를 조절하기 어려워 그 형성이 어려운 종래의 문제점들을 해결할 수 있다.
이상에서와 같이, 본 발명은 국부 배선 형성 영역을 리세스한 후에 금속막의 증착 및 CMP를 통해 국부 배선을 형성하므로, 상기 국부 배선을 두껍게 형성할 수 있어서 그 신뢰성을 확보할 수 있고, 또한, 평탄화 측면에서도 유리하다. 게다가, 본 발명은 국부 배선의 형성시 EPD의 설정으로부터 자유롭기 때문에 상기 국부 배선을 용이하게 형성할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 반도체 기판 상에 게이트 전극 및 필드 게이트를 형성하는 단계;
    상기 게이트 전극 및 필드 게이트를 덮도록 기판의 전 영역 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 소정 부분들을 식각하여 상기 게이트 전극 및 필드 게이트를 각각 노출시키는 제1 및 제2콘택홀을 형성하는 단계;
    상기 제1 및 제2콘택홀 내에 도전막을 매립시켜 제1 및 제2콘택플러그를 형성하는 단계;
    상기 층간절연막 상에 제1 및 제2콘택플러그들 사이의 층간절연막 부분을 노출시키도록 레지스트 패턴을 형성하는 단계;
    상기 노출된 층간절연막 부분을 소망하는 국부 배선 두께에 해당하는 두께로 식각하는 단계;
    상기 레지스트 패턴을 제거하는 단계;
    상기 리세스된 부분을 포함한 층간절연막 상에 금속막을 증착하는 단계; 및
    상기 층간절연막이 노출되도록 상기 금속막을 연마하는 단계;
    를 포함하는 것을 특징으로 하는 에스램의 국부 배선 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 국부 배선용 금속막은
    Ti/TiN막 또는 Ti/TiN막과 텅스텐막의 적층막인 것을 특징으로 하는 에스램의 국부 배선 형성방법.
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