JP2001085433A - 半導体装置及びその製造方法 - Google Patents
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】
【課題】 Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭの局所配線
を、下地の段差の影響を受けること無くパターンニング
及び微細化できるようにすること。 【解決手段】 局所配線は、層間膜８に設けられたコン
タクト９、１０を介してＣＭＰで平坦化された後に形成
された積層構造である。即ち、下層からＴｉのバリアメ
タル層１１、第１及び第２のＴｉＮ配線層１２、１４を
積層した構造である。上記バリアメタル層１１及び第１
のＴｉＮ配線層１２を積層し、さらにコンタクト９、１
０をタングステンで埋め込んだ後に第２のＴｉＮ配線層
１４を形成する。その後、上記積層構造のパターンニン
グを行い、局所配線を形成する。ＴｉＮの局所配線がコ
ンタクトを介してＣＭＰにより平坦化した後にパターニ
ングして形成されるため、下地の影響による段切れを無
くすことができる。
を、下地の段差の影響を受けること無くパターンニング
及び微細化できるようにすること。 【解決手段】 局所配線は、層間膜８に設けられたコン
タクト９、１０を介してＣＭＰで平坦化された後に形成
された積層構造である。即ち、下層からＴｉのバリアメ
タル層１１、第１及び第２のＴｉＮ配線層１２、１４を
積層した構造である。上記バリアメタル層１１及び第１
のＴｉＮ配線層１２を積層し、さらにコンタクト９、１
０をタングステンで埋め込んだ後に第２のＴｉＮ配線層
１４を形成する。その後、上記積層構造のパターンニン
グを行い、局所配線を形成する。ＴｉＮの局所配線がコ
ンタクトを介してＣＭＰにより平坦化した後にパターニ
ングして形成されるため、下地の影響による段切れを無
くすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｆｕｌｌ ＣＭＯ
Ｓ ＳＲＡＭに用いて好適な半導体装置及びその製造方
法に関する。
Ｓ ＳＲＡＭに用いて好適な半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】従来のＦｕｌｌ ＣＭＯＳ ＳＲＡＭに
おいては、局所配線にアルミを用いていたが、アルミの
微細化はエッチング時のレジストとの選択比を取るのが
難しく、レジストを厚くする必要があり、このためリゾ
グラフィーでの微細化が困難となっていた。
おいては、局所配線にアルミを用いていたが、アルミの
微細化はエッチング時のレジストとの選択比を取るのが
難しく、レジストを厚くする必要があり、このためリゾ
グラフィーでの微細化が困難となっていた。
【０００３】そこでＴｉＮを局所配線として用いる技術
が使われるようになった。ここでＴｉＮを局所配線とし
て用いた場合、従来のアルミの局所配線と比べて抵抗が
高くなるが、Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭの局所配線
に用いる場合は回路動作に影響無く、むしろ抵抗が高く
なることで、ソフトエラーに対して強くなる。ＴｉＮを
局所配線として用いた従来例は、例えば１９９８年のＩ
ＥＤＭの２０５項から２０８項に説明されている。図９
は上記従来例を示したものである。Ｆｕｌｌ ＣＭＯＳ
ＳＲＡＭの局所配線が配線層の下が平坦化されること
なく形成される構造となっている。図９において、公知
の方法で半導体基板２７にフィールド２８、ゲート酸化
膜２９、ゲート電極３０、Ｎ- 拡散層３１、サイドウォ
ール３２、Ｎ+ 拡散層３３を形成した後、ＴｉＳｉ３４
を形成する。その後、ＰＥ−ＴＥＯＳを５００Åで層間
膜３５を形成し、コンタクト３６を開口した後、局所配
線３７をＴｉＮ５００Åで形成したものである。
が使われるようになった。ここでＴｉＮを局所配線とし
て用いた場合、従来のアルミの局所配線と比べて抵抗が
高くなるが、Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭの局所配線
に用いる場合は回路動作に影響無く、むしろ抵抗が高く
なることで、ソフトエラーに対して強くなる。ＴｉＮを
局所配線として用いた従来例は、例えば１９９８年のＩ
ＥＤＭの２０５項から２０８項に説明されている。図９
は上記従来例を示したものである。Ｆｕｌｌ ＣＭＯＳ
ＳＲＡＭの局所配線が配線層の下が平坦化されること
なく形成される構造となっている。図９において、公知
の方法で半導体基板２７にフィールド２８、ゲート酸化
膜２９、ゲート電極３０、Ｎ- 拡散層３１、サイドウォ
ール３２、Ｎ+ 拡散層３３を形成した後、ＴｉＳｉ３４
を形成する。その後、ＰＥ−ＴＥＯＳを５００Åで層間
膜３５を形成し、コンタクト３６を開口した後、局所配
線３７をＴｉＮ５００Åで形成したものである。
【０００４】尚、本発明に関する公知文献として、特開
昭６２−３３４４５号公報、特開昭６２−１３７８５３
号公報、特開平１０−２２３８６号公報等がある。
昭６２−３３４４５号公報、特開昭６２−１３７８５３
号公報、特開平１０−２２３８６号公報等がある。
【０００５】
【発明が解決しようとする課題】上記従来例では、局所
配線が下地の段差により段切れが生じる等の問題があっ
た。この段差による段切れは、局所配線のパターンニン
グがゲートポリの上に平坦化を行わずに行われるため生
じるものである。
配線が下地の段差により段切れが生じる等の問題があっ
た。この段差による段切れは、局所配線のパターンニン
グがゲートポリの上に平坦化を行わずに行われるため生
じるものである。
【０００６】本発明は、上記の問題を解決するために成
されたもので、下地の形状の影響を受けること無く、Ｔ
ｉＮの局所配線を微細化できるようにすることを目的と
している。
されたもので、下地の形状の影響を受けること無く、Ｔ
ｉＮの局所配線を微細化できるようにすることを目的と
している。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明による半導体装置は、平坦化された層間膜
及び層間膜に形成されたコンタクトにＴｉ層と第１のＴ
ｉＮ層が積層されると共に、その上のコンタクト及び第
１のＴｉＮ層に第２のＴｉＮ層が積層され、Ｔｉ層と第
１及び第２のＴｉＮ層の積層構造はパターンニングされ
て局所配線を形成することを特徴とするものである。
めに、本発明による半導体装置は、平坦化された層間膜
及び層間膜に形成されたコンタクトにＴｉ層と第１のＴ
ｉＮ層が積層されると共に、その上のコンタクト及び第
１のＴｉＮ層に第２のＴｉＮ層が積層され、Ｔｉ層と第
１及び第２のＴｉＮ層の積層構造はパターンニングされ
て局所配線を形成することを特徴とするものである。
【０００８】また、本発明による半導体装置の製造方法
は、層間膜を平坦化する工程と、平坦化された層間膜に
コンタクトを形成する工程と、コンタクトにＴｉ層と第
１のＴｉＮ層を積層する工程と、コンタクトの上記積層
及び第１のＴｉＮ層に第２のＴｉＮ層を積層してＴｉ層
と第１及び第２のＴｉＮ層からなる局所配線層を形成す
る工程と、局所配線層をパターンニングして局所配線を
形成する工程とを設けたことを特徴とするものである。
は、層間膜を平坦化する工程と、平坦化された層間膜に
コンタクトを形成する工程と、コンタクトにＴｉ層と第
１のＴｉＮ層を積層する工程と、コンタクトの上記積層
及び第１のＴｉＮ層に第２のＴｉＮ層を積層してＴｉ層
と第１及び第２のＴｉＮ層からなる局所配線層を形成す
る工程と、局所配線層をパターンニングして局所配線を
形成する工程とを設けたことを特徴とするものである。
【０００９】また、半導体装置及びその製造方法におい
て、局所配線はＦｕｌｌ ＣＭＯＳＳＲＡＭのセルの局
所配線であり、上記セルにおいてノードとそのノードと
対向するインバータを接続する配線であってよい。
て、局所配線はＦｕｌｌ ＣＭＯＳＳＲＡＭのセルの局
所配線であり、上記セルにおいてノードとそのノードと
対向するインバータを接続する配線であってよい。
【００１０】また、上記コンタクトは局所配線とゲー
ト、拡散層とを接続するものであってよい。
ト、拡散層とを接続するものであってよい。
【００１１】また、上記Ｔｉ層は６００Å程度、第１の
ＴｉＮ層は１０００Å程度、第２のＴｉＮ層は２５０Å
程度の各厚さでそれぞれ形成してよい。
ＴｉＮ層は１０００Å程度、第２のＴｉＮ層は２５０Å
程度の各厚さでそれぞれ形成してよい。
【００１２】また、上記コンタクトにタングステンを埋
め込んでよく、さらに、上記層間膜の平坦化をＣＭＰプ
ロセスにより行うようにしてもよい。
め込んでよく、さらに、上記層間膜の平坦化をＣＭＰプ
ロセスにより行うようにしてもよい。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
と共に説明する。Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭのセル
の縮小には局所配線の微細化が不可欠となっている。
尚、以下でいう局所配線とは、セルにおいてノードとそ
のノードと対向するインバータを接続する配線のことを
指すものとする。本実施の形態は、層間膜を堆積し、Ｃ
ＭＰを用いて下地を平坦化した後に、ＴｉＮの局所配線
のパターニングを行うことにより、下地の形状の影響無
く局所配線を微細化できるようにしたことを特徴とす
る。
と共に説明する。Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭのセル
の縮小には局所配線の微細化が不可欠となっている。
尚、以下でいう局所配線とは、セルにおいてノードとそ
のノードと対向するインバータを接続する配線のことを
指すものとする。本実施の形態は、層間膜を堆積し、Ｃ
ＭＰを用いて下地を平坦化した後に、ＴｉＮの局所配線
のパターニングを行うことにより、下地の形状の影響無
く局所配線を微細化できるようにしたことを特徴とす
る。
【００１４】図１から図５は本実施の形態による半導体
装置の製造方法の工程を示すものである。図６は上記製
造方法により完成された半導体装置を示すもので、Ｆｕ
ｌｌ ＣＭＯＳ ＳＲＡＭのセルの局所配線（セルにお
いてノードとそのノードと対向するインバータを接続す
る配線）のパターニングを、層間膜を付けＣＭＰで下地
を平坦化した後に行うことにより、下地の形状の影響無
く局所配線を微細化できる構造となっている。また、局
所配線の構造はＴｉとＴｉＮの積層構造となっている。
装置の製造方法の工程を示すものである。図６は上記製
造方法により完成された半導体装置を示すもので、Ｆｕ
ｌｌ ＣＭＯＳ ＳＲＡＭのセルの局所配線（セルにお
いてノードとそのノードと対向するインバータを接続す
る配線）のパターニングを、層間膜を付けＣＭＰで下地
を平坦化した後に行うことにより、下地の形状の影響無
く局所配線を微細化できる構造となっている。また、局
所配線の構造はＴｉとＴｉＮの積層構造となっている。
【００１５】次に、本実施の形態による半導体装置の製
造方法を図１から図５を参照して説明する。図１（ａ）
は公知の方法（ＬＯＣＯＳ，ＳＴＩなど）で半導体基板
１表面にフィールド酸化膜２を形成したものである。図
１（ｂ）は公知の方法で半導体基板１表面にゲート酸化
膜３を形成した後、厚さ２０００Å程度のポリシリコン
でゲート電極層４ａを形成したものである。図１（ｃ）
は公知の方法でゲート電極４のパターンを形成し、それ
をマスクとして５０ＫｅＶ，１Ｅ１３ｃｍ-2程度のリン
を注入することによりＮ- 拡散層５を形成したものであ
る。
造方法を図１から図５を参照して説明する。図１（ａ）
は公知の方法（ＬＯＣＯＳ，ＳＴＩなど）で半導体基板
１表面にフィールド酸化膜２を形成したものである。図
１（ｂ）は公知の方法で半導体基板１表面にゲート酸化
膜３を形成した後、厚さ２０００Å程度のポリシリコン
でゲート電極層４ａを形成したものである。図１（ｃ）
は公知の方法でゲート電極４のパターンを形成し、それ
をマスクとして５０ＫｅＶ，１Ｅ１３ｃｍ-2程度のリン
を注入することによりＮ- 拡散層５を形成したものであ
る。
【００１６】図２（ｄ）は公知の方法による酸化膜で厚
さ１２００Å程度のサイドウォールスペーサ６を形成し
たものである。図２（ｅ）は（ｄ）で形成したサイドウ
ォールスペーサ６及びゲート電極４をマスクとして、３
０ＫｅＶ、５Ｅ１５ｃｍ-2程度の砒素を注入することに
より、Ｎ+ 拡散層７を形成したものである。図２（ｆ）
は公知の方法で、例えばＴＥＯＳＢＰＳＧの層間膜８を
１００００Å程度の厚さで形成したものである。図３
（ｇ）は層間膜８をＣＭＰプロセスで平坦化したもので
ある。
さ１２００Å程度のサイドウォールスペーサ６を形成し
たものである。図２（ｅ）は（ｄ）で形成したサイドウ
ォールスペーサ６及びゲート電極４をマスクとして、３
０ＫｅＶ、５Ｅ１５ｃｍ-2程度の砒素を注入することに
より、Ｎ+ 拡散層７を形成したものである。図２（ｆ）
は公知の方法で、例えばＴＥＯＳＢＰＳＧの層間膜８を
１００００Å程度の厚さで形成したものである。図３
（ｇ）は層間膜８をＣＭＰプロセスで平坦化したもので
ある。
【００１７】図３（ｈ）は平坦化された層間膜８に公知
の方法でコンタクト９、１０を形成したものである。こ
こでコンタクト９はＮ+ 拡散層７上のコンタクト、コン
タクト１０はゲート電極４上のコンタクトである。図４
（ｉ）はＴｉのバリアメタル層１１を６００Å程度で、
その上に第１のＴｉＮ配線層１２を１０００Å程度でス
パッタしたものである。図４（ｊ）はコンタクト９、１
０内にタングステンを５０００Å程度成長させ、その後
エッチバックしてタングステンプラグ１３を形成したも
のである。図５（ｋ）はこの後の工程である局所配線の
パターニング時の反射防止膜として第２のＴｉＮ配線層
１４を２５０Å程度形成したものである。
の方法でコンタクト９、１０を形成したものである。こ
こでコンタクト９はＮ+ 拡散層７上のコンタクト、コン
タクト１０はゲート電極４上のコンタクトである。図４
（ｉ）はＴｉのバリアメタル層１１を６００Å程度で、
その上に第１のＴｉＮ配線層１２を１０００Å程度でス
パッタしたものである。図４（ｊ）はコンタクト９、１
０内にタングステンを５０００Å程度成長させ、その後
エッチバックしてタングステンプラグ１３を形成したも
のである。図５（ｋ）はこの後の工程である局所配線の
パターニング時の反射防止膜として第２のＴｉＮ配線層
１４を２５０Å程度形成したものである。
【００１８】図６は上記図５（ｋ）における第１、第２
のＴｉＮ配線層１２、１４を公知の方法でパターニング
して局所配線を形成したものである。
のＴｉＮ配線層１２、１４を公知の方法でパターニング
して局所配線を形成したものである。
【００１９】図７はＦｕｌｌ ＣＭＯＳ ＳＲＡＭの等
価回路図である。図７において、２４、２５はドライバ
ートランジスタ、２２、２３はアクセストランジスタ、
２０、２１は負荷トランジスタである。前述したように
局所配線とは、セルにおいてノードとそのノードと対向
するインバータを接続する配線のことであり、図７でい
うと２６で示す配線部分に相当する。この局所配線２６
を微細化することはＦｕｌｌ ＣＭＯＳ ＳＲＡＭのセ
ルを縮小する上で重要となっている。
価回路図である。図７において、２４、２５はドライバ
ートランジスタ、２２、２３はアクセストランジスタ、
２０、２１は負荷トランジスタである。前述したように
局所配線とは、セルにおいてノードとそのノードと対向
するインバータを接続する配線のことであり、図７でい
うと２６で示す配線部分に相当する。この局所配線２６
を微細化することはＦｕｌｌ ＣＭＯＳ ＳＲＡＭのセ
ルを縮小する上で重要となっている。
【００２０】図８はセルのレイアウトの一例を示す。局
所配線１８はコンタクト１７でゲート１５と接続され、
コンタクト１６、１６’はそれぞれＰ+ 拡散層１９、Ｎ
+ 拡散層１９’と接続されている。
所配線１８はコンタクト１７でゲート１５と接続され、
コンタクト１６、１６’はそれぞれＰ+ 拡散層１９、Ｎ
+ 拡散層１９’と接続されている。
【００２１】断面の構造は、図６に示すようにＦｕｌｌ
ＣＭＯＳ ＳＲＡＭの局所配線がコンタクト９、１０
を介してＣＭＰで平坦化された後に形成された構造であ
る。局所配線の構造は、ＴｉとＴｉＮの積層構造となっ
ている。即ち、下層からＴｉのバリアメタル層１１、第
１及び第２のＴｉＮ配線層１２、１４の積層構造とし、
Ｔｉのバリアメタル層１１は６００Å程度、第１のＴｉ
Ｎ配線層１２は１０００Å程度とし、さらにコンタクト
９、１０をタングステンで埋め込んだ後に第２のＴｉＮ
配線層１４を２５０Å程度の厚さで形成する。その後、
局所配線のパターンニングを行う。
ＣＭＯＳ ＳＲＡＭの局所配線がコンタクト９、１０
を介してＣＭＰで平坦化された後に形成された構造であ
る。局所配線の構造は、ＴｉとＴｉＮの積層構造となっ
ている。即ち、下層からＴｉのバリアメタル層１１、第
１及び第２のＴｉＮ配線層１２、１４の積層構造とし、
Ｔｉのバリアメタル層１１は６００Å程度、第１のＴｉ
Ｎ配線層１２は１０００Å程度とし、さらにコンタクト
９、１０をタングステンで埋め込んだ後に第２のＴｉＮ
配線層１４を２５０Å程度の厚さで形成する。その後、
局所配線のパターンニングを行う。
【００２２】尚、図７のＳＲＡＭの等価回路における局
所配線２６であれば、セルのレイアウトは図８に限らな
い。
所配線２６であれば、セルのレイアウトは図８に限らな
い。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭの局所配線を、下地の段
差の影響を受けること無くパターンニング及び微細化す
ることができる。その理由は、ＴｉＮの局所配線がコン
タクトを介してＣＭＰにより平坦化した後にパターニン
グが行われるため、下地の影響による段切れを無くすこ
とができるためである。
Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭの局所配線を、下地の段
差の影響を受けること無くパターンニング及び微細化す
ることができる。その理由は、ＴｉＮの局所配線がコン
タクトを介してＣＭＰにより平坦化した後にパターニン
グが行われるため、下地の影響による段切れを無くすこ
とができるためである。
【図１】本発明の実施の形態による半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図３】本発明の実施の形態による半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図４】本発明の実施の形態による半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図５】本発明の実施の形態による半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図６】本発明の実施の形態による半導体装置を示す断
面図である。
面図である。
【図７】Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭの等価回路図で
ある。
ある。
【図８】Ｆｕｌｌ ＣＭＯＳ ＳＲＡＭのセルのレイア
ウトの一例を示す構成図である。
ウトの一例を示す構成図である。
【図９】従来のＴｉＮを局所配線に用いた半導体装置を
示す断面図である。
示す断面図である。
１ 半導体基板 ８ 層間膜 ９、１０ コンタクト １１ Ｔｉのバリアメタル層 １２ 第１のＴｉＮ層 １３ タングステンプラグ １４ 第２のＴｉＮ層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB14 CC01 DD07 DD19 DD37 EE15 FF17 FF18 FF22 GG10 HH13 5F033 HH18 HH33 JJ18 JJ19 JJ33 KK01 KK04 MM08 NN06 NN07 QQ03 QQ09 QQ37 QQ48 RR15 SS04 VV16 WW02 XX02
Claims (11)
- 【請求項１】 平坦化された層間膜及び前記層間膜に形
成されたコンタクトにＴｉ層と第１のＴｉＮ層が積層さ
れると共に、その上のコンタクト及び前記第１のＴｉＮ
層に第２のＴｉＮ層が積層され、前記Ｔｉ層と第１及び
第２のＴｉＮ層の積層構造はパターンニングされて局所
配線を形成することを特徴とする半導体装置。 - 【請求項２】 前記局所配線はＦｕｌｌ ＣＭＯＳ Ｓ
ＲＡＭのセルの局所配線であり、前記セルにおいてノー
ドとそのノードと対向するインバータを接続する配線で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記コンタクトは前記局所配線とゲー
ト、拡散層とを接続するものであることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 前記Ｔｉ層は６００Å程度、第１のＴｉ
Ｎ層は１０００Å程度、第２のＴｉＮ層は２５０Å程度
の各厚さでそれぞれ形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項５】 前記コンタクトには、タングステンが埋
め込まれていることを特徴とする請求項１記載の半導体
装置。 - 【請求項６】 層間膜を平坦化する工程と、 前記平坦化された層間膜にコンタクトを形成する工程
と、 前記コンタクトにＴｉ層と第１のＴｉＮ層を積層する工
程と、 前記コンタクトの前記積層及び前記第１のＴｉＮ層に第
２のＴｉＮ層を積層して前記Ｔｉ層と第１及び第２のＴ
ｉＮ層からなる局所配線層を形成する工程と、 前記局所配線層をパターンニングして局所配線を形成す
る工程とを設けたことを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記局所配線はＦｕｌｌ ＣＭＯＳ Ｓ
ＲＡＭのセルの局所配線であり、前記セルにおいてノー
ドとそのノードと対向するインバータを接続する配線で
あることを特徴とする請求項６記載の半導体装置の製造
方法。 - 【請求項８】 前記コンタクトは前記局所配線とゲー
ト、拡散層とを接続するものであることを特徴とする請
求項６記載の半導体装置の製造方法。 - 【請求項９】 前記Ｔｉ層は６００Å程度、第１のＴｉ
Ｎ層は１０００Å程度、第２のＴｉＮ層は２５０Å程度
の各厚さでそれぞれ形成することを特徴とする請求項６
記載の半導体装置の製造方法。 - 【請求項１０】 前記平坦化する工程は、ＣＭＰプロセ
スで行われることを特徴とする請求項６記載の半導体装
置の製造方法。 - 【請求項１１】 前記コンタクトにタングステンを埋め
込む工程を設けたことを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP25805399A JP2001085433A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置及びその製造方法 |
| TW089117462A TW471124B (en) | 1999-09-10 | 2000-08-29 | Semiconductor device and manufacture method |
| KR1020000053774A KR20010030365A (ko) | 1999-09-10 | 2000-09-09 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25805399A JP2001085433A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001085433A true JP2001085433A (ja) | 2001-03-30 |
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ID=17314894
Family Applications (1)
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|---|---|---|---|
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| Country | Link |
|---|---|
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| KR (1) | KR20010030365A (ja) |
| TW (1) | TW471124B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855284B1 (ko) * | 2002-06-21 | 2008-09-01 | 매그나칩 반도체 유한회사 | 에스램의 국부 배선 형성방법 |
| KR100871357B1 (ko) | 2002-06-29 | 2008-12-02 | 매그나칩 반도체 유한회사 | 에스램소자의 제조방법 |
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1999
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2000
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- 2000-09-09 KR KR1020000053774A patent/KR20010030365A/ko not_active Application Discontinuation
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| Publication number | Publication date |
|---|---|
| KR20010030365A (ko) | 2001-04-16 |
| TW471124B (en) | 2002-01-01 |
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