JP2001015711A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はロジック回路等の周辺回路とＤＲＡ
Ｍとが混載された半導体装置の製造方法に関し、同一基
板上に密なパターンと疎なパターンとを共に精度良く形
成することを目的とする。 【解決手段】 半導体基板１上に、ＤＲＡＭの構成要素
となるトランジスタのゲート電極を高密度に形成するた
めのＤＲＡＭ領域と、周辺回路の構成要素となるトラン
ジスタのゲート電極を比較的低密度に形成するための周
辺回路領域とを確保する。ＤＲＡＭ領域に、ＤＲＡＭの
ゲート電極に対応するレジスト膜２３を形成する。絶縁
膜２２をエッチングした後、周辺回路領域に、周辺回路
のゲート電極に対応するレジスト膜２４を形成する。Ｄ
ＲＡＭ領域上に残存する絶縁膜２２とレジスト膜２４と
をマスクとして導電層２１をエッチングして、ＤＲＡＭ
領域上、および周辺回路領域上にゲート電極を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、ＤＲＡＭ（Dynamic Random Access
Memory)とロジック回路等の周辺回路とが混載された半
導体装置の製造に好適な半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】図１２は、ロジック回路等の周辺回路と
ＤＲＡＭとが同一基板上に混載された半導体装置（以
下、「ＤＲＡＭ混載ＩＣ」と称す）の従来の構造を表す
断面図である。従来のＤＲＡＭ混載ＩＣにおいて、半導
体基板１には分離酸化膜２が設けられている。半導体基
板１の上部には、ポリシリコン層３、タングステン層
（Ｗ）４、および酸化膜５が積層されたゲート電極６が
形成されている。

【０００３】ポリシリコン層３は、不純物を含有しない
シリコン膜に不純物を注入することで形成される注入ポ
リシリコン、または不純物を含有する状態で堆積される
ドープトポリシリコンで構成されている。ポリシリコン
層３とタングステン層４とは、タングステンシリサイド
構造の導電層を形成している。

【０００４】ＤＲＡＭ混載ＩＣのシリコン基板１上に
は、ＤＲＡＭの構成要素と周辺回路の構成要素とが設け
られる。以下、ＤＲＡＭの構成要素が設けられる領域を
「ＤＲＡＭ領域」と、また、周辺回路の構成要素が設け
られる領域を「周辺回路領域」と称す。従来のＤＲＡＭ
混載ＩＣにおいて、シリコン基板１上には、ＤＲＡＭ領
域にも、周辺回路領域にも、同じ構成を有するゲート電
極６が設けられている。

【０００５】ゲート電極６の周囲はシリコン窒化膜７に
より覆われている。シリコン窒化膜７は、ＤＲＡＭ領域
では、ゲート電極６の上面および側面を覆うように、ま
た、周辺回路領域ではゲート電極６の側壁を構成するよ
うに成形されている。

【０００６】半導体基板１の上部には、更にポリシリコ
ン層８およびタングステン層９からなるタングステンシ
リサイド構造のビット線１０が設けられている。ポリシ
リコン層８は、上述したポリシリコン層３と同様に注入
ポリシリコンまたはドープトポリシリコンで構成されて
いる。ビット線１０は、公知のセルフアラインの手法で
設けられたコンタクトホールの中に形成されている。

【０００７】半導体基板１の上層には、層間絶縁膜１
１，１２が形成されている。ＤＲＡＭ領域には、層間絶
縁膜１１，１２を貫通して半導体基板１に導通する下部
電極１３が設けられている。下部電極１３は、誘電膜１
４および上部電極１５により覆われている。下部電極１
３、誘電膜１４および上部電極１５は、ＤＲＡＭのメモ
リセルとして機能するキャパシタを構成している。

【０００８】周辺回路領域には、層間絶縁膜１１，１２
を貫通して半導体基板１に導通するタングステンプラグ
１７が設けられている。層間絶縁膜１２の上層には、そ
の表面と、上述したキャパシタ１６とを覆う層間絶縁膜
１８が形成されている。タングステンプラグ１７は、層
間絶縁膜１８の上層に設けられるアルミ配線１９と導通
している。

【０００９】半導体基板１には、キャパシタ１６の下部
電極１３と導通する部位、タングステンプラグ１７と導
通する部位、およびビット線１０と導通する部位に不純
物拡散層２０が設けられている。不純物拡散層２０は、
ゲート電極６を挟むように形成されている。半導体基板
１において、不純物拡散層２０はトランジスタのソース
ドレイン領域として、また、ゲート電極６に覆われる部
分はトランジスタのチャネルとしてそれぞれ機能する。

【００１０】図１３は、従来のＤＲＡＭ混載ＩＣの製造
方法を説明するための図を示す。従来の製造方法では、
半導体基板１の全面にポリシリコン層３、タングステン
層４、および酸化膜５が順次堆積される。それらの積層
膜が写真製版およびエッチングによってパターニングさ
れることにより、ＤＲＡＭ領域および周辺回路領域にゲ
ート電極６が形成される（図１３（Ａ））。

【００１１】ゲート電極６の上部から半導体基板１に不
純物を注入することにより不純物拡散層２０が形成され
る。不純物拡散層２０やゲート電極６が覆われるよう
に、半導体基板１の全面にシリコン窒化膜７が成膜され
る（図１３（Ｂ））。

【００１２】ＤＲＡＭ領域上のシリコン窒化膜７がレジ
スト膜（図示せず）で保護された状態で周辺回路領域の
シリコン窒化膜７がエッチングされる。その結果、周辺
回路領域には、シリコン窒化膜７によって、ゲート電極
６の側壁が構成される（図１３（Ｃ））。シリコン窒化
膜７の上部から、所定の注入角度で半導体基板１に不純
物が注入される。その結果、周辺回路領域の不純物拡散
層２０は、ＬＤＤ（lightly Doped Drain）構造とな
る。

【００１３】半導体基板１の全面に層間絶縁膜１１が堆
積される。ＤＲＡＭ領域に設けられている所定の不純物
拡散領域２０に開口するように、セルフアラインの手法
でコンタクトホールが形成される。そのコンタクトホー
ルを介して不純物拡散層２０と導通するビット線１０が
形成される（図１３（Ｄ））。

【００１４】ビット線１０および層間絶縁膜１１の上層
に層間絶縁膜１２が形成される。層間絶縁膜１０，１１
を貫通してＤＲＡＭ領域の所定の不純物拡散層２０に導
通するようにコンタクトホールが設けられる。そのコン
タクトホールを介して不純物拡散層２０と導通する下部
電極１３が形成される。下部電極１３が覆われるよう
に、絶縁膜１４および上部電極１５が形成され、キャパ
シタ１６が構成される（図１３（Ｅ））。

【００１５】以後、層間絶縁膜１２の上層に層間絶縁膜
１８が成膜され、周辺回路領域にタングステンプラグ１
７が形成され、更に、タングステンプラグ１７と導通す
るアルミ配線１９が形成されることにより従来のＤＲＡ
Ｍ混載ＩＣが形成される（図１２参照）。

【００１６】

【発明が解決しようとする課題】ＤＲＡＭ混載ＩＣで
は、ビット線１０を収納するためのコンタクトホールが
セルフアラインの手法で設けられる。このため、ＤＲＡ
Ｍ領域のゲート電極６は、その最上層が酸化膜５である
ことが望ましい。一方、周辺回路領域のゲート電極６に
は低抵抗化が望まれる。従って、周辺回路領域のゲート
電極６は、より低抵抗化に適した構造であることが望ま
しい。

【００１７】しかしながら、従来の製造方法では、上記
の如くＤＲＡＭ領域のゲート電極６と周辺回路領域のゲ
ート電極６とが同じ工程により形成される。このため、
従来の製造方法では、ＤＲＡＭの構成要素となるゲート
電極６と、周辺回路の構成要素となるゲート電極６とを
異なる構造とすることができなかった。

【００１８】また、ＤＲＡＭ混載ＩＣでは、一般にＤＲ
ＡＭ領域のゲート電極６が、周辺回路のゲート電極６に
比して密に形成される。このため、ＤＲＡＭ混載ＩＣの
製造過程では、ＤＲＡＭ領域のゲート電極６をパターニ
ングする際に、周辺回路領域のゲート電極６をパターニ
ングする場合に比して高い精度が要求される。

【００１９】しかしながら、従来の製造方法では、ＤＲ
ＡＭ領域のゲート電極６と周辺回路領域のゲート電極６
とが同じ工程で形成される。このため、従来の製造方法
では、ＤＲＡＭ領域の密なゲート電極６と、周辺回路領
域の疎なゲート電極６とを、それらに要求される精度に
応じた適切な工程でそれぞれ形成することができなかっ
た。

【００２０】本発明は、上記のような課題を解決するた
めになされたもので、同一基板上に構造の異なる配線層
を形成することのできる半導体装置の製造方法を提供す
ることを第１の目的とする。また、本発明は、同一基板
上に密なパターンと疎なパターンとを、共に精度良く形
成することのできる半導体装置の製造方法を提供するこ
とを第２の目的とする。

【００２１】

【課題を解決するための手段】請求項１記載の発明は、
半導体基板上に所望の回路パターンを形成するための半
導体装置の製造方法であって、半導体基板の領域を、主
として高密度にパターンを含む高密度領域と、主として
低密度にパターンを含む低密度領域とに区分して、前記
高密度領域に写真製版によりパターン転写を行うステッ
プと、前記低密度領域に写真製版によりパターン転写を
行うステップと、前記高密度領域および前記低密度領域
に転写されたパターンを半導体基板上に形成するステッ
プと、を含むことを特徴とするものである。

【００２２】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法であって、前記高密度領域の写真製
版は、高密度なパターン形成に適した第１レジスト材を
用いて実行され、前記低密度領域の写真製版は、前記第
１レジストに比して低密度なパターン形成に適した第２
レジスト材を用いて実行されることを特徴とするもので
ある。

【００２３】請求項３記載の発明は、請求項１または２
記載の半導体装置の製造方法であって、前記低密度領域
を保護した状態で、前記高密度領域にパターンを形成す
るためのエッチングを行うステップと、前記高密津領域
を保護した状態で、前記低密度領域にパターンを形成す
るためのエッチングを行うステップと、を含むことを特
徴とするものである。

【００２４】請求項４記載の発明は、請求項１乃至３の
何れか１項記載の半導体装置の製造方法であって、前記
半導体基板には、ＤＲＡＭの構成要素を形成するための
ＤＲＡＭ領域と、周辺回路を形成するための周辺回路領
域とが含まれ、前記高密度領域にはＤＲＡＭの構成要素
として形成されるトランジスタのゲート電極が含まれ、
前記低密度領域には周辺回路の構成要素として形成され
るトランジスタのゲート電極が含まれることを特徴とす
るものである。

【００２５】請求項５記載の発明は、請求項４記載の半
導体装置の製造方法であって、パターン転写に先立って
半導体基板上に導電層と絶縁膜とを形成するステップ
と、前記絶縁膜上の高密度領域中に、所望形状の第１レ
ジスト膜を形成するステップと、前記第１レジスト膜を
マスクとして前記絶縁膜をエッチングするステップと、
前記エッチングの後に前記低密度領域に所望形状の第２
レジスト膜を形成するステップと、前記高密度領域上の
絶縁膜と、前記低密度領域上の第２レジスト膜とをマス
クとして前記導電層をエッチングするステップと、を含
むことを特徴とするものである。

【００２６】請求項６記載の発明は、請求項５記載の半
導体装置の製造方法であって、前記導電層は不純物を含
有するシリコン膜であると共に、前記第２レジスト膜を
除去した後に、半導体基板の全面にシリサイド生成用の
金属を堆積させるステップを備えることを特徴とするも
のである。

【００２７】請求項７記載の発明は、請求項４記載の半
導体装置の製造方法であって、パターン転写に先立って
半導体基板上に不純物を含有するシリコン膜と、シリサ
イド膜と、絶縁膜とを形成するステップと、前記絶縁膜
上の高密度領域中に、所望形状の第１レジスト膜を形成
するステップと、前記レジスト膜をマスクとして前記絶
縁膜および前記シリサイド膜をエッチングするステップ
と、前記エッチングの後に前記低密度領域に所望形状の
第２レジスト膜を形成するステップと、前記高密度領域
上の絶縁膜と、前記低密度領域上の第２レジスト膜とを
マスクとして前記シリコン膜をエッチングするステップ
と、前記第２レジスト膜を除去した後に、半導体基板の
全面にシリサイド生成用の金属を堆積させるステップ
と、を備えることを特徴とするものである。

【００２８】請求項８記載の発明は、半導体基板上に所
望の回路パターンを形成するための半導体装置の製造方
法であって、形成すべき回路パターンは第１群のパター
ンと第２群のパターンとに区分され、前記第１群のパタ
ーンを写真製版によりパターン転写するステップと、前
記第２群のパターンを写真製版によりパターン転写する
ステップと、前記第１群のパターンおよび前記第２群の
パターンを半導体基板上に形成するステップとを含み、
前記第１群のパターンは、主として、形成すべき回路パ
ターンのピッチに比べて大きなピッチで配列され、か
つ、前記第２群のパターンは、主として、形成すべき回
路パターンのピッチに比べて大きなピッチで配列されて
いることを特徴とするものである。

【００２９】請求項９記載の発明は、請求項８記載の半
導体装置の製造方法であって、ＤＲＡＭの構成要素であ
るトランジスタのゲート電極が前記第１群のパターンお
よび前記第２群のパターンに区分されることを特徴とす
るものである。

【００３０】請求項１０記載の発明は、請求項８記載の
半導体装置の製造方法であって、半導体基板上に形成さ
れる配線のパターンが前記第１群のパターンおよび前記
第２群のパターンに区分されることを特徴とするもので
ある。

【００３１】請求項１１記載の発明は、請求項８記載の
半導体装置の製造方法であって、パターン転写に先立っ
て半導体基板上に導電層と絶縁膜とを形成するステップ
と、前記絶縁膜上に前記第１群のパターンに対応する第
１レジスト膜を形成するステップと、前記第１レジスト
膜をマスクとして前記絶縁膜をエッチングするステップ
と、前記エッチングの後に前記第２群のパターンに対応
する第２レジスト膜を形成するステップと、前記導電層
上に残存する前記絶縁膜と、前記第２レジスト膜とをマ
スクとして前記導電層をエッチングするステップと、を
含むことを特徴とするものである。

【００３２】請求項１２記載の発明は、請求項８記載の
半導体装置の製造方法であって、パターン転写に先立っ
て半導体基板上に導電層と、絶縁膜と、前記導電層と同
じエッチングレートを示す導電層相当膜とを形成するス
テップと、前記導電層相当膜上に前記第１群のパターン
に対応する第１レジスト膜を形成するステップと、前記
第１レジスト膜をマスクとして前記導電層相当膜をエッ
チングするステップと、前記エッチングの後に前記第２
群のパターンに対応する第２レジスト膜を形成するステ
ップと、前記絶縁膜上に残存する前記導電層相当膜と、
前記第２レジスト膜とをマスクとして前記絶縁膜をエッ
チングするステップと、前記絶縁膜をマスクとして前記
導電層をエッチングすると共に、前記絶縁膜上に残存す
る前記導電層相当膜をエッチングにより除去するステッ
プと、を含むことを特徴とするものである。

【００３３】請求項１３記載の発明は、半導体基板上に
所望の回路パターンを形成するための半導体装置の製造
方法であって、前記半導体基板の領域は、第１群のパタ
ーンを形成すべき第１領域と、第２群のパターンを形成
すべき第２領域とに区分され、前記半導体基板上に導電
層と絶縁膜とを形成するステップと、前記絶縁膜上の前
記第１領域中に、前記第１群のパターンに対応する第１
レジスト膜を形成するステップと、前記第１レジスト膜
をマスクとして前記絶縁膜をエッチングするステップ
と、前記第２領域を保護した状態で、前記第１領域上に
残存する絶縁膜をマスクとして前記第１領域に露出する
導電層をエッチングするステップと、前記第１領域を覆
い、かつ、前記第２群のパターンに対応する部分を覆う
第２レジスト膜を形成するステップと、前記第２レジス
ト膜をマスクとして前記第２領域に露出する導電層をエ
ッチングするステップと、を含むことを特徴とするもの
である。

【００３４】請求項１４記載の発明は、半導体基板上に
所望の回路パターンを形成するための半導体装置の製造
方法であって、半導体基板の領域は、第１群のパターン
を形成すべき第１領域と、第２群のパターンを形成すべ
き第２領域とに区分され、半導体基板上に不純物を含有
するシリコン膜と、シリサイド膜と、絶縁膜とを形成す
るステップと、前記絶縁膜上の前記第１領域中に、前記
第１群のパターンに対応する第１レジスト膜を形成する
ステップと、前記レジスト膜をマスクとして前記絶縁膜
および前記シリサイド膜をエッチングするステップと、
前記エッチングの後に前記第２領域に、前記第２群のパ
ターンに対応する第２レジスト膜を形成するステップ
と、前記第１領域上に残存する絶縁膜と、前記第２領域
上の第２レジスト膜とをマスクとして前記シリコン膜を
エッチングにより除去するステップと、前記第２レジス
ト膜を除去した後に、半導体基板の全面にシリサイド生
成用の金属を堆積させるステップと、を含むことを特徴
とするものである。

【００３５】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。

【００３６】実施の形態１．図１および図２は、本発明
の実施の形態１の製造方法を説明するための図である。
本実施形態の製造方法は、ロジック回路などの周辺回路
とＤＲＡＭとを同一基板上に備えるＤＲＡＭ混載ＩＣを
製造するための方法である。

【００３７】本実施形態の製造方法では、先ず、半導体
基板１に分離酸化膜２が設けられる。半導体基板１の上
層には、その全面が覆われるように導電層２１および絶
縁膜２２が堆積される（図１（Ａ））。導電層２１は、
注入ポリシリコン膜、ドープトポリシリコン膜、シリサ
イド膜、或いはサリサイド膜などで形成することができ
る。

【００３８】尚、注入ポリシリコン膜は、不純物を含ま
ない状態で堆積されたポリシリコン膜に不純物を注入す
ることで形成することができる。ドープトポリシリコン
は、不純物を含有するようにポリシリコン膜を堆積させ
ることで形成することができる。シリサイド膜は、シリ
コンと金属との反応生成物であるシリサイドを堆積させ
ることにより形成することができる。また、サリサイド
膜は、シリコン膜の上部から金属を堆積させてシリコン
の露出部にシリサイドを生成させることにより形成する
ことができる。

【００３９】半導体基板１は、図１におけるほぼ左半分
の領域がＤＲＡＭ領域として用いられ、図１におけるほ
ぼ右半分の領域が周辺回路領域として用いられる。本実
施形態の製造方法では、先ず、そのＤＲＡＭ領域上にレ
ジスト膜２３がパターニングされる（図１（Ｂ））。レ
ジスト膜２３は、ピッチの狭いパターンの形成に適した
特性を有しており、例えばネガティブタイプのレジスト
材により形成される。

【００４０】レジスト膜２３をマスクとして、導電層２
１が露出するまでドライエッチングが行われる。その結
果、ＤＲＡＭ領域上で、絶縁膜２２が所望の形状にパタ
ーニングされる。上記のエッチングが終了すると、残存
するレジスト膜２３が除去される（図１（Ｃ））。

【００４１】半導体基板１の周辺回路領域にレジスト膜
２４がパターニングされる（図１（Ｄ））。レジスト膜
２４は、ピッチの広いパターンの形成に適した特性を有
しており、例えばポジティブタイプのレジスト材により
形成される。

【００４２】ＤＲＡＭ領域に残存する絶縁膜２２と、周
辺回路領域に形成されたレジスト膜２４とをマスクとし
てドライエッチングが行われる。その結果、ＤＲＡＭ領
域には、導電層２１と絶縁膜２２とからなるゲート電極
が、また、周辺回路には導電層２１からなるゲート電極
が、それぞれ形成される（図１（Ｅ））。

【００４３】ＤＲＡＭ混載ＩＣにおいて、ＤＲＡＭ領域
には、周辺回路領域に比して密にゲート電極を形成する
必要がある。写真製版によるパターン転写を行う場合、
密なパターンを精度良く転写する条件と、疎なパターン
を精度良く転写する条件とに差異が生ずることがある。
このため、ＤＲＡＭ領域のゲート電極のパターンと、周
辺回路領域のゲート電極のパターンとを一回の写真製版
で同時に転写する場合は、それらが別個に転写される場
合に比して写真製版のマージンが減少する。

【００４４】上述の如く、本実施形態の製造方法では、
ＤＲＡＭ領域のゲート電極に対応するレジスト膜２３
と、周辺回路領域のゲート電極に対応するレジスト膜２
４とが、それぞれ別個の工程でパターン転写される。更
に、本実施形態においては、密なパターンの形成に適し
たレジスト材でレジスト膜２３が成膜され、かつ、疎な
パターンの形成に適したレジスト材でレジスト膜２４が
成膜される。このため、本実施形態の製造方法によれ
ば、パターン密度の相違に関わらず、ＤＲＡＭ領域のゲ
ート電極と周辺回路領域のゲート電極とを、共に優れた
寸法精度で形成することができる。

【００４５】半導体基板１には、ゲート電極を構成する
導電層２１および絶縁膜２２の上部から不純物が注入さ
れる。その結果、半導体基板１には、ゲート電極を挟む
ように不純物拡散層２０が形成される。半導体基板１の
上層には、不純物拡散層２０やゲート電極が覆われるよ
うにシリコン窒化膜７が形成される（図２（Ａ））。

【００４６】ＤＲＡＭ領域上のシリコン窒化膜７がレジ
スト膜（図示せず）で保護された状態で、周辺回路領域
のシリコン窒化膜７がエッチングされる。その結果、周
辺回路領域には、上面が露出し、かつ、側面がシリコン
窒化膜７の側壁で覆われたゲート電極が形成される（図
２（Ｂ））。上記のエッチングが終了すると、所定の注
入角度で半導体基板１に不純物が注入される。その結
果、周辺回路領域に、ＬＤＤ構造の不純物拡散層２０が
形成される。

【００４７】次に、半導体基板２０に対して、コバルト
（Ｃｏ）などの金属が堆積される。シリコンの露出して
いる部分では、シリコンとＣｏとが反応することにより
コバルトシリサイドが生成される。本実施形態では、上
記の処理が実行されることにより、周辺回路領域のゲー
ト電極（導電層２１）の上面と、周辺回路領域の不純物
拡散層２０の上面とに、すなわち、周辺回路領域に形成
されるトランジスタのゲート電極の表面と、そのトラン
ジスタのソースドレイン領域の表面とにコバルトシリサ
イド（以下、「サリサイド膜２５」と称す）が生成され
る（図２（Ｃ））。

【００４８】導電層２１や不純物拡散層２０の表面にサ
リサイド膜２５が形成されると、それらの層の抵抗値
（以下、「配線抵抗」と称す）を減少させることができ
る。従って、本実施形態の製造方法によれば、周辺回路
領域に、配線抵抗の小さなトランジスタを形成すること
ができる。

【００４９】半導体基板１の上層には、その全面が覆わ
れるように層間絶縁膜１１が堆積される。ＤＲＡＭ領域
に設けられている所定の不純物拡散領域２０に開口する
ように、セルフアラインの手法でコンタクトホールが形
成される。次いで、そのコンタクトホールを介して不純
物拡散層２０と導通するビット線１０が形成される。ビ
ット線１０および層間絶縁膜１１が覆われるように、そ
れらの上層に層間絶縁膜１２が形成される。層間絶縁膜
１０，１１を貫通してＤＲＡＭ領域の所定の不純物拡散
層２０に導通するようにコンタクトホールが設けられ
る。そのコンタクトホールを介して不純物拡散層２０と
導通する下部電極１３が形成される。下部電極１３が覆
われるように、絶縁膜１４および上部電極１５が形成さ
れ、キャパシタ１６が構成される（図２（Ｄ））。

【００５０】以後、層間絶縁膜１２およびキャパシタ１
６が覆われるように、それらの上層に層間絶縁膜１８が
成膜され、周辺回路領域にタングステンプラグ１７が形
成され、更に、タングステンプラグ１７と導通するアル
ミ配線１９が形成されることによりＤＲＡＭ混載ＩＣが
形成される（図１２参照）。

【００５１】図２（Ｄ）に示す如く、本実施形態の製造
方法によれば、ＤＲＡＭ領域のゲート電極を導電層２１
と絶縁膜２２とからなる２層構造とすると共に、周辺回
路領域のゲート電極およびソースドレイン領域を、サリ
サイド膜２５を含む構造とすることができる。ビット線
１０のコンタクトホールをセルフアラインの手法で形成
する場合は、ＤＲＡＭ領域のゲート電極の最上層を絶縁
膜とすることが必要である。一方、周辺回路のトランジ
スタに優れた電気特性を与えるためには、周辺回路領域
のゲート電極がサリサイド膜２５を形成し得る構造であ
ること、すなわち、導電層２１の上層が酸化層２２で覆
われていないことが望ましい。

【００５２】本実施形態の製造方法によれば、ＤＲＡＭ
領域のゲート電極と、周辺回路領域のゲート電極とが別
工程でパターニングされるため、それら２つのゲート電
極を異なる構造とすることができる。具体的には、ＤＲ
ＡＭ領域のゲート電極の構造と、周辺回路領域のゲート
電極の構造とを、それぞれ上述した所望の構造とするこ
とができる。このため、本実施形態の製造方法によれ
ば、高い信頼性と優れた電気特性とを有するＤＲＡＭ混
載ＩＣを高い歩留まりで製造することができる。

【００５３】ところで、上記の実施形態においては、Ｄ
ＲＡＭ領域のゲート電極を形成するためのレジスト膜２
３と、周辺回路領域のゲート電極を形成するためのレジ
スト膜２４とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。

【００５４】尚、上記の実施形態においては、ＤＲＡＭ
領域が前記請求項１記載の「高密度領域」に、周辺回路
領域が前記請求項１記載の「低密度領域」に、それぞれ
相当している。また、レジスト膜２３の材料が前記請求
項２記載の「第１レジスト材」に、レジスト膜２４の材
料が前記請求項２記載の「第２レジスト材」に、それぞ
れ相当している。更に、レジスト膜２３が前記請求項５
記載の「第１レジスト膜」に、レジスト膜２４が前記請
求項５記載の「第２レジスト膜」に、それぞれ相当して
いる

【００５５】実施の形態２．次に、図３および図４を参
照して、本発明の実施の形態２について説明する。図３
および図４は、本実施形態の半導体装置の製造方法を説
明するための図を示す。本実施形態の製造方法では、実
施の形態１の場合と同様の手法で（図１（Ａ）〜図１
（Ｃ）参照）、すなわち、密なパターンの形成に適した
レジスト膜２３を用いる手法で、ＤＲＡＭ領域上に絶縁
膜２２がパターニングされる（図３（Ａ）および図３
（Ｂ））。

【００５６】本実施形態の製造方法では、次に、周辺回
路領域の全面が覆われるようにレジスト膜２６が形成さ
れる（図３（Ｃ））。

【００５７】周辺回路領域の導電層２１がレジスト膜２
６で保護された状態で、絶縁膜２２をマスクとするドラ
イエッチングが行われる。その結果、ＤＲＡＭ領域に、
導電層２１と絶縁膜２２とからなるゲート電極が形成さ
れる（図３（Ｄ））。

【００５８】本実施形態の製造方法では、次に、ＤＲＡ
Ｍ領域の全面と、周辺回路領域上の所定領域（ゲート電
極を形成すべき領域）とが覆われるように、レジスト膜
２７が形成される（図４（Ａ））。レジスト膜２７は、
実施の形態１におけるレジスト膜２４と同様に、ピッチ
の広いパターンの形成に適した特性を有している。

【００５９】周辺回路領域上に露出した状態で残存する
導電層２１が除去されるように、レジスト膜２７をマス
クとするドライエッチングが行われる。上記のドライエ
ッチングが終了すると、レジスト膜２７が除去される。
その結果、ＤＲＡＭ領域に、導電層２１と絶縁膜２２と
からなるゲート電極が、また、周辺回路に、導電層２１
からなるゲート電極がそれぞれ形成される（図４
（Ｂ））。以後、実施の形態１の場合と同様の処理が行
われることにより本実施形態のＤＲＡＭ混載ＩＣが製造
される（図２（Ａ）〜図２（Ｄ）参照）。

【００６０】上述の如く、本実施形態の製造方法によれ
ば、実施の形態１の場合と同様に、ＤＲＡＭ領域のゲー
ト電極を形成するためのレジスト膜２３と、周辺回路領
域のゲート電極を形成するためのレジスト膜２７とを、
別個の工程で形成することができる。従って、本実施形
態の製造方法によれば、実施の形態１の製造方法で得ら
れる効果をそのまま享受することができる。

【００６１】本実施形態の製造方法によれば、ＤＲＡＭ
領域のゲート電極を形成するための導電層２１のエッチ
ングと、周辺回路領域のゲート電極を形成するための導
電層２１のエッチングとを別個に行うことができる。密
度の高いパターンを精度良く形成するためのエッチング
条件と、密度の低いパターンを精度良く形成するための
エッチング条件とは必ずしも一致しない。本実施形態の
製造方法によれば、ＤＲＡＭ領域の導電層２１と、周辺
領域の導電層２１を、それらのパターン密度に応じて適
当な条件でそれぞれエッチングすることができる。この
ため、本実施形態の製造方法によれば、ＤＲＡＭ領域の
ゲート電極および周辺回路領域のゲート電極を、実施の
形態１の場合に比して更に精度良く形成することができ
る。

【００６２】ところで、上記の実施形態においては、Ｄ
ＲＡＭ領域のゲート電極を形成するためのレジスト膜２
３と、周辺回路領域のゲート電極を形成するためのレジ
スト膜２７とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。

【００６３】実施の形態３．次に、図５および図６を参
照して、本発明の実施の形態３について説明する。図５
および図６は、本実施形態の半導体装置の製造方法を説
明するための図を示す。本実施形態の製造方法では、先
ず、半導体基板１に分離酸化膜２が設けられる。半導体
基板１の上層には、その全面が覆われるようにポリシリ
コン層２８が形成される。ポリシリコン層２８の上層に
は、ストッパ膜２９、シリサイド膜３０、および絶縁膜
３１が順次堆積される（図５（Ａ））。

【００６４】ポリシリコン層２８は、注入ポリシリコン
またはドープトポリシリコンにより形成される。ストッ
パ膜２９は、シリコン酸化膜またはシリコン窒化膜で形
成される。シリサイド膜３０には、例えばタングステン
シリサイド膜が用いられる。また、絶縁膜３１は、シリ
コン酸化膜で構成される。

【００６５】半導体基板１のＤＲＡＭ領域上に、レジス
ト膜３３がパターニングされる（図５（Ｂ））。レジス
ト膜３３は、実施の形態１におけるレジスト膜２３と同
様に、ピッチの狭いパターンの形成に適した特性を有す
るレジスト材で形成される。

【００６６】レジスト膜３３をマスクとして、シリサイ
ド膜３０と絶縁膜３１とを除去するためのドライエッチ
ングが行われる。この際、エッチングの進行はストッパ
膜２９によって阻止される。上記のエッチングが行われ
ることにより、シリサイド膜３０と絶縁膜３１とがＤＲ
ＡＭ領域上で所望形状にパターニングされる（図５
（Ｃ））。

【００６７】半導体基板１の周辺回路領域にレジスト膜
３４がパターニングされる（図５（Ｄ））。レジスト膜
３４は、実施の形態１におけるレジスト膜２４と同様に
ピッチの広いパターンの形成に適した特性を有してい
る。

【００６８】ＤＲＡＭ領域に残存する絶縁膜３１および
シリサイド膜３０と、周辺回路領域に形成されたレジス
ト膜３４とをマスクとしてドライエッチングが行われ
る。その結果、ＤＲＡＭ領域では、ポリシリコン層２
８、ストッパ膜２９、シリサイド膜３０および絶縁膜３
１が所望の形状に、また、周辺回路領域では、ポリシリ
コン層２８とストッパ膜２９とが所望の形状に、それぞ
れパターニングされる（図６（Ａ））。

【００６９】半導体基板１には不純物拡散層２０が形成
される。次いで、不純物拡散層２０やゲート電極が覆わ
れるようにシリコン窒化膜７が形成される（図６
（Ｂ））。

【００７０】周辺回路領域のシリコン窒化膜７がエッチ
ングされることにより、周辺回路領域に、シリコン窒化
膜７による側壁が形成される。この際、ゲート電極（ポ
リシリコン層２８）の表面を覆っていたストッパ膜２９
が同時に除去される（図６（Ｃ））。

【００７１】以後、実施の形態１の場合と同様の手順
で、周辺回路領域の不純物拡散層２０がＬＤＤ構造とさ
れ、周辺回路領域にサリサイド膜３５が形成され（図６
（Ｄ））、キャパシタ１６やタングステンプラグ１７が
形成されることにより本実施形態のＤＲＡＭ混載ＩＣが
形成される（図２（Ｄ）、および図１２参照）。

【００７２】上述の如く、本実施形態の製造方法では、
実施の形態１の場合と同様に、ＤＲＡＭ領域のゲート電
極を形成するためのレジスト膜３３と、周辺回路領域の
ゲート電極を形成するためのレジスト膜３４とをそれぞ
れ別個の工程で形成することができる。このため、本実
施形態の製造方法によれば、実施の形態１の場合と同様
に、パターン密度の相違に関わらず、ＤＲＡＭ領域のゲ
ート電極と周辺回路領域のゲート電極とを、共に優れた
寸法精度で形成することができる。

【００７３】また、本実施形態の製造方法によれば、図
６（Ｄ）に示す如く、ＤＲＡＭ領域にシリサイド構造の
ゲート電極を形成し、かつ、周辺回路領域にサリサイド
膜２５を含む配線構造を形成することができる。このた
め、本実施形態の製造方法によれば、ＤＲＡＭ領域およ
び周辺回路領域の双方に十分に小さな配線抵抗を有し、
高速動作に有利なＤＲＡＭ混載ＩＣを製造することがで
きる。

【００７４】ところで、上記の実施形態においては、Ｄ
ＲＡＭ領域のゲート電極を形成するためのレジスト膜３
３と、周辺回路領域のゲート電極を形成するためのレジ
スト膜３４とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。

【００７５】尚、上記の実施形態においては、レジスト
膜３３が前記請求項７記載の「第１レジスト膜」に、レ
ジスト膜３４が前記請求項７記載の「第２レジスト膜」
に、それぞれ相当している。

【００７６】実施の形態４．次に、図７を参照して、本
発明の実施の形態４について説明する。図７は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法では、実施の形態１の場合と
同様に、分離酸化膜２の形成された半導体基板１の上層
に、導電層３６および絶縁膜３７が順次形成される（図
７（Ａ））。

【００７７】次に、半導体基板１のＤＲＡＭ領域に、レ
ジスト膜３８がパターニングされる。レジスト膜３８
は、ＤＲＡＭ領域上に形成すべき全てのゲート電極のう
ち一部に対応する部位に設けられる（図７（Ｂ））。以
下、上述した一部のゲート電極を「第１群のゲート電
極」と称す。

【００７８】レジスト膜３８をマスクとして、導電層３
６が露出するまでドライエッチングが行われる。その結
果、ＤＲＡＭ領域上には、第１群のゲート電極に対応す
るように絶縁膜３７がパターニングされる（図７
（Ｃ））。

【００７９】次に、半導体基板１のＤＲＡＭ領域および
周辺回路領域にレジスト膜３９がパターニングされる。
レジスト膜３８は、ＤＲＡＭ領域上に形成すべき全ての
ゲート電極のうち、上述した第１群のゲート電極に含ま
れない全ての電極、および、周辺回路領域上に形成すべ
き全てのゲート電極に対応する部位に設けられる（図７
（Ｄ））。以下、それらのゲート電極を「第２群のゲー
ト電極」と称す。

【００８０】ＤＲＡＭ領域上にパターニングされた絶縁
膜３７と、ＤＲＡＭ領域上および周辺回路領域上に形成
されたレジスト膜３９とをマスクとしてドライエッチン
グが行われる。その結果、半導体基板１上に、導電層３
６と絶縁膜３７とからなる第１群のゲート電極と、導電
層３６のみで構成される第２群のゲート電極とが形成さ
れる（図７（Ｅ））。

【００８１】本実施形態においては、第１群に属するゲ
ート電極と第２群に属するゲート電極とがＤＲＡＭ領域
上で交互に並ぶように、それら第１群および第２群が設
定されている。つまり、ＤＲＡＭ領域上に形成される全
てのゲート電極のピッチに比べて、第１群のゲート電極
のピッチ、および第２群のゲート電極のピッチが共に大
きくなるような設定が施されている。

【００８２】ゲート電極のパターン転写は、パターンの
ピッチが広いほど容易である。従って、本実施形態の製
造方法によれば、ＤＲＡＭ領域上に形成すべき全てのゲ
ート電極のパターンが一回の写真製版で転写される場合
に比して、ゲート電極の形成工程を容易化することがで
きる。

【００８３】尚、上記の実施形態においては、レジスト
膜３８が前記請求項１１記載の「第１レジスト膜」に、
レジスト膜３９が前記請求項１１記載の「第２レジスト
膜」に、それぞれ相当している。

【００８４】実施の形態５．次に、図８を参照して、本
発明の実施の形態５について説明する。図８は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法は、半導体基板上に配線を形
成するための方法である。

【００８５】本実施形態の製造方法では、絶縁膜４３の
上層に導電層４０、絶縁膜４１、および導電層相当膜４
２が順次形成される（図８（Ａ））。導電層相当膜４２
は、導電層４０と同じ材質、或いは導電層４０と同じエ
ッチングレートを示す材質で構成される。

【００８６】次に、導電層相当膜４２の上層にレジスト
膜４４がパターニングされる。レジスト膜４４は、半導
体基板上に形成すべき全ての配線のうち一部に対応する
部位に設けられる（図８（Ｂ））。以下、上述した一部
の配線を「第１群の配線」と称す。

【００８７】レジスト膜４４をマスクとして、絶縁膜４
１が露出するまでドライエッチングが行われる。その結
果、導電層相当膜４２が、絶縁膜４１の上部で、第１群
の配線に対応する形状にパターニングされる（図８
（Ｃ））。

【００８８】レジスト膜４４が除去された後、絶縁膜４
１の上部にレジスト膜４４′がパターニングされる。レ
ジスト膜４４′は、半導体基板上に形成すべき全ての配
線のうち、上述した第１群の配線に含まれない全ての配
線に対応する部位に設けられる（図８（Ｄ））。以下、
それらの配線を「第２群の配線」と称す。

【００８９】絶縁膜４１上にパターニングされた導電層
相当膜４２とレジスト膜４４′とをマスクとして、絶縁
膜４１のエッチングが行われる。その結果、導電層４０
の上層には、第１群の配線に対応する部位に絶縁膜４１
と導電層相当膜４２との積層膜が、また、第２群の配線
に対応する部位に絶縁膜４１の単層膜が形成される（図
８（Ｅ））。

【００９０】半導体基板の全面を対象とするエッチング
が行われることにより、絶縁膜４１の上層に残存してい
る導電層相当膜４２、および露出状態の導電層４０が除
去される。その結果、絶縁膜４３の上層に第１群および
第２群の配線が、何れも導電層４０と絶縁膜４１とから
なる２層構造で形成される。

【００９１】本実施形態においては、第１群に属する配
線と第２群に属する配線とが半導体基板上で交互に並ぶ
ように、それら第１群および第２群が設定されている。
つまり、半導体基板上に形成される全ての配線のピッチ
に比べて、第１群の配線のピッチ、および第２群の配線
のピッチが共に大きくなるような設定が施されている。

【００９２】配線のパターン転写は、パターンのピッチ
が広いほど容易である。従って、本実施形態の製造方法
によれば、半導体基板上に形成すべき全ての配線のパタ
ーンを一回の写真製版で転写する場合に比して、配線の
形成工程を容易化することができる。

【００９３】ところで、上記の実施形態においては、半
導体基板上に配線を形成することとしているが、形成さ
れる対象物は配線に限定されるものではなくゲート電極
であってもよい。上記の手順によれば、ＤＲＡＭ領域上
に同じ積層構造を有するゲート電極を形成することがで
きる。

【００９４】尚、上記の実施形態においては、レジスト
膜４４が前記請求項１２記載の「第１レジスト膜」に、
レジスト膜４４′が前記請求項１２記載の「第２レジス
ト膜」に、それぞれ相当している。

【００９５】実施の形態６．次に、図９を参照して、本
発明の実施の形態６について説明する。図９は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法は、半導体基板上に配線を形
成するための方法である。

【００９６】本実施形態の製造方法では、絶縁膜４３の
上層に導電層４０および絶縁膜４１が順次形成される。
絶縁膜４１の上層には、半導体基板上に形成すべき全て
の配線のうちの一部、すなわち、第１群の配線に対応す
る部位に、レジスト膜４４がパターニングされる（図９
（Ａ））。

【００９７】レジスト膜４４をマスクとして、導電層４
０が露出するまでドライエッチングが行われる。その結
果、絶縁膜４１が、導電層４０の上部で、第１群の配線
に対応する形状にパターニングされる（図９（Ｂ））。

【００９８】レジスト膜４４が除去された後、導電層４
０の上部にレジスト膜４４′がパターニングされる。レ
ジスト膜４４′は、半導体基板上に形成すべき全ての配
線のうち、上述した第１群の配線に含まれない全ての配
線、すなわち、第２群の配線に対応する部位に設けられ
る（図９（Ｃ））。

【００９９】導電層４０上にパターニングされた絶縁膜
４１とレジスト膜４４′とをマスクとして、導電層４０
のエッチングが行われる。その結果、絶縁膜４３の上層
には、導電層４０と絶縁膜４１とからなる第１群の配線
と、導電層４０で構成される第２群の配線とが形成され
る（図９（Ｄ））。

【０１００】上述の如く、本実施形態の製造方法によれ
ば、半導体基板上に、構造の異なる２種類の配線を形成
することができる。また、本実施形態において、第１群
の配線と第２群の配線とは、実施の形態５の場合と同様
に、それらが交互に並ぶように設定されている。このた
め、本実施形態の製造方法によれば、実施の形態５の場
合と同様に配線の形成工程を容易化することができる。

【０１０１】本実施形態において、第１群の配線は、導
電層４０の表面が絶縁膜４１で覆われるように形成され
る。一方、第２群の配線は、導電層４０の表面が露出す
るように形成される。導電層４０が注入ポリシリコンま
たはドープトポリシリコンで構成されている場合は、上
述した配線構造の相違を利用して、第１群の配線と第２
群の配線とに異なる抵抗率を与えることができる。

【０１０２】第１群の配線の抵抗率と第２群の配線の抵
抗率とは、例えば以下の処理を施すことにより相違させ
ることができる。すなわち、第１群および第２群の配線
に相違する抵抗率を付与する場合、それらの配線の側面
に絶縁膜の側壁４５が形成される（図９（Ｅ））。

【０１０３】次に、半導体基板の全面にコバルト或いは
タングステン等の金属が堆積される。シリコンが露出し
ている部分には、シリコンと上記の金属との反応により
シリサイドが生成される。その結果、第２群の配線の表
面にのみ自己整合的にサリサイド膜４６が生成される
（図９（Ｆ））。従って、本実施形態の製造方法によれ
ば、第２群の配線の抵抗率を、第１群の配線の抵抗率に
比して低くすることができる。

【０１０４】上述した手順では、配線の側面にサリサイ
ド膜が形成されるのを避けるため側壁４５を設けた後に
金属を堆積させているが、側壁４５の形成を省略して
も、第１群の配線の抵抗率と第２群の配線の抵抗率とを
相違させることができる。すなわち、側壁４５の形成が
省略される場合、半導体基板上に金属が堆積されること
により、第１群の配線の側面と、第２群の配線の上面お
よび側面とにサリサイド膜が形成される。この場合、第
１群の配線の抵抗率と、第２群の配線の抵抗率とには、
それらの表面に形成されるサリサイド膜の面積の差に起
因する差異が生じる。従って、本実施形態の製造方法に
よれば、側壁４５の形成を省略しても、同一基板上に抵
抗率の異なる２種類の配線を形成することができる。

【０１０５】尚、上記の実施形態においては、レジスト
膜４４が前記請求項１１記載の「第１レジスト膜」に、
レジスト膜４４′が前記請求項１１記載の「第２レジス
ト膜」に、それぞれ相当している。

【０１０６】実施の形態７．次に、図１０を参照して、
本発明の実施の形態７について説明する。図１０は、本
実施形態の半導体装置の製造方法を説明するための図を
示す。本実施形態の製造方法は、半導体基板上に配線を
形成するための方法である。

【０１０７】本実施形態の製造方法では、絶縁膜４３の
上層に導電層４０および絶縁膜４１が順次形成される。
半導体基板上の領域は第１群の配線を形成すべき領域
（以下、「第１領域」と称す）と、第２群の配線を形成
すべき領域（以下、「第２領域」と称す）とに区分され
る。本実施形態では、先ず、絶縁膜４１上の第１領域中
にレジスト膜４４がパターニングされる（図１０
（Ａ））。

【０１０８】レジスト膜４４をマスクとして、導電層４
０が露出するまでドライエッチングが行われる。その結
果、絶縁膜４１が、導電層４０の上部で、第１群の配線
に対応する形状にパターニングされる（図１０
（Ｂ））。

【０１０９】第２領域の導電層４０を保護するために、
その上層にレジスト膜４４が形成される（図１０
（Ｃ））。

【０１１０】第１領域上で所定形状にパターニングされ
ている絶縁膜４１と、第２領域上に形成されているレジ
スト膜４４とをマスクとして、第１領域に絶縁膜４３が
露出するまでドライエッチングが行われる。その結果、
第１領域に、導電層４０と絶縁膜４１とからなる第１群
の配線が形成される。上記のエッチングが終了すると、
第２領域上のレジスト膜４４が除去される（図１０
（Ｃ））。

【０１１１】第１領域に形成された第１群の配線と、第
２領域の所定領域とを覆うレジスト膜４４′が形成され
る（図１０（Ｄ））。

【０１１２】レジスト膜４４′をマスクとして、第２領
域に絶縁膜４３が露出するまでドライエッチングが行わ
れる。その結果、第２領域に、導電層４０で構成される
第２群の配線が形成される。上記のエッチングが終了す
ると、レジスト膜４４′が除去される（図１０
（Ｆ））。

【０１１３】上述の如く、本実施形態の製造方法によれ
ば、第１群の配線を形成するためのレジスト膜４４と、
第２群の配線を形成するためのレジスト膜４４′とをそ
れぞれ別個の工程でパターニングすることができる。こ
のため、本実施形態の製造方法によれば、第１群の配線
の密度と、第２群の配線の密度とが相違する場合でも、
それらの配線を共に優れた寸法精度で形成することがで
きる。

【０１１４】また、本実施形態の製造方法によれば、絶
縁膜４１をマスクとして第１領域の導電層４０を除去す
るエッチングと、レジスト膜４４′をマスクとして第２
領域の導電層４０を除去するエッチングとを別個に行う
ことができる。絶縁膜４１をマスクとするエッチングの
最適条件と、レジスト膜４４′をマスクとするエッチン
グの最適条件とは必ずしも一致しない。本実施形態の製
造方法によれば、双方のエッチングをそれぞれ最適な条
件で行うことができるため、第１群の配線および第２群
の配線の全てを精度良く形成することができる。

【０１１５】本実施形態において、第１群の配線と第２
群の配線とは異なる構造を有している。このため、導電
層４０が注入ポリシリコンまたはドープトポリシリコン
で構成されている場合は、側壁４５を形成してサリサイ
ド膜４６を形成することにより（図１０（Ｇ）参照）、
或いは側壁４５の形成を省略して第１群および第２群の
配線の露出部にサリサイド膜を形成することにより、実
施の形態６の場合と同様に、それらの配線に異なる抵抗
率を与えることができる。

【０１１６】尚、上記の実施形態においては、レジスト
膜４４が前記請求項１３記載の「第１レジスト膜」に、
レジスト膜４４′が前記請求項１３記載の「第２レジス
ト膜」に、それぞれ相当している。

【０１１７】実施の形態８．次に、図１１を参照して、
本発明の実施の形態８について説明する。図１１は、本
実施形態の半導体装置の製造方法を説明するための図を
示す。本実施形態の製造方法は、半導体基板上に配線を
形成するための方法である。

【０１１８】本実施形態の製造方法では、絶縁膜４３の
上層にポリシリコン層４７、ストッパ膜４８、シリサイ
ド膜４９、および絶縁膜５０が順次堆積される（図１１
（Ａ））。ポリシリコン層４７は注入ポリシリコンまた
はドープトポリシリコンにより形成される。ストッパ膜
４８はシリコン酸化膜またはシリコン窒化膜で形成され
る。シリサイド膜４９には例えばタングステンシリサイ
ド膜が用いられる。また、絶縁膜５０はシリコン酸化膜
で構成される。

【０１１９】半導体基板上の領域は第１群の配線を形成
すべき第１領域と、第２群の配線を形成すべき第２領域
とに区分される。本実施形態では、先ず、絶縁膜５０上
の第１領域中にレジスト膜４４が形成される。レジスト
膜４４は、第１群の配線の形状にパターニングされる
（図１１（Ａ））。

【０１２０】レジスト膜４４をマスクとして、絶縁膜５
０とシリサイド膜４９とを除去するためのドライエッチ
ングが行われる。この際、エッチングの進行はストッパ
膜４８によって阻止される。上記のエッチングが行われ
ることにより、絶縁膜５０とシリサイド膜４９とが第１
領域上で所望形状にパターニングされる。ストッパ膜４
８上の第２領域中にはレジスト膜４４′が形成される。
レジスト膜４４′は第２群の配線の形状にパターニング
される（図１１（Ｂ））。

【０１２１】第１領域上でパターニングされた絶縁膜３
１およびシリサイド膜３０と、第１領域上でパターニン
グされたレジスト膜４４′とをマスクとして、絶縁膜４
３が露出するまでドライエッチングが行われる。その結
果、第１領域には、ポリシリコン層４７、ストッパ膜４
８、シリサイド膜４９および絶縁膜５０を含む第１群の
配線が、また、第２領域には、ポリシリコン層４７とス
トッパ膜４８とを含む第２群の配線が、それぞれ形成さ
れる（図１１（Ｃ））。

【０１２２】第１群の配線の側面、および第２群の配線
の側面には、それらを覆う側壁５１が形成される。側壁
５１を形成するためのエッチングの際に第２領域のゲー
ト電極を覆っていたストッパ膜４８が同時に除去される
（図１１（Ｄ））。

【０１２３】半導体基板の全面にコバルト或いはタング
ステン等の金属が堆積されることにより、第２群の配線
の表面に、自己整合的にサリサイド膜５２が生成される
（図１１（Ｅ））。

【０１２４】上述の如く、本実施形態の製造方法によれ
ば、第１群の配線を形成するためのレジスト膜４４と、
第２群の配線を形成するためのレジスト膜４４′とをそ
れぞれ別個の工程でパターニングすることができる。こ
のため、本実施形態の製造方法によれば、第１群の配線
の密度と、第２群の配線の密度とが相違する場合でも、
それらの配線を共に優れた寸法精度で形成することがで
きる。

【０１２５】また、本実施形態の製造方法によれば、第
１群の配線をシリサイド構造とし、かつ、第２群の配線
をサリサイド膜５２を含む構成とすることができる。こ
のため、本実施形態の製造方法によれば、第１領域およ
び第２領域の双方に抵抗の小さな配線を有する半導体装
置を製造することができる。

【０１２６】尚、上記の実施形態においては、レジスト
膜４４が前記請求項１４記載の「第１レジスト膜」に、
レジスト膜４４′が前記請求項１４記載の「第２レジス
ト膜」に、それぞれ相当している。

【０１２７】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、高密度領域のパターン転写と、低
密度領域のパターン転写とを別工程で行うことができ
る。このため、本発明によれば、高密度なパターンと、
低密度なパターンとを、それぞれの密度に応じた最適な
条件で転写することができる。従って、本発明によれ
ば、半導体基板上に形成すべき全ての回路パターンを高
精度に形成することができる。

【０１２８】請求項２記載の発明によれば、高密度領域
のパターン転写と、低密度領域のパターン転写とを、そ
れぞれの転写に適したレジスト材を用いて行うことがで
きる。このため、本発明によれば、半導体基板上に形成
すべき全ての回路パターンを高精度に形成することがで
きる。

【０１２９】請求項３記載の発明によれば、高密度領域
のエッチングと、低密度領域のエッチングとを別工程で
行うことができる。このため、本発明によれば、高密度
なパターンを形成するためのエッチングと、低密度なパ
ターンを形成するためのエッチングとを、それぞれの密
度に応じた最適な条件で行うことができる。従って、本
発明によれば、半導体基板上に形成すべき全ての回路パ
ターンを高精度に形成することができる。

【０１３０】請求項４記載の発明によれば、高い集積度
の要求されるＤＲＡＭのゲート電極と、比較的集積度の
低い周辺回路のゲート電極とを、同一の半導体基板上に
精度良く形成することができる。

【０１３１】請求項５記載の発明によれば、高密度領域
に導電層と絶縁膜とからなる２層構造の回路パターンを
形成し、低密度領域に導電層のみで構成される回路パタ
ーンを形成することができる。このように、本発明によ
れば、同一の半導体基板上に構造の異なる２種類の回路
パターンを精度良く形成することができる。

【０１３２】請求項６記載の発明によれば、回路パター
ンの上部から金属を堆積させることにより、その表面に
自己整合的にサリサイド膜を形成させることができる。
２種類の回路パターンにそれぞれ形成されるサリサイド
膜の面積は、回路パターンの構造の相違に起因して異な
る値となる。このため、本発明によれば、同一の半導体
基板上に、抵抗率の異なる２種類の回路パターンを形成
することができる。

【０１３３】請求項７記載の発明によれば、高密度領域
にシリサイド構造の回路パターンを形成し、低密度領域
にサリサイド膜を含む回路パターンを形成することがで
きる。このように、本発明によれば、高密度領域にも低
密度領域にも抵抗の小さな回路パターンを有する半導体
装置、すなわち、高速動作に適した半導体装置を製造す
ることができる。

【０１３４】請求項８記載の発明によれば、形成すべき
回路パターンを第１群のパターンと第２群のパターンに
区分してパターン転写を行うことができる。この場合、
一度の写真製版でパターン転写されるパターンのピッチ
を広く確保することができるため、回路パターンの形成
工程を容易化することができる。

【０１３５】請求項９記載の発明によれば、高い集積度
の要求されるＤＲＡＭのゲート電極を第１群のパターン
と第２群のパターンに分けて転写することができる。従
って、本発明によれば、ＤＲＡＭのゲート電極を、容易
に精度良く形成することができる。

【０１３６】請求項１０記載の発明によれば、高い密度
の要求される配線を第１群のパターンと第２群のパター
ンに分けて転写することができる。従って、本発明によ
れば、それらの配線を、容易に精度良く形成することが
できる。

【０１３７】請求項１１記載の発明によれば、第１群の
パターンを導電層と絶縁膜とからなる２層構造とし、第
２群のパターンを導電層のみで構成される単層構造とす
ることができる。このように、本発明によれば、写真製
版の際のパターンピッチを広く確保しつつ、同一の半導
体基板上に構造の異なる２種類の回路パターンを精度良
く形成することができる。

【０１３８】請求項１２記載の発明によれば、第１群の
パターンおよび第２群のパターンを、何れも導電層と絶
縁膜とからなる２層構造とすることができる。このよう
に、本発明によれば、写真製版の際のパターンピッチを
広く確保しつつ、半導体基板上に形成される回路パター
ンの構造を統一することができる。

【０１３９】請求項１３記載の発明によれば、第１群の
パターンと第２群のパターンとを別工程でパターン転写
し、かつ、それらを形成するためのエッチングを別工程
とすることができる。このため、本発明によれば、第１
群のパターンと、第２群のパターンとを、それぞれ最適
な条件で精度良く形成することができる。

【０１４０】請求項１４記載の発明によれば、同一の半
導体基板上に、シリサイド構造の回路パターンと、サリ
サイド膜を含む回路パターンとを、容易かつ精度良く形
成することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置の製造方
法を説明するための図（その１）である。

【図２】 本発明の実施の形態１の半導体装置の製造方
法を説明するための図（その２）である。

【図３】 本発明の実施の形態２の半導体装置の製造方
法を説明するための図（その１）である。

【図４】 本発明の実施の形態２の半導体装置の製造方
法を説明するための図（その２）である。

【図５】 本発明の実施の形態３の半導体装置の製造方
法を説明するための図（その１）である。

【図６】 本発明の実施の形態３の半導体装置の製造方
法を説明するための図（その２）である。

【図７】 本発明の実施の形態４の半導体装置の製造方
法を説明するための図である。

【図８】 本発明の実施の形態５の半導体装置の製造方
法を説明するための図である。

【図９】 本発明の実施の形態６の半導体装置の製造方
法を説明するための図である。

【図１０】 本発明の実施の形態７の半導体装置の製造
方法を説明するための図である。

【図１１】 本発明の実施の形態８の半導体装置の製造
方法を説明するための図である。

【図１２】 従来の半導体装置の構造を表す断面図であ
る。

【図１３】 従来の半導体装置の製造方法を説明するた
めの図である。

【符号の説明】

１ 半導体基板、 ２ 分離酸化膜、 ２０ 不純
物拡散層、 ２１；３６；４０ 導電層、 ２２；
３１；３７；４１，４３ 絶縁膜、 ２３，２４；２
７；３８，３９；４４，４４′ レジスト膜、 ２５
サリサイド膜、 ２８；４７ ポリシリコン層、
２９；４８ ストッパ膜、 ３０シリサイド膜、
４２ 導電層相当膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 添田 真也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 AD10 AD42 AD48 AD49 AD56 ER22 JA35 JA39 JA56 MA06 MA17 MA19 PR29 PR43 PR53 ZA12

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に所望の回路パターンを形
   成するための半導体装置の製造方法であって、 半導体基板の領域を、主として高密度にパターンを含む
   高密度領域と、主として低密度にパターンを含む低密度
   領域とに区分して、 前記高密度領域に写真製版によりパターン転写を行うス
   テップと、 前記低密度領域に写真製版によりパターン転写を行うス
   テップと、 前記高密度領域および前記低密度領域に転写されたパタ
   ーンを半導体基板上に形成するステップと、 を含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記高密度領域の写真製版は、高密度な
   パターン形成に適した第１レジスト材を用いて実行さ
   れ、 前記低密度領域の写真製版は、前記第１レジストに比し
   て低密度なパターン形成に適した第２レジスト材を用い
   て実行されることを特徴とする請求項１記載の半導体装
   置の製造方法。
3. 【請求項３】 前記低密度領域を保護した状態で、前記
   高密度領域にパターンを形成するためのエッチングを行
   うステップと、 前記高密津領域を保護した状態で、前記低密度領域にパ
   ターンを形成するためのエッチングを行うステップと、 を含むことを特徴とする請求項１または２記載の半導体
   装置の製造方法。
4. 【請求項４】 前記半導体基板には、ＤＲＡＭの構成要
   素を形成するためのＤＲＡＭ領域と、周辺回路を形成す
   るための周辺回路領域とが含まれ、 前記高密度領域にはＤＲＡＭの構成要素として形成され
   るトランジスタのゲート電極が含まれ、 前記低密度領域には周辺回路の構成要素として形成され
   るトランジスタのゲート電極が含まれることを特徴とす
   る請求項１乃至３の何れか１項記載の半導体装置の製造
   方法。
5. 【請求項５】 パターン転写に先立って半導体基板上に
   導電層と絶縁膜とを形成するステップと、 前記絶縁膜上の高密度領域中に、所望形状の第１レジス
   ト膜を形成するステップと、 前記第１レジスト膜をマスクとして前記絶縁膜をエッチ
   ングするステップと、 前記エッチングの後に前記低密度領域に所望形状の第２
   レジスト膜を形成するステップと、 前記高密度領域上の絶縁膜と、前記低密度領域上の第２
   レジスト膜とをマスクとして前記導電層をエッチングす
   るステップと、 を含むことを特徴とする請求項４記載の半導体装置の製
   造方法。
6. 【請求項６】 前記導電層は不純物を含有するシリコン
   膜であると共に、 前記第２レジスト膜を除去した後に、半導体基板の全面
   にシリサイド生成用の金属を堆積させるステップを備え
   ることを特徴とする請求項５記載の半導体装置の製造方
   法。
7. 【請求項７】 パターン転写に先立って半導体基板上に
   不純物を含有するシリコン膜と、シリサイド膜と、絶縁
   膜とを形成するステップと、 前記絶縁膜上の高密度領域中に、所望形状の第１レジス
   ト膜を形成するステップと、 前記レジスト膜をマスクとして前記絶縁膜および前記シ
   リサイド膜をエッチングするステップと、 前記エッチングの後に前記低密度領域に所望形状の第２
   レジスト膜を形成するステップと、 前記高密度領域上の絶縁膜と、前記低密度領域上の第２
   レジスト膜とをマスクとして前記シリコン膜をエッチン
   グするステップと、 前記第２レジスト膜を除去した後に、半導体基板の全面
   にシリサイド生成用の金属を堆積させるステップと、 を備えることを特徴とする請求項４記載の半導体装置の
   製造方法。
8. 【請求項８】 半導体基板上に所望の回路パターンを形
   成するための半導体装置の製造方法であって、 形成すべき回路パターンは第１群のパターンと第２群の
   パターンとに区分され、 前記第１群のパターンを写真製版によりパターン転写す
   るステップと、 前記第２群のパターンを写真製版によりパターン転写す
   るステップと、 前記第１群のパターンおよび前記第２群のパターンを半
   導体基板上に形成するステップとを含み、 前記第１群のパターンは、主として、形成すべき回路パ
   ターンのピッチに比べて大きなピッチで配列され、か
   つ、 前記第２群のパターンは、主として、形成すべき回路パ
   ターンのピッチに比べて大きなピッチで配列されている
   ことを特徴とする半導体装置の製造方法。
9. 【請求項９】 ＤＲＡＭの構成要素であるトランジスタ
   のゲート電極が前記第１群のパターンおよび前記第２群
   のパターンに区分されることを特徴とする請求項８記載
   の半導体装置の製造方法。
10. 【請求項１０】 半導体基板上に形成される配線のパタ
    ーンが前記第１群のパターンおよび前記第２群のパター
    ンに区分されることを特徴とする請求項８記載の半導体
    装置の製造方法。
11. 【請求項１１】 パターン転写に先立って半導体基板上
    に導電層と絶縁膜とを形成するステップと、 前記絶縁膜上に前記第１群のパターンに対応する第１レ
    ジスト膜を形成するステップと、 前記第１レジスト膜をマスクとして前記絶縁膜をエッチ
    ングするステップと、 前記エッチングの後に前記第２群のパターンに対応する
    第２レジスト膜を形成するステップと、 前記導電層上に残存する前記絶縁膜と、前記第２レジス
    ト膜とをマスクとして前記導電層をエッチングするステ
    ップと、 を含むことを特徴とする請求項８記載の半導体装置の製
    造方法。
12. 【請求項１２】 パターン転写に先立って半導体基板上
    に導電層と、絶縁膜と、前記導電層と同じエッチングレ
    ートを示す導電層相当膜とを形成するステップと、 前記導電層相当膜上に前記第１群のパターンに対応する
    第１レジスト膜を形成するステップと、 前記第１レジスト膜をマスクとして前記導電層相当膜を
    エッチングするステップと、 前記エッチングの後に前記第２群のパターンに対応する
    第２レジスト膜を形成するステップと、 前記絶縁膜上に残存する前記導電層相当膜と、前記第２
    レジスト膜とをマスクとして前記絶縁膜をエッチングす
    るステップと、 前記絶縁膜をマスクとして前記導電層をエッチングする
    と共に、前記絶縁膜上に残存する前記導電層相当膜をエ
    ッチングにより除去するステップと、 を含むことを特徴とする請求項８記載の半導体装置の製
    造方法。
13. 【請求項１３】 半導体基板上に所望の回路パターンを
    形成するための半導体装置の製造方法であって、 前記半導体基板の領域は、第１群のパターンを形成すべ
    き第１領域と、第２群のパターンを形成すべき第２領域
    とに区分され、 前記半導体基板上に導電層と絶縁膜とを形成するステッ
    プと、 前記絶縁膜上の前記第１領域中に、前記第１群のパター
    ンに対応する第１レジスト膜を形成するステップと、 前記第１レジスト膜をマスクとして前記絶縁膜をエッチ
    ングするステップと、 前記第２領域を保護した状態で、前記第１領域上に残存
    する絶縁膜をマスクとして前記第１領域に露出する導電
    層をエッチングするステップと、 前記第１領域を覆い、かつ、前記第２群のパターンに対
    応する部分を覆う第２レジスト膜を形成するステップ
    と、 前記第２レジスト膜をマスクとして前記第２領域に露出
    する導電層をエッチングするステップと、 を含むことを特徴とする半導体装置の製造方法。
14. 【請求項１４】 半導体基板上に所望の回路パターンを
    形成するための半導体装置の製造方法であって、 半導体基板の領域は、第１群のパターンを形成すべき第
    １領域と、第２群のパターンを形成すべき第２領域とに
    区分され、 半導体基板上に不純物を含有するシリコン膜と、シリサ
    イド膜と、絶縁膜とを形成するステップと、 前記絶縁膜上の前記第１領域中に、前記第１群のパター
    ンに対応する第１レジスト膜を形成するステップと、 前記レジスト膜をマスクとして前記絶縁膜および前記シ
    リサイド膜をエッチングするステップと、 前記エッチングの後に前記第２領域に、前記第２群のパ
    ターンに対応する第２レジスト膜を形成するステップ
    と、 前記第１領域上に残存する絶縁膜と、前記第２領域上の
    第２レジスト膜とをマスクとして前記シリコン膜をエッ
    チングにより除去するステップと、 前記第２レジスト膜を除去した後に、半導体基板の全面
    にシリサイド生成用の金属を堆積させるステップと、 を含むことを特徴とする半導体装置の製造方法。