JP2005150769A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 基板1と、基板上に選択的に形成されたゲート酸化膜2と、ゲート酸化膜上に形成されたゲート電極(3,4)と、ゲート電極上に形成されたSiN層5と、多層ゲートキャップ上及びゲート電極の側壁に形成され、複数の絶縁膜10a,10bからなる多層ストッパ10と、ゲート電極下に形成されるチャネル形成領域に接して基板の表面に形成された拡散層6とを備えたことにより、層間絶縁層としてのSiO2 層8のエッチングの際に、SiO2 層8のエッチングレートよりも遅いエッチングレートをもつアモルファスシリコン層10bを露出できる半導体装置及びその製造方法。
【選択図】 図1
Description
第1の発明は、基板と、前記基板上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成されたゲートキャップ層と、前記ゲートキャップ層上及びゲート電極の側壁に形成された保護膜(エッチングストッパ)と、前記ゲート電極下に形成されるチャネル形成領域に接して前記基板の表面に形成されたソース・ドレイン拡散層とを備えた半導体装置を対象とする。
図1は本発明の第1の実施形態に係る半導体装置の構成の一部を示す断面図であり、図12及び図13と同一部分には同一符号を付してその詳しい説明を省略し、ここでは異なる部分についてのみ述べる。なお、以下の各実施形態についても同様にして説明する。
また、多層ストッパ10の窒化物としてのSiN層10aのエッチング中、エッチングレートの比は、次の(2)式に示す関係がある。
次に、以上のような半導体装置の製造方法について図2及び図3を用いて説明する。
図6は本発明の第2の実施形態に係る半導体装置の構成の一部を示す断面図である。この半導体装置は、図13(b)に示す従来構成とは異なり、図6に示すように、160nm厚のSiN層5に代えて、WSi層4上に、50nm厚のSiN層21、50nm厚の酸化膜22及び10nm厚のSiN層23の3層からなる110nm厚の多層ゲートキャップ20が形成されている。この多層ゲートキャップ20は、従来のゲートキャップ(SiN層5)よりも、50nmも薄い厚さとなっている。
図9は本発明の第3の実施形態に係る半導体装置の一部の構成を示す断面図である。この半導体装置は、第1及び第2の実施形態の組合せであり、図9に示すように、 WSi層4上に、50nm厚のSiN層21及びその上層の50nm厚の酸化膜22からなる100nm厚の多層ゲートキャップ20aが形成されている。この多層ゲートキャップ20aは、従来のゲートキャップ(SiN層5)よりも60nmも薄い厚さとなっており、第2の実施形態のゲートキャップ20よりも10nm薄い厚さとなっている。
Claims (4)
- 基板と、
前記基板上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成され、複数の絶縁層からなるゲートキャップ層と、
前記ゲートキャップ層上及び前記ゲート電極の側壁に形成された保護絶縁膜と、
前記ゲート電極下に形成されるチャネル形成領域に接して前記基板の表面に形成された拡散層とを備えたことを特徴とする半導体装置。 - 基板と、
前記基板上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成され、複数の層からなるゲートキャップ層と、
前記ゲートキャップ層上及び前記ゲート電極の側壁に形成され、複数の膜からなる保護絶縁膜と、
前記ゲート電極下に形成されるチャネル形成領域に接して前記基板の表面に形成された拡散層とを備えたことを特徴とする半導体装置。 - 基板上に形成されたゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に、複数の層からなるゲートキャップ層を形成する工程と、
前記ゲートキャップ層をマスクにして前記基板の表面に拡散層を形成する工程と、
前記ゲートキャップ層及び前記ゲート電極を覆うように保護絶縁膜を前記基板上に形成する工程と、
前記保護絶縁膜上に層間絶縁層を形成する工程と、
前記層間絶縁層及び前記保護絶縁膜をエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の前記基板の表面を露出する工程と、
前記露出された前記基板の表面に接続された配線層を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。 - 基板上に形成されたゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に、複数の層からなるゲートキャップ層を形成する工程と、
前記ゲートキャップ層をマスクにして前記基板の表面に拡散層を形成する工程と、
前記ゲートキャップ層及び前記ゲート電極を覆うように、複数の膜からなる保護絶縁膜を前記基板上に形成する工程と、
前記保護絶縁膜上に層間絶縁層を形成する工程と、
前記層間絶縁層及び前記保護絶縁膜をエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の前記基板の表面を露出する工程と、
前記露出された前記基板の表面に接続された配線層を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100703835B1 (ko) | 2005-06-30 | 2007-04-06 | 주식회사 하이닉스반도체 | 폴리실리콘 공핍 현상을 방지한 듀얼 폴리실리콘 게이트를구비하는 반도체장치 및 그의 제조 방법 |
KR100717809B1 (ko) * | 2005-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 듀얼폴리실리콘게이트를 구비한 반도체소자의 제조 방법 |
JP2007189009A (ja) * | 2006-01-12 | 2007-07-26 | Elpida Memory Inc | 半導体装置およびその製造方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000114522A (ja) * | 1998-10-08 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
US6501141B1 (en) * | 2001-08-13 | 2002-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd | Self-aligned contact with improved isolation and method for forming |
KR100683852B1 (ko) * | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
US7563704B2 (en) * | 2005-09-19 | 2009-07-21 | International Business Machines Corporation | Method of forming an interconnect including a dielectric cap having a tensile stress |
JP5719648B2 (ja) * | 2011-03-14 | 2015-05-20 | 東京エレクトロン株式会社 | エッチング方法、およびエッチング装置 |
US8748252B1 (en) | 2012-11-26 | 2014-06-10 | International Business Machines Corporation | Replacement metal gate transistors using bi-layer hardmask |
KR102317651B1 (ko) | 2015-04-14 | 2021-10-27 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
US9837264B2 (en) | 2015-07-16 | 2017-12-05 | Toshiba Memory Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
US9837351B1 (en) | 2016-06-07 | 2017-12-05 | International Business Machines Corporation | Avoiding gate metal via shorting to source or drain contacts |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2577342B2 (ja) | 1985-03-30 | 1997-01-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
US5304829A (en) | 1989-01-17 | 1994-04-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor device |
US5258645A (en) * | 1990-03-09 | 1993-11-02 | Fujitsu Limited | Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure |
US5164333A (en) | 1990-06-19 | 1992-11-17 | Siemens Aktiengesellschaft | Method for manufacturing a multi-layer gate electrode for a mos transistor |
US5171699A (en) * | 1990-10-03 | 1992-12-15 | Texas Instruments Incorporated | Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication |
US5168072A (en) | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
JPH04365377A (ja) | 1991-06-13 | 1992-12-17 | Agency Of Ind Science & Technol | 半導体装置 |
US5232850A (en) * | 1991-07-19 | 1993-08-03 | The Penn State Research Foundation | Predatory Pseudomonas strain as a control of bacterial and fungal plant pathogens |
US5506440A (en) | 1991-08-30 | 1996-04-09 | Sgs-Thomson Microelectronics, Inc. | Poly-buffered LOCOS process |
JP3211377B2 (ja) | 1992-06-17 | 2001-09-25 | ソニー株式会社 | 半導体装置の製造方法 |
JP3113075B2 (ja) * | 1992-07-08 | 2000-11-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP2682403B2 (ja) | 1993-10-29 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
US5364804A (en) * | 1993-11-03 | 1994-11-15 | Taiwan Semiconductor Manufacturing Company | Nitride cap sidewall oxide protection from BOE etch |
US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
US5438006A (en) | 1994-01-03 | 1995-08-01 | At&T Corp. | Method of fabricating gate stack having a reduced height |
JP2765478B2 (ja) * | 1994-03-30 | 1998-06-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US5702979A (en) * | 1994-05-31 | 1997-12-30 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
US5567638A (en) | 1995-06-14 | 1996-10-22 | National Science Council | Method for suppressing boron penetration in PMOS with nitridized polysilicon gate |
US5616933A (en) | 1995-10-16 | 1997-04-01 | Sony Corporation | Nitride encapsulated thin film transistor fabrication technique |
JP3402022B2 (ja) * | 1995-11-07 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5719071A (en) * | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
US5631484A (en) * | 1995-12-26 | 1997-05-20 | Motorola, Inc. | Method of manufacturing a semiconductor device and termination structure |
US6018184A (en) * | 1998-01-22 | 2000-01-25 | Micron Technology, Inc. | Semiconductor structure useful in a self-aligned contact having multiple insulation layers of non-uniform thickness |
-
1998
- 1998-03-03 US US09/033,899 patent/US6369423B2/en not_active Expired - Lifetime
- 1998-10-27 JP JP10305547A patent/JPH11284148A/ja not_active Withdrawn
-
2005
- 2005-01-19 JP JP2005011717A patent/JP4468187B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100703835B1 (ko) | 2005-06-30 | 2007-04-06 | 주식회사 하이닉스반도체 | 폴리실리콘 공핍 현상을 방지한 듀얼 폴리실리콘 게이트를구비하는 반도체장치 및 그의 제조 방법 |
KR100717809B1 (ko) * | 2005-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 듀얼폴리실리콘게이트를 구비한 반도체소자의 제조 방법 |
JP2007189009A (ja) * | 2006-01-12 | 2007-07-26 | Elpida Memory Inc | 半導体装置およびその製造方法 |
JP4698427B2 (ja) * | 2006-01-12 | 2011-06-08 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
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