JP2005203615A - 半導体記憶装置、半導体装置およびそれらの製造方法 - Google Patents
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Abstract
【課題】コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイなどの面積の縮小が可能な半導体記憶装置、半導体装置とそれらの製造方法を提供する。
【解決手段】基板10にトレンチTRが並べて形成され、その内壁表面から所定の深さでプレート電極PLが形成され、内壁表面を被覆してキャパシタ絶縁膜13が形成され、キャパシタ絶縁膜を介してトレンチを埋め込んで記憶ノード電極MNが形成され、これらを被覆して層間絶縁膜15およびトランジスタが形成された半導体層16が積層され、半導体層の表面から記憶ノード電極に達するコンタクトホールMHにコンタクトプラグ18が埋め込まれている。ここで、半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に金属化領域23が一体に形成され、これらが接続されている。
【選択図】図1
【解決手段】基板10にトレンチTRが並べて形成され、その内壁表面から所定の深さでプレート電極PLが形成され、内壁表面を被覆してキャパシタ絶縁膜13が形成され、キャパシタ絶縁膜を介してトレンチを埋め込んで記憶ノード電極MNが形成され、これらを被覆して層間絶縁膜15およびトランジスタが形成された半導体層16が積層され、半導体層の表面から記憶ノード電極に達するコンタクトホールMHにコンタクトプラグ18が埋め込まれている。ここで、半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に金属化領域23が一体に形成され、これらが接続されている。
【選択図】図1
Description
本発明は半導体記憶装置、半導体装置およびそれらの製造方法に関し、特に、DRAM(ダイナミックランダムアクセスメモリー)における記憶ノードコンタクトあるいはその他のコンタクトを有する半導体記憶装置、半導体装置およびそれらの製造方法に関するものである。
近年のVLSI等の半導体装置においては3年で7割の縮小化を実現し、高集積化および高性能化を達成してきた。
例えば、スイッチング用の1トランジスタ(メタル−酸化物−半導体積層体型電界効果トランジスタ(MOSFET)と1メモリキャパシタから1つのメモリセルが構成されるMOS型DRAMは、半導体デバイスにおけるプロセスドライバーとして高集積化の一途をたどっている。
装置の微細化に伴い、メモリセル面積は縮小化されるので、メモリキャパシタの占有面積も縮小化している。
例えば、スイッチング用の1トランジスタ(メタル−酸化物−半導体積層体型電界効果トランジスタ(MOSFET)と1メモリキャパシタから1つのメモリセルが構成されるMOS型DRAMは、半導体デバイスにおけるプロセスドライバーとして高集積化の一途をたどっている。
装置の微細化に伴い、メモリセル面積は縮小化されるので、メモリキャパシタの占有面積も縮小化している。
しかしながら、動作マージンを確保し、アルファー線によるソフトエラー耐性を確保して記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量はDRAMの世代にかかわらず1ビットあたり20〜30fFと一定値に保たれている。
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、その蓄積容量は必要量確保する必要があり、そのための様々な工夫がなされてきた。
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、その蓄積容量は必要量確保する必要があり、そのための様々な工夫がなされてきた。
例えば、キャパシタ絶縁膜の膜厚を薄くする方法や、キャパシタ絶縁膜としてより比誘電率の高い材料を用いて蓄積容量を増加させるなどの方法が開発されている。
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリキャパシタは記憶ノード電極(キャパシタのトランジスタに接続している電極)とプレート電極(キャパシタの接地している電極)とその間のキャパシタ絶縁膜とを有しており、例えば、キャパシタを積み上げ式に構成するスタック型や、半導体基板に対して深さ方向に記憶ノード電極を形成するトレンチ型などの構造とすることで、記憶ノード電極とプレート電極の対向する面の表面積を増加させることにより、キャパシタの蓄積容量を増加させることができる。
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリキャパシタは記憶ノード電極(キャパシタのトランジスタに接続している電極)とプレート電極(キャパシタの接地している電極)とその間のキャパシタ絶縁膜とを有しており、例えば、キャパシタを積み上げ式に構成するスタック型や、半導体基板に対して深さ方向に記憶ノード電極を形成するトレンチ型などの構造とすることで、記憶ノード電極とプレート電極の対向する面の表面積を増加させることにより、キャパシタの蓄積容量を増加させることができる。
上記のトレンチ型のキャパシタを有するDRAMについて説明する。
図15(a)は従来例に係るDRAMのメモリセルの断面図であり、図15(b)は平面図である。図15(a)は図15(b)中のX−X’における断面図に相当する。
p型の半導体基板100に形成された活性領域AAとなる第1n型半導体層101を除く領域においてトレンチTRが形成され、トレンチTRの内壁表面から所定の深さで第2n型半導体層102が形成され、これがメモリキャパシタのプレート電極PLとなる。
トレンチTRの内壁表面を被覆してキャパシタ絶縁膜103が形成され、その内側にポリシリコンからなる第3n型半導体層104が埋め込まれて、これがメモリキャパシタの記憶ノード電極MNとなる。
上記のようにして、第2n型半導体層102(プレート電極PL)、キャパシタ絶縁膜103および第3n型半導体層104(記憶ノード電極MN)からメモリキャパシタが構成されている。
図15(a)は従来例に係るDRAMのメモリセルの断面図であり、図15(b)は平面図である。図15(a)は図15(b)中のX−X’における断面図に相当する。
p型の半導体基板100に形成された活性領域AAとなる第1n型半導体層101を除く領域においてトレンチTRが形成され、トレンチTRの内壁表面から所定の深さで第2n型半導体層102が形成され、これがメモリキャパシタのプレート電極PLとなる。
トレンチTRの内壁表面を被覆してキャパシタ絶縁膜103が形成され、その内側にポリシリコンからなる第3n型半導体層104が埋め込まれて、これがメモリキャパシタの記憶ノード電極MNとなる。
上記のようにして、第2n型半導体層102(プレート電極PL)、キャパシタ絶縁膜103および第3n型半導体層104(記憶ノード電極MN)からメモリキャパシタが構成されている。
第1n型半導体層101(活性領域AA)は、酸化シリコンからなるSTI(Shallow
Trench Isolation)型の素子分離絶縁膜105で分離さており、素子分離絶縁膜105の内部にポリシリコンからなる第4半導体層106が埋め込まれている。
Trench Isolation)型の素子分離絶縁膜105で分離さており、素子分離絶縁膜105の内部にポリシリコンからなる第4半導体層106が埋め込まれている。
また、第1n型半導体層101(活性領域AA)にはチャネル形成領域とこれを挟むようにしてソース・ドレイン領域(不図示)が形成され、チャネル形成領域における第1n型半導体層101(活性領域AA)上に不図示のゲート絶縁膜を介してゲート電極107が形成されている。
以上のようにして、MOSFETが構成されている。
以上のようにして、MOSFETが構成されている。
上記のような構成のMOSFETにおいて、一方のソース・ドレインが半導体層106を介して第3n型半導体層104(メモリキャパシタの記憶ノード電極MN)に電気的に接続され、他方のソース・ドレインがビットコンタクト108を介して不図示のビット線に接続されている。さらに、ゲート電極107はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、DRAMが構成されている。
以上のような構成のメモリセルがマトリクス状に集積されて、DRAMが構成されている。
上記の構成において、第4半導体層106と第1n型半導体層101中のソース・ドレイン領域との接続は、第4半導体層106からの第1n型半導体層101への不純物拡散による接合によって接続されるようになっている。
上記の方法では、トレンチの面積について以下の制約が生じる。
(1)第4半導体層106から第1n型半導体層101への不純物拡散により接合を形成することから、MOSFETの特性を確保するために第4半導体層106を第1n型半導体層101のチャネル形成領域から十分に遠ざける、即ち、トレンチの端部とゲート電極の端部と一定の距離を確保する必要がある。
(2)隣接する別のビットを構成するセルの活性領域AAと一定の距離を確保する必要がある。
上記の方法では、トレンチの面積について以下の制約が生じる。
(1)第4半導体層106から第1n型半導体層101への不純物拡散により接合を形成することから、MOSFETの特性を確保するために第4半導体層106を第1n型半導体層101のチャネル形成領域から十分に遠ざける、即ち、トレンチの端部とゲート電極の端部と一定の距離を確保する必要がある。
(2)隣接する別のビットを構成するセルの活性領域AAと一定の距離を確保する必要がある。
ところが、トレンチ型キャパシタにおいて上記の制約を満たそうとすると、微細化が進むにつれてトレンチの径を十分に確保することができなくなる。
従って、記憶ノード電極とプレート電極の対向する面の表面積を確保し、メモリキャパシタの蓄積容量を確保するためには、トレンチの深さを5μm以上に設計することが一般的となっている。
従って、記憶ノード電極とプレート電極の対向する面の表面積を確保し、メモリキャパシタの蓄積容量を確保するためには、トレンチの深さを5μm以上に設計することが一般的となっている。
一方、特許文献1には、記憶ノード電極、キャパシタ絶縁膜およびプレート電極をトレンチ型キャパシタとして基板の中に埋め込んで平坦化し、絶縁層を挟んで別のシリコン基板を貼り合わせた構造を有するDRAMについての記載がなされている。
上記のトレンチ型キャパシタが基板の中に埋め込まれてなるDRAMについて説明する。
図16(a)は従来例に係るDRAMのメモリセルの断面図であり、図16(b)は平面図である。図16(a)は図16(b)中のX−X’における断面図に相当する。
半導体基板10に、トレンチ壁部10aとマスク層11によって仕切られたトレンチTRが形成されている。マスク層11はトレンチTR形成時のマスクとなった層である。
また、トレンチTRの内壁表面から所定の深さで第1n型半導体層12が形成され、これがメモリキャパシタのプレート電極PLとなる。
トレンチTRの内壁表面を被覆してキャパシタ絶縁膜13が形成され、その内側にポリシリコンからなる第2n型半導体層14が埋め込まれて、これがメモリキャパシタの記憶ノード電極MNとなる。
上記のようにして、第1n型半導体層12(プレート電極PL)、キャパシタ絶縁膜13および第2n型半導体層14(記憶ノード電極MN)からメモリキャパシタが構成されている。
図16(a)は従来例に係るDRAMのメモリセルの断面図であり、図16(b)は平面図である。図16(a)は図16(b)中のX−X’における断面図に相当する。
半導体基板10に、トレンチ壁部10aとマスク層11によって仕切られたトレンチTRが形成されている。マスク層11はトレンチTR形成時のマスクとなった層である。
また、トレンチTRの内壁表面から所定の深さで第1n型半導体層12が形成され、これがメモリキャパシタのプレート電極PLとなる。
トレンチTRの内壁表面を被覆してキャパシタ絶縁膜13が形成され、その内側にポリシリコンからなる第2n型半導体層14が埋め込まれて、これがメモリキャパシタの記憶ノード電極MNとなる。
上記のようにして、第1n型半導体層12(プレート電極PL)、キャパシタ絶縁膜13および第2n型半導体層14(記憶ノード電極MN)からメモリキャパシタが構成されている。
上記のメモリキャパシタを被覆して、酸化シリコンの層間絶縁膜15が形成されており、その上層に、結晶シリコンからなり、活性領域AAとなる第3n型半導体層16が積層されている。
第3n型半導体層16(活性領域AA)は、酸化シリコンからなるSTI型の素子分離絶縁膜17で分離されている。
素子分離絶縁膜17と第3n型半導体層16の境界領域に設けられた第2n型半導体層14(記憶ノード電極MN)に達するコンタクトホールに、ポリシリコンからなる第4半導体層18が埋め込まれている。
素子分離絶縁膜17と第3n型半導体層16の境界領域に設けられた第2n型半導体層14(記憶ノード電極MN)に達するコンタクトホールに、ポリシリコンからなる第4半導体層18が埋め込まれている。
また、第3n型半導体層16(活性領域AA)には、チャネル形成領域とこれを挟むようにしてソース・ドレイン領域(不図示)が形成され、チャネル形成領域における第3n型半導体層16(活性領域AA)上に不図示のゲート絶縁膜を介してゲート電極19が形成されている。
以上のようにして、MOSFETが構成されている。
以上のようにして、MOSFETが構成されている。
上記のような構成のMOSFETにおいて、一方のソース・ドレインが第4半導体層18を介して第2n型半導体層14(記憶ノード電極MN)に電気的に接続され、他方のソース・ドレインがビットコンタクト20を介して不図示のビット線に接続されている。さらに、ゲート電極19はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、DRAMが構成されている。
以上のような構成のメモリセルがマトリクス状に集積されて、DRAMが構成されている。
上記のメモリセルを有するDRAMは、MOSFETとメモリキャパシタは、層間絶縁膜15を挟んで縦方向に積層された構造であるので、活性領域AAから制限を受けることなく、メモリキャパシタの面積を最大限に大きくできるので、上述のようにトレンチの深さを必要以上に深く掘る必要がない。また、トレンチの開口径を大きくとれるので、フォトリソグラフィ工程の難易度が下がり、エッチング時間も劇的に短縮できる。
上記のメモリセルを有するDRAMの製造方法以下のようである。
例えば、半導体基板10にキャパシタとなるトレンチTRを形成し、トレンチTRの内壁表層部に第1n型半導体層12(プレート電極PL)を形成し、さらにトレンチTRの内壁表面にキャパシタ絶縁膜13を形成し、トレンチTR内部を埋め込んでポリシリコンを堆積させ、しかる後にポリシリコンをエッチバックする。
さらに酸化シリコンを堆積させ、層間絶縁膜15を形成し、その上層に第3n型半導体層16を形成し、STI法により素子分離絶縁膜17を形成する。
次に、第2n型半導体層14(記憶ノード電極MN)と第3n型半導体層16に形成されるトランジスタのソース・ドレイン領域を接続するため、第2n型半導体層14(記憶ノード電極MN)に達するコンタクトホールを開口し、ポリシリコンなどの第4半導体層18を埋め込んで形成する。
この後、第3n型半導体層16上にゲート電極19、ソース・ドレイン領域およびビットコンタクト20などを形成する。
例えば、半導体基板10にキャパシタとなるトレンチTRを形成し、トレンチTRの内壁表層部に第1n型半導体層12(プレート電極PL)を形成し、さらにトレンチTRの内壁表面にキャパシタ絶縁膜13を形成し、トレンチTR内部を埋め込んでポリシリコンを堆積させ、しかる後にポリシリコンをエッチバックする。
さらに酸化シリコンを堆積させ、層間絶縁膜15を形成し、その上層に第3n型半導体層16を形成し、STI法により素子分離絶縁膜17を形成する。
次に、第2n型半導体層14(記憶ノード電極MN)と第3n型半導体層16に形成されるトランジスタのソース・ドレイン領域を接続するため、第2n型半導体層14(記憶ノード電極MN)に達するコンタクトホールを開口し、ポリシリコンなどの第4半導体層18を埋め込んで形成する。
この後、第3n型半導体層16上にゲート電極19、ソース・ドレイン領域およびビットコンタクト20などを形成する。
上記のように、ゲート電極を形成する前に、第2n型半導体層14(記憶ノード電極MN)とソース・ドレイン領域を接続するための第4半導体層18(記憶ノードコンタクトプラグ)として導電性不純物を含有するポリシリコンを埋め込み、熱処理を施して、将来ソース・ドレイン領域となる領域に接続するように、第4半導体層18から導電性不純物を第3n型半導体層16に拡散させる必要がある。
この場合、ゲート電極に対して拡散層の端部は一定の距離を確保する必要があるため、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がある。
特開平6−104398号公報
この場合、ゲート電極に対して拡散層の端部は一定の距離を確保する必要があるため、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がある。
解決しようとする問題点は、従来の構造のDRAMにおいては、記憶ノードコンタクト用のコンタクトホールのリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要があるので、セルアレイ面積の縮小が困難である点である。
本発明の半導体記憶装置は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置であって、トレンチ壁部で仕切られた複数のトレンチが並べて形成された基板と、前記トレンチの内壁表面から所定の深さで形成されたプレート電極と、前記トレンチの内壁表面を被覆して形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで形成された記憶ノード電極と、前記基板および前記記憶ノード電極と被覆して全面に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記トランジスタが形成された半導体層と、前記半導体層の表面から前記記憶ノード電極に達するように開口されたコンタクトホールに埋め込まれた記憶ノードコンタクトプラグと、前記半導体層と前記記憶ノードコンタクトプラグを電気的に接続するように、前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成された金属化領域とを有する。
上記の本発明の半導体記憶装置は、基板にトレンチ壁部で仕切られた複数のトレンチが並べて形成され、トレンチの内壁表面から所定の深さでプレート電極が形成され、トレンチの内壁表面を被覆してキャパシタ絶縁膜が形成され、キャパシタ絶縁膜を介してトレンチを埋め込んで記憶ノード電極が形成されている。さらに、基板および記憶ノード電極と被覆して全面に層間絶縁膜が形成され、この上層にトランジスタが形成された半導体層が形成され、半導体層の表面から記憶ノード電極に達するように開口されたコンタクトホールに記憶ノードコンタクトプラグが埋め込まれている。
ここで、半導体層の表面の少なくとも一部と記憶ノードコンタクトプラグの表面の少なくとも一部に金属化領域が一体に形成されており、記憶ノードコンタクトプラグと半導体層が金属化領域により接続されている。
ここで、半導体層の表面の少なくとも一部と記憶ノードコンタクトプラグの表面の少なくとも一部に金属化領域が一体に形成されており、記憶ノードコンタクトプラグと半導体層が金属化領域により接続されている。
本発明の半導体装置は、下部構造を有する基板と、前記下部構造を被覆して全面に形成された層間絶縁膜と、前記層間絶縁膜上に形成された半導体層と、前記半導体層の表面から前記下部構造に達するように開口されたコンタクトホールに埋め込まれたコンタクトプラグと、前記半導体層と前記コンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記コンタクトプラグの表面の少なくとも一部に一体に形成された金属化領域とを有する。
上記の本発明の半導体装置は、基板に下部構造が形成され、下部構造を被覆して全面に層間絶縁膜が形成され、この上層に半導体層が形成され、半導体層の表面から下部構造に達するように開口されたコンタクトホールにコンタクトプラグが埋め込まれている。
ここで、半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に金属化領域が一体に形成されており、コンタクトプラグと半導体層が金属化領域により接続されている。
ここで、半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に金属化領域が一体に形成されており、コンタクトプラグと半導体層が金属化領域により接続されている。
本発明の半導体記憶装置の製造方法は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置の製造方法であって、基板に複数のメモリキャパシタ用のトレンチを並べて形成する工程と、前記トレンチの内壁表面から所定の深さまでのプレート電極を形成する工程と、前記トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで記憶ノード電極を形成する工程と、前記基板および前記記憶ノード電極を被覆して全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に半導体層を形成する工程と、前記半導体層の表面から前記記憶ノード電極に達するコンタクトホールを開口する工程と、前記コンタクトホールを導電性材料で埋め込んで記憶ノードコンタクトプラグを形成する工程と、前記半導体層と前記記憶ノードコンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する工程とを有する。
上記の本発明の半導体記憶装置の製造方法は、基板に複数のメモリキャパシタ用のトレンチを並べて形成し、トレンチの内壁表面から所定の深さまでのプレート電極を形成し、トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成し、キャパシタ絶縁膜を介してトレンチを埋め込んで記憶ノード電極を形成する。
次に、基板および記憶ノード電極を被覆して全面に層間絶縁膜を形成し、この上層に半導体層を形成し、半導体層の表面から記憶ノード電極に達するコンタクトホールを開口し、コンタクトホールを導電性材料で埋め込んで記憶ノードコンタクトプラグを形成する。
次に、半導体層と記憶ノードコンタクトプラグを電気的に接続するように半導体層の表面の少なくとも一部と記憶ノードコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する。
次に、基板および記憶ノード電極を被覆して全面に層間絶縁膜を形成し、この上層に半導体層を形成し、半導体層の表面から記憶ノード電極に達するコンタクトホールを開口し、コンタクトホールを導電性材料で埋め込んで記憶ノードコンタクトプラグを形成する。
次に、半導体層と記憶ノードコンタクトプラグを電気的に接続するように半導体層の表面の少なくとも一部と記憶ノードコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する。
本発明の半導体装置の製造方法は、基板に下部構造を形成する工程と、前記下部構造を被覆して全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に半導体層を形成する工程と、前記半導体層の表面から前記下部構造に達するコンタクトホールを開口する工程と、前記コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する工程と、前記半導体層と前記コンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記コンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する工程とを有する。
上記の本発明の半導体装置製造方法は、基板に下部構造を形成し、下部構造を被覆して全面に層間絶縁膜を形成し、この上層に半導体層を形成し、半導体層の表面から下部構造に達するコンタクトホールを開口し、コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する。
次に、半導体層とコンタクトプラグを電気的に接続するように半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する。
次に、半導体層とコンタクトプラグを電気的に接続するように半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する。
本発明の半導体記憶装置においては、記憶ノードコンタクトプラグと半導体層は、記憶ノードコンタクトプラグからの不純物の拡散ではなく金属化領域により接続されているので、記憶ノードコンタクトプラグからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
本発明の半導体装置は、コンタクトプラグと半導体層は、コンタクトプラグからの不純物の拡散ではなく金属化領域により接続されているので、コンタクトプラグからの不純物拡散のための熱処理は不要となり、不純物拡散を考慮した整合距離を確保する必要がなく、半導体装置の縮小が可能となる。
本発明の半導体記憶装置の製造方法は、記憶ノードコンタクトプラグと半導体層とを金属化領域により接続することで、記憶ノードコンタクトプラグからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
本発明の半導体装置製造方法は、コンタクトプラグと半導体層とを金属化領域により接続することで、コンタクトプラグからの不純物拡散のための熱処理は不要となり、不純物拡散を考慮した整合距離を確保する必要がなく、半導体装置の縮小が可能となる。
以下に、本発明に係る半導体記憶装置の一実施形態であるDRAMおよびその製造方法について、図面を参照して説明する。
第1実施形態
図1は本実施形態に係るDRAMのメモリセルの断面図である。
半導体基板(基板)10に、トレンチ壁部10aによって仕切られたトレンチTRが形成されており、トレンチTRの内壁表面から所定の深さで第1n型半導体層12が形成され、これがメモリキャパシタのプレート電極PLとなる。
トレンチTRの内壁表面を被覆してキャパシタ絶縁膜13が形成され、その内側にポリシリコンからなる第2n型半導体層14が埋め込まれて、これがメモリキャパシタの記憶ノード電極MNとなる。
上記のようにして、第1n型半導体層12(プレート電極PL)、キャパシタ絶縁膜13および第2n型半導体層14(記憶ノード電極MN)からメモリキャパシタが構成されている。
図1は本実施形態に係るDRAMのメモリセルの断面図である。
半導体基板(基板)10に、トレンチ壁部10aによって仕切られたトレンチTRが形成されており、トレンチTRの内壁表面から所定の深さで第1n型半導体層12が形成され、これがメモリキャパシタのプレート電極PLとなる。
トレンチTRの内壁表面を被覆してキャパシタ絶縁膜13が形成され、その内側にポリシリコンからなる第2n型半導体層14が埋め込まれて、これがメモリキャパシタの記憶ノード電極MNとなる。
上記のようにして、第1n型半導体層12(プレート電極PL)、キャパシタ絶縁膜13および第2n型半導体層14(記憶ノード電極MN)からメモリキャパシタが構成されている。
上記のメモリキャパシタを被覆して、酸化シリコンの層間絶縁膜15が形成されており、その上層に、結晶シリコンからなり、活性領域AAとなる第3n型半導体層16が積層されている。
第3n型半導体層16(活性領域AA)は、酸化シリコンからなるSTI型の素子分離絶縁膜17で分離されている。
素子分離絶縁膜17と第3n型半導体層16(活性領域AA)の境界に設けられ、第2n型半導体層14(記憶ノード電極MN)に達する記憶ノードコンタクトホールMHに、ポリシリコンからなる第4半導体層18(記憶ノードコンタクトプラグMNC)が埋め込まれている。
素子分離絶縁膜17と第3n型半導体層16(活性領域AA)の境界に設けられ、第2n型半導体層14(記憶ノード電極MN)に達する記憶ノードコンタクトホールMHに、ポリシリコンからなる第4半導体層18(記憶ノードコンタクトプラグMNC)が埋め込まれている。
また、第3n型半導体層16(活性領域AA)には、チャネル形成領域とこれを挟むようにしてソース・ドレイン領域(不図示)が形成され、チャネル形成領域における第3n型半導体層16(活性領域AA)上に不図示のゲート絶縁膜を介してゲート電極19が形成されている。以上のようにして、MOSFETが構成されている。
ゲート電極19の上層には、例えば窒化シリコンからなるオフセット絶縁膜21が形成され、また、両側部には、例えば窒化シリコンからなるサイドウォール絶縁膜(22,22a)が形成されている。ゲート電極の記憶ノードコンタクトプラグMNC側に形成されたサイドウォール絶縁膜22aは、他のサイドウォール絶縁膜22よりも幅が狭められて形成されている。
ゲート電極19の上層には、例えば窒化シリコンからなるオフセット絶縁膜21が形成され、また、両側部には、例えば窒化シリコンからなるサイドウォール絶縁膜(22,22a)が形成されている。ゲート電極の記憶ノードコンタクトプラグMNC側に形成されたサイドウォール絶縁膜22aは、他のサイドウォール絶縁膜22よりも幅が狭められて形成されている。
ここで、第3n型半導体層16の表面において、サイドウォール絶縁膜22aが形成されている側ではサイドウォール絶縁膜の幅が狭められていて、第3n型半導体層16の表面がサイドウォール絶縁膜22aからはみ出して露出する構造となっており、この表面と第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において、コバルトあるいはニッケルなどの金属化領域として金属シリサイド層23が一体に形成されており、第3n型半導体層16に形成されたMOSFETの記憶ノードコンタクトプラグMNC側のソース・ドレインと第4半導体層18(記憶ノードコンタクトプラグMNC)とが電気的に接続されている。金属シリサイド層23は、第3n型半導体層16の表面の少なくとも一部と第4半導体層18(記憶ノードコンタクトプラグMNC)の表面の少なくとも一部に一体に形成されていればよい。
また、MOSFETの他方のソース・ドレインにおいても、これに接続する金属シリサイド層23aが形成されており、この層から不図示のビットコンタクトを介してビット線に接続されている。さらに、ゲート電極19はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、DRAMが構成されている。
また、MOSFETの他方のソース・ドレインにおいても、これに接続する金属シリサイド層23aが形成されており、この層から不図示のビットコンタクトを介してビット線に接続されている。さらに、ゲート電極19はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、DRAMが構成されている。
上記のメモリセルを有するDRAMにおいて、MOSFETとメモリキャパシタは、層間絶縁膜15を挟んで縦方向に積層された構造であるので、活性領域AAから制限を受けることなく、メモリキャパシタの面積を最大限に大きくできるので、トレンチの深さを必要以上に深く掘る必要がなく、トレンチの開口径を大きくとれるのでフォトリソグラフィ工程の難易度が下がり、エッチング時間も劇的に短縮できる。
また、第3n型半導体層16に形成されたMOSFETの記憶ノードコンタクトプラグMNC側のソース・ドレインと記憶ノードコンタクトプラグMNCとは、記憶ノードコンタクトプラグMNCからの不純物の拡散ではなく金属シリサイド層23により接続されているので、記憶ノードコンタクトプラグMNCからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
上記の本実施形態に係るDRAMの製造方法について図面を参照して説明する。
まず、図2(a)の構造に至るまでについて説明する。
例えば、半導体基板(基板)10上にトレンチのパターンに開口したマスク層を形成し、これをマスクとするエッチングにより、半導体基板10にトレンチTRを形成する。
次に、例えばトレンチTRの内壁表面から所定の深さでメモリキャパシタのプレート電極PLとなる第1n型半導体層12を形成し、さらにマスク層11を除去し、次にCVD(Chemical Vapor Deposition )法などによりトレンチTRの内壁表面にキャパシタ絶縁膜13を形成する。
次に、トレンチTR内部を埋め込んで第2n型半導体層14(記憶ノード電極MN)を形成し、半導体基板10および第2n型半導体層14を被覆して全面に酸化シリコンからなる層間絶縁膜15を形成する。これらの工程は、例えばトレンチTR内部を埋め込んでトレンチTRの上端より高い膜厚で第2n型半導体層14を成膜し、上面からトレンチ壁部10aに達するまで絶縁化して、層間絶縁膜15を形成するとともに第2n型半導体層14を各トレンチTR毎に分割する方法によっても形成できる。
以上で、図2(a)に示す構造となる。
まず、図2(a)の構造に至るまでについて説明する。
例えば、半導体基板(基板)10上にトレンチのパターンに開口したマスク層を形成し、これをマスクとするエッチングにより、半導体基板10にトレンチTRを形成する。
次に、例えばトレンチTRの内壁表面から所定の深さでメモリキャパシタのプレート電極PLとなる第1n型半導体層12を形成し、さらにマスク層11を除去し、次にCVD(Chemical Vapor Deposition )法などによりトレンチTRの内壁表面にキャパシタ絶縁膜13を形成する。
次に、トレンチTR内部を埋め込んで第2n型半導体層14(記憶ノード電極MN)を形成し、半導体基板10および第2n型半導体層14を被覆して全面に酸化シリコンからなる層間絶縁膜15を形成する。これらの工程は、例えばトレンチTR内部を埋め込んでトレンチTRの上端より高い膜厚で第2n型半導体層14を成膜し、上面からトレンチ壁部10aに達するまで絶縁化して、層間絶縁膜15を形成するとともに第2n型半導体層14を各トレンチTR毎に分割する方法によっても形成できる。
以上で、図2(a)に示す構造となる。
次に、図2(b)に示すように、例えばSOI基板を形成する手法と同様の手法により、層間絶縁膜15の上層に、50〜150nmの膜厚の結晶シリコンからなる第3n型半導体層16を形成する。
即ち、例えば、第2のシリコン半導体基板を層間絶縁膜15上に貼り合わせ、所望の膜厚の結晶シリコン層を残すようにして、第2の半導体基板の貼り合わせた面と反対側の面から研削および研磨する方法、あるいは、第2のシリコン半導体基板に所定の深さに予め水素を注入しておき、上記と同様に層間絶縁膜15上に貼り合わせ、熱処理により水素導入領域において分割して結晶シリコン層を残す方法などによる。
即ち、例えば、第2のシリコン半導体基板を層間絶縁膜15上に貼り合わせ、所望の膜厚の結晶シリコン層を残すようにして、第2の半導体基板の貼り合わせた面と反対側の面から研削および研磨する方法、あるいは、第2のシリコン半導体基板に所定の深さに予め水素を注入しておき、上記と同様に層間絶縁膜15上に貼り合わせ、熱処理により水素導入領域において分割して結晶シリコン層を残す方法などによる。
次に、図3(a)に示すように、STI法により、素子分離絶縁膜17を形成する。
即ち、例えばシリコンを選択的に除去し、酸化シリコンで停止するような選択比をとれる構成のエッチングガスを用いたエッチングにより、素子分離領域における第3n型半導体層16を除去し、除去により生成された開口部内に酸化シリコンなどの絶縁体を埋め込み、研磨処理などにより開口部の外部の絶縁体を除去して形成する。
素子分離絶縁膜17により分離される活性領域AAは、トレンチTRの上方に位置するように配置する。
即ち、例えばシリコンを選択的に除去し、酸化シリコンで停止するような選択比をとれる構成のエッチングガスを用いたエッチングにより、素子分離領域における第3n型半導体層16を除去し、除去により生成された開口部内に酸化シリコンなどの絶縁体を埋め込み、研磨処理などにより開口部の外部の絶縁体を除去して形成する。
素子分離絶縁膜17により分離される活性領域AAは、トレンチTRの上方に位置するように配置する。
次に、図3(b)に示すように、ウェル形成のイオン注入、閾値調整のイオン注入および熱処理などを行った後、第3n型半導体層16の表面に不図示のゲート絶縁膜を形成し、さらに、例えばポリシリコンからなるゲート電極19をパターン形成する。このとき、例えばゲート電極19の上層に窒化シリコンなどからなるオフセット絶縁膜21を形成し、ゲート電極と同時にパターン加工する。
次に、図4(a)に示すように、例えばCVD法により窒化シリコンを全面に150nm程度の膜厚で堆積させ、エッチバックを施すことで、ゲート電極19およびオフセット絶縁膜21の積層体の両側部にサイドウォール絶縁膜22を形成する。
また、例えば、上記のサイドウォール絶縁膜22形成前および形成後にそれぞれ導電性不純物をイオン注入して、LDD構造のソース・ドレイン領域を形成することができ、この場合にはサイドウォール絶縁膜22がLDD構造を形成するためのオフセットスペーサとして機能する。または、サイドウォール絶縁膜22形成前および形成後のいずれか一回で形成することもできる。
また、例えば、上記のサイドウォール絶縁膜22形成前および形成後にそれぞれ導電性不純物をイオン注入して、LDD構造のソース・ドレイン領域を形成することができ、この場合にはサイドウォール絶縁膜22がLDD構造を形成するためのオフセットスペーサとして機能する。または、サイドウォール絶縁膜22形成前および形成後のいずれか一回で形成することもできる。
次に、図4(b)に示すように、例えばフォトリソグラフィ工程により、記憶ノードコンタクトプラグを形成する領域を開口するパターンのレジスト膜R1をパターン形成する。
次工程において、記憶ノードコンタクトホールの開口はサイドウォール絶縁膜22をマスクとして自己整合的になされるので、レジスト膜R1のパターン開口領域は記憶ノードコンタクトホールの開口領域に対する合わせずれマージンを確保して形成することができる。
次工程において、記憶ノードコンタクトホールの開口はサイドウォール絶縁膜22をマスクとして自己整合的になされるので、レジスト膜R1のパターン開口領域は記憶ノードコンタクトホールの開口領域に対する合わせずれマージンを確保して形成することができる。
次に、図5(a)に示すように、例えば、レジスト膜R1の開口領域内において、サイドウォール絶縁膜22をマスクとしてRIE(反応性イオンエッチング)などの異方性エッチングを施し、第2n型半導体領域14(記憶ノード電極MN)に達する記憶ノードコンタクトホールMHを自己整合的に開口する。
ここで、記憶ノードコンタクトホールMHは第3n型半導体層16から素子分離絶縁膜17にかかる領域で開口するので、サイドウォール絶縁膜22としては素子分離絶縁膜17を構成する酸化シリコンに対して選択比を有する窒化シリコンなどを用いる。
この後、アッシング処理などにより、レジスト膜R1を除去する。
ここで、記憶ノードコンタクトホールMHは第3n型半導体層16から素子分離絶縁膜17にかかる領域で開口するので、サイドウォール絶縁膜22としては素子分離絶縁膜17を構成する酸化シリコンに対して選択比を有する窒化シリコンなどを用いる。
この後、アッシング処理などにより、レジスト膜R1を除去する。
次に、図5(b)に示すように、例えばCVD法により、記憶ノードコンタクトホールMHを埋め込んで全面にポリシリコンを堆積させ、第4半導体層18aを形成する。
次に、図6(a)に示すように、記憶ノードコンタクトホールMHの内部に堆積した第4半導体層18aを残すようにエッチバックして、第2n型半導体層14(記憶ノード電極MN)に接続する第4半導体層18(記憶ノードコンタクトプラグMNC)とする。
上記においてビットコンタクト領域においてもポリシリコンが埋め込まれるので、予めマスク剤を埋め込んでおき、後からこのマスク剤を除去することでビットコンタクト領域にポリシリコンが残ることを防止できる。また、通常はビットコンタクト領域の方が記憶ノードコンタクトホールよりも広いので、記憶ノードコンタクトプラグとして堆積させるポリシリコンの膜厚を適切に制御することで、ビットコンタクト領域にポリシリコンが残ることを防止できる。
上記においてビットコンタクト領域においてもポリシリコンが埋め込まれるので、予めマスク剤を埋め込んでおき、後からこのマスク剤を除去することでビットコンタクト領域にポリシリコンが残ることを防止できる。また、通常はビットコンタクト領域の方が記憶ノードコンタクトホールよりも広いので、記憶ノードコンタクトプラグとして堆積させるポリシリコンの膜厚を適切に制御することで、ビットコンタクト領域にポリシリコンが残ることを防止できる。
次に、図6(b)に示すように、例えばフォトリソグラフィ工程により、記憶ノードコンタクトプラグMNCに臨むサイドウォール絶縁膜22の領域を開口するパターンのレジスト膜R2をパターン形成する。具体的には、上記のレジスト膜R1と同一のパターンのレジスト膜とすることができる。
次に、図7(a)に示すように、例えば、レジスト膜R2の開口領域内において、ウェットエッチングなどのエッチングによりサイドウォール絶縁膜22の表面を後退させる。
得られるサイドウォール絶縁膜22aは、後退前よりも幅が狭まることにより、第3n型半導体層16の表面を一部を露出させる。
この後、アッシング処理などにより、レジスト膜R2を除去する。
得られるサイドウォール絶縁膜22aは、後退前よりも幅が狭まることにより、第3n型半導体層16の表面を一部を露出させる。
この後、アッシング処理などにより、レジスト膜R2を除去する。
次に、図7(b)に示すように、上記で露出した第3n型半導体層16の表面と、第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において、コバルトあるいはニッケルなどの金属化領域として金属シリサイド層23を一体に形成する。これにより
従来必要であった第4半導体層18(記憶ノードコンタクトプラグMNC)から第3n型半導体層16への不純物拡散のための熱処理は不要となる。
また、表面が後退していないサイドウォール絶縁膜22側のビットコンタクト領域においても、第3n型半導体層16において金属シリサイド層23aが形成される。
この場合の金属シリサイド層(23,23a)は、表面にシリコンが露出している領域に自己整合的に形成されたサリサイドである。
以降は、ビットコンタクトを介してビット線を接続し、さらにゲート電極19にワード線を接続して、図1に示す構造のDRAMを製造することができる。
従来必要であった第4半導体層18(記憶ノードコンタクトプラグMNC)から第3n型半導体層16への不純物拡散のための熱処理は不要となる。
また、表面が後退していないサイドウォール絶縁膜22側のビットコンタクト領域においても、第3n型半導体層16において金属シリサイド層23aが形成される。
この場合の金属シリサイド層(23,23a)は、表面にシリコンが露出している領域に自己整合的に形成されたサリサイドである。
以降は、ビットコンタクトを介してビット線を接続し、さらにゲート電極19にワード線を接続して、図1に示す構造のDRAMを製造することができる。
上記の本実施形態に係るDRAMの製造方法によれば、第3n型半導体層16に形成されたMOSFETの記憶ノードコンタクトプラグMNC側のソース・ドレインと記憶ノードコンタクトプラグMNCとを金属化領域(金属シリサイド層12)により接続することで、記憶ノードコンタクトプラグMNCからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
本実施形態において、記憶ノードコンタクトホールを開口する際に、レジストマスクではなく、酸化シリコンや窒化シリコンなどを用いたハードマスクを用いて開口し、記憶ノードコンタクトプラグとしてポリシリコンなどを埋め込む際にも上記のハードマスクを保持しておけば、埋め込み後のサイドウォール絶縁膜の表面を後退させるエッチング工程におけるマスクとして上記のハードマスクを用いることができる。
このとき、記憶ノードコンタクトプラグを埋め込む際のアスペクト比は高くなるが、上述のようにビットコンタクト領域において全面エッチバックしてもポリシリコンがうまくエッチオフされない場合でも、上記のハードマスクを用いれば、ビットコンタクト領域はハードマスクで覆われているのでポリシリコンが埋め込まれることもなく、高さ調整を下後でハードマスクを除去すれば精度良く記憶ノードコンタクトホール内にポリシリコンを埋め込むことができる。
このとき、記憶ノードコンタクトプラグを埋め込む際のアスペクト比は高くなるが、上述のようにビットコンタクト領域において全面エッチバックしてもポリシリコンがうまくエッチオフされない場合でも、上記のハードマスクを用いれば、ビットコンタクト領域はハードマスクで覆われているのでポリシリコンが埋め込まれることもなく、高さ調整を下後でハードマスクを除去すれば精度良く記憶ノードコンタクトホール内にポリシリコンを埋め込むことができる。
第2実施形態
図8は本実施形態に係るDRAMのメモリセルの断面図である。
実質的に第1実施形態に係るDRAMと同様の構成であるが、ゲート電極19の上層のオフセット絶縁膜が除去されており、ゲート電極19の記憶ノードコンタクト側およびビットコンタクト側の両側について、表面の後退した状態のサイドウォール絶縁膜24が形成されており、ゲート電極19の表面にも金属シリサイド層19aが形成されていることが異なる。
図8は本実施形態に係るDRAMのメモリセルの断面図である。
実質的に第1実施形態に係るDRAMと同様の構成であるが、ゲート電極19の上層のオフセット絶縁膜が除去されており、ゲート電極19の記憶ノードコンタクト側およびビットコンタクト側の両側について、表面の後退した状態のサイドウォール絶縁膜24が形成されており、ゲート電極19の表面にも金属シリサイド層19aが形成されていることが異なる。
上記の本実施形態のDRAMは、第3n型半導体層16に形成されたMOSFETの記憶ノードコンタクトプラグMNC側のソース・ドレインと記憶ノードコンタクトプラグMNCとは、記憶ノードコンタクトプラグMNCからの不純物の拡散ではなく金属シリサイド層23により接続されているので、記憶ノードコンタクトプラグMNCからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
上記の本実施形態に係るDRAMの製造方法について図面を参照して説明する。
まず、図9(a)の構造に至るまでは、第1実施形態における図6(a)までの工程と同様に行う。
次に、図9(b)に示すように、例えばシリコンおよび酸化シリコンに対して窒化シリコンを選択的に除去するエッチング処理により、オフセット絶縁膜21およびサイドウォール絶縁膜22を除去する。
まず、図9(a)の構造に至るまでは、第1実施形態における図6(a)までの工程と同様に行う。
次に、図9(b)に示すように、例えばシリコンおよび酸化シリコンに対して窒化シリコンを選択的に除去するエッチング処理により、オフセット絶縁膜21およびサイドウォール絶縁膜22を除去する。
次に、図10(a)に示すように、例えばCVD法により窒化シリコンを全面に堆積させ、エッチバックを施すことで、ゲート電極19の両側部に新たなサイドウォール絶縁膜24を形成する。
ここで、新たなサイドウォール絶縁膜24としては、必要に応じて堆積させる窒化シリコン膜厚などを制御して、上記のサイドウォール絶縁膜22よりも幅が狭くなるように形成する。
この結果、サイドウォール絶縁膜の表面が後退したことと同様の効果が得られ、第3n型半導体層16の表面を一部を露出させることができる。
本実施形態においては、上述のようにゲート電極19上のオフセット絶縁膜21を除去しており、新たなサイドウォール絶縁膜24の形成時のゲート形状の高さがオフセット絶縁膜21の分低くなっているので、通常のサイドウォール形成工程を経れば、前工程で形成したサイドウォール絶縁膜22よりも幅が狭められたサイドウォール絶縁膜24が自然に形成できる。
ここで、新たなサイドウォール絶縁膜24としては、必要に応じて堆積させる窒化シリコン膜厚などを制御して、上記のサイドウォール絶縁膜22よりも幅が狭くなるように形成する。
この結果、サイドウォール絶縁膜の表面が後退したことと同様の効果が得られ、第3n型半導体層16の表面を一部を露出させることができる。
本実施形態においては、上述のようにゲート電極19上のオフセット絶縁膜21を除去しており、新たなサイドウォール絶縁膜24の形成時のゲート形状の高さがオフセット絶縁膜21の分低くなっているので、通常のサイドウォール形成工程を経れば、前工程で形成したサイドウォール絶縁膜22よりも幅が狭められたサイドウォール絶縁膜24が自然に形成できる。
次に、図10(b)に示すように、上記で露出した第3n型半導体層16の表面と、第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において、コバルトあるいはニッケルなどの金属化領域として金属シリサイド層23を一体に形成する。これにより、従来必要であった第4半導体層18(記憶ノードコンタクトプラグMNC)から第3n型半導体層16への不純物拡散のための熱処理は不要となる。
また、ビットコンタクト領域においても前工程で形成したサイドウォール絶縁膜22が除去され、記憶ノードコンタクト側と同じく幅が狭められたサイドウォール絶縁膜24が新たに形成され、第3n型半導体層16において金属シリサイド層23aが形成される。このように、サイドウォールの幅を記憶ノード側と同じにできるので、ソース・ドレインプロファイルをビットコンタクト側と記憶ノードコンタクト側で同一にする必要がある場合には、本実施形態が有効である。
さらに、ゲート電極19の表面においても、金属シリサイド層19aが形成される。
この場合の金属シリサイド層(23,23a,19a)は、表面にシリコンが露出している領域に自己整合的に形成されたサリサイドである。
以降は、ビットコンタクトを介してビット線を接続し、さらにゲート電極19にワード線を接続して、図1に示す構造のDRAMを製造することができる。
また、ビットコンタクト領域においても前工程で形成したサイドウォール絶縁膜22が除去され、記憶ノードコンタクト側と同じく幅が狭められたサイドウォール絶縁膜24が新たに形成され、第3n型半導体層16において金属シリサイド層23aが形成される。このように、サイドウォールの幅を記憶ノード側と同じにできるので、ソース・ドレインプロファイルをビットコンタクト側と記憶ノードコンタクト側で同一にする必要がある場合には、本実施形態が有効である。
さらに、ゲート電極19の表面においても、金属シリサイド層19aが形成される。
この場合の金属シリサイド層(23,23a,19a)は、表面にシリコンが露出している領域に自己整合的に形成されたサリサイドである。
以降は、ビットコンタクトを介してビット線を接続し、さらにゲート電極19にワード線を接続して、図1に示す構造のDRAMを製造することができる。
上記の本実施形態に係るDRAMの製造方法によれば、第3n型半導体層16に形成されたMOSFETの記憶ノードコンタクトプラグMNC側のソース・ドレインと記憶ノードコンタクトプラグMNCとを金属化領域(金属シリサイド層12)により接続することで、記憶ノードコンタクトプラグMNCからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
第3実施形態
図11は本実施形態に係るDRAMのメモリセルの要部断面図である。
実質的に第1実施形態に係るDRAMと同様の構成であるが、記憶ノードコンタクトホールMHの側壁表面にシリンダ状絶縁膜18bが形成されており、シリンダ状絶縁膜18bの内側に記憶ノードコンタクトプラグ18が形成されていることが異なる。
シリンダ状絶縁膜18bの膜厚L1 は、例えば1nm程度であり、シリンダ状絶縁膜18bが形成されていることにより、第4半導体層18(記憶ノードコンタクトプラグMNC)から第3n型半導体層16への不純物の拡散が完全に防止され、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
図11は本実施形態に係るDRAMのメモリセルの要部断面図である。
実質的に第1実施形態に係るDRAMと同様の構成であるが、記憶ノードコンタクトホールMHの側壁表面にシリンダ状絶縁膜18bが形成されており、シリンダ状絶縁膜18bの内側に記憶ノードコンタクトプラグ18が形成されていることが異なる。
シリンダ状絶縁膜18bの膜厚L1 は、例えば1nm程度であり、シリンダ状絶縁膜18bが形成されていることにより、第4半導体層18(記憶ノードコンタクトプラグMNC)から第3n型半導体層16への不純物の拡散が完全に防止され、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
第3n型半導体領域16のチャネル形成領域上にゲート絶縁膜19aを介してゲート電極19およびオフセット絶縁膜21が形成されており、その記憶ノードコンタクトプラグ側の側部において幅が狭められたサイドウォール絶縁膜22aが形成され、サイドウォール絶縁膜22aからはみ出して露出した表面に金属シリサイド層23cが形成されている。また、ビットコンタクト側の側部における表面にも金属シリサイド層23aが形成されている。
さらに、第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において形成される金属シリサイド層23bが形成されており、金属シリサイド層23cとが、シリダ状絶縁膜18bの上部を乗り越えて形成されたブリッジ状の金属シリサイド層23dにより接続された構成となっている。
さらに、第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において形成される金属シリサイド層23bが形成されており、金属シリサイド層23cとが、シリダ状絶縁膜18bの上部を乗り越えて形成されたブリッジ状の金属シリサイド層23dにより接続された構成となっている。
図12は本実施形態に係るDRAMの製造方法の製造工程を示す要部断面図である。
即ち、第1実施形態の製造方法と同様であるが、記憶ノードコンタクトホールMHを開口する工程の後、第4半導体層18(記憶ノードコンタクトプラグMNC)を形成する工程の前に、記憶ノードコンタクトホールMHの側壁表面に、シリンダ状絶縁膜18bを形成しておき、第4半導体層18(記憶ノードコンタクトプラグMNC)を形成する工程においては、シリンダ状絶縁膜18bの内側に形成する。
この様な状態で、第3n型半導体層16の表面および第4半導体層18(記憶ノードコンタクトプラグMNC)の表面においてそれぞれ金属シリサイド層を形成すると、シリンダ状絶縁膜18bの膜厚が1nm程度に薄い場合、ブリッジ状の金属シリサイド層23dがシリンダ状絶縁膜の上部を乗り越えて形成され、第3n型半導体層16の表面と、第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において、金属シリサイド層23を一体に形成することができる。
即ち、第1実施形態の製造方法と同様であるが、記憶ノードコンタクトホールMHを開口する工程の後、第4半導体層18(記憶ノードコンタクトプラグMNC)を形成する工程の前に、記憶ノードコンタクトホールMHの側壁表面に、シリンダ状絶縁膜18bを形成しておき、第4半導体層18(記憶ノードコンタクトプラグMNC)を形成する工程においては、シリンダ状絶縁膜18bの内側に形成する。
この様な状態で、第3n型半導体層16の表面および第4半導体層18(記憶ノードコンタクトプラグMNC)の表面においてそれぞれ金属シリサイド層を形成すると、シリンダ状絶縁膜18bの膜厚が1nm程度に薄い場合、ブリッジ状の金属シリサイド層23dがシリンダ状絶縁膜の上部を乗り越えて形成され、第3n型半導体層16の表面と、第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において、金属シリサイド層23を一体に形成することができる。
第4実施形態
図13は本実施形態に係るDRAMのメモリセルの要部断面図である。
第3実施形態に係るDRAMと同様に、記憶ノードコンタクトホールMHの側壁表面にシリンダ状絶縁膜18bが形成されており、シリンダ状絶縁膜18bの内側に記憶ノードコンタクトプラグ18が形成されている。
シリンダ状絶縁膜18bの膜厚L2 は、例えば10nm程度であり、シリンダ状絶縁膜18bが形成されていることにより、第4半導体層18(記憶ノードコンタクトプラグMNC)から第3n型半導体層16への不純物の拡散が完全に防止され、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
図13は本実施形態に係るDRAMのメモリセルの要部断面図である。
第3実施形態に係るDRAMと同様に、記憶ノードコンタクトホールMHの側壁表面にシリンダ状絶縁膜18bが形成されており、シリンダ状絶縁膜18bの内側に記憶ノードコンタクトプラグ18が形成されている。
シリンダ状絶縁膜18bの膜厚L2 は、例えば10nm程度であり、シリンダ状絶縁膜18bが形成されていることにより、第4半導体層18(記憶ノードコンタクトプラグMNC)から第3n型半導体層16への不純物の拡散が完全に防止され、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
第3実施形態と同様に、第3n型半導体領域16のチャネル形成領域上にゲート絶縁膜19aを介してゲート電極19およびオフセット絶縁膜21が形成されており、その記憶ノードコンタクトプラグ側の側部において幅が狭められたサイドウォール絶縁膜22aが形成され、サイドウォール絶縁膜22aからはみ出して露出した表面に金属シリサイド層23cが形成されている。また、ビットコンタクト側の側部における表面にも金属シリサイド層23aが形成されている。
さらに、第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において形成される金属シリサイド層23bが形成されており、金属シリサイド層23cとが、シリンダ状絶縁膜18bの上部を乗り越えて形成されたブリッジ状の金属シリサイド層23dにより接続された構成となっている。
さらに、第4半導体層18(記憶ノードコンタクトプラグMNC)の表面において形成される金属シリサイド層23bが形成されており、金属シリサイド層23cとが、シリンダ状絶縁膜18bの上部を乗り越えて形成されたブリッジ状の金属シリサイド層23dにより接続された構成となっている。
図14(a)および(b)は本実施形態に係るDRAMの製造方法の製造工程を示す要部断面図である。
本実施形態においては、図14(a)に示すように、シリンダ状絶縁膜18bの膜厚L2 が第3実施形態よりも厚膜であり、また、製造工程においてエッチング処理を重ねるに連れてシリンダ状絶縁膜18bの上部の表面が第3n型半導体層16と導体層18(記憶ノードコンタクトプラグMNC)の表面の高さより低くなり、第3n型半導体層16と第4半導体層18(記憶ノードコンタクトプラグMNC)のシリンダ状絶縁膜18b側の側面およびシリンダ状絶縁膜18bの上面から凹部Cが構成されてしまう。
このような場合、第3n型半導体層16の表面と第4半導体層18(記憶ノードコンタクトプラグMNC)の表面においてシリサイド化処理を施しても、上記の凹部Cを乗り越えてシリサイド層が形成されなくなってくる。
そこで、本実施形態においては図14(b)に示すように、上記の凹部Cにポリシリコンなどの導電膜を全面に形成し、エッチバックすることにより、凹部Cに導電膜23d’を埋め込んでおき、この状態でシリサイド化処理を施すことで、図13に示すように、導電膜23d’においてもシリサイド化され、シリンダ状絶縁膜18bの上部を乗り越えて形成されたブリッジ状の金属シリサイド層23dが形成され、これにより金属シリサイド層23bと金属シリサイド層23cとが接続される。
本実施形態においては、図14(a)に示すように、シリンダ状絶縁膜18bの膜厚L2 が第3実施形態よりも厚膜であり、また、製造工程においてエッチング処理を重ねるに連れてシリンダ状絶縁膜18bの上部の表面が第3n型半導体層16と導体層18(記憶ノードコンタクトプラグMNC)の表面の高さより低くなり、第3n型半導体層16と第4半導体層18(記憶ノードコンタクトプラグMNC)のシリンダ状絶縁膜18b側の側面およびシリンダ状絶縁膜18bの上面から凹部Cが構成されてしまう。
このような場合、第3n型半導体層16の表面と第4半導体層18(記憶ノードコンタクトプラグMNC)の表面においてシリサイド化処理を施しても、上記の凹部Cを乗り越えてシリサイド層が形成されなくなってくる。
そこで、本実施形態においては図14(b)に示すように、上記の凹部Cにポリシリコンなどの導電膜を全面に形成し、エッチバックすることにより、凹部Cに導電膜23d’を埋め込んでおき、この状態でシリサイド化処理を施すことで、図13に示すように、導電膜23d’においてもシリサイド化され、シリンダ状絶縁膜18bの上部を乗り越えて形成されたブリッジ状の金属シリサイド層23dが形成され、これにより金属シリサイド層23bと金属シリサイド層23cとが接続される。
本発明は上記の説明に限定されない。
例えば、上記実施形態においてはDRAMの記憶ノードコンタクトプラグにおける半導体層との接合構造について示しているが、これに限らず、DRAMのその他の構造やDRAM以外の半導体装置として、基板上の下部構造を被覆して絶縁膜と半導体層は積層され、この半導体層から下部構造に接続するコンタクトプラグを形成する場合の構造に対して、さらにはその製造方法に対して、本発明を適用することができる。
また、第3および第4実施形態においては、第1実施形態に示すDRAMにおいて記憶ノードコンタクトホールの内壁表面にシリンダ状絶縁膜が形成された構成を示しているが、第2実施形態に係るDRAMやこれらのDRAMのその他の構造、さらにはDRAM以外の半導体装置などにも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、上記実施形態においてはDRAMの記憶ノードコンタクトプラグにおける半導体層との接合構造について示しているが、これに限らず、DRAMのその他の構造やDRAM以外の半導体装置として、基板上の下部構造を被覆して絶縁膜と半導体層は積層され、この半導体層から下部構造に接続するコンタクトプラグを形成する場合の構造に対して、さらにはその製造方法に対して、本発明を適用することができる。
また、第3および第4実施形態においては、第1実施形態に示すDRAMにおいて記憶ノードコンタクトホールの内壁表面にシリンダ状絶縁膜が形成された構成を示しているが、第2実施形態に係るDRAMやこれらのDRAMのその他の構造、さらにはDRAM以外の半導体装置などにも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体記憶装置は、大容量化および微細化が進められたDRAMとして適用できる。
本発明の半導体記憶装置の製造方法は、大容量化および微細化が進められたDRAMを製造する方法に適用できる。
本発明の半導体装置は、微細化が進められた半導体装置として適用できる。
本発明の半導体装置の製造方法は、微細化が進められた半導体装置を製造する方法に適用できる。
10…半導体基板、10a…トレンチ壁部、11…マスク層、12…第1n型半導体層、13…キャパシタ絶縁膜、14…第2n型半導体層、15…層間絶縁膜、16…第3n型半導体層、17…素子分離絶縁膜、18,18a…第4半導体層、18b…シリンダ状絶縁膜、19…ゲート電極、19a…ゲート絶縁膜、20…ビットコンタクト、21…オフセット絶縁膜、22,22a,24…サイドウォール絶縁膜、23,23a,23b,23c,23d…金属シリサイド層、100…半導体基板、101…第1n型半導体層、102…第2n型半導体層、103…キャパシタ絶縁膜、104…第3n型半導体層、105…素子分離絶縁膜、106…第4半導体層、107…ゲート電極、108…ビットコンタクト、PL…プレート電極、MN…記憶ノード電極、MH…記憶ノードコンタクトホール、MNC…記憶ノードコンタクトプラグ、AA…活性領域、TR…トレンチ。
Claims (13)
- 記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置であって、
トレンチ壁部で仕切られた複数のトレンチが並べて形成された基板と、
前記トレンチの内壁表面から所定の深さで形成されたプレート電極と、
前記トレンチの内壁表面を被覆して形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで形成された記憶ノード電極と、
前記基板および前記記憶ノード電極を被覆して全面に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタが形成された半導体層と、
前記半導体層の表面から前記記憶ノード電極に達するように開口されたコンタクトホールに埋め込まれた記憶ノードコンタクトプラグと、
前記半導体層と前記記憶ノードコンタクトプラグを電気的に接続するように、前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成された金属化領域と
を有する半導体記憶装置。 - 前記トランジスタとして、前記半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側部に形成されたサイドウォール絶縁膜と、前記ゲート電極の両側部における前記半導体層中に形成されたソース・ドレイン領域とを有し、
前記半導体層の表面において、前記金属化領域は、前記ゲート電極および前記サイドウォール絶縁膜の形成領域を除く領域に形成されている
請求項1に記載の半導体記憶装置。 - 前記コンタクトホールの側壁表面にシリンダ状絶縁膜が形成されており、
前記シリンダ状絶縁膜の内側に前記記憶ノードコンタクトプラグが形成されており、
前記金属化領域は、前記シリンダ状絶縁膜の上部を乗り越えて、前記半導体層の表面の少なくとも一部および前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成されている
請求項1に記載の半導体記憶装置。 - 前記シリンダ状絶縁膜の上部の表面が前記半導体層と前記記憶ノードコンタクトプラグの表面の高さより低く形成され、前記半導体層と前記記憶ノードコンタクトプラグの前記シリンダ状絶縁膜側の側面および前記シリンダ状絶縁膜の上面から構成される凹部に導電膜が埋め込まれており、
前記金属化領域は、前記導電膜、前記半導体層の表面の少なくとも一部および前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成されている
請求項3に記載の半導体記憶装置。 - 下部構造を有する基板と、
前記下部構造を被覆して全面に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された半導体層と、
前記半導体層の表面から前記下部構造に達するように開口されたコンタクトホールに埋め込まれたコンタクトプラグと、
前記半導体層と前記コンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記コンタクトプラグの表面の少なくとも一部に一体に形成された金属化領域と
を有する半導体装置。 - 記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置の製造方法であって、
基板に複数のメモリキャパシタ用のトレンチを並べて形成する工程と、
前記トレンチの内壁表面から所定の深さまでのプレート電極を形成する工程と、
前記トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで記憶ノード電極を形成する工程と、
前記基板および前記記憶ノード電極を被覆して全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に半導体層を形成する工程と、
前記半導体層の表面から前記記憶ノード電極に達するコンタクトホールを開口する工程と、
前記コンタクトホールを導電性材料で埋め込んで記憶ノードコンタクトプラグを形成する工程と、
前記半導体層と前記記憶ノードコンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する工程と
を有する半導体記憶装置の製造方法。 - 前記層間絶縁膜上に半導体層を形成する工程の後に、
前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側部にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極の両側部における前記半導体層中にソース・ドレイン領域を形成する工程と
をさらに有し、
前記コンタクトホールを開口する工程においては、前記サイドウォール絶縁膜をマスクとして自己整合的に開口する
請求項6に記載の半導体記憶装置の製造方法。 - 前記コンタクトホールを開口する工程の後、前記金属化領域を形成する工程の前に、前記サイドウォール絶縁膜の表面を後退させて前記半導体層の表面の少なくとも一部を露出させる工程をさらに有し、
前記金属化領域を形成する工程においては、露出した前記半導体層の表面において金属化領域を形成する
請求項7に記載の半導体記憶装置の製造方法。 - 前記サイドウォール絶縁膜の表面を後退させる工程において、前記サイドウォール絶縁膜をエッチングして表面を後退させる
請求項8に記載の半導体記憶装置の製造方法。 - 前記サイドウォール絶縁膜の表面を後退させる工程において、前記サイドウォール絶縁膜を一旦除去し、前記サイドウォール絶縁膜より幅が狭くて表面が後退した新たなサイドウォール絶縁膜を形成する
請求項8に記載の半導体記憶装置の製造方法。 - 前記コンタクトホールを開口する工程の後、前記記憶ノードコンタクトプラグを形成する工程の前に、前記コンタクトホールの側壁表面にシリンダ状絶縁膜を形成する工程をさらに有し、
前記記憶ノードコンタクトプラグを形成する工程においては、前記シリンダ状絶縁膜の内側に形成し、
前記金属化領域を形成する工程においては、前記シリンダ状絶縁膜の上部を乗り越えて、前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成する
請求項6に記載の半導体記憶装置の製造方法。 - 前記記憶ノードコンタクトプラグを形成する工程の後、前記金属化領域を形成する工程の前に、前記シリンダ状絶縁膜の上部の表面が前記半導体層と前記記憶ノードコンタクトプラグの表面の高さより低く形成され、前記半導体層と前記記憶ノードコンタクトプラグの前記シリンダ状絶縁膜側の側面および前記シリンダ状絶縁膜の上面から構成される凹部に導電膜を埋め込む工程をさらに有し、
前記金属化領域を形成する工程においては、前記導電膜、前記半導体層の表面の少なくとも一部および前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成する
請求項11に記載の半導体記憶装置の製造方法。 - 基板に下部構造を形成する工程と、
前記下部構造を被覆して全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に半導体層を形成する工程と、
前記半導体層の表面から前記下部構造に達するコンタクトホールを開口する工程と、
前記コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する工程と、
前記半導体層と前記コンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記コンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する工程と
を有する半導体装置の製造方法。
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