JP3803960B2 - 半導体メモリ素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の製造方法に係り、特に半導体基板の活性領域を露出させるコンタクトホールを自己整合方式で形成してチャンネル領域にのみ部分的にイオン注入する半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化によって単位セルも小さくなった。特に、セルトランジスタが小さくなることによってスレッショルド電圧が減少して漏れ電流が増加するなどの短チャンネル現象が発生してDRAMの動的リフレッシュ特性が劣化する問題を誘発する。このような問題を解決するためにスレッショルド電圧を高める方法としてNチャンネルトランジスタ(またはPチャンネルトランジスタ)においてゲート電極の形成前に基板にN型(またはP型)不純物イオンを注入して基板の不純物濃度を増加させる。
【０００３】
また、Nチャンネルトランジスタ(またはPチャンネルトランジスタ)のチャンネル領域に対してP型(またはN型)のソース及びドレイン領域を形成するためにはチャンネル領域の濃度に比べてソース及びドレイン領域の不純物濃度が大きくなければならない。ところが、トランジスタが小さくなるほど短チャンネル効果によるスレッショルド電圧の変動を抑制するためのイオン注入不純物の濃度は増加しなければならないので、トランジスタのソース及びドレイン領域の不純物濃度とチャンネル領域の不純物濃度との差は集積度の増加によって減少する。したがって、ソース及びドレイン領域とチャンネル領域との接合キャパシタンスが増加してトランジスタの動作速度が減少する。
【０００４】
さらに、集積度の増加によって基板(または基板に形成されたウェル)のスレッショルド電圧調節用の不純物イオン濃度が増加するので、集積度の増加によって接合キャパシタンスが増加し、またソース及びドレイン領域から基板(またはウェル)に流れる漏れ電流が増加するという問題がある。
【０００５】
このような問題を解決するためにトランジスタのチャンネル領域の下部にのみ部分的に不純物領域を形成するイオン注入技術が使われた。
【０００６】
【発明が解決しようとする課題】
ところが、半導体メモリ素子が高集積化されることにより、チャンネル領域の形成部分、すなわちゲート電極の形成部分のみを覆うマスクの製作に限界があった。また、半導体基板の活性領域と以降に形成されるビットライン、キャパシタまたは金属配線などとを連結させるためのプラグが形成されたコンタクトホールの形成時のミスアラインに対する工程マージンを確保しにくい。
【０００７】
したがって、本発明の目的は、ミスアライン工程マージンを確保しうる半導体メモリ素子のコンタクトホールを形成する方法を提供することにある。
【０００８】
さらに本発明は、半導体メモリ素子のゲート電極の下部にのみ、すなわちチャンネル領域にのみ不純物領域を形成する方法を提供することを他の目的とする。
【０００９】
【課題を解決するための手段】
本発明の方法では、まず、活性領域と不活性領域とを含む半導体基板の活性領域に、ポリシリコン膜パターンからなるゲート電極、そのゲート電極の側壁に形成されたスペーサを含むゲート電極構造体、ソース及びドレイン領域を有するトランジスタを形成する。次いで、ポリシリコン膜パターンの上面に高融点金属シリサイド膜パターンを形成し、前記ソース及びドレイン領域上の半導体基板の上面に高融点金属シリサイド膜を形成する。次いで、高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜が形成された半導体基板の全面に、スペーサを構成する物質に対して高食刻選択比を有する物質からなる層間絶縁膜を形成する。次いで、活性領域を露出させるマスクを前記層間絶縁膜上に形成する。次いで、マスクを用いて食刻工程を進行して、高融点金属シリサイド膜パターンの上面を露出させ、高融点金属シリサイド膜を露出させるコンタクトホールを形成する。次いで、コンタクトホールに金属を充填してコンタクトプラグを形成する。
【００１０】
なお、高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜の形成段階と前記層間絶縁膜の形成段階との間に前記半導体基板の全面に食刻阻止層をさらに形成しうる。
【００１１】
また、高融点金属としてはCoまたはTiが用いられ、高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜はCoSixまたはTiSixからなる。スペーサはシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜からなり、層間絶縁膜は前記スペーサと異なる物質よりなり、シリコン酸化膜、シリコン窒化膜、USG、PSG、BSG、BPSG、TEOS、オゾン-TEOS、PE-TEOS、またはこれらの組合せ膜からなる。食刻阻止層はシリコン酸化窒化膜からなる。
【００１２】
さらに、ゲート電極の下部にのみ、すなわちチャンネル領域にのみ不純物領域を形成する場合は、前記コンタクトプラグの形成後に、活性領域に前記基板と同一導電型のイオンを注入することにより、前記ゲート電極構造体の下部に位置する前記半導体基板に不純物領域を形成する。コンタクトプラグはW、Al、Cuまたはこれらの組合せ膜からなる。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の実施の形態を詳しく説明する。
図１において、半導体基板１０は素子分離膜１２により活性領域と非活性領域とに区分される。素子分離膜１２はSTI(Shallow Trench Isolation)またはLOCOS(LOCal Oxidation of Silicon)により形成され、高集積半導体メモリ素子にはSTIを用いることが望ましい。
【００１４】
素子分離膜１２が形成された半導体基板１０の全面に絶縁膜(図示せず)とポリシリコン膜(図示せず)を順次に形成した後、パターニングしてゲート酸化膜１４とポリシリコン膜パターン１６を形成する。次いで、ポリシリコン膜パターン１６の側壁にスペーサ２０を形成する。スペーサ２０は以後に形成される層間絶縁膜(図２の２６)に対して高食刻選択比を有する物質より構成されることが望ましく、シリコン窒化膜が一般に使われている。
【００１５】
スペーサ２０を形成した後、半導体基板の全面に基板の導電型と反対導電型の不純物イオンを注入してソース及びドレイン領域(図示せず)を形成する。引き続き、半導体基板の全面に、高融点金属膜を形成して熱処理し、高融点金属シリサイド膜を形成する。高融点金属シリサイド膜はポリシリコン膜パターン１６の上部、ソース及びドレイン領域と接触する基板上に形成され、高融点金属シリサイド膜パターン１８及びシリサイド領域２２を形成する。高融点金属としてはCoまたはTiなどが使われ、高融点金属シリサイドとしてはCoSixまたはTiSixなどを使用する。ここで、ゲート電極はポリシリコン膜パターン１６及び高融点金属シリサイド膜パターン１８を含むことを意味し、ゲート電極構造体とは、ポリシリコン膜パターン１６及び高融点金属シリサイド膜パターン１８の他にスペーサ２０を含むことを意味する。シリサイド化されていない高融点金属を除去する。次いで、ゲート電極構造体が形成された結果物の全面に食刻阻止層としてシリコン酸化窒化膜２４を形成する。
【００１６】
図２において、食刻阻止層２４上に平坦化された第１層間絶縁膜２６を形成する。第１層間絶縁膜２６は食刻阻止層２４と異なる物質からなり、シリコン酸化膜、シリコン窒化膜、PSG(PhosphoSilicate Glass)膜、BSG(BoroSilicate Glass)膜、BPSG(BoroPhosphoSilicate Glass)膜、TEOS(TetraEthylOrtho Silicate Glass)膜、オゾン-TEOS膜、PE-TEOS(PlasmaEnhanced-TEOS)膜、USG(UndopedSilicate Glass)またはこれらの組合せ膜よりなりうる。
【００１７】
活性領域をオープンさせるフォトレジストマスクパターン(図示せず)を第１層間絶縁膜２６上に形成した後、食刻工程を実施する。食刻工程により活性領域に形成されていた第１層間絶縁膜が除去されて図３に示されるように、シリサイド領域２２と高融点金属シリサイド膜パターン１８の上部にあるシリコン酸化窒化膜材料は除去され、高融点シリサイド領域２２は自己整合方式で形成されたコンタクトホール２３により露出される。ここで、２４aは前記食刻工程後の食刻阻止層を示す。ところが、食刻阻止層２４が存在しなくてもゲート電極の上部が高融点金属シリサイド膜パターンとなっており、第１層間絶縁膜２６はスペーサ２０により自己整合され食刻されうるのでシリサイド領域２２を露出させるコンタクトホール２３を自己整合方式で形成しうる。
【００１８】
図４において、コンタクトホール２３を充填するように結果物の全面にタングステンのような金属膜を形成し、機械及び化学的研磨を実施する。研磨過程中に高融点金属シリサイド膜パターン１８の上面の一部、スペーサ２０の一部及び食刻阻止層２４aの一部も研磨されて高融点金属シリサイド膜パターン１８a及びスペーサ２０aを含む第１ないし第３ゲート電極最終構造体G１、G２、G３が形成される。この際、コンタクトホール２３を充填する物質としてタングステンの代わりにAlまたはCuを使用しうる。ゲート電極最終構造体G１、G２、G３の両側壁には一部が研磨された食刻阻止層２４bが形成されている。第１ゲート電極最終構造体G１の右側壁に形成された食刻阻止層２４bと第２ゲート電極最終構造体G２の左側壁に形成された食刻阻止層２４bとの間及び第２ゲート電極最終構造体G２の右側壁に形成された食刻阻止層２４bと第３ゲート電極最終構造体G３の左側壁に形成された食刻阻止層２４bとの間には、タングステンで充填された自己整合コンタクトプラグ２８が形成されている。
【００１９】
図５において、コンタクトプラグ２８を含む半導体基板上に活性領域を露出させるフォトレジストマスク３０を形成する。そして、基板と同一導電型を有する不純物イオンを基板に注入する。この際、注入されたイオンはタングステンコンタクトプラグ２８を通過できないのでシリサイド領域２２には不純物領域が形成されない。但し、ゲート電極最終構造体G１、G２、G３の部分ではイオンが通過するため、その下部にのみ不純物領域３２が形成される。結果的に、チャンネル領域にのみ部分的にイオン注入領域３２を形成することになる。
【００２０】
図６において、不純物領域３２の形成後、半導体基板の全面に平坦化された第２層間絶縁膜３４を形成する。
【００２１】
次いで、図７において、第２層間絶縁膜３４の所定部分を食刻してタングステンコンタクトプラグ２８の上部またはゲート電極最終構造体の上部を露出させるコンタクトホールを形成した後、これらコンタクトホールを金属で充填してメタルコンタクトプラグ３６を形成する。メタルコンタクトプラグ３６を形成する金属としては、タングステン以外にAl、Cuまたはこれらとタングステンとの組合せ金属を使用しうる。引き続き、メタルコンタクトプラグ３６が形成された第２層間絶縁膜３４上に金属膜を形成し、パターニングして配線層３８を形成する。
【００２２】
【発明の効果】
以上のような本発明によれば、層間絶縁膜に対して高食刻選択比を有する物質からなるスペーサをゲート電極の側壁に形成し、ゲート電極の上部とソース及びドレイン領域が形成される基板の上部を高融点金属シリサイド膜として形成することにより、ゲート電極とゲート電極との間でコンタクトホールを自己整合方式で形成しうる。したがって、高集積メモリ素子の製造工程でも活性領域におけるコンタクトホールの形成時のミスアラインマージンを確保しうる。
【００２３】
また、コンタクトホール内をタングステンのような金属で充填した後、活性領域全体に亙ってイオン注入工程を実施し、ゲート電極の下部にのみ不純物領域を形成しうる。したがって、高集積メモリ素子の接合キャパシタンス及び漏れ電流を減少させうる。
【図面の簡単な説明】
【図１】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図２】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図３】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図４】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図５】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図６】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図７】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【符号の説明】
１０ 半導体基板
１６ ポリシリコン膜パターン
１８，１８ａ 高融点金属シリサイド膜パターン
２０，２０ａ スペーサ
２２ 高融点シリサイド領域
２３ コンタクトホール
２４，２４，２４ｂ 食刻阻止層（シリコン酸化窒化膜）
２６ 第１層間絶縁膜
２８ コンタクトプラグ
３０ フォトレジストマスク
３２ 不純物領域（イオン注入領域）
Ｇ１，Ｇ２，Ｇ３ 第１，第２，第３ゲート電極最終構造体
【発明の属する技術分野】
本発明は半導体メモリ装置の製造方法に係り、特に半導体基板の活性領域を露出させるコンタクトホールを自己整合方式で形成してチャンネル領域にのみ部分的にイオン注入する半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化によって単位セルも小さくなった。特に、セルトランジスタが小さくなることによってスレッショルド電圧が減少して漏れ電流が増加するなどの短チャンネル現象が発生してDRAMの動的リフレッシュ特性が劣化する問題を誘発する。このような問題を解決するためにスレッショルド電圧を高める方法としてNチャンネルトランジスタ(またはPチャンネルトランジスタ)においてゲート電極の形成前に基板にN型(またはP型)不純物イオンを注入して基板の不純物濃度を増加させる。
【０００３】
また、Nチャンネルトランジスタ(またはPチャンネルトランジスタ)のチャンネル領域に対してP型(またはN型)のソース及びドレイン領域を形成するためにはチャンネル領域の濃度に比べてソース及びドレイン領域の不純物濃度が大きくなければならない。ところが、トランジスタが小さくなるほど短チャンネル効果によるスレッショルド電圧の変動を抑制するためのイオン注入不純物の濃度は増加しなければならないので、トランジスタのソース及びドレイン領域の不純物濃度とチャンネル領域の不純物濃度との差は集積度の増加によって減少する。したがって、ソース及びドレイン領域とチャンネル領域との接合キャパシタンスが増加してトランジスタの動作速度が減少する。
【０００４】
さらに、集積度の増加によって基板(または基板に形成されたウェル)のスレッショルド電圧調節用の不純物イオン濃度が増加するので、集積度の増加によって接合キャパシタンスが増加し、またソース及びドレイン領域から基板(またはウェル)に流れる漏れ電流が増加するという問題がある。
【０００５】
このような問題を解決するためにトランジスタのチャンネル領域の下部にのみ部分的に不純物領域を形成するイオン注入技術が使われた。
【０００６】
【発明が解決しようとする課題】
ところが、半導体メモリ素子が高集積化されることにより、チャンネル領域の形成部分、すなわちゲート電極の形成部分のみを覆うマスクの製作に限界があった。また、半導体基板の活性領域と以降に形成されるビットライン、キャパシタまたは金属配線などとを連結させるためのプラグが形成されたコンタクトホールの形成時のミスアラインに対する工程マージンを確保しにくい。
【０００７】
したがって、本発明の目的は、ミスアライン工程マージンを確保しうる半導体メモリ素子のコンタクトホールを形成する方法を提供することにある。
【０００８】
さらに本発明は、半導体メモリ素子のゲート電極の下部にのみ、すなわちチャンネル領域にのみ不純物領域を形成する方法を提供することを他の目的とする。
【０００９】
【課題を解決するための手段】
本発明の方法では、まず、活性領域と不活性領域とを含む半導体基板の活性領域に、ポリシリコン膜パターンからなるゲート電極、そのゲート電極の側壁に形成されたスペーサを含むゲート電極構造体、ソース及びドレイン領域を有するトランジスタを形成する。次いで、ポリシリコン膜パターンの上面に高融点金属シリサイド膜パターンを形成し、前記ソース及びドレイン領域上の半導体基板の上面に高融点金属シリサイド膜を形成する。次いで、高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜が形成された半導体基板の全面に、スペーサを構成する物質に対して高食刻選択比を有する物質からなる層間絶縁膜を形成する。次いで、活性領域を露出させるマスクを前記層間絶縁膜上に形成する。次いで、マスクを用いて食刻工程を進行して、高融点金属シリサイド膜パターンの上面を露出させ、高融点金属シリサイド膜を露出させるコンタクトホールを形成する。次いで、コンタクトホールに金属を充填してコンタクトプラグを形成する。
【００１０】
なお、高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜の形成段階と前記層間絶縁膜の形成段階との間に前記半導体基板の全面に食刻阻止層をさらに形成しうる。
【００１１】
また、高融点金属としてはCoまたはTiが用いられ、高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜はCoSixまたはTiSixからなる。スペーサはシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜からなり、層間絶縁膜は前記スペーサと異なる物質よりなり、シリコン酸化膜、シリコン窒化膜、USG、PSG、BSG、BPSG、TEOS、オゾン-TEOS、PE-TEOS、またはこれらの組合せ膜からなる。食刻阻止層はシリコン酸化窒化膜からなる。
【００１２】
さらに、ゲート電極の下部にのみ、すなわちチャンネル領域にのみ不純物領域を形成する場合は、前記コンタクトプラグの形成後に、活性領域に前記基板と同一導電型のイオンを注入することにより、前記ゲート電極構造体の下部に位置する前記半導体基板に不純物領域を形成する。コンタクトプラグはW、Al、Cuまたはこれらの組合せ膜からなる。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の実施の形態を詳しく説明する。
図１において、半導体基板１０は素子分離膜１２により活性領域と非活性領域とに区分される。素子分離膜１２はSTI(Shallow Trench Isolation)またはLOCOS(LOCal Oxidation of Silicon)により形成され、高集積半導体メモリ素子にはSTIを用いることが望ましい。
【００１４】
素子分離膜１２が形成された半導体基板１０の全面に絶縁膜(図示せず)とポリシリコン膜(図示せず)を順次に形成した後、パターニングしてゲート酸化膜１４とポリシリコン膜パターン１６を形成する。次いで、ポリシリコン膜パターン１６の側壁にスペーサ２０を形成する。スペーサ２０は以後に形成される層間絶縁膜(図２の２６)に対して高食刻選択比を有する物質より構成されることが望ましく、シリコン窒化膜が一般に使われている。
【００１５】
スペーサ２０を形成した後、半導体基板の全面に基板の導電型と反対導電型の不純物イオンを注入してソース及びドレイン領域(図示せず)を形成する。引き続き、半導体基板の全面に、高融点金属膜を形成して熱処理し、高融点金属シリサイド膜を形成する。高融点金属シリサイド膜はポリシリコン膜パターン１６の上部、ソース及びドレイン領域と接触する基板上に形成され、高融点金属シリサイド膜パターン１８及びシリサイド領域２２を形成する。高融点金属としてはCoまたはTiなどが使われ、高融点金属シリサイドとしてはCoSixまたはTiSixなどを使用する。ここで、ゲート電極はポリシリコン膜パターン１６及び高融点金属シリサイド膜パターン１８を含むことを意味し、ゲート電極構造体とは、ポリシリコン膜パターン１６及び高融点金属シリサイド膜パターン１８の他にスペーサ２０を含むことを意味する。シリサイド化されていない高融点金属を除去する。次いで、ゲート電極構造体が形成された結果物の全面に食刻阻止層としてシリコン酸化窒化膜２４を形成する。
【００１６】
図２において、食刻阻止層２４上に平坦化された第１層間絶縁膜２６を形成する。第１層間絶縁膜２６は食刻阻止層２４と異なる物質からなり、シリコン酸化膜、シリコン窒化膜、PSG(PhosphoSilicate Glass)膜、BSG(BoroSilicate Glass)膜、BPSG(BoroPhosphoSilicate Glass)膜、TEOS(TetraEthylOrtho Silicate Glass)膜、オゾン-TEOS膜、PE-TEOS(PlasmaEnhanced-TEOS)膜、USG(UndopedSilicate Glass)またはこれらの組合せ膜よりなりうる。
【００１７】
活性領域をオープンさせるフォトレジストマスクパターン(図示せず)を第１層間絶縁膜２６上に形成した後、食刻工程を実施する。食刻工程により活性領域に形成されていた第１層間絶縁膜が除去されて図３に示されるように、シリサイド領域２２と高融点金属シリサイド膜パターン１８の上部にあるシリコン酸化窒化膜材料は除去され、高融点シリサイド領域２２は自己整合方式で形成されたコンタクトホール２３により露出される。ここで、２４aは前記食刻工程後の食刻阻止層を示す。ところが、食刻阻止層２４が存在しなくてもゲート電極の上部が高融点金属シリサイド膜パターンとなっており、第１層間絶縁膜２６はスペーサ２０により自己整合され食刻されうるのでシリサイド領域２２を露出させるコンタクトホール２３を自己整合方式で形成しうる。
【００１８】
図４において、コンタクトホール２３を充填するように結果物の全面にタングステンのような金属膜を形成し、機械及び化学的研磨を実施する。研磨過程中に高融点金属シリサイド膜パターン１８の上面の一部、スペーサ２０の一部及び食刻阻止層２４aの一部も研磨されて高融点金属シリサイド膜パターン１８a及びスペーサ２０aを含む第１ないし第３ゲート電極最終構造体G１、G２、G３が形成される。この際、コンタクトホール２３を充填する物質としてタングステンの代わりにAlまたはCuを使用しうる。ゲート電極最終構造体G１、G２、G３の両側壁には一部が研磨された食刻阻止層２４bが形成されている。第１ゲート電極最終構造体G１の右側壁に形成された食刻阻止層２４bと第２ゲート電極最終構造体G２の左側壁に形成された食刻阻止層２４bとの間及び第２ゲート電極最終構造体G２の右側壁に形成された食刻阻止層２４bと第３ゲート電極最終構造体G３の左側壁に形成された食刻阻止層２４bとの間には、タングステンで充填された自己整合コンタクトプラグ２８が形成されている。
【００１９】
図５において、コンタクトプラグ２８を含む半導体基板上に活性領域を露出させるフォトレジストマスク３０を形成する。そして、基板と同一導電型を有する不純物イオンを基板に注入する。この際、注入されたイオンはタングステンコンタクトプラグ２８を通過できないのでシリサイド領域２２には不純物領域が形成されない。但し、ゲート電極最終構造体G１、G２、G３の部分ではイオンが通過するため、その下部にのみ不純物領域３２が形成される。結果的に、チャンネル領域にのみ部分的にイオン注入領域３２を形成することになる。
【００２０】
図６において、不純物領域３２の形成後、半導体基板の全面に平坦化された第２層間絶縁膜３４を形成する。
【００２１】
次いで、図７において、第２層間絶縁膜３４の所定部分を食刻してタングステンコンタクトプラグ２８の上部またはゲート電極最終構造体の上部を露出させるコンタクトホールを形成した後、これらコンタクトホールを金属で充填してメタルコンタクトプラグ３６を形成する。メタルコンタクトプラグ３６を形成する金属としては、タングステン以外にAl、Cuまたはこれらとタングステンとの組合せ金属を使用しうる。引き続き、メタルコンタクトプラグ３６が形成された第２層間絶縁膜３４上に金属膜を形成し、パターニングして配線層３８を形成する。
【００２２】
【発明の効果】
以上のような本発明によれば、層間絶縁膜に対して高食刻選択比を有する物質からなるスペーサをゲート電極の側壁に形成し、ゲート電極の上部とソース及びドレイン領域が形成される基板の上部を高融点金属シリサイド膜として形成することにより、ゲート電極とゲート電極との間でコンタクトホールを自己整合方式で形成しうる。したがって、高集積メモリ素子の製造工程でも活性領域におけるコンタクトホールの形成時のミスアラインマージンを確保しうる。
【００２３】
また、コンタクトホール内をタングステンのような金属で充填した後、活性領域全体に亙ってイオン注入工程を実施し、ゲート電極の下部にのみ不純物領域を形成しうる。したがって、高集積メモリ素子の接合キャパシタンス及び漏れ電流を減少させうる。
【図面の簡単な説明】
【図１】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図２】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図３】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図４】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図５】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図６】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【図７】本発明に係る自己整合コンタクトホール及びチャンネル形成方法を示す半導体メモリ素子の工程断面図である。
【符号の説明】
１０ 半導体基板
１６ ポリシリコン膜パターン
１８，１８ａ 高融点金属シリサイド膜パターン
２０，２０ａ スペーサ
２２ 高融点シリサイド領域
２３ コンタクトホール
２４，２４，２４ｂ 食刻阻止層（シリコン酸化窒化膜）
２６ 第１層間絶縁膜
２８ コンタクトプラグ
３０ フォトレジストマスク
３２ 不純物領域（イオン注入領域）
Ｇ１，Ｇ２，Ｇ３ 第１，第２，第３ゲート電極最終構造体
Claims (7)
- 活性領域と不活性領域とを含む半導体基板を用意する段階と、
前記活性領域に、ポリシリコン膜パターンからなるゲート電極とそのゲート電極の側壁に形成されたスペーサを含むゲート電極構造体、ソース及びドレイン領域を有するトランジスタを形成する段階と、
前記ポリシリコン膜パターンの上面に高融点金属シリサイド膜パターンを形成し、前記ソース及びドレイン領域上の半導体基板の上面に高融点金属シリサイド膜を形成する段階と、
前記高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜が形成された半導体基板の全面に、前記スペーサを構成する物質に対して高食刻選択比を有する物質からなる層間絶縁膜を形成する段階と、
前記活性領域を露出させるマスクを前記層間絶縁膜上に形成する段階と、
前記マスクを用いて食刻工程を進行して、前記高融点金属シリサイド膜パターンの上面を露出させ、そして前記高融点金属シリサイド膜を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールに金属を充填してコンタクトプラグを形成する段階とを含むことを特徴とする半導体メモリ素子の製造方法。 - 高融点金属はCoまたはTiであり、前記高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜はCoSixまたはTiSixであることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
- 前記高融点金属シリサイド膜パターン及び前記高融点金属シリサイド膜の形成段階と前記層間絶縁膜の形成段階との間に前記半導体基板の全面に食刻阻止層を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
- 前記スペーサは、シリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなり、
前記層間絶縁膜は、前記スペーサと異なる物質よりなり、
前記層間絶縁膜は、シリコン酸化膜、シリコン窒化膜、USG、PSG、BSG、BPSG、TEOS、オゾン-TEOS、PE-TEOS、またはこれらの組合せ膜よりなる、ことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。 - 前記食刻阻止層はシリコン酸化窒化膜であることを特徴とする請求項３に記載の半導体メモリ素子の製造方法。
- 前記コンタクトプラグの形成後、前記活性領域に前記基板と同一導電型のイオンを注入し、前記ゲート電極構造体の下部に位置する前記半導体基板に不純物領域を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
- 前記コンタクトプラグは、W、Al、Cuまたはこれらの組合せ膜よりなることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
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