KR100320957B1 - 반도체 장치의 컨택홀 형성 방법 - Google Patents
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Abstract
공정 수율을 향상시킬 수 있고, 공정을 단순화시킬 수 있는 반도체 장치의 컨택홀 형성방법이 개시되어 있다. 활성영역과 필드영역으로 분리된 반도체 기판의 활성영역 상에 복수개의 스페이서를 구비하는 다수의 게이트 전극들을 형성한다. 상기 반도체 기판 상의 컨택홀이 형성될 공간을 확보하기 위하여 상기 스페이서 중 LDD구조의 고농도로 도핑된 영역을 형성하기 위하여 형성된 최외각 스페이서를 제거한다. 상기 반도체 기판 전면에 식각방지막 및 층간절연층을 순차적으로 형성하고, 상기 게이트 전극들 간의 반도체 기판 표면 및 상기 필드영역에 인접한 게이트 전극들의 측면으로부터 상기 필드영역의 일부까지 반도체 기판 표면이 노출되도록 상기 층간절연층 및 상기 식각방지막을 순차적으로 식각한다. 자기정렬컨택 공정을 수행하기 위한 게이트 전극들 간의 폭을 충분히 확보하고, 보더리스 컨택 공정을 위한 식각방지막을 형성한 다음 컨택홀을 형성함으로써, 보더리스 컨택 공정과 자기정렬컨택 공정을 동시에 수행할 수 있고, 이에 따라 반도체 장치의 제조 공정을 단순화시킬 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 필드 산화막이 손상되는 것을 방지하여 공정 수율을 향상시킬 수 있는 반도체 장치의 컨택홀 형성 방법에 관한 것이다.
고집적화로 CMOS 메모리 셀과 같이 칩(chip)에서 가장 많은 면적을 차지하는 부분에서 레이아웃(layout) 면적을 줄이기 위해서 패턴의 사이즈 뿐만 아니라 패턴간의 간격이 줄어들어야만 한다.
특히 게이트 간의 거리도 줄어들게 되어 게이트 위로 컨택이 오버랩(overlap)되는 자기정렬컨택(self align contact)의 채용으로 전체 레이아웃의 면적을 줄이고 있다. 자기정렬컨택에서는 게이트-폴리와의 쇼트(short)를 방지하기 위하여 컨택형성을 위한 식각공정시 내식각성을 갖는 절연막이 게이트 위에 있어야하고, 게이트의 측벽에도 스페이서 형태로 필요하게 된다. 또한, MOS 트랜지스터를 LDD 형태의 트랜지스터로 형성시킬 때, 고농도의 불순물 영역을 게이트 전극의 도전층으로부터 격리시키기 위한 역할을 하는 스페이서가 있게 된다.
통상적으로 상기 LDD용 스페이서의 두께는 트랜지스터의 특성에 의해 결정된다. 반도체 소자가 고집적화됨에 따라 게이트 전극 간의 거리가 스페이서 두께의 2배까지 줄어들 때, 스페이서 형성 후에 수행되는 자기정렬컨택 공정에서 게이트 측벽의 절연막 스페이서는 컨택오픈을 위한 식각공정시 식각되지 않고 남아주어야 하므로, 액티브 영역과 직접 컨택이 되는 부분은 패턴에 상관없이 이 스페이서의 두께에 의해 결정된다.
따라서, 스페이서가 클 경우에는 상기 액티브 영역의 노출되는 부분이 너무 작아져 저저항의 배선막이 잘 채워지지 않거나, 건식식각공정시 식각이 멈추는 현상이 발생하여 오픈되지 않거나 고저항이 될 수 있어 불량을 야기시킨다.
이와같이 더블 스페이서를 이용하여 컨택을 형성하는 LDD구조를 갖는 반도체 장치의 제조방법이 미합중국 특허 제 5,763,312호(issued to Vanguard International Semiconductor Corporation)에 기재되어 있다.
도 1a 내지 도 1d는 상기 미합중국 특허 제 5,763,312호에 제시된 LDD 스페이서의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 필드산화막(2)에 의해 활성영역과 필드영역으로 구분된 반도체 기판(1)의 활성영역 상에 게이트 산화막(4), 도전층 패턴(6) 및 제1 절연층 패턴(8)으로 구성된 게이트 전극(10)을 형성한다.
도 1b를 참조하면, 상기 게이트 전극(10)을 마스크로 하여 저농도의 불순물을 이온주입하여 상기 반도체 기판(1) 내에 제1 불순물 영역(12)을 형성한다.
도 1c를 참조하면, 상기 반도체 기판 전면에 제2 절연층(도시 안됨), 바람직하게는 질화규소를 약 400∼800Å정도의 두께를 갖도록 화학기상증착방법으로 증착시켜 형성한다. 이어서, 상기 제2 절연층을 에치백하여 상기 게이트 전극(10)의 측벽에 제1 스페이서(14)를 형성한다. 상기 제1 스페이서(14)는 약 300∼700Å정도의 두께를 갖도록 형성된다.
도 1d를 참조하면, 상기 게이트 전극(10) 및 제1 스페이서(14)가 형성된 반도체 기판 전면에 제3 절연층(도시 안됨), 바람직하게는 산화규소를 약 400∼1000Å정도의 두께를 갖도록 화학기상증착방법으로 증착시켜 형성한다. 이어서, 상기 제3 절연층을 에치백하여 상기 제1 스페이서(14) 상에 제2 스페이서(16)를 형성한다. 상기 제2 스페이서는 약 200∼800Å정도의 두께를 갖도록 형성된다.
도 1e를 참조하면, 상기 제2 스페이서(16)가 형성된 상기 반도체 기판(1) 상에 상기 게이트 전극(10), 제1 스페이서(12) 및 제2 스페이서(14)를 마스크로 하여 상기 반도체 기판(1) 내에 고농도의 불순물을 이온주입하여 상기 제1 불순물 영역(12) 내에 제2 불순물 영역(18)을 형성한다.
도 1f를 참조하면, 상기 반도체 기판(1) 전면에 제4 절연층(도시 안됨)을 형성한다. 상기 제4 절연층은 보로-포스포실리케이트 글라스(Boro-PhosphoSilicate glass; BPSG) 또는 포스포실리케이트 글라스(PhosphoSilicate glass; PSG)를 저압화학기상증착방법 또는 플라즈마증대화학기상증착(PECVD)방법을 이용하여 약 3000∼10000Å 정도의 두께로 증착함으로써 형성된다.
이어서, 상기 제4 절연층 상에 컨택홀을 형성하기 위한 마스크 패턴(도시 안됨)을 형성한다. 그리고, 상기 마스크 패턴을 식각마스크로 하여, 상기 제4 절연층을 식각하여 상기 제1 및 제2 불순물 영역(12, 18)이 형성된 상기 반도체 기판(1)의 표면을 노출시키는 컨택홀을 형성한다.
그러나, 상술한 반도체 장치의 LDD 스페이서의 제조방법에 있어서, 상기 제3 절연층과 상기 필드 산화막은 동일하거나 거의 유사한 물질로 이루어진다. 따라서, 상기 제2 스페이서를 형성하기 위한 상기 제3 절연층의 에치백 공정시 상기 제3 절연층과 상기 필드산화막(2)은 거의 유사한 식각률을 가짐으로써, 상기 필드산화막의 일부가 같이 식각되는 문제점이 있다.
상기와 같이 상기 필드산화막의 일부가 식각되면, 각각의 셀을 분리하는 역할을 수행하기 어려우며, 이에 따라 소자가 오동작하게되는 문제점이 있다.
또한, 최근에는 반도체 장치가 점차 고집적화됨에 따라 컨택의 폭도 줄어들게 되었다.
그러나, 컨택의 폭을 줄이는 데에는 어느 정도의 한계가 있기 때문에 이와 같은 문제점을 해결하고자, 컨택과 게이트 전극과의 거리는 유지하면서 컨택의 크기를 줄이지 않게 위해 컨택이 액티브 영역과 필드산화막 영역에 걸쳐서 형성되는 구조의 난-오버랩 컨택(non-overlap contact) 또는 보더리스 컨택(borderless contact)을 형성하는 방법이 개발되었다.
초기의 보더리스 컨택 공정은 반도체 기판 상에 형성된 층간 절연막을 식각하여 필드산화막의 일부 및 이와 인접한 반도체 기판의 표면을 노출시켜 형성하였으나, 이 경우 노출되는 필드 산화막에 리세스(recess)가 발생하는 문제점이 발생하였다. 즉, 발생하는 리세스의 깊이는 활성 영역의 소오스/드레인 정션(junction)보다 더 깊어지거나 정션 경계선(boundary)에 가까워짐으로써, 컨택과 실리콘 기판이 직접 접촉하는 경로가 발생하여 누설전류가 발생하는 문제점이 있다. 또한, 활성영역의 소오스/드레인 정션보다 얕게 컨택홀이 형성되더라도, 상기 정션과 인접한 부분까지 컨택홀이 형성되면, 후속되는 컨택 형성공정시 사용되는 장벽층을 이루는 티타늄 및 질화티타늄이 열처리 공정시 상기 소오스/드레인 영역의 실리콘과 반응하게 된다.
이와 같이 티타늄 및 질화티타늄과 실리콘이 반응하면 도전체인 실리사이드 막이 형성됨으로써 누설전류가 발생한다.
이와 같은 문제점을 해결하고자, 필드산화막의 리세스가 발생하는 것을 방지를 위하여 컨택 오픈을 위한 식각시 식각저지를 위한 식각저지층을 형성하는 방법이 미합중국 특허 제5,652,176호에 개시되어 있다.
도 2a 내지 도 2d는 종래의 보더리스 컨택 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(30)상에 마스크 패턴을 형성한 후, 이를 식각마스크로 상기 반도체 기판(30)을 식각하여 트렌치(trench)를 형성한다. 상기 트렌치는 상기 반도체 기판(30)의 표면으로부터 약 4000∼6000Å정도의 깊이와 약 4000∼6000Å정도의 폭을 갖도록 형성된다.
이어서, 상기 반도체 기판 상에 형성된 마스크 패턴을 제거한 후, 상기 트렌치가 형성된 반도체 기판 전면에 상기 트렌치가 채워지도록 산화물을 적층한다. 상기 산화물로는 산화규소, 또는 테트라-에틸-오르소-실리케이트(tetra-ethyl-ortho-silicate; TEOS) 등이 사용되며, 화학기상증착방법을 이용하여 증착시킨다.
계속하여, 상기 반도체 기판(30)이 노출될 때까지 평탄화 공정을 수행함으로써 상기 반도체 기판(30) 내에 필드산화막(32)을 형성한다. 이에 따라, 상기 반도체 기판(100)은 필드산화막(104)에 의해 활성영역과 필드영역으로 분리된다.
도 2b를 참조하면, 상기 반도체 기판(30)의 활성영역 상에 게이트 산화막(34), 도전층 패턴(36) 및 캡핑층 패턴(38)으로 이루어진 게이트 전극을 형성한다. 이어서, 상기 게이트 전극을 마스크로 통상의 이온주입 공정을 이용하여 상기 반도체 기판 내에 제1 불순물 영역(40)을 형성한다.
계속하여, 상기 게이트 전극의 측면에 불순물을 주입하여 상기 게이트 전극의 측벽에 스페이서(42)를 형성한 후, 상기 게이트 전극 및 상기 스페이서(42)를 마스크로 통상의 이온주입 공정을 이용하여 상기 반도체 기판 내에 제2 불순물 영역(44)을 형성한다.
도 2c를 참조하면, 상기 반도체 기판(30) 전면에 질화물 예를 들면 질화규소를 증착시켜 식각방지막(46)을 형성한다. 상기 식각방지막(46)은 후속되는 식각공정시 상기 필드산화막(32)을 보호하는 역할을 한다.
이어서, 상기 식각방지막(32)이 형성된 상기 반도체 기판(30) 전면에 층간절연층(48)을 형성한다. 상기 층간절연층(48)은 산화규소, BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass)를 저압화학기상증착방법 또는 플라즈마증대화학기상증착(PECVD)방법으로 약 3000∼10000Å 정도의 두께로 증착하여 형성된다.
도 2d를 참조하면, 상기 층간절연층(48) 상에 포토레지스트 패턴(도시 안됨)을 통상의 사진 공정을 이용하여 형성한 후, 상기 포토레지스트 패턴을 식각마스크로 상기 층간절연층(48) 및 상기 식각방지막(46)을 순차적으로 식각하여 상기 필드산화막(32)의 일부로부터 상기 필드산화막(32)에 인접한 상기 게이트 전극의 일부까지 상기 반도체 기판(30) 표면을 노출시켜, 보더리스 컨택을 형성하기 위한 컨택홀을 형성한다.
그러나, 상술한 보더리스 컨택 공정은 게이트 전극의 측벽에 형성되는 스페이서를 공정 마진으로 확보하기 위한 자기 정렬 컨택 공정과 동시에 진행할 수 없는 문제점이 있다.
즉, 게이트 전극의 측벽에 공정 마진을 확보하기 위하여 두껍게 이중 스페이서를 형성하고, 컨택홀을 형성하는 자기 정렬 컨택 공정과, 층간 절연층을 형성하기 전에 반도체 기판 전면에 필드산화막이 식각되는 것을 방지하기 위한 식각방지층을 형성한 후, 컨택홀을 형성하는 보더리스 컨택 공정을 동시에 진행할 경우에는 각 게이트 전극의 사이 부분이 식각방지막으로 완전히 채워지게 된다.
따라서, 컨택홀을 형성하기 위한 식각 공정시 보더리스 컨택을 형성하기 위하여 활성영역과 필드영역의 경계부분에서 진행되는 식각공정은 반도체 기판의 표면이 완전히 노출될 때까지 진행되지만, 게이트 전극 간의 컨택이 형성될 부분은 반도체 기판의 표면까지 식각이 진행되지 않아 컨택홀이 오픈되지 않게 되는 문제점이 있다.
또한, 상기 게이트 전극 간의 컨택홀을 오픈시키기 위하여 층간 절연층의 식각공정을 게이트 전극 간의 반도체 기판 표면이 노출될 때까지 진행하게 되면, 필드 영역과 활성 영역의 경계부분에 형성되는 컨택홀은 필드산화막까지 과도하게 식각이 진행되는 문제점이 있다.
따라서, 본 발명의 일 목적은 반도체 장치의 필드 산화막의 손상을 방지하여 공정 수율을 향상시킬 수 있는 반도체 장치의 컨택홀 형성방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 자기정렬컨택 공정과 보더리스 컨택 공정을 동시에 수행함으로써 공정을 단순화시킬 수 있는 반도체 장치의 컨택홀 형성방법을 제공하는 것이다.
도 1a 및 도 1d는 종래의 반도체 장치의 LDD용 스페이서 제조방법을 설명하기 위한 단면도들이다.
도 2는 종래의 반도체 장치의 컨택홀 형성방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3m은 본 발명에 따른 반도체 장치의 컨택홀 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 102 : 트렌치
104 : 필드 산화막 106 : 열산화막
108 : 도전층 112 : 캡핑층
114 : 게이트 산화막 116 : 도전층 패턴
118a, 118b : 게이트 전극들 120 : 캡핑층 패턴
122a, 122b : 제1 불순물 영역들 124 : 제1 스페이서
126 : 제2 절연층 128 : 제3 절연층
132 : 제2 스페이서 134a, 134b : 제2 불순물 영역들
136 : 식각방지막 138 : 층간 절연층
140 : 제3 스페이서 142 : 제4 스페이서
상술한 목적들을 달성하기 위하여 본 발명은, 반도체 기판을 필드산화막에 의해 활성영역과 필드영역으로 분리한 다음, 상기 반도체 기판의 활성영역 상에 복수개의 스페이서를 구비하는 다수의 게이트 전극들을 형성하고, 상기 반도체 기판 상의 컨택홀이 형성될 공간을 확보하기 위하여 상기 스페이서 중 최외각 스페이서를 제거하고, 상기 반도체 기판 전면에 식각방지막 및 층간절연층을 형성한 다음, 상기 층간절연층 및 상기 식각방지막을 순차적으로 식각하여 상기 게이트 전극들 간의 반도체 기판 표면이 노출되는 컨택홀 및 상기 필드산화막에 인접한 반도체 기판 표면과 상기 필드산화막의 일부표면이 노출되는 보더리스 컨택홀을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법을 제공한다.
본 발명에 따르면, LDD 구조를 형성하기 위한 복수개의 스페이서를 갖는 게이트 전극들을 형성한 후, 후속되는 공정시 게이트 전극들 간에 컨택홀이 형성된공간을 확보하기 위하여 최외각 스페이서를 제거한 후, 필드영역이 식각되는 것을 방지하기 위한 식각방지층 및 절연층을 형성함으로써, 복수개의 스페이서를 이용하여 컨택을 형성하는 자기정렬컨택 공정과 게이트전극의 측면으로부터 필드영역의 일부까지 컨택을 형성하는 보더리스 컨택 공정을 동시에 수행할 수 있으므로, DRAM 소자 제조 공정을 단순화시킬 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 컨택홀 형성방법을 상세하게 설명한다.
도 3a 및 3m은 본 발명의 바람직한 실시예에 따른 반도체 장치의 컨택홀 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 필드산화막이 형성될 부분을 한정하기 위한 마스크 패턴(도시 안됨), 예를 들면 패드산화막 패턴과 그 상부의 질화막 패턴으로 이루어진 적층마스크 패턴을 형성한 후, 이를 식각마스크로하여 상기 반도체 기판(100)을 식각하여 소정의 깊이를 갖는 트렌치(trench)(102)를 형성한다. 상기 트렌치(102)를 형성하는 방법은 식각가스로서 플루오르를 포함하는 혼합가스를 이용하여 수행된다.
상기 트렌치(102)는 통상적으로 상기 반도체 기판(100)의 표면으로부터 약 4000∼6000Å정도의 깊이와 약 4000∼6000Å정도의 폭을 갖도록 형성되는 것이 일반적이지만, 반도체 장치의 고집적화, 분리되는 활성영역의 형태, 사진 공정의 분해능 등에 따라 다양하게 변화될 수 있다.
이어서, 상기 반도체 기판 상에 형성된 마스크 패턴을 제거한다.
도 3b를 참조하면, 상기 트렌치(102)가 형성된 반도체 기판(100)의 전면에 상기 트렌치가 채워지도록 산화물을 적층한다. 상기 산화물로는 산화규소, 또는 테트라-에틸-오르소-실리케이트(tetra-ethyl-ortho-silicate; TEOS) 등이 사용되며, 화학기상증착방법을 이용하여 증착시킨다.
계속하여, 상기 질화막 패턴이 노출될 때까지 평탄화 공정을 수행하고, 상기 질화막 패턴을 제거한다. 이어서, 상기 질화막 패턴의 하부에 형성된 상기 패드산화막 패턴을 제거한다. 이때, 상기 산화물도 식각되어, 상기 반도체 기판(100) 내에 필드산화막(104)이 형성된다. 상기 평탄화 공정은 에치백 공정 또는 화학기계적연마(CMP) 방법이 사용되며, 바람직하게는 화학기계적연마 방법을 이용하여 수행한다.
따라서, 상기 반도체 기판(100)은 필드산화막(104)에 의해 활성영역과 필드영역으로 분리된다.
본 발명에서는 STI(shallow trench isolation)를 이용하여 소자분리공정을 진행하지만, 상기 소자분리 공정은 실리콘 부분 산화법(LOCOS)을 이용한 방법으로도 수행될 수 있다.
도 3c를 참조하면, 각 소자간의 분리를 위한 필드 산화막(104)이 형성된 반도체 기판(100)의 트랜지스터를 비롯한 소자가 형성될 활성영역 상에 열산화막(106)을 형성한다. 상기 열산화막(106)은 열산화법(thermal oxidation)을 이용하여 형성된다.
이어서, 상기 열산화막(106)이 형성된 상기 반도체 기판(100)의 활성영역 및필드산화막(104) 상에 도전층(108) 및 캡핑층(112)을 순차적으로 적층한다.
상기 도전층(108)은 도전성 물질 예를 들면 불순물이 도핑되어 전도성을 갖는 폴리실리콘으로 이루어진다.
또한, 상기 도전층(108)은 금속 실리사이드층을 더 포함할 수 있으며, 상기 금속 실리사이드층은 폴리실리콘층 상에 예를 들면, 텅스텐 실리사이드(WSix), 탄탈륨 실리사이드(TaSi2) 및 몰리브덴 실리사이드(MoSi2)로부터 선택된 적어도 하나의 금속 실리사이드를 소정의 두께로 증착시켜 형성된다.
상기 캡핑층(112)은 질화규소(SiN)와 같은 질화물을 저압화학기상증착(LPCVD)방법을 이용하여 소정의 두께를 갖도록 증착시켜 형성한다. 상기 캡핑층(112)은 후속되는 공정으로부터 상기 도전층(108) 및 상기 열산화막(106)을 보호하는 역할을 하며, 또한, 도전성 물질로 이루어진 상기 도전층(108)으로부터 외부로 누설전류가 흐르는 것을 방지하는 역할을 한다.
도 3d를 참조하면, 상기 캡핑층(112) 상에 마스크 패턴, 예를 들면 포토레지스트 패턴을 형성한 후, 이를 식각마스크로 상기 캡핑층(112), 상기 도전층(108) 및 상기 열산화막(106)을 순차적으로 패터닝하여 상기 반도체 기판의 활성 영역 상에 게이트산화막(114), 도전층 패턴(116) 및 캡핑층 패턴(120)으로 이루어진 다수의 게이트 전극들(118a, 118b)을 형성한다.
도 3e를 참조하면, 상기 게이트 전극들(118a, 118b)을 마스크로 이온주입공정을 수행하여 상기 반도체 기판(100) 내에 제1 불순물 영역들(122a, 122b)을 형성한다. 상기 제1 불순물 영역들(122a, 122b)은 LDD(lightly doped drain)영역이라고도 하며, 상기 이온주입공정은 저농도의 불순물 이온을 상기 반도체 기판(100)의 표면으로부터 얕게 주입하여 수행된다.
이어서, 상기 주입된 이온을 활성화시킴과 동시에 상기 이온의 주입으로 인하여 발생되는 상기 반도체 기판(100)의 격자 결함 등을 보상하기 위하여 열처리 공정을 수행한다.
도 3f를 참조하면, 상기 게이트 전극들(118a, 118b) 및 제1 불순물 영역들(122a, 122b)이 형성된 상기 반도체 기판(100) 전면에 제1 절연층(도시 안됨)을 형성한다. 상기 제1 절연층은 질화물로 이루어지며, 바람직하게는 질화규소를 약 1000∼1200Å 정도의 두께로 증착시켜 형성된다.
이어서, 상기 제1 절연층을 상기 반도체 기판(100)의 표면이 노출될 때까지 에치백(etch back)하여, 상기 게이트 전극들(118a, 118b)의 측면에 제1 스페이서(124)를 형성한다. 이 때, 상기 제1 스페이서(124) 중 도전층 패턴(116)의 측면에 형성되는 두께(B)(이하 쇼울더 마진(shoulder margin)이라 함)는 약 700Å 정도가 된다.
상기 쇼울더 마진(B)이 작을 경우에는 상기 게이트 전극들(118a, 118b)의 상기 도전층 패턴(116)인 폴리실리콘층과 콘택과의 거리가 좁아지게 되어 이후 콘택으로의 누설전류가 발생하는 문제점이 있으며, 또한, 상기 쇼울더 마진(B)이 큰 경우에는 BC공정 마아진을 충분히 확보할 수 없는 문제점이 있다.
도 3g를 참조하면, 상기 제1 스페이서(124)가 형성된 상기 반도체 기판(100)전면에 제2 절연층(126)을 형성한다. 상기 제2 절연층(126)은 산화물, 바람직하게는 산화규소를 약 100Å 정도의 두께를 갖도록 화학증착방법으로 증착시켜 형성된다.
도 3h를 참조하면, 상기 제2 절연층(126) 상에 제3 절연층(128)을 형성한다. 상기 제3 절연층(128)은 질화물, 바람직하게는 질화규소(SiN)를 약 500∼1000Å정도의 두께를 갖도록 화학기상증착방법으로 증착시켜 형성한다.
도 3i를 참조하면, 상기 제3 절연층(128)을 에치백(etch back)공정을 실시하여, 상기 게이트 전극들(118a, 118b)의 측면에 제2 스페이서(132)를 형성한다.
상기 공정은 제2 절연층(126)에 대한 상기 제3 절연층(128)의 식각선택비가 5∼6:1인 혼합가스를 이용하여 수행된다.
따라서, 본 발명에서는 필드산화막과 유사한 물질로 이루어지는 산화막의 에치백 공정시 필드산화막의 일부가 같이 식각되어지는 것을 방지할 수 있다.
즉, 종래에는 제1 스페이서 상에 제2 스페이서를 형성하기 위한 공정시 산화규소와 같은 산화물로 이루어진 산화물층을 에치백하여 약 200∼800Å정도의 두께를 갖는 제2 스페이서를 형성함으로써, 상기 에치백 공정시 상기 산화물층과 거의 유사한 물질로 이루어진 필드산화막의 일부가 함께 식각되어지는 문제점이 발생하였지만, 본 발명에서는 필드산화막과 유사한 물질로 이루어진 상기 제2 절연층(126)을 약 100Å정도의 얇은 막으로 형성하고, 그 상부에 형성된 상기 제3 절연층(128)을 에치백함으로써, 필드산화막의 일부가 식각되는 것을 방지할 수 있다.
상기 제2 스페이서(132)는 후속되는 공정시 제1 스페이서(124)가 식각되는 것을 방지하는 역할을 한다.
한편으로, 상기 제2 절연층(126)의 두께가 100Å이므로, 상기 제2 스페이서(132)를 형성하기 위한 상기 제3 절연층(128)의 에치백 공정시 동시에 에치백되어 제2 절연층 스페이서가 형성될 수도 있다. 이 때, 상기 제2 절연층(126)의 두께가 얇기 때문에 상기 필드산화막에 대한 식각 영향은 크지 않게 된다.
계속하여, 상기 게이트 전극들(118a, 118b) 및 제3 스페이서(132)를 마스크로 이온주입공정을 수행하여 상기 반도체 기판(100) 내의 상기 제1 불순물 영역들(122a, 122b) 내에 제2 불순물 영역들(134a, 134b)을 형성한다. 상기 제2 불순물 영역들(134a, 134b)은 고농도의 불순물 영역(fully doped region)이라고도 하며, 상기 이온주입공정은 고농도의 불순물 이온을 상기 반도체 기판(100)의 표면으로부터 깊게 주입하여 수행된다.
이어서, 상기 주입된 이온을 활성화시킴과 동시에 상기 이온의 주입으로 인하여 발생되는 상기 반도체 기판(100)의 격자 결함 등을 보상하기 위하여 열처리 공정을 수행한다.
도 3j를 참조하면, 상기 게이트 전극들(118a, 118b)의 측벽에 형성된 제2 스페이서(132)를 제거한다.
상기 제2 스페이서(132)를 제거하는 공정은 습식식각 방법 및 건식식각 방법이 모두 사용될 수 있으며, 상기 습식식각 방법으로 상기 제2 스페이서(132)를 제거하는 경우에는 인산(H3PO4)을 포함하는 식각용액을 사용하여 약 80∼200℃ 정도의 온도에서의 수행되며, 상기 건식식각 방법으로 상기 제2 스페이서(132)를 제거하는 경우에는 CF4, CHF3, 및 O2의 혼합가스를 이용하여 수행된다.
이 경우, 산화물로 이루어진 상기 제2 절연층(126)에 비하여 질화물로 이루어진 상기 제2 스페이서(132)가 상기 인산을 포함하는 식각용액에 상대적으로 빠르게 식각되므로, 상기 제2 절연층(126) 및 산화물로 이루어진 상기 필드산화막(104)에 영향을 최소화하면서 상기 제2 스페이서(132)를 완전히 제거할 수 있다. 따라서, 상기 식각공정시 상기 반도체 기판(100)의 활성영역 및 상기 필드산화막(104)이 손상되는 것을 방지할 수 있다.
상기 제2 스페이서(132)를 제거하는 공정은 제2 절연층(126)이 노출될 때까지 수행되며, 이에 따라 상기 게이트 전극들(118a, 118b)간의 컨택홀이 형성될 공간을 확보할 수 있다.
즉, 종래의 이중 스페이서를 이용한 LDD구조의 반도체 장치에서는 각각의 스페이서가 약 200∼800Å 정도의 두께를 갖도록 형성됨으로써, 컨택홀이 형성되는 게이트 전극들 간의 폭이 좁게 형성되었고, 이와 같은 구조에서 보더리스 컨택 공정을 수행하기 위하여 형성되는 질화물로 이루어진 식각방지막을 한번 더 증착할 경우에는 상기 폭이 좁은 컨택홀이 식각률이 낮은 식각방지막으로 완전히 채워지게 되어, 이후 컨택홀을 형성하기 위한 식각공정시 컨택홀이 완전히 오픈되지 않게 되는 문제점이 있었다.
따라서, 본 발명에서는 LDD구조의 고농도로 도핑된 영역을 형성하기 위하여 형성된 제2 스페이서(132)를 제거하여 상기 게이트 전극들(118a, 118b) 간의 폭을 넓힘으로써, 후속되는 식각방지막의 증착공정 및 식각공정시 컨택홀이 오픈되지 않게되는 것을 방지할 수 있다.
도 3k를 참조하면, 상기 게이트 전극들(118a, 118b), 상기 제1 스페이서(124) 및 상기 제2 절연층(126)를 구비한 상기 반도체 기판(100) 전면에 식각방지막(136)을 형성한다.
상기 식각방지막(136)은 질화물, 바람직하게는 질화규소를 약 300∼700Å정도의 두께를 갖도록 화학기상증착 방법으로 증착시켜 형성한다. 더 바람직하게는 상기 식각방지막(136)은 약 500Å정도의 두께를 갖도록 형성된다.
상기 식각방지막(136)은 상기 필드영역에 인접한 게이트 전극들(118a, 118b)의 측면으로부터 상기 필드산화막의 일부까지 컨택이 형성되는 보더리스 컨택(borderless contact) 또는 난-오버랩 컨택(non-overlap contact) 공정시, 상기 식각방지막(136) 상에 형성되는 층간절연층과 필드산화막이 거의 유사한 물질로 이루어짐에 따라, 층간절연층의 식각공정시 필드산화막의 일부가 같이 식각되는 것을 방지하는 역할을 한다.
이어서, 상기 식각방지막(136)이 형성된 상기 반도체 기판(100) 전면에 층간절연층(138)을 형성한다. 상기 층간절연층(138)은 BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass)를 저압화학기상증착방법 또는 플라즈마증대화학기상증착(PECVD)방법을 이용하여 약 3000∼10000Å 정도의 두께로 증착함으로써 형성된다.
이 때, 상기 절연층(138)을 형성한 후에는 화학기계적연마 방법을 사용하여 상기 층간절연층(138)을 평탄화시키는 공정이 더 수행될 수도 있다.
도 3l을 참조하면, 상기 층간절연층(138)이 형성된 반도체 기판 전면에 포토레지스트을 도포한 다음, 통상의 사진 공정에 의하여 포토레지스트 패턴(도시 안됨)을 형성한다. 계속하여, 포토레지스트 패턴을 마스크로 이용하여 상기 층간절연층(138)을 식각한다.
상기 층간절연층(138)을 식각하는 방법은 질화물로 이루어진 상기 식각방지막(136)에 대한 산화물로 이루어진 상기 층간절연층(138)의 식각선택비가 10∼15:1인 혼합가스를 이용하여 수행되며, 상기 식각방지막(136)의 표면이 노출될 때까지 수행된다.
도 3m을 참조하면, 상기 층간절연층을 식각마스크로 하여 노출된 상기 식각방지막(136)과 그 하부의 제2 절연층(126)을 식각하여 상기 반도체 기판(100)의 표면을 노출시킨다.
이 때, 상기 식각방지막(136)과 상기 제2 절연층(126)을 이방성 식각하여 상기 제2 절연층(126)으로 형성된 제3 스페이서(140)와 상기 식각방지막(136)으로 형성된 제4 스페이서(142)가 형성된다.
한편으로, 상기 노출된 식각방지막(136)과 상기 제2 절연층(126)을 등방성 식각하여 상기 게이트 전극(118a, 118b)의 측벽에 상기 제1 스페이서(124) 만이 잔존되도록 할 수도 있다.
이 때, 상기 게이트 전극들(118a, 118b) 간의 상기 반도체 기판의 표면이 노출되며 동시에 상기 필드영역에 인접한 게이트 전극들(118a, 118b)의 측면으로부터 상기 필드산화막의 일부까지의 상기 반도체 기판 표면을 노출시켜, 컨택홀을 형성한다.
즉, 상기 게이트 전극들(118a, 118b) 간에 형성되는 자기정렬컨택 공정에 의한 컨택홀과 상기 게이트 전극들(118a, 118b)의 일측으로부터 상기 필드산화막(104)의 일부까지 형성되는 보더리스 컨택에 의한 컨택홀을 동시에 형성한다.
종래에는 보더리스 컨택 공정에 의한 컨택홀 형성시, 게이트 전극들 간의 컨택홀이 형성될 부분이 식각방지막으로 완전히 채워지게 되어 컨택홀이 오픈되지 않고, 또한, 컨택홀을 오픈시키기 위하여 식각방지막을 완전히 식각할 경우 필드산화막이 손상되는 문제가 발생하였기 때문에 보더리스 컨택 공정과 자기정렬컨택 공정을 동시에 수행할 수 없었다.
그러나, 본 발명에 따르면, 상술한 바와 같이 상기 게이트 전극들(118a, 118b)의 스페이서 형성시 LDD구조의 불순물 영역들(134a, 134b)을 형성한 다음, 최외각 스페이서인 상기 제2 스페이서(132)를 제거하여 자기정렬컨택 공정을 수행하기 위한 상기 게이트 전극들(118a, 118b) 간의 폭을 충분히 확보하고, 보더리스 컨택 공정을 위한 상기 식각방지막(136)을 형성함으로써, 상기 필드산화막(104) 상에 형성되는 상기 식각방지막(136)의 두께와 상기 게이트 전극들((118a, 118b) 간에 형성되는 사이 식각방지막(136)의 두께를 거의 유사하도록 조절할 수 있다.
따라서, 컨택홀을 형성하기 위한 상기 식각방지막(136)의 식각공정시 상기 게이트 전극들(118a, 118b) 간에 증착된 상기 식각방지막(136)이 제거되지 않는 문제점을 해결할 수 있으므로, 보더리스 컨택 공정과 자기정렬컨택 공정을 동시에 수행할 수 있다.
본 발명에 의하면, 반도체 기판 상에 게이트 전극들 및 스페이서의 형성시 게이트 전극들의 측면에 복수개의 스페이서를 형성하고, 불순물 영역들을 형성한 후, 게이트 전극들 간의 컨택홀이 형성될 영역을 확보하기 위하여 최외각 스페이서를 제거한 다음, 보더리스 컨택 공정시 필드산화막을 보호하기 위한 식각방지막 및 층간절연층을 상기 반도체 기판 전면에 순차적으로 형성하고 이를 식각하여 컨택홀을 형성한다. 따라서, 상기 게이트 전극들 사이에 형성되는 상기 식각방지막이 상기 필드산화막 상에 형성되는 상기 식각방지막보다 두껍게 형성되는 것을 방지할 수 있어, 상기 식각방지막의 식각공정시 상기 게이트 전극들 간의 반도체 기판 표면을 노출시키는 컨택홀이 오픈되지 않는 것을 방지할 수 있다.
이에 따라, 게이트 전극들간의 반도체 기판 표면을 노출시키는 컨택홀을 형성하는 자기정렬컨택 공정 및 상기 필드영역에 인접한 게이트 전극들의 측면으로부터 상기 필드영역의 일부까지 반도체 기판 표면을 노출시키는 컨택홀을 형성하는 보더리스 컨택 공정을 동시에 진행할 수 있으므로, 반도체 장치의 제조 공정을 단순화시킬 수 있다.
또한, 제1 스페이서 상에 필드산화막과 유사한 물질로 이루어진 제2 절연층을 얇게 형성하고, 그 상부에 형성되는 제2 절연층과 식각비가 다른 제3 절연층의 에치백 공정으로 스페이서를 형성함으로써, 종래의 두꺼운 절연층을 에치백하여 제2 스페이서를 형성하는 공정시, 상기 절연층와 유사한 물질로 이루어진 필드 산화막이 손상되는 것을 효과적으로 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (16)
- 필드산화막에 의해 활성영역과 필드영역으로 분리된 반도체 기판의 활성영역 상에 복수개의 스페이서를 구비하는 다수의 게이트 전극들을 형성하는 단계;상기 반도체 기판 상의 컨택홀이 형성될 공간을 확보하기 위하여 상기 스페이서 중 최외각 스페이서를 제거하는 단계;상기 반도체 기판 전면에 식각방지막 및 층간절연층을 순차적으로 형성하는 단계; 및상기 층간절연층 및 상기 식각방지막을 순차적으로 식각하여 상기 게이트 전극들 간의 반도체 기판 표면이 노출되는 컨택홀 및 상기 필드산화막에 인접한 반도체 기판 표면과 상기 필드산화막의 일부 표면이 노출되는 보더리스 컨택홀을 동시에 형성하는 단계를 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제1항에 있어서, 상기 복수 개의 스페이서를 갖는 다수의 게이트 전극들을 형성하는 단계는ⅰ) 상기 다수의 게이트 전극들이 형성된 상기 반도체 기판 전면에 제1 절연층을 형성하는 단계;ⅱ) 상기 제1 절연층을 에치백하여 상기 게이트 전극들의 측벽에 제1 스페이서를 형성하는 단계;ⅲ) 상기 반도체 기판 전면에 제2 및 제3 절연층을 순차적으로 형성하는 단계; 및ⅳ) 상기 제3 절연층을 에치백하여 상기 게이트 전극들의 측벽에 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제2항에 있어서, 상기 제1 및 제3 절연층은 질화물로 이루어지고, 상기 제2 절연층은 산화물로 이루어지는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제2항에 있어서, 상기 제2 절연층을 형성하는 단계는 상기 반도체 기판 전면에 산화물을 100Å이하의 두께를 갖도록 화학기상증착방법으로 증착시켜 수행되는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제1항에 있어서, 상기 복수개의 스페이서를 구비하는 게이트 전극들을 형성하는 단계는상기 게이트 전극들을 마스크로하여 상기 반도체 기판 내에 저농도의 불순물을 이온주입하여 제1 불순물 영역들을 형성하는 단계; 및상기 게이트 전극들을 측벽에 복수개의 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 컨택홀 형성 방법.
- 제1항에 있어서, 상기 식각방지막을 형성하는 단계는 질화물을 400∼600Å의 두께로 증착시켜 수행되는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제1항에 있어서, 상기 층간절연층을 형성하는 단계는 보로-포스포실리케이트 글라스(Boro-PhosphoSilicate glass; BPSG) 또는 포스포실리케이트 글라스(PhosphoSilicate glass; PSG)를 저압화학기상증착방법 또는 플라즈마증대화학기상증착(PECVD)방법을 이용하여 약 3000∼10000Å 정도의 두께로 증착시켜 수행되는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 반도체 기판을 활성영역과 필드영역으로 분리하는 필드산화막을 형성하는 단계;상기 활성영역 상에 복수개의 게이트 전극들을 형성하는 단계;상기 게이트 전극들을 마스크로 상기 반도체 기판 내에 저농도의 불순물을 이온주입하여 제1 불순물 영역들을 형성하는 단계;상기 반도체 기판 전면에 제1 절연층을 형성하고, 이를 에치백하여 상기 게이트 전극들의 측벽에 각각 제1 스페이서를 형성하는 단계;상기 반도체 기판 전면에 제2 및 제3 절연층을 순차적으로 형성하는 단계;상기 제3 절연층을 에치백하여 상기 게이트 전극들의 측벽에 제2 스페이서를 형성하는 단계;상기 제3 스페이서가 측벽에 형성된 상기 게이트 전극들을 마스크로 상기 반도체 기판 내에 고농도의 불순물을 이온주입하여 제2 불순물 영역들을 형성하는 단계;상기 제3 스페이서를 제거하는 단계;상기 반도체 기판 전면에 식각방지막 및 층간절연층을 순차적으로 형성하는 단계; 및상기 층간절연층, 상기 식각방지막 및 상기 제2 절연층을 순차적으로 식각하여 상기 게이트 전극들 간의 반도체 기판 표면이 노출되는 컨택홀 및 상기 필드산화막에 인접한 반도체 기판과 상기 필드산화막의 일부표면이 노출되는 보더리스 컨택홀을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제8항에 있어서, 상기 필드산화막을 형성하는 단계는ⅰ) 상기 반도체 기판 내에 수직한 측벽을 갖는 트랜치를 형성하는 단계; 및ⅱ) 상기 트랜치를 산화물을 증착시켜 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제8항에 있어서, 상기 제2 절연층을 형성하는 단계는 산화물을 100Å이하의 두께를 갖도록 화학기상증착 방법으로 증착시켜 수행되는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제8항에 있어서, 상기 제1 절연층 및 상기 제3 절연층을 형성하는 단계는 질화규소를 화학기상증착방법으로 증착시켜 수행되는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제8항에 있어서, 상기 제1 스페이서는 600∼800Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제8항에 있어서, 상기 제2 스페이서를 형성하는 단계는 제2 절연층에 대한 상기 제3 절연층의 식각선택비가 5∼6:1인 혼합가스를 이용하여 상기 제3 절연층을 에치백하여 수행되는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제8항에 있어서, 상기 식각방지막을 형성하는 단계는 질화규소를 화학기상증착방법으로 증착시켜 수행되는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제8항에 있어서, 상기 층간절연층은 보로-포스포실리케이트 글라스(Boro-PhosphoSilicate glass; BPSG) 또는 포스포실리케이트 글라스(PhosphoSilicate glass; PSG)로 이루어지는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
- 제8항에 있어서, 상기 층간절연층 및 식각방지막을 순차적으로 식각하는 단계는ａ) 상기 식각방지막에 대한 상기 층간절연층의 식각선택비가 10∼15:1인 혼합가스를 이용하여 상기 층간절연층을 식각하는 단계; 및ｂ) 상기 반도체 기판의 표면이 노출될 때까지 상기 식각방지막 및 상기 제2 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 컨택홀 형성방법.
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