KR20050002075A - 반도체소자 제조 방법 - Google Patents

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Abstract

본 발명은 셀영역과 주변영역에서의 비트라인 콘택을 위해 실시하는 복수의 마스크 공정으로 인한 공정의 복잡성과 제조 비용의 증가를 줄일 수 있으며, 콘택홀 사이즈의 증가로 인한 도전패턴 간의 브릿지 발생을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 셀영역 및 주변영역을 내포하는 기판에 하드마스크/전도막 구조의 게이트전극 패턴과 소스/드레인 영역을 포함하는 복수의 트랜지스터를 형성하는 단계; 상기 트랜지스터 상에 제1절연막을 형성하는 단계; 상기 셀영역에서 상기 제1절연막을 관통하여 상기 트랜지스터의 상기 소스/드레인 영역에 콘택된 복수의 플러그를 형성하는 단계; 상기 전도막이 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 하드마스크용 전도막을 형성하는 단계; 상기 하드마스크용 전도막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 전도막을 식각하여 전도성 하드마스크를 형성하되, 상기 하드마스크의 측면에서 경사를 갖도록 하는 단계; 및 적어도 상기 전도성 하드마스크를 식각마스크로 제2절연막을 식각하여 상기 셀영역에서 상기 플러그를 노출시키는 제1오픈부를 형성하며, 동시에 적어도 상기 전도성 하드마스크를 식각마스크로 상기 제2절연막과 상기 제1절연막을 식각하여 상기 주변영역에서의 NMOS 트랜지스터의 소스/드레인 영역을 노출시키는 제2오픈부를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.

Description

반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 마스크 패턴 공정을 줄여 공정 단순화를 기할 수 있으며, 도전패턴 간의 브릿지 발생을 방지할 수 있는 반도체소자의 콘택 형성 방법에 관한 것이다.
반도체소자의 패턴이 미세화되면서 비트라인 콘택(Bitline contact)을 셀(Cell)영역과 주변영역(Periphery)에서 각각 분리하여 진행하고 있는 바, 이는 셀영역의 콘택 식각은 층간절연막으로 사용되는 산화막 만을 식각하기 때문에 식각 타겟이 적은 반면, 주변영역의 콘택 식각은 게이트 하드마스크로 사용되는 질화막과 활성영역인 기판의 레벨까지 식각을 해야하기 때문에 식각 타겟의 차이가 많기 때문이다. 아울러, PMOS(P-type Metal Oxide Semiconductor) 트랜지스터의 경우 비트라인 콘택을 위한 식각 공정 후 콘택 저항을 감소시키기 위해 콘택 영역에 별도의 이온주입 공정을 추가한다. 이 때, 주로 보론(Boron)을 이용하여 이온주입한다.
도 1a 내지 도 1c는 종래기술에 따른 비트라인 콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 셀영역 및 주변영역에서의 비트라인 콘택 형성 공정을 살펴 본다.
반도체소자를 이루기 위한 여러 요소가 형성된 기판(10)에 국부적으로 필드절연막(11)을 형성한다. 필드절연막(11)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation Of Silicon) 방식을 이용하여 형성할 수 있으며, 주로 실리콘산화막을 이용하여 형성한다.
주변영역에 웰(12)을 형성하는 바, 식각 및 이온주입과 열확산 공정을 통해 형성하며, 그 구체적인 형성 공정은 주지된 것이므로 생략한다. 여기서, NMOS(N-type Metal Oxide Semiconductor) 트랜지스터가 형성되는 영역에서는 P-웰을 형성하며, PMOS 트랜지스터가 형성되는 영역에서는 N-웰을 형성한다.
기판(10) 상에 게이트절연막(13)과 제1 및 제2전도막(14, 15) 및 하드마스크(16)가 적층된 구조의 게이트전극 패턴을 형성한다.
게이트절연막(13)은 주로 산화막 계열을 사용하고, 제1 및 제2전도막(14, 15)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 사용한다.
하드마스크(16)는 SAC 식각 등 후속 공정에서 제1 및 제2전도막(14, 15)이 어택받는 것을 방지하고, 또한 제1 및 제2전도막(14, 15)과 후속 플러그 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 주로 실리콘산화질화막, 실리콘산화막 또는 실리콘질화막을 하드마스크(16) 물질로 주로 사용한다.
이러한 게이트전극 패턴이 형성된 프로파일을 따라 버퍼 절연막을 증착한 다음, 전면식각을 실시하여 게이트전극 패턴 측면에 스페이서(17)를 형성한다.
스페이서(17)는 이온주입에 의해 게이트전극 패턴 측면의 기판(10) 또는 웰(12)에 LDD 구조의 소스/드레인 영역(18)을 형성함과 아울러 SAC 공정시 게이트전극 패턴 측면의 어택을 방지하기 위한 것이다.
따라서, 질화막의 단독 또는 산화막과 질화막이 적층된 구조 또는 질화막/산화막/질화막 구조 등 다양한 구조로 형성하며, 여기서 사용되는 질화막은 실리콘산화질화막 또는 실리콘질화막을 포함한다.
게이트전극 패턴 측면의 기판(10, 셀영역) 및 웰(12, 주변영역)에 이온주입과 열확산에 의해 기판(10) 표면으로부터 일정 깊이까지 확장된 소스/드레인 영역(18)을 형성한다.
소스/드레인 영역(18)을 형성함에 있어서, 숏 채널에 의한 핫 캐리어 효과를 방지하기 위해 로우 레벨의 불순물 도핑 및 스페이서(17) 형성 후 다시 하이 레벨의 불순물 도핑을 실시하여 컨벤셔널한 구조로 형성하는 것이 바람직하다.
이어서, 게이트전극 패턴이 형성된 전체 구조 상부에 층간절연을 위한 제1절연막(19)을 형성한다.
제1절연막(19)은 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(High Density Plasma) 산화막 등 산화막 계열의 물질을 사용한다.
한편, 고집적화에 따라 게이트전극 패턴의 수직 높이가 증가하여 게이트전극 패턴 사이에서의 종횡비가 증가하여 제1절연막(19) 증착시 갭-필 불량이 초래된다.
이를 방지하기 위해 최근에는 갭-필 특성이 우수한 SOD막 등을 이용하여 도포하고, 막의 치밀화를 위해 열처리 공정을 실시한다.
한편, 제1절연막(19) 증착 전에 후속 SAC 공정에서 스페이서(17)가 손실되는 것을 방지하기 위해 질화막 계열의 물질을 이용하여 식각정지막을 추가로 형성할 수 있다.
이어서, 제1절연막(19) 상에 셀영역에서의 소스/드레인 영역(18)과 전기적으로 접속될 플러그 형성을 위한 SAC 형성용 포토레지스트 패턴(도시하지 않음)을 형성한다.
한편, 제1절연막(19)과 포토레지스트 패턴 사이에 하드마스크를 추가로 형성할 수 있다. 이 때의 하드마스크는 고집적화에 따라 노광원의 파장이 짧아지므로 패턴 형성을 위해서는 단파장을 투과시키기 위해 포토레지스트의 두께가 얇아져야 하므로, 이로 인해 포토레지스트 패턴의 식각 마스크로서의 기능이 약화되는 것을 보완하기 위한 것이다.
하드마스크용 물질막은 얇은 포토레지스트 패턴의 두께로 식각 공정을 진행하기 때문에 두께가 낮지만 층간절연용으로 주로 사용되는 산화막 계열의 물질막에 대해서는 식각선택비가 높은 것이 요구되므로 주로 질화막 계열의 물질막을 이용한다.
이어서, 포토레지스트 패턴을 식각마스크로 제1절연막(19)을 식각하는 SAC 식각 공정을 실시하여 셀영역에서 게이트전극 패턴 측면의 소스/드레인 영역(18)을 노출시키는 오픈부(도시하지 않음) 즉, 콘택홀을 형성한다. SAC 공정은 주로 불소계 가스에 대해 식각선택비를 갖는 산화막과 질화막을 이용하여 하지층(즉, 제1절연막(19))을 식각한다. 계속해서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴을 제거한다. 한편, SAC 식각 공정 후 포토레지스트 스트립 공정을 실시할 수도 있다.
이어서, 오픈부가 형성된 전면에 플러그 형성용 전도막을 증착 또는 선택적에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 방식을 이용하여 오픈부를 매립하여 노출된 셀영역의 소스/드레인 영(18)역과 전기적으로 접속되도록 한다.
이어서, 셀영역에서만의 국부적인 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 하드마스크(16) 상부와 평탄화되도록 전도막을 제거함으로써, 서로 격리된 플러그(20)를 형성한다.
여기서, 플러그(20) 형성용 전도막으로는 주로 폴리실리콘막이 사용되며, 이외에도 텅스텐막, Ti막, TiN막 등을 사용할 수 있다.
이러한 플러그(19)를 형성하는 공정을 랜딩 플러그 콘택(Landing Plug Contact; 이하 LPC라 함)-1 공정이라고도 하며, 플러그(20) 중 일부는 후속 공정에 의해 비트라인 콘택과 접속되며, 다른 일부는 스토리지노드 콘택과 접속된다.
셀영역 및 주변영역을 포함하는 전면에 제2절연막(21)을 형성한다, 제2절연막(21)은 전술한 제1절연막(19)과 같은 산화막 계열의 물질막을 이용한다. 이어서, 제2절연막(21) 상에 셀영역에서의 비트라인 콘택 형성을 위한 포토레지스트 패턴(22)을 형성하는 바, 통상의 포토리소그라피 공정을 적용한다.
도 1a는 이러한 제2절연막(21) 상에 포토레지스트 패턴(22)이 형성된 공정 단면을 나타낸다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(22)을 식각마스크로 제2절연막(21)을 선택적으로 식각하여 셀영역에서 플러그(20) 중 비트라인 콘택이 이루어질 플러그(20)를 노출시키는 오픈부(23)를 형성한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(22)을 제거한 다음, 세정 공정을 통해 식각 부산물을 제거한다.
이어서, 셀영역에서 비트라인 콘택용 오픈부(23)가 형성된 전면에 포토레지스트를 도포한 다음, 노광 및 현상 공정을 통해 주변영역에서 비트라인 콘택이 이루어질 게이트전극 패턴 측면의 소스/드레인 영역(18)과 게이트전극 패턴의 제2전도막(15)을 노출시키기 위한 포토레지스트 패턴(24)을 형성한다.
이어서, 포토레지스트 패턴(24)을 식각마스크로 제2절연막(21)과 제1절연막(19)을 식각하여 주변영역에서 비트라인 콘택이 이루어질 게이트전극 패턴 측면의 소스/드레인 영역(18)을 노출시키는 오픈부(26)를 형성하며, 이와 동시에 제2절연막(21)과 게이트 하드마스크(16)를 식각하여 주변영역에서 비트라인 콘택이 이루어질 게이트전극 패턴의 제2전도막(15)을 노출시키는 오픈부(25)를 형성한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(24)을 제거한 다음, 세정 공정을 통해 식각 부산물을 제거한다.
도 1c는 셀영역과 주변영역에서 비트라인 콘택을 이루기 위해 복수의 오픈부(23, 25, 26)가 형성된 공정 단면을 나타낸다.
한편, 주변영역에서의 트랜지스터가 PMOS 트랜지스터인 경우 보론(B)의 특성 상 소스/드레인 영역(18) 형성 후, 후속 공정에 의해 소스/드레인 영역(18)에서 보론의 불순물 농도가 낮아져 콘택 저항을 증가시키기 문제가 발생하므로 PMOS 트랜지스터의 비트라인 콘택 영역에 추가의 보론 이온주입 공정을 실시한다.
전술한 종래의 공정에서 비트라인 콘택을 위해 셀영역과 주변영역에서 모두 2개의 마스크 공정이 필요하게 되고, 아울어, PMOS의 비트라인 콘택 영역에 보론 이온주입을 실시할 경우 3개의 마스크 공정이 필요하게 되어 결국 제조 공정이 복잡해질 뿐만아니라 제조 단가를 상승시키게 된다.
따라서, 두 개의 마스크 공정을 하나의 마스크 공정을 이용하는(즉, 셀영역과 주변영역의 비트라인 콘택을 동시에 형성) 공정이 도입되었다.
그러나, 두 개의 마스크 공정을 하나의 마스크 공정을 이용하는 경우에는 현재의 공정 기술로 마스크 공정을 진행할 경우 120nm 이하의 콘택홀 사이즈를 구현하기가 현실적으로 불가능하다. 이럴 경우, 현재의 나노 기술의 DRAM(Dynamic Random Access Memory) 소자에서 셀영역에서 비트라인콘택을 위한 마스크의 사이즈가 120nm일 때, 실제 콘택이 형성되는 부분에서는 하부의 플러그 영역을 벗어난 영역까지 확장된 콘택홀이 형성되게 된다. 이것은 게이트전극 패턴과 비트라인 간의 브릿지를 유발하게 된다.
따라서, 셀영역과 주변영역에서 동시에 비트라인콘택을 형성하더라도 셀영역에서의 콘택홀 사이즈를 더 작게하여 하부의 플러그 영역을 벗어나지 않도록 하는 공정 기술이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀영역과 주변영역에서의 비트라인 콘택을 위해 실시하는 복수의 마스크 공정으로 인한 공정의 복잡성과 제조 비용의 증가를 줄일 수 있으며, 콘택홀 사이즈의 증가로 인한 도전패턴 간의 브릿지 발생을 방지할 수 있는 반도체소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1c는 종래기술에 따른 비트라인 콘택 형성 공정을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 비트라인 콘택 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 101 : 필드절연막
102 : 웰 103 : 게이트절연막
104 : 제1전도막 105 : 제2전도막
106 : 하드마스크 107 : 스페이서
108 : 소스/드레인 영역 109 : 제1절연막
110 : 플러그 111 : 제2절연막
112b : 전도성 하드마스크
115, 116, 117 : 비트라인 콘택용 오픈부
상기의 목적을 달성하기 위해 본 발명은, 셀영역 및 주변영역을 내포하는 기판에 하드마스크/전도막 구조의 게이트전극 패턴과 소스/드레인 영역을 포함하는 복수의 트랜지스터를 형성하는 단계; 상기 트랜지스터 상에 제1절연막을 형성하는 단계; 상기 셀영역에서 상기 제1절연막을 관통하여 상기 트랜지스터의 상기 소스/드레인 영역에 콘택된 복수의 플러그를 형성하는 단계; 상기 전도막이 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 하드마스크용 전도막을 형성하는 단계; 상기 하드마스크용 전도막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 전도막을 식각하여 전도성 하드마스크를 형성하되, 상기 하드마스크의 측면에서 경사를 갖도록 하는 단계; 및 적어도 상기 전도성 하드마스크를 식각마스크로 제2절연막을 식각하여 상기 셀영역에서 상기 플러그를 노출시키는 제1오픈부를 형성하며, 동시에 적어도 상기 전도성 하드마스크를 식각마스크로 상기 제2절연막과 상기 제1절연막을 식각하여 상기 주변영역에서의 NMOS 트랜지스터의 소스/드레인 영역을 노출시키는 제2오픈부를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은, 셀영역과 주변영역에서의 비트라인 콘택용 콘택홀 형성 공정을 동일 마스크를 이용하여 형성하며, 이 때 TiN 등의 하드마스크를 피식각층(예컨대, 절연막) 상에 형성하고 이를 경사 식각으로 원래의 콘택홀 사이즈에 비해 줄어들도록 함으로써, 비트라인 콘택홀 사이즈를 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 비트라인 콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 셀영역 및 주변영역에서의 비트라인 콘택 형성 공정을 살펴 본다.
반도체소자를 이루기 위한 여러 요소가 형성된 기판(100)에 국부적으로 필드절연막(101)을 형성한다. 필드절연막(101)은 STI 또는 LOCOS 방식을 이용하여 형성할 수 있으며, 주로 실리콘산화막을 이용하여 형성한다.
이어서, NMOS 트랜지스터와 PMOS 트랜지스터가 형성될 주변영역에 웰(102)을 형성하는 바, 식각 및 이온주입과 열확산 공정을 통해 형성하며, 그 구체적인 형성 공정은 주지된 것이므로 생략한다. 여기서, NMOS 트랜지스터가 형성되는 영역에서는 P-웰을 형성하며, PMOS 트랜지스터가 형성되는 영역에서는 N-웰을 형성한다.
기판(100) 상에 게이트절연막(103)과 제1 및 제2전도막(104, 105) 및 하드마스크(106)가 적층된 구조의 게이트전극 패턴을 형성한다.
게이트절연막(103)은 주로 산화막 계열을 사용하고, 제1 및 제2전도막(104, 105)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 사용한다.
하드마스크(106)는 SAC 식각 등 후속 공정에서 제1 및 제2전도막(104, 105)이 어택받는 것을 방지하고, 또한 제1 및 제2전도막(104, 105)과 후속 플러그 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 주로 실리콘산화질화막, 실리콘산화막 또는 실리콘질화막을 하드마스크(106) 물질로 주로 사용한다.
이러한 게이트전극 패턴이 형성된 프로파일을 따라 버퍼 절연막을 증착한 다음, 전면식각을 실시하여 게이트전극 패턴 측면에 스페이서(107)를 형성한다.
스페이서(107)는 이온주입에 의해 게이트전극 패턴 측면의 기판(100) 또는 웰(102)에 LDD 구조의 소스/드레인 영역을 형성함과 아울러 SAC 공정시 게이트전극 패턴 측면의 어택을 방지하기 위한 것이다.
따라서, 질화막의 단독 또는 산화막과 질화막이 적층된 구조 또는 질화막/산화막/질화막 구조 등 다양한 구조로 형성하며, 여기서 사용되는 질화막은 실리콘산화질화막 또는 실리콘질화막을 포함한다.
여기서, 산화막을 포함하는 적층 구조를 형성하는 이유는 산화막이 질화막에 비해 유전 상수가 낮아 기생 용량이 적어 리프레쉬 특성을 향상시킬 수 있기 때문이다.
게이트전극 패턴 측면의 기판(100, 셀영역) 및 웰(102, 주변영역)에 이온주입과 열확산에 의해 기판(100) 표면으로부터 일정 깊이까지 확장된 소스/드레인 영역(108)을 형성한다.
숏 채널에 의한 핫 캐리어 효과를 방지하기 위해 로우 레벨의 불순물 도핑 및 스페이서(107) 형성 후 다시 하이 레벨의 불순물 도핑을 실시하여 컨벤셔널한 구조로 형성한다.
따라서, 셀영역과 주변영역에 각각 게이트전극 패턴과 소스/드레인 영역(108)으로 구성된 트랜지스터 형성 공정이 완료된다.
이어서, 트랜지스터가 형성된 전체 구조 상부에 층간절연을 위한 제1절연막(109)을 형성한다.
제1절연막(109)은 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등 산화막 계열의 물질을 사용한다.
한편, 고집적화에 따라 게이트전극 패턴의 수직 높이가 증가하여 게이트전극 패턴 사이에서의 종횡비가 증가하여 제1절연막(109) 증착시 갭-필 불량이 초래된다. 이를 방지하기 위해 최근에는 갭-필 특성이 우수한 SOD막 등을 이용하여 도포하고, 막의 치밀화를 위해 열처리 공정을 실시한다.
한편, 제1절연막(109) 증착 전에 후속 SAC 공정에서 스페이서(107)가 손실되는 것을 방지하기 위해 질화막 계열의 물질을 이용하여 식각정지막을 추가로 형성할 수 있다.
이어서, 제1절연막(109) 상에 셀영역에서의 소스/드레인 영역(108)과 전기적으로 접속될 플러그 형성을 위한 SAC 형성용 포토레지스트 패턴을 형성한다.
한편, 제1절연막(109)과 포토레지스트 패턴 사이에 하드마스크를 추가로 형성할 수 있다. 이 때의 하드마스크는 고집적화에 따라 노광원의 파장이 짧아지므로 패턴 형성을 위해서는 단파장을 투과시키기 위해 포토레지스트의 두께가 얇아져야 하므로, 이로 인해 포토레지스트 패턴의 식각 마스크로서의 기능이 약화되는 것을 보완하기 위한 것이다.
하드마스크용 물질막은 얇은 포토레지스트 패턴의 두께로 식각 공정을 진행하기 때문에 두께가 낮지만 층간절연용으로 주로 사용되는 산화막 계열의 물질막에 대해서는 식각선택비가 높은 것이 요구되므로 주로 질화막 계열의 물질막을 이용한다.
이어서, 포토레지스트 패턴을 식각마스크로 제1절연막(109)을 식각하는 SAC 식각 공정을 실시하여 셀영역에서 게이트전극 패턴 측면의 소스/드레인 영역(108)을 노출시키는 오픈부(도시하지 않음) 즉, 콘택홀을 형성한다. SAC 공정은 주로 불소계 가스에 대해 식각선택비를 갖는 산화막과 질화막을 이용하여 하지층(즉, 제1절연막(109))을 식각한다. 계속해서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다. 한편, SAC 식각 공정 후 포토레지스트 스트립 공정을 실시할 수도 있다.
이어서, 오픈부가 형성된 전면에 플러그 형성용 전도막을 증착 또는 SEG 방식을 이용하여 오픈부를 매립하여 노출된 셀영역의 소스/드레인 영역과 전기적으로 접속되도록 한다.
이어서, 셀영역에서만의 국부적인 전면식각 또는 CMP 공정을 실시하여 하드마스크(106) 상부와 평탄화되도록 전도막을 제거함으로써, 서로 격리된 복수의 플러그(110)를 형성한다.
여기서, 플러그(110) 형성용 전도막으로는 주로 폴리실리콘막이 사용되며, 이외에도 텅스텐막, Ti막, TiN막 등을 사용할 수 있다.
이러한 플러그(110)를 형성하는 공정을 LPC-1 공정이라고도 하며, 플러그(110) 중 일부는 후속 공정에 의해 비트라인 콘택과 접속되며, 다른 일부는 스토리지노드 콘택(Storage node contact)과 접속된다.
셀영역 및 주변영역을 포함하는 전면에 제2절연막(111)을 형성한다, 제2절연막(111)은 전술한 제1절연막(108)과 같은 산화막 계열의 물질막을 이용한다. 계속해서, 제2절연막(111) 상에 하드마스크용 전도막(112a)을 형성한다.
하드마스크용 전도막(112a)은 후속 비트라인 콘택을 위한 식각 공정에서 제2절연막(111)의 임계치수(Critical Dimension; 이하 CD라 함)를 제어하기 위한 것으로, 비트라인으로도 사용할 수 있다.
따라서, 하드마스크용 전도막(112a)으로는 TiN막, 텅스텐막, 텅스텐 실리사이드 또는 텅스텐 나이트라이드 등을 사용하는 것이 바람직하다.
도 2a는 이러한 하드마스크용 전도막(112a)이 형성된 공정 단면을 나타낸다.
도 2b에 도시된 바와 같이, 통상의 포토리소그라피 공정을 적용하여 하드마스크용 전도막(112a) 상에 비트라인 콘택 형성을 위한 포토레지스트 패턴(113)을 형성한다.
한편, 본 발명에서는 하나의 마스크를 이용하여 셀영역과 주변영역의 비트라인 콘택홀을 형성한다. 따라서, 포토레지스트 패턴(113)은 셀영역 및 주변영역에서의 비트라인 콘택 오픈을 위한 마스크를 머지(Merge)한 것이다.
이어서, 포토레지스트 패턴(113)을 식각마스크로 하드마스크용 전도막(112a)을 식각하여 비트라인 콘택 오픈 영역을 정의하는 전도성 하드마스크(112b)를 형성한다. 이 때 식각 조건(식각 가스와 시간 및 압력과 온도 등)을 적절히 조절하여 전도성 하드마스크(112b)의 양 측면이 경사(Slope)를 갖도록 한다.
따라서, 포토레지스트 패턴(113)의 상부 CD(W)에 비해 전도성 하드마스크(112b)의 하부에서의 CD(W')가 보다 작아진다.
점선으로 표시된 부분은 비트라인 콘택홀 형성을 위한 식각 공정에서 제거되어야 할 영역을 나타낸다.
이어서, 셀영역에서 포토레지스트 패턴(113)과 전도성 하드마스크(112b)를 식각마스크로 제2절연막(111)을 선택적으로 식각하여 플러그(110) 중 비트라인 콘택이 이루어질 플러그(110)를 노출시키는 오픈부(115)를 형성하며, 동시에 주변영역의 예컨대, NMOS 트랜지스터 형성 영역에서 포토레지스트 패턴(113)과 전도성 하드마스크(112b)를 식각마스크로 제2절연막(111)과 제1절연막(109)을 식각하여 비트라인 콘택이 이루어질 게이트전극 패턴 측면의 소스/드레인 영역(108)을 노출시키는 오픈부(117)를 형성한다. 또한, 주변영역에서 포토레지스트 패턴(113)과 전도성 하드마스크(112b)를 식각마스크로 제2절연막(111)과 트랜지스터의 게이트 하드마스크(106)를 식각하여 비트라인 콘택이 이루어질 게이트전극 패턴의 제2전도막(105)을 노출시키는 오픈부(116)를 형성한다.
이 때, 셀영역에서 질화막으로 이루어진 하드마스크(106)와 산화막으로 이루어진 제2절연막 간의 식각선택비를 높이는 식각 공정을 적용하는 바, C4F6, C4F8, 또는 C5F8등의 가스를 이용하는 것이 바람직하다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(114)을 제거한 다음, 세정 공정을 통해 식각 부산물을 제거한다.
도 2c는 셀영역과 주변영역에서 비트라인 콘택을 위한 오픈부(115, 116, 117)가 형성된 공정 단면을 나타낸다. 이 때, 전도성 하드마스크(112b)의 측면 경사를 이용한 CD의 축소로 인하여 특히, 셀영역에서 오픈부(115)의 사이즈가 플러그(110) 상부를 벗어나지 않았음을 확인할 수 있다.
한편, 오픈부(115, 116, 117) 형성을 위한 식각 공정 전에 포토레지스트 패턴(113)을 제거하고 전도성 하드마스크(112b)만을 식각마스크로 사용하여 오픈부(115, 116, 117) 형성을 위한 식각 공정을 진행할 수도 있다.
이어서, 도면에 도시되지는 않았지만, 오픈부(115, 116, 117)를 통해 하부와 전기적으로 접속되는 비트라인을 형성한다. 한편, 전도성 하드마스크(112b)는 비트라인 형성 물질로 사용이 가능하므로 제거하지 않는다.
전술한 바와 같이 이루어지는 본 발명은, 셀영역의 비트라인 콘택과 주변영역의 트랜지스터의 소스/드레인 영역 및 게이트전극의 비트라인 콘택을 하나의 마스크를 이용하여 형성함으로써, 마스크 공정을 줄일 수 있다.
아울러, 그 측면에서 경사를 갖도록 전도성 하드마스크를 형성하고, 이러한전도성 마스크를 이용하여 비트라인 콘택홀을 형성함으로써, 콘택홀의 CD를 제거할 수 있어 셀영역에서 게이트전극과 비트라인 간의 브릿지를 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 비트라인 콘택 형성 공정을 그 일예로 하였으나, 이외에도 셀영역과 주변영역에서 동시에 필요로 하는 콘택 형성 공정 등에 적용이 가능하다.
상술한 바와 같은 본 발명은, 마스크 공정을 줄일 수 있고 소자 브릿지로 인한 소자 불량을 방지할 수 있어, 궁극적으로 반도체소자의 수율 및 가격 경쟁력을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (5)

  1. 셀영역 및 주변영역을 내포하는 기판에 하드마스크/전도막 구조의 게이트전극 패턴과 소스/드레인 영역을 포함하는 복수의 트랜지스터를 형성하는 단계;
    상기 트랜지스터 상에 제1절연막을 형성하는 단계;
    상기 셀영역에서 상기 제1절연막을 관통하여 상기 트랜지스터의 상기 소스/드레인 영역에 콘택된 복수의 플러그를 형성하는 단계;
    상기 전도막이 형성된 전면에 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 하드마스크용 전도막을 형성하는 단계;
    상기 하드마스크용 전도막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 전도막을 식각하여 전도성 하드마스크를 형성하되, 상기 하드마스크의 측면에서 경사를 갖도록 하는 단계; 및
    적어도 상기 전도성 하드마스크를 식각마스크로 제2절연막을 식각하여 상기 셀영역에서 상기 플러그를 노출시키는 제1오픈부를 형성하며, 동시에 적어도 상기 전도성 하드마스크를 식각마스크로 상기 제2절연막과 상기 제1절연막을 식각하여 상기 주변영역에서의 NMOS 트랜지스터의 소스/드레인 영역을 노출시키는 제2오픈부를 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2오픈부를 형성하는 단계에서,
    상기 주변영역에서 적어도 상기 전도성 하드마스크를 식각마스크로 상기 제2절연막과 상기 트랜지스터의 상기 하드마스크를 식각하여 상기 전도막을 노출시키는 제3오픈부를 동시에 형성하는 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 내지 제3오픈부는 비트라인 콘택을 위한 오픈부인 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2오픈부를 형성하는 단계에서, C4F6, C4F8또는 C5F8가스 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2절연막은 산화막 계열인 것을 특징으로 하는 반도체소자 제조 방법.
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