KR100807596B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 게이트패턴과 연결되는 비트라인 콘택홀의 FICD를 탑CD의 증가없이 바텀CD만 증가시켜서 필요한 콘택저항을 확보할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 도전체를 형성하는 단계, 상기 도전체 상에 산화막 및 질화막이 적층된 게이트하드마스크를 갖는 게이트패턴을 형성하는 단계, 상기 게이트패턴을 포함하는 결과물의 전면에 제1보호층질화막을 형성하는 단계, 상기 제1보호층질화막 상에 평탄화된 절연층을 형성하는 단계, 상기 절연층 상에 비트라인 콘택 마스크패턴을 형성하는 단계, 상기 절연층을 식각하여 상기 반도체 기판 상의 제1보호층질화막이 노출되는 제1오픈부와 상기 게이트하드마스크 질화막이 노출되는 제2오픈부를 형성하는 단계, 상기 제1 및 제2오픈부가 형성된 결과물의 전면에 제2보호층질화막을 형성하는 단계, 질화막과 산화막이 식각되는 처리로 전면식각하여 상기 제1오픈부 하부의 상기 반도체 기판과 상기 제2오픈부 하부의 상기 도전체를 노출시키는 단계, 상기 전면식각에 의해 노출된 상기 게이트하드마스크 산화막을 제거하는 단계를 포함한다.
비트라인 콘택홀, 콘택저항, 바텀CD, 습식식각, 식각선택비

Description

반도체 소자 제조방법{METHOD FOR FABRICAITING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 비트라인 콘택홀을 나타내는 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 폴리실리콘전극
23 : 금속전극 24 : 게이트하드마스크
25 : 제1보호막 26 : 제1절연층
27 : 제2절연층 28 : 하드마스크질화막
29 : 감광막패턴 30A, 30B : 비트라인 콘택홀
31 : 제2보호막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 비트라인 콘택홀 제조방법에 관한 것이다.
반도체 소자 제조방법에 있어서 주변지역에 형성되는 비트라인 콘택홀은 비트라인과 반도체 기판, 비트라인과 게이트패턴을 연결해주는 오픈부로서 통상적으로 두 종류의 오픈부가 한번의 마스크 및 식각공정으로 동시에 형성된다.
도 1은 종래 기술에 따른 반도체 소자의 비트라인 콘택홀을 나타내는 단면도이다.
도1에 도시된 바와 같이, 반도체 기판(11) 상에 게이트유전체(미도시 함), 폴리실리콘전극(12), 금속전극(13)과 게이트하드마스크(14)가 적층된 게이트패턴이 형성되고, 게이트패턴을 포함하는 결과물의 전면에 측벽보호막(15)이 형성된다. 그리고, 보호막(15) 상에 제1 및 제2절연층(16, 17)이 형성되고, 제1 및 제2절연층(16, 17)과 게이트하드마스크(14)가 선택적으로 식각되어 비트라인 콘택홀(18)이 형성된다.
여기서, 비트라인 콘택홀(18)은 비트라인과 반도체 기판(11), 비트라인과 게이트패턴을 연결하기 위한 오픈부이다.
위와 같이, 종래 기술은 한번의 마스크 및 식각공정으로 동시에 반도체 기판(11) 및 게이트패턴의 금속전극(13)을 오픈시키는 비트라인 콘택홀(18)을 형성한다. 이때, 반도체 소자가 요구하는 콘택저항(Contact Resistance;Rc)을 확보하기 위해서는 비트라인 콘택홀(18)의 바텀CD가 일정값 이상이 확보되어야 한다.
그러나, 종래 기술은 비트라인 콘택홀(18) 형성시 반도체 기판(11)에 연결되는 비트라인 콘택홀(18)을 기준으로 FICD(Final Inspection Critical Demension)를 맞추기 때문에 게이트패턴에 연결되는 비트라인 콘택홀(18)은 종속적으로 결정되고, 이로인해 원하는 FICD를 확보하기가 어렵다. 이는 두개의 비트라인 콘택홀(18)이 서로 다른 단차를 갖기 때문이다.
또한, 게이트패턴에 연결되는 비트라인 콘택홀(18)의 FICD를 확보하기 위해 반도체 기판(11)에 연결되는 비트라인 콘택홀(18)의 CD를 증가시키면 반도체 기판(11)과 비트라인 콘택홀(18) 간에 오버래이(Overlay) 문제가 생기고, 비트라인 콘택홀(18)의 바텀CD를 증가시킬경우 탑CD도 함께 증가하기 때문에 후속 비트라인형성시 비트라인의 패턴불량(예를 들면, Thinning 또는 브릿지(Bridge))이 발생할 수 있다.
따라서, 레티클(Retical)의 변경(Revision)없이 게이트패턴과 연결되는 비트라인 콘택홀(18)의 FICD만 증가시킬 수 있는 방법과 탑CD의 증가없이 바텀CD만 증가시킬 수 있는 방법이 필요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트패턴과 연결되는 비트라인 콘택홀의 FICD를 탑CD의 증가없이 바텀CD만 증가시켜서 필요한 콘택저항을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 제조방법은 반도체 기판 상에 도전체를 형성하는 단계, 상기 도전체 상에 산화막 및 질화막이 적층된 게이트하드마스크를 갖는 게이트패턴을 형성하는 단계, 상기 게이트패턴을 포함하는 결과물의 전면에 제1보호층질화막을 형성하는 단계, 상기 제1보호층질화막 상에 평탄화된 절연층을 형성하는 단계, 상기 절연층 상에 비트라인 콘택 마스크패턴을 형성하는 단계, 상기 절연층을 식각하여 상기 반도체 기판 상의 제1보호층질화막이 노출되는 제1오픈부와 상기 게이트하드마스크 질화막이 노출되는 제2오픈부를 형성하는 단계, 상기 제1 및 제2오픈부가 형성된 결과물의 전면에 제2보호층질화막을 형성하는 단계, 질화막과 산화막이 식각되는 처리로 전면식각하여 상기 제1오픈부 하부의 상기 반도체 기판과 상기 제2오픈부 하부의 상기 도전체를 노출시키는 단계, 상기 전면식각에 의해 노출된 상기 게이트하드마스크 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 산화막을 제거하는 단계는 습식식각으로 실시하되 BOE 또는 HF를 사용하여 실시한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 주변영역이 정의된 반도체 기판(21) 상에 게이트패턴을 형성한다. 여기서, 반도체 기판(21)은 소자분리막과 웰(well)을 포함한다. 또한, 게이트패턴은 게이트산화막(미도시 함), 폴리실리콘전극(22), 금속전극(23)과 산화막(24A) 및 질화막(24B)이 적층된 게이트하드마스크(24)의 적층구조로 형성된다.
이때, 금속전극(23)은 예컨대 텅스텐실리사이드(ＷSix)로 형성하고, 게이트하드마스크(24)의 산화막(24A)은 실리콘산화막(SiO2), 게이트하드마스크(24)의 질화막(24B)은 실리콘질화막(SiN)으로 형성한다. 특히, 게이트하드마스크(24)의 산화막(24A)은 BPSG(Boron Phosphorus Silicate Glass), SOD(Spin On Dielectric) 및 PSG의 그룹 중에서 선택된 어느 하나로 형성하되 바람직하게는 습식식각율이 상대적으로 높은 BPSG를 사용하여 형성한다.
위와 같이, 게이트하드마스크(24)를 질화막 단독층으로 형성하지 않고, 산화막(24A)과 질화막(24B)의 적층구조로 형성함으로써 후속 랜딩플러그콘택 공정에서 자기정렬콘택(SAC:Self Aligned Contact) 식각시 배리어(Barrier)역할을 할 뿐 아니라 후속 비트라인 콘택홀 형성시 바텀CD를 확보하기 위해 습식식각이 용이하다.
이어서, 게이트패턴을 포함하는 결과물의 전면에 제1보호막(25)을 형성한다. 여기서, 제1보호막(25)은 반도체 기판(21) 및 게이트패턴의 측벽을 보호하기 위한 것으로 질화막으로 형성한다.
이어서, 제1보호막(25) 상에 평탄화된 제1 및 제2절연층(26, 27)을 형성한 다. 여기서, 제1 및 제2절연층(26, 27)은 동일하게 산화막으로 형성한다. 제1절연층(26)은 게이트패턴 간의 절연막 역할을 하기 위한 것이고, 제2절연층(27)은 게이트패턴과 후속 비트라인과의 층간절연막 역할을 하기 위한 것이다. 이때, 도시되지는 않았지만 제1절연층(26) 형성 후에 반도체 기판(21)의 셀영역에는 랜딩플러그콘택이 형성된다.
이어서, 제2절연층(27) 상에 하드마스크질화막(28)을 형성한다. 여기서, 하드마스크질화막(28)은 후속 비트라인 콘택홀 식각시 하드마스크역할 뿐만 아니라 비트라인 콘택홀의 바텀CD를 증가시키기 위한 습식식각시 비트라인 콘택홀을 보호하는 역을 하기 위한 것으로, 예컨대 실리콘질화막(SiN)으로 형성한다. 또한, 하드마스크질화막(28)은 후속 비트라인 콘택홀의 식각이 완료되는 시점에서 제2절연층(27) 상부로 적어도 200Å이상의 두께가 잔류하도록 적어도 700Å이상으로 형성한다.
이어서, 하드마스크질화막(28) 상에 감광막패턴(29)을 형성한다. 여기서, 감광막패턴(29)은 하드마스크질화막(28) 상에 감광막을 코팅한 후 노광 및 현상으로 비트라인 콘택홀 예정지역이 오픈되도록 패터닝하여 형성한다.
도 2b에 도시된 바와 같이, 감광막패턴(29)을 식각마스크로 하드마스크질화막(28), 제1 및 제2절연층(26, 27)을 식각하여 비트라인 콘택홀(30A, 30B)을 형성한다.
여기서, 하드마스크질화막(28)은 질화막을 식각하기 위한 가스 예컨대 CF4와 CHF3를 메인가스로 사용하여 식각하고, 제1 및 제2절연층(26, 27)은 산화막은 잘 식각되면서도 질화막과의 식각선택비를 갖는 가스 예컨대 C4F8 또는 C5F8을 메인가스로 사용하여 식각한다.
위와 같이, 비트라인 콘택홀(30A, 30B)을 형성하기 위한 식각공정을 질화막을 식각하기 위한 가스와 산화막을 식각하기 위한 가스로 나누어 두단계의 식각공정으로 실시함으로써 원하는 층(Layer)에서 식각을 멈출 수 있다. 즉, 반도체 기판(21)과 연결되는 비트라인 콘택홀(30A)은 제1보호막(25) 상에서, 게이트패턴과 연결되는 비트라인 콘택홀(30B)은 게이트하드마스크의 질화막(24B) 상에서 식각이 정지된다.
이때, 반도체 기판(21)과 연결되는 비트라인 콘택홀(30A)을 형성하기 위해 게이트패턴의 높이만큼 제1절연층(26)을 더 식각해야 하지만 질화막에 대해 식각선택비를 갖는 가스를 사용하여 식각을 실시하기 때문에 식각 대상 물질의 두께차이를 극복할 수 있으므로 게이트하드마스크의 질화막(24B)은 일부만 손실된다.
도 2c에 도시된 바와 같이, 감광막패턴(29)을 제거한다. 여기서, 감광막패턴(29)은 건식식각으로 제거하되 바람직하게는 산소스트립으로 제거한다.
이어서, 비트라인 콘택홀(30A, 30B)을 포함하는 결과물의 전면에 제2보호막(31)을 형성한다. 여기서, 제2보호막(31)은 후속 습식식각으로 게이트하드마스크의 산화막(24A)을 제거하는 공정에서 제1 및 제2절연층(26, 27)을 보호하기 위한 것으로, 얇은 두께로 증착이 가능하며 스텝커버리지(Step Coverage)가 좋아서 균일 한 두께로 증착이 가능한 열질화막(Thermal Nitride, Si3N4)으로 형성한다.
도 2d에 도시된 바와 같이, 질화막과 산화막이 모두 식각되는 조건으로 전면식각을 실시하여 반도체 기판(21)과 연결되는 비트라인 콘택홀(30A)은 반도체 기판(21)이 노출되고 게이트패턴과 연결되는 비트라인 콘택홀(30B)은 금속전극(23)이 노출되도록 한다.
여기서, 비트라인 콘택홀(30A, 30B)의 바텀부는 질화막과 산화막을 모두 식각하는 공정이기 때문에 산화막과 질화막이 모두 식각되는 가스를 사용하되 에컨대 CF4와 CHF3를 메인식각가스로 사용하여 식각한다.
비트라인 콘택홀(30A, 30B)의 바텀부를 오픈시키는 동안 하드마스크질화막(28)상의 제2보호막(31) 및 하드마스크질화막(28)이 일부식각되지만 도 2a에서 하드마스크질화막(28)을 적어도 700Å이상으로 형성하였기 때문에 비트라인 콘택홀(30A, 30B)의 바텀부 식각이 완료되는 시점에서 적어도 200Å이상 잔류하여 후속 습식식각시 제2보호막(31)과 함께 제1 및 제2절연층(26, 27)을 보호하는 역할을 한다.
따라서, 제1 및 제2절연층(26, 27) 상부에는 하드마스크질화막(28A)이, 비트라인 콘택홀(30A, 30B)의 측벽에는 제2보호막(31A)이 잔류한다. 특히, 게이트패턴과 연결되는 비트라인 콘택홀(30B)의 측벽에 잔류하는 제2보호막(31A)은 게이트하드마스크(24)를 식각하기 전에 형성되었기 때문에 게이트하드마스크의 산화막(24A) 측벽에 존재하지 않는다.
도 2e에 도시된 바와 같이, 게이트하드마스크의 산화막(24A)을 선택적으로 제거하여 게이트패턴과 연결되는 비트라인 콘택홀(38B)의 바텀CD를 증가시킨다.
여기서, 게이트하드마스크의 산화막(24A)은 습식식각으로 제거하는데 이때, 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF를 사용하여 실시한다.
특히, 비트라인 콘택홀(30A, 30B)의 측벽과 제1 및 제2절연층(26, 27) 상부에는 하드마스크질화막(28A)과 제2보호막(31A)이 잔류하여 습식식각시 제1 및 제2절연층(26, 27)이 손상되지 않고, 게이트하드마스크의 산화막(24A)만 선택적으로 제거할 수 있다.
도 2f에 도시된 바와 같이, 게이트하드마스크의 산화막(24A)만 선택적으로 제거되어 게이트패턴과 연결되는 비트라인 콘택홀(30B)의 바텀CD가 증가된 것을 알 수 있다. 따라서, 후속 콘택플러그 형성시 콘택저항을 감소시킬 수 있다.
상기한 본 발명은 게이트하드마스크(24)를 산화막(24A)과 질화막(24B)의 적층구조로 형성하고 비트라인 콘택홀(30A, 30B) 형성 후 게이트하드마스크의 산화막(24A)만 습식식각을 이용해 선택적으로 제거함으로써 게이트패턴과 연결되는 비트라인 콘택홀(30B)의 탑CD를 증가시키지 않고 바텀CD만 증가시켜 콘택저항을 감소시킬 수 있는 장점이 있다.
한편, 본 실시예는 비트라인 콘택홀에서의 응용을 설명한 것으로써, 본 발명의 기술적 사상은 비트라인 콘택홀 이외의 다른 콘택홀에도 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기 술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 주변영역이 정의된 반도체 기판에 게이트패턴과 연결되는 비트라인 콘택홀의 바텀CD를 탑CD의 증가없이 선택적으로 증가시킴으로써 콘택저항을 감소시켜 소자특성을 향상시키는 효과가 있다.

Claims (12)

  1. 반도체 기판 상에 도전체를 형성하는 단계;
    상기 도전체 상에 산화막 및 질화막이 적층된 게이트하드마스크를 갖는 게이트패턴을 형성하는 단계;
    상기 게이트패턴을 포함하는 결과물의 전면에 제1보호층질화막을 형성하는 단계;
    상기 제1보호층질화막 상에 평탄화된 절연층을 형성하는 단계;
    상기 절연층 상에 비트라인 콘택 마스크패턴을 형성하는 단계;
    상기 절연층을 식각하여 상기 반도체 기판 상의 제1보호층질화막이 노출되는 제1오픈부와 상기 게이트하드마스크 질화막이 노출되는 제2오픈부를 형성하는 단계;
    상기 제1 및 제2오픈부가 형성된 결과물의 전면에 제2보호층질화막을 형성하는 단계;
    질화막과 산화막이 식각되는 처리로 전면식각하여 상기 제1오픈부 하부의 상기 반도체 기판과 상기 제2오픈부 하부의 상기 도전체를 노출시키는 단계; 및
    상기 전면식각에 의해 노출된 상기 게이트하드마스크 산화막을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 게이트하드마스크 산화막은 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 실리콘산화막은 BPSG, PSG 및 SOD의 그룹 중에서 선택된 어느 하나로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 게이트하드마스크 산화막을 제거하는 단계는,
    습식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 습식식각은 BOE 또는 HF로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 마스크패턴을 형성하는 단계는,
    상기 절연층 상에 비트라인 콘택 하드마스크질화막을 형성하는 단계;
    상기 비트라인 콘택 하드마스크질화막 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각마스크로 상기 비트라인 콘택 하드마스크질화막을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 비트라인 콘택 하드마스크질화막을 식각하는 단계는,
    CF4와 CHF3의 혼합가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 절연층은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 제2보호층질화막은 열질화막(Si3N4)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 절연층을 식각하는 단계는,
    질화막과 식각선택비가 높은 식각가스인 C4F8 또는 C5F8을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제9항에 있어서,
    상기 전면식각은,
    CF4와 CHF3를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제6항에 있어서,
    상기 전면식각시,
    상기 비트라인 콘택 하드마스크질화막은 마스크패턴을 적어도 200Å이상의 두께로 잔류시키는 것을 특징으로 하는 반도체 소자의 제조방법.
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