JP4046436B2 - 半導体装置のコンタクト形成方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置のコンタクト(contact)形成方法に係り、より具体的には半導体メモリ装置のストレージノード(storage node)形成方法に関するものである。
【０００２】
【従来の技術】
図１及び図２は、従来の半導体装置のコンタクト形成方法を工程順に示した図である。図１を参照すると、半導体メモリ装置のストレージノード形成方法は、先ず半導体基板２にソース／ドレーン領域(図示せず)及びゲート電極層（図示せず）を含むセルトランジスタ（cell transistors）(図示せず)が形成される。
【０００３】
トランジスタを含んで半導体基板２上に層間絶縁膜４が形成される。層間絶縁膜４上にコンタクト形成領域を定義してフォトレジスト膜パターン６が形成される。フォトレジスト膜パターン６はオープニング（opening）６ａを有するように形成される。フォトレジスト膜パターン６をマスクとして使用してソース／ドレーン領域の一部が露出される時まで絶縁膜４がエッチングされる。これにより、図２に示されたように、ストレージノードと半導体基板２とを電気的に接続するためのオープニング即ち、コンタクトホール（contact hole）４ａが形成される。
【０００４】
絶縁膜４のエッチングは異方性エッチング工程で遂行される。しかし、フォトリソグラフィ（photolithography）工程の限界により、０．２μｍ以下の直径を有するコンタクトホール形成はフォト工程だけでは難しい。又、コンタクトホール４ａが形成される層間絶縁膜４の厚さが厚くなる場合、フォトレジスト膜の浸食（erosion）によりフォトレジスト膜パターン６が有するオープニング６ａよりコンタクトホール４ａの上部直径が付加的に大きくなる問題が発生される。これにより、ストレージノード形成のためのフォト工程時コンタクトホール４ａとストレージノードとの間のオーバーラップマージン（overlap margin）が縮む問題が発生される。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、フォトレジスト膜パターンにより定義されたオープニングより相対的に小さい直径のコンタクトホールが形成できる半導体装置のコンタクト形成方法を提供することにある。
本発明の他の目的は、コンタクトホールとコンタクトノードとの間のオーバーラップマージンを増加させ得る半導体装置のコンタクト形成方法を提供することにある。
【０００６】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、半導体基板上に絶縁層を形成する段階と、絶縁層上に絶縁層とエッチング選択比を有する第１物質層及び第２物質層を順次に形成する段階と、第２物質層上に第１オープニングを有するフォトレジスト膜パターンを形成する段階と、フォトレジスト膜パターンをマスクとして使用して第１物質層が露出される時まで第２物質層をエッチングし、エッチングされた第２物質層の両側壁にポリマーを形成させてそれにより、第１オープニングより相対的に小さい直径を有する第２オープニングを形成する段階と、ポリマー及びフォトレジスト膜パターンをマスクとして使用して第１物質層を異方性エッチング工程で斜めにエッチング（slope etch）して第３オープニングを形成し、その下部が第２オープニングより相対的に小さい直径を有するように形成する段階と、第１物質層及びフォトレジスト膜パターンをマスクとして使用して半導体基板の一部が露出される時まで絶縁層を異方性エッチング工程で垂直にエッチング（vertical etch）して第４オープニングを形成する段階とを含む。
【０００７】
この方法の望ましい実施形態において、半導体装置のコンタクト形成方法は、第４オープニング形成後、フォトレジスト膜パターン、ポリマー、そして第２物質層を除去する段階と、第４オープニング及び第３オープニングを含んで第１物質層上に導電層を形成する段階と、導電層及び第１物質層をパターニングして半導体基板と電気的に接続されるコンタクトノードを形成する段階とを付加的に含められる。
【０００８】
図４を参照すると、本発明の実施形態による新たな半導体装置のコンタクト形成方法は、エッチングされたシリコン窒化膜の両側壁にポリマーを形成させて第１オープニングより相対的に小さい直径を有する第２オープニングが形成される。ポリシリコン層が斜めにエッチングされて第３オープニングが形成される。層間絶縁膜が垂直にエッチングされて第４オープニングが形成される。このような半導体装置の製造方法により、層間絶縁膜上にポリシリコン膜及びシリコン窒化膜を順次に形成した後、コンタクト形成領域を定義してシリコン窒化膜をポリマー発生条件でエッチングし、ポリシリコン膜を斜めにエッチングすることにより、フォトレジスト膜パターンにより定義されたオープニングより相対的に小さい直径のコンタクトホールが形成でき、従って、コンタクトホールとコンタクトノードとの間のオーバーラップマージンを増加させ得る。
【０００９】
【発明の実施の形態】
以下、図３乃至図６を参照して本発明の実施形態を詳細に説明する。図３乃至図６は、本発明の実施形態による半導体装置のコンタクト形成方法を工程順に示した図である。図３を参照すると、本発明の実施形態による半導体メモリ装置のストレージノード形成方法は先ず、半導体基板１００にソース／ドレーン領域（図示せず）及びゲート電極層（図示せず）を含むセルトランジスタ(図示せず)が形成される。
【００１０】
トランジスタを含んだ半導体基板１００上に例えば、酸化膜等として層間絶縁膜（inter−layer dielectric）１０２が形成される。層間絶縁膜１０２上に層間絶縁膜１０２とエッチング選択比を有する第１物質層１０４と第２物質層１０６が順次に形成される。
【００１１】
第１物質層１０４は、例えばポリシリコンのような導電膜として形成し、第２物質層は例えば、シリコン窒化膜のような絶縁膜として形成される。この際、シリコン窒化膜１０６は例えば、ＳｉＯＮとしてポリシリコン膜１０４に対する反射防止膜（anti−reflective layer）の機能を有する。又、シリコン窒化膜１０６は本発明において、後続エッチング工程でポリマー１０７を発生させてオープニングの大きさを減らす機能を有する。
【００１２】
ポリシリコン膜１０４は、約１００ｎｍ−３００ｎｍ厚さ範囲内で形成し、シリコン窒化膜１０６は、約２０ｎｍ−１００ｎｍ厚さ範囲内で形成される。
シリコン窒化膜１０６上にコンタクト形成領域を定義してフォトレジスト膜パターン１０８が形成される。フォトレジスト膜パターン１０８は、第１オープニング１０８ａを有するように形成される。
【００１３】
図４において、フォトレジスト膜パターン１０８をマスクとして使用してシリコン窒化膜１０６がエッチングされる。この際、シリコン窒化膜１０６のエッチングは乾式エッチング工程で遂行され、エッチングされたシリコン窒化膜１０６の両側壁にポリマー１０７が形成される条件で遂行される。ポリマー１０７はシリコン窒化膜１０６（ＳｉＯＮ）をＣＨＦ3を含むエッチングガスを使用してエッチングすることにより形成される。
【００１４】
ポリマー１０７の形成により、第１オープニング１０８ａより相対的に小さい直径を有する第２オープニング１０７ａが形成される。
この際、ポリマー１０７は又ポリマー１０７がよく付着されることに知られたフォトレジスト膜パターン１０８の第１オープニング１０８ａの両側壁にも形成できる。
【００１５】
ポリマー１０７及びフォトレジスト膜パターン１０８をマスクとして使用してポリシリコン膜１０４が異方性エッチング工程で斜めにエッチングされる。これにより、第３オープニング１０４ａが形成される。 ポリシリコン膜１０４の斜めエッチングはポリシリコン膜をエッチングするためのエッチングガスの組成比を変化させ、エッチング装備のＲＦパワー等を調節することにより可能である。第３オープニング１０４ａは、その下部が第２オープニング１０７ａより相対的に小さい直径を有するように形成される。
【００１６】
最後に、ポリシリコン膜１０４及びフォトレジスト膜パターン１０８をマスクとして使用して半導体基板１００の一部即ち、ソース／ドレーン領域の一部が露出される時まで層間絶縁膜１０２がエッチングされる。層間絶縁膜１０２は異方性エッチング工程で垂直にエッチングされる。これにより、図５に示されたように、第４オープニング１０２ａ即ち、セルトランジスタのソース／ドレーン領域とストレージノードとを電気的に連結するためのコンタクトホール１０２ａが形成される。
【００１７】
後続工程として、図６において、フォトレジスト膜パターン１０８、ポリマー１０７、そしてシリコン窒化膜１０６が除去される。
第４オープニング１０２ａ及び第３オープニング１０４ａを完全に充填するようにポリシリコン膜１０４上にストレージノード形成用導電膜例えば、ポリシリコン膜が形成される。ストレージノード形成用導電膜及びその下部のポリシリコン膜１０４が同時にパターニング（patterning）されるようにエッチングされることにより、ストレージノード１１０が形成される。
【００１８】
このように、第３オープニング１０４ａ形成のため使用されたポリシリコン膜１０４がストレージノード１１０の一部として使用できる。
本発明は、ＤＲＡＭセルキャパシタの製造だけでなく、一般にコンタクトホールの上部にランディングパッド（landing pad）を製造する半導体工程に応用できる。
【００１９】
【発明の効果】
前述したように、層間絶縁膜上にポリシリコン膜及びシリコン窒化膜を順次に形成した後、コンタクト形成領域を定義してシリコン窒化膜をポリマー発生条件でエッチングし、ポリシリコン膜を斜めにエッチングすることにより、フォトレジスト膜パターンにより定義されたオープニングより相対的に小さい直径のコンタクトホールが形成でき、従ってコンタクトホールとコンタクトノードとの間のオーバーラップマージンを増加させ得る。
【図面の簡単な説明】
【図１】 従来の半導体装置のコンタクト形成方法を工程順で示した図である。
【図２】 従来の半導体装置のコンタクト形成方法を工程順で示した図である。
【図３】 本発明の実施形態による半導体装置のコンタクト形成方法を工程順で示した図である。
【図４】 本発明の実施形態による半導体装置のコンタクト形成方法を工程順で示した図である。
【図５】 本発明の実施形態による半導体装置のコンタクト形成方法を工程順で示した図である。
【図６】 本発明の実施形態による半導体装置のコンタクト形成方法を工程順で示した図である。
【符号の説明】
２，１００ 半導体基板
４，１０２ 層間絶縁膜
４ａ コンタクトホール
６，１０８ フォトレジスト膜パターン
１０２ａ 第４オープニング
１０４ ポリシリコン膜
１０４ａ 第３オープニング
１０６ シリコン窒化膜
１０７ａ 第２オープニング
１０８ａ 第１オープニング
１１０ ストレージノード

Claims (6)

  1. 半導体基板上に酸化層を形成する段階と、
    前記酸化層上に酸化層とエッチング選択比を有する導電層及びシリコン窒化層を順次に形成する段階と、
    前記シリコン窒化層上に第１オープニングを有するフォトレジスト膜パターンを形成する段階と、
    前記フォトレジスト膜パターンをマスクとして使用して前記導電層が露出される時までシリコン窒化層をエッチングし、エッチングされたシリコン窒化層の両側壁にポリマーを形成させて、これにより、前記第１オープニングより相対的に小さい直径を有する第２オープニングを形成する段階と、
    前記ポリマー及びフォトレジスト膜パターンをマスクとして使用して前記導電層を異方性エッチング工程で斜めにエッチングして第３オープニングを形成し、その下部が前記第２オープニングより相対的に小さい直径を有するように形成する段階と、
    前記導電層及びフォトレジスト膜パターンをマスクとして使用して前記半導体基板の一部が露出される時まで前記酸化層を異方性エッチング工程で垂直にエッチングして第４オープニングを形成する段階とを含むことを特徴とする半導体装置のコンタクト形成方法。
  2. 前記導電層は、ポリシリコンとして形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
  3. 前記導電層は、約１００ｎｍ−３００ｎｍ範囲内で形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
  4. 前記シリコン窒化層は、ＳｉＯＮであることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
  5. 前記シリコン窒化層は、約２０ｎｍ−１００ｎｍ範囲内で形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
  6. 前記半導体装置のコンタクト形成方法は、前記第４オープニング形成後、前記フォトレジスト膜パターン、ポリマー、そしてシリコン窒化層を除去する段階と、
    前記第４オープニング及び第３オープニングを含む導電層上に導電層を形成する段階と、
    前記導電層及び導電層をパターニングして半導体基板と電気的に接続されるコンタクトノードを形成する段階とを付加的に含むことを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
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