JPH05347389A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05347389A JPH05347389A JP4179174A JP17917492A JPH05347389A JP H05347389 A JPH05347389 A JP H05347389A JP 4179174 A JP4179174 A JP 4179174A JP 17917492 A JP17917492 A JP 17917492A JP H05347389 A JPH05347389 A JP H05347389A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【目的】 メモリセルアレイ部と周辺回路部との段差を
緩和して、微細な配線等を容易にパターニングすること
ができる様にする。 【構成】 メモリセルを構成するキャパシタ１１の上層
に層間絶縁膜４１を形成し、周辺回路部１６のみを覆う
レジスト４２をマスクにすると共に、メモリセルアレイ
部１５の全体を覆うプレート電極１３をストッパにし
て、層間絶縁膜４１をウエットエッチングする。このた
め、キャパシタ１１を形成したことに起因するメモリセ
ルアレイ部１５と周辺回路部１６との段差が、周辺回路
部１６にのみ残した層間絶縁膜４１によって緩和され
る。
緩和して、微細な配線等を容易にパターニングすること
ができる様にする。 【構成】 メモリセルを構成するキャパシタ１１の上層
に層間絶縁膜４１を形成し、周辺回路部１６のみを覆う
レジスト４２をマスクにすると共に、メモリセルアレイ
部１５の全体を覆うプレート電極１３をストッパにし
て、層間絶縁膜４１をウエットエッチングする。このた
め、キャパシタ１１を形成したことに起因するメモリセ
ルアレイ部１５と周辺回路部１６との段差が、周辺回路
部１６にのみ残した層間絶縁膜４１によって緩和され
る。
Description
【０００１】
【産業上の利用分野】本願の発明は、ＤＲＡＭと称され
ている半導体記憶装置の製造方法に関するものである。
ている半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】図１５は、本願の発明の第１従来例で製
造した積層キャパシタ型ＤＲＡＭを示している。この図
１５からも明らかな様に、積層キャパシタ型ＤＲＡＭで
は、集積度が高くなるに連れて、メモリセルの平面的な
面積が小さくても所要のメモリセル容量を確保すること
ができる様に、メモリセルを構成するキャパシタ１１の
記憶ノード電極１２とプレート電極１３とのうちで、記
憶ノード電極１２がますます立体化される傾向にある。
造した積層キャパシタ型ＤＲＡＭを示している。この図
１５からも明らかな様に、積層キャパシタ型ＤＲＡＭで
は、集積度が高くなるに連れて、メモリセルの平面的な
面積が小さくても所要のメモリセル容量を確保すること
ができる様に、メモリセルを構成するキャパシタ１１の
記憶ノード電極１２とプレート電極１３とのうちで、記
憶ノード電極１２がますます立体化される傾向にある。
【０００３】図１６は、本願の発明の第２従来例で製造
した積層キャパシタ型ＤＲＡＭを示している。この第２
従来例は、Ｓｉ基板１４のうちでメモリセルアレイ部１
５の表面を、周辺回路部１６の表面に対して低くしてい
る。この様な構造を実現するためには、図１７に示す様
に、耐酸化膜であるＳｉＮ膜１７で周辺回路部１６を覆
った状態で酸化を行って、メモリセルアレイ部１５の表
面に厚いＳｉＯ2 膜１８をまず形成する。
した積層キャパシタ型ＤＲＡＭを示している。この第２
従来例は、Ｓｉ基板１４のうちでメモリセルアレイ部１
５の表面を、周辺回路部１６の表面に対して低くしてい
る。この様な構造を実現するためには、図１７に示す様
に、耐酸化膜であるＳｉＮ膜１７で周辺回路部１６を覆
った状態で酸化を行って、メモリセルアレイ部１５の表
面に厚いＳｉＯ2 膜１８をまず形成する。
【０００４】次に、図１８に示す様に、ＳｉＮ膜１７と
ＳｉＯ2 膜１８とを除去して、メモリセルアレイ部１５
の表面を周辺回路部１６の表面に対して低くする。その
後、メモリセルアレイ部１５と周辺回路部１６との夫々
の素子活性領域にすべき領域を再びＳｉＮ膜２１で覆っ
た状態で酸化を行って、素子分離用のＳｉＯ2 膜２２を
形成する。
ＳｉＯ2 膜１８とを除去して、メモリセルアレイ部１５
の表面を周辺回路部１６の表面に対して低くする。その
後、メモリセルアレイ部１５と周辺回路部１６との夫々
の素子活性領域にすべき領域を再びＳｉＮ膜２１で覆っ
た状態で酸化を行って、素子分離用のＳｉＯ2 膜２２を
形成する。
【０００５】
【発明が解決しようとする課題】ところが、上述の第１
従来例では、図１５からも明らかな様に、立体化した記
憶ノード電極１２のためにメモリセルの高さが高くな
り、メモリセルアレイ部１５と周辺回路部１６との間の
段差２３が大きくなる。このため、キャパシタ１１を形
成した後のリソグラフィ工程における露光時のフォーカ
ス余裕が小さく、微細なビット線２４やＡｌ配線２５等
を容易にはパターニングすることができなくて、ＤＲＡ
Ｍを高い歩留りでは製造することができなかった。
従来例では、図１５からも明らかな様に、立体化した記
憶ノード電極１２のためにメモリセルの高さが高くな
り、メモリセルアレイ部１５と周辺回路部１６との間の
段差２３が大きくなる。このため、キャパシタ１１を形
成した後のリソグラフィ工程における露光時のフォーカ
ス余裕が小さく、微細なビット線２４やＡｌ配線２５等
を容易にはパターニングすることができなくて、ＤＲＡ
Ｍを高い歩留りでは製造することができなかった。
【０００６】これに対して、上述の第２従来例では、キ
ャパシタ１１を形成した後のメモリセルアレイ部１５と
周辺回路部１６との間の段差は、第１従来例に比べて緩
和させることができる。しかし、この段差を十分に緩和
するためにＳｉＯ2 膜１８の膜厚を厚くし過ぎると、図
１６からも明らかな様に、今度はキャパシタ１１を形成
する前のメモリセルアレイ部１５と周辺回路部１６との
間の段差２６が大きくなる。
ャパシタ１１を形成した後のメモリセルアレイ部１５と
周辺回路部１６との間の段差は、第１従来例に比べて緩
和させることができる。しかし、この段差を十分に緩和
するためにＳｉＯ2 膜１８の膜厚を厚くし過ぎると、図
１６からも明らかな様に、今度はキャパシタ１１を形成
する前のメモリセルアレイ部１５と周辺回路部１６との
間の段差２６が大きくなる。
【０００７】このため、ＳｉＯ2 膜２２やゲート電極２
７等をパターニングする際のリソグラフィ工程における
露光時のフォーカス余裕が小さく、この第２従来例で
も、やはりＤＲＡＭを高い歩留りでは製造することがで
きなかった。なお、キャパシタ１１を構成する記憶ノー
ド電極１２やプレート電極１３はメモリセルアレイ部１
５にのみ形成するので、これらのパターニングは、段差
２３、２６の影響を受けず、元々比較的容易である。
７等をパターニングする際のリソグラフィ工程における
露光時のフォーカス余裕が小さく、この第２従来例で
も、やはりＤＲＡＭを高い歩留りでは製造することがで
きなかった。なお、キャパシタ１１を構成する記憶ノー
ド電極１２やプレート電極１３はメモリセルアレイ部１
５にのみ形成するので、これらのパターニングは、段差
２３、２６の影響を受けず、元々比較的容易である。
【０００８】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、メモリセルアレイ部１５と周辺回路部
１６とを有しており、トランジスタ３２とキャパシタ１
１とでメモリセルが構成されている半導体記憶装置の製
造方法において、前記キャパシタ１１の上層に層間絶縁
膜４１を形成する工程と、前記周辺回路部１６のみを覆
う第１のマスク層４２をマスクにして前記メモリセルア
レイ部１５の前記層間絶縁膜４１を除去する工程とを有
している。
置の製造方法は、メモリセルアレイ部１５と周辺回路部
１６とを有しており、トランジスタ３２とキャパシタ１
１とでメモリセルが構成されている半導体記憶装置の製
造方法において、前記キャパシタ１１の上層に層間絶縁
膜４１を形成する工程と、前記周辺回路部１６のみを覆
う第１のマスク層４２をマスクにして前記メモリセルア
レイ部１５の前記層間絶縁膜４１を除去する工程とを有
している。
【０００９】請求項２の半導体記憶装置の製造方法は、
前記メモリセルアレイ部１５の全体を覆うパターンに前
記キャパシタ１１のプレート電極１３を形成する工程
と、前記パターンの前記プレート電極１３をストッパに
したウエットエッチングで前記除去を行う工程とを有し
ている。
前記メモリセルアレイ部１５の全体を覆うパターンに前
記キャパシタ１１のプレート電極１３を形成する工程
と、前記パターンの前記プレート電極１３をストッパに
したウエットエッチングで前記除去を行う工程とを有し
ている。
【００１０】請求項３の半導体記憶装置の製造方法は、
前記プレート電極１３上にＳｉＮ膜を形成する工程と、
前記ＳｉＮ膜をストッパにして前記ウエットエッチング
を行う工程とを有している。
前記プレート電極１３上にＳｉＮ膜を形成する工程と、
前記ＳｉＮ膜をストッパにして前記ウエットエッチング
を行う工程とを有している。
【００１１】請求項４の半導体記憶装置の製造方法は、
前記層間絶縁膜４１の段差部に第２のマスク層５２を形
成する工程と、前記第１のマスク層４２の端縁が前記第
２のマスク層５２上に位置する様に前記第１のマスク層
４２をパターニングする工程と、前記第１及び第２のマ
スク層４２、５２をマスクにして前記ウエットエッチン
グを行う工程とを有している。
前記層間絶縁膜４１の段差部に第２のマスク層５２を形
成する工程と、前記第１のマスク層４２の端縁が前記第
２のマスク層５２上に位置する様に前記第１のマスク層
４２をパターニングする工程と、前記第１及び第２のマ
スク層４２、５２をマスクにして前記ウエットエッチン
グを行う工程とを有している。
【００１２】請求項５の半導体記憶装置の製造方法は、
前記ウエットエッチングの代わりに異方性ドライエッチ
ングを行う。
前記ウエットエッチングの代わりに異方性ドライエッチ
ングを行う。
【００１３】
【作用】請求項１の半導体記憶装置の製造方法では、メ
モリセルを構成するキャパシタ１１を形成したことに起
因するメモリセルアレイ部１５と周辺回路部１６との段
差２３が、周辺回路部１６にのみ残した層間絶縁膜４１
によって緩和される。このため、キャパシタ１１を形成
した後のリソグラフィ工程における露光時でもフォーカ
ス余裕が大きく、微細な配線２４、２５等を容易にパタ
ーニングすることができる。
モリセルを構成するキャパシタ１１を形成したことに起
因するメモリセルアレイ部１５と周辺回路部１６との段
差２３が、周辺回路部１６にのみ残した層間絶縁膜４１
によって緩和される。このため、キャパシタ１１を形成
した後のリソグラフィ工程における露光時でもフォーカ
ス余裕が大きく、微細な配線２４、２５等を容易にパタ
ーニングすることができる。
【００１４】請求項２または３の半導体記憶装置の製造
方法では、メモリセルアレイ部１５の全体を覆うストッ
パを用いて層間絶縁膜４１をウエットエッチングしてい
るので、メモリセルアレイ部１５の層間絶縁膜４１を容
易に除去することができ、メモリセルアレイ部１５と周
辺回路部１６との段差を容易に緩和させることができ
る。
方法では、メモリセルアレイ部１５の全体を覆うストッ
パを用いて層間絶縁膜４１をウエットエッチングしてい
るので、メモリセルアレイ部１５の層間絶縁膜４１を容
易に除去することができ、メモリセルアレイ部１５と周
辺回路部１６との段差を容易に緩和させることができ
る。
【００１５】請求項４または５の半導体記憶装置の製造
方法では、層間絶縁膜４１上に形成した第２のマスク層
５２に対する全面エッチバック等によって、この第２の
マスク層５２を層間絶縁膜４１の段差部に自己整合的に
形成することができる。このため、第１のマスク層４２
の端縁が第２のマスク層５２上にさえ位置していれば、
層間絶縁膜４１のうちでメモリセルアレイ部１５の段差
の高い部分のみを正確に除去することができる。従っ
て、マスク層４２、５２のパターニングに際しての合わ
せずれ余裕が大きく、メモリセルアレイ部１５と周辺回
路部１６との段差を容易に緩和させることができる。
方法では、層間絶縁膜４１上に形成した第２のマスク層
５２に対する全面エッチバック等によって、この第２の
マスク層５２を層間絶縁膜４１の段差部に自己整合的に
形成することができる。このため、第１のマスク層４２
の端縁が第２のマスク層５２上にさえ位置していれば、
層間絶縁膜４１のうちでメモリセルアレイ部１５の段差
の高い部分のみを正確に除去することができる。従っ
て、マスク層４２、５２のパターニングに際しての合わ
せずれ余裕が大きく、メモリセルアレイ部１５と周辺回
路部１６との段差を容易に緩和させることができる。
【００１６】
【実施例】以下、本願の発明の第１〜第４実施例を、図
１〜１４を参照しながら説明する。なお、図１５〜１８
に示した第１及び第２従来例と共通する構成部分には、
同一の符号を付してある。
１〜１４を参照しながら説明する。なお、図１５〜１８
に示した第１及び第２従来例と共通する構成部分には、
同一の符号を付してある。
【００１７】図１〜３は、キャパシタを形成した後にビ
ット線を形成する積層キャパシタ型ＤＲＡＭの製造に適
用した第１実施例を示している。この第１実施例では、
Ｓｉ基板１４の表面にＬＯＣＯＳ法等で素子分離用のＳ
ｉＯ2 膜２２を成長させ、このＳｉＯ2 膜２２に囲まれ
ている素子活性領域の表面にゲート酸化膜としてのＳｉ
Ｏ2 膜２８を形成する。そして、メモリセルアレイ部１
５ではワード線になるゲート電極２７を、タングステン
ポリサイド膜等で形成する。
ット線を形成する積層キャパシタ型ＤＲＡＭの製造に適
用した第１実施例を示している。この第１実施例では、
Ｓｉ基板１４の表面にＬＯＣＯＳ法等で素子分離用のＳ
ｉＯ2 膜２２を成長させ、このＳｉＯ2 膜２２に囲まれ
ている素子活性領域の表面にゲート酸化膜としてのＳｉ
Ｏ2 膜２８を形成する。そして、メモリセルアレイ部１
５ではワード線になるゲート電極２７を、タングステン
ポリサイド膜等で形成する。
【００１８】その後、ゲート電極２７とＳｉＯ2 膜２２
とをマスクにして、素子活性領域の表面におけるＮ型不
純物の濃度が１０17〜１０19ｃｍ-3程度になる様にこの
Ｎ型不純物をＳｉ基板１４にイオン注入して、Ｎ- 型の
拡散層３１ａ〜３１ｄを形成する。ここまでの工程で、
メモリセルアレイ部１５でメモリセルを構成するトラン
ジスタ３２が完成する。
とをマスクにして、素子活性領域の表面におけるＮ型不
純物の濃度が１０17〜１０19ｃｍ-3程度になる様にこの
Ｎ型不純物をＳｉ基板１４にイオン注入して、Ｎ- 型の
拡散層３１ａ〜３１ｄを形成する。ここまでの工程で、
メモリセルアレイ部１５でメモリセルを構成するトラン
ジスタ３２が完成する。
【００１９】その後、ＳｉＯ2 膜、ＳｉＮ膜または多結
晶Ｓｉ膜等をＣＶＤ法で堆積させ且つエッチバックし
て、これらの膜から成る側壁３３をゲート電極２７の側
部に形成する。そして、ゲート電極２７と側壁３３とＳ
ｉＯ2 膜２２とをマスクにして、周辺回路部１６の素子
活性領域の表面におけるＮ型不純物の濃度が１０19ｃｍ
-3以上になる様にこのＮ型不純物をＳｉ基板１４にイオ
ン注入し且つ熱処理して、Ｎ+ 型の拡散層３４ａ、３４
ｂを形成する。ここまでの工程で、周辺回路部１６のト
ランジスタ３５が完成する。
晶Ｓｉ膜等をＣＶＤ法で堆積させ且つエッチバックし
て、これらの膜から成る側壁３３をゲート電極２７の側
部に形成する。そして、ゲート電極２７と側壁３３とＳ
ｉＯ2 膜２２とをマスクにして、周辺回路部１６の素子
活性領域の表面におけるＮ型不純物の濃度が１０19ｃｍ
-3以上になる様にこのＮ型不純物をＳｉ基板１４にイオ
ン注入し且つ熱処理して、Ｎ+ 型の拡散層３４ａ、３４
ｂを形成する。ここまでの工程で、周辺回路部１６のト
ランジスタ３５が完成する。
【００２０】その後、不純物を含まないＳｉＯ2 膜、Ｐ
ＳＧ膜、ＢＰＳＧ膜、ＳｉＮ膜またはこれらを組み合わ
せた膜をＣＶＤ法で堆積させて層間絶縁膜３６を形成
し、拡散層３１ｂに達するコンタクト孔３７を層間絶縁
膜３６に開孔する。
ＳＧ膜、ＢＰＳＧ膜、ＳｉＮ膜またはこれらを組み合わ
せた膜をＣＶＤ法で堆積させて層間絶縁膜３６を形成
し、拡散層３１ｂに達するコンタクト孔３７を層間絶縁
膜３６に開孔する。
【００２１】そして、コンタクト孔３７を介して拡散層
３１ｂにコンタクトする様に、膜厚が数百ｎｍ〜１μｍ
程度で１０19ｃｍ-3以上のＮ型の不純物を含む多結晶Ｓ
ｉ膜をパターニングして、記憶ノード電極１２を形成す
る。なお、この記憶ノード電極１２の形状は、図１に示
す様な直方体に近い形状のみならず、フィン構造やシリ
ンダ構造等であってもよい。
３１ｂにコンタクトする様に、膜厚が数百ｎｍ〜１μｍ
程度で１０19ｃｍ-3以上のＮ型の不純物を含む多結晶Ｓ
ｉ膜をパターニングして、記憶ノード電極１２を形成す
る。なお、この記憶ノード電極１２の形状は、図１に示
す様な直方体に近い形状のみならず、フィン構造やシリ
ンダ構造等であってもよい。
【００２２】その後、ＳｉＯ2 膜、ＳｉＮ膜またはＴａ
2 Ｏ5 膜等の誘電体膜３８をＣＶＤ法やスパッタ法等で
堆積させ、更に誘電体膜３８上に多結晶Ｓｉ膜を堆積さ
せ、この多結晶Ｓｉ膜に不純物を導入する。そして、こ
れらをパターニングして、不純物を含む多結晶Ｓｉ膜か
ら成るプレート電極１３を形成する。ここまでの工程
で、メモリセルアレイ部１５でメモリセルを構成するキ
ャパシタ１１が完成する。
2 Ｏ5 膜等の誘電体膜３８をＣＶＤ法やスパッタ法等で
堆積させ、更に誘電体膜３８上に多結晶Ｓｉ膜を堆積さ
せ、この多結晶Ｓｉ膜に不純物を導入する。そして、こ
れらをパターニングして、不純物を含む多結晶Ｓｉ膜か
ら成るプレート電極１３を形成する。ここまでの工程
で、メモリセルアレイ部１５でメモリセルを構成するキ
ャパシタ１１が完成する。
【００２３】但し、この時のパターニングではプレート
電極１３のうちで拡散層３１ａとビット線とのコンタク
ト部における部分は除去せず、従ってプレート電極１３
はメモリセルアレイ部１５の全体を覆う。なお、図１か
らも明らかな様に、記憶ノード電極１２とプレート電極
１３との膜厚の和が、キャパシタ１１を形成した後の段
差２３になっている。
電極１３のうちで拡散層３１ａとビット線とのコンタク
ト部における部分は除去せず、従ってプレート電極１３
はメモリセルアレイ部１５の全体を覆う。なお、図１か
らも明らかな様に、記憶ノード電極１２とプレート電極
１３との膜厚の和が、キャパシタ１１を形成した後の段
差２３になっている。
【００２４】次に、図２に示す様に、不純物を含まない
ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜またはこれらを組み
合わせた膜をＣＶＤ法で堆積させて層間絶縁膜４１を形
成し、この層間絶縁膜４１上に塗布したレジスト４２の
うちでメモリセルアレイ部１５上の部分を開孔する。層
間絶縁膜４１の膜厚は、数百ｎｍ〜数μｍの範囲であっ
て、段差２３に等しい程度にする。
ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜またはこれらを組み
合わせた膜をＣＶＤ法で堆積させて層間絶縁膜４１を形
成し、この層間絶縁膜４１上に塗布したレジスト４２の
うちでメモリセルアレイ部１５上の部分を開孔する。層
間絶縁膜４１の膜厚は、数百ｎｍ〜数μｍの範囲であっ
て、段差２３に等しい程度にする。
【００２５】そして、レジスト４２をマスクにすると共
にプレート電極１３をストッパにして、弗酸を含む薬液
で層間絶縁膜４１をウエットエッチングする。なお、プ
レート電極１３上にＳｉＮ膜（図示せず）を堆積させ、
このＳｉＮ膜をウエットエッチングのストッパにしても
よい。
にプレート電極１３をストッパにして、弗酸を含む薬液
で層間絶縁膜４１をウエットエッチングする。なお、プ
レート電極１３上にＳｉＮ膜（図示せず）を堆積させ、
このＳｉＮ膜をウエットエッチングのストッパにしても
よい。
【００２６】次に、図３に示す様に、プレート電極１３
のうちで拡散層３１ａとビット線とのコンタクト部にお
ける部分を除去した後、不純物を含まないＳｉＯ2 膜、
ＰＳＧ膜、ＳｉＮ膜またはこれらを組み合わせた膜とＢ
ＰＳＧ膜とをＣＶＤ法で堆積させて層間絶縁膜４３を形
成する。そして、ＢＰＳＧ膜を高温熱処理でフローさせ
て層間絶縁膜４３を平坦化した後、拡散層３１ａ、３４
ｂに達するコンタクト孔４４、４５を層間絶縁膜４３等
に開孔する。
のうちで拡散層３１ａとビット線とのコンタクト部にお
ける部分を除去した後、不純物を含まないＳｉＯ2 膜、
ＰＳＧ膜、ＳｉＮ膜またはこれらを組み合わせた膜とＢ
ＰＳＧ膜とをＣＶＤ法で堆積させて層間絶縁膜４３を形
成する。そして、ＢＰＳＧ膜を高温熱処理でフローさせ
て層間絶縁膜４３を平坦化した後、拡散層３１ａ、３４
ｂに達するコンタクト孔４４、４５を層間絶縁膜４３等
に開孔する。
【００２７】その後、Ｗ、Ｍｏ、Ｔｉ、Ｔａまたはこれ
らのシリサイドやポリサイドの膜をパターニングして、
コンタクト孔４４、４５を介して拡散層３１ａ、３４ｂ
にコンタクトするビット線２４を形成し、不純物を含ま
ないＳｉＯ2 膜、ＰＳＧ膜、ＳｉＮ膜またはこれらを組
み合わせた膜とＢＰＳＧ膜とをＣＶＤ法で堆積させて、
層間絶縁膜４６を形成する。そして、ＢＰＳＧ膜を高温
熱処理でフローさせて層間絶縁膜４６を平坦化した後、
ビット線２４に達するコンタクト孔４７を層間絶縁膜４
６に開孔する。
らのシリサイドやポリサイドの膜をパターニングして、
コンタクト孔４４、４５を介して拡散層３１ａ、３４ｂ
にコンタクトするビット線２４を形成し、不純物を含ま
ないＳｉＯ2 膜、ＰＳＧ膜、ＳｉＮ膜またはこれらを組
み合わせた膜とＢＰＳＧ膜とをＣＶＤ法で堆積させて、
層間絶縁膜４６を形成する。そして、ＢＰＳＧ膜を高温
熱処理でフローさせて層間絶縁膜４６を平坦化した後、
ビット線２４に達するコンタクト孔４７を層間絶縁膜４
６に開孔する。
【００２８】その後、ＡｌＳｉまたはＡｌＳｉＣｕとＴ
ｉまたはＴｉＯＮとの複合膜であるＡｌ配線２５をパタ
ーニングし、ＳｉＮ膜やＳｉＯＮ膜等で表面保護膜４８
を形成して、ＤＲＡＭを完成させる。なお、このＤＲＡ
ＭではＡｌ配線２５が１層であるが、複数層のＡｌ配線
を用いてもよい。
ｉまたはＴｉＯＮとの複合膜であるＡｌ配線２５をパタ
ーニングし、ＳｉＮ膜やＳｉＯＮ膜等で表面保護膜４８
を形成して、ＤＲＡＭを完成させる。なお、このＤＲＡ
ＭではＡｌ配線２５が１層であるが、複数層のＡｌ配線
を用いてもよい。
【００２９】以上の様な第１実施例では、キャパシタ１
１の記憶ノード電極１２とプレート電極１３とに起因す
る段差２３を、周辺回路部１６に残した層間絶縁膜４１
で緩和している。このため、記憶ノード電極１２を立体
化して段差２３を１．０μｍ程度と大きくしても、ビッ
ト線２４やＡｌ配線２５をパターニングするためのリソ
グラフィ工程における露光時のフォーカス余裕が大き
く、これらを容易にパターニングすることができる。
１の記憶ノード電極１２とプレート電極１３とに起因す
る段差２３を、周辺回路部１６に残した層間絶縁膜４１
で緩和している。このため、記憶ノード電極１２を立体
化して段差２３を１．０μｍ程度と大きくしても、ビッ
ト線２４やＡｌ配線２５をパターニングするためのリソ
グラフィ工程における露光時のフォーカス余裕が大き
く、これらを容易にパターニングすることができる。
【００３０】図４〜６は、ビット線２４を形成した後に
キャパシタ１１を形成する所謂ビット線シールド型の積
層キャパシタ型ＤＲＡＭの製造に適用した第２実施例を
示している。この第２実施例も、ビット線２４を形成し
た後にキャパシタ１１を形成すること以外は、上述の第
１実施例と実質的に同様の工程を実行する。
キャパシタ１１を形成する所謂ビット線シールド型の積
層キャパシタ型ＤＲＡＭの製造に適用した第２実施例を
示している。この第２実施例も、ビット線２４を形成し
た後にキャパシタ１１を形成すること以外は、上述の第
１実施例と実質的に同様の工程を実行する。
【００３１】但し、この第２実施例では、図６に示す様
に、キャパシタ１１の記憶ノード電極１２とプレート電
極１３とに起因する段差２３の影響をＡｌ配線２５用の
コンタクト孔４７が受け、コンタクト孔４７のアスペク
ト比が大きくなるので、このコンタクト孔４７をタング
ステンプラグ５１で埋める。
に、キャパシタ１１の記憶ノード電極１２とプレート電
極１３とに起因する段差２３の影響をＡｌ配線２５用の
コンタクト孔４７が受け、コンタクト孔４７のアスペク
ト比が大きくなるので、このコンタクト孔４７をタング
ステンプラグ５１で埋める。
【００３２】ところで、図１〜３及び図４〜６に示した
上述の第１及び第２実施例では、層間絶縁膜４１をウエ
ットエッチングする際のマスクであるレジスト４２を自
己整合的にはパターニングしていないので、図７に示す
様に、このレジスト４２のパターンが下地のパターンに
対して例えばメモリセルアレイ部１５側へずれる可能性
がある。
上述の第１及び第２実施例では、層間絶縁膜４１をウエ
ットエッチングする際のマスクであるレジスト４２を自
己整合的にはパターニングしていないので、図７に示す
様に、このレジスト４２のパターンが下地のパターンに
対して例えばメモリセルアレイ部１５側へずれる可能性
がある。
【００３３】この結果、図８に示す様に、メモリセルア
レイ部１５と周辺回路部１６との境界部で層間絶縁膜４
１に突起部４１ａが形成され、この突起部４１ａのため
に段差が形成される。このため、キャパシタ１１よりも
上層のビット線２４等の配線のパターニングが困難にな
る。
レイ部１５と周辺回路部１６との境界部で層間絶縁膜４
１に突起部４１ａが形成され、この突起部４１ａのため
に段差が形成される。このため、キャパシタ１１よりも
上層のビット線２４等の配線のパターニングが困難にな
る。
【００３４】図９〜１１は、キャパシタを形成した後に
ビット線を形成する積層キャパシタ型ＤＲＡＭの製造に
際して上述の課題を解決した第３実施例を示している。
この第３実施例でも、図９に示す様に、層間絶縁膜４１
の形成までは、上述の第１実施例と略同様の工程を実行
する。但し、層間絶縁膜４１はＳｉＮ膜で形成されてい
てもよく、また、プレート電極１３のうちで拡散層３１
ａとビット線とのコンタクト部における部分も除去して
おく。
ビット線を形成する積層キャパシタ型ＤＲＡＭの製造に
際して上述の課題を解決した第３実施例を示している。
この第３実施例でも、図９に示す様に、層間絶縁膜４１
の形成までは、上述の第１実施例と略同様の工程を実行
する。但し、層間絶縁膜４１はＳｉＮ膜で形成されてい
てもよく、また、プレート電極１３のうちで拡散層３１
ａとビット線とのコンタクト部における部分も除去して
おく。
【００３５】その後、レジスト５２を数百ｎｍ〜数μｍ
の厚さに塗布し、Ｏ2 またはＣＦ4＋Ｏ2 を用いてレジ
スト５２をエッチバックして、このレジスト５２を段差
部にのみ自己整合的に残す。なお、レジスト５２の代わ
りにポリイミド樹脂等を用いてもよい。
の厚さに塗布し、Ｏ2 またはＣＦ4＋Ｏ2 を用いてレジ
スト５２をエッチバックして、このレジスト５２を段差
部にのみ自己整合的に残す。なお、レジスト５２の代わ
りにポリイミド樹脂等を用いてもよい。
【００３６】次に、図１０に示す様に、周辺回路部１６
のみを覆い且つ端縁がレジスト５２上に位置する様にレ
ジスト４２をパターニングする。この様にレジスト４２
の端縁がレジスト５２上にさえ位置していれば、レジス
ト４２が位置ずれしても、レジスト４２、５２の論理和
のパターンは位置ずれしない。
のみを覆い且つ端縁がレジスト５２上に位置する様にレ
ジスト４２をパターニングする。この様にレジスト４２
の端縁がレジスト５２上にさえ位置していれば、レジス
ト４２が位置ずれしても、レジスト４２、５２の論理和
のパターンは位置ずれしない。
【００３７】従って、レジスト４２、５２をマスクにし
て層間絶縁膜４１を異方性ドライエッチングすれば、層
間絶縁膜４１のうちでキャパシタ１１上の段差の高い部
分のみが正確に除去されると共に、拡散層３１ａとビッ
ト線２４とのコンタクト部にも層間絶縁膜４１が埋め込
まれて、メモリセルアレイ部１５と周辺回路部１６との
全体が平坦化される。その後、図１１に示す様に、第１
実施例と同様の工程を経て、ＤＲＡＭを完成させる。
て層間絶縁膜４１を異方性ドライエッチングすれば、層
間絶縁膜４１のうちでキャパシタ１１上の段差の高い部
分のみが正確に除去されると共に、拡散層３１ａとビッ
ト線２４とのコンタクト部にも層間絶縁膜４１が埋め込
まれて、メモリセルアレイ部１５と周辺回路部１６との
全体が平坦化される。その後、図１１に示す様に、第１
実施例と同様の工程を経て、ＤＲＡＭを完成させる。
【００３８】図１２〜１４は、ビット線２４を形成した
後にキャパシタ１１を形成する所謂ビット線シールド型
の積層キャパシタ型ＤＲＡＭの製造に適用した第４実施
例を示している。この第４実施例は、メモリセルアレイ
部１５の層間絶縁膜４１を除去する際に、図９〜１１に
示した第３実施例と同様にレジスト４２、５２をマスク
にすると共に、図４〜６に示した第２実施例と同様にプ
レート電極１３をストッパにしてウエットエッチングを
行う。
後にキャパシタ１１を形成する所謂ビット線シールド型
の積層キャパシタ型ＤＲＡＭの製造に適用した第４実施
例を示している。この第４実施例は、メモリセルアレイ
部１５の層間絶縁膜４１を除去する際に、図９〜１１に
示した第３実施例と同様にレジスト４２、５２をマスク
にすると共に、図４〜６に示した第２実施例と同様にプ
レート電極１３をストッパにしてウエットエッチングを
行う。
【００３９】
【発明の効果】請求項１の半導体記憶装置の製造方法で
は、メモリセルを構成するキャパシタを形成した後のリ
ソグラフィ工程における露光時でもフォーカス余裕が大
きく、微細な配線等を容易にパターニングすることがで
きるで、高い歩留りで半導体記憶装置を製造することが
できる。
は、メモリセルを構成するキャパシタを形成した後のリ
ソグラフィ工程における露光時でもフォーカス余裕が大
きく、微細な配線等を容易にパターニングすることがで
きるで、高い歩留りで半導体記憶装置を製造することが
できる。
【００４０】請求項２〜５の半導体記憶装置の製造方法
では、メモリセルアレイ部と周辺回路部との段差を容易
に緩和させることができるので、メモリセルを構成する
キャパシタを形成した後のリソグラフィ工程における露
光時でもフォーカス余裕が大きいために、微細な配線等
を容易にパターニングすることができて歩留りが高い半
導体記憶装置を、効率的に製造することができる。
では、メモリセルアレイ部と周辺回路部との段差を容易
に緩和させることができるので、メモリセルを構成する
キャパシタを形成した後のリソグラフィ工程における露
光時でもフォーカス余裕が大きいために、微細な配線等
を容易にパターニングすることができて歩留りが高い半
導体記憶装置を、効率的に製造することができる。
【図１】本願の発明の第１実施例の始期の工程にあるＤ
ＲＡＭの側断面図である。
ＲＡＭの側断面図である。
【図２】第１実施例の中期の工程にあるＤＲＡＭの側断
面図である。
面図である。
【図３】第１実施例の終期の工程にあるＤＲＡＭの側断
面図である。
面図である。
【図４】本願の発明の第２実施例の始期の工程にあるＤ
ＲＡＭの側断面図である。
ＲＡＭの側断面図である。
【図５】第２実施例の中期の工程にあるＤＲＡＭの側断
面図である。
面図である。
【図６】第２実施例の終期の工程にあるＤＲＡＭの側断
面図である。
面図である。
【図７】第１及び第２実施例で課題を生じ得る場合の工
程にあるＤＲＡＭの側断面図である。
程にあるＤＲＡＭの側断面図である。
【図８】図７に続く工程にあるＤＲＡＭの側断面図であ
る。
る。
【図９】本願の発明の第３実施例の始期の工程にあるＤ
ＲＡＭの側断面図である。
ＲＡＭの側断面図である。
【図１０】第３実施例の中期の工程にあるＤＲＡＭの側
断面図である。
断面図である。
【図１１】第３実施例の終期の工程にあるＤＲＡＭの側
断面図である。
断面図である。
【図１２】本願の発明の第４実施例の始期の工程にある
ＤＲＡＭの側断面図である。
ＤＲＡＭの側断面図である。
【図１３】第４実施例の中期の工程にあるＤＲＡＭの側
断面図である。
断面図である。
【図１４】第４実施例の終期の工程にあるＤＲＡＭの側
断面図である。
断面図である。
【図１５】本願の発明の第１従来例で製造したＤＲＡＭ
の側断面図である。
の側断面図である。
【図１６】本願の発明の第２従来例で製造したＤＲＡＭ
の側断面図である。
の側断面図である。
【図１７】第２従来例の始期の工程を示す側断面図であ
る。
る。
【図１８】図１７に続く工程を示す側断面図である。
１１ キャパシタ １３ プレート電極 １５ メモリセルアレイ部 １６ 周辺回路部 ３２ トランジスタ ４１ 層間絶縁膜 ４２ レジスト ５２ レジスト
Claims (5)
- 【請求項１】 メモリセルアレイ部と周辺回路部とを有
しており、トランジスタとキャパシタとでメモリセルが
構成されている半導体記憶装置の製造方法において、 前記キャパシタの上層に層間絶縁膜を形成する工程と、 前記周辺回路部のみを覆う第１のマスク層をマスクにし
て前記メモリセルアレイ部の前記層間絶縁膜を除去する
工程とを有する半導体記憶装置の製造方法。 - 【請求項２】 前記メモリセルアレイ部の全体を覆うパ
ターンに前記キャパシタのプレート電極を形成する工程
と、 前記パターンの前記プレート電極をストッパにしたウエ
ットエッチングで前記除去を行う工程とを有する請求項
１記載の半導体記憶装置の製造方法。 - 【請求項３】 前記プレート電極上にＳｉＮ膜を形成す
る工程と、 前記ＳｉＮ膜をストッパにして前記ウエットエッチング
を行う工程とを有する請求項２記載の半導体記憶装置の
製造方法。 - 【請求項４】 前記層間絶縁膜の段差部に第２のマスク
層を形成する工程と、 前記第１のマスク層の端縁が前記第２のマスク層上に位
置する様に前記第１のマスク層をパターニングする工程
と、 前記第１及び第２のマスク層をマスクにして前記ウエッ
トエッチングを行う工程とを有する請求項２または３記
載の半導体記憶装置の製造方法。 - 【請求項５】 前記ウエットエッチングの代わりに異方
性ドライエッチングを行う請求項４記載の半導体記憶装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17917492A JP3230696B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体記憶装置の製造方法 |
| KR1019930010290A KR100286109B1 (ko) | 1992-06-11 | 1993-06-08 | 반도체기억장치의 제조방법 |
| EP93109315A EP0573996B1 (en) | 1992-06-12 | 1993-06-09 | Method of manufacturing a semiconductor memory device |
| US08/073,523 US5332687A (en) | 1992-06-12 | 1993-06-09 | Method of manufacturing a semiconductor memory having a memory cell array and a peripheral circuit portion so as to improve the characteristics of the device |
| DE69324524T DE69324524T2 (de) | 1992-06-12 | 1993-06-09 | Verfahren zur Herstellung eines Halbleiter-Speicherbauteils |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17917492A JP3230696B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347389A true JPH05347389A (ja) | 1993-12-27 |
| JP3230696B2 JP3230696B2 (ja) | 2001-11-19 |
Family
ID=16061235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17917492A Expired - Fee Related JP3230696B2 (ja) | 1992-06-11 | 1992-06-12 | 半導体記憶装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5332687A (ja) |
| EP (1) | EP0573996B1 (ja) |
| JP (1) | JP3230696B2 (ja) |
| KR (1) | KR100286109B1 (ja) |
| DE (1) | DE69324524T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5872060A (en) * | 1995-11-02 | 1999-02-16 | Texas Instruments Incorporated | Semiconductor device manufacturing method |
| DE69531089T2 (de) * | 1994-11-07 | 2004-05-13 | Texas Instruments Inc., Dallas | Verbesserungen an oder in Bezug auf halbleitende Anordnungen |
| US5786249A (en) * | 1996-03-07 | 1998-07-28 | Micron Technology, Inc. | Method of forming dram circuitry on a semiconductor substrate |
| KR19980060632A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
| US5930618A (en) * | 1997-08-04 | 1999-07-27 | United Microelectronics Corp. | Method of Making High-K Dielectrics for embedded DRAMS |
| JPH11345946A (ja) | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6110818A (en) * | 1998-07-15 | 2000-08-29 | Philips Electronics North America Corp. | Semiconductor device with gate electrodes for sub-micron applications and fabrication thereof |
| US6208004B1 (en) | 1998-08-19 | 2001-03-27 | Philips Semiconductor, Inc. | Semiconductor device with high-temperature-stable gate electrode for sub-micron applications and fabrication thereof |
| KR20010057669A (ko) | 1999-12-23 | 2001-07-05 | 한신혁 | 적층형 캐패시터를 갖는 반도체 장치의 제조 방법 |
| US7838427B2 (en) * | 2006-01-13 | 2010-11-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for planarization |
| EP2250526A4 (en) * | 2008-01-14 | 2013-08-21 | Focal Point Energy Inc | SOLAR SENSITIVE MEMBRANE SENSOR WITH SUPPORTING EDGE |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4642162A (en) * | 1986-01-02 | 1987-02-10 | Honeywell Inc. | Planarization of dielectric layers in integrated circuits |
| US4836885A (en) * | 1988-05-03 | 1989-06-06 | International Business Machines Corporation | Planarization process for wide trench isolation |
| JP2671466B2 (ja) * | 1988-12-15 | 1997-10-29 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2768758B2 (ja) * | 1989-10-04 | 1998-06-25 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US5030585A (en) * | 1990-03-22 | 1991-07-09 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating selective self-aligned silicidation of conductive regions and nitride blanket protection of N-channel regions during P-channel gate spacer formation |
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5240872A (en) * | 1990-05-02 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions |
| US5077234A (en) * | 1990-06-29 | 1991-12-31 | Digital Equipment Corporation | Planarization process utilizing three resist layers |
| JPH0482263A (ja) * | 1990-07-25 | 1992-03-16 | Sharp Corp | 半導体記憶装置 |
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1992
- 1992-06-12 JP JP17917492A patent/JP3230696B2/ja not_active Expired - Fee Related
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1993
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