JP3305483B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＭＯＳダイナミックラ
ンダムアクセスメモリーに関するものであり、特にビッ
ト線シールドタイプのスタックトキャパシタにおけるキ
ャパシタ下部電極の構造および形成方法に関するもので
ある。

【０００２】

【従来の技術】ＭＯＳダイナミックランダムアクセスメ
モリー（以下ＤＲＡＭと称す）は１世代に４倍というス
ピードでプロセス技術者と回路設計者との密接な協力の
もとに集積化されてきている。しかし、高集積化による
メモリセル縮小化に伴って様々な問題が発生してきてお
り、微細加工技術に代表される種々の要素技術に加えて
新たなデバイス技術の開発が試みられてきている。

【０００３】図７はＤＲＡＭの平面図である。図におい
てＭは図８に示すキャパシタ下部電極１９とキャパシタ
下部電極１９を基板１に接続するためのコンタクトホー
ル１６との間に必要なマージン、ｘはキャパシタ下部電
極間隔、Ｙはコンタクトホール１６の径である。

【０００４】図８および図９は従来のＤＲＡＭの構造を
示す断面図であり、図８は図７のＢ−Ｂ′断面、図９は
図７のＡ−Ａ′断面である。又、図１０は図８に示す従
来のＤＲＡＭの製造方法を示す工程断面図であり、図１
１は図９に示す従来のＤＲＡＭのキャパシタ下部電極の
形成方法を示す断面図である。

【０００５】図１０（ａ）〜（ｅ）および図１１（ａ）
〜（ｃ）に従って順次説明を行う。まず図１０（ａ）に
示すように半導体基板（以下基板と称す）１上にＬＯＣ
ＯＳ法により分離酸化膜２を形成する。その後ゲート酸
化膜３，ゲート電極４を形成したのちゲート電極４をマ
スクとして比較的低濃度（１０^１６〜１０^１８／ｃ
ｍ^３）の不純物を注入して不純物領域５を形成する。そ
の後基板１全面にシリコン酸化膜を堆積させてＲＩＥ等
の異方性エッチングを施すことによりゲート電極４の側
壁にサイドウォール６を形成する。その後、比較的高濃
度（１０^１９〜１０^２０／ｃｍ^３）の不純物を注入し熱
処理を施してＬＤＤ構造をもつ不純物領域７を形成す
る。さらに基板１全面にシリコン酸化膜８を堆積させた
のち、レジスト９をマスクとしてシリコン酸化膜８にビ
ット線開口部１０を形成する。

【０００６】次に図１０（ｂ）に示すように、レジスト
９除去後全面に多結晶シリコン膜を堆積しビット線コン
タクト１０開口部にビット線１１を形成する。なお、図
１０（ｂ）以後図中の不純物領域５、７は図示を省略す
る。

【０００７】次に図１０（ｃ）に示すように、シリコン
酸化膜１２を全面に堆積したのちさらにＳＯＧ膜１３を
塗布しエッチバックを行ってシリコン酸化膜１２の平坦
化を図る。

【０００８】次に図１０（ｄ）に示すように、平坦化さ
れたシリコン酸化膜１２の全面に再度シリコン酸化膜１
２ａを堆積させて層間絶縁膜１４とする。次に図１０
（ｅ）および図１１（ａ）に示すように、レジストパタ
ーン１５を形成しレジストパターン１５をマスクとして
異方性エッチングを施しキャパシタ下部電極と基板１と
を接続するためのストレージノードコンタクトホール１
６を開口する。このときレジストパターン１５の抜き部
の幅はｙ_１５であり、ストレージノードコンタクトホー
ル１６の径Ｙとなるものである。

【０００９】その後、図１０（ｆ）および図１１（ｂ）
に示すようにレジストパターン１５除去後ストレージノ
ードコンタクトホール１６内を含む全面に多結晶シリコ
ン膜１７を堆積する。次に図１０（ｇ）および図１１
（ｃ）に示すようにレジストパターン１８を形成し、レ
ジストパターン１８をマスクとして多結晶シリコン膜１
７をエッチングしてキャパシタ下部電極１９を形成す
る。このとき図１１（ｃ）に示すようにレジストパター
ン１８の残し部の幅はレジストパターン１５の抜き部の
幅ｙ_１５よりマージン２Ｍ分大きく形成しており、キャ
パシタ下部電極１９はストレージノードコンタクトの径
Ｙに対してマージンＭを確保して形成されることにな
る。

【００１０】最後に図８および図９に示すようにレジス
トパターン１８を除去してキャパシタ誘電膜２０および
キャパシタ上部電極２１となる多結晶シリコン膜を形成
する。この後所定の工程を経て、キャパシタ下部電極１
９がストレージノードコンタクトの径Ｙに対してマージ
ンＭを有しているＤＲＡＭが完成する。

【００１１】

【発明が解決しようとする課題】従来のＤＲＡＭの製造
方法は以上のようであり、図７、図８、図９に示すよう
に特にビット線１１をキャパシタの下層に形成するビッ
トラインシールドタイプのスタックトキャパシタセルに
おいてはストレージノードコンタクトホール１６にキャ
パシタ下部電極１９を形成する際のマージンＭはＤＲＡ
Ｍの微細化高集積化に伴ってどんどん縮小化される傾向
にある。ところがキャパシタ下部電極１９間隔ｘやスト
レージノードコンタクトホール１６の径Ｙを製造するた
めの微細加工技術や各層間の重ね合わせ精度の向上に著
しい進歩が得られていないのが現状である。これらのこ
とから一連のＤＲＡＭ製造プロセスを経ている間にマー
ジンＭが消失するばかりでなくキャパシタ下部電極１９
幅がストレージノードコンタクトホール１６の径より小
さく形成されてしまい製造不良をおこすといった問題点
があった。

【００１２】この発明は上記のような問題点を解消する
ためになされたもので、ストレージノードコンタクトホ
ール１６にキャパシタ下部電極１９を形成する際のマー
ジンＭの値を充分確保することができるとともにキャパ
シタ容量を大きくすることができ、キャパシタ下部電極
１９を良好に形成することができるＤＲＡＭの構造およ
びその製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、絶縁膜上のキャパシタ下部電極の側壁
に導電膜よりなるサイドウォールを形成するとともに、
絶縁膜とキャパシタ下部電極との間にコンタクトホール
形成用マスクとして機能し、上記キャパシタ下部電極と
一体となる導電膜を備え、キャパシタ下部電極を構成し
ている導電膜のうち、コンタクトホール形成用マスク部
およびサイドウォール部の導電膜の不純物濃度をコンタ
クトホール内の導電膜のそれよりも高くするようにした
ものである。

【００１４】また、この発明の請求項２に係る半導体装
置は、キャパシタの下部電極が半導体基板との接続用の
コンタクトホールを形成するためのマスクとして機能
し、上記キャパシタ下部電極と一体となる導電膜と、上
記キャパシタ下部電極の側壁に形成された導電膜よりな
るサイドウォールとを備え、キャパシタ下部電極を構成
している導電膜のうち、コンタクトホール形成用マスク
部およびサイドウォール部の導電膜の不純物濃度をコン
タクトホール内の導電膜のそれよりも高くするようにし
たものである。

【００１５】更に、この発明の請求項３に係る半導体装
置は、キャパシタ下部電極の側壁に形成された導電膜よ
りなるサイドウォールの表面を凹凸状に形成するように
したものである。

【００１６】また、この発明の請求項４に係るキャパシ
タを有する半導体装置の製造方法は、表面が平坦化され
た第１の絶縁膜を形成し、上記第１の絶縁膜上に第１の
導電膜および第２の絶縁膜を順次形成する工程と、上記
第２の絶縁膜を第１のマスクを用いて開口した後、全面
に第３の絶縁膜を形成する工程と、上記第３の絶縁膜に
異方性エッチングを施すことにより上記第２の絶縁膜の
側壁に上記第３の絶縁膜よりなる第１のサイドウォール
を形成する工程と、上記第１のサイドウォールと第２の
絶縁膜とをマスクとして上記第１の導電膜を開口してコ
ンタクトホール形成用マスクを形成する工程と、上記コ
ンタクトホール形成用マスクを用いて上記第１の絶縁膜
中にコンタクトホールを形成する工程と、上記コンタク
トホール内を含む全面に第２の導電膜を形成する工程
と、上記第１のマスクと所定の寸法関係に設定された第
２のマスクを用いて上記第２の導電膜をその厚さの途中
までエッチングした後、全面に第３の導電膜を形成する
工程と、上記第３の導電膜および第２の導電膜に異方性
エッチングを施すことにより上記第２の導電膜側壁に上
記第３の導電膜よりなる第２のサイドウォールを形成し
てキャパシタ下部電極を形成する工程と、上記キャパシ
タ下部電極上に誘電膜を形成する工程と、上記誘電膜上
にキャパシタ上部電極を形成する工程とを備えたもので
ある。

【００１７】また、この発明の請求項５に係るキャパシ
タを有する半導体装置の製造方法は、表面が平坦化され
た第１の絶縁膜を形成する工程と、第１のマスクを用い
て上記第１の絶縁膜中にコンタクトホールを形成する工
程と、上記コンタクトホール内を含む全面に第２の導電
膜を形成する工程と、上記第１のマスクと所定の寸法関
係に設定された第２のマスクを用いて上記第２の導電膜
をその厚さの途中までエッチングした後、全面に第３の
導電膜を形成する工程と、上記第３の導電膜および第２
の導電膜に異方性エッチングを施すことにより上記第２
の導電膜側壁に上記第３の導電膜よりなる第２のサイド
ウォールを形成してキャパシタ下部電極を形成する工程
と、上記キャパシタ下部電極上に誘電膜を形成する工程
と、上記誘電膜上にキャパシタ上部電極を形成する工程
とを備えたものである。

【００１８】更に、この発明の請求項６に係るキャパシ
タを有する半導体装置の製造方法は、第３の導電膜をア
モルファスシリコンとするとともに、第２のサイドウォ
ールを形成した後熱処理を施すことより上記第２のサイ
ドウォール表面を凹凸状に形成するようにしたものであ
る。

【００１９】

【作用】この発明における半導体装置は、絶縁膜上のキ
ャパシタ下部電極の側壁に導電膜よりなるサイドウォー
ルを形成するようにしたので、キャパシタ下部電極の表
面積を増大でき、キャパシタ下部電極と半導体基板との
接続時におけるプロセスマージンを増やすことができ
る。

【００２０】また、絶縁膜とキャパシタ下部電極との間
にコンタクトホール形成用マスクとして機能し、上記キ
ャパシタ下部電極と一体となる導電膜を備えるようにし
たので、微細なコンタクトホールを形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やすことができる。

【００２１】また、キャパシタの下部電極が半導体基板
との接続用のコンタクトホールを形成するためのマスク
として機能し、上記キャパシタ下部電極と一体となる導
電膜と、上記キャパシタ下部電極の側壁に形成された導
電膜よりなるサイドウォールとを備えるようにしたの
で、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やし、キャパシタ下部電極の表
面積を増大できる。

【００２２】さらに、キャパシタ下部電極の側壁に形成
された導電膜よりなるサイドウォールの表面を凹凸状に
形成するようにしたので、キャパシタ下部電極の表面積
を増大でき、キャパシタ容量を大きくすることができ
る。

【００２３】また、この発明におけるキャパシタを有す
る半導体装置の製造方法は、第１の絶縁膜を形成し、上
記第１の絶縁膜上に第１の導電膜および第２の絶縁膜を
順次形成する工程と、上記第２の絶縁膜を第１のマスク
を用いて開口した後、全面に第３の絶縁膜を形成する工
程と、上記第３の絶縁膜に異方性エッチングを施すこと
により上記第２の絶縁膜の側壁に上記第３の絶縁膜より
なる第１のサイドウォールを形成する工程と、上記第１
のサイドウォールと第２の絶縁膜とをマスクとして上記
第１の導電膜を開口してコンタクトホール形成用マスク
を形成する工程と、上記コンタクトホール形成用マスク
を用いて上記第１の絶縁膜中にコンタクトホールを形成
する工程と、上記コンタクトホール内を含む全面に第２
の導電膜を形成する工程と、上記第１のマスクと所定の
寸法関係に設定された第２のマスクを用いて上記第２の
導電膜をその厚さの途中までエッチングした後、全面に
第３の導電膜を形成する工程と、上記第３の導電膜およ
び第２の導電膜に異方性エッチングを施すことにより上
記第２の導電膜側壁に上記第３の導電膜よりなる第２の
サイドウォールを形成してキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ上部電極を形成す
る工程とを備えるようにしたので、第１のマスクと第２
のマスクとが所定の寸法以上にズレて形成されたとして
もコンタクトホールが露出することがなく、第１および
第２のサイドウォール幅分だけキャパシタ下部電極と半
導体基板との接続時におけるプロセスマージンを増やす
ことができるとともにキャパシタ下部電極の表面積を増
やすことができる。

【００２４】また第１の絶縁膜を形成し、上記第１の絶
縁膜上に第１の導電膜および第２の絶縁膜を順次形成す
る工程と、上記第２の絶縁膜を第１のマスクを用いて開
口した後、全面に第３の絶縁膜を形成する工程と、上記
第３の絶縁膜に異方性エッチングを施すことにより上記
第２の絶縁膜の側壁に上記第３の絶縁膜よりなる第１の
サイドウォールを形成する工程と、上記第１のサイドウ
ォールと第２の絶縁膜とをマスクとして上記第１の導電
膜を開口してコンタクトホール形成用マスクを形成する
工程と、上記コンタクトホール形成用マスクを用いて上
記第１の絶縁膜中にコンタクトホールを形成する工程
と、上記コンタクトホール内を含む全面に第２の導電膜
を形成する工程と、上記第２の導電膜を上記第１のマス
クと所定の寸法関係に設定された第２のマスクを用いて
エッチングすることによりキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ下部電極を形成す
る工程とを備えるようにしたので、コンタクトホールを
第１のサイドウォール幅分だけ狭く形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを第１のサイドウォール幅分増やす
ことができる。

【００２５】また第１の絶縁膜を形成する工程と、第１
のマスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第１のマスク
と所定の寸法関係に設定された第２のマスクを用いて上
記第２の導電膜をその厚さの途中までエッチングした
後、全面に第３の導電膜を形成する工程と、上記第３の
導電膜および第２の導電膜に異方性エッチングを施すこ
とにより上記第２の導電膜側壁に上記第３の導電膜より
なる第２のサイドウォールを形成してキャパシタ下部電
極を形成する工程と、上記キャパシタ下部電極上に誘電
膜を形成する工程と、上記誘電膜上にキャパシタ上部電
極を形成する工程とを備えるようにしたので、第１のマ
スクと第２のマスクとが所定の寸法以上にズレて形成さ
れたとしてもコンタクトホールが露出することがなく、
キャパシタ下部電極を第２のサイドウォール幅分だけ大
きく形成することができ、キャパシタ下部電極と半導体
基板との接続時におけるプロセスマージンを第２のサイ
ドウォール幅分増やすことができる。

【００２６】また第２のマスクを用いて第２の導電膜を
エッチングする際にその厚さの途中でエッチングをとめ
ることなく第１の絶縁膜が露出するまでエッチングしそ
の後全面に第３の導電膜を形成するようにしたので、製
造工程を簡単なものにできる。

【００２７】さらに、第３の導電膜をアモルファスシリ
コンとするとともに、第２のサイドウォールを形成した
後熱処理を施すことより上記第２のサイドウォール表面
を凹凸状に形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ容量を大きくするこ
とができる。

【００２８】また、この発明の半導体装置は、キャパシ
タ下部電極を構成している導電膜のうち、コンタクトホ
ール形成用マスク部およびサイドウォール部の導電膜の
不純物濃度をコンタクトホール内の導電膜のそれよりも
高くするようにしたので、キャパシタ下部電極から基板
への不純物拡散を低減でき、ソースドレイン間分離耐圧
を低下させることなくキャパシタの利用効率を最大限に
保持できる。

【００２９】

【実施例】実施例１． 以下、この発明の実施例を図を用いて説明する。なお、
従来の技術の説明と重複する部分については適宜その説
明を省略する。

【００３０】図１および図２はこの発明のＤＲＡＭの構
造を示す断面図であり図１は図７のＢ−Ｂ′断面、図２
は図７のＡ−Ａ′断面である。又図３は図１に示すこの
発明のＤＲＡＭの製造方法を示す工程断面図であり、図
４は図２に示すこの発明のＤＲＡＭにおけるキャパシタ
下部電極の形成方法を示す工程断面図である。

【００３１】図３（ａ）〜（ｋ）および図４（ａ）〜
（ｇ）に従って順次説明を行う。まず図３（ａ）〜
（ｃ）に示すように、分離酸化膜２、ゲート電極４、ビ
ット線１１を形成した後、第１の絶縁膜の一部であるシ
リコン酸化膜１２を堆積してその上面を平坦化する工程
は従来例の図１０（ａ）〜（ｃ）と全く同工程であるの
でここでは詳細な説明は省略する。

【００３２】次に図３（ｄ）に示すように平坦化された
シリコン酸化膜１２の全面に第１の絶縁膜の一部となる
シリコン酸化膜１２ａ、第１の導電膜である第１の多結
晶シリコン膜２２，第２の絶縁膜であるシリコン酸化膜
２３を順次積層して３層膜を形成する。ここでこの第１
の多結晶シリコン膜２２は後工程におけるストレージノ
ードコンタクトホール１６形成時のマスクとして作用す
るものである。

【００３３】次に図３（ｅ）および図４（ａ）に示すよ
うに全面にレジストを塗布しストレージノードコンタク
トホール１６形成のための第１のマスクであるレジスト
パターン１５を形成する。このレジストパターン１５を
マスクとしてまず３層膜のうちのシリコン酸化膜２３に
ＲＩＥ等の異方性エッチングを施す。

【００３４】次に図３（ｆ）および図４（ｂ）に示すよ
うにレジストパターン１５を除去したのち全面に第３の
絶縁膜であるシリコン酸化膜２４を堆積する。

【００３５】次に図３（ｇ）および図４（ｃ）に示すよ
うに全面に異方性エッチングを施すことによりシリコン
酸化膜２３パターンの側壁にやはりシリコン酸化膜より
なる第１のサイドウォール２４ａを形成する。その後第
１のサイドウォール２４ａを有するシリコン酸化膜２３
をマスクとしてまず第１の多結晶シリコン膜２２を異方
性エッチングしてストレージノードコンタクトホール１
６用のマスクを形成する。この第１の多結晶シリコン膜
２２マスクの抜き部の幅ｙ_２２は従来のレジストパター
ン１５マスクの抜き部の幅ｙ_１５に比較すると両側の第
１のサイドウォール２４ａの幅約０．１５μｍ程度分つ
まり２Ｍ_１分約０．３μｍだけ縮小されたものとなる。

【００３６】次に図３（ｈ）および図４（ｄ）に示すよ
うにこの第１の多結晶シリコン膜２２マスクを用いて第
１の絶縁膜である層間絶縁膜１４等のシリコン酸化膜に
異方性エッチングを施すことにより基板１に到達するス
トレージノードコンタクトホール１６を開口する。この
ときコンタクトホール１６の径ｙ_２２はｙ_１５よりも２
Ｍ_１分だけ縮小されて形成される。また第１の多結晶シ
リコン膜２２マスク上のシリコン酸化膜２３、２４ａは
コンタクトホール１６形成と同時にエッチングされてし
まう。その後全面に第２の導電膜である第２の多結晶シ
リコン膜１７を堆積する。

【００３７】次に図３（ｉ）および図４（ｅ）に示すよ
うに、キャパシタ下部電極１９を形成するための第２の
マスクであるレジストパターン１８を形成する。このと
き図４（ｅ）に示すようにレジストパターン１８の残し
部の幅はレジストパターン１５の抜き部の幅ｙ_１５より
マージン２Ｍ分大きく形成されたものである。このレジ
ストパターン１８をマスクとして第２の多結晶シリコン
膜１７を途中まで異方性エッチングする。この様にすれ
ば、不測の事態でレジストパターン１８がストレージノ
ードコンタクトホール１６から大きくズレて形成されて
いたとしてもコンタクト不良をおこすことがない。

【００３８】次に図３（ｊ）および図４（ｆ）に示すよ
うにレジストパターン１８除去後さらに全面に第３の導
電膜である多結晶シリコン膜２５を堆積させる。

【００３９】次に図３（ｋ）および図４（ｇ）に示すよ
うに全面に異方性エッチングを施して多結晶シリコン膜
１７，２２，２５をエッチングしてキャパシタ下部電極
１９を形成する。このときキャパシタ下部電極１９は第
２の多結晶シリコン膜１７パターンの側壁に多結晶シリ
コン膜２５よりなる第２のサイドウォール２５ａが形成
され、第２の多結晶シリコン１７パターン底部には第１
の多結晶シリコン膜２２が形成されている構造となって
いる。従ってキャパシタ下部電極１９は、第２のサイド
ウォール２５ａの幅Ｍ_２約０．１５μｍ分従来のそれよ
りも大きく形成することができる。つまり、キャパシタ
下部電極１９は第２のサイドウォール２５ａ分表面積を
増やすことができ、かつキャパシタ下部電極１９とスト
レージノードコンタクトホール１６とのマージンは従来
のＭに対して常にストレージノードコンタクトホール１
６形成時のサイドウォール２４ａ幅Ｍ_１とキャパシタ下
部電極１９に形成したサイドウォール２５ａ幅Ｍ_２とが
加わることになり総マージンはＭ＋Ｍ_１＋Ｍ_２となりた
とえプロセス工程を経ていく中で、本来のマージンＭが
減少したり消失したとしてもＭ_１＋Ｍ_２のマージンは確
保されることになるのでプロセス条件が緩和されたもの
となる。

【００４０】その後、図１および図２に示すようにキャ
パシタ誘電膜２０およびキャパシタ上部電極２１となる
多結晶シリコン膜を堆積してＤＲＡＭのキャパシタ部を
完成する。

【００４１】実施例２． また上記実施例１では図４（ｅ）（ｆ）に示すようにキ
ャパシタ下部電極１９を形成する際、第２の多結晶シリ
コン膜１７を途中までエッチングしたのち全面にサイド
ウォール用の多結晶シリコン膜２５を形成した場合につ
いて説明したが、図５（ａ）に示すようにキャパシタ下
部電極１９形成のためのレジストパターン１８をマスク
として第２の多結晶シリコン膜１７および第１の多結晶
シリコン膜２２を層間絶縁膜１４が露出するまでエッチ
ングしたあと、図５（ｂ）に示すように全面に多結晶シ
リコン膜２５を形成したのちＲＩＥを行い、図５（ｃ）
で示すようにサイドウォール２５ａを形成してもよい。
この場合、製造工程が簡単になりレジストパターン１８
をマスクとしてエッチングされた第２の多結晶シリコン
膜１７がストレージノードコンタクトホール１６を被覆
して形成されていれば上記実施例１と同様の効果を奏す
る。

【００４２】実施例３． 上記実施例１および２では図４（ｆ）、図５（ｂ）に示
すようにキャパシタ下部電極１９の第２のサイドウォー
ル２５ａを多結晶シリコン膜２５で形成した場合につい
て説明したが、図６（ａ）（ｂ）に示すようにアモルフ
ァスシリコン（以下ａ−Ｓｉと称す）膜２６で形成して
もよい。この場合図６（ｃ）で示すようにキャパシタ下
部電極１９側壁にａ−Ｓｉのサイドウォール２６ａを形
成したのち炉やＲＴＡ等でアニール処理を行い、ａ−Ｓ
ｉサイドウォール２６ａの表面を凹凸状とする。その後
図６（ｄ）で示すように、図２と同様にしてキャパシタ
誘電膜２０およびキャパシタ上部電極２１を形成してキ
ャパシタ部を形成する。この場合キャパシタ下部電極１
９の表面積がより大きく形成できキャパシタ容量を増や
すことができる。

【００４３】実施例４． 上記実施例１、２、３ではキャパシタ下部電極１９を形
成する多結晶シリコン膜１７、２２、２５ａおよびａ−
Ｓｉ膜２６ａにおける不純物濃度について示さなかった
が、図２および図６（ｄ）においてキャパシタ下部電極
１９を構成している第２の多結晶シリコン膜１７、スト
レージノードコンタクトホール形成用マスクである第１
の多結晶シリコン膜２２、第１、第２のサイドウォール
２５ａ、２６ａの不純物濃度はストレージノードコンタ
クトホール用マスクの第１の多結晶シリコン膜２２と第
１、第２のサイドウォール２５ａ、２６ａとはおよそ４
〜７×１０^２０／ｃｍ^３とし、基板１と接している第２
の多結晶シリコン膜１７はその１／２程度のおよそ４×
１０^２０／ｃｍ^３以下とする。これは第１の多結晶シリ
コン膜２２と第１、第２のサイドウォール２５ａ、２６
ａとを基板１と接している第２の多結晶シリコン膜１７
より高濃度不純物層とすることによりキャパシタ下部電
極１９から基板１への不純物の拡散を防止でき、ソース
ドレイン間耐圧を低下させることなくキャパシタの利用
効率を最大限に保持できる効果がある。

【００４４】

【発明の効果】以上のように、この発明によれば絶縁膜
上のキャパシタ下部電極の側壁に導電膜よりなるサイド
ウォールを形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ下部電極と半導体基
板との接続時におけるプロセスマージンを増やすことが
できる。従ってプロセス条件の緩和が図れ、特性の良い
半導体装置を歩留まりよく製造できる効果がある。

【００４５】また、絶縁膜とキャパシタ下部電極との間
にコンタクトホール形成用マスクとして機能し、上記キ
ャパシタ下部電極と一体となる導電膜を備えるようにし
たので、微細なコンタクトホールを形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やすことができ、プロセス条件
の緩和が図れ歩留まりの向上を図れる効果がある。

【００４６】また、キャパシタの下部電極が半導体基板
との接続用のコンタクトホールを形成するためのマスク
として機能し、上記キャパシタ下部電極と一体となる導
電膜と、上記キャパシタ下部電極の側壁に形成された導
電膜よりなるサイドウォールとを備えるようにしたの
で、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やし、キャパシタ下部電極の表
面積を増大できる。従ってプロセス条件の緩和が図れ、
特性の良い半導体装置を歩留まりよく製造できる効果が
ある。

【００４７】さらに、キャパシタ下部電極の側壁に形成
された導電膜よりなるサイドウォールの表面を凹凸状に
形成するようにしたので、キャパシタ下部電極の表面積
を増大でき、キャパシタ容量を大きくすることができ
る。

【００４８】また、この発明におけるキャパシタを有す
る半導体装置の製造方法は、第１の絶縁膜を形成し、上
記第１の絶縁膜上に第１の導電膜および第２の絶縁膜を
順次形成する工程と、上記第２の絶縁膜を第１のマスク
を用いて開口した後、全面に第３の絶縁膜を形成する工
程と、上記第３の絶縁膜に異方性エッチングを施すこと
により上記第２の絶縁膜の側壁に上記第３の絶縁膜より
なる第１のサイドウォールを形成する工程と、上記第１
のサイドウォールと第２の絶縁膜とをマスクとして上記
第１の導電膜を開口してコンタクトホール形成用マスク
を形成する工程と、上記コンタクトホール形成用マスク
を用いて上記第１の絶縁膜中にコンタクトホールを形成
する工程と、上記コンタクトホール内を含む全面に第２
の導電膜を形成する工程と、上記第１のマスクと所定の
寸法関係に設定された第２のマスクを用いて上記第２の
導電膜をその厚さの途中までエッチングした後、全面に
第３の導電膜を形成する工程と、上記第３の導電膜およ
び第２の導電膜に異方性エッチングを施すことにより上
記第２の導電膜側壁に上記第３の導電膜よりなる第２の
サイドウォールを形成してキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ上部電極を形成す
る工程とを備えるようにしたので、第１のマスクと第２
のマスクが所定の寸法以上にズレて形成されたとしても
コンタクトホールが露出することがなく、第１および第
２のサイドウォール幅分だけキャパシタ下部電極と半導
体基板との接続時におけるプロセスマージンを増やすこ
とができるとともにキャパシタ下部電極の表面積を増や
すことができる。従ってプロセス条件の緩和が図れ、良
好な半導体装置を歩留まりよく製造できる効果がある。

【００４９】また第１の絶縁膜を形成し、上記第１の絶
縁膜上に第１の導電膜および第２の絶縁膜を順次形成す
る工程と、上記第２の絶縁膜を第１のマスクを用いて開
口した後、全面に第３の絶縁膜を形成する工程と、上記
第３の絶縁膜に異方性エッチングを施すことにより上記
第２の絶縁膜の側壁に上記第３の絶縁膜よりなる第１の
サイドウォールを形成する工程と、上記第１のサイドウ
ォールと第２の絶縁膜とをマスクとして上記第１の導電
膜を開口してコンタクトホール形成用マスクを形成する
工程と、上記コンタクトホール形成用マスクを用いて上
記第１の絶縁膜中にコンタクトホールを形成する工程
と、上記コンタクトホール内を含む全面に第２の導電膜
を形成する工程と、上記第２の導電膜を上記第１のマス
クと所定の寸法関係に設定された第２のマスクを用いて
エッチングすることによりキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ下部電極を形成す
る工程とを備えるようにしたので、コンタクトホールを
第１のサイドウォール幅分だけ狭く形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを第１のサイドウォール幅分増やす
ことができる。従ってプロセス条件を緩和でき、歩留ま
りの向上を図れる効果がある。

【００５０】また第１の絶縁膜を形成する工程と、第１
のマスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第１のマスク
と所定の寸法関係に設定された第２のマスクを用いて上
記第２の導電膜をその厚さの途中までエッチングした
後、全面に第３の導電膜を形成する工程と、上記第３の
導電膜および第２の導電膜に異方性エッチングを施すこ
とにより上記第２の導電膜側壁に上記第３の導電膜より
なる第２のサイドウォールを形成してキャパシタ下部電
極を形成する工程と、上記キャパシタ下部電極上に誘電
膜を形成する工程と、上記誘電膜上にキャパシタ上部電
極を形成する工程とを備えるようにしたので、第１のマ
スクと第２のマスクとが所定の寸法以上にズレて形成さ
れたとしてもコンタクトホールが露出することがなく、
キャパシタ下部電極を第２のサイドウォール幅分だけ大
きく形成することができ、キャパシタ下部電極と半導体
基板との接続時におけるプロセスマージンを第２のサイ
ドウォール幅分増やすことができる。従ってプロセス条
件の緩和が図れ、良好な半導体装置を歩留まりよく製造
できる効果がある。

【００５１】また第２のマスクを用いて第２の導電膜を
エッチングする際にその厚さの途中でエッチングをとめ
ることなく第１の絶縁膜が露出するまでエッチングしそ
の後全面に第３の導電膜を形成するようにしたので、製
造工程を簡単なものにできる効果がある。

【００５２】さらに、第３の導電膜をアモルファスシリ
コンとするとともに、第２のサイドウォールを形成した
後熱処理を施すことより上記第２のサイドウォール表面
を凹凸状に形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ容量を大きくするこ
とができ、キャパシタ特性の向上が図れる半導体装置が
得られる効果がある。

【００５３】またこの発明の半導体装置によれば、キャ
パシタ下部電極を構成している導電膜のうち、コンタク
トホール形成用マスク部およびサイドウォール部の導電
膜の不純物濃度をコンタクトホール内の導電膜のそれよ
りも高くするようにしたので、キャパシタ下部電極から
基板への不純物拡散を低減でき、ソース・ドレイン間分
離耐圧を低下させることなくキャパシタの利用効率を最
大限に保持できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１のＤＲＡＭの構造を示す
断面図である。

【図２】 この発明の実施例１のＤＲＡＭの構造を示す
断面図である。

【図３】 この発明の実施例１のＤＲＡＭの製造方法を
示す工程断面図である。

【図４】 この発明の実施例１のＤＲＡＭの製造方法を
示す工程断面図である。

【図５】 この発明の実施例２のＤＲＡＭの製造方法を
示す断面図である。

【図６】 この発明の実施例３のＤＲＡＭの製造方法を
示す断面図である。

【図７】 ＤＲＡＭの平面図である。

【図８】 従来のＤＲＡＭの構造を示す断面図である。

【図９】 従来のＤＲＡＭの構造を示す断面図である。

【図１０】 従来のＤＲＡＭの製造方法を示す工程断面
図である。

【図１１】 従来のＤＲＡＭの製造方法を示す工程断面
図である。

【符号の説明】

１ 半導体基板、２ 分離酸化膜、４ ゲート電極、
５，７ 不純物領域、１１ ビット線、１４ 第１の層
間絶縁膜、１５ レジストパターン、１６ コンタクト
ホールであるストレージノードコンタクトホール、１７
第２の多結晶シリコン膜、１８ レジストパターン、
１９ キャパシタ下部電極、２０ キャパシタ誘電膜、
２１ キャパシタ上部電極、２２ 第１の多結晶シリコ
ン膜、２３ シリコン酸化膜、２４ａ 第１のサイドウ
ォール、２５ａ 第２のサイドウォール、２６ａ アモ
ルファスシリコンのサイドウォール。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−336464（ＪＰ，Ａ) 特開 平３−178129（ＪＰ，Ａ) 特開 平６−53412（ＪＰ，Ａ) 特開 平３−46363（ＪＰ，Ａ) 特開 平６−5805（ＪＰ，Ａ) 特開 平２−134866（ＪＰ，Ａ) 特開 平４−249363（ＪＰ，Ａ) 特開 平７−14932（ＪＰ，Ａ) 特開 平７−147331（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 21/822 H01L 27/04

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に形成された絶縁膜と、上記絶縁
   膜中に形成されたコンタクトホールと、上記絶縁膜上及
   び上記コンタクトホール内に渡って形成されたキャパシ
   タ下部電極と、上記キャパシタ下部電極上に形成された
   誘電膜と、上記誘電膜上に形成されたキャパシタ上部電
   極とからなるキャパシタを有する半導体装置において、 上記絶縁膜上のキャパシタ下部電極の側壁に導電膜より
   なるサイドウォールを形成するとともに、上記絶縁膜と
   上記キャパシタ下部電極との間にコンタクトホール形成
   用マスクとして機能し、上記キャパシタ下部電極と一体
   となる導電膜を備え、 上記キャパシタ下部電極を構成している導電膜のうち、
   上記コンタクトホール形成用マスク部および上記サイド
   ウォール部の導電膜の不純物濃度を上記コンタクトホー
   ル内の導電膜のそれよりも高くするようにした ことを特
   徴とする半導体装置。
2. 【請求項２】 半導体基板上に分離酸化膜、ゲート電
   極、不純物領域およびビット線を形成した後、全面に絶
   縁膜を形成し、上記絶縁膜上にキャパシタを形成するビ
   ット線シールドタイプの半導体装置において、 上記キャパシタの下部電極が上記半導体基板との接続用
   のコンタクトホールを形成するためのマスクとして機能
   し、上記キャパシタ下部電極と一体となる導電膜と、上
   記キャパシタ下部電極の側壁に形成された導電膜よりな
   るサイドウォールとを備え、 上記キャパシタ下部電極を構成している導電膜のうち、
   上記コンタクトホール形成用マスク部および上記サイド
   ウォール部の導電膜の不純物濃度を上記コンタクトホー
   ル内の導電膜のそれよりも高くするようにした ことを特
   徴とする半導体装置。
3. 【請求項３】 キャパシタ下部電極の側壁に形成された
   導電膜よりなるサイドウォールの表面を凹凸状に形成し
   たことを特徴とする請求項１または２に記載の半導体装
   置。
4. 【請求項４】 上面が平坦化された第１の絶縁膜を形成
   し、上記第１の絶縁膜上に第１の導電膜および第２の絶
   縁膜を順次形成する工程と、上記第２の絶縁膜を第１の
   マスクを用いて開口した後、全面に第３の絶縁膜を形成
   する工程と、上記第３の絶縁膜に異方性エッチングを施
   すことにより上記第２の絶縁膜の側壁に上記第３の絶縁
   膜よりなる第１のサイドウォールを形成する工程と、上
   記第１のサイドウォールと第２の絶縁膜とをマスクとし
   て上記第１の導電膜を開口してコンタクトホール形成用
   マスクを形成する工程と、上記コンタクトホール形成用
   マスクを用いて上記第１の絶縁膜中にコンタクトホール
   を形成する工程と、上記コンタクトホール内を含む全面
   に第２の導電膜を形成する工程と、上記第１のマスクと
   所定の寸法関係に設定された第２のマスクを用いて上記
   第２の導電膜をその厚さの途中までエッチングした後、
   全面に第３の導電膜を形成する工程と、上記第３の導電
   膜および第２の導電膜に異方性エッチングを施すことに
   より上記第２の導電膜側壁に上記第３の導電膜よりなる
   第２のサイドウォールを形成してキャパシタ下部電極を
   形成する工程と、上記キャパシタ下部電極上に誘電膜を
   形成する工程と、上記誘電膜上にキャパシタ上部電極を
   形成する工程とを備えたキャパシタを有する半導体装置
   の製造方法。
5. 【請求項５】 上面が平坦化された第１の絶縁膜を形成
   する工程と、第１のマスクを用いて上記第１の絶縁膜中
   にコンタクトホールを形成する工程と、上記コンタクト
   ホール内を含む全面に第２の導電膜を形成する工程と、
   上記第１のマスクと所定の寸法関係に設定された第２の
   マスクを用いて上記第２の導電膜をその厚さの途中まで
   エッチングした後、全面に第３の導電膜を形成する工程
   と、上記第３の導電膜および第２の導電膜に異方性エッ
   チングを施すことにより上記第２の導電膜側壁に上記第
   ３の導電膜よりなる第２のサイドウォールを形成してキ
   ャパシタ下部電極を形成する工程と、上記キャパシタ下
   部電極上に誘電膜を形成する工程と、上記誘電膜上にキ
   ャパシタ上部電極を形成する工程とを備えたキャパシタ
   を有する半導体装置の製造方法。
6. 【請求項６】 請求項４または５において、第３の導電
   膜をアモルファスシリコンとするとともに、第２のサイ
   ドウォールを形成した後熱処理を施すことより上記第２
   のサイドウォール表面を凹凸状に形成するようにしたこ
   とを特徴とするキャパシタを有する半導体装置の製造方
   法。