JP2567015B2 - 入力電圧検出回路 - Google Patents
入力電圧検出回路Info
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- JP2567015B2 JP2567015B2 JP63041160A JP4116088A JP2567015B2 JP 2567015 B2 JP2567015 B2 JP 2567015B2 JP 63041160 A JP63041160 A JP 63041160A JP 4116088 A JP4116088 A JP 4116088A JP 2567015 B2 JP2567015 B2 JP 2567015B2
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- JP
- Japan
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- voltage
- transistor
- input voltage
- resistor
- detection circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はICの動作モードを切り換える制御電圧を検出
する入力電圧検出回路に関し、特にICにそのICの良否判
定のためのテストに備えたテストモードへの移行を制御
する。
する入力電圧検出回路に関し、特にICにそのICの良否判
定のためのテストに備えたテストモードへの移行を制御
する。
従来この種の制御を行なうために、本来動作モード制
御用として備えている外部端子に通常の動作では印加さ
れない電源電圧を越える電圧を印加したときに、テスト
モードへ移行する技術がある。
御用として備えている外部端子に通常の動作では印加さ
れない電源電圧を越える電圧を印加したときに、テスト
モードへ移行する技術がある。
上述した従来の電源電圧を越える電圧によりテストモ
ードへ移行する技術では、実際の動作時にテストモード
へ移行してしまう次のような欠点があった。
ードへ移行する技術では、実際の動作時にテストモード
へ移行してしまう次のような欠点があった。
すなわちテストモードを備えた第１のICとこの第１の
ICに制御電圧を与える第２のICの電源電圧が別の電源か
ら与えられている場合で第１のICへの電源電圧より第２
のICの電源電圧が高くなりかつ第２のICから高いレベル
の制御電圧を第１のICへ印加したとき、第１のICの入力
端子には、第１のICの電源より高い電圧が印加されるた
めに、第１のICが誤動作してテストモードへ移行してし
まう欠点があった。
ICに制御電圧を与える第２のICの電源電圧が別の電源か
ら与えられている場合で第１のICへの電源電圧より第２
のICの電源電圧が高くなりかつ第２のICから高いレベル
の制御電圧を第１のICへ印加したとき、第１のICの入力
端子には、第１のICの電源より高い電圧が印加されるた
めに、第１のICが誤動作してテストモードへ移行してし
まう欠点があった。
上述した従来のテストモードへの移行技術に対して、
本発明は、テストモードへの制御電圧を基準電位点より
低い負電圧で行ない、さらに入力電圧が基準電位の場合
には、電流が流れないという独創的内容を有する。
本発明は、テストモードへの制御電圧を基準電位点より
低い負電圧で行ない、さらに入力電圧が基準電位の場合
には、電流が流れないという独創的内容を有する。
本発明の入力電圧検出回路は、各トランジスタのベー
ス・エミッタ間電圧を第３の抵抗R3,第４の抵抗R4,及び
第５の抵抗R5により制御し、入力電圧が基準電位である
場合に動作しない第１のトランジスタQ,及び第２のトラ
ンジスタQ2を有している。
ス・エミッタ間電圧を第３の抵抗R3,第４の抵抗R4,及び
第５の抵抗R5により制御し、入力電圧が基準電位である
場合に動作しない第１のトランジスタQ,及び第２のトラ
ンジスタQ2を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例であり、入力端子VINには
抵抗R3が接続されている。抵抗R3の他の一端はトランジ
スタQ1のエミッタ及び抵抗R4に接続されている。抵抗R4
の他の一端はトランジスタQ2のベース及び抵抗R5に接続
されている。抵抗R5の他の一端は基準電位点に接続され
ている。トランジスタQ1のベースは基準電位点に接続さ
れ、トランジスタQ1のコレクタは出力端子Ａ及び抵抗R1
を介して電源に接続されている。また、トランジスタQ2
のエミッタは基準電位点に接続され、そしてトランジス
タQ2のコレクタは出力端子Ｂ及び抵抗R2を介して電源に
接続されている。
抵抗R3が接続されている。抵抗R3の他の一端はトランジ
スタQ1のエミッタ及び抵抗R4に接続されている。抵抗R4
の他の一端はトランジスタQ2のベース及び抵抗R5に接続
されている。抵抗R5の他の一端は基準電位点に接続され
ている。トランジスタQ1のベースは基準電位点に接続さ
れ、トランジスタQ1のコレクタは出力端子Ａ及び抵抗R1
を介して電源に接続されている。また、トランジスタQ2
のエミッタは基準電位点に接続され、そしてトランジス
タQ2のコレクタは出力端子Ｂ及び抵抗R2を介して電源に
接続されている。
ここで、電源Vccの電圧が4.5〜5.5Vの範囲にあると
し、さらに各トランジスタはベース・エミッタ間電圧が
0.5V以下ならば動作せず、0.8V以上になると動作するも
のとする。また、電源電圧の70％以上はHighレベル、電
源電圧の30％以下はLowレベルの信号として取り扱うも
のとする。
し、さらに各トランジスタはベース・エミッタ間電圧が
0.5V以下ならば動作せず、0.8V以上になると動作するも
のとする。また、電源電圧の70％以上はHighレベル、電
源電圧の30％以下はLowレベルの信号として取り扱うも
のとする。
今、第１図の回路に関して考えると、入力端子VINにH
ighレベルの信号が入力した場合には、トランジスタQ1
は動作しない。このときトランジスタQ2は、 すなわち、 ならば、ベース・エミッタ間電圧が0.8V以上となること
により動作する。
ighレベルの信号が入力した場合には、トランジスタQ1
は動作しない。このときトランジスタQ2は、 すなわち、 ならば、ベース・エミッタ間電圧が0.8V以上となること
により動作する。
次に、入力端子VINにLowレベルの信号が入力した場合
を考えると、トランジスタQ1は動作せず、トランジスタ
Q2も すなわち、 ならば、ベース・エミッタ間電圧が0.5V以下になるため
動作しない。
を考えると、トランジスタQ1は動作せず、トランジスタ
Q2も すなわち、 ならば、ベース・エミッタ間電圧が0.5V以下になるため
動作しない。
また、入力端子VINに、次式 を満足し、さらに基準電圧より低い電圧のVIN′が入力
した場合にはトランジスタQ1は動作し、トランジスQ2は
動作しない。
した場合にはトランジスタQ1は動作し、トランジスQ2は
動作しない。
ところで、ここでトランジスタの動作のし方と出力の
関係について考えると、トランジスタQ1が動作した場
合、抵抗R1を大きな値に設定すれば出力端子Ａの電圧は
Lowレベルとなり、トランジスタQ1が動作しなかった場
合には出力端子Ａの電圧はHighレベルとなる。また、ト
ランジスタQ2が動作した場合、抵抗R2を大きな値に設定
すれば出力端子Ｂの電圧はLowレベルとなり、トランジ
スタQ2が動作しなかった場合には出力端子Ｂの電圧はHi
ghレベルとなる。
関係について考えると、トランジスタQ1が動作した場
合、抵抗R1を大きな値に設定すれば出力端子Ａの電圧は
Lowレベルとなり、トランジスタQ1が動作しなかった場
合には出力端子Ａの電圧はHighレベルとなる。また、ト
ランジスタQ2が動作した場合、抵抗R2を大きな値に設定
すれば出力端子Ｂの電圧はLowレベルとなり、トランジ
スタQ2が動作しなかった場合には出力端子Ｂの電圧はHi
ghレベルとなる。
以上説明したように、式，，を満足すように抵
抗R3,R4,R5の抵抗値、及びVIN′の値を設定することに
より、入力電圧に対する出力端子Ａ及びＢの電圧を図３
のようにすることができる。
抗R3,R4,R5の抵抗値、及びVIN′の値を設定することに
より、入力電圧に対する出力端子Ａ及びＢの電圧を図３
のようにすることができる。
第３図の方式により、入力電圧VINを出力端子Ａ及び
Ｂにより検出することができる。
Ｂにより検出することができる。
本発明のように動作モードへの移行を負電圧の入力に
よって行った場合には、ICの動作中に、周囲の回路との
電源電圧に多少差が生じても、誤動作してテストモード
へ移行することはない。また、入力電圧VINがLowレベル
の場合には、回路中に電流が流れない。
よって行った場合には、ICの動作中に、周囲の回路との
電源電圧に多少差が生じても、誤動作してテストモード
へ移行することはない。また、入力電圧VINがLowレベル
の場合には、回路中に電流が流れない。
第２図に、また別の本発明による入力電圧検出回路を
示す。第１図に示した例と比較して、第1,第２のダイオ
ードD1,D2が第３のトランジスタのエミッタと基準電位
点との間に接続された点のみが異なり、他は同様の構成
となっている。
示す。第１図に示した例と比較して、第1,第２のダイオ
ードD1,D2が第３のトランジスタのエミッタと基準電位
点との間に接続された点のみが異なり、他は同様の構成
となっている。
第２図は第1,第２のダイオードの追加により、第３の
トランジスタQ3のベース・エミッタ間の逆バイアスの大
きさが第1,第２のダイオードD1,D2の順方向電圧以上に
ならないようにし、第３のトランジスタQ3の保護を行な
った例である。
トランジスタQ3のベース・エミッタ間の逆バイアスの大
きさが第1,第２のダイオードD1,D2の順方向電圧以上に
ならないようにし、第３のトランジスタQ3の保護を行な
った例である。
以上説明したように本発明によれば、ICの動作中に周
囲の回路との電源電圧に多少差が生じても誤動作して、
テストモードへ移行することがなく、さらに入力電圧が
基準電位の場合には２つのトランジスタを動作させない
ことにより、電流を流さないので、このとき半導体集積
回路の動作モードでスタンバイモードにすれば消費電流
を小さくできる利点をもつ。
囲の回路との電源電圧に多少差が生じても誤動作して、
テストモードへ移行することがなく、さらに入力電圧が
基準電位の場合には２つのトランジスタを動作させない
ことにより、電流を流さないので、このとき半導体集積
回路の動作モードでスタンバイモードにすれば消費電流
を小さくできる利点をもつ。
第１図は本発明による入力電圧検出回路の実施例の回路
図、第２図は本発明による入力電圧検出回路の別の実施
例の回路図。 図において、Vccは電源、VINは入力信号、A,B,C,Dは出
力端子、R1〜R10は抵抗、Q1〜Q4はトランジスタ、D1,D2
はダイオードを示す。 第３図は、本発明による入力電圧に対する出力端子A,B
の電圧レベルの方式を示す。図において、負電圧とは、
式を満足する必要がある。
図、第２図は本発明による入力電圧検出回路の別の実施
例の回路図。 図において、Vccは電源、VINは入力信号、A,B,C,Dは出
力端子、R1〜R10は抵抗、Q1〜Q4はトランジスタ、D1,D2
はダイオードを示す。 第３図は、本発明による入力電圧に対する出力端子A,B
の電圧レベルの方式を示す。図において、負電圧とは、
式を満足する必要がある。
Claims (1)
- 【請求項１】半導体集積回路において、第１、第２のバ
イポーラトランジスタを備え、前記第１のバイポーラト
ランジスタのベースと前記第２のバイポーラトランジス
タのエミッタはそれぞれ基準電位点に接続され、入力端
子より第１の抵抗を介して前記第１のバイポーラトラン
ジスタのエミッタへ接続され、さらに該第１のバイポー
ラトランジスタのエミッタから第２の抵抗を介して前記
第２のバイポーラトランジスタのベースへ接続され、該
第２のバイポーラトランジスタのベースは第３の抵抗を
介して基準電位に接続され、前記第１、第２のバイポー
ラトランジスタのコレクタより制御出力を得ることを特
徴とする入力電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041160A JP2567015B2 (ja) | 1988-02-23 | 1988-02-23 | 入力電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041160A JP2567015B2 (ja) | 1988-02-23 | 1988-02-23 | 入力電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214779A JPH01214779A (ja) | 1989-08-29 |
| JP2567015B2 true JP2567015B2 (ja) | 1996-12-25 |
Family
ID=12600671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041160A Expired - Lifetime JP2567015B2 (ja) | 1988-02-23 | 1988-02-23 | 入力電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567015B2 (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS471179U (ja) * | 1971-01-19 | 1972-08-11 | ||
| JPS5024104U (ja) * | 1973-06-27 | 1975-03-18 | ||
| JPS5892681U (ja) * | 1981-12-16 | 1983-06-23 | 富士通株式会社 | 論理回路チエツカ− |
| JPS58164040U (ja) * | 1983-03-07 | 1983-11-01 | 工業技術院長 | ロジツク・チエツク装置 |
| JPS61179615A (ja) * | 1985-02-05 | 1986-08-12 | Nec Corp | テスト入力回路 |
| JP3305483B2 (ja) * | 1994-03-14 | 2002-07-22 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPH0851151A (ja) * | 1994-08-08 | 1996-02-20 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| KR0144921B1 (ko) * | 1995-02-17 | 1998-07-01 | 김광호 | 반도체 메모리소자의 커패시터 구조 및 그 제조방법 |
-
1988
- 1988-02-23 JP JP63041160A patent/JP2567015B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01214779A (ja) | 1989-08-29 |
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