JPH07183769A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH07183769A JPH07183769A JP5322967A JP32296793A JPH07183769A JP H07183769 A JPH07183769 A JP H07183769A JP 5322967 A JP5322967 A JP 5322967A JP 32296793 A JP32296793 A JP 32296793A JP H07183769 A JPH07183769 A JP H07183769A
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- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- base
- latch circuit
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- Pending
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Abstract
(57)【要約】
【目的】耐ノイズ性を向上する。
【構成】電源端子Ｖとトランジスタ２１のベース間に直
列に接続された定電流回路１３、そのベースが出力端子
Ｏに接続されたトランジスタ２３のコレクタ・エミッ
タ、およびそのベースが基準電圧端子Ｒに接続されたト
ランジスタ２４のコレクタ・エミッタからなる第１の制
御回路３１、および電源端子Ｖとトランジスタ２２のベ
ース間に直列接続された定電流回路１４、そのベースが
入力端子Ｉに接続されたトランジスタ２５のコレクタ・
エミッタ、およびそのベースが基準電圧端子Ｒに接続さ
れたトランジスタ２６のコレクタ・エミッタからなる第
２の制御回路３２を設け、基準電圧端子Ｒにノイズより
高い基準電圧を印加する。
列に接続された定電流回路１３、そのベースが出力端子
Ｏに接続されたトランジスタ２３のコレクタ・エミッ
タ、およびそのベースが基準電圧端子Ｒに接続されたト
ランジスタ２４のコレクタ・エミッタからなる第１の制
御回路３１、および電源端子Ｖとトランジスタ２２のベ
ース間に直列接続された定電流回路１４、そのベースが
入力端子Ｉに接続されたトランジスタ２５のコレクタ・
エミッタ、およびそのベースが基準電圧端子Ｒに接続さ
れたトランジスタ２６のコレクタ・エミッタからなる第
２の制御回路３２を設け、基準電圧端子Ｒにノイズより
高い基準電圧を印加する。
Description
【０００１】
【産業上の利用分野】本発明は電子回路に広く用いられ
るラッチ回路に関する。
るラッチ回路に関する。
【０００２】
【従来の技術】図４は従来のラッチ回路の一例を示す回
路図である。図４に示すラッチ回路は、一般によく知ら
れたフリップフロップ回路であり、コレクタが入力端子
Ｉに接続されると共に負荷としての定電流回路１１を介
して電源端子Ｖに接続され、エミッタが接地端子Ｇに接
続されたＮＰＮトランジスタ２１と、コレクタが出力端
子Ｏに接続されると共に負荷としての定電流回路１２を
介して電源端子Ｖに接続され、エミッタが接地端子Ｇに
接続されたＮＰＮトランジスタ２２とを備え、トランジ
スタ２１および２２の相互のベースとコレクタとをそれ
ぞれ接続して構成される。
路図である。図４に示すラッチ回路は、一般によく知ら
れたフリップフロップ回路であり、コレクタが入力端子
Ｉに接続されると共に負荷としての定電流回路１１を介
して電源端子Ｖに接続され、エミッタが接地端子Ｇに接
続されたＮＰＮトランジスタ２１と、コレクタが出力端
子Ｏに接続されると共に負荷としての定電流回路１２を
介して電源端子Ｖに接続され、エミッタが接地端子Ｇに
接続されたＮＰＮトランジスタ２２とを備え、トランジ
スタ２１および２２の相互のベースとコレクタとをそれ
ぞれ接続して構成される。
【０００３】このラッチ回路の動作は次の通りである。
入力端子Ｉにトランジスタ２２のベース・エミッタ間電
圧より低い「Ｌ」レベルの信号を入力すると、トランジ
スタ２２はオフし出力端子Ｏは「Ｈ」レベルの信号に切
り換わる。同時にこのトランジスタ２２のオフによって
トランジスタ２１はオンし、このトランジスタ２１のコ
レクタはトランジスタ２２のベースに接続されているの
で、トランジスタ２２のベースは「Ｌ」レベルの信号に
保持され、出力端子は「Ｈ」レベルの信号にラッチされ
る。
入力端子Ｉにトランジスタ２２のベース・エミッタ間電
圧より低い「Ｌ」レベルの信号を入力すると、トランジ
スタ２２はオフし出力端子Ｏは「Ｈ」レベルの信号に切
り換わる。同時にこのトランジスタ２２のオフによって
トランジスタ２１はオンし、このトランジスタ２１のコ
レクタはトランジスタ２２のベースに接続されているの
で、トランジスタ２２のベースは「Ｌ」レベルの信号に
保持され、出力端子は「Ｈ」レベルの信号にラッチされ
る。
【０００４】
【発明が解決しようとする課題】前述のラッチ回路は、
図４に示すように、トランジスタ２２のオフあるいはオ
ンの動作によってトランジスタ２１をオンあるいはオフ
に切り換え、トランジスタ２２のオフあるいはオンの動
作を保持するようになっており、このトランジスタ２１
はベースにこのトランジスタ２１のベース・エミッタ間
電圧以上の制御信号が入力されるとオンする。ところ
で、トランジスタのベース・エミッタ間電圧は０．６Ｖ
程度の低い電圧であるので、このトランジスタ２１はノ
イズによって誤動作を生じやすい問題がある。また、ト
ランジスタ２２は０．６Ｖ程度のトランジスタのベース
・エミッタ間電圧より低い「Ｌ」レベルの入力信号でオ
フするようになっているので、同様にノイズによって誤
動作を生じやすい問題がある。
図４に示すように、トランジスタ２２のオフあるいはオ
ンの動作によってトランジスタ２１をオンあるいはオフ
に切り換え、トランジスタ２２のオフあるいはオンの動
作を保持するようになっており、このトランジスタ２１
はベースにこのトランジスタ２１のベース・エミッタ間
電圧以上の制御信号が入力されるとオンする。ところ
で、トランジスタのベース・エミッタ間電圧は０．６Ｖ
程度の低い電圧であるので、このトランジスタ２１はノ
イズによって誤動作を生じやすい問題がある。また、ト
ランジスタ２２は０．６Ｖ程度のトランジスタのベース
・エミッタ間電圧より低い「Ｌ」レベルの入力信号でオ
フするようになっているので、同様にノイズによって誤
動作を生じやすい問題がある。
【０００５】本発明の目的は前述の問題点を解決し、耐
ノイズ性を高めたラッチ回路を提供することにある。
ノイズ性を高めたラッチ回路を提供することにある。
【０００６】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明のラッチ回路は、コレクタが入力端子に接
続されると共に負荷を介して電源端子に接続され、エミ
ッタが接地端子に接続された一導電形の第１のトランジ
スタと、コレクタが出力端子に接続されると共に負荷を
介して電源端子に接続され、エミッタが接地端子に接続
された一導電形の第２のトランジスタとを備え、前記第
１および第２のトランジスタの相互のベースとコレクタ
とをそれぞれ接続してなるラッチ回路において、該相互
に接続されるベースとコレクタの間の少なくとも一方の
間に、エミッタが当該コレクタに接続され、コレクタが
当該ベースに接続される他導電形トランジスタを設け、
該他導電形トランジスタのベースに基準電圧を印加す
る。また、前記他導電形トランジスタのエミッタが接続
されるコレクタと当該エミッタとの間に、ベースが当該
コレクタに接続され、エミッタが当該他導電形トランジ
スタのエミッタに接続された一導電形トランジスタを設
け、該一導電形トランジスタのコレクタを負荷を介して
電源端子に接続するのが好ましい。さらに、前記負荷が
定電流回路であるのがより好ましい。
めに、本発明のラッチ回路は、コレクタが入力端子に接
続されると共に負荷を介して電源端子に接続され、エミ
ッタが接地端子に接続された一導電形の第１のトランジ
スタと、コレクタが出力端子に接続されると共に負荷を
介して電源端子に接続され、エミッタが接地端子に接続
された一導電形の第２のトランジスタとを備え、前記第
１および第２のトランジスタの相互のベースとコレクタ
とをそれぞれ接続してなるラッチ回路において、該相互
に接続されるベースとコレクタの間の少なくとも一方の
間に、エミッタが当該コレクタに接続され、コレクタが
当該ベースに接続される他導電形トランジスタを設け、
該他導電形トランジスタのベースに基準電圧を印加す
る。また、前記他導電形トランジスタのエミッタが接続
されるコレクタと当該エミッタとの間に、ベースが当該
コレクタに接続され、エミッタが当該他導電形トランジ
スタのエミッタに接続された一導電形トランジスタを設
け、該一導電形トランジスタのコレクタを負荷を介して
電源端子に接続するのが好ましい。さらに、前記負荷が
定電流回路であるのがより好ましい。
【０００７】
【作用】本発明においては、相互に接続される一導電形
の第１および第２のトランジスタのベースとコレクタの
間に、他導電形トランジスタを設けたので、一方の一導
電形トランジスタがオフして他方の一導電形トランジス
タがオンに切り換わるときの電圧レベルを、他導電形ト
ランジスタのベースに印加する基準電圧により制御する
ことができる。従って、基準電圧をノイズレベルより高
く設定することにより耐ノイズ性が高まる。
の第１および第２のトランジスタのベースとコレクタの
間に、他導電形トランジスタを設けたので、一方の一導
電形トランジスタがオフして他方の一導電形トランジス
タがオンに切り換わるときの電圧レベルを、他導電形ト
ランジスタのベースに印加する基準電圧により制御する
ことができる。従って、基準電圧をノイズレベルより高
く設定することにより耐ノイズ性が高まる。
【０００８】
【実施例】図１は本発明のラッチ回路の一実施例を示す
回路図である。図１に示す実施例が図４に示す従来のラ
ッチ回路と異なるところは、図４に示すラッチ回路のト
ランジスタ２１のベースとトランジスタ２２のコレクタ
の間に、ベースが基準電圧端子Ｒに接続されたＰＮＰ形
の第４のトランジスタ２４を設けた点にあり、この第４
のトランジスタ２４のコレクタは第１のトランジスタ２
１のべースに接続され、エミッタはＮＰＮ形の第３のト
ランジスタ２３のエミッタ・ベースを介して第２のトラ
ンジスタ２２のコレクタに接続されている。この第３の
トランジスタ２３のコレクタを負荷としての定電流回路
１３を介して電源端子Ｖに接続することにより、第１の
制御回路３１を構成している。
回路図である。図１に示す実施例が図４に示す従来のラ
ッチ回路と異なるところは、図４に示すラッチ回路のト
ランジスタ２１のベースとトランジスタ２２のコレクタ
の間に、ベースが基準電圧端子Ｒに接続されたＰＮＰ形
の第４のトランジスタ２４を設けた点にあり、この第４
のトランジスタ２４のコレクタは第１のトランジスタ２
１のべースに接続され、エミッタはＮＰＮ形の第３のト
ランジスタ２３のエミッタ・ベースを介して第２のトラ
ンジスタ２２のコレクタに接続されている。この第３の
トランジスタ２３のコレクタを負荷としての定電流回路
１３を介して電源端子Ｖに接続することにより、第１の
制御回路３１を構成している。
【０００９】このラッチ回路の動作は次の通りである。
まず、基準電圧端子Ｒに基準電圧Ｅ R を印加しておく。
ここで、入力端子Ｉにトランジスタ２２のベース・エミ
ッタ間電圧より低い「Ｌ」レベルの信号を入力するとト
ランジスタ２２はオフし、このトランジスタ２２のコレ
クタ電圧の上昇によってトランジスタ２３はオンし、ト
ランジスタ２４のエミッタ電圧が基準電圧ＥR （厳密に
は基準電圧ＥR とこのトランジスタ２４のエミッタ・ベ
ース間電圧の和）以上に上昇した時点でトランジスタ２
４はオンし、このトランジスタ２４のオンによってトラ
ンジスタ２１はオンする。このトランジスタ２１のコレ
クタはトランジスタ２２のベースに接続されているの
で、図４と同様トランジスタ２２のベースは「Ｌ」レベ
ルの信号に保持される。
まず、基準電圧端子Ｒに基準電圧Ｅ R を印加しておく。
ここで、入力端子Ｉにトランジスタ２２のベース・エミ
ッタ間電圧より低い「Ｌ」レベルの信号を入力するとト
ランジスタ２２はオフし、このトランジスタ２２のコレ
クタ電圧の上昇によってトランジスタ２３はオンし、ト
ランジスタ２４のエミッタ電圧が基準電圧ＥR （厳密に
は基準電圧ＥR とこのトランジスタ２４のエミッタ・ベ
ース間電圧の和）以上に上昇した時点でトランジスタ２
４はオンし、このトランジスタ２４のオンによってトラ
ンジスタ２１はオンする。このトランジスタ２１のコレ
クタはトランジスタ２２のベースに接続されているの
で、図４と同様トランジスタ２２のベースは「Ｌ」レベ
ルの信号に保持される。
【００１０】このラッチ回路では、トランジスタ２４の
動作点が基準電圧端子Ｒに印加する基準電圧ＥR によっ
て定まるので、トランジスタ２２がオフしてトランジス
タ２１がオンに切り換わるときのトランジスタ２１の制
御信号のレベルは、基準電圧ＥR によって定まるように
なる。従って、基準電圧ＥR をノイズより高く設定する
ことによって、トランジスタ２１の制御信号のレベルが
ノイズより高められるので、耐ノイズ性が高まる。
動作点が基準電圧端子Ｒに印加する基準電圧ＥR によっ
て定まるので、トランジスタ２２がオフしてトランジス
タ２１がオンに切り換わるときのトランジスタ２１の制
御信号のレベルは、基準電圧ＥR によって定まるように
なる。従って、基準電圧ＥR をノイズより高く設定する
ことによって、トランジスタ２１の制御信号のレベルが
ノイズより高められるので、耐ノイズ性が高まる。
【００１１】図２は本発明のラッチ回路の異なる実施例
を示す回路図である。図２に示す実施例が図４に示す従
来のラッチ回路と異なるところは、図４に示すラッチ回
路のトランジスタ２２のベースとトランジスタ２１のコ
レクタの間に、ベースが基準電圧端子Ｒに接続されたＰ
ＮＰ形の第６のトランジスタ２６を設けた点にあり、そ
の他は図１の実施例と同様にして第２の制御回路３２を
構成している。
を示す回路図である。図２に示す実施例が図４に示す従
来のラッチ回路と異なるところは、図４に示すラッチ回
路のトランジスタ２２のベースとトランジスタ２１のコ
レクタの間に、ベースが基準電圧端子Ｒに接続されたＰ
ＮＰ形の第６のトランジスタ２６を設けた点にあり、そ
の他は図１の実施例と同様にして第２の制御回路３２を
構成している。
【００１２】このラッチ回路の動作は次の通りである。
このラッチ回路では、入力端子Ｉに入力される入力信号
が基準電圧端子Ｒに印加された基準電圧ＥR （厳密には
基準電圧ＥR からトランジスタ２５、および２６のベー
ス・エミッタ間電圧の和を差し引いた電圧）より低い
「Ｌ」レベルの入力信号で、トランジスタ２５および２
６はオフし、トランジスタ２２がオフする。すなわち、
入力端子Ｉに入力される入力信号の「Ｌ」レベルの上限
値が基準電圧ＥR によって定まるようになる。従って、
基準電圧ＥR をノイズより高く設定することによって入
力信号のレベル、すなわち「Ｌ」レベルの入力信号の上
限値がノイズより高められるので、耐ノイズ性が高ま
る。
このラッチ回路では、入力端子Ｉに入力される入力信号
が基準電圧端子Ｒに印加された基準電圧ＥR （厳密には
基準電圧ＥR からトランジスタ２５、および２６のベー
ス・エミッタ間電圧の和を差し引いた電圧）より低い
「Ｌ」レベルの入力信号で、トランジスタ２５および２
６はオフし、トランジスタ２２がオフする。すなわち、
入力端子Ｉに入力される入力信号の「Ｌ」レベルの上限
値が基準電圧ＥR によって定まるようになる。従って、
基準電圧ＥR をノイズより高く設定することによって入
力信号のレベル、すなわち「Ｌ」レベルの入力信号の上
限値がノイズより高められるので、耐ノイズ性が高ま
る。
【００１３】図３は本発明のラッチ回路の更に異なる実
施例を示す回路図である。図３に示す実施例は図１に示
す実施例の制御回路３１、および図２に示す実施例の制
御回路３２の両方を設けるようにしたものである。この
ラッチ回路は基準電圧端子Ｒに入力される基準電圧ＥR
をノイズ電圧より高く設定することによって、トランジ
スタ２１の制御信号および入力信号のレベルの両方が高
められるので、より耐ノイズ性が高まる。
施例を示す回路図である。図３に示す実施例は図１に示
す実施例の制御回路３１、および図２に示す実施例の制
御回路３２の両方を設けるようにしたものである。この
ラッチ回路は基準電圧端子Ｒに入力される基準電圧ＥR
をノイズ電圧より高く設定することによって、トランジ
スタ２１の制御信号および入力信号のレベルの両方が高
められるので、より耐ノイズ性が高まる。
【００１４】
【発明の効果】本発明のラッチ回路は耐ノイズ性が高め
られるので、このラッチ回路を用いた電子回路の信頼性
が著るしく向上する。
られるので、このラッチ回路を用いた電子回路の信頼性
が著るしく向上する。
【図１】本発明のラッチ回路の一実施例を示す回路図
【図２】本発明のラッチ回路の異なる実施例を示す回路
図
図
【図３】本発明のラッチ回路の更に異なる実施例を示す
回路図
回路図
【図４】従来のラッチ回路の一例を示す回路図
１１ 第１の定電流回路 １２ 第２の定電流回路 １３ 第３の定電流回路 １４ 第４の定電流回路 ２１ 第１のトランジスタ ２２ 第２のトランジスタ ２３ 第３のトランジスタ ２４ 第４のトランジスタ ２５ 第５のトランジスタ ２６ 第６のトランジスタ ３１ 第１の制御回路 ３２ 第２の制御回路
Claims (3)
- 【請求項１】コレクタが入力端子に接続されると共に負
荷を介して電源端子に接続され、エミッタが接地端子に
接続された一導電形の第１のトランジスタと、コレクタ
が出力端子に接続されると共に負荷を介して電源端子に
接続され、エミッタが接地端子に接続された一導電形の
第２のトランジスタとを備え、前記第１および第２のト
ランジスタの相互のベースとコレクタとをそれぞれ接続
してなるラッチ回路において、該相互に接続されるベー
スとコレクタの間の少なくとも一方の間に、エミッタが
当該コレクタに接続され、コレクタが当該ベースに接続
される他導電形トランジスタを設け、該他導電形トラン
ジスタのベースに基準電圧を印加することを特徴とする
ラッチ回路。 - 【請求項２】請求項１記載のラッチ回路において、前記
他導電形トランジスタのエミッタが接続されるコレクタ
と当該エミッタとの間に、ベースが当該コレクタに接続
され、エミッタが当該他導電形トランジスタのエミッタ
に接続された一導電形トランジスタを設け、該一導電形
トランジスタのコレクタを負荷を介して電源端子に接続
することを特徴とするラッチ回路。 - 【請求項３】請求項１又は２記載のラッチ回路におい
て、前記負荷が定電流回路であることを特徴とするラッ
チ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322967A JPH07183769A (ja) | 1993-12-22 | 1993-12-22 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322967A JPH07183769A (ja) | 1993-12-22 | 1993-12-22 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183769A true JPH07183769A (ja) | 1995-07-21 |
Family
ID=18149656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5322967A Pending JPH07183769A (ja) | 1993-12-22 | 1993-12-22 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018501285A (ja) * | 2015-01-09 | 2018-01-18 | ブリストル−マイヤーズ スクイブ カンパニーＢｒｉｓｔｏｌ−Ｍｙｅｒｓ Ｓｑｕｉｂｂ Ｃｏｍｐａｎｙ | Ｒｏｃｋ阻害剤としての環状ウレア |
-
1993
- 1993-12-22 JP JP5322967A patent/JPH07183769A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018501285A (ja) * | 2015-01-09 | 2018-01-18 | ブリストル−マイヤーズ スクイブ カンパニーＢｒｉｓｔｏｌ−Ｍｙｅｒｓ Ｓｑｕｉｂｂ Ｃｏｍｐａｎｙ | Ｒｏｃｋ阻害剤としての環状ウレア |
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