JPH0472410B2 - - Google Patents
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- Publication number
- JPH0472410B2 JPH0472410B2 JP61126498A JP12649886A JPH0472410B2 JP H0472410 B2 JPH0472410 B2 JP H0472410B2 JP 61126498 A JP61126498 A JP 61126498A JP 12649886 A JP12649886 A JP 12649886A JP H0472410 B2 JPH0472410 B2 JP H0472410B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- base
- capacitive load
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、定常消費電流の少ない回路で速い
立ち下がり速度を達成する容量性負荷のドライブ
回路に関するものである。
立ち下がり速度を達成する容量性負荷のドライブ
回路に関するものである。
第２図はTTL回路においてトーテムポール形
式の出力回路で容量性負荷をドライブする従来の
回路を示す図である。この図において、TINは入
力端子、TOUTは出力端子、N1〜N4はNPNトラン
ジスタ、COLはその容量がCLである容量性負荷、
Ｂはその電圧がVCCである電源、IOは定電流Ｉを
供給する定電流回路である。
式の出力回路で容量性負荷をドライブする従来の
回路を示す図である。この図において、TINは入
力端子、TOUTは出力端子、N1〜N4はNPNトラン
ジスタ、COLはその容量がCLである容量性負荷、
Ｂはその電圧がVCCである電源、IOは定電流Ｉを
供給する定電流回路である。
この回路において、入力端子TINが低レベルか
ら高レベルに移行した時、NPNトランジスタ
N1，N2はオンして容量性負荷COLを放電するが、
この放電電流は、NPNトランジスタN2のエミツ
タ接地電流増幅率をβOとすれば、βO・Ｉで制限を
受ける。したがつて、出力端子TOUTの立ち下が
り速度はβO・Ｉ／CL以上には速くならない。
ら高レベルに移行した時、NPNトランジスタ
N1，N2はオンして容量性負荷COLを放電するが、
この放電電流は、NPNトランジスタN2のエミツ
タ接地電流増幅率をβOとすれば、βO・Ｉで制限を
受ける。したがつて、出力端子TOUTの立ち下が
り速度はβO・Ｉ／CL以上には速くならない。
上記のような従来の回路では、立ち下がりを速
くするためには、定電流Ｉの値を大きくすればよ
いが、消費電流が増えるという問題点があつた。
くするためには、定電流Ｉの値を大きくすればよ
いが、消費電流が増えるという問題点があつた。
この発明は、かかる問題点を解決するためにな
されたもので、低消費電流で立ち下がり速度が速
い容量性負荷のドライブ回路を得ることを目的と
する。
されたもので、低消費電流で立ち下がり速度が速
い容量性負荷のドライブ回路を得ることを目的と
する。
この発明に係る容量性負荷のドライブ回路は、
パルス入力信号が与えられる第１の入力端子にベ
ースを、接地にエミツタを接続した第１のトラン
ジスタと、この第１のトランジスタのコレクタと
電源間に接続した定電流源と、第１のトランジス
タのコレクタにベースを、接地にエミツタを接続
した第２のトランジスタと、この第２のトランジ
スタとベース、エミツタを共通に接続した第３の
トランジスタと、第１の入力端子に与えられるパ
ルス入力信号と反転関係にある入力信号が与えら
れる第２の入力端子にベースを、接地にエミツタ
を接続した第４のトランジスタと、第２のトラン
ジスタのコレクタと接地間に接続した容量性負荷
と、その入力を第３のトランジスタのコレクタ
に、出力を第２のトランジスタのベースに接続
し、第２のトランジスタのコレクタと容量性負荷
間に接続したカレントミラー回路と、第４のトラ
ンジスタのコレクタと電源間に接続した第２の定
電流源と、ベースを第４のトランジスタのコレク
タに、エミツタを第２のトランジスタのコレクタ
に、コレクタを電源に接続した第５のトランジス
タからなり、第２のトランジスタのコレクタに出
力端子を設けたものである。
パルス入力信号が与えられる第１の入力端子にベ
ースを、接地にエミツタを接続した第１のトラン
ジスタと、この第１のトランジスタのコレクタと
電源間に接続した定電流源と、第１のトランジス
タのコレクタにベースを、接地にエミツタを接続
した第２のトランジスタと、この第２のトランジ
スタとベース、エミツタを共通に接続した第３の
トランジスタと、第１の入力端子に与えられるパ
ルス入力信号と反転関係にある入力信号が与えら
れる第２の入力端子にベースを、接地にエミツタ
を接続した第４のトランジスタと、第２のトラン
ジスタのコレクタと接地間に接続した容量性負荷
と、その入力を第３のトランジスタのコレクタ
に、出力を第２のトランジスタのベースに接続
し、第２のトランジスタのコレクタと容量性負荷
間に接続したカレントミラー回路と、第４のトラ
ンジスタのコレクタと電源間に接続した第２の定
電流源と、ベースを第４のトランジスタのコレク
タに、エミツタを第２のトランジスタのコレクタ
に、コレクタを電源に接続した第５のトランジス
タからなり、第２のトランジスタのコレクタに出
力端子を設けたものである。
この発明においては、容量性負荷が放電される
時、放電電流の一部がカレントミラー回路を介し
て放電を制御する第２および第３のトランジスタ
のベースに加えられ、これらのトランジスタのコ
レクタ−エミツタ間電流量が瞬間的に増加する。
時、放電電流の一部がカレントミラー回路を介し
て放電を制御する第２および第３のトランジスタ
のベースに加えられ、これらのトランジスタのコ
レクタ−エミツタ間電流量が瞬間的に増加する。
第１図はこの発明の容量性負荷のドライブ回路
の一実施例を示す図である。この図において、第
２図と同一符号は同一部分を示し、TIN1，TIN2は
第１および第２の入力端子、N11〜N15はNPNト
ランジスタである第１〜第５のトランジスタ、
I01，I02はそれぞれ定電流I1，I2を供給する第１、
第２の定電流源、P1，P2はPNPトランジスタで
あり、カレントミラー回路を構成している。次に
動作について説明する。
の一実施例を示す図である。この図において、第
２図と同一符号は同一部分を示し、TIN1，TIN2は
第１および第２の入力端子、N11〜N15はNPNト
ランジスタである第１〜第５のトランジスタ、
I01，I02はそれぞれ定電流I1，I2を供給する第１、
第２の定電流源、P1，P2はPNPトランジスタで
あり、カレントミラー回路を構成している。次に
動作について説明する。
まず、容量性負荷COLが十分充電された状態に
おいて、第１の入力端子TIN1が高レベルから低レ
ベルへ、第２の入力端子TIN2が低レベルから高レ
ベルへ移行した場合を考える。この時、第２のト
ランジスタN12、第３のトランジスタN13はとも
にオンし、定電流はI1が第２、第３のトランジス
タN12，N13のベースに供給される。
おいて、第１の入力端子TIN1が高レベルから低レ
ベルへ、第２の入力端子TIN2が低レベルから高レ
ベルへ移行した場合を考える。この時、第２のト
ランジスタN12、第３のトランジスタN13はとも
にオンし、定電流はI1が第２、第３のトランジス
タN12，N13のベースに供給される。
いま、第３のトランジスタN13のエミツタ面積
が第２のトランジスタN12のエミツタ面積のα
倍、PNPトランジスタP1，P2が同一サイズ、β
を第２、第３のトランジスタN12，N13のエミツ
タ接地電流増幅率とすると、容量性負荷COLから β（１＋α／１＋α）・I1 の放電電流が流れる。この放電電流のうち β・α／１＋α・I1 の電流は、第２、第３のトランジスタN12，N13
のベースへと帰還され、さらに放電電流が増える
ようになる。この帰還は正帰還であり、たとえ定
電流I1が小さくても大きな放電電流を流すことが
できる。
が第２のトランジスタN12のエミツタ面積のα
倍、PNPトランジスタP1，P2が同一サイズ、β
を第２、第３のトランジスタN12，N13のエミツ
タ接地電流増幅率とすると、容量性負荷COLから β（１＋α／１＋α）・I1 の放電電流が流れる。この放電電流のうち β・α／１＋α・I1 の電流は、第２、第３のトランジスタN12，N13
のベースへと帰還され、さらに放電電流が増える
ようになる。この帰還は正帰還であり、たとえ定
電流I1が小さくても大きな放電電流を流すことが
できる。
この回路において、容量性負荷COLの放電が完
了した時、および第１の入力端子TIN1が高レベ
ル、第２の入力端子TIN2が低レベルで、容量性負
荷COLが定電流源I2、第５のトランジスタN15によ
り充電されている時の消費電流は定電流I1，I2の
和のみである。
了した時、および第１の入力端子TIN1が高レベ
ル、第２の入力端子TIN2が低レベルで、容量性負
荷COLが定電流源I2、第５のトランジスタN15によ
り充電されている時の消費電流は定電流I1，I2の
和のみである。
この発明は以上説明したとおり、パルス入力信
号が与えられる第１の入力端子にベースを、接地
にエミツタを接続した第１のトランジスタと、こ
の第１のトランジスタのコレクタと電源間に接続
した第１の定電流源と、第１のトランジスタのコ
レクタにベースを、接地にエミツタを接続した第
２のトランジスタと、この第２のトランジスタと
ベース、エミツタを共通に接続した第３のトラン
ジスタと、第１の入力端子に与えられるパルス入
力信号と反転関係にあるパルス入力信号が与えら
れる第２の入力端子にベースを、接地にエミツタ
を接続した第４のトランジスタと、第２のトラン
ジスタのコレクタと接地間に接続した容量性負荷
と、その入力を第３のトランジスタのコレクタ
に、出力を第２のトランジスタのベースに接続
し、第２のトランジスタのコレクタと容量性負荷
間に接続したカレントミラー回路と、第４のトラ
ンジスタのコレクタと電源間に接続した第２の定
電流源と、ベースを第４のトランジスタのコレク
タに、エミツタを第２のトランジスタのコレクタ
に、コレクタを電源に接続した第５のトランジス
タからなり、第２のトランジスタのコレクタにに
出力端子を設けたので、低消費電流で立ち下がり
速度を速くできるという効果がある。
号が与えられる第１の入力端子にベースを、接地
にエミツタを接続した第１のトランジスタと、こ
の第１のトランジスタのコレクタと電源間に接続
した第１の定電流源と、第１のトランジスタのコ
レクタにベースを、接地にエミツタを接続した第
２のトランジスタと、この第２のトランジスタと
ベース、エミツタを共通に接続した第３のトラン
ジスタと、第１の入力端子に与えられるパルス入
力信号と反転関係にあるパルス入力信号が与えら
れる第２の入力端子にベースを、接地にエミツタ
を接続した第４のトランジスタと、第２のトラン
ジスタのコレクタと接地間に接続した容量性負荷
と、その入力を第３のトランジスタのコレクタ
に、出力を第２のトランジスタのベースに接続
し、第２のトランジスタのコレクタと容量性負荷
間に接続したカレントミラー回路と、第４のトラ
ンジスタのコレクタと電源間に接続した第２の定
電流源と、ベースを第４のトランジスタのコレク
タに、エミツタを第２のトランジスタのコレクタ
に、コレクタを電源に接続した第５のトランジス
タからなり、第２のトランジスタのコレクタにに
出力端子を設けたので、低消費電流で立ち下がり
速度を速くできるという効果がある。
第１図はこの発明の容量性負荷のドライブ回路
の一実施例を示す図、第２図は従来の容量性負荷
のドライブ回路を示す図である。 図において、TIN1，TIN2は第１および第２の入
力端子、TOUTは出力端子、N11〜N15はNPNトラ
ンジスタからなる第１〜第５のトランジスタ、
COLは容量性負荷、Ｂは電源、I01，I02は第１、第
２の定電流源、P1，P2はPNPトランジスタ、Ｍ
はカレントミラー回路である。なお、各図中の同
一符号は同一または相当部分を示す。
の一実施例を示す図、第２図は従来の容量性負荷
のドライブ回路を示す図である。 図において、TIN1，TIN2は第１および第２の入
力端子、TOUTは出力端子、N11〜N15はNPNトラ
ンジスタからなる第１〜第５のトランジスタ、
COLは容量性負荷、Ｂは電源、I01，I02は第１、第
２の定電流源、P1，P2はPNPトランジスタ、Ｍ
はカレントミラー回路である。なお、各図中の同
一符号は同一または相当部分を示す。
Claims (1)
- １ パルス入力信号が与えられる第１の入力端子
にベースを、接地にエミツタを接続した第１のト
ランジスタと、この第１のトランジスタのコレク
タと電源間に接続した第１の定電流源と、前記第
１のトランジスタのコレクタにベースを、前記接
地にエミツタを接続した第２のトランジスタと、
この第２のトランジスタとベース、エミツタを共
通に接続した第３のトランジスタと、前記第１の
入力端子に与えられるパルス入力信号と反転関係
にあるパルス入力信号が与えられる第２の入力端
子にベースを、前記接地にエミツタを接続した第
４のトランジスタと、前記第２のトランジスタの
コレクタと前記接地間に接続した容量性負荷と、
その入力を前記第３のトランジスタのコレクタ
に、出力を前記第２のトランジスタのベースに接
続し、前記第２のトランジスタのコレクタと前記
容量性負荷間に接続したカレントミラー回路と、
前記第４のトランジスタのコレクタと電源間に接
続した第２の定電流源と、ベースを前記第４のト
ランジスタのコレクタに、エミツタを前記第２の
トランジスタのコレクタに、コレクタを前記電源
に接続した第５のトランジスタからなり、前記第
２のトランジスタのコレクタに出力端子を設けた
ことを特徴とする容量性負荷のドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126498A JPS62283717A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126498A JPS62283717A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62283717A JPS62283717A (ja) | 1987-12-09 |
| JPH0472410B2 true JPH0472410B2 (ja) | 1992-11-18 |
Family
ID=14936693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126498A Granted JPS62283717A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283717A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2804259B2 (ja) * | 1996-12-06 | 1998-09-24 | 株式会社日立製作所 | 容量性負荷の駆動装置 |
| US7002401B2 (en) | 2003-01-30 | 2006-02-21 | Sandisk Corporation | Voltage buffer for capacitive loads |
-
1986
- 1986-05-31 JP JP61126498A patent/JPS62283717A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62283717A (ja) | 1987-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |