JP2804259B2 - 容量性負荷の駆動装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の容量性負荷を駆
動する駆動装置に関する。

【０００２】

【従来の技術】ＥＬパネル，圧電素子等容量性負荷は一
般に高電圧駆動となりその駆動回路には高耐圧が要求さ
れる。また容量性負荷の駆動回路は一般に負荷を充電す
る為のソース側スイッチと一旦充電された負荷を放電す
るためのシンク側スイッチとを具備する必要がある。

【０００３】ＥＬパネルなどの容量性マトリクス負荷の
駆動回路は多数の出力チャンネルを集積化することが要
望されるが、集積化に際しては駆動回路の消費電力低減
が重要な課題である。消費電力低減及び負荷電流駆動能
力向上をはかり特開昭60−208119号記載の様にサイリス
タを用いた駆動回路例もある。これを図２に示す。図２
において、電源端子２０１にアノードを、出力端子３に
カソードをそれぞれ接続したサイリスタ８と、サイリス
タ８のカソードゲートにカソードを、カソードにアノー
ドをそれぞれ接続したダイオード９と、コレクタをサイ
リスタ８のアノードゲートに、エミッタを抵抗１２を介
して電源端子２０２にそれぞれ接続したＮＰＮトランジ
スタ１１と、コレクタをサイリスタ８のカソードゲート
に、エミッタを電源端子２０２にそれぞれ接続したＮＰ
Ｎトランジスタ１０とが設けられ出力部を構成してい
る。ＮＰＮトランジスタ１０，１１のベースは、ロジッ
ク回路２０６からの信号に応じ上述の出力部の駆動を行
うバッファ回路２０７内のＰＭＯＳトランジスタ７１，
７２のドレインにそれぞれ接続しており、またＰＭＯＳ
トランジスタ７１，７２のソースは低圧電源端子２０４
に接続している。ロジック回路２０６は入力端子２０５
の入力信号に応じバッファ回路２０７の制御を行うもの
であり、出力部を多数チャンネル集積化した場合などは
シフトレジスタ及びラッチ回路で構成される。出力端子
３に接続した容量性負荷の駆動につき以下説明する。

【０００４】今電源端子２０１は正の高電圧Ｖ_HPに、電
源端子２０２はＧＮＤにバイアスされているものとす
る。容量性負荷１３を正の高電圧Ｖ_HPに充電する場合
は、NPNトランジスタ１０をオフ状態としサイリスタ８
をオンすれば良い。サイリスタ８のオン駆動はバッファ
回路２０７内のＰＭＯＳトランジスタ７１をオンとしNP
Nトランジスタ１１をオンすることによりサイリスタ８
のアノードゲートよりゲート駆動電流を引き抜いて行
う。このゲート駆動電流は高電圧Ｖ_HPにバイアスされた
電源端子２０１よりもたらされる。

【０００５】次に高電圧Ｖ_HPに充電された容量性負荷１
３を放電する場合はサイリスタ８はオフ状態としＮＰＮ
トランジスタ１０をオンすれば良い。ＮＰＮトランジス
タ１０はバッファ回路２０７内のＰＭＯＳトランジスタ
７２をオンとし低圧電源端子２０４よりベース電流を供
給することによりオンする。図２の回路では容量性負荷
１３の放電電流はダイオード９を介してＮＰＮトランジ
スタ１０に流れる為、サイリスタ８のカソードゲート・
カソード間が逆バイアスされまたサイリスタ８のカソー
ドゲートはＮＰＮトランジスタ１０によりＧＮＤ側にバ
イアスされるためサイリスタ８の誤動作を防止すること
ができる。

【０００６】図２の駆動回路をＥＬパネル走査側電極の
駆動に適用した場合につき以下説明する。

【０００７】ＥＬパネルは順次選択的に高電圧が印加さ
れる走査側電極と、これに同期して発光・非発光データ
に応じて比較的低い電圧が印加されるデータ側電極とが
互いに交差して設けられ、両電極間にＥＬ層が形成され
たものである。走査側電極とデータ側電極とに挟まれた
部分が１つの画素となっており等価的に容量性負荷であ
る。その発光開始電圧は特開昭60−97394 号にも記載の
様に２００（Ｖ）程度と高電圧である。またＥＬパネル
は分極効果を有する為交流駆動が行われる。すなわちＥ
Ｌ画素を一旦ある電圧極性で充電，発光した後この放電
を行ってもＥＬ画素内部に先に印加した電圧極性を打ち
消す方向に分極が発生し、再度同極性の電圧印加により
充電，発光させた場合発光輝度が低下することになる。
そこで一旦発光させたＥＬ画素を再度発光する場合に
は、前回と逆極性の電圧を印加する必要がある。このよ
うなＥＬパネルの駆動方法を述べた例としては、シャー
プ技報，１９８７年第３８号「ＴＦ−ＥＬディスプレイ
の双方向性Push-Pull 対称駆動方式」などの文献があ
る。

【０００８】図２の駆動回路を多数チャンネル集積化
し、上記ＥＬパネルの走査側電極の駆動に適用した例を
図３に示す。

【０００９】図３において、電源端子２０１及び電源端
子２０２を共通端子として図２におけるサイリスタ８，
ＮＰＮトランジスタ１０，１１及び抵抗１２に相当する
サイリスタ８１，８２，…，ＮＰＮトランジスタ１０
１，１０２，…，１１１，112,…及び抵抗１２１，１２
２，…等が各チャンネルごとに設けられている。各チャ
ンネルにおける出力端子３１，３２，…は各々１本の走
査側電極に相当する。またＣ１，Ｃ２等は各々１本のデ
ータ側電極に相当し、それら両電極間に接続する容量性
負荷３１１，３１２等は各々１画素に相当する。以降容
量性負荷３１１，３１２等を画素３１１，３１２等と記
すことにする。

【００１０】走査側電極の駆動回路は前記文献例にも記
載の様に、データ側電極に対し正・負両極性の高電圧を
印加するためその電源ラインすなわち図３における電源
端子２０１，２０２，２０４などはフローティングとし
制御信号はホトカプラ等を用いて入力される。また低圧
電源端子２０４は常に電源端子２０２を基準として５
（Ｖ）程度の電位が保たれる。

【００１１】まず走査側電極３１に正の高電圧Ｖ_HPを印
加して画素の充電，発光を行う場合につき述べる。

【００１２】いま電源端子２０１が正の高電圧Ｖ_HPに、
電源端子２０２が０（Ｖ）にバイアスされ、またデータ
側電極Ｃ₁ が０（Ｖ）に、Ｃ₂ が電圧Ｖ_D にバイアスさ
れているものとする。なおＥＬ画素の発光開始電圧をＶ
_T とすれば、Ｖ_HP＞Ｖ_T で且つＶ_HP−Ｖ_D ＜Ｖ_T の関係
にあるものとする。この状態でサイリスタ８１のみをオ
ンすることにより走査側電極３１に正の高電圧Ｖ_HPが送
出される。このとき画素３１１の両端電圧はＶ_HPとな
り、発光開始電圧Ｖ_T を超えるため画素３１１は発光す
る。一方、画素３１２の両端電圧はＶ_HP−Ｖ_D となる
為、発光開始電圧にＶ_T に達せず画素３１２は発光しな
い。この様にデータ側電極に印加される比較的低い電圧
Ｖ_D により選択された走査側電極（上記の場合走査側電
極３１）上の画素の発光・非発光を決めることができ
る。

【００１３】上記正の高電圧Ｖ_HPによる画素の充電，発
光（或いは非発光）を行った後は、次の駆動タイミング
に備え画素の放電を行う。走査側電極３１上の画素の放
電はＮＰＮトランジスタ１０１をオンすれば良い。以上
で走査側電極３１の駆動が終了し、次の走査側電極３２
が選択，駆動される。この様にして全走査側電極が選
択，駆動し終えると再び最初の走査側電極３１の選択に
戻るが、ＥＬ画素の分極の為、今回は前回とは逆極性の
電圧印加とする必要がある。そこで今度は電源端子２０
２を負の高電圧Ｖ_HNに、電源端子２０１を０（Ｖ）にバ
イアスし、ＮＰＮトランジスタ１０１のみをオンとし走
査側電極３１に負の高電圧Ｖ_HNを送出する。ここでＶ_HN
は｜Ｖ_HN｜＜Ｖ_T で且つ｜Ｖ_HN｜＋Ｖ_D ＞Ｖ_T の関係に
あるものとする。

【００１４】いまデータ側電極Ｃ₁ が０（Ｖ）、Ｃ₂ が
電圧Ｖ_D にバイアスされていたとすると、画素３１１は
その両端電圧が｜Ｖ_HN｜であるから発光開始電圧Ｖ_T に
達せず発光しない。一方画素３１２はその両端電圧が｜
Ｖ_HN｜＋Ｖ_D となるから発光開始電圧Ｖ_T を超え発光す
る。

【００１５】この負の高電圧Ｖ_HNによる画素の充電，発
光（或いは非発光）後は、サイリスタ８１をオンし走査
側電極３１上の画素を放電し次の走査側電極３２の選択
に移行する。

【００１６】前記文献例においては、１走査電極ごとに
印加電圧の極性を反転する駆動法となっているが、いず
れにしても１走査電極についてみた場合毎回電圧極性を
反転して選択，駆動されることになる。このため電源端
子２０１，２０２は外部スイッチング素子により印加電
圧が切換えられる。

【００１７】

【発明が解決しようとする課題】上記従来回路では、サ
イリスタ８１のオン駆動電流すなわちゲート駆動電流は
ＮＰＮトランジスタ１１を介して電源端子２０１から電
源端子２０２へ流れるが、電源端子２０１は電源端子２
０２に対して高電位にあるため、ゲート駆動電流による
消費電力が大きくなるという問題がある。これについて
は特願昭63−15829 号記載のようにロジック回路２０６
内にワンショット回路を設けＰＭＯＳトランジスタ７１
及びＮＰＮトランジスタ１１をパルス動作させることに
よりサイリスタ８のゲート駆動電流を実効的に低減し、
消費電力低減をはかることも可能であるが、ロジック回
路の複雑化ひいてはチップ面積の増大にもつながる。ま
たこのパルス駆動の場合、一旦サイリスタ８がオンした
後ゲート電流が無くなるためサイリスタ８を流れる電流
すなわち画素充電々流等がサイリスタ８の保持電流以下
となるとサイリスタ８がオフしてしまう為画素の充電々
圧を低下させるという問題もある。また図３の如く多数
チャンネル集積化した場合、従来回路構成では電源端子
２０１，２０２間には高電位差が生じる為出力端子間が
外部で短絡されると隣接チャンネル間で電源端子２０１
〜ソース側スイッチング素子（例えばサイリスタ８１）
〜シンク側スイッチング素子（例えばＮＰＮトランジス
タ１０２）〜電源端子２０２の経路で短絡電流が流れる
ことがある。すなわち例えば走査側電極３１を選択して
正の高電圧Ｖ_HPを印加し、他の走査側電極３２，…は０
Ｖ、よってＮＰＮトランジスタ１０２，…等をオンする
ような場合である。上記短絡電流を制限し集積回路の破
壊を防止するにはソース側或いはシンク側スイッチング
素子に電流制限機能を持たせねばならない。図２，図３
の例ではシンク側にＮＰＮトランジスタを用いこれをは
たしている。

【００１８】以上の如く従来回路では負荷駆動電流能力
に制限を与えねばならない場合がある。これはパネルの
大型化に伴いますます電流駆動能力を必要とされるＥＬ
表示装置への適用の上で問題である。

【００１９】本発明の目的は、上述の問題を解決した容
量性負荷の駆動に適した駆動回路を備える表示装置を提
供するものであり、具体的には回路を複雑化することな
く消費電力を低減し、またサイリスタを用いた場合にサ
イリスタの保持電流の影響を無くすことのできる駆動回
路を備える表示装置を得ることにある。

【００２０】本発明の他の目的は、実施例の説明から明
らかになろう。

【００２１】

【課題を解決するための手段】上記目的の１つは、駆動
回路を第２の電源端子と出力端子との間にソース側スイ
ッチング素子を、また出力端子と第１の電源端子との間
にシンク側スイッチング素子を設け、第２の電源端子は
第１の電源端子より所定電位だけ高く保持され、かつ両
電源端子には一方が正の高圧電源，負の高圧電源または
接地電位に接続されているときは他方がフローティング
状態が保持されるように構成することにより達成され
る。ここでいう所定電位とは、ソース側及びシンク側の
各スイッチング素子をオンオフ制御する制御部を駆動す
るに十分な大きさで高圧電源の電圧より小さい値をい
う。

【００２２】

【作用】出力端子に正の高電圧Ｖ_HPを送出する時は、例
えば第２の電源端子に正の高電圧Ｖ_HPを印加し第１の電
源端子はフローティングとしてソース側スイッチング素
子をオンする。第２の電源端子は第１の電源端子に対し
常に５（Ｖ）程度の低電位差に保たれる為、この場合第
１の電源端子は第２の電源端子の正の高電位Ｖ_HPよりも
５（Ｖ）程度低い電位となる。サイリスタ等のソース側
スイッチング素子のオン駆動電流は第２の電源端子より
第１の電源端子へ向かって流すことにより得ることがで
き、よってその消費電力を大幅に低減することができ
る。このため前記パルス駆動等の手段を用いなくても消
費電力の問題を解決することができ、またさらに必要な
期間オン駆動電流を流し続けることによりサイリスタを
用いた場合の保持電流の問題も回避することができる。

【００２３】出力端子に負の高電圧Ｖ_HNを送出する時
は、例えば第１の電源端子に負の高電圧Ｖ_HNを印加し第
２の電源端子をフローティングとしてシンク側スイッチ
ング素子をオンする。シンク側スイッチング素子のオン
駆動電流は第２の電源端子より供給することができるた
め、その消費電力は小さい。

【００２４】以上述べたようにソース側，シンク側いず
れのスイッチング素子も低圧電源にて駆動することがで
き、よってスイッチング素子としてトランジスタを用い
た場合はその駆動電流すなわちベース電流も大きく設定
することができる為、スイッチング素子の負荷電流駆動
能力を向上することができる。また、第１の電源端子，
第２の電源端子はいずれか一方に高電圧が印加されると
きはもう一方の電源端子がフローティング状態となるた
め、駆動回路全体が印加された高電圧の電位に上昇或い
は下降する。よって駆動回路を多数チャンネル集積化し
た場合において隣接チャンネルの出力端子間が外部で短
絡されたとしても駆動回路内部に高圧電源の短絡電流が
流れることは無い。短絡した出力端子に接続している負
荷が同時に駆動されるのみである。そのため駆動回路の
ソース側，シンク側いずれのスイッチング素子も電流制
限機能を特に必要とせず、よっていずれのスイッチング
素子をもサイリスタを用いソース，シンク共に電流駆動
能力を容易に向上させることができる。

【００２５】

【実施例】以下、本発明の第１の実施例を図１により説
明する。

【００２６】図１において、電源端子４にアノードをダ
イオード１６のアノードにカソードをそれぞれ接続した
サイリスタ１５と、カソードを出力端子３に接続したダ
イオード１６と、出力端子３にアノードを電源端子２に
カソードをそれぞれ接続したサイリスタ１４と、が設け
られ出力部を構成している。サイリスタ１４のカソード
ゲートはバッファ回路７内のＰＭＯＳトランジスタ７３
のドレインに接続し、またＰＭＯＳトランジスタ７３の
ソースは電源端子４に接続している。サイリスタ１５の
アノードゲートはバッファ回路７内のＮＭＯＳトランジ
スタ７４のドレインに接続し、ＮＭＯＳトランジスタ７
４のソースは電源端子２に接続している。また入力端子
５の入力信号に応じてバッファ回路７及び出力部を制御
する為のロジック回路６が設けられている。また入力端
子５にアノードを電源端子４にカソードをそれぞれ接続
したダイオード１７と、電源端子２にアノードを入力端
子５にカソードをそれぞれ接続したダイオード１８とが
設けられている。容量性負荷１３は出力端子３に接続し
ている。電源端子２と４との間に低電圧源Ｖ_B が接続さ
れている。低電圧源Ｖ_B はトランス等により絶縁された
フローティング電源で電源端子４を電源端子２に対して
常に５Ｖ程度の電位に保持している。電源端子４は外部
スイッチング素子Ｓ₁ を介して正の高圧電源Ｖ_HPに、外
部スイッチング素子Ｓ₂ を介して接地電位に、また外部
スイッチング素子Ｓ₃ を介して負の高圧電源Ｖ_HNに接続
されている。電源端子２は外部スイッチング素子Ｓ₄ を
介して正の高圧電源Ｖ_HPに、外部スイッチング素子Ｓ₅
を介して接地電位に、また外部スイッチング素子Ｓ₆ を
介して負の高圧電源Ｖ_HNに接続されている。尚、入力端
子５に入力する制御信号は、ホトカプラ等のアイソレー
タを用いて入力する。以下、この動作につき説明する。

【００２７】まず出力端子３に正の高電圧Ｖ_HPを送出す
る場合は、外部スイッチング素子Ｓ₁ をオン、外部スイ
ッチング素子Ｓ₂ ，Ｓ₃ ，Ｓ₄ ，Ｓ₅ ，Ｓ₆ をオフした
状態でサイリスタ１５をオンする。サイリスタ１５はバ
ッファ回路７内のＮＭＯＳトランジスタ７４をオンとし
アノードゲートからゲート駆動電流を引き抜きオンする
ことができる。このゲート駆動電流は低電圧電源Ｖ_B よ
り供給され電源端子４と電源端子２との間で流れる為そ
の消費電力は小さい。容量性負荷１３の充電々流は電源
端子４〜サイリスタ１５〜ダイオード１６〜容量性負荷
１３〜ＧＮＤの経路で流れる。

【００２８】正の高電圧Ｖ_HPに充電された容量性負荷１
３を放電する場合は外部スイッチング素子Ｓ₁ ，Ｓ₂ ，
Ｓ₃ ，Ｓ₄ ，Ｓ₆ をオフ、外部スイッチング素子Ｓ ₅ を
オンした状態でサイリスタ１４をオンする。サイリスタ
１４はバッファ回路７内のＰＭＯＳトランジスタ７３を
オンとしカソードゲートにゲート駆動電流を供給するこ
とによりオンする。このゲート駆動電流もやはり低電圧
ＶＢにより供給され電源端子４と電源端子２との間で流
れる為、消費電力は少なくてすむ。容量性負荷１３の放
電電流はサイリスタ１４を介して電源端子２へ流れる。

【００２９】次に負の高電圧Ｖ_HNで容量性負荷１３を充
電する場合は、外部スイッチング素子Ｓ₁ ，Ｓ₂ ，
Ｓ₃ ，Ｓ₄ ，Ｓ₅ をオフ、外部スイッチング素子Ｓ₆ を
オンとし電源端子２に負の高電圧Ｖ_HNを印加しサイリス
タ１４をオンする。サイリスタ１４がオンすると容量性
負荷１３より電源端子２へ向かって充電電流が流れ、容
量性負荷１３は負の高電圧Ｖ_HNに充電される。ここでサ
イリスタ１４のゲート駆動電流は上記同様低電圧電源Ｖ
_B より供給され電源端子４と電源端子２との間で流れ
る。

【００３０】負の高電圧Ｖ_HNに充電された容量性負荷１
３を放電する場合は外部スイッチング素子Ｓ₁ ，Ｓ₃ ，
Ｓ₄ ，Ｓ₅ ，Ｓ₆ をオフ、外部スイッチング素子Ｓ₂ を
オンとし、電源端子４を０（Ｖ）にバイアスしサイリス
タ１５をオンする。サイリスタ１５は前記同様ＰＭＯＳ
トランジスタ７４をオンすることにより電源端子４から
電源端子２へ向かってゲート駆動電流を流すことにより
オンできる。サイリスタ１５のオンにより、容量性負荷
１３の放電々流が電源端子４からサイリスタ１５，ダイ
オード１６を介して容量性負荷１３へ流れる。

【００３１】尚、本実施例においては、電源端子２或い
は電源端子４のいずれか一方のみで容量性負荷１３の充
放電を行うことも可能である。例えば、電源端子２のみ
で負荷の充放電をしようとする場合、容量性負荷１３に
電流を供給するとき即ち正の高電圧Ｖ_HPへの充電及び負
の高電圧に充電した後の放電において、電源端子２から
ダイオード１８−ダイオード１７−サイリスタ１５−ダ
イオード１６−出力端子３の経路で電流を流すことがで
きる。一方、容量性負荷１３より電流を引き抜く場合に
ついては、前記実施例の説明と同様にサイリスタ１４を
オンすればよい。

【００３２】電源端子４のみを使用する場合について
も、ダイオード１８，１７の経路を利用することで同様
に容量性負荷１３の充放電が可能である。

【００３３】以上の様に高電圧を印加する端子を共有化
した場合、図１における外部スイッチング素子群Ｓ₁ ，
Ｓ₂ ，Ｓ₃ またはＳ₄ ，Ｓ₅ ，Ｓ₆ のうちいずれか一方
を削減することができる。

【００３４】また、本実施例によれば、容量性負荷１３
の正、負の高電圧駆動が可能であり、しかもソース側ス
イッチング素子，シンク側スイッチング素子のいずれも
５Ｖ程度の低電圧系で制御することができる為、高圧ス
イッチング素子の駆動における消費電力を大幅に低減で
き集積化に有利な駆動回路を得ることができる。図１に
おいては、負荷駆動電流能力を向上するためにスイッチ
ング素子としてサイリスタ１４，１５を用いているが、
スイッチング素子をトランジスタとしても同様の動作を
行うことができる。但しトランジスタの場合はサイリス
タのゲート駆動電流に対し一般に大きなベース電流を必
要とし、また負荷電流駆動能力の点からもサイリスタの
方が有利である。サイリスタを用いた場合の問題点とし
て保持電流があるが、本実施例によればゲート駆動電流
の消費電力を大幅に低減する効果がある為必要な期間ゲ
ート電流を流し続けることによりこれを解決できる。一
般にサイリスタのオンに必要なゲート電流は１００（μ
Ａ）〜数百（μＡ）程度であり、図１における電源端子
２，４間の電位差を５（Ｖ）とすれば、ゲート駆動電流
による消費電力は１００（μＡ）×５（Ｖ）＝０.５(ｍ
Ｗ）程度と極めて小さい。なお図１におけるサイリスタ
１４，１５及びダイオード１６は高耐圧素子であり、サ
イリスタ１４は順・逆両方向に高耐圧を有しているもの
とする。また、ダイオード１８，１７はロジック回路６
がＣＭＯＳトランジスタで構成される場合は、その入力
ゲート保護素子として一般に設けられるものでありこれ
を利用しても良い。

【００３５】以上の如く本実施例は電源端子２，４のい
ずれか一方をフローティング状態とすることにより、容
量性負荷の正，負高電圧駆動が可能となるため、電源ラ
インをフローティングとして駆動されるＥＬパネル走査
側駆動回路として最適である。

【００３６】図４は、図１に示される本発明の第１の実
施例をＥＬパネル走査側電極の駆動に適用した例で各電
源端子への電位付与手段は省略して示してある。

【００３７】図４において、電源端子２及び４を共通端
子として図１に示す回路の出力部が多数チャンネル設け
られ、各チャンネルにおける出力端子３１，３２，…等
は各々ＥＬ表示パネルの１本の走査側電極に接続してい
る。またＣ₁ ，Ｃ₂ ，…などはデータ側電極を示し、Ｅ
Ｌ層の両側に並設される走査側電極とデータ側電極とが
交差したところがＥＬ画素３１１，３１２となる。また
電源端子４は常に電源端子２を基準として５（Ｖ）程度
の高電位に保たれているものとする。

【００３８】ＥＬ表示パネルは前記の如く分極効果を有
するため、毎回印加電圧の極性を反転して画素の発光を
行う。図４において、いま走査側電極３１を選択しこれ
を正の高電圧Ｖ_HPに充電して発光する場合は、電源端子
２はフローティングとし電源端子４に正の高電圧Ｖ_HPを
印加する。なお、この電圧印加は図１に示すダイオード
１８，１７の如く電源端子２から電源端子４へ向かう電
流経路が有れば、電源端子２，４のいずれでも良い。電
源端子４に正の高電圧Ｖ_HPを印加した状態でサイリスタ
１５１のみをオンすることにより、走査側電極３１に正
の高電圧Ｖ_HPが送出される。このときデータ側電極
Ｃ₁ ，Ｃ₂ ，…等の電位状態に応じ走査側電極３１上の
画素３１１，３１２，…等を発光させることができる。

【００３９】次いで走査側電極３１上の画素３１１，３
１２…等の放電を行う場合は、電源端子４をフローティ
ングとし電源端子２を０（Ｖ）にバイアスしてサイリス
タ１４１をオンする。放電々流は走査側電極３１よりサ
イリスタ１４１を介して電源端子２へ流れ放電できる。

【００４０】以上で走査側電極３１の選択を終了し、次
の走査側電極３２の選択に移行する。全走査電極を順次
選択した後は再び走査側電極３１の選択に戻るが、今度
は画素への印加電圧極性を反転する為、負の高電圧Ｖ_HN
を出力端子から送出する必要がある。この場合電源端子
４をフローティングとし電源端子２へ負の高電圧Ｖ_HNを
印加しサイリスタ１４１のみオンする。サイリスタ１４
１のオンにより走査側電極３１に負の高電圧Ｖ_HNが送出
され、データ側電極Ｃ₁ ，Ｃ₂ ，…等の電位状態に応じ
走査側電極３１上の画素３１１，３１２，…などを発光
させることができる。

【００４１】次いでこれを放電する場合、電源端子２を
フローティングとし電源端子４を０（Ｖ）にバイアスし
サイリスタ１５１をオンする。放電々流は電源端子４よ
りサイリスタ１５１，ダイオード１６１を介して走査側
電極３１へ流れ、走査側電極３１上の画素３１１，３１
２，…などを放電できる。

【００４２】以上の如く本実施例によればＥＬパネルの
走査電極の駆動が可能である。走査電極は一般に数百本
以上で構成され、その駆動回路は多数チャンネルを集積
化する必要がある。本実施例は消費電力を大幅に低減す
る効果を有する為、その集積化に極めて有利である。ま
たＥＬパネルは近年大型化の傾向に有り、これに伴ない
負荷電流が増大する為駆動回路の電流駆動能力が問われ
ることになる。本実施例の如くサイリスタを用いること
により、消費電力を増大することなく上記要求に答える
ことができ、ＥＬパネルの走査電極駆動に最適な駆動回
路を得ることができる。

【００４３】図５に本発明の第２の実施例を示す。

【００４４】図５においては、図１の実施例に加えサイ
リスタ１５のアノード・アノードゲート間にスイッチン
グ素子７６を、サイリスタ１４のカソード・カソードゲ
ート間にスイッチング素子７５を、設けている。サイリ
スタ１４，１５のオン駆動に関しては、スイッチング素
子７５，７６をオフ状態としておき第１の実施例同様Ｐ
ＭＯＳトランジスタ７３またはＮＭＯＳトランジスタ７
４によりオン駆動することができる。この実施例では電
源端子２，４への電位付与手段は第１の実施例と同一で
あり省略してある。以下、スイッチング素子７５，７６
を設けたことによる効果につき説明する。

【００４５】一般にサイリスタはその耐圧信頼性を確保
するためにカソードゲート・カソード間またはアノード
ゲート・アノード間に抵抗を挿入する。またトランジス
タにあってはベース・エミッタ間に抵抗が挿入される。
この抵抗は小さい程誤動作を防止できるが、その分抵抗
へのリーク電流が増えるため、ゲート駆動電流或いはベ
ース電流を増大させることになる。さらにサイリスタの
場合、印加電圧の上昇率いわゆるｄｖ／ｄｔが大きいこ
とによって誤点弧する性質を有する。これに対しても抵
抗により、ｄｖ／ｄｔ印加時に接合内を流れる電流を抵
抗側にバイパスさせサイリスタ誤動作を防止する方策が
とられる。この場合も抵抗値が小さい程ｄｖ／ｄｔに対
して誤動作しにくくすることができる。

【００４６】図５の実施例では、スイッチング素子７
５，７６を設けることによりゲート駆動電流を増大させ
ることなくサイリスタ１４，１５の誤動作を防止できる
様にしている。例えば電源端子４に正の高電圧Ｖ_HPが印
加され、サイリスタ１５はオフ状態を保つ場合、スイッ
チング素子７６をオンする。これによりサイリスタ１５
のアノード・アノードゲート間が短絡される為、サイリ
スタ１５の誤動作を防止することができる。また電源端
子２に負の高電圧Ｖ_HNが印加され、サイリスタ１４がオ
フ状態を保つ場合はスイッチング素子７５をオンするこ
とでカソードゲート・カソード間を短絡し誤動作を防止
することができる。

【００４７】スイッチング素子７５，７６はいずれも電
源端子４と電源端子２との間で動作させることができる
為高耐圧素子を用いる必要はなく、例えば低圧のＭＯＳ
トランジスタなどで構成することができ集積化に不利と
なることはない。

【００４８】本実施例によれば、前記第１の実施例の効
果に加え駆動回路の誤動作を容易に防止することができ
るという効果を奏することができる。

【００４９】この実施例についても、図４に示したよう
に出力端子３をＥＬ表示装置の各走査電極に接続するこ
とができる。

【００５０】図６に本発明の第３の実施例を示す。

【００５１】図６では図１の実施例に加え電源端子４と
サイリスタ１５のアノードとの間にスイッチング素子１
９、またサイリスタ１５のアノード側にカソードを電源
端子２にアノードをそれぞれ接続したダイオード２０、
を設けた。電源端子への電位付与手段は電源端子２側の
みとした点で第１の実施例と異なっている。以下その動
作につき説明する。

【００５２】まず出力端子３に正の高電圧Ｖ_HPを送出す
る場合、外部スイッチング素子Ｓ₄ をオンにして電源端
子２に正の高電圧Ｖ_HPを印加しサイリスタ１５をオンす
る。サイリスタ１５は、スイッチング素子１９及びＮＭ
ＯＳトランジスタ７４をオンすることにより、電源端子
４からスイッチング素子１９，ＮＭＯＳトランジスタ７
４を介して電源端子２へゲート駆動電流が流れオンする
ことができる。なお電源端子４は前記同様、低電圧電源
Ｖ_B により常に電源端子２を基準として５（Ｖ）程度の
電位に保たれているものとする。出力端子３に容量性負
荷が接続されていれば、電源端子２からダイオード２
０，サイリスタ１５，ダイオード１６を介して容量性負
荷を正の高電圧Ｖ_HPに充電できる。なおダイオード２０
が無い場合は、電源端子２をフローティングとして電源
端子４に正の高電圧Ｖ_HPを印加するか、或いは図１の如
く電源端子２から電源端子４へ向かう経路（ダイオード
パス）があれば同様に負荷の充電は可能である。但しこ
の場合、充電々流がスイッチング素子１９を介して流れ
るため、スイッチング素子１９の電流容量が必要とされ
る。容量性負荷を放電する場合は外部スイッチング素子
Ｓ₅ をオンして電源端子２を０（Ｖ）にバイアスし、サ
イリスタ１４をオンする。サイリスタ１４はＰＭＯＳト
ランジスタ７３をオンし電源端子４からゲート駆動電流
を供給することによりオンする。このときサイリスタ１
５がまだオン状態にあると、サイリスタ１５，１４が共
にオン状態となってしまい電源端子４と電源端子２間が
短絡してしまう。

【００５３】本実施例ではスイッチング素子１９を設け
ることによりこの問題を解決している。すなわちサイリ
スタ１４側がオンしようとした時はスイッチング素子１
９をオフすることにより、電源端子４からサイリスタ１
５，１４を介して電源端子２へ向かう電流経路を遮断
し、上記短絡を防止できる。サイリスタ１５，１４等に
電流遮断機能を持たせることよりも容易に実現できる。
スイッチング素子１９はサイリスタ１５のゲート駆動電
流程度を流せれば良く、また低圧素子で形成できるた
め、例えばＭＯＳトランジスタで良い。また図６の回路
を多数チャンネル集積化する場合は、ダイオード２０の
カソード側を共通端子としてサイリスタ１５等を設けれ
ば良い。

【００５４】本実施例によれば、第１の実施例の効果に
加え容易に誤動作を防止した駆動回路を得ることができ
る。

【００５５】図７に本発明の第４の実施例を示す。

【００５６】図７では、図６におけるダイオード２０を
削除し、代わりに電源端子２１をスイッチング素子１９
とサイリスタ１５との間に設けている。電源端子２は外
部スイッチング素子Ｓ₅ ，Ｓ₆ を介して接地電位、負の
高圧電源Ｖ_HNに接続され、電源端子２１は外部スイッチ
ング素子Ｓ₁ ，Ｓ₂ を介して正の高圧電源Ｖ_HP、接地電
位に接続されている。

【００５７】図７において、正の高圧電源Ｖ_HPを出力端
子３に送出する場合は、外部スイッチング素子Ｓ₅ ，Ｓ
₆ をオフして、電源端子２をフローティング状態とし、
外部スイッチング素子Ｓ₁ をオンして電源端子２１に正
の高電圧Ｖ_HPを印加してサイリスタ１５をオンする。サ
イリスタ１５は前記同様スイッチング素子１９，NMOSト
ランジスタ７４を共にオンすることにより電源端子４か
らスイツチング素子１９，ＮＭＯＳトランジスタ７４を
介し電源端子２へゲート駆動電流が流れオンする。

【００５８】出力端子３に接続し、正の高圧電源Ｖ_HPに
充電された容量性負荷を放電する場合、或いは負の高電
圧Ｖ_HNに充電する場合は、電源端子２１はフローティン
グとし電源端子２を０Ｖ、或いは負の高電圧Ｖ_HNにバイ
アスし、前記同様サイリスタ１４側をオンすれば良い。

【００５９】本実施例によれば、スイッチング素子１９
を設けたことにより、前記第３の実施例と同様の効果を
得ることができる。

【００６０】図６及び図７の駆動回路についても図４に
示したように、ＥＬ表示装置に適用することができる。

【００６１】

【発明の効果】本発明によれば、負荷に電流を供給する
ソース側スイッチング素子及び負荷から電流を引き抜く
シンク側スイッチング素子の制御電流をいずれも低圧電
源より供給，制御することができるため、消費電力を大
幅に低減でき集積化に有利な容量性負荷の駆動回路を得
ることができる。また、この駆動回路をＥＬ表示装置の
駆動に適用すると、低消費電力で電流駆動能力の高いＥ
Ｌ表示装置を得ることができる。

【図面の簡単な説明】

【図１】本発明駆動回路の第１の実施例を示す回路図。

【図２】従来の駆動回路を示す回路図。

【図３】従来の駆動回路を適用したＥＬ表示装置の回路
図。

【図４】図１の駆動回路を使用したＥＬ表示装置の回路
図。

【図５】本発明駆動回路の第２の実施例を示す回路図。

【図６】本発明駆動回路の第３の実施例を示す回路図。

【図７】本発明駆動回路の第４の実施例を示す回路図。

【符号の説明】

１，２，４，２１…電源端子、３…出力端子、５…入力
端子、６…ロジック回路、７…バッファ回路、８，１
４，１４１，１４２…サイリスタ、１３…容量性負荷、
１６，１６１，１６２…高圧ダイオード、３１，３２…
走査側電極、７５，７６…低圧スイッチング素子、３１
１，３１２，３２１，３２２…ＥＬ素子、Ｃ₁ ，Ｃ₂ …
データ側電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 苅谷 忠昭 茨城県日立市幸町３丁目１番１号 株式 会社 日立製作所 日立工場内 (56)参考文献 特開 昭62−283717（ＪＰ，Ａ) 特開 昭62−64123（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数の容量性負荷に接続される複数の駆動
   回路を備え、 駆動回路が、 第１の電源端子と、第２の電源端子と、容量性負荷を接
   続する出力端子と、 第１，第２の主端子及びゲート端子を有し負荷に電流を
   供給するソース側スイッチング素子と、 第１，第２の主端子及びゲート端子を有し負荷から電流
   を引き抜くシンク側スイッチング素子と、 を有し、 ソース側スイッチング素子の第１の主端子が第１の電源
   端子に、第２の主端子が出力端子に、ゲート端子が第１
   のスイッチング素子を介して第２の電源端子にそれぞれ
   接続され、 シンク側スイッチング素子の第１の主端子が出力端子
   に、第２の主端子が第２の電源端子に、ゲート端子が第
   ２のスイッチング素子を介して第１の電源端子にそれぞ
   れ接続され、 第１の電源端子及び第２の電源端子のうち一方は高圧電
   源または接地電位に接続され、他方はフローティングと
   し、 第１の電源端子と第２の電源端子との間には高圧電源よ
   りも電圧の低い低圧電源が接続され、 ソース側スイッチング素子のゲート端子には、第１のス
   イッチング素子を介して低圧電源からゲート信号を与
   え、 シンク側スイッチング素子のゲート端子には、第２のス
   イッチング素子を介して低圧電源からゲート信号を与え
   ることを特徴とする容量性負荷の駆動装置。
2. 【請求項２】複数の容量性負荷に接続される複数の駆動
   回路を備え、 駆動回路が、 第１の電源端子と、第２の電源端子と、容量性負荷を接
   続する出力端子と、 第１，第２の主端子とゲート端子を有し負荷に電流を供
   給するソース側スイッチング素子と、 第１，第２の主端子とゲート端子を有し負荷から電流を
   引き抜くシンク側スイッチング素子と、 を有し、 ソース側スイッチング素子の第１の主端子をスイッチン
   グ素子を介して第１の電源端子に、第２の主端子を出力
   端子に、ゲート端子を第１のスイッチング素子を介して
   第２の電源端子にそれぞれ接続し、 シンク側スイッチング素子の第１の主端子を出力端子
   に、第２の主端子を第２の電源端子に、ゲート端子を第
   ２のスイッチング素子を介して第１の電源端子にそれぞ
   れ接続し、 スイッチング素子とソース側スイッチング素子の第１の
   主端子との間に第３の電源端子を設け、 第２の電源端子及び第３の電源端子のうち一方は高圧電
   源または接地電位に接続され、他方はフローティングと
   し、 第１の電源端子と第２の電源端子との間には高圧電源よ
   りも電圧の低い低圧電源が接続され、 ソース側スイッチング素子のゲート端子には、第１のス
   イッチング素子を介して低圧電源からゲート信号を与
   え、 シンク側スイッチング素子のゲート端子には、第２のス
   イッチング素子を介して低圧電源からゲート信号を与え
   ることを特徴とする容量性負荷の駆動装置。
3. 【請求項３】ソース側スイッチング素子の第２の主端子
   がダイオードを介して出力端子に接続されることを特徴
   とする請求項１または２記載の容量性負荷の駆動装置。