JP2565074B2 - プラズマ表示パネル駆動回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプラズマ表示パネル駆動
回路に関し、特に記憶機能をもつプラズマ表示パネルの
各画素行に走査パルス、維持パルス及び消去パルスを所
定の順で順次供給するプラズマ表示パネル駆動回路に関
する。

【０００２】

【従来の技術】プラズマ表示パネルは、高解像度で大型
表示が可能パネル自身に記憶機能を備える等の特徴を有
し、コンピュータの表示装置や壁掛けテレビジョンなど
への実用化が進展しつつある。

【０００３】このようなプラズマ表示パネルの構造の一
例を図４（Ａ）（Ｂ）に、画素及び電極に注目した等価
回路図を図５に示す。このプラズマ表示パネル１０は、
ガラス製の第１絶縁基板１１上に共通行電極１３ａと走
査行電極１３ｂとが交互に配列され、その上に絶縁層１
８ａ、更にその上に保護層１９が形成され、この保護層
１９上に隔壁１６によって放電ガス空間１５１をもつ画
素１５がマトリクス上に配置されている。画素１５の上
面には蛍光体層１７が形成され、その上に絶縁層１８
ｂ，列電極１４及びガラス製の第２の絶縁基板１２が順
次形成されている。各画素１５の放電ガス空間１５１と
はＨｅ，Ｘｅ等の放電用のガスが充填される。また、各
画素１５の近傍には、それぞれ１本の共通行電極１３
ａ，走査行電極１３ｂ及び列電極１４が配置される。こ
れら電極に印加される電圧によって、放電ガス空間１５
１内のガスが放電して紫外光を発生し、この紫外光を受
けて蛍光体層１７が可視光を発生する。画素１５ごとに
蛍光体層１７の発生可視光を変え近傍３画素をＢ，Ｇ，
Ｒの３色の可視光とすればカラー表示が可能となる。

【０００４】次に、このプラズマ表示パネルの動作につ
いて図６の各部の波形図を参照して説明する。

【０００５】各共通行電極１３ａには、基準電位（０
Ｖ）に対し電位Ｖｈｐの維持パルスＨＰ１が所定の間隔
で順次印加される。また各走査行電極１３ｂ（Ｓ₁ ，Ｓ
₂ ，…，Ｓ_m-1 ）には、基準電圧に対し電位Ｖｈｐの維
持パルスＨＰ２が共通行電極１３ａの隣接する２つの維
持パルスＨＰ１の中間に印加されると共に、対応画素行
の放電開始タイミング、消去タイミングで電位Ｖｓｐの
走査パルスＳＰ，電位Ｖｅｐの消去パルスＥＰが重畳さ
れる。一方、各列電極１４（Ｄ₁ 〜Ｄ_m ）には、電位Ｖ
Ｐｈｐ，Ｖｓｐ，Ｖｅｐと逆極性の対応画素列のデータ
ＤＴが、各画素行の放電開始タイミングで順次印加され
る。

【０００６】ここで、１つの画素１５（例えばＥ₁₁）に
着目し、初期状態で放電していないものとする。放電し
ていない状態で共通行電極１３ａ及び走査行電極１３ｂ
（Ｓ₁ ）に維持パルスＨＰ１，ＨＰ２が印加されても、
これら行電極間の電位差（Ｖｈｐ）は放電のしきい値を
越えないため放電しない状態が続く。

【０００７】次に、走査行電極１３ｂ（Ｓ₁ ）に走査パ
ルスＳＰが印加されるのと同期して対応列電極１４（Ｄ
₁ ）に走査パルスＳＰと逆極性のデータＤＴが印加され
ると、これら電極間の電位差は｜Ｖｓｐ｜＋｜ＤＴの電
位｜となって放電のしきい値を越え放電を開始する。放
電が進むと走査行電極１３ｂ（Ｓ₁ ）側及び列電極１４
（Ｄ₁ ）側にはそれぞれ逆極性の電荷が堆積し放電は弱
くなる。

【０００８】走査パルスＳＰ及びデータＤＴがなくな
り、次に共通行電極１３ａに維持パルスＨＰ１が印加さ
れると、走査行電極１３ｂ（Ｓ₁ ）側に堆積された電荷
によりこの走査行電極１３ｂ（Ｓ₁ ）側の電位が維持パ
ルスＨＰ１とは逆電性の方向に高くなるので、走査行電
極１３ｂ（Ｓ₁ ）側と共通行電極１３ａとの間の電位差
が放電のしきい値を越え再び放電が強くなる。以後、走
査行電極１３ｂ（Ｓ₁ ）と共通行電極１３ａとの間に交
互に維持パルスＨＰ１，ＨＰ２を印加することにより放
電が維持される。これが記憶機能である。

【０００９】次に、画面の切換え等のために放電を停止
させるには、走査行電極１３ｂ（Ｓ₁ ）に維持パルスＨ
Ｐ２印加前に、電位Ｖｅｐで所定のパルス幅の消去パル
スＥＰを印加する。この消去パルスＥＰのパルス幅は維
持パルス等より短かく設定されており、この消去パルス
ＥＰによって再放電するが、パルス幅が短かいため、走
査行電極１３ｂ（Ｓ₁ ）共通行電極１３ａへの電荷の堆
積は極めて少なく、次の維持パルスが印加されても、こ
れら電極間の電位差は再放電を起すしきい値まで到達し
ない。この結果、次の走査パルス及びデータが印加され
るまで、この画素は放電しない。上述の各走査行電極に
走査パルス、維持パルス、消去パルスを供給する従来の
プラズマ表示パネル駆動回路の第１の例を図７に示す。

【００１０】このプラズマ表示パネル駆動回路は、ソー
ス及びウエルを基準電位点（接地電位点）と接続しドレ
インを対応画素行（対応走査行電極）と接続しゲートに
供給される信号に応答してオン，オフするＰチャネル型
のトランジスタＴＲ１と、出力端をトランジスタＴＲ１
のゲートと接続し、負の電位Ｖｓｐをインアクティブレ
ベルとし走査パルスＳＰと対応する第１のパルス幅でア
クティブレベルとなる走査パルス駆動信号ＳＰＤ、負の
電位Ｖｈｐをインアクティブレベルとし維持パルスＨＰ
と対応する第２のパルス幅でアクティブレベルとなる維
持パルス駆動信号ＨＰＤ及び負の電位Ｖｅｐをインアク
ティブレベルとし消去パルスＥＰと対応する第３のパル
ス幅でアクティブレベルとなる消去パルス駆動信号ＥＰ
Ｄのうちの少なくとも１つがアクティブレベルのときに
トランジスタＴＲ１をオフにするタイミング調整回路３
１ｘと、アノードをそれぞれトランジスタＴＲ１のドレ
インと接続するダイオードＤ１〜Ｄ３と、ソース及びウ
エルに電位Ｖｓｐを受けドレインをダイオードＤ１のカ
ソードと接続しゲートに供給される走査パルス駆動信号
ＳＰＤのアクティブレベルに応答してオンとなるＮチャ
ネル型のトランジスタＴＲ２と、ソース及びウエルに電
位Ｖｅｐを受けドレインをダイオードＤ２のカソードと
接続しゲートに供給される消去パルス駆動信号ＥＰＤの
アクティブレベルに応答してオンとなるＮチャネル型の
トランジスタＴＲ３と、ソース及びウエルに電位Ｖｈｐ
を受けドレインをダイオードＤ３のカソードと接続しゲ
ートに供給される維持パルス駆動信号ＨＰＤのアクティ
ブレベルに応答してオンとなるＮチャネル型のトランジ
スタＴＲ４とをそれぞれ備え各画素行と対応して設けら
れた行駆動回路３０ｘを有する構成となっている。

【００１１】この回路は、走査パルス駆動信号ＳＰＤ、
消去パルス駆動信号ＥＰＤ及び維持パルス駆動信号ＨＰ
Ｄがインアクティブレベルのときは、タイミング調整回
路３１ｘによってトランジスタＴＲ１はオン状態にあ
り、対応画素行に基準電位（接地電位．０Ｖ）の出力信
号ＯＵＴを供給する。

【００１２】走査パルス駆動信号ＳＰＤ，消去パルス駆
動信号ＥＰＯ及び維持パルス駆動信号ＨＰＤのうちの少
なくとも１つがアクティブレベルになると、これら信号
と対応するトランジスタ（ＴＲ２，ＴＲ３，ＴＲ４）が
オンとなり、出力信号ＯＵＴを対応する電位（Ｖｓｐ，
Ｖｅｐ，Ｖｈｐ）にする。すなわち、図６に示されたＳ
１，Ｓ２対応の出力信号が得られる。

【００１３】この回路においては、３つのパルス駆動信
号（ＳＰＤ，ＥＰＤ，ＨＰＤ）によってトランジスタＴ
Ｒ１をオン，オフ制御し、また、各パルス駆動信号のイ
ンアクティブレベルが異なるためにそのインアクティブ
レベルを統一化する回路が必要であるので、タイミング
調整回路３１ｘが複雑になるという問題点があった。こ
の問題点を解決するために、筆者らは、特開平３−２１
１５８９号公報にて、図８に示すような回路を提案して
いる。

【００１４】この回路は、基準電位（接地電位．０Ｖ）
に対し負の電位Ｖｈｐで所定のパルス幅の維持パルスＨ
Ｐを順次発生する維持パルス発生器２Ｏと、コレクタに
維持パルスＨＰを受けエミッタを対応画素行と接続する
バイポーラトランジスタＱ１、このバイポーラトランジ
スタＱ１のコレクタ，ベース間に接続された抵抗Ｒ１、
アノード及びカソードをバイポーラトランジスタＱ１の
エミッタ及びベースと対応接続するダイオードＤ４、ア
ノードをそれぞれダイオードＤ４のカソードと接続する
ダイオードＤ１，Ｄ２、ドレインをダイオードＤ１のカ
ソードと接続しソース及びウエルに負の電位Ｖｓｐを受
けゲートに供給される走査パルス駆動信号ＳＰＤがアク
ティブレベルのときオンとなるトランジスタＴＲ２、及
びドレインをダイオードＤ２のカソードと接続しソース
及びウエルに負の電位Ｖｅｐを受けゲートに供給される
消去パルス駆動信号ＥＰＤがアクティブレベルのときオ
ンとなるトランジスタＴＲ３をそれぞれ備え各画素と対
応して設けられた行駆動回路３０ｙとを有する構成とな
っている。

【００１５】この回路において、トランジスタＴＲ２，
ＴＲ３がオフ状態の場合、維持パルスＨＰ基準電位（０
Ｖ）によりバイポーラトランジスタＱ１はオンとなり、
この基準電位を対応画素行に供給する。維持パルスＨＰ
が負の電位Ｖｈｐになると、対応画素行側からダイオー
ドＤＳ及び抵抗Ｒ１とバイポーラトランジスタＱ１のベ
ース，コレクタ間ＰＮ接合部との並列回路を通って電流
が流れ、対応画素行に電位Ｖｈｐを供給する。

【００１６】走査パルス駆動信号ＳＰＤ，消去パルス駆
動回路ＥＰＤがアクティブレベルでトランジスタＴＲ
２，ＴＲ３がオンのときは、対応画素行にほぼ電位Ｖｓ
ｐ，Ｖｅｐを供給する。このときダイオードＤ４の順方
向電圧によってバイポーラトランジスタＱ１がオフ状態
となる。従って、図６のＳ１，Ｓ２相当の出力信号ＯＵ
Ｔを得ることができる。

【００１７】この回路においては、タイミング調整回路
３１ｘに相当する回路を抵抗Ｒ１及びダイオードＤ４だ
けの単純な回路にすることができる。

【００１８】

【発明が解決しようとする課題】上述した従来のプラズ
マ表示パネル駆動回路の第１の例では、３つのパルス駆
動信号（ＳＰＤ，ＥＰＤ，ＨＰＤ）によって出力部のト
ランジスタＴＲ１のオン，オフ制御、及び上記３つのパ
ルス駆動信号のインアクティブレベルの統一化を行うた
めタイミング調整回路３１ｘが複雑になる上、このタイ
ミング調整回路３１ｘを含む行駆動回路３０ｘは各画素
行をそれぞれ対応して設けられるため全体の面積が大き
くなるという欠点があり、また第２の例では、タイミン
グ調整回路に相当する回路は抵抗Ｒ１及びダイオードＤ
４だけとなり単純化されるが、各画素を駆動するには１
００〜２００Ｖの電源が必要であるため、抵抗Ｒ１を高
耐圧，大電力型とする必要があり、かつ消費電力が大き
くなるために同一半導体基板内にＩＣ化することが困難
であるという欠点があった。

【００１９】本発明の目的は、同一半導体基板内へのＩ
Ｃ化が容易で、かつ全体が面積を小さくすることができ
るプラズマ表示パネル駆動回路を提供することにある。

【００２０】

【課題を解決するための手段】本発明のプラズマ表示パ
ネル駆動回路は、行，列マトリクス状に配列された複数
の画素を備えたプラズマ表示パネルの各画素行それぞれ
に基準電位に対し第１の電位及びパルス幅の前記画素の
放電開始用の走査パルス、第２の電位及びパルス幅の前
記画素の放電維持用の維持パルス、及び第３の電位及び
パルス幅の前記画素の放電停止用の消去パルスを所定の
順で順次供給するプラズマ表示パネル駆動回路であっ
て、前記維持パルスを順次発生する維持パルス発生回路
と、前記プラズマ表示パネルの各画素行それぞれと対応
して設けられ、ソース及びウエルに前記維持パルスを受
けドレインを前記プラズマ表示パネルの対応画素行と接
続しゲートに供給された電位に従ってオン，オフして前
記維持パルスを前記対応画素行へ伝達する一導電型の第
１のトランジスタ、前記走査パルスと対応する走査パル
ス駆動信号及び前記消去パルスと対応する消去パルス駆
動信号の少なくとも一方がアクティブレベルのときにオ
ンとなる第２のトランジスタ及びオフとなる第３のトラ
ンジスタを備え出力端を前記第１のトランジスタのゲー
トと接続し前記第２のトランジスタがオンのとき前記第
１のトランジスタをオフとし、前記第３のトランジスタ
がオンのとき前記第１のトランジスタをオンとする電界
効果型トランジスタ回路のタイミング調整回路、ソース
に前記第１の電位を受け前記走査パルス駆動信号がアク
ティブレベルのときオンとなり前記走査パルスを前記対
応画素行に供給する逆導電型の第４のトランジスタ、並
びに、ソースに前記第３の電位を受け前記消去パルス駆
動信号がアクティブレベルのときオンとなり前記消去パ
ルスを前記対応画素行に供給する逆導電型の第５のトラ
ンジスタをそれぞれ含む行駆動回路とを有している。

【００２１】また、タイミング調整回路が、走査パルス
駆動信号及び消去パルス駆動信号の少なくとも一方がア
クティブレベルのときアクティブレベルの信号を出力す
るＯＲ回路と、ソースに第１（第３）の電位を受けゲー
トに前記ＯＲ回路の出力を受けてこの出力信号がアクテ
ィブレベルのときオンとなる逆導電型の第２のトランジ
スタ、前記ＯＲ回路の出力信号をレベル反転するインバ
ータ、ソースに前記第１（第３）の電位を受けゲートに
前記インバータの出力信号を受けドレインを第１のトラ
ンジスタのゲートと接続し前記ＯＲ回路の出力信号がア
クティブレベルのときオフとなる逆導電型の第３のトラ
ンジスタ、ソースを前記第１のトランジスタのゲートと
接続しドレインを前記第２のトランジスタのドレインと
接続する一導電型の第６のトランジスタ、及びソースを
前記第１のトランジスタのソースと接続しゲートを前記
第６とトランジスタのドレインと接続しドレインを前記
第１のトランジスタのゲートと接続する一導電型の第７
のトランジスタを備えたレベルシフタとを含んで構成さ
れる。

【００２２】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１の実施例を示す回路図で
ある。

【００２３】この実施例は、維持パルスＨＰを順次発生
する維持パルス発生器２０と、プラズマ表示パネルの各
画素行それぞれと対応して設けられた行駆動回路３０と
を有し、行駆動回路３０はソース及びウェルに維持パル
スＨＰを受けドレインを前記プラズマ表示パネルの対応
画素行と接続しゲートに供給された電位に従ってオン，
オフして維持パルスＨＰを前記対応画素行へ伝達するＰ
チャネル型のトランジスタＴＲ１と、アノードをそれぞ
れトランジスタＴＲ１のドレインと接続するダイオード
Ｄ１，Ｄ２と、ドレインをダイオードＤ１のカソードと
接続しソース及びウェルに電位Ｖｓｐを受けゲートに供
給される走査パルス駆動信号ＳＰＤがアクティブレベル
のときオンとなるＮチャネル型のトランジスタＴＲ２
と、ドレインをダイオードＤ２のアソードと接続しソー
ス及びウェルに電位Ｖｅｐを受けゲートに供給される消
去パルス駆動信号ＥＰＤがアクティブレベルのときオン
となるＮチャネル型のトランジスタＴＲ３と、第１，第
２の入力端に走査パルス駆動信号ＳＰＤ及び消去パルス
駆動信号ＥＰＤを受けこれら信号の少なくとも一方がア
クティブレベルのときアクティブレベルの信号を出力す
るＯＲ回路Ｇ１１、ソース及びウェルに電位Ｖｓｐを受
けゲートにＯＲ回路Ｇ１１の出力信号を受けてこの出力
信号がアクティブレベルのときオンとなるＮチャネル型
のトランジスタＴＲ１２とＯＲ回路Ｇ１１の出力信号を
レベル反転するインバータＩＶ１１とソース及びウェル
に電位Ｖｓｐを受けゲートにインバータＩＶ１１の出力
信号を受けドレインをトランジスタＴＲ１のゲートと接
続しＯＲ回路Ｇ１１の出力信号がアクティブレベルのと
きオフとなるＮチャネル型のトランジスタＴＲ１１とソ
ース及びウェルをトランジスタＴＲ１のソースと接続し
ゲートをトランジスタＴＲ１のゲートと接続しドレイン
をトランジスタＴＲ１２のドレインと接続するＰチャネ
ル型のトランジスタＴＲ１４とソース及びウェルをトラ
ンジスタＴＲ１のソースと接続しゲートをトランジスタ
ＴＲ１２のドレインと接続しドレインをトランジスタＴ
Ｒ１のゲートと接続するＰチャネル型のトランジスタＴ
Ｒ１３とを備えたレベルシフタ３１１、並びに、一端に
消去パルス駆動信号ＥＰＤを受け他端をＯＲ回路Ｇ１１
の第２の入力端と接続するコンデンサＣ１１とアノード
に電位Ｖｓｐを受けカソードをコンデンサＣ１１の他端
と接続するダイオードＤ１１とこのダイオードに並列接
続された抵抗Ｒ１１とを備えたレベルシフタ３１２とを
含みトランジスタＴＲ１２がオンのときトランジスタＴ
Ｒ１をオフとしトランジスタＴＲ１１がオンのときトラ
ンジスタＴＲ１をオンとすると共に走査パルス駆動信号
ＳＰＤ及び消去パルス駆動信号ＥＰＤ並びにＯＲ回路Ｇ
１１のインアクティブレベルの統一化を行う電界効果型
トランジスタ回路のタイミング調整回路３１とを有する
構成となっている。

【００２４】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部の動作波
形図である。

【００２５】走査パルス駆動信号ＳＰＤ及び消去パルス
駆動信号ＥＰＤがインアクティブレベルのときは、ＯＲ
回路Ｇ１１の出力はインアクティブレベルであるので、
これを直接ゲートに受けるトランジスタＴＲ１２はオ
フ、インバータＩＶ１１を介してゲートに受けるトラン
ジスタＴＲ１１はオンとなり、出力用のトランジスタＴ
Ｒ１のゲートに電位Ｖｓｐが供給されこのトランジスタ
ＴＲ１はオンとなる。従って、維持パルスＨＰの高レベ
ル（基準電位．０Ｖ）が対応画素行に伝達され、またト
ランジスタＴＲ１のソース及びウエルとドレインとの間
のＰＮ接合は維持パルスＨＰの低レベル（負の電位Ｖｈ
ｐ）に対し順方向となるので、この維持パルスＨＰの低
レベルも対応画素行に伝達される。

【００２６】レベルシフタ３１２は、走査パルス駆動信
号ＳＰＤ及び消去パルス駆動信号ＥＰＤのインアクティ
ブレベルが互いに異なる電位Ｖｓｐ，Ｖｅｐとなってい
るので、これらインアクティブレベルとＯＲ回路Ｇ１１
の基準電位とを統一化する。

【００２７】ダイオードＤ１，Ｄ２及びトランジスタＴ
Ｒ２，ＴＲ３の動作は図７，図８に示された従来例と同
様である。

【００２８】こうして、図２の最下段に示された出力信
号ＯＵＴが対応画素行に供給される。

【００２９】この実施例では、タイミング調整回路３１
の高電圧を受け持つ部分のレベルシフタ３１１が全てト
ランジスタ（電界効果型の）で構成されており、その他
の部分に抵抗Ｒ１１が含まれるもののこれに印加される
電圧，電流は小さいので、このタイミング調整回路３１
を他の回路と共に同一半導体基板に形成されるのが容易
となる。また、このタイミング調整回路３１は、２つの
駆動信号（ＳＰＤ，ＥＰＤ）に対してトランジスタＴＲ
１のオン，オフのタイミングを調整する回路であるの
で、図７に示された従来例の３つの駆動信号（ＳＰＤ，
ＥＰＤ，ＨＰＤ）に対してタイミングを調整する場合と
比べ回路素子数が少なくなり、しかも各画素行と対応す
る数だけ必要であるため、全体の面積を小さくすること
ができる。

【００３０】この実施例において、消去パルス駆動信号
ＥＰＤのＯＲ回路Ｇ１１への伝達をコンデンサＣ１１に
より行っているが、消去パルス駆動信号ＥＰＤのアクテ
ィブレベル，インアクティブレベルすなわち、端子Ｔ３
の電位が常に電位Ｖｓｐより高いときは、コンデンサＣ
１１の代りに、アノードをダイオードＤ１１のカソード
と接続しカソードに消去パルス駆動信号ＥＰＤを受ける
ダイオードを設けてもよい。この場合、消去パルス駆動
信号ＥＰＤはこのダイオードのＰＮ接合部の寄生容量に
よってＯＲ回路Ｇ１１に伝達される。また、一般的に
は、走査パルスＳＰのピーク値、すなわち電位Ｖｓｐは
維持パルスＨＰのピーク値、すなわちＶｈｐより低く、
トランジスタＴＲ２のソース，ウエルとドレインとのＰ
Ｎ接合が電位Ｖｓｐに対して逆方向となるので、トラン
ジスタＴＲ２のオフ時に維持パルスＨＰの電位を変化さ
せることはなく、従ってこの場合はダイオードＤ１は不
要となる。

【００３１】図３は本発明の第２の実施例を示す回路図
である。

【００３２】この実施例は、電位Ｖｓｐと電位Ｖｅｐを
等しくし、これら電位Ｖｓｐ，Ｖｅｐを維持パルスＨＰ
のピーク値、すなわち電位Ｖｈｐ以下にした場合であ
る。従って、上記ダイオードＤ１と同様に、第１の実施
例におけるダイオードＤ２も不要となる。また、電位Ｖ
ｓｐ，Ｖｅｐが等しいので、走査パルス駆動信号ＳＰＤ
及び消去パルス駆動信号ＥＰＤのインアクティブレベル
を統一するためのレベルシフタ３１２が不要となり、画
素行と同数必要な行駆動回路３０ａが大幅に単純化され
る。

【００３３】

【発明の効果】以上説明したように本発明は、画素行と
同数必要なタイミング調整回路を、２信号に対して、か
つトランジスタにより、出力用のトランジスタのオン，
オフ制御を行う回路としたので、従来例の３信号の場合
に比べて回路構成が単純化されて全体の面積を小さくす
ることができ、また高耐圧，高消費電力型の抵抗が不要
であるので同一半導体基板上へのＩＣ化が容易になると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
各部の動作波形図である。

【図３】本発明の第２の実施例を示す回路図である。

【図４】従来のプラズマ表示パネル駆動回路により駆動
されるプラズマ表示パネルの表面配置図及び断面図であ
る。

【図５】図４に示されたプラズマ表示パネルの等価回路
図である。

【図６】図４に示されたプラズマ表示パネルの駆動波形
図である。

【図７】従来のプラズマ表示パネル駆動回路の第１の例
を示す回路図である。

【図８】従来のプラズマ表示パネル駆動回路の第２の例
を示す回路図である。

【符号の説明】

１０ プラズマ表示パネル １１ 第１の絶縁基板 １２ 第２の絶縁基板 １３ａ 共通行電極 １３ｂ 走査行電極 １４ 列電極 １５ 画素 １６ 隔壁 １７ 蛍光体層 １８ａ，１８ｂ 絶縁層 １９ 保護層 ２０ 維持パルス発生器 ３０，３０ａ，３０ｘ，３０ｙ 行駆動回路 ３１，３１ａ，３１ｘ タイミング調整回路 ３１１，３１２ レベルシフタ Ｃ１１ コンデンサ Ｄ１〜Ｄ４ ダイオード Ｇ１１ ＯＲ回路 ＩＶ１１ インバータ Ｑ１ バイポーラトランジスタ Ｒ１，Ｒ１１ 抵抗ＴＲ１ 〜ＴＲ４，ＴＲ１１〜ＴＲ１４ トランジスタ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 行，列マトリクス状に配列された複数の
   画素を備えたプラズマ表示パネルの各画素行それぞれに
   基準電位に対し第１の電位及びパルス幅の前記画素の放
   電開始用の走査パルス、第２の電位及びパルス幅の前記
   画素の放電維持用の維持パルス、及び第３の電位及びパ
   ルス幅の前記画素の放電停止用の消去パルスを所定の順
   で順次供給するプラズマ表示パネル駆動回路であって、
   前記維持パルスを順次発生する維持パルス発生回路と、
   前記プラズマ表示パネルの各画素行それぞれと対応して
   設けられ、ソース及びウエルに前記維持パルスを受けド
   レインを前記プラズマ表示パネルの対応画素行と接続し
   ゲートに供給された電位に従ってオン，オフして前記維
   持パルスを前記対応画素行へ伝達する一導電型の第１の
   トランジスタ、前記走査パルスと対応する走査パルス駆
   動信号及び前記消去パルスと対応する消去パルス駆動信
   号の少なくとも一方がアクティブレベルのときにオンと
   なる第２のトランジスタ及びオフとなる第３のトランジ
   スタを備え出力端を前記第１のトランジスタのゲートと
   接続し前記第２のトランジスタがオンのとき前記第１の
   トランジスタをオフとし、前記第３のトランジスタがオ
   ンのとき前記第１のトランジスタをオンとする電界効果
   型トランジスタ回路のタイミング調整回路、ソースに前
   記第１の電位を受け前記走査パルス駆動信号がアクティ
   ブレベルのときオンとなり前記走査パルスを前記対応画
   素行に供給する逆導電型の第４のトランジスタ、並び
   に、ソースに前記第３の電位を受け前記消去パルス駆動
   信号がアクティブレベルのときオンとなり前記消去パル
   スを前記対応画素行に供給する逆導電型の第５のトラン
   ジスタをそれぞれ含む行駆動回路とを有することを特徴
   とするプラズマ表示パネル駆動回路。
2. 【請求項２】 タイミング調整回路が、走査パルス駆動
   信号及び消去パルス駆動信号の少なくとも一方がアクテ
   ィブレベルのときアクティブレベルの信号を出力すると
   ともに基準電位が第１または第３の電位に接続されるＯ
   Ｒ回路と、ソースが前記ＯＲ回路の基準電位に接続され
   ゲートに前記ＯＲ回路の出力を受けてこの出力信号がア
   クティブレベルのときオンとなる逆導電型の第２のトラ
   ンジスタ、前記ＯＲ回路の出力信号をレベル反転するイ
   ンバータ、ソースが前記ＯＲ回路の基準電位に接続され
   ゲートに前記インバータの出力信号を受けドレインを第
   １のトランジスタのゲートと接続し前記ＯＲ回路の出力
   信号がアクティブレベルのときオフとなる逆導電型の第
   ３のトランジスタ、ソースを前記第１のトランジスタの
   ソースと接続しドレインを前記第２のトランジスタのド
   レインと接続する一導電型の第６のトランジスタ、及び
   ソースを前記第１のトランジスタのソースと接続しゲー
   トを前記第６のトランジスタのドレインと接続しドレイ
   ンを前記第１のトランジスタのゲートと接続する一導電
   型の第７のトランジスタを備えたレベルシフタとを含む
   請求項１記載のプラズマ表示パネル駆動回路。
3. 【請求項３】 走査パルス駆動信号が第１の電位をイン
   アクティブレベルとして第１のパルス幅でアクティブレ
   ベルとなるパルス信号であり、消去パルス駆動信号が第
   ３の電位をインアクティブレベルとして第３のパルス幅
   でアクティブレベルとなるパルス信号であり、 タイミング調整回路のＯＲ回路の基準電位を前記第１の
   電位、または前記第３の電位のより低い方の電位に固定
   し、 前記走査パルス駆動信号または消去パルス駆動信号のう
   ち、より高い電位をインアクティブレベルとする信号の
   インアクティブレベルを前記ＯＲ回路の基準電位に整合
   させるレベルシフト回路を有し、 前記走査パルス駆動信号または前記消去パルス駆動信号
   のうち、より低い電位をインアクティブレベルとする信
   号を前記ＯＲ回路の第１の入力端に直接接続し、 前記走査パルス駆動信号または消去パルス駆動信号のう
   ち、より高い電位をインアクティブレベルとする信号を
   前記レベルシフト回路を通じて前記ＯＲ回路の第２の入
   力端に接続する 請求項２記載のプラズマ表示パネル駆動
   回路。
4. 【請求項４】 レベルシフト回路が、一端をＯＲ回路の
   基準電位に接続し他端をＯＲ回路の第２の入力端と接続
   する抵抗と、一端をＯＲ回路の基準電位に接続し他端を
   前記ＯＲ回路の第２の入力端と接続する第１のダイオー
   ドと、一端に消去パルス駆動信号または走査パルス駆動
   信号を受け他端を前記ＯＲ回路の第２の入力端と接続す
   るコンデンサ及び第２のダイオードのうちの一方とを備
   えた請求項３記載のプラズマ表示パネル駆動回路。
5. 【請求項５】 第４と第５のトランジスタのウエルをこ
   れらのトランジスタのソースと接続し、前記第４または
   第５のトランジスタのいずれか一方または両方と前記対
   応画素行との間に対応画素行側にアノードを接続するダ
   イオードを設けた請求項１記載のプラズマ表示パネル駆
   動回路。