JP3058543B2 - 表示装置 - Google Patents
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- JP3058543B2 JP3058543B2 JP23840393A JP23840393A JP3058543B2 JP 3058543 B2 JP3058543 B2 JP 3058543B2 JP 23840393 A JP23840393 A JP 23840393A JP 23840393 A JP23840393 A JP 23840393A JP 3058543 B2 JP3058543 B2 JP 3058543B2
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Description
【０００１】
【産業上の利用分野】本発明は、表示装置に関し、さら
に詳しくはマトリクス型表示パネルを用いた表示装置に
関する。
に詳しくはマトリクス型表示パネルを用いた表示装置に
関する。
【０００２】
【従来の技術】表示装置に用いられるマトリクス型表示
パネルは、それぞれ平行な複数の帯状の走査電極と複数
の帯状のデータ電極とが、ＥＬ（エレクトロルミネッセ
ンス）や液晶などを挟んで対向し、両電極は互いに交差
して配列される。
パネルは、それぞれ平行な複数の帯状の走査電極と複数
の帯状のデータ電極とが、ＥＬ（エレクトロルミネッセ
ンス）や液晶などを挟んで対向し、両電極は互いに交差
して配列される。
【０００３】たとえばＥＬ表示パネルでは、線順次走査
によって選択される走査電極に、データ電極に対して２
００Ｖ程度の高いレベルの書込み電圧を印加し、データ
電極に表示データに対応する変調電圧を印加して、両方
の電極の交差部分に形成される画素を電界によって発光
または非発光状態とする。ＥＬ表示パネルは等価的には
容量性素子を形成するため、画素の一方の電極を形成す
る走査電極は、線順次走査によって選択されるごとに、
正の書込み電圧が印加されるＰ駆動と、負の書込み電圧
が印加されるＮ駆動とが切換えられ、さらにフレームご
とにＰ駆動とＮ駆動のタイミングが交代するフィールド
反転・交流駆動によって駆動される。
によって選択される走査電極に、データ電極に対して２
００Ｖ程度の高いレベルの書込み電圧を印加し、データ
電極に表示データに対応する変調電圧を印加して、両方
の電極の交差部分に形成される画素を電界によって発光
または非発光状態とする。ＥＬ表示パネルは等価的には
容量性素子を形成するため、画素の一方の電極を形成す
る走査電極は、線順次走査によって選択されるごとに、
正の書込み電圧が印加されるＰ駆動と、負の書込み電圧
が印加されるＮ駆動とが切換えられ、さらにフレームご
とにＰ駆動とＮ駆動のタイミングが交代するフィールド
反転・交流駆動によって駆動される。
【０００４】典型的な従来技術による表示装置の構成
は、図７の回路図に示されている。表示装置５１は、薄
膜ＥＬを用いたマトリクス型表示パネル５２と、走査駆
動回路５３と、データ駆動回路５４と、変調電圧回路５
５とを備えている。
は、図７の回路図に示されている。表示装置５１は、薄
膜ＥＬを用いたマトリクス型表示パネル５２と、走査駆
動回路５３と、データ駆動回路５４と、変調電圧回路５
５とを備えている。
【０００５】走査駆動回路５３には、高耐圧スイッチン
グトランジスタＰＴ，ＮＴのプッシュプル接続で形成さ
れるスイッチ回路ＹＳ１，ＹＳ２，…，ＹＳｊと、スイ
ッチ回路ＹＳ１〜ＹＳｊを順次シフトしてオンオフ制御
するシフト回路５３ａとが設けられている。シフト回路
５３ａは、図示しない制御部から入力される走査制御信
号Ｓｙに応答してスイッチ回路ＹＳ１〜ＹＳｊを順次選
択し、前記一対のトランジスタＰＴ，ＮＴのうちの一方
を導通させ一方を遮断させて、Ｐ駆動ラインＬｐまたは
Ｎ駆動ラインＬｎを介して、図示しない走査電源から供
給される正または負の書込み電圧Ｖｐ，−Ｖｎのうちの
一方を、選択された走査ラインＬｙａ（ａ＝１，２，
…，ｊ、以下同じ）に導出し、走査電極Ｙａを正または
負に充電する。前記正または負の書込み電圧Ｖｐ，−Ｖ
ｎは、交流駆動に基づいて、走査電極ごとに交互に切換
えられる。
グトランジスタＰＴ，ＮＴのプッシュプル接続で形成さ
れるスイッチ回路ＹＳ１，ＹＳ２，…，ＹＳｊと、スイ
ッチ回路ＹＳ１〜ＹＳｊを順次シフトしてオンオフ制御
するシフト回路５３ａとが設けられている。シフト回路
５３ａは、図示しない制御部から入力される走査制御信
号Ｓｙに応答してスイッチ回路ＹＳ１〜ＹＳｊを順次選
択し、前記一対のトランジスタＰＴ，ＮＴのうちの一方
を導通させ一方を遮断させて、Ｐ駆動ラインＬｐまたは
Ｎ駆動ラインＬｎを介して、図示しない走査電源から供
給される正または負の書込み電圧Ｖｐ，−Ｖｎのうちの
一方を、選択された走査ラインＬｙａ（ａ＝１，２，
…，ｊ、以下同じ）に導出し、走査電極Ｙａを正または
負に充電する。前記正または負の書込み電圧Ｖｐ，−Ｖ
ｎは、交流駆動に基づいて、走査電極ごとに交互に切換
えられる。
【０００６】データ駆動回路５４には、ＮチャンネルＭ
ＯＳＦＥＴ・ＵＴ，ＤＴのプッシュプル接続によるスイ
ッチ回路ＤＳ１，ＤＳ２，…，ＤＳｉと、スイッチ回路
ＤＳ１〜ＤＳｉを個別にオンオフ制御するスイッチ選択
回路５４ａが設けられ、バイポーラトランジスタによる
レベルシフタＢＴとツェナダイオードＺとによってスイ
ッチ回路ＤＳ１〜ＤＳｉの動作レベルが設定されてい
る。スイッチ選択回路５４ａは、図示しない制御部から
入力されるデータ制御信号Ｓｘに応答して、スイッチ回
路ＤＳ１〜ＤＳｉを形成する上段ソース側のＦＥＴ・Ｕ
Ｔと下段シンク側のＦＥＴ・ＤＴの導通と遮断を制御
し、変調電圧回路５５から供給される変調電圧Ｖｍ、ま
たは接地ラインＬｇの電位０Ｖを、個々のデータライン
Ｌｘ１〜ＬＸｉを介してデータ電極Ｘ１〜Ｘｉに印加す
る。
ＯＳＦＥＴ・ＵＴ，ＤＴのプッシュプル接続によるスイ
ッチ回路ＤＳ１，ＤＳ２，…，ＤＳｉと、スイッチ回路
ＤＳ１〜ＤＳｉを個別にオンオフ制御するスイッチ選択
回路５４ａが設けられ、バイポーラトランジスタによる
レベルシフタＢＴとツェナダイオードＺとによってスイ
ッチ回路ＤＳ１〜ＤＳｉの動作レベルが設定されてい
る。スイッチ選択回路５４ａは、図示しない制御部から
入力されるデータ制御信号Ｓｘに応答して、スイッチ回
路ＤＳ１〜ＤＳｉを形成する上段ソース側のＦＥＴ・Ｕ
Ｔと下段シンク側のＦＥＴ・ＤＴの導通と遮断を制御
し、変調電圧回路５５から供給される変調電圧Ｖｍ、ま
たは接地ラインＬｇの電位０Ｖを、個々のデータライン
Ｌｘ１〜ＬＸｉを介してデータ電極Ｘ１〜Ｘｉに印加す
る。
【０００７】変調電圧回路５５は、変調電源電圧Ｖｘと
蓄積電荷とを利用して変調電圧Ｖｍを生成し、変調共通
ラインＬｍを介してデータ駆動回路５４に供給するもの
であり、タイミング信号Ｓ１〜Ｓ４によって導通遮断さ
れるスイッチングトランジスタＱ５５ａ〜Ｑ５５ｄと、
ステップアップ用コンデンサＣｐと、逆流阻止用ダイオ
ードＤ５５ａ，Ｄ５５ｂとで構成され、図示しない電源
部から変調電圧Ｖｍの１／２レベルに設定されている変
調電源電圧Ｖｘが供給される。
蓄積電荷とを利用して変調電圧Ｖｍを生成し、変調共通
ラインＬｍを介してデータ駆動回路５４に供給するもの
であり、タイミング信号Ｓ１〜Ｓ４によって導通遮断さ
れるスイッチングトランジスタＱ５５ａ〜Ｑ５５ｄと、
ステップアップ用コンデンサＣｐと、逆流阻止用ダイオ
ードＤ５５ａ，Ｄ５５ｂとで構成され、図示しない電源
部から変調電圧Ｖｍの１／２レベルに設定されている変
調電源電圧Ｖｘが供給される。
【０００８】図示しない制御部から入力される第２タイ
ミング信号Ｓ２と第３タイミング信号Ｓ３とによって、
トランジスタＱ５５ｂ，Ｑ５５ｃが導通し、ステップア
ップ用コンデンサＣｐは、変調電源電圧Ｖｘすなわち変
調電圧Ｖｍの１／２のレベルで充電される。
ミング信号Ｓ２と第３タイミング信号Ｓ３とによって、
トランジスタＱ５５ｂ，Ｑ５５ｃが導通し、ステップア
ップ用コンデンサＣｐは、変調電源電圧Ｖｘすなわち変
調電圧Ｖｍの１／２のレベルで充電される。
【０００９】次に上記タイミング信号Ｓ２，Ｓ３が断た
れてトランジスタＱ５５ｂ，Ｑ５５ｃが遮断されるとと
もに、第１タイミング信号Ｓ１によってトランジスタＱ
５５ａが導通する。このためステップアップ用コンデン
サＣｐに充電されている電圧Ｖｍ／２と、変調電源電圧
Ｖｘ（＝Ｖｍ／２）とが直列に接続されて変調電圧Ｖｍ
が生成され、変調共通ラインＬｍを介してデータ駆動回
路５４に供給される。
れてトランジスタＱ５５ｂ，Ｑ５５ｃが遮断されるとと
もに、第１タイミング信号Ｓ１によってトランジスタＱ
５５ａが導通する。このためステップアップ用コンデン
サＣｐに充電されている電圧Ｖｍ／２と、変調電源電圧
Ｖｘ（＝Ｖｍ／２）とが直列に接続されて変調電圧Ｖｍ
が生成され、変調共通ラインＬｍを介してデータ駆動回
路５４に供給される。
【００１０】その後１ラインの走査が終了すると、第２
タイミング信号Ｓ２によってトランジスタＱ５５ｂのみ
が導通し、表示パネル５２を充電している電荷は、その
一部が変調共通ラインＬｍを介してコンデンサＣｐに蓄
積される。次のサイクルでは、このコンデンサＣｐに蓄
積されているエネルギが変調電圧Ｖｍの生成に利用され
るので、充放電時のエネルギ損失が減少し、消費電力が
低減する。
タイミング信号Ｓ２によってトランジスタＱ５５ｂのみ
が導通し、表示パネル５２を充電している電荷は、その
一部が変調共通ラインＬｍを介してコンデンサＣｐに蓄
積される。次のサイクルでは、このコンデンサＣｐに蓄
積されているエネルギが変調電圧Ｖｍの生成に利用され
るので、充放電時のエネルギ損失が減少し、消費電力が
低減する。
【００１１】
【発明が解決しようとする課題】しかしながら、図７に
示されている従来技術では、データ駆動回路５４に設け
られているレベルシフタＢＴがバイポーラトランジスタ
で形成された、いわゆるＢＩ−ＣＭＯＳ構成のため、こ
の部分のコストが高く、消費電力が大きいという問題点
がある。
示されている従来技術では、データ駆動回路５４に設け
られているレベルシフタＢＴがバイポーラトランジスタ
で形成された、いわゆるＢＩ−ＣＭＯＳ構成のため、こ
の部分のコストが高く、消費電力が大きいという問題点
がある。
【００１２】そこでこのような不具合を解消するため
に、図８に示されるように、ＢＩ−ＭＯＳ構成を高イン
ピーダンスのＣＭＯＳ構成に変え、スイッチ回路ＤＳ１
〜ＤＳｉをＰチャンネルＭＯＳＦＥＴ・ＵＴｐと、Ｎチ
ャンネルＭＯＳＦＥＴ・ＤＴｎとで形成し、ＣＭＯＳＦ
ＥＴでレベルシフタＣＴを形成したデータ駆動回路６４
と、変調電圧回路５５とを組合わせ、データ電極Ｘ１〜
Ｘｉを駆動する表示装置が提案されている。なお図９に
おいて、図８と対応する部分には同一の参照符を付して
ある。
に、図８に示されるように、ＢＩ−ＭＯＳ構成を高イン
ピーダンスのＣＭＯＳ構成に変え、スイッチ回路ＤＳ１
〜ＤＳｉをＰチャンネルＭＯＳＦＥＴ・ＵＴｐと、Ｎチ
ャンネルＭＯＳＦＥＴ・ＤＴｎとで形成し、ＣＭＯＳＦ
ＥＴでレベルシフタＣＴを形成したデータ駆動回路６４
と、変調電圧回路５５とを組合わせ、データ電極Ｘ１〜
Ｘｉを駆動する表示装置が提案されている。なお図９に
おいて、図８と対応する部分には同一の参照符を付して
ある。
【００１３】ところが図８に示されるデータ駆動回路６
４では、Ｐ駆動時に、変調共通ラインＬｍの電位が上昇
し、データ駆動回路６４の耐圧が脅かされるという不具
合が生じる。次にこれについて説明する。図８を参照し
て、走査電極Ｙ１はＰ駆動時で、正の書込み電圧（２３
８Ｖ）が印加され、これと交差するデータ電極Ｘ１，Ｘ
２，Ｘｉとで形成される画素Ａ（ｘ１，ｙ１），Ａ（ｘ
２，ｙ１），Ａ（ｘｉ，ｙ１）は非発光状態であるとす
る。このときデータ駆動回路６４のソース側ＦＥＴ・Ｕ
Ｔｐは導通し、シンク側ＦＥＴ・ＤＴｎは遮断されてい
る。したがってデータ電極Ｘ１，Ｘ２，Ｘｉのデータラ
インＬｘ１，Ｌｘ２，Ｌｘｉは、変調共通ラインＬｍを
介して供給される変調電圧Ｖｍのレベルに充電される
が、走査電極Ｙ１は正の書込み電圧Ｖｐで充電されてい
るので、データ電極Ｘ１，Ｘ２，Ｘｉの電位は、容量結
合のために、走査電極Ｙ１側の電位まで引き上げられよ
うとする。
４では、Ｐ駆動時に、変調共通ラインＬｍの電位が上昇
し、データ駆動回路６４の耐圧が脅かされるという不具
合が生じる。次にこれについて説明する。図８を参照し
て、走査電極Ｙ１はＰ駆動時で、正の書込み電圧（２３
８Ｖ）が印加され、これと交差するデータ電極Ｘ１，Ｘ
２，Ｘｉとで形成される画素Ａ（ｘ１，ｙ１），Ａ（ｘ
２，ｙ１），Ａ（ｘｉ，ｙ１）は非発光状態であるとす
る。このときデータ駆動回路６４のソース側ＦＥＴ・Ｕ
Ｔｐは導通し、シンク側ＦＥＴ・ＤＴｎは遮断されてい
る。したがってデータ電極Ｘ１，Ｘ２，Ｘｉのデータラ
インＬｘ１，Ｌｘ２，Ｌｘｉは、変調共通ラインＬｍを
介して供給される変調電圧Ｖｍのレベルに充電される
が、走査電極Ｙ１は正の書込み電圧Ｖｐで充電されてい
るので、データ電極Ｘ１，Ｘ２，Ｘｉの電位は、容量結
合のために、走査電極Ｙ１側の電位まで引き上げられよ
うとする。
【００１４】この場合、前述の図７に示されているデー
タ電極駆動回路５４では、それに見合う電流Ｉが矢符Ｒ
１で示される方向に、すなわち低インピーダンスのレベ
ルシフタＢＴを通って接地ラインＬｇにバイパスされる
ことによって補償され、電位上昇は抑制されるが、図９
に示されるデータ電極駆動回路６４では、レベルシフタ
ＣＴがＣＭＯＳ構成で高インピーダンスのため、電流Ｉ
は矢符Ｒ２で示されるように、データラインＬｘ１，Ｌ
ｘ２，Ｌｘｉから変調共通ラインＬｍを介して変調電圧
回路５５の方に進入し、ステップアップ用コンデンサＣ
ｐを充電することになる。したがって変調共通ラインＬ
ｍの電位が上昇し、とくにＰ駆動時において非発光画素
が多く含まれる場合などには、変調共通ラインＬｍの電
位はデータ駆動回路６４の耐圧レベル（たとえば６０
Ｖ）を越え、回路破壊の原因となり、信頼性が低下して
危険である。
タ電極駆動回路５４では、それに見合う電流Ｉが矢符Ｒ
１で示される方向に、すなわち低インピーダンスのレベ
ルシフタＢＴを通って接地ラインＬｇにバイパスされる
ことによって補償され、電位上昇は抑制されるが、図９
に示されるデータ電極駆動回路６４では、レベルシフタ
ＣＴがＣＭＯＳ構成で高インピーダンスのため、電流Ｉ
は矢符Ｒ２で示されるように、データラインＬｘ１，Ｌ
ｘ２，Ｌｘｉから変調共通ラインＬｍを介して変調電圧
回路５５の方に進入し、ステップアップ用コンデンサＣ
ｐを充電することになる。したがって変調共通ラインＬ
ｍの電位が上昇し、とくにＰ駆動時において非発光画素
が多く含まれる場合などには、変調共通ラインＬｍの電
位はデータ駆動回路６４の耐圧レベル（たとえば６０
Ｖ）を越え、回路破壊の原因となり、信頼性が低下して
危険である。
【００１５】本発明の目的は、上述の問題点を解消し
て、簡易な手段によってデータ駆動回路を耐圧レベル以
下の安全な環境で動作させるようにした表示装置を提供
することである。
て、簡易な手段によってデータ駆動回路を耐圧レベル以
下の安全な環境で動作させるようにした表示装置を提供
することである。
【００１６】
【課題を解決するための手段】本発明は、（ａ）複数の
走査電極と複数のデータ電極とが互いに交差して配列さ
れ、電極の交差部分が画素とされるマトリクス型表示パ
ネル１２と、 （ｂ）走査電極を線順次走査し、選択される走査電極ご
とに正または負の走査電圧を印加して交流駆動を行う走
査電極駆動回路１３と、 （ｃ）前記交流駆動に必要なレベルの正と負の走査電圧
を供給する走査電極電源１６ａ，１６ｂと、 （ｄ）前記線順次走査によって選択される走査電極上の
画素に表示すべき表示データに対応して前記複数のデー
タ電極に、変調共通ラインＬｍの変調電圧Ｖｍと接地ラ
インＬｇの接地電位とを選択的に切換えて印加して変調
駆動するデータ電極駆動回路１４と、 （ｅ）接地電位に対して予め定める電圧Ｖｘを変調電源
出力ライン７１に出力する変調電源部と、 （ｆ）変調電圧回路１５ａであって、 （ｆ１）変調共通ラインＬｍと変調電源出力ライン７１
との間に介在され、変調共通ラインＬｍから変調電源部
に向かって逆極性に接続されるツエナダイオードＺＤ
と、 （ｆ２）前記変調電源出力ライン７１に一端が接続され
る第１スイッチングトランジスタＱ１５ａと、 （ｆ３）一端が第１スイッチングトランジスタＱ１５ａ
の他端に接続され、他端が接地ラインＬｇに接続される
第２スイッチングトランジスタＱ１５ｂと、 （ｆ４）変調共通ラインＬｍと変調電源出力ライン７１
との間に、ツェナダイオードＺＤと直列に接続される第
３スイッチングトランジスタＱ１５ｃと、 （ｆ５）ステップアップ用コンデンサＣｐであって、一
端が変調共通ラインＬｍに接続され、他端が、第１スイ
ッチングトランジスタＱ１５ａの前記他端と、第２スイ
ッチングトランジスタＱ１５ｂの前記一端との接続点７
２に接続されるステップアップ用コンデンサＣｐと、 （ｆ６）第１スイッチングトランジスタＱ１５ａを遮断
し、かつ第２および第３スイッチングトランジスタＱ１
５ｂ，Ｑ１５ｃを導通する動作と、第１スイッチングト
ランジスタＱ１５ａを導通し、第２および第３スイッチ
ングトランジスタＱ１５ｂ，Ｑ１５ｃを遮断する動作と
を、切換えて行う手段とを有する変調電圧回路１５ａと
を含むことを特徴とする表示装置である。
走査電極と複数のデータ電極とが互いに交差して配列さ
れ、電極の交差部分が画素とされるマトリクス型表示パ
ネル１２と、 （ｂ）走査電極を線順次走査し、選択される走査電極ご
とに正または負の走査電圧を印加して交流駆動を行う走
査電極駆動回路１３と、 （ｃ）前記交流駆動に必要なレベルの正と負の走査電圧
を供給する走査電極電源１６ａ，１６ｂと、 （ｄ）前記線順次走査によって選択される走査電極上の
画素に表示すべき表示データに対応して前記複数のデー
タ電極に、変調共通ラインＬｍの変調電圧Ｖｍと接地ラ
インＬｇの接地電位とを選択的に切換えて印加して変調
駆動するデータ電極駆動回路１４と、 （ｅ）接地電位に対して予め定める電圧Ｖｘを変調電源
出力ライン７１に出力する変調電源部と、 （ｆ）変調電圧回路１５ａであって、 （ｆ１）変調共通ラインＬｍと変調電源出力ライン７１
との間に介在され、変調共通ラインＬｍから変調電源部
に向かって逆極性に接続されるツエナダイオードＺＤ
と、 （ｆ２）前記変調電源出力ライン７１に一端が接続され
る第１スイッチングトランジスタＱ１５ａと、 （ｆ３）一端が第１スイッチングトランジスタＱ１５ａ
の他端に接続され、他端が接地ラインＬｇに接続される
第２スイッチングトランジスタＱ１５ｂと、 （ｆ４）変調共通ラインＬｍと変調電源出力ライン７１
との間に、ツェナダイオードＺＤと直列に接続される第
３スイッチングトランジスタＱ１５ｃと、 （ｆ５）ステップアップ用コンデンサＣｐであって、一
端が変調共通ラインＬｍに接続され、他端が、第１スイ
ッチングトランジスタＱ１５ａの前記他端と、第２スイ
ッチングトランジスタＱ１５ｂの前記一端との接続点７
２に接続されるステップアップ用コンデンサＣｐと、 （ｆ６）第１スイッチングトランジスタＱ１５ａを遮断
し、かつ第２および第３スイッチングトランジスタＱ１
５ｂ，Ｑ１５ｃを導通する動作と、第１スイッチングト
ランジスタＱ１５ａを導通し、第２および第３スイッチ
ングトランジスタＱ１５ｂ，Ｑ１５ｃを遮断する動作と
を、切換えて行う手段とを有する変調電圧回路１５ａと
を含むことを特徴とする表示装置である。
【００１７】
【作用】本発明に従う表示装置は、マトリクス型表示パ
ネルを形成する複数の走査電極を走査駆動回路によって
線順次走査して交流駆動を行うとともに、該走査電極と
交差する複数のデータ電極を、前記走査電極上の画素に
表示すべき表示データに対応して、データ駆動回路によ
って変調駆動する。前記交流駆動に必要な正と負の走査
電圧は走査電源から走査駆動回路に供給され、前記記変
調駆動に必要な変調電圧は、変調電圧回路からデータ駆
動回路に供給される。
ネルを形成する複数の走査電極を走査駆動回路によって
線順次走査して交流駆動を行うとともに、該走査電極と
交差する複数のデータ電極を、前記走査電極上の画素に
表示すべき表示データに対応して、データ駆動回路によ
って変調駆動する。前記交流駆動に必要な正と負の走査
電圧は走査電源から走査駆動回路に供給され、前記記変
調駆動に必要な変調電圧は、変調電圧回路からデータ駆
動回路に供給される。
【００１８】変調電圧回路には、走査電極に印加される
走査電圧がデータ電極に誘導されてデータ電極側の電位
が上昇するのを抑制するためのツェナダイオードＺＤが
設けられ、これによってデータ駆動回路側の電位は、ツ
ェナダイオードＺＤのブレークダウン電圧と変調電源部
からの変調電源電圧Ｖｘとの和の電圧レベル以上に上昇
することはなく、データ駆動回路は耐圧レベル以下の安
全な環境下で動作する。このステップアップ用コンデン
サＣｐには、第２および第３スイッチングトランジスタ
Ｑ１５ｂ，１５ｃの導通時に、表示パネル１２に充電し
ている電荷の一部が変調共通ラインＬｍを介して蓄積さ
れるので、変調電源部によるステップアップ用コンデン
サＣｐの充電のための電力をその分低減することがで
き、消費電力を低減することができるようになる。
走査電圧がデータ電極に誘導されてデータ電極側の電位
が上昇するのを抑制するためのツェナダイオードＺＤが
設けられ、これによってデータ駆動回路側の電位は、ツ
ェナダイオードＺＤのブレークダウン電圧と変調電源部
からの変調電源電圧Ｖｘとの和の電圧レベル以上に上昇
することはなく、データ駆動回路は耐圧レベル以下の安
全な環境下で動作する。このステップアップ用コンデン
サＣｐには、第２および第３スイッチングトランジスタ
Ｑ１５ｂ，１５ｃの導通時に、表示パネル１２に充電し
ている電荷の一部が変調共通ラインＬｍを介して蓄積さ
れるので、変調電源部によるステップアップ用コンデン
サＣｐの充電のための電力をその分低減することがで
き、消費電力を低減することができるようになる。
【００１９】
【実施例】図１は、本発明の前提となる表示装置の構成
を示すブロック図である。図１を参照して、表示装置１
１は、薄膜ＥＬで実現されるマトリクス型表示パネル１
２と、走査駆動回路１３と、データ駆動回路１４と、変
調電圧回路１５とを備えている。マトリクス型表示パネ
ル（以下、「表示パネル」という）１２は、後述する薄
膜ＥＬ表示パネル１と同じ構造のパネルが使用される。
表示パネル１２上に配設される複数の走査電極Ｙ１，Ｙ
２，…，Ｙｊは、走査ラインＬｙ１，Ｌｙ２，…，Ｌｙ
ｊを介して走査駆動回路１３に個別に接続され、複数の
データ電極Ｘ１，Ｘ２，…，Ｘｉは、データラインＬｘ
１，Ｌｘ２，…，Ｌｘｉを介してデータ駆動回路１４に
個別に接続されている。
を示すブロック図である。図１を参照して、表示装置１
１は、薄膜ＥＬで実現されるマトリクス型表示パネル１
２と、走査駆動回路１３と、データ駆動回路１４と、変
調電圧回路１５とを備えている。マトリクス型表示パネ
ル（以下、「表示パネル」という）１２は、後述する薄
膜ＥＬ表示パネル１と同じ構造のパネルが使用される。
表示パネル１２上に配設される複数の走査電極Ｙ１，Ｙ
２，…，Ｙｊは、走査ラインＬｙ１，Ｌｙ２，…，Ｌｙ
ｊを介して走査駆動回路１３に個別に接続され、複数の
データ電極Ｘ１，Ｘ２，…，Ｘｉは、データラインＬｘ
１，Ｌｘ２，…，Ｌｘｉを介してデータ駆動回路１４に
個別に接続されている。
【００２０】走査駆動回路１３には、後述する走査電源
１６ａから電源ラインＬｐを介して正の書込み電圧Ｖｐ
が供給され、電源ラインＬｎを介して負の書込み電圧Ｖ
ｎが供給される。またデータ駆動回路１４には変調共通
ラインＬｍを介して変調電圧回路１５から変調電圧Ｖｍ
が供給される。走査電極Ｙ１〜Ｙｊとデータ電極Ｘ１〜
Ｘｉとが交差する位置には、ｉ×ｊ個の画素Ａ（ｘ１，
ｙ１）〜Ａ（ｘｉ，ｙｊ）が形成される。
１６ａから電源ラインＬｐを介して正の書込み電圧Ｖｐ
が供給され、電源ラインＬｎを介して負の書込み電圧Ｖ
ｎが供給される。またデータ駆動回路１４には変調共通
ラインＬｍを介して変調電圧回路１５から変調電圧Ｖｍ
が供給される。走査電極Ｙ１〜Ｙｊとデータ電極Ｘ１〜
Ｘｉとが交差する位置には、ｉ×ｊ個の画素Ａ（ｘ１，
ｙ１）〜Ａ（ｘｉ，ｙｊ）が形成される。
【００２１】本発明が適用されるマトリクス型表示パネ
ルについて、図２のパネルの構造の一部を切り欠いて示
す斜視図によって説明する。表示パネル１は、たとえば
ガラス基板２の表面にＩｎ2Ｏ3などで実現される複数の
帯状の透明電極３を平行に設け、この上にＹ2Ｏ3などの
誘電物質４ａと、Ｍｎなどの活性剤をドープしたＺｎＳ
から成るＥＬ層５と、前記誘電物質４ａと同じ誘電物質
４ｂとを、この順に蒸着法、スパッタリング法などによ
って５００〜１００００Åの膜厚に積層して薄膜３層構
造とし、その上に前記透明電極３と直交する方向に、Ａ
ｌ2Ｏ3から成る複数の帯状の背面電極６を平行に設けて
いる。前記一方の透明電極３をデータ電極と称し、これ
と直交する背面電極６を走査電極と称する。このような
マトリクス構造を有するＥＬ表示パネル１は、薄型平板
状で高輝度発光、しかも長寿命という優れた特性を備え
ている。
ルについて、図２のパネルの構造の一部を切り欠いて示
す斜視図によって説明する。表示パネル１は、たとえば
ガラス基板２の表面にＩｎ2Ｏ3などで実現される複数の
帯状の透明電極３を平行に設け、この上にＹ2Ｏ3などの
誘電物質４ａと、Ｍｎなどの活性剤をドープしたＺｎＳ
から成るＥＬ層５と、前記誘電物質４ａと同じ誘電物質
４ｂとを、この順に蒸着法、スパッタリング法などによ
って５００〜１００００Åの膜厚に積層して薄膜３層構
造とし、その上に前記透明電極３と直交する方向に、Ａ
ｌ2Ｏ3から成る複数の帯状の背面電極６を平行に設けて
いる。前記一方の透明電極３をデータ電極と称し、これ
と直交する背面電極６を走査電極と称する。このような
マトリクス構造を有するＥＬ表示パネル１は、薄型平板
状で高輝度発光、しかも長寿命という優れた特性を備え
ている。
【００２２】図３は、ＥＬ表示パネルの電圧−輝度特性
を示すグラフである。ＥＬ表示パネルは、電極間に印加
される電圧が閾値電圧Ｖｔｈのレベルを越えると、高輝
度で発光し、しかも長寿命という特性を備えている。本
発明では、たとえば２３８Ｖの比較的高いレベルの発光
電圧Ｖｏｎを両極間に印加して発光させ、閾値電圧Ｖｔ
ｈ（ＥＬ素子ではたとえば１９０Ｖ）以下のレベルを与
えることにより非発光状態とさせる。そのため本構成で
は、たとえばＰ駆動時には走査電極Ｙに２３８Ｖの正の
書込み電圧Ｖｐを印加するとともに、データ電極Ｘに０
Ｖを印加して発光状態とし、たとえばＮ駆動時には走査
電極Ｙに−１９０Ｖの負の書込み電圧Ｖｎを印加すると
ともに、データ電極Ｘに４８Ｖの変調電圧Ｖｍを印加し
て発光状態とする。またＰ駆動時には走査電極Ｙに２３
８Ｖの正の書込み電圧Ｖｐを印加するとともにデータ電
極Ｘに４８Ｖの変調電圧Ｖｍを印加して非発光状態と
し、Ｎ駆動時には走査電極Ｙに−１９０Ｖの負の書込み
電圧−Ｖｎを印加し、データ電極Ｘに０Ｖの変調電圧Ｖ
ｍを印加して非発光状態とするものである。
を示すグラフである。ＥＬ表示パネルは、電極間に印加
される電圧が閾値電圧Ｖｔｈのレベルを越えると、高輝
度で発光し、しかも長寿命という特性を備えている。本
発明では、たとえば２３８Ｖの比較的高いレベルの発光
電圧Ｖｏｎを両極間に印加して発光させ、閾値電圧Ｖｔ
ｈ（ＥＬ素子ではたとえば１９０Ｖ）以下のレベルを与
えることにより非発光状態とさせる。そのため本構成で
は、たとえばＰ駆動時には走査電極Ｙに２３８Ｖの正の
書込み電圧Ｖｐを印加するとともに、データ電極Ｘに０
Ｖを印加して発光状態とし、たとえばＮ駆動時には走査
電極Ｙに−１９０Ｖの負の書込み電圧Ｖｎを印加すると
ともに、データ電極Ｘに４８Ｖの変調電圧Ｖｍを印加し
て発光状態とする。またＰ駆動時には走査電極Ｙに２３
８Ｖの正の書込み電圧Ｖｐを印加するとともにデータ電
極Ｘに４８Ｖの変調電圧Ｖｍを印加して非発光状態と
し、Ｎ駆動時には走査電極Ｙに−１９０Ｖの負の書込み
電圧−Ｖｎを印加し、データ電極Ｘに０Ｖの変調電圧Ｖ
ｍを印加して非発光状態とするものである。
【００２３】図４は、図１に示されている表示装置１１
の具体的構成を示す回路図である。走査駆動回路１３に
は、シフトレジスタなどによって実現されるシフト回路
１３ａと、そのシフト出力で順次オンオフ制御されるス
イッチ回路ＹＳ１，ＹＳ２，…，ＹＳｊとが設けられて
いる。スイッチ回路ＹＳ１〜ＹＳｊは、高耐圧ＭＯＳ型
ＦＥＴなどのスイッチングトランジスタＰＴ，ＮＴのプ
ッシュプル接続で形成され、双方のドレインが共通に接
続された走査ラインＬｙ１〜Ｌｙｊには、走査電極Ｙ
１，Ｙ２，…が個別に接続されている。走査駆動回路１
３は全体がＩＣ（集積回路）によって一体化されてい
る。本実施例では、走査電極Ｙ１〜Ｙｊを１個の走査駆
動回路１３によって走査させるようにしているけれど
も、たとえば走査電極を配列順に奇数と偶数に組分けし
て、グループ毎に交互に走査させるようにしてもよい。
の具体的構成を示す回路図である。走査駆動回路１３に
は、シフトレジスタなどによって実現されるシフト回路
１３ａと、そのシフト出力で順次オンオフ制御されるス
イッチ回路ＹＳ１，ＹＳ２，…，ＹＳｊとが設けられて
いる。スイッチ回路ＹＳ１〜ＹＳｊは、高耐圧ＭＯＳ型
ＦＥＴなどのスイッチングトランジスタＰＴ，ＮＴのプ
ッシュプル接続で形成され、双方のドレインが共通に接
続された走査ラインＬｙ１〜Ｌｙｊには、走査電極Ｙ
１，Ｙ２，…が個別に接続されている。走査駆動回路１
３は全体がＩＣ（集積回路）によって一体化されてい
る。本実施例では、走査電極Ｙ１〜Ｙｊを１個の走査駆
動回路１３によって走査させるようにしているけれど
も、たとえば走査電極を配列順に奇数と偶数に組分けし
て、グループ毎に交互に走査させるようにしてもよい。
【００２４】電源ラインＬｐを介して、正の書込み電圧
Ｖｐが前記スイッチングトランジスタＰＴに共通に供給
され、電源ラインＬｎを介して負の書込み電圧Ｖｎがス
イッチングトランジスタＮＴに共通に供給される。シフ
ト回路１３ａは、入力される走査制御信号Ｓｙに応答し
て、スイッチ回路ＹＳ１，ＹＳ２，…を順次選択し、ス
イッチングトランジスタＰＴ，ＮＴのうちの一方を導通
させ、駆動ラインＬｙ１，Ｌｙ２，…に正の書込み電圧
Ｖｐまたは負の書込み電圧−Ｖｎを導出して、対応する
走査電極Ｙ１，Ｙ２，…に印加する。
Ｖｐが前記スイッチングトランジスタＰＴに共通に供給
され、電源ラインＬｎを介して負の書込み電圧Ｖｎがス
イッチングトランジスタＮＴに共通に供給される。シフ
ト回路１３ａは、入力される走査制御信号Ｓｙに応答し
て、スイッチ回路ＹＳ１，ＹＳ２，…を順次選択し、ス
イッチングトランジスタＰＴ，ＮＴのうちの一方を導通
させ、駆動ラインＬｙ１，Ｌｙ２，…に正の書込み電圧
Ｖｐまたは負の書込み電圧−Ｖｎを導出して、対応する
走査電極Ｙ１，Ｙ２，…に印加する。
【００２５】データ電極駆動回路１４には、スイッチ回
路ＸＳ１，ＸＳ２，…，ＸＳｉと、スイッチ回路ＸＳ１
〜ＸＳｉを個別にオンオフ制御するスイッチ選択回路１
４ａとが設けられている。スイッチ回路ＸＳ１〜ＸＳｉ
は、プッシュプル接続された一対のスイッチングトラン
ジスタＵＴ，ＤＴと、これらを個別にトリガするために
直列接続されたインバータＵＶ，ＤＶとで形成され、ス
イッチングトランジスタＵＴ，ＤＴのドレインが共通に
接続されたデータラインＬｘ１，Ｌｘ２，…には、デー
タ電極Ｘ１，Ｘ２，…が個別に接続されている。データ
電極Ｘ１〜Ｘｉの変調駆動に必要な変調電圧Ｖｍは、変
調共通ラインＬｍを介して変調電圧回路１５から供給さ
れる。スイッチ選択回路１４ａは、入力されるデータ制
御信号Ｓｘに応答して、スイッチ回路ＸＳ１，ＸＳ２，
…のインバータＵＶ，ＤＶを介して前記スイッチングト
ランジスタＵＴ，ＤＴのうちの一方を導通させ、他方を
遮断させる。これによって個々のデータ電極Ｘ１，Ｘ
２，…には、変調電圧Ｖｍが印加されるか、または接地
されて０Ｖが印加されて変調駆動が行われる。
路ＸＳ１，ＸＳ２，…，ＸＳｉと、スイッチ回路ＸＳ１
〜ＸＳｉを個別にオンオフ制御するスイッチ選択回路１
４ａとが設けられている。スイッチ回路ＸＳ１〜ＸＳｉ
は、プッシュプル接続された一対のスイッチングトラン
ジスタＵＴ，ＤＴと、これらを個別にトリガするために
直列接続されたインバータＵＶ，ＤＶとで形成され、ス
イッチングトランジスタＵＴ，ＤＴのドレインが共通に
接続されたデータラインＬｘ１，Ｌｘ２，…には、デー
タ電極Ｘ１，Ｘ２，…が個別に接続されている。データ
電極Ｘ１〜Ｘｉの変調駆動に必要な変調電圧Ｖｍは、変
調共通ラインＬｍを介して変調電圧回路１５から供給さ
れる。スイッチ選択回路１４ａは、入力されるデータ制
御信号Ｓｘに応答して、スイッチ回路ＸＳ１，ＸＳ２，
…のインバータＵＶ，ＤＶを介して前記スイッチングト
ランジスタＵＴ，ＤＴのうちの一方を導通させ、他方を
遮断させる。これによって個々のデータ電極Ｘ１，Ｘ
２，…には、変調電圧Ｖｍが印加されるか、または接地
されて０Ｖが印加されて変調駆動が行われる。
【００２６】Ｐ駆動時とＮ駆動時とに、画素Ａに印加さ
れる電圧の波形は、図５に示されている。波形図はいず
れもＰ駆動・発光、Ｐ駆動・非発光、Ｎ駆動・発光、Ｎ
駆動・非発光の４つの状態でのそれぞれの波形がこの順
に示されている。図５（１）はデータ電極Ｘに印加され
る変調電圧Ｖｍの波形であり、そのレベルはたとえば４
８Ｖに設定されている。変調電圧ＶｍはＰ駆動・非発光
時と、Ｎ駆動・発光時に、データ電極Ｘに印加され、後
にも述べるように、走査期間Ｔｙの前後でＶｍ／２のレ
ベルが導出され、充放電時のエネルギ損失の軽減化が図
られている。変調電圧ＶｍはＰ駆動・発光時とＮ駆動・
非発光時とには出力されず、データ電極Ｘの電位は０Ｖ
に保たれる。
れる電圧の波形は、図５に示されている。波形図はいず
れもＰ駆動・発光、Ｐ駆動・非発光、Ｎ駆動・発光、Ｎ
駆動・非発光の４つの状態でのそれぞれの波形がこの順
に示されている。図５（１）はデータ電極Ｘに印加され
る変調電圧Ｖｍの波形であり、そのレベルはたとえば４
８Ｖに設定されている。変調電圧ＶｍはＰ駆動・非発光
時と、Ｎ駆動・発光時に、データ電極Ｘに印加され、後
にも述べるように、走査期間Ｔｙの前後でＶｍ／２のレ
ベルが導出され、充放電時のエネルギ損失の軽減化が図
られている。変調電圧ＶｍはＰ駆動・発光時とＮ駆動・
非発光時とには出力されず、データ電極Ｘの電位は０Ｖ
に保たれる。
【００２７】図５（２）は、走査電極Ｙに印加される正
の書込み電圧Ｖｐと負の書込み電圧−Ｖｎの波形であ
る。走査電極Ｙには、Ｐ駆動時には正の書込み電圧Ｖｐ
が、Ｎ駆動時には負の書込み電圧Ｖｎがそれぞれ印加さ
れ、そのレベルはたとえばＶｐ＝２３８Ｖ，Ｖｎ＝−１
９０Ｖに設定されている。Ｐ駆動・非発光時とＮ駆動・
発光時とに見られる走査期間Ｔｙの前後の波形は、図５
（１）に示される走査期間前後にデータ電極Ｘに印加さ
れる電圧が、画素Ａの容量作用によって走査電極Ｙ側に
誘導される結果生じるものである。
の書込み電圧Ｖｐと負の書込み電圧−Ｖｎの波形であ
る。走査電極Ｙには、Ｐ駆動時には正の書込み電圧Ｖｐ
が、Ｎ駆動時には負の書込み電圧Ｖｎがそれぞれ印加さ
れ、そのレベルはたとえばＶｐ＝２３８Ｖ，Ｖｎ＝−１
９０Ｖに設定されている。Ｐ駆動・非発光時とＮ駆動・
発光時とに見られる走査期間Ｔｙの前後の波形は、図５
（１）に示される走査期間前後にデータ電極Ｘに印加さ
れる電圧が、画素Ａの容量作用によって走査電極Ｙ側に
誘導される結果生じるものである。
【００２８】図５（３）は、画素Ａの両極に印加される
電圧波形である。Ｐ駆動時に変調電圧Ｖｍが印加されず
データ電極Ｘの電位が０Ｖのときは、画素Ａの両極間の
電圧は、正の書込み電圧Ｖｐのレベルとなって発光す
る。データ電極Ｙに変調電圧Ｖｍが印加されると、変調
電極Ｖｍと書込み電圧Ｖｐとが差し引き方向に画素Ａに
印加され、そのレベル差が閾値電圧Ｖｔｈ（＝１９０
Ｖ）のレベルとなるので非発光状態となる。またＮ駆動
時に変調電圧Ｖｍが印加されると、画素Ａには両者のレ
ベル和（Ｖｍ＋Ｖｎ＝２３８Ｖ）が、Ｐ駆動時とは逆向
きに印加され発光状態となる。変調電圧Ｖｍが印加され
ず、データ電極Ｘの電位が０Ｖ（接地電位）のときは、
負の書込み電圧Ｖｎのみが画素Ａに印加されるので、非
発光状態となる。
電圧波形である。Ｐ駆動時に変調電圧Ｖｍが印加されず
データ電極Ｘの電位が０Ｖのときは、画素Ａの両極間の
電圧は、正の書込み電圧Ｖｐのレベルとなって発光す
る。データ電極Ｙに変調電圧Ｖｍが印加されると、変調
電極Ｖｍと書込み電圧Ｖｐとが差し引き方向に画素Ａに
印加され、そのレベル差が閾値電圧Ｖｔｈ（＝１９０
Ｖ）のレベルとなるので非発光状態となる。またＮ駆動
時に変調電圧Ｖｍが印加されると、画素Ａには両者のレ
ベル和（Ｖｍ＋Ｖｎ＝２３８Ｖ）が、Ｐ駆動時とは逆向
きに印加され発光状態となる。変調電圧Ｖｍが印加され
ず、データ電極Ｘの電位が０Ｖ（接地電位）のときは、
負の書込み電圧Ｖｎのみが画素Ａに印加されるので、非
発光状態となる。
【００２９】再び図４を参照して、変調駆動に必要な変
調電圧Ｖｍを、データ駆動回路１４に供給する変調電圧
回路１５は、タイミング信号Ｓ１〜Ｓ４によって導通遮
断されるスイッチングトランジスタＱ１５ａ〜Ｑ１５ｄ
と、ステップアップ用コンデンサＣｐと、過電圧抑制手
段であるツェナダイオードＺＤと、逆流阻止用ダイオー
ドＤ１５ａ，Ｄ１５ｂとで形成され、図示しない電源部
から前記変調電圧Ｖｍの１／２レベルの変調電源電圧Ｖ
ｘが供給される。
調電圧Ｖｍを、データ駆動回路１４に供給する変調電圧
回路１５は、タイミング信号Ｓ１〜Ｓ４によって導通遮
断されるスイッチングトランジスタＱ１５ａ〜Ｑ１５ｄ
と、ステップアップ用コンデンサＣｐと、過電圧抑制手
段であるツェナダイオードＺＤと、逆流阻止用ダイオー
ドＤ１５ａ，Ｄ１５ｂとで形成され、図示しない電源部
から前記変調電圧Ｖｍの１／２レベルの変調電源電圧Ｖ
ｘが供給される。
【００３０】注目すべきは、ツェナダイオードＺＤを変
調共通ラインＬｍと接地ラインＬｇ間に接続し、変調共
通ラインＬｍの電位上昇を一定レベル以下に抑制するよ
うにしていることである。ツェナダイオードＺＤに、デ
ータ駆動回路１４の耐圧レベル（たとえば６０Ｖ）以下
の、たとえば定格（すなわちブレークダウン電圧）４８
Ｖのものを使用すれば、変調共通ラインＬｍを介して進
入する走査電極Ｙ側のレベルは、ツェナダイオードＺＤ
によってバイパスされ、変調共通ラインＬｍの電位はツ
ェナダイオードＺＤの定格電圧レベル４８Ｖ以上には上
昇せず、データ駆動回路１４を過電圧による破壊から防
止し、データ駆動回路１４を安全な環境下で動作させる
ことができるのである。
調共通ラインＬｍと接地ラインＬｇ間に接続し、変調共
通ラインＬｍの電位上昇を一定レベル以下に抑制するよ
うにしていることである。ツェナダイオードＺＤに、デ
ータ駆動回路１４の耐圧レベル（たとえば６０Ｖ）以下
の、たとえば定格（すなわちブレークダウン電圧）４８
Ｖのものを使用すれば、変調共通ラインＬｍを介して進
入する走査電極Ｙ側のレベルは、ツェナダイオードＺＤ
によってバイパスされ、変調共通ラインＬｍの電位はツ
ェナダイオードＺＤの定格電圧レベル４８Ｖ以上には上
昇せず、データ駆動回路１４を過電圧による破壊から防
止し、データ駆動回路１４を安全な環境下で動作させる
ことができるのである。
【００３１】変調電圧回路１５は、次のように動作す
る。第２タイミング信号Ｓ２と第３タイミング信号Ｓ３
とによって、トランジスタＱ１５ｂ，Ｑ１５ｃが導通
し、ステップアップ用コンデンサＣｐは、変調電源電圧
ＶｘすなわちＶｍ／２のレベルに充電される。
る。第２タイミング信号Ｓ２と第３タイミング信号Ｓ３
とによって、トランジスタＱ１５ｂ，Ｑ１５ｃが導通
し、ステップアップ用コンデンサＣｐは、変調電源電圧
ＶｘすなわちＶｍ／２のレベルに充電される。
【００３２】次に上記タイミング信号Ｓ２，Ｓ３を断
ち、トランジスタＱ１５ｂ，Ｑ１５ｃを遮断させるとと
もに、第１タイミング信号Ｓ１によってトランジスタＱ
１５ａを導通させると、ステップアップ用コンデンサＣ
ｐに充電されている電圧Ｖｍ／２と、変調電源電圧Ｖｘ
（＝Ｖｍ／２）とが直列に接続されて変調電圧Ｖｍが生
成され、データ駆動回路１４に出力される。
ち、トランジスタＱ１５ｂ，Ｑ１５ｃを遮断させるとと
もに、第１タイミング信号Ｓ１によってトランジスタＱ
１５ａを導通させると、ステップアップ用コンデンサＣ
ｐに充電されている電圧Ｖｍ／２と、変調電源電圧Ｖｘ
（＝Ｖｍ／２）とが直列に接続されて変調電圧Ｖｍが生
成され、データ駆動回路１４に出力される。
【００３３】その後１ラインの走査が終了すると、第２
タイミング信号Ｓ２によってトランジスタＱ１５ｂを導
通させ、表示パネル１２の充電電荷を、変調共通ライン
Ｌｍを介してコンデンサＣｐに充電させる。すなわち表
示パネル１２側のエネルギがコンデンサＣｐに蓄積され
る。したがって次のサイクルでは、このコンデンサＣｐ
に蓄積されているエネルギが変調電圧Ｖｍの生成に利用
されるので、充放電時のエネルギ損失が減少し、電力消
費の低減化が図られることになる。
タイミング信号Ｓ２によってトランジスタＱ１５ｂを導
通させ、表示パネル１２の充電電荷を、変調共通ライン
Ｌｍを介してコンデンサＣｐに充電させる。すなわち表
示パネル１２側のエネルギがコンデンサＣｐに蓄積され
る。したがって次のサイクルでは、このコンデンサＣｐ
に蓄積されているエネルギが変調電圧Ｖｍの生成に利用
されるので、充放電時のエネルギ損失が減少し、電力消
費の低減化が図られることになる。
【００３４】本構成では、変調共通ラインＬｍと接地ラ
インＬｇ間にツェナダイオードＺＤを接続しているの
で、前述したような走査電極Ｙのレベルが変調共通ライ
ンＬｍに誘導され、変調共通ラインＬｍの不所望な電位
上昇を防止し、データ駆動回路１４を過電圧による破壊
から防止するとともに、回路の耐圧コストを引き下げる
ことができるのである。
インＬｇ間にツェナダイオードＺＤを接続しているの
で、前述したような走査電極Ｙのレベルが変調共通ライ
ンＬｍに誘導され、変調共通ラインＬｍの不所望な電位
上昇を防止し、データ駆動回路１４を過電圧による破壊
から防止するとともに、回路の耐圧コストを引き下げる
ことができるのである。
【００３５】図６は、本発明の一実施例による変調電圧
回路の構成を示す回路図である。この実施例による変調
電圧回路１５ａは、前掲図４に示されている変調電圧回
路１５と類似の構成であり、対応する部分には同一参照
符を付してある。図６に示される変調電圧回路１５ａが
図４に示される変調電圧回路１５と異なっているのは、
ツェナダイオードＺＤの接続場所であり、ツェナダイオ
ードＺＤは、変調共通ラインＬｍに挿入されている逆流
阻止用ダイオードＤ１５ａと並列に接続されている。し
たがって変調共通ラインＬｍに進入する走査電極Ｙ側の
高電位は、トランジスタＱ１５ｂ，Ｑ１５ｃの導通時で
は、ツェナダイオードＺＤおよびトランジスタＱ１５ｃ
を介して図示しない変調電源部側にバイパスされるの
で、変調共通ラインＬｍの電位は、ツェナダイオードＺ
Ｄの定格電圧（すなわちブレークダウン電圧）と、変調
電源部の変調電源出力ライン７１に出力される電圧Ｖｘ
（＝Ｖｍ／２）との和の電圧レベル以上には上昇しな
い。これによってデータ駆動回路１４が過電圧によって
破壊されるのを防止することができ、信頼性が向上す
る。このように変調共通ラインＬｍの電圧は、ツェナダ
イオードＺＤのブレークダウン電圧と、変調電源部の電
圧Ｖｘとの和の電圧に抑えられるので、ツェナダイオー
ドＺＤのブレークダウン電圧を、前述の図１〜図５の構
成に比べて、変調電源部の電圧Ｖｘの分だけ低くするこ
とができ、これによってツェナダイオードＺＤの入手、
選択が容易になる。
回路の構成を示す回路図である。この実施例による変調
電圧回路１５ａは、前掲図４に示されている変調電圧回
路１５と類似の構成であり、対応する部分には同一参照
符を付してある。図６に示される変調電圧回路１５ａが
図４に示される変調電圧回路１５と異なっているのは、
ツェナダイオードＺＤの接続場所であり、ツェナダイオ
ードＺＤは、変調共通ラインＬｍに挿入されている逆流
阻止用ダイオードＤ１５ａと並列に接続されている。し
たがって変調共通ラインＬｍに進入する走査電極Ｙ側の
高電位は、トランジスタＱ１５ｂ，Ｑ１５ｃの導通時で
は、ツェナダイオードＺＤおよびトランジスタＱ１５ｃ
を介して図示しない変調電源部側にバイパスされるの
で、変調共通ラインＬｍの電位は、ツェナダイオードＺ
Ｄの定格電圧（すなわちブレークダウン電圧）と、変調
電源部の変調電源出力ライン７１に出力される電圧Ｖｘ
（＝Ｖｍ／２）との和の電圧レベル以上には上昇しな
い。これによってデータ駆動回路１４が過電圧によって
破壊されるのを防止することができ、信頼性が向上す
る。このように変調共通ラインＬｍの電圧は、ツェナダ
イオードＺＤのブレークダウン電圧と、変調電源部の電
圧Ｖｘとの和の電圧に抑えられるので、ツェナダイオー
ドＺＤのブレークダウン電圧を、前述の図１〜図５の構
成に比べて、変調電源部の電圧Ｖｘの分だけ低くするこ
とができ、これによってツェナダイオードＺＤの入手、
選択が容易になる。
【００３６】構成をさらに述べる。変調電圧回路１５ａ
において、ツェナダイオードＺＤは、変調共通ラインＬ
ｍと変調電源出力ライン７１との間に介在され、変調共
通ラインＬｍから変調電源部に向かって逆極性に接続さ
れる。トランジスタＱ１５ａの一端は、変調電源出力ラ
イン７１に接続される。トランジスタＱ１５ｂの一端
は、トランジスタＱ１５ａの他端に接続される。トラン
ジスタＱ１５ｂの他端は、接地ラインＬｇに接続され
る。トランジスタＱ１５ｃは、変調共通ラインＬｍと変
調電源出力ライン７１との間にツェナダイオードＺＤと
直列に接続される。コンデンサＣｐの一端は、変調共通
ラインＬｍに接続される。このコンデンザＣｐの他端
は、トランジスタＱ１５ａの前記他端と、トランジスタ
Ｑ１５ｂの前記一端との接続点７２に接続される。
において、ツェナダイオードＺＤは、変調共通ラインＬ
ｍと変調電源出力ライン７１との間に介在され、変調共
通ラインＬｍから変調電源部に向かって逆極性に接続さ
れる。トランジスタＱ１５ａの一端は、変調電源出力ラ
イン７１に接続される。トランジスタＱ１５ｂの一端
は、トランジスタＱ１５ａの他端に接続される。トラン
ジスタＱ１５ｂの他端は、接地ラインＬｇに接続され
る。トランジスタＱ１５ｃは、変調共通ラインＬｍと変
調電源出力ライン７１との間にツェナダイオードＺＤと
直列に接続される。コンデンサＣｐの一端は、変調共通
ラインＬｍに接続される。このコンデンザＣｐの他端
は、トランジスタＱ１５ａの前記他端と、トランジスタ
Ｑ１５ｂの前記一端との接続点７２に接続される。
【００３７】
【発明の効果】以上のように、本発明による表示装置
は、マトリクス型表示パネルを形成する複数のデータ電
極の変調駆動に必要な変調電圧を、ツェナダイオードが
設けられている変調電圧回路からデータ電極駆動回路に
供給するようにしたので、データ駆動回路の変調共通ラ
インＬｍの電圧は、ツェナダイオードのブレークダウン
電圧と変調電源部からの電圧Ｖｘとの和の電圧レベル以
上に上昇することはなく、したがってデータ駆動回路は
耐圧レベル以下の安全な環境下で動作し、表示装置の信
頼性が向上するとともに、駆動回路などの耐圧に要する
コストを引き下げることができる効果大なるものであ
る。本発明では、変調電圧回路１５ａにおけるステップ
アップ用コンデンザＣｐは、第２および第３スイッチン
グトランジスタＱ１５ｂ，Ｑ１５ｃの導通時、表示パネ
ルを充電している電荷の一部が蓄積され、したがってエ
ネルギ損失が減少し、変調電源部の消費電力を低減する
ことができる。しかも、上述のようにツェナダイオード
は、データ駆動回路の耐圧レベルから変調電源部の電圧
Ｖｘだけ低いブレークダウン電圧は、たとえばデータ駆
動回路の耐圧レベルから変調電源部の電圧Ｖｘの分だけ
低いブレークダウン電圧に定められればよいので、ツェ
ナダイオードの入手、選択が容易である。
は、マトリクス型表示パネルを形成する複数のデータ電
極の変調駆動に必要な変調電圧を、ツェナダイオードが
設けられている変調電圧回路からデータ電極駆動回路に
供給するようにしたので、データ駆動回路の変調共通ラ
インＬｍの電圧は、ツェナダイオードのブレークダウン
電圧と変調電源部からの電圧Ｖｘとの和の電圧レベル以
上に上昇することはなく、したがってデータ駆動回路は
耐圧レベル以下の安全な環境下で動作し、表示装置の信
頼性が向上するとともに、駆動回路などの耐圧に要する
コストを引き下げることができる効果大なるものであ
る。本発明では、変調電圧回路１５ａにおけるステップ
アップ用コンデンザＣｐは、第２および第３スイッチン
グトランジスタＱ１５ｂ，Ｑ１５ｃの導通時、表示パネ
ルを充電している電荷の一部が蓄積され、したがってエ
ネルギ損失が減少し、変調電源部の消費電力を低減する
ことができる。しかも、上述のようにツェナダイオード
は、データ駆動回路の耐圧レベルから変調電源部の電圧
Ｖｘだけ低いブレークダウン電圧は、たとえばデータ駆
動回路の耐圧レベルから変調電源部の電圧Ｖｘの分だけ
低いブレークダウン電圧に定められればよいので、ツェ
ナダイオードの入手、選択が容易である。
【図１】本発明の前提となる表示装置の構成を示すブロ
ック図である。
ック図である。
【図２】本発明に適用される表示パネルの構造を一部切
り欠いて示す斜視図である。
り欠いて示す斜視図である。
【図３】図２図示の表示パネルの電圧−輝度特性を示す
グラフである。
グラフである。
【図４】図１図示の回路構成を示す回路図である。
【図５】本構成の表示装置の走査電極、データ電極およ
び画素に印加される電圧波形を示す波形図である。
び画素に印加される電圧波形を示す波形図である。
【図６】本発明の一実施例による変調電圧回路の構成を
示す回路図である。
示す回路図である。
【図７】従来技術による表示装置の回路構成を示す回路
図である。
図である。
【図８】他の従来技術によるデータ駆動回路の構成を示
す回路図である。
す回路図である。
１１ 表示装置 １２ 表示パネル １３ 走査駆動回路 １４ データ駆動回路 １５，１５ａ 変調電圧回路 Ａ 画素 Ｃｐ ステップアップ用コンデンサ Ｌｘ１〜Ｌｘｉ データライン Ｌｙ１〜Ｌｙｊ 走査ライン Ｌｍ 変調共通ライン Ｖｍ 変調電圧 Ｖｎ 負の書込み電圧 Ｖｐ 正の書込み電圧 Ｘ１〜Ｘｉ データ電極 Ｙ１〜Ｙｊ 走査電極 ＺＤ ツェナダイオード
Claims (1)
- 【請求項１】 （ａ）複数の走査電極と複数のデータ電
極とが互いに交差して配列され、電極の交差部分が画素
とされるマトリクス型表示パネル１２と、 （ｂ）走査電極を線順次走査し、選択される走査電極ご
とに正または負の走査電圧を印加して交流駆動を行う走
査電極駆動回路１３と、 （ｃ）前記交流駆動に必要なレベルの正と負の走査電圧
を供給する走査電極電源１６ａ，１６ｂと、 （ｄ）前記線順次走査によって選択される走査電極上の
画素に表示すべき表示データに対応して前記複数のデー
タ電極に、変調共通ラインＬｍの変調電圧Ｖｍと接地ラ
インＬｇの接地電位とを選択的に切換えて印加して変調
駆動するデータ電極駆動回路１４と、 （ｅ）接地電位に対して予め定める電圧Ｖｘを変調電源
出力ライン７１に出力する変調電源部と、 （ｆ）変調電圧回路１５ａであって、 （ｆ１）変調共通ラインＬｍと変調電源出力ライン７１
との間に介在され、変調共通ラインＬｍから変調電源部
に向かって逆極性に接続されるツエナダイオードＺＤ
と、 （ｆ２）前記変調電源出力ライン７１に一端が接続され
る第１スイッチングトランジスタＱ１５ａと、 （ｆ３）一端が第１スイッチングトランジスタＱ１５ａ
の他端に接続され、他端が接地ラインＬｇに接続される
第２スイッチングトランジスタＱ１５ｂと、 （ｆ４）変調共通ラインＬｍと変調電源出力ライン７１
との間に、ツェナダイオードＺＤと直列に接続される第
３スイッチングトランジスタＱ１５ｃと、 （ｆ５）ステップアップ用コンデンサＣｐであって、 一端が変調共通ラインＬｍに接続され、 他端が、第１スイッチングトランジスタＱ１５ａの前記
他端と、第２スイッチングトランジスタＱ１５ｂの前記
一端との接続点７２に接続されるステップアップ用コン
デンサＣｐと、 （ｆ６）第１スイッチングトランジスタＱ１５ａを遮断
し、かつ第２および第３スイッチングトランジスタＱ１
５ｂ，Ｑ１５ｃを導通する動作と、第１スイッチングト
ランジスタＱ１５ａを導通し、第２および第３スイッチ
ングトランジスタＱ１５ｂ，Ｑ１５ｃを遮断する動作と
を、切換えて行う手段とを有する変調電圧回路１５ａと
を含むことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23840393A JP3058543B2 (ja) | 1993-09-24 | 1993-09-24 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23840393A JP3058543B2 (ja) | 1993-09-24 | 1993-09-24 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0792931A JPH0792931A (ja) | 1995-04-07 |
| JP3058543B2 true JP3058543B2 (ja) | 2000-07-04 |
Family
ID=17029689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23840393A Expired - Fee Related JP3058543B2 (ja) | 1993-09-24 | 1993-09-24 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3058543B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101656632B1 (ko) * | 2012-10-18 | 2016-09-22 | 아이.지. 카드보드 테크놀로지스 엘티디. | 판지를 포함하는 구조 요소 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4685100B2 (ja) | 2005-06-23 | 2011-05-18 | シャープ株式会社 | 表示装置およびその駆動方法 |
-
1993
- 1993-09-24 JP JP23840393A patent/JP3058543B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101656632B1 (ko) * | 2012-10-18 | 2016-09-22 | 아이.지. 카드보드 테크놀로지스 엘티디. | 판지를 포함하는 구조 요소 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0792931A (ja) | 1995-04-07 |
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