JP4685100B2 - 表示装置およびその駆動方法 - Google Patents

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Description

本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイやＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）の等の電流駆動素子を用いた表示装置およびその駆動方法に関するものである。
近年、有機ＥＬディスプレイやＦＥＤ等の電流駆動発光素子の研究開発が活発に行われている。特に有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイとして、携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）など携帯機器用として注目されている。
この有機ＥＬディスプレイの画素回路構成として、特表２００２−５１４３２０号公報（２００２年５月１４日公表）に示された回路構成を図８に示す。
図８に示す画素回路３００は、駆動用ＴＦＴ３６５、スイッチ用ＴＦＴ３６０・３７０・３７５、コンデンサ３５０・３５５、及び、有機ＥＬ素子（ＯＬＥＤ）３８０から構成される。上記４つのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）は全てｐチャネル型である。
駆動用ＴＦＴ３６５と、スイッチ用ＴＦＴ３７５と、有機ＥＬ素子３８０とは、電源ライン（＋ＶＤＤライン）３９０と共通陰極（ＧＮＤライン）との間に、電源ライン３９０側を駆動用ＴＦＴ３６５としてこの順で直列に接続されている。スイッチ用ＴＦＴ３６０とコンデンサ３５０とは、駆動用ＴＦＴ３６５のゲート端子とデータライン３１０との間に、コンデンサ３５０を駆動用ＴＦＴ３６５側として直列に接続されている。また、スイッチ用ＴＦＴ３７０は、駆動用ＴＦＴ３６５のゲート端子とドレイン端子との間に接続されており、コンデンサ３５５は駆動用ＴＦＴ３６５のゲート端子とソース端子との間に接続されている。
スイッチ用ＴＦＴ３６０のゲート端子はセレクトライン３２０に、スイッチ用ＴＦＴ３７０のゲート端子はオートゼロライン３３０に、スイッチ用ＴＦＴ３７５のゲート端子は照明ライン３４０に接続されている。
この画素回路３００では、第１期間にオートゼロライン３３０及び照明ライン３４０がＬｏｗとなることにより、スイッチ用ＴＦＴ３７０及び３７５がＯＮ状態となり、駆動用ＴＦＴ３６５のドレイン端子とゲート端子とが同電位となる。このとき、駆動用ＴＦＴ３６５がＯＮ状態となり、駆動用ＴＦＴ３６５から有機ＥＬ素子３８０に向けて電流が流れる。このとき、データライン３１０を基準電位とし、セレクトライン３２０をＬｏｗとしてコンデンサ３５０の他方端子（スイッチ用ＴＦＴ３６０側の端子）を当該基準電位としておく。
次に第２期間となり、照明ライン３４０をＨｉｇｈとすることにより、スイッチ用ＴＦＴ３７５をＯＦＦ状態とする。これにより、駆動用ＴＦＴ３６５のゲート端子電位は徐々に高くなり、駆動用ＴＦＴ３６５の閾値電圧（Ｖｔｈ；但しＶｔｈはゲート・ソース間電圧であって負の値）に対応した値（＋ＶＤＤ＋Ｖｔｈ）となったときに駆動用ＴＦＴ３６５はＯＦＦ状態となる。
次に第３期間となり、オートゼロライン３３０をＨｉｇｈとすることにより、スイッチ用ＴＦＴ３７０をＯＦＦ状態とする。これにより、コンデンサ３５０に、そのときのスイッチ用ＴＦＴ３７０のゲート端子電位と基準電位との差が記憶される。即ち、駆動用ＴＦＴ３６５のゲート端子電位は、データライン３１０の電位が基準電位であるときに、閾値状態（ゲート・ソース間電圧が閾値電圧Ｖｔｈとなる状態）に対応した値（＋ＶＤＤ＋Ｖｔｈ）となる。そして、データライン３１０の電位がその基準電位から変化すれば、駆動用ＴＦＴ３６５の閾値電圧に関係なく、その電位変化に対応した電流が駆動用ＴＦＴ３６５を流れる。
そこで、そのような所望の電位変化をデータライン３１０に与え、セレクトライン３２０をＨｉｇｈ状態とすることによりスイッチ用ＴＦＴ３６０をＯＦＦ状態として、この駆動用ＴＦＴ３６５のゲート端子電位をコンデンサ３５５の端子間電圧として保持し、画素回路３００の選択期間を終了する。
このような電位の設定例としては、例えば図９に示すようなものが考えられる。同図では、基準電位はＶｐｃであり、データライン３１０の基準電位Ｖｐｃから変化した後の電位はＶｄａｔａである。
以上のように、図８に示す画素回路３００を用いれば、駆動用ＴＦＴ３６５の閾値電圧に依らず、駆動用ＴＦＴ３６５から有機ＥＬ素子３８０へ出力する電流値を設定することができる。
図１０に示す画素回路は、特開２００２−３５１４０１号公報（２００２年１２月６日公開）に記載されたものである。図１０に示す画素回路２００は、駆動用ＴＦＴ２０２、スイッチ用ＴＦＴ２０１・２０３・２０４・２０５、コンデンサ２５１・２５２、及び、有機ＥＬ素子（ＯＬＥＤ）２５３から構成されている。上記５つのＴＦＴは全てｐチャネル型である。
駆動用ＴＦＴ２０２と、スイッチ用ＴＦＴ２０４と、有機ＥＬ素子２５３とは、電源ライン（＋ＶＤＤライン）２７１と共通陰極（ＧＮＤライン）との間に、駆動用ＴＦＴ２０２を電源ライン２７１側として、この順で直列に接続されている。また、スイッチ用ＴＦＴ２０５は有機ＥＬ素子２５３と並列に接続されている。
スイッチ用ＴＦＴ２０１とコンデンサ２５１とは、駆動用ＴＦＴ２０２のゲート端子とデータライン２７２との間に、スイッチ用ＴＦＴ２０１をデータライン２７２側として、直列に接続されている。スイッチ用ＴＦＴ２０３は、駆動用ＴＦＴ２０２のゲート端子とソース端子との間に接続されている。
スイッチ用ＴＦＴ２０１のゲート端子は選択線２８１に、スイッチ用ＴＦＴ２０３のゲート端子は制御信号線２８３に、スイッチ用ＴＦＴ２０４のゲート端子は制御信号線２８４に、スイッチ用ＴＦＴ２０５のゲート端子は制御信号線２８５に接続されている。
この画素回路２００では、図１１に示すように、第１期間（時刻ｔ３〜時刻ｔ４）に制御信号線２８３・２８４・２８５がＬｏｗとなることにより、スイッチ用ＴＦＴ２０３・２０４・２０５がＯＮ状態となり、駆動用ＴＦＴ２０２のドレイン端子とゲート端子とが同電位となる。これにより、駆動用ＴＦＴ２０２がＯＮ状態となり、駆動用ＴＦＴ２０２から共通陰極に向けて電流が流れる。このとき、スイッチ用ＴＦＴ２０５及び有機ＥＬ素子２５３のそれぞれには、スイッチ用ＴＦＴ２０５のＯＮ状態のときのインピーダンスと有機ＥＬ素子２５３のインピーダンスとの比に応じた電流が流れる。またこのとき、データライン２７２を基準電位Ｖｐｃとし、選択線２８１をＬｏｗとすることによりスイッチ用ＴＦＴ２０１をＯＮ状態とし、コンデンサ２５１の他方端子（スイッチ用ＴＦＴ２０１側の端子）を基準電位Ｖｐｃとしておく。
次に第２期間（時刻ｔ４〜時刻ｔ５）となり、制御信号線２８４をＨｉｇｈとすることにより、スイッチ用ＴＦＴ２０４をＯＦＦ状態とする。これにより、駆動用ＴＦＴ２０２のゲート端子電位は徐々に高くなり、駆動用ＴＦＴ２０２の閾値電圧（Ｖｔｈ；但しＶｔｈはゲート・ソース間電圧であって負の値）に対応した値（＋ＶＤＤ＋Ｖｔｈ）となったときに駆動用ＴＦＴ２０２はＯＦＦ状態となる。
次に第３期間（時刻ｔ５〜時刻ｔ９）となり、制御信号線２８３をＨｉｇｈとすることにより、スイッチ用ＴＦＴ２０３をＯＦＦ状態とする。これにより、コンデンサ２５１に、そのときのスイッチ用ＴＦＴ２０３のゲート端子電位と基準電位Ｖｐｃとの差が記憶される。即ち、駆動用ＴＦＴ２０２のゲート端子電位は、データライン２７２の電位が基準電位Ｖｐｃであるときに、閾値状態（ゲート・ソース間電圧が閾値電圧Ｖｔｈとなる状態）に対応した値（＋ＶＤＤ＋Ｖｔｈ）となる。そして、データライン２７２の電位がその基準電位Ｖｐｃから電位Ｖｄａｔａに変化すれば、駆動用ＴＦＴ２０２の閾値電圧に関係なく、その電位変化に対応した電流が駆動用ＴＦＴ２０２を流れる。
そこで、そのような所望の電位変化をデータライン２７２に与え、選択線２８１をＨｉｇｈとすることによりスイッチ用ＴＦＴ２０１をＯＦＦ状態として、この駆動用ＴＦＴ２０２のゲート端子電位をコンデンサ２５２の端子間電圧として維持し、画素回路２００の選択期間を終了する。
このように、図２に示す画素回路２００を用いることで、駆動用ＴＦＴ２０２の閾値電圧に依らず、駆動用ＴＦＴ２０２から有機ＥＬ素子２５３へ出力する電流値を設定することができ、かつ、スイッチ用ＴＦＴ２０５のＯＮ状態のときのインピーダンスを小さくすることで、第１期間に駆動用ＴＦＴ２０２から有機ＥＬ素子２５３へ流れる電流を抑制することができる。
上記図８の画素回路３００を用いれば、駆動用ＴＦＴ３６５の閾値電圧に依らず、所望の電流を有機ＥＬ素子３８０に流すことができる。しかしながら、上記第１期間に駆動用ＴＦＴ３６５から有機ＥＬ素子３８０に向けて電流が流れて、有機ＥＬ素子３８０が発光してしまう。元来、第１期間は無発光期間であり、有機ＥＬ素子３８０に電流を流さない期間であるため、コントラストの低下及び有機ＥＬ素子３８０の劣化を招くという課題がある。
これは、図１０の画素回路２００についても同様である。すなわち、上記第１期間に有機ＥＬ素子２５３と並列に接続されたスイッチ用ＴＦＴ２０５をＯＮ状態にすることで、有機ＥＬ素子２５３に流れる電流を抑制することが出来る。理論的には、スイッチ用ＴＦＴ２０５のＯＮ状態のときのインピーダンスをゼロ、あるいは有機ＥＬ素子２５３のインピーダンスを無限大にすることで、第１期間に有機ＥＬ素子２５３に電流を流さないことは可能である。しかしながら、スイッチ用ＴＦＴ２０５のＯＮ状態のときのインピーダンスをゼロにすることは困難であり、また有機ＥＬ素子２５３のインピーダンスも有限であるため、有機ＥＬ素子２５３のインピーダンスと、このスイッチ用ＴＦＴ２０５とのインピーダンス比に応じた電流がそれぞれの素子に流れる。したがって、図１０の画素回路２００を用いた場合にも、コントラストの低下及び有機ＥＬ素子２５３の劣化を免れることはできない。
本発明は、上記課題を解決するものであり、その目的は、従来の画素回路と比べてコントラストを高くすることが可能であり、かつ、電気光学素子の劣化を抑制することのできる表示装置及びその駆動方法を実現することにある。
本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子を有する画素回路を備えた表示装置において、前記画素回路は、第１の電圧源配線と第２の電圧源配線とを結ぶ第１の経路上に、前記第１の経路に流す電流を決定する駆動素子と前記電気光学素子とを互いに直列の関係に備えているとともに、前記第１の経路上の前記駆動素子と前記電気光学素子との間のノードと、第１の配線とを結ぶ第２の経路上に設けられた第１のスイッチング素子を備えていることを特徴としている。
上記の発明によれば、第１のスイッチング素子をＯＮ状態とするとともに、電気光学素子に電流が流れ得ない状態を形成すれば、駆動素子が流す電流を電気光学素子に流さずに第１のスイッチング素子に流すことができる。すなわち、第１の電圧源配線と第２の電圧源配線とのうち前記ノードから駆動素子側の電源配線と、第１の配線との間で電流を流すことができる。
また、第１のスイッチング素子をＯＦＦ状態とするとともに、電気光学素子に電流が流れ得る状態を形成すれば、駆動素子が流す電流を第２の経路に流さずに電気光学素子に流すことができる。すなわち、第１の電圧源配線と第２の電圧源配線との間で電流を流すことができる。
従って、駆動素子から電流を流しながら電気光学素子に電流を流さない状態と、駆動素子から電気光学素子に電流を流す状態とを区別して形成することができる。駆動素子から電流を流しながら電気光学素子に電流を流さない状態を形成したときに、画素回路に電気光学素子の発光輝度データを送信して記憶させれば、表示期間に、その記憶した発光輝度データに従って、駆動素子から電気光学素子に電流を流す状態を形成して、電気光学素子を所望の輝度で発光させることができる。これにより、画素回路において表示期間以外には電気光学素子を発光させないようにすることができる。表示期間以外に電気光学素子に電流が流れなければ表示のコントラストは向上する。また、発光期間がそれだけ短くなるため、電気光学素子の劣化が少なくなる。
以上により、従来の画素回路と比べてコントラストを高くすることが可能であり、かつ、電気光学素子の劣化を抑制することのできる表示装置を実現することができる。
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
本発明の実施形態を示すものであり、表示装置の第１の画素回路の構成を示す回路図である。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 図１の画素回路の動作を示すタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の第２の画素回路の構成を示す回路図である。 本発明の実施形態を示すものであり、表示装置の第３の画素回路の構成を示す回路図である。 図５の画素回路の動作を示すタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の第４の画素回路の構成を示す回路図である。 従来技術を示すものであり、第１の従来例の画素回路の構成を示す回路図である。 図８の画素回路の動作を示すタイミングチャートである。 従来技術を示すものであり、第２の従来例の画素回路の構成を示す回路図である。 図１０の画素回路の動作を示すタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の第５の画素回路の構成を示す回路図である。 本発明の実施形態を示すものであり、表示装置の第６の画素回路の構成を示す回路図である。 図１３の画素回路の動作を示すタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の第７の画素回路の構成を示す回路図である。 本発明の実施形態を示すものであり、表示装置の第８の画素回路の構成を示す回路図である。
符号の説明
１ 表示装置
２２、３２ 駆動用ＴＦＴ（駆動素子）
２４、３４ スイッチ用ＴＦＴ（第２のスイッチング素子）
２５、３５ スイッチ用ＴＦＴ（第１のスイッチング素子）
ＥＬ１、ＥＬ２ 有機ＥＬ素子（電気光学素子）
ＰＳ 電源配線（第１の電圧源配線）
ＣＯＭ 共通陰極（第２の電圧源配線）
ＣＡ 電源配線（第２の電圧源配線）
Ｓｊ ソース配線（第１の配線）
Ｇｉ ゲート配線（第１の配線）
Ｐｃｊ 配線（第１の配線）
本発明の実施の形態について図１ないし図７に基づいて説明すれば、以下の通りである。
なお、本発明に用いられるスイッチング素子はアモルファスシリコンＴＦＴ、低温ポリシリコンＴＦＴやＣＧ（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ）シリコンＴＦＴなどで構成できるが、本実施の形態ではＣＧシリコンＴＦＴを用いることとする。
ここで、ＣＧシリコンＴＦＴの構成は、例えば“４．０−ｉｎ．ＴＦＴ−ＯＬＥＤ Ｄｉｓｐｌａｙｓ ａｎｄ ａ Ｎｏｖｅｌ Ｄｉｇｉｔａｌ Ｄｒｉｖｉｎｇ Ｍｅｔｈｏｄ”（ＳＩＤ’００ Ｄｉｇｅｓｔ、ｐｐ．９２４−９２７、半導体エネルギー研究所）に発表されており、ＣＧシリコンＴＦＴの製造プロセスは、例えば“Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎｓ ｆｏｒ Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｄｉｓｐｌａｙ”（ＡＭ−ＬＣＤ２０００、ｐｐ．２５−２８、半導体エネルギー研究所）に発表されている。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは何れも公知であるため、ここではその詳細な説明は省略する。
また、本実施の形態で用いる電気光学素子である有機ＥＬ素子についても、その構成は、例えば“Ｐｏｌｙｍｅｒ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ ｆｏｒ ｕｓｅ ｉｎ Ｆｌａｔ ｐａｎｅｌ Ｄｉｓｐｌａｙｓ”（ＡＭ−ＬＣＤ’０１、ｐｐ．２１１−２１４、Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｃａｍｂｒｉｄｇｅ）に発表されており公知であるため、ここではその詳細な説明は省略する。
図２に、本実施の形態に係る表示装置１の構成を示す。
表示装置１は、複数の画素回路Ａｉｊ（ｉ＝１〜ｎ，ｊ＝１〜ｍ）と、ソースドライバ回路１１と、ゲートドライバ回路３と、コントロール回路１２とを備えている。画素回路Ａｉｊは、複数の互いに平行に配されたソース配線Ｓｊ（信号配線）…と、これらに直交する複数の互いに平行に配されたゲート配線Ｇｉ…との各交差点に対応してマトリクス状に配置されている。ソース配線Ｓｊは、後述する有機ＥＬ素子ＥＬ１やＥＬ２に発光輝度データとしての信号を供給するために、ソースドライバ回路１１に接続されている。ゲート配線Ｇｉは、ゲートドライバ回路３に接続されている。
ソースドライバ回路１１およびゲートドライバ回路３は、表示装置１全体の小型化および作製コストの低減を図るため、画素回路Ａｉｊと同じ基板上に、多結晶シリコンＴＦＴまたはＣＧシリコンＴＦＴを用いて、全部もしくは一部形成されることが好ましい。
ソースドライバ回路１１は、ｍビットのシフトレジスタ４と、レジスタ８と、ラッチ７と、ｍ個のＤ／Ａコンバータ１０…とを有している。
このソースドライバ回路１１において、シフトレジスタ４は、縦続接続されたｍ個のレジスタを有しており、コントロール回路１２より先頭のレジスタに入力されるスタートパルスＳＰをクロックＣＬＫに同期して転送し、各出力段（レジスタ）からタイミングパルスＳＳＰとしてレジスタ８へ出力する。レジスタ８には、タイミングパルスが入力されるタイミングでコントロール回路１２から表示データＤＡが入力される。レジスタ８に表示データＤＡが一列分記憶されると、コントロール回路１２からラッチ７に入力されるラッチパルスＬＰに同期して上記一列分の表示データＤＡがラッチ７に入力される。ラッチ７に保持された表示データＤＡのそれぞれは対応するＤ／Ａコンバータ１０へ出力される。Ｄ／Ａコンバータ１０は、各ソース配線Ｓｊに１つずつ設けられており、ラッチ７から入力される表示データＤＡをアナログの信号電圧Ｄａとして、対応するソース配線Ｓｊに与える。
このように、ソースドライバ回路１１は、ポリシリコンＴＦＴ液晶等で用いられるソースドライバ回路と同様な構成をとる。
コントロール回路１２は、前記のスタートパルスＳＰ、クロックＣＬＫ、表示データＤＡ、及び、ラッチパルスＬＰを出力する回路である。また、コントロール回路１２は、ゲートドライバ回路３に与えるためのタイミング信号ＯＥ、スタートパルスＹＩ、及び、クロックＹＣＫを出力する。
ゲートドライバ回路３は、図示しないシフトレジスタ回路と、論理演算回路と、バッファとを含んでいる。このゲートドライバ回路３において、入力されたスタートパルスＹＩをクロックＹＣＫに同期して上記のシフトレジスタ回路内を転送し、論理演算回路によって、シフトレジスタ回路各出力段から出力されたパルスとタイミング信号ＯＥとで論理演算を行い、バッファを通して対応したゲート配線Ｇｉおよび後述する制御配線Ｒｉ・Ｗｉ・Ｕｉへ必要な電圧を出力する。各ゲート配線Ｇｉには複数個の画素回路Ａｉｊが接続されており、画素回路Ａｉｊはこれらのグループ単位でゲート配線Ｇｉ（走査線）によって走査される。
また、画素回路Ａｉｊが配置されている領域には、電圧源としての電源配線ＰＳが配置されているが、これについては後述する。
次に、表示装置１に備えられる画素回路Ａｉｊの各実施例について以下に説明する。
〔実施例１〕
図１は、本実施例の画素回路Ａｉｊである画素回路Ａｉｊ１の構成を示す回路図である。
図１に示すように、画素回路Ａｉｊ１は、駆動用ＴＦＴ２２、スイッチ用ＴＦＴ２１・２３・２４・２５、コンデンサＣ１・Ｃ２、及び、有機ＥＬ素子ＥＬ１を備えている。駆動用ＴＦＴ２２及びスイッチ用ＴＦＴ２４・２５はｐチャネル型であり、スイッチ用ＴＦＴ２１・２３はｎチャネル型である。なお、上記ＴＦＴのチャネル極性は全て同じであってもよい。
駆動用ＴＦＴ２２と、スイッチ用ＴＦＴ２４と、有機ＥＬ素子ＥＬ１とは、電源配線（第１の電圧源配線）ＰＳと共通陰極（第２の電圧源配線）ＣＯＭ１とを結ぶ第１の経路上に、駆動用ＴＦＴ２２を電源配線ＰＳ側としてこの順で直列に設けられている。第１の経路上の素子は、図１の場合、駆動用ＴＦＴ２２、スイッチ用ＴＦＴ２４、及び、有機ＥＬ素子ＥＬ１のみからなる。駆動用ＴＦＴ（駆動素子）２２は有機ＥＬ素子（電気光学素子）ＥＬ１に駆動電流を供給する駆動用のトランジスタである。スイッチ用ＴＦＴ（第２のスイッチング素子）２４はスイッチングトランジスタである。なお、スイッチ用ＴＦＴ２４と有機ＥＬ素子ＥＬ１との位置は上記の関係であっても互いに入れ替わってもよく、第１の経路上で駆動用ＴＦＴ２２と有機ＥＬ素子ＥＬ１とが互いに直接接続されていなくても、直列の関係にあればよい。電源配線ＰＳは一定の電位Ｖｐとなっている。共通陰極ＣＯＭ１には共通の一定の電位Ｖｃｏｍ（Ｖｐ＞Ｖｃｏｍ）が付与されており、各有機ＥＬ素子ＥＬ１の共通電極となっている。
コンデンサＣ１とコンデンサＣ２とは、駆動用ＴＦＴ２２のゲート端子と駆動用ＴＦＴ２２のソース端子との間に、コンデンサＣ１を駆動用ＴＦＴ２２のゲート端子側として直列に接続されている。なお、コンデンサＣ１とコンデンサＣ２との接続点を接続端Ａとする。スイッチ用ＴＦＴ２１はスイッチングトランジスタであり、上記接続端Ａとソース配線Ｓｊとの間に接続されている。スイッチ用ＴＦＴ２３はスイッチングトランジスタであり、駆動用ＴＦＴ２２のゲート端子と駆動用ＴＦＴ２２のドレイン端子との間に接続されている。スイッチ用ＴＦＴ（第１のスイッチング素子）２５はスイッチングトランジスタであり、第１の経路上の駆動用ＴＦＴ２２と有機ＥＬ素子ＥＬ１との間、ここでは特に駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２４との間のノードＫ（すなわち駆動用ＴＦＴ２２のドレイン端子）と、ソース配線（第１の配線）Ｓｊとを結ぶ第２の経路上に設けられている。第２の経路上の素子は、図１の場合、スイッチ用ＴＦＴ２５のみからなる。また、ここでは第１の配線としてソース配線Ｓｊを用いているが、これに限らず、電源配線ＰＳおよび共通陰極ＣＯＭ１とは異なる配線であって、その電位が設定可能な配線であればよい。
スイッチ用ＴＦＴ２１のゲート端子はゲート配線Ｇｉに、スイッチ用ＴＦＴ２３のゲート端子は制御配線Ｗｉに、スイッチ用ＴＦＴ２４のゲート端子は制御配線Ｒｉに、スイッチ用ＴＦＴ２５のゲート端子は制御配線Ｕｉに接続されている。
なお、駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２４と有機ＥＬ素子ＥＬ１とを上記のような接続関係とする場合、駆動用ＴＦＴ２２をｐチャネル型とし、電源配線ＰＳと駆動用ＴＦＴ２２のソース端子とを接続するとともに、有機ＥＬ素子ＥＬ１の陰極と共通陰極ＣＯＭ１とを接続するのが好ましい。この理由は、駆動用ＴＦＴ２２がｎチャネル型である場合は、駆動用ＴＦＴ２２のソース端子は有機ＥＬ素子ＥＬ１側となり、ソースフォロワとなるため、負荷変動に対し駆動用ＴＦＴ２２から有機ＥＬ素子ＥＬ１へ流れる電流値が変動してしまうためである。また、スイッチ用ＴＦＴ２４と有機ＥＬ素子ＥＬ１との位置は互いに入れ替わってもよい。
図３は、上記構成の画素回路Ａｉｊ１の動作を示すタイミングチャートである。この画素回路Ａｉｊ１の動作は、コントロール回路１２から供給される前述の各種の信号に基づいて、ソースドライバ回路１１およびゲートドライバ回路３によって制御される。以下、本画素回路Ａｉｊ１の動作を図３のタイミングチャートを用いて説明する。
図３においては、ゲート配線Ｇｉ、制御配線Ｗｉ、制御配線Ｕｉ、制御配線Ｒｉ、ソース配線Ｓｊにそれぞれ設定される電位が変化するタイミングが示されている。また、ゲート配線Ｇｉ＋１、制御配線Ｗｉ＋１、制御配線Ｕｉ＋１、制御配線Ｒｉ＋１のそれぞれは、同じソース配線Ｓｊに接続され、かつゲート配線Ｇｉの次に走査されるゲート配線Ｇｉ＋１に接続される画素回路Ａ（ｉ＋１）ｊに対応する。
図３に示すように、時刻ｔ１〜時刻ｔ１０は画素回路Ａｉｊの選択期間である。まず、最初の時刻ｔ１に制御配線Ｒｉの電位をＧＨ（Ｈｉｇｈ）とすることにより、スイッチ用ＴＦＴ２４をＯＦＦ状態とする。これにより、第１の経路のうちのノードＫから電源配線ＣＯＭ側の枝部が非導通となる。時刻ｔ１〜時刻ｔ２を第０期間とする。
次に、時刻ｔ２でゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とすることにより、スイッチ用ＴＦＴ２１をＯＮ状態とする。次に、時刻ｔ３で制御配線Ｕｉの電位をＧＬ（Ｌｏｗ）とすることにより、スイッチ用ＴＦＴ２５をＯＮ状態とする。制御配線ＵｉがＧＬとなる時刻ｔ３〜時刻ｔ５は、第２の経路導通期間である。次に、時刻ｔ４で制御配線Ｗｉの電位をＧＨとして、スイッチ用ＴＦＴ２３をＯＮ状態とする。このとき、図２に示したＤ／Ａコンバータ１０…により、ソース配線Ｓ１〜Ｓｍに初期化電位Ｖｐｃが付与されている。これにより、駆動用ＴＦＴ２２のゲート端子電位はソース配線Ｓｊの電位である初期化電位Ｖｐｃとなる。このとき、スイッチ用ＴＦＴ２４がＯＦＦ状態にあるため、電流は電源配線ＰＳから駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２５とを順に通ってソース配線Ｓｊへ流れ、有機ＥＬ素子ＥＬ１には電流は流れない。仮に、この初期化電位Ｖｐｃを駆動用ＴＦＴ２２がＯＦＦ状態となるように設定すれば、駆動用ＴＦＴ２２はＯＦＦ状態となる。時刻ｔ２〜時刻ｔ５が第１期間に相当する。
次に、時刻ｔ５で制御配線Ｕｉの電位をＧＨとすることにより、スイッチ用ＴＦＴ２５をＯＦＦ状態とする。これにより、駆動用ＴＦＴ２２のゲート端子電位は徐々に高くなり、駆動用ＴＦＴ２２の閾値電圧（Ｖｔｈ；但しＶｔｈはゲート・ソース間電圧であって負の値）に対応した値（Ｖｐ＋Ｖｔｈ）となったときに、駆動用ＴＦＴ２２はＯＦＦ状態となる。時刻ｔ５〜時刻ｔ６が第２期間に相当する。この第２期間は、ＴＦＴの閾値電圧に製造上のばらつきがあるために、このばらつきを補償するために実行する期間である。この第２期間を実行することにより、駆動用ＴＦＴ２２がどのような閾値電圧を有していても、当該駆動用ＴＦＴ２２を必ず閾値状態とすることができる。従って、駆動用ＴＦＴ２２に所望の電流を流すように制御するには、この後に駆動用ＴＦＴ２２のゲート・ソース間電圧を、閾値状態から所望の電流に応じた電圧だけ変化させればよい。
そこで次に、時刻ｔ６で制御配線Ｗｉの電位をＧＬとすることにより、スイッチ用ＴＦＴ２３をＯＦＦ状態とする。これにより、コンデンサＣ１に、駆動用ＴＦＴ２２の閾値電圧に対応した値が記憶される。このとき、接続端Ａの電位はＶｐｃであるため、コンデンサＣ１の両端に印加される電圧は、ソース配線Ｓｊ側を基準にしてＶｐ＋Ｖｔｈ−Ｖｐｃとなる。そして、ソース配線Ｓｊの電位が初期化電位Ｖｐｃから変化すれば、駆動用ＴＦＴ２２の閾値電圧に関係なく、その電位変化に対応した電流が駆動用ＴＦＴ２２を流れる。時刻ｔ６〜時刻ｔ７が第３期間に相当する。
そして次に、時刻ｔ７で、ソース配線Ｓｊの電位を、有機ＥＬ素子ＥＬ１に所望の電流が流れる駆動用ＴＦＴ２２のゲート端子電位（Ｖｄａ）が得られるような電位（Ｖｄａ’）に切り換える。
このとき、ゲート端子電位（Ｖｄａ）は
Ｖｄａ＝Ｖｐ＋Ｖｔｈ−Ｖｐｃ＋Ｖｄａ’
となる。
そこで、上記ソース配線の電位Ｖｄａ’が
Ｖｄａ’≧Ｖｐｃ
ならば、駆動用ＴＦＴ２２はＯＦＦ状態となる。逆に、
Ｖｄａ’＜Ｖｐｃ
ならば、駆動用ＴＦＴ２２はＯＮ状態となる。
次に、時刻ｔ８で制御配線Ｇｉの電位をＧＬとし、さらに時刻ｔ９でソース配線Ｓｊの電位をスイッチ用ＴＦＴ２１がＯＦＦ状態となる電位（Ｖｏｆｆ：図３では初期化電位Ｖｐｃ）とすることにより、スイッチ用ＴＦＴ２１をＯＦＦ状態とする。
次に、時刻ｔ１０で、制御配線Ｒｉの電位をＧＬとすることによりスイッチ用ＴＦＴ２４をＯＮ状態とすると、第１の経路のうちのノードＫから電源配線ＣＯＭ側の枝部が導通し、駆動用ＴＦＴ２２から有機ＥＬ素子ＥＬ１へ所望の電流が流れる。この時刻ｔ１０から次に画素回路Ａｉｊが選択期間となるまでを第４期間とする。第４期間は枝部導通期間であり、画素回路Ａｉｊの表示期間である。
〔実施例２〕
図４は、本実施例の画素回路Ａｉｊである画素回路Ａｉｊ２の構成を示す回路図である。
図４に示すように、画素回路Ａｉｊ２は、図１の画素回路Ａｉｊ１において有機ＥＬ素子の駆動電流を流す電源の極性を反転させたものであり、駆動用ＴＦＴ３２、スイッチ用ＴＦＴ３１・３３・３４・３５、コンデンサＣ３・Ｃ４、及び、有機ＥＬ素子ＥＬ２を備えている。駆動用ＴＦＴ３２及びスイッチ用ＴＦＴ３１・３３はｎチャネル型であり、スイッチ用ＴＦＴ３４・３５はｐチャネル型である。なお、上記ＴＦＴのチャネル極性は全て同じであってもよい。
駆動用ＴＦＴ３２と、スイッチ用ＴＦＴ３４と、有機ＥＬ素子ＥＬ２とは、電源配線（第１の電圧源配線）ＰＳと共通陽極（第２の電圧源配線）ＣＯＭ２とを結ぶ第１の経路上に、駆動用ＴＦＴ３２を電源配線ＰＳ側としてこの順で直列に設けられている。第１の経路上の素子は、図４の場合、駆動用ＴＦＴ３２、スイッチ用ＴＦＴ３４、及び、有機ＥＬ素子ＥＬ２のみからなる。駆動用ＴＦＴ（駆動素子）３２は有機ＥＬ素子（電気光学素子）ＥＬ２に駆動電流を供給する駆動用のトランジスタである。スイッチ用ＴＦＴ（第２のスイッチング素子）３４はスイッチングトランジスタである。なお、スイッチ用ＴＦＴ３４と有機ＥＬ素子ＥＬ２との位置は上記の関係であっても互いに入れ替わってもよく、第１の経路上で駆動用ＴＦＴ３２と有機ＥＬ素子ＥＬ２とが互いに直接接続されていなくても、直列の関係にあればよい。電源配線ＰＳは一定の電位Ｖｐとなっている。共通陽極ＣＯＭ２には共通の一定の電位Ｖｃｏｍ（Ｖｐ＜Ｖｃｏｍ）が付与されており、各有機ＥＬ素子ＥＬ２の共通電極となっている。
コンデンサＣ３とコンデンサＣ４とは、駆動用ＴＦＴ３２のゲート端子と駆動用ＴＦＴ３２のソース端子との間に、コンデンサＣ３を駆動用ＴＦＴ３２のゲート端子側として直列に接続されている。なお、コンデンサＣ３とコンデンサＣ４との接続点を接続端Ｂとする。スイッチ用ＴＦＴ３１はスイッチングトランジスタであり、上記接続端Ｂとソース配線Ｓｊとの間に接続されている。スイッチ用ＴＦＴ３３はスイッチングトランジスタであり、駆動用ＴＦＴ３２のゲート端子と駆動用ＴＦＴ３２のドレイン端子との間に接続されている。スイッチ用ＴＦＴ（第１のスイッチング素子）３５はスイッチングトランジスタであり、第１の経路上の駆動用ＴＦＴ３２と有機ＥＬ素子ＥＬ２との間、ここでは特に駆動用ＴＦＴ３２とスイッチ用ＴＦＴ３４との間のノードＫ（すなわち駆動用ＴＦＴ３２のドレイン端子）と、ソース配線（第１の配線）Ｓｊとを結ぶ第２の経路上に設けられている。第２の経路上の素子は、図４の場合、スイッチ用ＴＦＴ３５のみからなる。また、ここでは第１の配線としてソース配線Ｓｊを用いているが、これに限らず、電源配線ＰＳおよび共通陽極ＣＯＭ２とは異なる配線であって、その電位が設定可能な配線であればよい。
スイッチ用ＴＦＴ３１のゲート端子はゲート配線Ｇｉに、スイッチ用ＴＦＴ３３のゲート端子は制御配線Ｗｉに、スイッチ用ＴＦＴ３４のゲート端子は制御配線Ｒｉに、スイッチ用ＴＦＴ３５のゲート端子は制御配線Ｕｉに接続されている。
なお、駆動用ＴＦＴ３２とスイッチ用ＴＦＴ３４と有機ＥＬ素子ＥＬ１とを上記のような接続関係とする場合、駆動用ＴＦＴ３２をｎチャネル型とし、電源配線ＰＳと駆動用ＴＦＴ３２のソース端子とを接続するとともに、有機ＥＬ素子ＥＬ２の陽極と共通陽極ＣＯＭ２とを接続するのが好ましい。この理由は、駆動用ＴＦＴ３２がｐチャネル型である場合は、駆動用ＴＦＴ３２のソース端子は有機ＥＬ素子ＥＬ２側となり、ソースフォロワとなるため、負荷変動に対し有機ＥＬ素子ＥＬ２から駆動用ＴＦＴ３２へ流れる電流値が変動してしまうためである。また、スイッチ用ＴＦＴ３４と有機ＥＬ素子ＥＬ２との位置は互いに入れ替わってもよい。
上記構成の画素回路Ａｉｊ２の動作は、前述の画素回路Ａｉｊ１の図３の動作において、ＴＦＴのチャネル極性に合せて電位の高低関係を適宜入れ替えただけのものとなるので、その説明は省略する。
〔実施例３〕
図５は、本実施例の画素回路Ａｉｊである画素回路Ａｉｊ３の構成を示す回路図である。
図５に示すように、画素回路Ａｉｊ３は、駆動用ＴＦＴ２２、スイッチ用ＴＦＴ２１・２３・２５、コンデンサＣ１・Ｃ２、及び、有機ＥＬ素子ＥＬ１を備えている。駆動用ＴＦＴ２２及びスイッチ用ＴＦＴ２５はｐチャネル型であり、スイッチ用ＴＦＴ２１・２３はｎチャネル型である。なお、上記ＴＦＴのチャネル極性は全て同じであってもよい。
この画素回路Ａｉｊ３の構成は、図１の画素回路Ａｉｊ１において、スイッチ用ＴＦＴ２４を短絡除去するとともに制御配線Ｒｉを除去し、共通陰極ＣＯＭ１を電源配線（第２の電圧源配線）ＣＡとしたものである。従って、駆動用ＴＦＴ２２のドレイン端子と有機ＥＬ素子ＥＬ１の陽極とは直接接続されて、第１の経路上の素子は駆動用ＴＦＴ２２および有機ＥＬ素子ＥＬ１のみとなり、その接続点がノードＫとなる。
図６は、上記構成の画素回路Ａｉｊ３の動作を示すタイミングチャートである。この画素回路Ａｉｊ３の動作は、コントロール回路１２から供給される前述の各種の信号に基づいて、ソースドライバ回路１１およびゲートドライバ回路３によって制御される。以下、本画素回路Ａｉｊ３の動作を図６のタイミングチャートを用いて説明する。
図６においては、ゲート配線Ｇｉ、制御配線Ｗｉ、制御配線Ｕｉ、電源配線ＣＡｉ、ソース配線Ｓｊにそれぞれ設定される電位が変化するタイミングが示されている。また、ゲート配線Ｇｉ＋１、制御配線Ｗｉ＋１、制御配線Ｕｉ＋１、電源配線ＣＡｉ＋１のそれぞれは、同じソース配線Ｓｊに接続され、かつゲート配線Ｇｉの次に走査されるゲート配線Ｇｉ＋１に接続される画素回路Ａ（ｉ＋１）ｊに対応する。
図６に示すように、時刻ｔ１〜時刻ｔ１０は画素回路Ａｉｊの選択期間である。
まず、最初の時刻ｔ１に電源配線ＣＡの電位を、時刻ｔ１〜時刻ｔ７で有機ＥＬ素子ＥＬ１の発光に寄与する電流を流さない電位に設定する。これにより、第１の経路のうちのノードＫから電源配線ＣＡ側の枝部が非導通となる。このとき、電源配線ＣＡの電位を、有機ＥＬ素子ＥＬ１の陽極と陰極との間に印加される電圧が順方向で有機ＥＬ素子ＥＬ１の閾値電圧となるような電位（Ｖｃｏｍ’）に設定するのが好ましい。電源配線ＣＡを、有機ＥＬ素子ＥＬ１の陽極と陰極との間に印加される電圧が順方向で有機ＥＬ素子ＥＬ１の閾値電圧より小さくなったり、逆方向となったりするような電位に設定すると、Ｖｃｏｍ’の値が大きくなるため、電源配線ＣＡを充放電するのに伴う消費電力が大きくなり、表示装置１の消費電力が大きくなってしまうためである。時刻ｔ１〜時刻ｔ２を第０期間とする。
次に、時刻ｔ２でゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とすることにより、スイッチ用ＴＦＴ２１をＯＮ状態とする。次に、時刻ｔ３で制御配線Ｕｉの電位をＧＬ（Ｌｏｗ）とすることにより、スイッチ用ＴＦＴ２５をＯＮ状態とする。制御配線ＵｉがＧＬとなる時刻ｔ３〜時刻ｔ５は、第２の経路導通期間である。次に、時刻ｔ４で制御配線Ｗｉの電位をＧＨとして、スイッチ用ＴＦＴ２３をＯＮ状態とする。このとき、図２に示したＤ／Ａコンバータ１０…により、ソース配線Ｓ１〜Ｓｍに初期化電位Ｖｐｃが付与されている。これにより、駆動用ＴＦＴ２２のゲート端子電位はソース配線Ｓｊの電位である初期化電位Ｖｐｃとなる。このとき、有機ＥＬ素子ＥＬ１の陽極と陰極との間に閾値電圧が印加されているので、電源配線ＰＳから駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２５とを順に通ってソース配線Ｓｊへ流れ、有機ＥＬ素子ＥＬ１には電流は流れない。仮に、この初期化電位Ｖｐｃを駆動用ＴＦＴ２２がＯＦＦ状態となるように設定すれば、駆動用ＴＦＴ２２はＯＦＦ状態となる。時刻ｔ２〜時刻ｔ５が第１期間に相当する。
次に、時刻ｔ５で制御配線Ｕｉの電位をＧＨとすることにより、スイッチ用ＴＦＴ２５をＯＦＦ状態とする。これにより、駆動用ＴＦＴ２２のゲート端子電位は徐々に高くなり、駆動用ＴＦＴ２２の閾値電圧（Ｖｔｈ；但しＶｔｈはゲート・ソース間電圧であって負の値）に対応した値（Ｖｐ＋Ｖｔｈ）となったときに、駆動用ＴＦＴ２２はＯＦＦ状態となる。時刻ｔ５〜時刻ｔ６が第２期間に相当する。この第２期間は、ＴＦＴの閾値電圧に製造上のばらつきがあるために、このばらつきを補償するために実行する期間である。この第２期間を実行することにより、駆動用ＴＦＴ２２がどのような閾値電圧を有していても、当該駆動用ＴＦＴ２２を必ず閾値状態とすることができる。従って、駆動用ＴＦＴ２２に所望の電流を流すように制御するには、この後に駆動用ＴＦＴ２２のゲート・ソース間電圧を、閾値状態から所望の電流に応じた電圧だけ変化させればよい。
そこで次に、時刻ｔ６で制御配線Ｗｉの電位をＧＬとすることにより、スイッチ用ＴＦＴ２３をＯＦＦ状態とする。これにより、コンデンサＣ１に、駆動用ＴＦＴ２２の閾値電圧に対応した値が記憶される。このとき、接続端Ａの電位はＶｐｃであるため、コンデンサＣ１の両端に印加される電圧は、ソース配線Ｓｊ側を基準にしてＶｐ＋Ｖｔｈ−Ｖｐｃとなる。そして、ソース配線Ｓｊの電位が初期化電位Ｖｐｃから変化すれば、駆動用ＴＦＴ２２の閾値電圧に関係なく、その電位変化に対応した電流が駆動用ＴＦＴ２２を流れる。時刻ｔ６〜時刻ｔ７が第３期間に相当する。
そして次に、時刻ｔ７で、ソース配線Ｓｊの電位を、有機ＥＬ素子ＥＬ１に所望の電流が流れる駆動用ＴＦＴ２２のゲート端子電位（Ｖｄａ）が得られるような電位（Ｖｄａ’）に切り換える。
このとき、ゲート端子電位Ｖｄａは
Ｖｄａ＝Ｖｐ＋Ｖｔｈ−Ｖｐｃ＋Ｖｄａ’
となる。
そこで、上記ソース配線の電位Ｖｄａ’が
Ｖｄａ’≧Ｖｐｃ
ならば、駆動用ＴＦＴ２２はＯＦＦ状態となる。逆に、
Ｖｄａ’＜Ｖｐｃ
ならば、駆動用ＴＦＴ２２はＯＮ状態となる。
次に、時刻ｔ８で制御配線Ｇｉの電位をＧＬとし、さらに時刻ｔ９でソース配線Ｓｊの電位をスイッチ用ＴＦＴ２１がＯＦＦ状態となる電位（Ｖｏｆｆ：図６では初期化電位Ｖｐｃ）とすることにより、スイッチ用ＴＦＴ２１をＯＦＦ状態とする。
次に、時刻ｔ１０で、電源配線ＣＡの電位をＶｃｏｍとすることで、第１の経路のうちのノードＫから電源配線ＣＡ側の枝部が導通し、駆動用ＴＦＴ２２から有機ＥＬ素子ＥＬ１へ所望の電流が流れる。従って、画素回路Ａｉｊ２において、電源配線ＣＡはゲート配線Ｇｉ毎に、すなわち各ゲート配線Ｇｉに接続されている画素回路Ａｉｊ２のグループ毎に分離されている方が好ましい。このことにより、選択されているグループの画素回路Ａｉｊ２のみ電源配線ＣＡの電位を変動させることができるので、選択されていない画素回路Ａｉｊ２の発光期間をより多くとることができ、有機ＥＬ素子ＥＬ１の輝度を下げることができる。この結果、有機ＥＬ素子ＥＬ１の劣化を抑制することができる。この時刻ｔ１０から次に画素回路Ａｉｊが選択期間となるまでを第４期間とする。第４期間は枝部導通期間であり、画素回路Ａｉｊの表示期間である。
〔実施例４〕
図７は、本実施例の画素回路Ａｉｊである画素回路Ａｉｊ４の構成を示す回路図である。
図７に示すように、画素回路Ａｉｊ４は、図５の画素回路Ａｉｊ３において有機ＥＬ素子の駆動電流を流す電源の極性を反転させたものであり、駆動用ＴＦＴ３２、スイッチ用ＴＦＴ３１・３３・３５、コンデンサＣ３・Ｃ４、及び、有機ＥＬ素子（電気光学素子）ＥＬ２を備えている。電源配線ＰＳは第１の電圧源配線であり、電源配線ＣＡは第２の電圧源配線である。駆動用ＴＦＴ３２及びスイッチ用ＴＦＴ３１・３３はｎチャネル型であり、スイッチ用ＴＦＴ３５はｐチャネル型である。なお、上記ＴＦＴのチャネル極性は全て同じであってもよい。駆動用ＴＦＴ３２と有機ＥＬ素子ＥＬ２とは直接接続されている。また、この画素回路Ａｉｊ４の構成は、図４の画素回路Ａｉｊ２において、スイッチ用ＴＦＴ３４を短絡除去するとともに制御配線Ｒｉを除去し、共通陽極ＣＯＭ２を電源配線ＣＡとしたものであるので、これ以上の接続関係の詳細な説明は省略する。
上記構成の画素回路Ａｉｊ４の動作は、前述の画素回路Ａｉｊ３の図６の動作において、ＴＦＴのチャネル極性と、有機ＥＬ素子ＥＬ２の陽極を電源配線ＣＡに接続したこととに合せて電位の高低関係を適宜入れ替えただけのものとなるので、その説明は省略する。
〔実施例５〕
図１２は、本実施例の画素回路Ａｉｊである画素回路Ａｉｊ５の構成を示す回路図である。
画素回路Ａｉｊ５は、駆動用ＴＦＴ２２、スイッチ用ＴＦＴ２１・２３・２４・２５、コンデンサＣ１・Ｃ２、及び、有機ＥＬ素子ＥＬ１を備えている。
図１との違いは、配線（第１の配線）Ｐｃｊが追加されているところである。配線Ｐｃｊは一定の電圧を供給する配線である。また、スイッチ用ＴＦＴ（第１のスイッチング素子）２５はスイッチングトランジスタであり、第１の経路上の駆動用ＴＦＴ２２と有機ＥＬ素子ＥＬ１との間、ここでは特に駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２４との間のノードＫ（すなわち駆動用ＴＦＴ２２のドレイン端子）と、配線Ｐｃｊとを結ぶ第２の経路上に設けられている。
上記ＴＦＴは全て同じチャネル極性であってもよい。また、画素回路Ａｉｊ５において、実施例３のように、スイッチ用ＴＦＴ２４を省略し、共通陰極ＣＯＭを電源配線ＣＡとして、電源配線ＣＡをゲート配線Ｇｉ毎に、すなわち各ゲート配線Ｇｉに接続されている画素回路Ａｉｊ５のグループ毎に分離してもよい。
画素回路Ａｉｊ５の回路構成は、上記以外については、図１のＡｉｊ１の回路構成と同様であるため、その説明を省略する。
画素回路Ａｉｊ５の動作を示すタイミングチャートについては、図３と同様である。ただし、配線Ｐｃｊが供給する電位は初期化電位Ｖｐｃであるとする。
図３において、時刻ｔ２でゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とすることにより、スイッチ用ＴＦＴ２１をＯＮ状態とする。次に、時刻ｔ３で制御配線Ｕｉの電位をＧＬ（Ｌｏｗ）とすることにより、スイッチ用ＴＦＴ２５をＯＮ状態とする。制御配線ＵｉがＧＬとなる時刻ｔ３〜時刻ｔ５は、第２の経路導通期間である。
次に、時刻ｔ４で制御配線Ｗｉの電位をＧＨとして、スイッチ用ＴＦＴ２３をＯＮ状態とする。このとき、図２に示したＤ／Ａコンバータ１０…により、ソース配線Ｓ１〜Ｓｍに初期化電位Ｖｐｃが付与されている。これにより、駆動用ＴＦＴ２２のゲート端子電位は配線Ｐｃｊの電位である初期化電位Ｖｐｃとなる。このとき、スイッチ用ＴＦＴ２４がＯＦＦ状態にあるため、電流は電源配線ＰＳから駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２５とを順に通って配線Ｐｃｊへ流れ、有機ＥＬ素子ＥＬ１には電流は流れない。仮に、この初期化電位Ｖｐｃを駆動用ＴＦＴ２２がＯＦＦ状態となるように設定すれば、駆動用ＴＦＴ２２はＯＦＦ状態となる。時刻ｔ２〜時刻ｔ５が第１期間に相当する。
時刻ｔ１、時刻ｔ６〜時刻ｔ１０については、実施例１と同様のため説明を省略する。
〔実施例６〕
図１３は、本実施例の画素回路Ａｉｊである画素回路Ａｉｊ６の構成を示す回路図である。
画素回路Ａｉｊ６は、駆動用ＴＦＴ２２、スイッチ用ＴＦＴ２１・２３・２４・２５、コンデンサＣ１・Ｃ２、及び、有機ＥＬ素子ＥＬ１を備えている。
図１との違いは、制御配線Ｕｉが取り除かれ、スイッチ用ＴＦＴ２１をｐチャネル極性としているところである。また、スイッチ用ＴＦＴ（第１のスイッチング素子）２５はスイッチングトランジスタであり、第１の経路上の駆動用ＴＦＴ２２と有機ＥＬ素子ＥＬ１との間、ここでは特に駆動用ＴＦＴ６２とスイッチ用ＴＦＴ２４との間のノードＫ（すなわち駆動用ＴＦＴ２２のドレイン端子）と、共通陰極（第２の電圧源配線）ＣＯＭ１とを結ぶ第２の経路上に設けられている。そして、スイッチ用ＴＦＴ２５のゲート端子はゲート配線Ｇｉに接続されている。
上記ＴＦＴは全て同じチャネル極性であってもよい。また、画素回路Ａｉｊ６において、実施例３のように、スイッチ用ＴＦＴ２４を省略し、共通陰極ＣＯＭを電源配線ＣＡとして、電源配線ＣＡをゲート配線Ｇｉ毎に、すなわち各ゲート配線Ｇｉに接続されている画素回路Ａｉｊ６のグループ毎に分離してもよい。
画素回路Ａｉｊ６の回路構成は、上記以外については、図１のＡｉｊ１の回路構成と同様であるめ、その説明を省略する。
画素回路Ａｉｊ６の動作を示すタイミングチャートを図１４に示す。
図１４において、時刻ｔ２でゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とすることにより、スイッチ用ＴＦＴ２１・２５をＯＮ状態とする。このとき、ゲート端子電位は、駆動用ＴＦＴ２２の閾値電圧（Ｖｔｈ；但しＶｔｈはゲート・ソース間電圧であって負の値）を越えない値、つまりゲート端子電位＜ＶＤＤ＋Ｖｔｈとなるように設定される。また、図２に示したＤ／Ａコンバータ１０…により、ソース配線Ｓ１〜Ｓｍに初期化電位Ｖｐｃが付与されているため、接続端Ａの電位はソース配線Ｓｊの電位である初期化電位Ｖｐｃとなる。このとき、スイッチ用ＴＦＴ２４がＯＦＦ状態にあるため、電流は電源配線ＰＳから駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２５とを順に通って共通陰極ＣＯＭ１へ流れ、有機ＥＬ素子ＥＬ１には電流は流れない。時刻ｔ２〜時刻ｔ５が第１期間に相当する。
時刻ｔ１、時刻ｔ６〜時刻ｔ１０については、実施例１と同様であるため、その説明を省略する。
〔実施例７〕
図１５は、本実施例の画素回路Ａｉｊである画素回路Ａｉｊ７の構成を示す回路図である。
画素回路Ａｉｊ７は、駆動用ＴＦＴ２２、スイッチ用ＴＦＴ２１・２３・２４・２５、コンデンサＣ１・Ｃ２、及び、有機ＥＬ素子ＥＬ１を備えている。
図１との違いは、スイッチ用ＴＦＴ２１がｐチャネル極性となっていることと、制御配線Ｕｉが取り除かれていることである。また、スイッチ用ＴＦＴ（第１のスイッチング素子）２５はスイッチングトランジスタであり、第１の経路上の駆動用ＴＦＴ２２と有機ＥＬ素子ＥＬ１との間、ここでは特に駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２４との間のノードＫ（すなわち駆動用ＴＦＴ２２のドレイン端子）と、ゲート配線Ｇｉとを結ぶ第２の経路上に設けられている。すなわち、本実施例では、ゲート配線を第１の配線に用いる。そして、スイッチ用ＴＦＴのゲート端子はゲート配線（画素回路Ａｉｊ７のスイッチング素子の制御配線）Ｇｉに接続されている。
上記ＴＦＴは全て同じチャネル極性であってもよい。また、画素回路Ａｉｊ７において、実施例３のように、スイッチ用ＴＦＴ２４を省略し、共通陰極ＣＯＭを電源配線ＣＡとして、電源配線ＣＡをゲート配線Ｇｉ毎に、すなわち各ゲート配線Ｇｉに接続されている画素回路Ａｉｊ７のグループ毎に分離してもよい。
画素回路Ａｉｊ７の回路構成は、上記以外については、図１のＡｉｊ１の回路構成と同様であるため、その説明を省略する。
画素回路Ａｉｊ７の動作を示すタイミングチャートは前述の図１４と同じである。
図１４において、時刻ｔ２でゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とすることにより、スイッチ用ＴＦＴ２１・２５をＯＮ状態とする。このとき、ＧＬは、駆動用ＴＦＴ２２の閾値電圧（Ｖｔｈ；但しＶｔｈはゲート・ソース間電圧であって負の値）を越えない値、つまりＧＬ＜ＶＤＤ＋Ｖｔｈとなるように設定される。また、図２に示したＤ／Ａコンバータ１０…により、ソース配線Ｓ１〜Ｓｍに初期化電位Ｖｐｃが付与されているため、接続端Ａの電位はソース配線Ｓｊの電位である初期化電位Ｖｐｃとなる。次に、時刻ｔ４で制御配線Ｗｉの電位をＧＨとして、スイッチ用ＴＦＴ２３をＯＮ状態とする。このとき、スイッチ用ＴＦＴ２４がＯＦＦ状態にあるため、電流は電源配線ＰＳから駆動用ＴＦＴ２２とスイッチ用ＴＦＴ２５とを順に通ってゲート配線Ｇｉへ流れ、有機ＥＬ素子ＥＬ１には電流は流れない。
なお、スイッチ用ＴＦＴ２５のゲート端子は、ゲート配線Ｇｉと同様のタイミングのパルス波形を持ち、ゲート配線Ｇｉとは独立した制御配線に接続されている方が望ましい。その理由は以下の通りである。図２に示すように、ゲート配線Ｇｉにはｍ個の画素回路Ａｉｊが接続されている。したがって、図１５では、時刻ｔ４においてゲート配線Ｇｉには、画素回路Ａｉｊ６のｍ倍の電流が流れることになる。一般的に、ゲート配線には金属配線が用いられるため、この金属配線に電流が流れると、電圧降下を生じる。これにより、各画素回路Ａｉｊ６間でゲート配線Ｇｉから供給される電圧が異なってしまうため、スイッチ用ＴＦＴ２５のゲート端子は、ゲート配線Ｇｉと同様のタイミングのパルス波形を持ち、ゲート配線Ｇｉとは独立した制御配線に接続されている方が望ましい。時刻ｔ２〜時刻ｔ５が第１期間に相当する。
時刻ｔ１、時刻ｔ６〜時刻ｔ１０については、実施例１と同様であるため、その説明を省略する。
〔実施例８〕
図１６は、本実施例の画素回路Ａｉｊである画素回路Ａｉｊ８の構成を示す回路図である。
図１６に示すように、画素回路Ａｉｊ８は、駆動用ＴＦＴ３２、スイッチ用ＴＦＴ３１・３３・３４・３５、コンデンサＣ３・Ｃ４、及び、有機ＥＬ素子ＥＬ２を備えている。
図４との違いは、制御配線Ｕｉを取り除き、スイッチ用ＴＦＴ３５をｎチャネル極性としていることである。また、スイッチ用ＴＦＴ（第１のスイッチング素子）３５はスイッチングトランジスタであり、第１の経路上の駆動用ＴＦＴ３２と有機ＥＬ素子ＥＬ２との間、ここでは特に駆動用ＴＦＴ３２とスイッチ用ＴＦＴ３４との間のノードＫ（すなわち駆動用ＴＦＴ３２のドレイン端子）と、ゲート配線Ｇｉとを結ぶ第２の経路上に設けられている。すなわち、本実施例では、ゲート配線Ｇｉを第１の配線として用いる。そして、スイッチ用ＴＦＴ３５のゲート端子は、ゲート配線（画素回路Ａｉｊ８のスイッチング素子の制御配線）Ｇｉに接続されている。
上記ＴＦＴは全て同じチャネル極性であってもよい。また、画素回路Ａｉｊ８において、実施例４のように、スイッチ用ＴＦＴ３４を省略し、共通陰極ＣＯＭ２を電源配線ＣＡとして、電源配線ＣＡをゲート配線Ｇｉ毎に、すなわち各ゲート配線Ｇｉに接続されている画素回路Ａｉｊ８のグループ毎に分離してもよい。
画素回路Ａｉｊ８の回路構成は、上記以外については、図４のＡｉｊ２の回路構成と同様であるため、その説明を省略する。
上記構成の画素回路Ａｉｊ８の動作は、前述の図１５の画素回路Ａｉｊ７の動作において、ＴＦＴのチャネル極性に合せて電位の高低関係を適宜入れ替えただけのものとなるので、その説明は省略する。
また、スイッチ用ＴＦＴ３５のゲート端子は、ゲート配線Ｇｉと同様のタイミングのパルス波形を持ち、ゲート配線Ｇｉとは独立した制御配線に接続されている方が望ましい。その理由は、図１５の画素回路Ａｉｊ７と同様のため、説明を省略する。
以上、各実施例について述べた。
各実施例では、駆動用ＴＦＴから電流を流しながら有機ＥＬ素子に電流を流さない状態と、駆動用ＴＦＴから有機ＥＬ素子に電流を流す状態とを区別して形成することができる。これにより、画素回路において表示期間以外には電気光学素子を発光させないようにすることができる。表示期間以外に電気光学素子に電流が流れなければ表示のコントラストは向上する。また、発光期間がそれだけ短くなるため、電気光学素子の劣化が少なくなる。
以上により、従来の画素回路と比べてコントラストを高くすることが可能であり、かつ、電気光学素子の劣化を抑制することのできる表示装置を実現することができる。
本発明で用いた有機ＥＬ素子は、低電圧・低消費電力で発光可能であり、さらにバックライトが不要な分、液晶より薄型を実現でき、前記携帯サイズの応用製品にとってより好ましい電気光学素子である。
なお、本実施の形態では、画素回路の電気光学素子として有機ＥＬ素子を用いたが、これに限らず、電流駆動型の電気光学素子であればよい。従って、当該発光部として、半導体ＬＥＤやＦＥＤの発光部なども使用可能である。
また、電気光学素子の駆動用トランジスタとして、ガラス基板などの絶縁基板上に形成されるＭＯＳトランジスタ（シリコンゲートＭＯＳ構造も含めてＭＯＳトランジスタと称する）であるＴＦＴを用いたが、これに限らず、電流制御端子に印加する制御電圧で出力電流を制御する電圧制御型の素子であって、制御電圧に出力電流の有無を決定する閾値電圧が存在する素子であればよい。従って、当該素子として、半導体基板上に形成されるＭＯＳトランジスタなども含む、一般の絶縁ゲート型電界効果トランジスタが使用可能である。
以上のように、本発明の表示装置は、前記第１の経路の前記ノードから前記電気光学素子側の枝部に、前記電気光学素子と互いに直列の関係に設けられた第２のスイッチング素子を備えていることを特徴としている。
上記の発明によれば、第２のスイッチング素子をＯＮ状態とＯＦＦ状態とで切り替えることにより、第１の経路の前記枝部に電流を流すか否かを切り替えることができる。
また、本発明の表示装置は、前記第１の電圧源配線および前記第２の電圧源配線のうち、前記第１の経路の前記ノードから前記電気光学素子側の枝部に接続されている枝部側電源配線の電位は可変であることを特徴としている。
上記の発明によれば、枝部側電源配線の電位を、電気光学素子に電流が流れない電圧が印加されるような電位と、電気光学素子に電流が流れる電圧が印加されるような電位とで切り替えることにより、第１の経路の前記枝部に電流を流すか否かを切り替えることができる。
また、前記枝部に素子および当該素子に付随する配線を追加することなく前記枝部に電流を流すか否かを切り替えることができるので、画素回路を縮小化して多画素化することにより高精細の表示装置を実現することができる。
また、本発明の表示装置は、前記第１の電圧源配線は前記第２の電圧源配線よりも高電位とされており、前記電気光学素子の陰極と前記第２の電圧源配線とが互いに接続されていることを特徴としている。
上記の発明によれば、第１の電圧源配線が第２の電圧源配線よりも高電位とされており、電気光学素子の陰極と第２の電圧源配線とが互いに接続されていることにより、電気光学素子が発光する方向に電流が流れる。
また、本発明の表示装置は、前記第２の電圧源配線は前記第１の電圧源配線よりも高電位とされており、前記電気光学素子の陽極と前記第２の電圧源配線とが互いに接続されていることを特徴としている。
上記の発明によれば、第２の電圧源配線が第１の電圧源配線よりも高電位とされており、電気光学素子の陽極と第２の電圧源配線とが互いに接続されていることにより、電気光学素子が発光する方向に電流が流れる。
また、本発明の表示装置は、前記電気光学素子は有機ＥＬ素子であることを特徴としている。
上記の発明によれば、電流駆動型の電気光学素子として頻繁に用いられる有機ＥＬ素子を備えた表示装置において、コントラストを高くすることが可能であり、かつ、有機ＥＬ素子の劣化を抑制することができる。
また、本発明の表示装置は、前記駆動素子は絶縁ゲート型電界効果トランジスタであることを特徴としている。
上記の発明によれば、絶縁ゲート型電界効果トランジスタの閾値電圧のばらつきがある場合に、駆動素子の閾値電圧を補償する工程において、駆動素子から流す電流を電気光学素子に流さないようにすることができる。
また、本発明の表示装置は、前記駆動素子、前記第１のスイッチング素子、および、前記第２のスイッチング素子は薄膜トランジスタであることを特徴としている。
上記の発明によれば、薄膜トランジスタが形成可能な表示装置において、駆動素子、第１のスイッチング素子、および第２のスイッチング素子を全て薄膜トランジスタで構成することにより、表示装置を容易かつ高性能に製造することができる。
また、本発明の表示装置は、前記画素回路に含まれる絶縁ゲート型電界効果トランジスタは全て同じチャネル極性であることを特徴としている。
上記の発明によれば、絶縁ゲート型電界効果トランジスタを同じプロセスで製造することができるので、異なるチャネル極性が混在することによるマスク種類の増加などのプロセスの煩雑さを回避することが可能になる。従って、表示装置を低コスト化することができる。
また、本発明の表示装置は、前記画素回路は、前記駆動素子に前記第１の経路に流す電流を設定するために、複数個ずつのグループ単位で走査線によって走査されるものであり、前記枝部側電源配線は前記グループごとに分離されている。
上記の発明によれば、走査されている画素回路に対してのみ、枝部側電源配線の電位を変化させることができるので、その間、走査されていない画素回路を表示期間とすることができる。従って、画素回路がマトリクス状に設けられていても、各画素回路において表示期間を長く確保することができるため、その分、電気光学素子の輝度を低く抑制することができ、電気光学素子の劣化をさらに抑制することができる。
また、本発明の表示装置は、前記駆動素子はｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴としている。
上記の発明によれば、駆動素子から流す電流を、駆動素子のゲート端子の、第１の電圧源配線の一定電位に対する電位で決定することができる。従って、ソースフォロワにおける負荷変動を回避して、駆動素子から正確な電流を流すことができる。
また、本発明の表示装置は、前記駆動素子はｎチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴としている。
上記の発明によれば、駆動素子から流す電流を、駆動素子のゲート端子の、第２の電圧源配線の一定電位に対する電位で決定することができる。従って、ソースフォロワにおける負荷変動を回避して、駆動素子から正確な電流を流すことができる。
また、本発明の表示装置は、前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするともに、前記枝部を導通させる枝部導通期間とを実行することを特徴としている。
上記の発明によれば、第２の経路導通期間で駆動素子から第２の経路に電流を流しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子から第２の経路に電流を流さずに電気光学素子に電流を流す状態を形成することができる。
また、本発明の表示装置は、前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第２のスイッチング素子をＯＦＦ状態とすることにより前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするとともに、前記第２のスイッチング素子をＯＮ状態とすることにより前記枝部を導通させる枝部導通期間とを実行することを特徴としている。
上記の発明によれば、第２の経路導通期間で駆動素子から第２の経路に電流を流しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子から第２の経路に電流を流さずに電気光学素子に電流を流す状態を形成することができる。
また、本発明の表示装置は、前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記枝部側電源配線を前記電気光学素子が非導通となる電位にすることにより前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするとともに、前記枝部側電源配線を前記電気光学素子が導通する電位にすることにより前記枝部を導通させる枝部導通期間とを実行することを特徴としている。
上記の発明によれば、第２の経路導通期間で駆動素子から第２の経路に電流を流しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子から第２の経路に電流を流さずに電気光学素子に電流を流す状態を形成することができる。
また、本発明の表示装置は、前記枝部側電源配線の電位は、前記電気光学素子を非導通とするときに、前記電気光学素子の陽極と陰極との間に印加される電圧が閾値電圧となる電位であることを特徴としている。
上記の発明によれば、枝部の導通と非導通とを切り替えるときの枝部側電源配線の電位変動を最も小さくすることができる。従って、電位変動による枝部側電源配線の充放電に伴う電力消費を極力小さく抑制することができ、低消費電力の表示装置を実現することができる。
また、本発明の表示装置は、前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするともに、前記枝部を導通させる枝部導通期間とを実行し、前記第２の経路導通期間は、前記駆動素子を閾値状態とする前に前記駆動素子の出力電流を前記第２の経路に流すために設定される期間であり、前記枝部導通期間は、前記第２の経路導通期間の後に前記駆動素子が前記閾値状態とされてから設定されたゲート・ソース間電圧により決定された前記第１の経路に流す電流に応じて、前記電気光学素子が発光状態あるいは非発光状態となる表示期間であることを特徴としている。
上記の発明によれば、駆動素子の閾値電圧のばらつきを補償する期間の中で、第２の経路導通期間を実行することにより、駆動素子から第２の経路に電流を流しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間を表示期間として実行することにより、駆動素子から第２の経路に電流を流さずに電気光学素子に電流を流す状態を形成することができる。
また、本発明の表示装置は、前記第１の配線は、前記電気光学素子の発光輝度データを前記画素回路に供給する信号線であることを特徴としている。
上記の発明によれば、駆動素子から電流を流しながら電気光学素子に電流を流さない状態を形成するときにおいて、画素回路に電気光学素子の発光輝度データを供給して記憶させる場合に、画素回路に電気光学素子の発光輝度データを供給するまでに、発光輝度データを画素回路に供給する信号線を第１の配線として用いるようにすることにより、第１の配線として別途配線を設ける必要がない。
また、本発明の表示装置は、前記第１の配線は、一定の電位を供給する配線であることを特徴としている。
上記の発明によれば、第１の配線として設ける配線を一定の電位とすればよいので、第１の配線を駆動する構成が簡単になる。
また、本発明の表示装置は、前記第１の配線は、前記画素回路に備えられるスイッチング素子の制御配線であることを特徴としている。
上記の発明によれば、画素回路に備えられるスイッチング素子の制御配線を第１の配線として用いるようにすることにより、第１の配線として別途配線を設ける必要がない。
また、本発明の表示装置の駆動方法は、前記表示装置を駆動する表示装置の駆動方法であって、前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするともに、前記枝部を導通させる枝部導通期間とを順次実行することを特徴としている。
上記の発明によれば、第２の経路導通期間で駆動素子から第２の経路に電流を流しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子から第２の経路に電流を流さずに電気光学素子に電流を流す状態を形成することができる。
また、本発明の表示装置の駆動方法は、前記表示装置を駆動する表示装置の駆動方法であって、前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第２のスイッチング素子をＯＦＦ状態とすることにより前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするとともに、前記第２のスイッチング素子をＯＮ状態とすることにより前記枝部を導通させる枝部導通期間とを順次実行することを特徴としている。
上記の発明によれば、第２の経路導通期間で駆動素子から第２の経路に電流を流しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子から第２の経路に電流を流さずに電気光学素子に電流を流す状態を形成することができる。
また、本発明の表示装置の駆動方法は、前記表示装置を駆動する表示装置の駆動方法であって、前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記枝部側電源配線を前記電気光学素子が非導通となる電位にすることにより前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするとともに、前記枝部側電源配線を前記電気光学素子が導通する電位にすることにより前記枝部を導通させる枝部導通期間とを順次実行することを特徴としている。
上記の発明によれば、第２の経路導通期間で駆動素子から第２の経路に電流を流しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子から第２の経路に電流を流さずに電気光学素子に電流を流す状態を形成することができる。
また、本発明の表示装置の駆動方法は、前記枝部側電源配線の電位は、前記電気光学素子を非導通とするときに、前記電気光学素子の陽極と陰極との間に印加される電圧が閾値電圧となる電位であることを特徴としている。
上記の発明によれば、枝部の導通と非導通とを切り替えるときの枝部側電源配線の電位変動を最も小さくすることができる。従って、電位変動による枝部側電源配線の充放電に伴う電力消費を極力小さく抑制することができ、低消費電力の表示装置を実現することができる。
また、本発明の表示装置の駆動方法は、前記表示装置を駆動する表示装置の駆動方法であって、前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするともに、前記枝部を導通させる枝部導通期間とを順次実行し、前記第２の経路導通期間は、前記駆動素子を閾値状態とする前に前記駆動素子の出力電流を前記第２の経路に流すために設定される期間であり、前記枝部導通期間は、前記第２の経路導通期間の後に前記駆動素子が前記閾値状態とされてから設定されたゲート・ソース間電圧により決定された前記第１の経路に流す電流に応じて、前記電気光学素子が発光状態あるいは非発光状態となる表示期間であることを特徴としている。
上記の発明によれば、駆動素子の閾値電圧のばらつきを補償する期間の中で、第２の経路導通期間を実行することにより、駆動素子から第２の経路に電流を流しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間を表示期間として実行することにより、駆動素子から第２の経路に電流を流さずに電気光学素子に電流を流す状態を形成することができる。
なお、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と請求の範囲内で、いろいろと変更して実施することができるものである。
本発明の表示装置は、駆動用トランジスタの電流制御端子の制御電圧を閾値電圧に対応した値に設定する際に、電気光学素子に電流を流さないため、高画質化を図ることができるので、電流駆動型表示素子を用いた表示装置に好適に利用することができる。

Claims (21)

  1. 電流駆動型の電気光学素子を有する画素回路を備えた表示装置において、
    前記画素回路は、
    第１の電圧源配線と第２の電圧源配線とを結ぶ第１の経路上に、前記第１の経路に流す電流を決定する絶縁ゲート型電界効果トランジスタからなる駆動用のトランジスタと前記電気光学素子とを互いに直列の関係に備えているとともに、
    前記駆動用のトランジスタのドレイン端子に接続された前記第１の経路上のノードと第１の配線とを結ぶ第２の経路上に設けられた第１のスイッチング素子、および、前記ノードから前記電気光学素子側の枝部に、前記電気光学素子と互いに直列の関係に設けられた第２のスイッチング素子を備えており、
    前記駆動用のトランジスタのゲート端子と前記駆動用のトランジスタのソース端子との間に、第１のコンデンサと第２のコンデンサとが、前記第１のコンデンサを前記駆動用のトランジスタのゲート端子側として直列に接続されており、
    前記第１のコンデンサと前記第２のコンデンサとの接続点と、前記電気光学素子の発光輝度データを信号電圧として前記画素回路に供給するとともに前記信号電圧が印加される前の電位が別途設定可能な信号線との間に、第１のスイッチングトランジスタが接続されており、
    前記駆動用のトランジスタのゲート端子と前記駆動用のトランジスタのドレイン端子との間に、第２のスイッチングトランジスタが接続されており、
    前記第１の配線は、前記信号線である、または、前記第１のスイッチングトランジスタの制御配線であることを特徴とする表示装置。
  2. 電流駆動型の電気光学素子を有する画素回路を備えた表示装置において、
    前記画素回路は、
    第１の電圧源配線と第２の電圧源配線とを結ぶ第１の経路上に、前記第１の経路に流す電流を決定する絶縁ゲート型電界効果トランジスタからなる駆動用のトランジスタと前記電気光学素子とを互いに直列の関係に備えているとともに、
    前記駆動用のトランジスタのドレイン端子に接続されるとともに前記駆動用のトランジスタと前記電気光学素子との接続点である前記第１の経路上のノードと、第１の配線とを結ぶ第２の経路上に設けられた第１のスイッチング素子を備えており、
    前記駆動用のトランジスタのゲート端子と前記駆動用のトランジスタのソース端子との間に、第１のコンデンサと第２のコンデンサとが、前記第１のコンデンサを前記駆動用のトランジスタのゲート端子側として直列に接続されており、
    前記第１のコンデンサと前記第２のコンデンサとの接続点と、前記電気光学素子の発光輝度データを信号電圧として前記画素回路に供給するとともに前記信号電圧が印加される前の電位が別途設定可能な信号線との間に、第１のスイッチングトランジスタが接続されており、
    前記駆動用のトランジスタのゲート端子と前記駆動用のトランジスタのドレイン端子との間に、第２のスイッチングトランジスタが接続されており、
    前記第１の配線は、前記信号線である、または、前記第１のスイッチングトランジスタの制御配線であり、
    前記第１の電圧源配線および前記第２の電圧源配線のうち、前記第１の経路の前記駆動用のトランジスタのドレイン端子から前記電気光学素子側の枝部に接続されている枝部側電源配線の電位は可変であることを特徴とする表示装置。
  3. 前記第１の電圧源配線は前記第２の電圧源配線よりも高電位とされており、
    前記電気光学素子の陰極と前記第２の電圧源配線とが互いに接続されていることを特徴とする請求項１または２に記載の表示装置。
  4. 前記第２の電圧源配線は前記第１の電圧源配線よりも高電位とされており、
    前記電気光学素子の陽極と前記第２の電圧源配線とが互いに接続されていることを特徴とする請求項１または２に記載の表示装置。
  5. 前記電気光学素子は有機ＥＬ素子であることを特徴とする請求項１ないし４のいずれか１項に記載の表示装置。
  6. 前記駆動用のトランジスタ、前記第１のスイッチング素子、および、前記第２のスイッチング素子は薄膜トランジスタであることを特徴とする請求項１に記載の表示装置。
  7. 前記駆動用のトランジスタおよび前記第１のスイッチング素子は薄膜トランジスタであることを特徴とする請求項２に記載の表示装置。
  8. 前記画素回路に含まれる絶縁ゲート型電界効果トランジスタは全て同じチャネル極性であることを特徴とする請求項１ないし７のいずれか１項に記載の表示装置。
  9. 前記画素回路は、前記駆動用のトランジスタに前記第１の経路に流す電流を設定するために、複数個ずつのグループ単位で走査線によって走査されるものであり、
    前記枝部側電源配線は前記グループごとに分離されていることを特徴とする請求項２に記載の表示装置。
  10. 前記駆動用のトランジスタはｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする請求項３に記載の表示装置。
  11. 前記駆動用のトランジスタはｎチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする請求項４に記載の表示装置。
  12. 前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記枝部を非導通とする第２の経路導通期間と、
    前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするともに、前記枝部を導通させる枝部導通期間とを実行することを特徴とする請求項１または２に記載の表示装置。
  13. 前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第２のスイッチング素子をＯＦＦ状態とすることにより前記枝部を非導通とする第２の経路導通期間と、
    前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするとともに、前記第２のスイッチング素子をＯＮ状態とすることにより前記枝部を導通させる枝部導通期間とを実行することを特徴とする請求項１に記載の表示装置。
  14. 前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記枝部側電源配線を前記電気光学素子が非導通となる電位にすることにより前記枝部を非導通とする第２の経路導通期間と、
    前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするとともに、前記枝部側電源配線を前記電気光学素子が導通する電位にすることにより前記枝部を導通させる枝部導通期間とを実行することを特徴とする請求項２に記載の表示装置。
  15. 前記枝部側電源配線の電位は、前記電気光学素子を非導通とするときに、前記電気光学素子の陽極と陰極との間に印加される電圧が閾値電圧となる電位であることを特徴とする請求項１４に記載の表示装置。
  16. 前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記枝部を非導通とする第２の経路導通期間と、
    前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするともに、前記枝部を導通させる枝部導通期間とを実行し、
    前記第２の経路導通期間は、前記駆動用のトランジスタを閾値状態とする前に前記駆動用のトランジスタの出力電流を前記第２の経路に流すために設定される期間であり、
    前記枝部導通期間は、前記第２の経路導通期間の後に前記駆動用のトランジスタが前記閾値状態とされてから設定されたゲート・ソース間電圧により決定された前記第１の経路に流す電流に応じて、前記電気光学素子が発光状態あるいは非発光状態となる表示期間であることを特徴とする請求項１ないし１５のいずれか１項に記載の表示装置。
  17. 請求項１または２に記載の表示装置を駆動する表示装置の駆動方法であって、
    前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第１の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第２の経路導通期間と、
    前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするともに、前記枝部を導通させる枝部導通期間とを順次実行することを特徴とする表示装置の駆動方法。
  18. 請求項１に記載の表示装置を駆動する表示装置の駆動方法であって、
    前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記第２のスイッチング素子をＯＦＦ状態とすることにより前記第１の経路の前記枝部を非導通とする第２の経路導通期間と、
    前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするとともに、前記第２のスイッチング素子をＯＮ状態とすることにより前記枝部を導通させる枝部導通期間とを順次実行することを特徴とする表示装置の駆動方法。
  19. 請求項２に記載の表示装置を駆動する表示装置の駆動方法であって、
    前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記枝部側電源配線を前記電気光学素子が非導通となる電位にすることにより前記枝部を非導通とする第２の経路導通期間と、
    前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするとともに、前記枝部側電源配線を前記電気光学素子が導通する電位にすることにより前記枝部を導通させる枝部導通期間とを順次実行することを特徴とする表示装置の駆動方法。
  20. 前記枝部側電源配線の電位は、前記電気光学素子を非導通とするときに、前記電気光学素子の陽極と陰極との間に印加される電圧が閾値電圧となる電位であることを特徴とする請求項１９に記載の表示装置の駆動方法。
  21. 請求項１または２に記載の表示装置を駆動する表示装置の駆動方法であって、
    前記第１のスイッチング素子をＯＮ状態とすることにより前記第２の経路を導通させるとともに、前記枝部を非導通とする第２の経路導通期間と、
    前記第１のスイッチング素子をＯＦＦ状態とすることにより前記第２の経路を非導通とするともに、前記枝部を導通させる枝部導通期間とを順次実行し、
    前記第２の経路導通期間は、前記駆動用のトランジスタを閾値状態とする前に前記駆動用のトランジスタの出力電流を前記第２の経路に流すために設定される期間であり、
    前記枝部導通期間は、前記第２の経路導通期間の後に前記駆動用のトランジスタが前記閾値状態とされてから設定されたゲート・ソース間電圧により決定された前記第１の経路に流す電流に応じて、前記電気光学素子が発光状態あるいは非発光状態となる表示期間であることを特徴とする表示装置の駆動方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI378428B (en) * 2007-07-04 2012-12-01 Tpo Displays Corp Control method, display panel, and electronic system utilizing the same
BRPI0912837A2 (pt) * 2008-05-20 2015-10-13 Sharp Kk dispositivo de display, circuito de pixel, e método para acionar o mesmo
JP4844598B2 (ja) 2008-07-14 2011-12-28 ソニー株式会社 走査駆動回路
JP2011059596A (ja) * 2009-09-14 2011-03-24 Sony Corp 表示装置、ムラ補正方法およびコンピュータプログラム
US8895962B2 (en) 2010-06-29 2014-11-25 Nanogram Corporation Silicon/germanium nanoparticle inks, laser pyrolysis reactors for the synthesis of nanoparticles and associated methods
JP2012133207A (ja) * 2010-12-22 2012-07-12 Japan Display East Co Ltd 画像表示装置およびその駆動方法
KR101938880B1 (ko) * 2011-11-18 2019-01-16 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR20140013482A (ko) * 2012-07-24 2014-02-05 삼성디스플레이 주식회사 터치 스크린 패널 일체형 표시장치
WO2014189886A1 (en) 2013-05-24 2014-11-27 Nanogram Corporation Printable inks with silicon/germanium based nanoparticles with high viscosity alcohol solvents
CN103971643B (zh) 2014-05-21 2016-01-06 上海天马有机发光显示技术有限公司 一种有机发光二极管像素电路及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002351401A (ja) * 2001-03-21 2002-12-06 Mitsubishi Electric Corp 自発光型表示装置
JP2003202834A (ja) * 2001-10-24 2003-07-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
JP2004310014A (ja) * 2003-04-01 2004-11-04 Samsung Sdi Co Ltd 発光表示装置，発光表示装置の駆動方法，発光表示装置の表示パネル
JP2005099773A (ja) * 2003-08-29 2005-04-14 Seiko Epson Corp 電子回路の駆動方法、電子回路、電子装置、電気光学装置、電子機器および電子装置の駆動方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3058543B2 (ja) * 1993-09-24 2000-07-04 シャープ株式会社 表示装置
US6229506B1 (en) * 1997-04-23 2001-05-08 Sarnoff Corporation Active matrix light emitting diode pixel structure and concomitant method
KR100292405B1 (ko) * 1998-04-13 2001-06-01 윤종용 오프셋 제거 기능을 갖는 박막트랜지스터 액정표시장치 소스드라이버
JP4189062B2 (ja) * 1998-07-06 2008-12-03 セイコーエプソン株式会社 電子機器
US7365713B2 (en) * 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP3908013B2 (ja) * 2001-11-19 2007-04-25 Ｎｅｃエレクトロニクス株式会社 表示制御回路及び表示装置
EP1537556A1 (en) * 2002-09-04 2005-06-08 Koninklijke Philips Electronics N.V. Electroluminescent display devices
JP2004138773A (ja) * 2002-10-17 2004-05-13 Tohoku Pioneer Corp アクティブ型発光表示装置
JP4197287B2 (ja) 2003-03-28 2008-12-17 シャープ株式会社 表示装置
JP2005099715A (ja) * 2003-08-29 2005-04-14 Seiko Epson Corp 電子回路の駆動方法、電子回路、電子装置、電気光学装置、電子機器および電子装置の駆動方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002351401A (ja) * 2001-03-21 2002-12-06 Mitsubishi Electric Corp 自発光型表示装置
JP2003202834A (ja) * 2001-10-24 2003-07-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
JP2004310014A (ja) * 2003-04-01 2004-11-04 Samsung Sdi Co Ltd 発光表示装置，発光表示装置の駆動方法，発光表示装置の表示パネル
JP2005099773A (ja) * 2003-08-29 2005-04-14 Seiko Epson Corp 電子回路の駆動方法、電子回路、電子装置、電気光学装置、電子機器および電子装置の駆動方法

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