JP2007133043A - 表示装置 - Google Patents

Abstract

【課題】電流駆動素子を用いた表示装置において、駆動用ＴＦＴの特性ばらつき、および電流駆動素子の温度依存性を補償できる表示装置を実現する。
【解決手段】画素回路Ａｉｊでは、有機ＥＬ素子１１の陽極に駆動用ＴＦＴ１２のソース端子が接続されており、駆動用ＴＦＴ１２のドレイン端子が電源配線Ｖｐに接続されている。また、スイッチ用ＴＦＴ１３のソース端子がソース配線Ｓｊに接続され、ドレイン端子が駆動用ＴＦＴ１２のゲート端子に接続されている。さらに、スイッチ用ＴＦＴ１３のドレイン端子にはエミッタフォロワ用ＴＦＴ１４のドレイン端子が接続され、エミッタフォロワ用ＴＦＴ１４のソース端子には有機ＥＬ素子１５が接続されている。
【選択図】図１

Description

本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流駆動素子を用いた表示装置およびその駆動方法に関するものである。

近年、有機ＥＬディスプレイやＦＥＤ等の電流駆動発光素子の研究開発が活発に行われている。特に有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイとして、携帯電話やＰＤＡ（Personal Digital Assistants）など携帯機器用として注目されている。

有機ＥＬディスプレイの画素回路は、特許文献１及び非特許文献１等に開示がある。まずは、特許文献１及び非特許文献１に示された回路構成及びその動作を、図１３を参照して説明する。

図１３に示す画素回路では、有機ＥＬ素子１００と駆動用ＴＦＴ１０１とが直列に接続されており、駆動用ＴＦＴ１０１のゲート端子にはコンデンサ１０２、フォトダイオード１０３及びスイッチ用ＴＦＴ１０４が接続されている。

スイッチ用ＴＦＴ１０４がＯＮされると、駆動用ＴＦＴ１０１のゲート端子にはスイッチ用ＴＦＴ１０４を通して所望の電圧Ｖ_Ａが供給される。この電圧により駆動用ＴＦＴ１０１が導通状態となると、有機ＥＬ素子１００が発光する。また、上記電圧Ｖ_Ａは、同時にコンデンサ１０２を充電するため、スイッチ用ＴＦＴ１０４がＯＦＦとなった後も、コンデンサ１０２に蓄えられた電荷により、駆動用ＴＦＴ１０１のゲート端子にはしばらくの間ＯＮ電圧が印加され、その間、有機ＥＬ素子１００は発光し続ける。

一方で、有機ＥＬ素子１００が発光することにより、この発光した光の一部がフォトダイオード１０３に入射し、フォトダイオード１０３の両端に電荷を発生させる。この結果、コンデンサ１０２に蓄えられていた電荷が消滅し、駆動用ＴＦＴ１０１のゲート端子電圧が低下するため、やがて駆動用ＴＦＴ１０１が非導通状態となり、有機ＥＬ素子１００は発光しなくなる。

これにより、図１３に示す構成の有機ＥＬディスプレイでは、スイッチ用ＴＦＴ１０４のＯＮ期間よりも長い間、有機ＥＬ素子１００を発光させることができる。また、有機ＥＬ素子１００を発光時間は、コンデンサ１０２の容量、フォトダイオード１０３の特性（光−電荷変換特性）、および駆動用ＴＦＴ１０１の特性（閾値、移動度）に起因する。

この画素回路構成において、有機ＥＬ素子１００に供給される電流値を概念的に記したものが図１４である。図１４において、縦軸は有機ＥＬ素子１００に与えられる電流値、横軸は時間を表している。

図１４における(A)と(B)との違いは、駆動用ＴＦＴ１０１の特性ばらつきによって、有機ＥＬ素子１００に与えられる電流値がばらつくことを示している。すなわち、図１４における(A)と(B)とを比較すると、有機ＥＬ素子１００に与えられる電流値は(A)の方が全体的に大きい。これは、(A)の場合における駆動用ＴＦＴ１０１の方が、(B)の場合における駆動用ＴＦＴ１０１に比べて、同一のゲート電圧に対するドレイン電流が大きくなるような特性であることを示している。

しかしながら一方で、フォトダイオード１０３に発生する電荷は、有機ＥＬ素子１００の発光量に比例する。このため、最初のうちは、より電流値の大きい(A)の有機ＥＬ素子１００の方が、(B)の有機ＥＬ素子よりも多く発光し、フォトダイオード１０３にもより多くの電荷を発生させる。したがって、(A)の場合と(B)の場合とでコンデンサ１０２の容量が同じであれば（コンデンサ１０２に蓄えられる電荷量が等しければ）、(A)のコンデンサ１０２における電荷の方が先に消滅し、(A)の場合の駆動用ＴＦＴ１０１の方がより早く非導通状態となる。

その結果、(A)の場合では有機ＥＬ素子１００の発光量は大きいが、その発光期間は短くなり、逆に、(B)の場合では有機ＥＬ素子１００の発光量は小さいが、その発光期間は長くなる。つまり、有機ＥＬ素子１００に与えられる電流値の総和は(A)と(B)とでほぼ等しくなり、駆動用ＴＦＴ１０１の特性ばらつきを補償できる。

有機ＥＬディスプレイの他の画素回路が、特許文献２、特許文献３及び非特許文献２に開示されている。特許文献２、特許文献３及び非特許文献２に示された回路構成及びその動作を、図１５を参照して説明する。

図１５に示す画素回路では、有機ＥＬ素子１１０の陽極にインバータ回路１１１の出力端が接続されており、このインバータ回路１１１の入力端にはコンデンサＣｓを介して信号配線１１２が接続されている。図示はしていないがインバータ回路１１１は、ｐ型ＴＦＴとｎ型ＴＦＴとを直列に接続して構成されており、インバータ回路１１１の入力端と出力端との間にはスイッチＴ１が接続されている。また、インバータ回路１１１の陽極側電源にはスイッチＴ２が接続され、陰極側電源はＧＮＤに落ちている。。

スイッチＴ１の導通状態は制御配線１１３により制御され、スイッチＴ２の導通状態は制御配線１１４により制御される。

図１６の(1),(2)に、スイッチＴ１およびＴ２のＯＮ／ＯＦＦ状態が示される。また、図１６の(3)には信号配線１１２の電圧、図１６の(4)にはインバータ回路１１１の入力端の電圧、図１６の(5)にはインバータ回路１１１の出力端の電圧が示される。

選択期間の書込み時間においてスイッチＴ１およびＴ２をＯＮ状態とすると、インバータ回路１１１の入力端と出力端との電圧が同じ電圧Ｖｒｅｓとなる。このとき、信号配線１１２にデータ電圧Ｖｄａｔａを与える。これにより、コンデンサＣｓには、データ電圧Ｖｄａｔａと上記電圧Ｖｒｅｓとに対応した電荷が蓄えられる。

その後、発光期間（非選択期間）においては、スイッチＴ２がＯＦＦとされる。このとき、信号配線１１２の電圧が上記データ電圧Ｖｄａｔａより高いとインバータ回路１１１の出力はＬｏｗとなる。逆に、信号配線１１２の電圧がそのデータ電圧Ｖｄａｔａより低いとインバータ回路１１１の出力はＨｉｇｈとなる。

そこで、発光期間において信号配線１１２へ図１６の(3)に示すような三角波のスウィープ信号を与えれば、先にデータ電圧Ｖｄａｔａとしてどのような電圧を与えたかにより、インバータ回路１１１の出力がＨｉｇｈの期間、即ち有機ＥＬ素子１１０が発光する期間を制御できる。

このように、図１５の画素回路構成を用いれば、インバータ回路１１１を構成するＴＦＴの特性ばらつきに依らず、信号配線１１２へ与える三角波の電圧と、先に与えたデータ電圧Ｖｄａｔａにより有機ＥＬ素子１１０の発光期間が制御できる。
特表２００３−５０９７２８号公報（国際公開日２００１年３月２２日） 特開２００３−２２３１３７号公報（公開日２００３年８月８日） 特開２００３−５７０９号公報（公開日２００３年１月８日） ＳＩＤ２００２ｐｐ９６８−９７１（学会開催２００２年５月２１日） ＳＩＤ２００３ｐｐ９７−９９（学会開催２００３年５月２０日）

上記図１３に示した画素回路構成では、各画素に配置したフォトダイオード１０３の受光−電荷発生特性がそろっていれば、駆動用ＴＦＴ１０１の特性ばらつきを補償できる。しかしながら、このフォトダイオード１０３を有機膜やＳｉをベースに作ったとしても、実際にはその受光−電荷発生特性を揃えることは困難である。図１３の画素回路ではこの問題に対応できない。

また、ディスプレイには外光が入射するものであり、その外光によってフォトダイオード１０３の受光量が変化すると、表示均一性が損なわれる。図１３の画素回路ではこの問題に対応できない。

一方、図１５に示した画素回路構成では、インバータ回路１１１を構成するＴＦＴの特性ばらつきに依らず、有機ＥＬ素子１１０の発光期間が制御できる。

しかしながら、有機ＥＬ素子１１０の電圧−電流特性は、図１７に示すような温度依存性を有する（図１７は、環境温度が８０℃、２０℃、−４０℃の場合のそれぞれにおいて電圧−電流特性が異なっていることを示している）。また、有機ＥＬ素子１１０は、発光履歴により素子温度が変化する。このため、同じ電圧を同じ時間印加しても、有機ＥＬ素子１１０は、その発光履歴により輝度が変化する、といった問題がある。

また、図１８に示すように、有機ＥＬ素子１１０は発光時間の経過と供に、一定電流を流すのに必要な電圧（すなわち駆動電圧）が上昇する。このことは、有機ＥＬ素子１１０へ一定電圧を印加し続けると、その有機ＥＬ素子１１０を流れる電流が減少し、輝度（すなわち電流標準化輝度）が落ちることを意味する。

このため、図１５の画素回路構成のように、有機ＥＬ素子１１０へ一定電圧を印加する方法では、有機ＥＬ素子１１０に流れる電流を一定とする方法に比べ、時間の経過に伴って有機ＥＬ素子１１０を流れる電流が減少する。このため、より早く輝度が低下する、といった問題がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電流駆動素子を用いた表示装置において、駆動用ＴＦＴの特性ばらつき、電流駆動素子の温度依存性、および電流駆動素子の経時変化に伴う電圧−電流特性のすべてを補償できる表示装置を実現することにある。

本発明に係る表示装置は、上記課題を解決するために、マトリクス状に配置された画素回路を有する表示装置において、上記各画素回路は、電流駆動素子である第１電気光学素子と、ソース端子が上記第１電気光学素子に接続され、かつドレイン端子が電源電圧に接続された駆動用トランジスタと、ソース端子がソース配線に接続され、かつドレイン端子が上記駆動用トランジスタのゲート端子に直接または間接的に接続された第１スイッチ用トランジスタと、ドレイン端子が上記第１スイッチ用トランジスタのドレイン端子に接続されたエミッタフォロワ用トランジスタと、上記エミッタフォロワ用トランジスタのソース端子に接続された放電用の素子とを有しており、上記素子における電流―電圧特性が、上記第１電気光学素子と同様の温度依存性を有していることを特徴としている。

上記の構成によれば、第１スイッチ用トランジスタを通してソース配線から、駆動用トランジスタのゲート端子に所望の電荷Ｑｘを与え、その後、この電荷Ｑｘをエミッタフォロワ用トランジスタから上記素子を通して放電させることで、駆動用トランジスタの導通時間を制御することができる。

このとき、駆動用トランジスタが導通している間、駆動用トランジスタのゲート端子電圧を大きく取り、駆動用トランジスタのソース端子とドレイン端子との間の電位差を小さくする。このことにより、駆動用トランジスタの電圧ドロップが小さく、低消費電力化できる。

このエミッタフォロワ用トランジスタには上記素子が接続されている。そして、エミッタフォロワ用トランジスタのゲート端子に所定電圧ＶＥを印加すれば、上記素子にその所定電圧に対応した電圧が印加される。その結果、上記素子を流れる電流値はその素子の電圧−電流特性に依って決まる。そこで、駆動用トランジスタのゲート端子に所望の電荷Ｑｘを与え、その電荷を放電させる時間を上記素子の電圧−電流特性により決めることができる。

このようにすることで、駆動用トランジスタの導通時間が、電荷Ｑｘと上記素子の電圧−電流特性により決まる。この素子が第１電気光学素子と同様の温度依存性または劣化特性を有していれば、第１電気光学素子の電圧−電流特性と、上記素子の電圧−電流特性との間には強い正の相関が現れる。

このため、第１電気光学素子の温度が変化すれば、上記素子の温度も同じ方向に変化し、上記素子を通過する電荷が変化し、駆動用トランジスタの導通時間が制御され、第１電気光学素子を通過する電荷の総和が制御できる。

また、第１電気光学素子の電圧−電流特性が劣化すれば、上記素子の電圧電流特性も劣化し、上記素子を通過する電荷が変化し、駆動用トランジスタの導通時間が制御され、第１電気光学素子を通過する電荷の総和が制御できる。

この結果、第１電気光学素子の通過する電荷の総和が変わらないよう、制御することができ、温度変化や特性劣化に対する補償が行える。

また、上記表示装置は、上記駆動用トランジスタのゲート端子と、上記駆動用トランジスタのソース端子またはドレイン端子との間に、第１コンデンサを配置している構成とすることが好ましい。

上記の構成によれば、駆動用トランジスタのゲート端子とソース端子（ドレイン端子の場合もある）との間に第１コンデンサを配置することで、駆動用トランジスタのゲート端子に与えた電荷Ｑｘは、上記第１コンデンサによって蓄積される。一方、駆動用トランジスタの導通状態はゲート端子とソース端子との電位差Ｖｇｓで決まる。そして、上記第１コンデンサに蓄えられた電荷Ｑｘを、上記エミッタフォロワ用トランジスタを通して上記素子から放電させる。

この結果、駆動用トランジスタの導通状態を決めるゲート・ソース間電圧Ｖｇｓがこの電荷Ｑｘと上記素子から放電される電荷で決まるため、駆動用トランジスタの導通時間、すなわち第１電気光学素子の発光時間を十分に確保できる。その結果、第１電気光学素子を通過する電荷の総和を、この電荷Ｑｘとエミッタフォロワ用トランジスタのゲート端子に印加する電圧ＶＥと、第１電気光学素子の電圧−電流特性により制御することができる。

また、上記表示装置は、上記駆動用トランジスタのゲート端子と第１スイッチ用トランジスタとの間に、第２コンデンサを配置しており、上記駆動用トランジスタのゲート端子と上記駆動用トランジスタのドレイン端子との間に、第２スイッチ用トランジスタを配置している構成とすることが好ましい。

上記駆動用トランジスタをポリシリコンＴＦＴ等で作ると、その閾値のばらつきが生じる。このため、駆動用トランジスタのゲート端子に同じ電荷Ｑｘを与え、エミッタフォロワ用トランジスタを通して同じ電流を流したとしても、駆動用トランジスタが非導通状態となるタイミングがばらつく。そこで、その閾値ばらつきを補償するための回路を配置するのが好ましい。

上記の構成によれば、例えば、上記駆動用トランジスタのゲート端子とドレイン端子間に第２スイッチ用トランジスタを配置する。そして、駆動用トランジスタから第１電気光学素子へ電流を供給する期間の前に、上記第２スイッチ用トランジスタをＯＮ状態とし、駆動用トランジスタのゲート・ドレイン間を短絡することで、該駆動用トランジスタのゲート端子から、ドレイン端子、ソース端子へと電流を流し、駆動用トランジスタのゲート・ソース端子電圧を閾値電圧Ｖｔｈ１とする。駆動用トランジスタのゲート・ソース端子電圧が閾値電圧Ｖｔｈ１なった時点で、上記電流は流れなくなる。

また、上記駆動用トランジスタのゲート端子には、第２コンデンサを介してソース配線の電圧が印加される（第１スイッチ用トランジスタがＯＮの時）。そして、ソース配線の電圧が初期電圧Ｖｐｃの時に、駆動用トランジスタのゲート・ソース端子電圧が閾値電圧Ｖｔｈ１になるようにする。その後、上記第２スイッチ用トランジスタをＯＦＦ状態として、ソース配線の電圧をデータ電圧Ｖｄａとすれば、この時の駆動用トランジスタのゲート・ソース端子電圧Ｖｘは閾値電圧Ｖｔｈ１に対して一定の電圧量だけ高く（もしくは低く）なる。

そして、上記第１電気光学素子の発光期間では、第１および第２コンデンサに蓄えられた電荷が、上記エミッタフォロワ用トランジスタを通して上記素子から放電されるが、その期間は、駆動用トランジスタのゲート・ソース端子電圧が電圧Ｖｘから電圧Ｖｔｈ１に低下するまでの期間である。ゲート・ソース端子電圧Ｖｘは閾値電圧Ｖｔｈ１に対して一定の電圧量だけ高い（もしくは低い）ものであるため、上記第１電気光学素子の発光期間は、駆動用トランジスタの閾値電圧によらないものとなり、駆動用トランジスタの閾値ばらつきを補償することができる。

また、上記表示装置は、上記駆動用トランジスタのゲート端子と上記第２コンデンサとの間に、インバータ回路を配置している構成とすることが好ましい。

エミッタフォロワ用トランジスタを通して電荷Ｑｘを放電させている間は、駆動用トランジスタが導通状態であることが好ましい。これは、第１電気光学素子の発光期間中、第１電気光学素子の電圧−電流特性と上記素子の電圧−電流特性との間に強い正の相関を持たせるためである。

しかし、電荷の放電方向と駆動用トランジスタの極性（ｐ型かｎ型か）に依っては、上記駆動用トランジスタのゲート端子と第２コンデンサとの間にインバータ回路を配置しなければ、エミッタフォロワ用トランジスタを通して電荷Ｑｘを放電させている間、駆動用トランジスタが導通状態とならない場合がある。

上記の構成によれば、上記駆動用トランジスタのゲート端子と第２コンデンサとの間にインバータ回路を配置することで、エミッタフォロワ用トランジスタを通して電荷Ｑｘを放電させている間、駆動用トランジスタを導通状態とすることができ好ましい。

また、上記駆動用トランジスタのゲート・ソース端子間電圧が閾値電圧付近にあると、駆動用トランジスタのソース・ドレイン端子での電圧ドロップが大きくなり、その分、消費電力が増大するので好ましくない。

そこで、上記駆動用トランジスタのゲート端子と第２コンデンサとの間にインバータ回路を配置すれば、上記駆動用トランジスタのゲート端子電圧がインバータ回路の出力電圧となり、駆動用トランジスタのゲート端子電圧が急峻に変化する。

この結果、駆動用トランジスタを導通状態から非導通状態に急激に変化させ、駆動用トランジスタでソース・ドレイン端子間での電圧ドロップ発生期間を短くし、消費電力のロスを少なくするので好ましい。

また、このインバータ回路を駆動用トランジスタの閾値補償回路として用いることも可能である。

また、上記表示装置は、上記インバータ回路の入力端と出力端との間に、第３スイッチ用トランジスタを配置している構成とすることが好ましい。

上記インバータ回路を駆動用トランジスタの閾値補償回路として用いる場合、上記インバータ回路の入力端と出力端との間に第３スイッチ用トランジスタを配置し、その入出力端子を短絡させることが好ましい。

このとき、第１スイッチ用トランジスタを通してソース配線から第２コンデンサの端子（第１スイッチ用トランジスタ側端子）へ初期化電圧Ｖｐｃを供給する。そして、第３スイッチ用トランジスタをＯＦＦ状態としてから、第１スイッチ用トランジスタを通してソース配線から所望のデータ電圧Ｖｄａを印加する。

このことにより、第２コンデンサの他方端子電圧が初期化電圧Ｖｐｃより大きければ、インバータ回路の出力電圧はＬｏｗとなる。第２コンデンサの上記端子電圧が初期化電圧Ｖｐｃより小さければ、インバータ回路の出力電圧はＨｉｇｈとなる。

そこで、上記データ電圧Ｖｄａを制御し、第２コンデンサの他方端子電圧がＶｄａからＶｐｃになる時間を制御すれば、駆動用トランジスタの閾値電圧に依らず、駆動用トランジスタの導通時間を制御できる。

また、上記駆動用トランジスタのゲート端子電圧がインバータ回路の出力電圧となり、駆動用トランジスタのゲート端子電圧が急峻に変化する。

この結果、駆動用トランジスタを導通状態から非導通状態に急激に変化させ、駆動用トランジスタでソース・ドレイン端子間での電圧ドロップ発生期間を短くし、消費電力のロスを少なくするので好ましい。

また、上記表示装置は、上記エミッタフォロワ用トランジスタのゲート端子と電圧配線との間に、第３コンデンサを配置しており、上記エミッタフォロワ用トランジスタのゲート端子とドレイン端子との間に、第４スイッチ用トランジスタを配置している構成とすることが好ましい
上記エミッタフォロワ用トランジスタもポリシリコンＴＦＴ等で作る場合、その閾値特性にはばらつきが生じる。このため、エミッタフォロワ用トランジスタの閾値電圧をＶｔｈ３としたとき、エミッタフォロワ用トランジスタのゲート端子に同じ電圧ＶＥを印加しても、第２電気光学素子に与える電圧がＶＥ−Ｖｔｈ３となり変化する。このため、エミッタフォロワ用トランジスタを通して流れる電流値がばらつく。そこで、エミッタフォロワ用トランジスタの閾値ばらつきを補償するための回路を配置するのが好ましい。

上記の構成によれば、上記エミッタフォロワ用トランジスタの閾値電圧を溜めるための第３コンデンサを記エミッタフォロワ用トランジスタのゲート端子と電圧配線との間に配置する。また、上記エミッタフォロワ用トランジスタのゲート端子とドレイン端子との間に第４スイッチ用トランジスタを配置する。

そして、第４スイッチ用トランジスタをＯＮ状態とし、エミッタフォロワ用トランジスタのゲート端子とドレイン端子とを短絡させる。また、エミッタフォロワ用トランジスタのドレイン端子かソース端子から流れる電荷を遮断する。このことで、上記エミッタフォロワ用トランジスタのゲート端子とドレイン端子との間に閾値電圧を溜める。

その後、第４スイッチ用トランジスタをＯＦＦ状態とし、電圧配線の電圧を変化させることで、エミッタフォロワ用トランジスタの閾値電圧に依らず、エミッタフォロワ用トランジスタを通して流れる電流値を制御することができる。

また、本発明の他の表示装置は、上記課題を解決するために、マトリクス状に配置された画素回路を有する表示装置において、上記各画素回路は、電流駆動素子である第１電気光学素子と、ソース端子が上記第１電気光学素子に接続され、かつドレイン端子が電源電圧に接続された駆動用トランジスタと、ドレイン端子が上記駆動用トランジスタのゲート端子側に接続されたエミッタフォロワ用トランジスタと、上記エミッタフォロワ用トランジスタのソース端子に接続され、その電流―電圧特性が上記第１電気光学素子と同様の温度依存性または劣化特性を有している素子とを有しており、上記エミッタフォロワ用トランジスタのゲート端子に所定電圧を印加することで、上記素子に所定の電圧を与え、上記素子の電圧−電流特性より上記エミッタフォロワ用トランジスタのドレイン・ソース間を流れる電流値を制御し、上記エミッタフォロワ用トランジスタのドレイン端子へ所望の電圧を与えることで、上記駆動用トランジスタの導通時間を制御することを特徴としている。

これは、上記第１スイッチ用トランジスタを通してソース配線から、駆動用トランジスタのゲート端子側に所望の電荷Ｑｘを与え、この電荷Ｑｘをエミッタフォロワ用トランジスタを通して放電させることで、駆動用トランジスタの導通時間を制御させることを表す。

また、このエミッタフォロワ用トランジスタに上記素子を接続し、エミッタフォロワ用トランジスタのゲート端子に所定電圧ＶＥを印加することで、上記素子を流れる電流値を、その素子の電圧−電流特性に依って決める。この素子を第１電気光学素子と同じ素子で構成し、近くに配置すれば、第１電気光学素子の電圧−電流特性と、上記素子の電圧−電流特性との間には強い正の相関が現れる。

このため、上記素子の電流―電圧特性が上記第１電気光学素子と同様の温度依存性を有している場合、第１電気光学素子の温度が変化すれば、上記素子の温度も同じ方向に変化し、上記素子を通過する電荷が変化し、駆動用トランジスタの導通時間が制御され、上記素子を通過する電荷の総和が制御できる。この結果、第１電気光学素子の通過する電荷の総和が変わらないよう、制御することができる。

また、上記素子の電流―電圧特性が上記第１電気光学素子と同様の劣化特性を有している場合、第１電気光学素子が劣化すれば、上記素子も同様に劣化し、この結果、第１電気光学素子の通過する電荷の総和が変わらないよう、制御することができる
また、上記表示装置は、上記駆動用トランジスタに閾値補償回路を配置した構成、あるいは、上記エミッタフォロワ用トランジスタに閾値補償回路を配置した構成とすることが好ましい。

上記駆動用トランジスタや上記エミッタフォロワ用トランジスタをポリシリコンＴＦＴ等で作ると、その閾値のばらつきが生じる。そこで、その閾値ばらつきを補償するため、上記駆動用トランジスタや上記エミッタフォロワ用トランジスタに閾値補償回路を配置する。

本発明に係る表示装置は、以上のように、マトリクス状に配置された画素回路を有する表示装置において、上記各画素回路は、電流駆動素子である第１電気光学素子と、ソース端子が上記第１電気光学素子に接続され、かつドレイン端子が電源電圧に接続された駆動用トランジスタと、ソース端子がソース配線に接続され、かつドレイン端子が上記駆動用トランジスタのゲート端子に直接または間接的に接続された第１スイッチ用トランジスタと、ドレイン端子が上記第１スイッチ用トランジスタのドレイン端子に接続されたエミッタフォロワ用トランジスタと、上記エミッタフォロワ用トランジスタのソース端子に接続された放電用の素子とを有しており、上記素子における電流―電圧特性が、上記第１電気光学素子と同様の温度依存性を有している構成である。

上記駆動用トランジスタの導通時間は、電荷Ｑｘと上記素子の電圧−電流特性により決まる。この素子が第１電気光学素子と同様の温度依存性または劣化特性を有していれば、第１電気光学素子の電圧−電流特性と、上記素子の電圧−電流特性との間には強い正の相関が現れる。

それゆえ、第１電気光学素子の温度が変化すれば、上記素子の温度も同じ方向に変化し、上記素子を通過する電荷が変化し、駆動用トランジスタの導通時間が制御され、第１電気光学素子を通過する電荷の総和が制御できる。

また、第１電気光学素子の電圧−電流特性が劣化すれば、上記素子の電圧電流特性も劣化し、上記素子を通過する電荷が変化し、駆動用トランジスタの導通時間が制御され、第１電気光学素子を通過する電荷の総和が制御できる。

この結果、第１電気光学素子の通過する電荷の総和が変わらないよう、制御することができ、温度変化や特性劣化に対する補償が行えるといった効果を奏する。

本発明の一実施形態について図１ないし図１２に基づいて説明すると以下の通りである。本実施の形態においては有機ＥＬ表示装置を例示するが、本発明に係る表示装置はこれに限定されるものではない。すなわち、本発明に係る表示装置は、電気光学素子として電流駆動素子を設けるものであればよく、ＦＥＤ（Field Emission Display）などにおいても本発明は適用可能である。

尚、本実施の形態で用いる電気光学素子である有機ＥＬ素子については、その構成は、例えば“Polymer Light-Emitting Diodes for use in Flat panel Display”（AM-LCD '01、pp.211-214、半導体エネルギー研究所）に発表されており公知であるため、ここではその詳細な説明は省略する。

また、本発明の表示装置において用いられるスイッチング素子は、低温ポリシリコンＴＦＴやＣＧ（Continuous Grain）シリコンＴＦＴなどで構成できるが、アモルファスシリコンで構成することもできる。本実施の形態ではＣＧシリコンＴＦＴを用いることとする。

尚、ＣＧシリコンＴＦＴの構成は、例えば“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”（SID'00 Digest、pp.924-927、半導体エネルギー研究所）に発表されており、ＣＧシリコンＴＦＴの製造プロセスは、例えば“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”（AM-LCD 2000 、pp.25-28、半導体エネルギー研究所）に発表されている。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは何れも公知であるため、ここではその詳細な説明は省略する。

〔実施の形態１〕
本実施の形態１に係る表示装置１は、図２に示すように、ソース配線Ｓｊ（ｊ＝１〜ｍ）とゲート配線Ｇｉ（ｉ＝１〜ｎ）とが交差する領域に対応して画素回路Ａｉｊをマトリックス状に配置し、その配線を制御する回路としてソースドライバ回路２、ゲートドライバ回路３を配置している。

また、上記ソースドライバ回路２は、ｍビットのシフトレジスタ４とｍ×６ビットのレジスタ５、ｍ×６ビットのラッチ回路６、及びｍ個の６ビットＤ／Ａ変換回路７から構成される。

ソースドライバ回路２では、シフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力されると、そのスタートパルスＳＰがクロックｃｌｋでシフトレジスタ４内を転送されると同時にレジスタ５にタイミングパルスＳＳＰとして出力される。レジスタ５は、シフトレジスタ４から送られてくるタイミングパルスＳＳＰにより、入力された６ビットのデータＤｘを対応するソース配線Ｓｊの位置に保持する。

ラッチ回路６は、レジスタ５に保持されたデータＤｘをラッチパルスＬＰのタイミングで取り込み、Ｄ／Ａ変換回路７へ出力する。Ｄ／Ａ変換回路７は、入力されたデータＤｘに対応した電位をソース配線Ｓｊへ出力する。このように、ソースドライバ回路２は液晶ディスプレイ等で用いられている通常のソースドライバＩＣと同様な構成をとる。

また、ゲートドライバ回路３は、図示しないシフトレジスタ回路とバッファ回路とから構成され、スタートパルスＹＩとクロックｙｃｋとにより制御される。すなわち、ゲートドライバ回路３は、入力されたスタートパルスＹＩをクロックｙｃｋによってシフトレジスタ回路内を転送させると共に、タイミング信号と論理演算とを行い、バッファ回路を通して対応したゲート配線Ｇｉ，制御配線Ｗｉ，電圧配線Ｕｉへ必要な電圧を供給する。尚、このように、ゲートドライバ回路３は、ゲート配線Ｇｉだけでなく、制御配線Ｗｉ，電圧配線Ｕｉをも駆動するものであるが、図２においては図面を簡略化するため制御配線Ｗｉ，電圧配線Ｕｉの図示を省略している。

本実施の形態１で用いられる、本発明の手段を具体化する画素回路Ａｉｊの構成について、図１を参照して説明する。

図１に示す画素回路Ａｉｊでは、有機ＥＬ素子（第１電気光学素子）１１の陽極に駆動用ＴＦＴ１２（駆動用トランジスタ）のソース端子（第１端子）が接続されており、駆動用ＴＦＴ１２のドレイン端子（第２端子）が電源配線Ｖｐに接続されている。電源配線Ｖｐには、一定の電源電圧Ｖｐが与えられている。

また、スイッチ用ＴＦＴ１３（第１スイッチ用トランジスタ）のソース端子がソース配線Ｓｊに接続され、ドレイン端子が駆動用ＴＦＴ１２のゲート端子に接続されている。

さらに、スイッチ用ＴＦＴ１３のドレイン端子にはエミッタフォロワ用ＴＦＴ１４（エミッタフォロワ用トランジスタ）のドレイン端子が接続され、エミッタフォロワ用ＴＦＴ１４のソース端子には有機ＥＬ素子１５（放電用の素子、第２電気光学素子）が接続されている。尚、有機ＥＬ素子１５は、有機ＥＬ素子１１の発光時間を制御するための構成であり、電気発光素子ではあるが実際の画像表示に寄与するものではない。

駆動用ＴＦＴ１２のゲート端子とソース端子との間にはコンデンサ１６（第１コンデンサ）が接続され、駆動用ＴＦＴ１２のソース端子と電圧配線Ｕｉとの間にはスイッチ用ＴＦＴ１７が配置されている。

また、スイッチ用ＴＦＴ１３のゲート端子にはゲート配線Ｇｉが接続され、エミッタフォロワ用ＴＦＴ１４のゲート端子には電圧配線Ｕｉが接続され、スイッチ用ＴＦＴ１７のゲート端子には制御配線Ｗｉが接続されている。

なお、図１の画素回路Ａｉｊでは、駆動用ＴＦＴ１２，スイッチ用ＴＦＴ１３，１７，エミッタフォロワ用ＴＦＴ１４は全てｎ型ＴＦＴなので、アモルファスシリコンで形成することも可能である。

図１に示す画素回路Ａｉｊにおいて、その動作を図３を参照して説明すると以下の通りである。図３において、(1)は電圧配線Ｕｉの電圧波形、(2)はゲート配線Ｇｉの電圧波形、(3)は制御配線Ｗｉの電圧波形、(4)はソース配線Ｓｊの電圧タイミングを示す。また、(5)は電圧配線Ｕ（ｉ＋１）の電圧波形、(6)はゲート配線Ｇ（ｉ＋１）の電圧波形、(7)は制御配線Ｗ（ｉ＋１）の電圧波形を示し、これらは画素回路Ａ（ｉ＋１）ｊに対応する。

図３では時間６〜１２ｔ１が画素Ａｉｊの選択期間を示しており、最初の時間６ｔ１で電圧配線Ｕｉの電圧をＶＬ（概ねＶｃｏｍ電位）とする。このとき、有機ＥＬ素子１５の陰極電圧はＶｃｏｍであることから、有機ＥＬ素子１５の陽極電圧は陰極電圧より大きくなり、エミッタフォロワ用ＴＦＴ１４のソース端子電圧はＶｃｏｍより大きくなる。そして、エミッタフォロワ用ＴＦＴ１４のゲート端子に電圧配線Ｕｉの電圧ＶＬが印加される。そこで、ＶＬ＜Ｖｃｏｍとすることでエミッタフォロワ用ＴＦＴ１４はＯＦＦ状態となる。また、時間６ｔ１でソース配線Ｓｊの電圧は画素Ａｉｊに対応したデータ電圧Ｖｄａとされる。

次に、時間７ｔ１でゲート配線Ｇｉ、制御配線Ｗｉの電位をＧＨ（Ｈｉｇｈ）として、スイッチ用ＴＦＴ１３，１７をＯＮ状態とする。このことにより、駆動用ＴＦＴ１２のソース端子が電圧配線Ｕｉの電圧ＶＬとなり、ゲート端子電圧がデータ電圧Ｖｄａとなる。

次に、時間１１ｔ１でゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ１３をＯＦＦ状態とする。このことにより、駆動用ＴＦＴ１２のゲート電圧Ｖｄａはコンデンサ１６によって保持され、駆動用ＴＦＴ１２のソース・ドレイン間電圧はＶｄａ−ＶＬに保持される。

次に、時間１２ｔ１で制御配線Ｗｉの電位をＧＬとして、スイッチ用ＴＦＴ１７をＯＦＦ状態とする。また、電圧配線Ｕｉの電圧をＶＨとする。このことにより、エミッタフォロワ用ＴＦＴ１４のゲート端子電圧はＶＨとなる。エミッタフォロワ用ＴＦＴ１４の閾値電圧をＶｔｈ３とすれば、エミッタフォロワ用ＴＦＴ１４のソース端子電圧は概ねＶＨ−Ｖｔｈ３となる。

なお、「概ねＶＨ−Ｖｔｈ３となる」としたのは以下の理由による。エミッタフォロワ用ＴＦＴ１４のゲート・ソース間電圧がＶｔｈ３のとき、エミッタフォロワ用ＴＦＴ１４はＯＦＦ状態となる。しかし、有機ＥＬ素子１５の陽極に電圧ＶＨ−Ｖｔｈ３が印加され、陰極に電圧Ｖｃｏｍが印加されたとき、有機ＥＬ素子１５はある電流Ｉ０を流す。この結果、エミッタフォロワ用ＴＦＴ１４のソース端子電圧が低下し、エミッタフォロワ用ＴＦＴ１４のゲート・ソース間電圧はＶｔｈ３より高くなる。

ただ、エミッタフォロワ用ＴＦＴ１４のゲート・ソース間電圧が、例えばＶｔｈ３より０．０１Ｖ高くなったとき、エミッタフォロワ用ＴＦＴ１４のゲート・ソース間を電流Ｉｘが流れ、かつ、Ｉｘ＞Ｉ０であれば、エミッタフォロワ用ＴＦＴ１４のゲート・ソース間電圧は概ねＶｔｈ３といえる。

エミッタフォロワ用ＴＦＴ１４のＷ／Ｌ（チャネル幅／チャネル長）をこのように設定することで、有機ＥＬ素子１５の電圧−電流特性に従い、電圧（ＶＨ−Ｖｔｈ３−Ｖｃｏｍ）に対応した電流Ｉ０が、エミッタフォロワ用ＴＦＴ１４および有機ＥＬ素子１５を介して、駆動用ＴＦＴ１２のゲート端子およびコンデンサ１６から共通陰極Ｖｃｏｍへ向けて流れる。その結果、時間１２ｔ１以降、駆動用ＴＦＴ１２のゲート端子電圧は徐々に低下する。

駆動用ＴＦＴ１２の閾値電圧をＶｔｈ１とすれば、先に駆動用ＴＦＴ１２のゲート・ドレイン間に与えた電圧Ｖｄａ−ＶＬがＶｔｈ１より大きい間、駆動用ＴＦＴ１２は導通状態となる。しかしながら、上記駆動用ＴＦＴ１２のゲート端子電圧の低下に伴い、駆動用ＴＦＴ１２のゲート・ドレイン間電圧が低下してＶｔｈ１以下となれば、駆動用ＴＦＴ１２は非導通状態となる。

そこで、電圧配線Ｕｉの電圧ＶＨ，ＶＬを各画素で共通として、ソース配線Ｓｊへ与えるデータ電圧Ｖｄａを画素Ａｉｊに応じて設定することで、駆動用ＴＦＴ１２の導通時間を制御し、有機ＥＬ素子１１の発光時間を制御することができる。すなわち、有機ＥＬ素子１１の発光時間は、有機ＥＬ素子１５を流れる電柱値Ｉ０とソース配線Ｓｊのデータ電圧Ｖｄａにより決まる。これを具体的に説明すると以下の通りである。

コンデンサ１６の容量をＣ１とし、他の浮遊容量を無視すると、時間１２ｔ１では駆動用ＴＦＴ１２のゲート・ソース端子間には電荷Ｃ１×（Ｖｄａ−ＶＬ）が保持されている。また、駆動用ＴＦＴ１２のゲート・ソース端子間電圧がＶｔｈ１となったとき、はＣ１×Ｖｔｈ１となる。

その差を上記電流値Ｉ０で割った時間ｔ０、すなわち、
ｔ０＝Ｃ１×（（Ｖｄａ−ＶＬ）−Ｖｔｈ１）／Ｉ０
が上記有機ＥＬ素子１１の発光時間である。そして、上記電流値Ｉ０は有機ＥＬ素子１５の電圧−電流特性で決まる。

ここで、本実施の形態１に係る表示装置１では、有機ＥＬ素子１５と有機ＥＬ素子１１とを同一の有機ＥＬ素子として作り込んでいる。この場合、有機ＥＬ素子１１の温度が上昇すれば、有機ＥＬ素子１５の温度も上昇する。その結果、有機ＥＬ素子１１を通過する電荷の総和は温度に依らず余り変化しない。

例えば、有機ＥＬ素子１５の温度が上昇して、同じ電圧（ＶＨ−Ｖｔｈ３−Ｖｃｏｍ）を与えたときに有機ＥＬ素子１５を流れる電流Ｉが増加したとする。このとき、電流Ｉが増加することで、駆動用ＴＦＴ１２のゲート・ソース端子間に保持される電荷の消滅が早くなり、有機ＥＬ素子１１の発光時間は短くなる。一方で、有機ＥＬ素子１５の温度が上昇する場合は、同時に有機ＥＬ素子１１の温度も上昇しているので、有機ＥＬ素子１１においても、同じ電圧（ＶＨ−Ｖｔｈ３−Ｖｃｏｍ）を与えたときに有機ＥＬ素子１１を流れる電流が増加する。

すなわち、有機ＥＬ素子１１では、温度が上昇して発光期間が短くなる場合では、流れる電流が大きくなり、図１４の(A)に示すような特性となる。逆に、温度が低下して発光期間が長くなる場合では、流れる電流が小さくなり、図１４の(B)に示すような特性となる。結局、有機ＥＬ素子１１に与えられる電荷の総和は余り変化しないため、図１に示す画素回路構成を有する表示装置では、電流駆動素子の温度依存性を補償して均一な表示輝度特性を得ることができる。

また、このとき、有機ＥＬ素子１１の発光期間において、有機ＥＬ素子１１を通過する電荷の総和をＱａ、有機ＥＬ素子１５を通過する電荷の総和をＱｂ、有機ＥＬ素子１１の面積をＳａ、有機ＥＬ素子１５の面積をＳｂとしたとき、
Ｑａ／Ｑｂ≒Ｓａ／Ｓｂ
としておくことが好ましい。

この場合、有機ＥＬ素子１１の単位面積当たりを流れる電荷の総和と、有機ＥＬ素子１５の単位面積当たりを流れる電荷の総和が等しくなる。このため、経時変化による有機ＥＬ素子１１の劣化状態と有機ＥＬ素子１５の劣化状態とがほぼ等しくなる。

この結果、有機ＥＬ素子１１の電圧−電流特性が経時変化によって劣化し、同じ電圧を掛けても余り電流が流れない状態となっているとき、有機ＥＬ素子１５の電圧−電流特性も経時変化によって同様に劣化していることとなる。いいかえれば、有機ＥＬ素子１１の単位面積当たりの電圧−電流特性と、有機ＥＬ素子１５の単位面積当たりの電圧−電流特性とが、常に等しくなる。

したがって、有機ＥＬ素子１１の電圧−電流特性が経時変化によって劣化し、同じ電圧を掛けても余り電流が流れない状態となっているときには、有機ＥＬ素子１５に同じ電圧（ＶＨ−Ｖｔｈ３−Ｖｃｏｍ）を与えたとき流れる電流Ｉも減少するので、有機ＥＬ素子１１の発光時間は長くなる。その結果、経時変化による有機ＥＬ素子１１が生じていたとしても、有機ＥＬ素子１１を流れる電荷の総和は、余り変わらないことになる。

このように本実施の形態１に係る表示装置１では、有機ＥＬ素子１１の温度特性に依らず、有機ＥＬ素子１１を通過する電荷の総和を制御することができる。また、有機ＥＬ素子１１の経時変化に伴う電圧−電流特性も補償し、有機ＥＬ素子１１を通過する電荷の総和を制御することができる。このように、有機ＥＬ素子１１の温度依存性、劣化に対応できるので、本発明の効果は明らかである。

なお、図１は、駆動用ＴＦＴ１２，スイッチ用ＴＦＴ１３，１７，エミッタフォロワ用ＴＦＴ１４を総てｎ型ＴＦＴで構成した場合を例示している。しかしながら、画素回路をポリシリコンＴＦＴで作るのであれば、ｐ型ＴＦＴも利用できる。そこで、駆動用ＴＦＴとエミッタフォロワ用ＴＦＴをｐ型ＴＦＴで構成する場合の例を図４に示す。

図４に示す画素回路Ａｉｊでは、有機ＥＬ素子２１（第１電気光学素子）の陰極に駆動用ＴＦＴ２２（駆動用トランジスタ）のソース端子（第１端子）が接続され、駆動用ＴＦＴ２２のドレイン端子（第２端子）が電源配線Ｖｎに接続されている。

また、スイッチ用ＴＦＴ２３（第１スイッチ用トランジスタ）のソース端子がソース配線Ｓｊに接続され、ドレイン端子が駆動用ＴＦＴ２２のゲート端子に接続されている。

さらに、スイッチ用ＴＦＴ２３のドレイン端子にエミッタフォロワ用ＴＦＴ２４（エミッタフォロワ用トランジスタ）のドレイン端子が接続され、エミッタフォロワ用ＴＦＴ２４のソース端子に有機ＥＬ素子２５（第２の電気光学素子）が接続されている。尚、有機ＥＬ素子２５は、有機ＥＬ素子２１の発光時間を制御するための構成であり、電気発光素子ではあるが実際の画像表示に寄与するものではない。従って、有機ＥＬ素子２５の代わりに、有機ＥＬ素子２１と同様な電圧−電流特性を示す素子を用いても良い。特にその素子が、有機ＥＬ素子２１と同様な温度依存性や劣化特性を持てば好ましい。但し、有機ＥＬ素子２５は、有機ＥＬ素子２１と同様な電圧−電流特性を示し、かつ有機ＥＬ素子２１と同様な温度依存性や劣化特性を持たせることが容易であるため、好適に利用できる。

駆動用ＴＦＴ２２のゲート端子とソース端子との間にはコンデンサ２６（第１コンデンサ）が接続され、駆動用ＴＦＴ２２のソース端子と電圧配線Ｕｉとの間にはスイッチ用ＴＦＴ２７が配置されている。

また、スイッチ用ＴＦＴ２３（第１スイッチ用トランジスタ）のゲート端子にはゲート配線Ｇｉが接続され、エミッタフォロワ用ＴＦＴ２４（エミッタフォロワ用トランジスタ）のゲート端子には電圧配線Ｕｉが接続され、スイッチ用ＴＦＴ２７のゲート端子には制御配線Ｗｉが接続されている。

図４に示す画素回路において、電圧配線Ｕｉ、ゲート配線Ｇｉ、制御配線Ｗｉ、ソース配線Ｓｊに与えられる電圧は、図３に示す電圧タイミングと比較して、電圧配線ＵｉのＶＨ・ＶＬ電圧が入れ替わる程度なので、ここではその説明は省略する。

〔実施の形態２〕
上記実施の形態１では、有機ＥＬ素子１１の発光時間ｔ０は、
ｔ０＝Ｃ１×（（Ｖｄａ−ＶＬ）−Ｖｔｈ１）／Ｉ０
で与えられる。上式において、電流値Ｉ０のばらつきについては、実施の形態１の構成にて補償できることは上述した通りである。しかしながら、実施の形態１の構成では、駆動用ＴＦＴ１２の閾値Ｖｔｈ１のばらつきについて補償されない。このため、駆動用ＴＦＴ１２の閾値ばらつきは少なくする必要がある。これについては、駆動用ＴＦＴ１２を単結晶ＳｉＴＦＴで構成することで容易に実現可能である。

一方で、駆動用ＴＦＴ１２等を閾値ばらつきの大きいポリシリコンＴＦＴで構成する場合、閾値補償回路が必要になる。本実施の形態２では、駆動用ＴＦＴ１２に閾値補償回路を配置した場合の構成例について説明する。図５は、本実施の形態２に係る画素回路構成を示すものである。

図５に示す画素回路構成は、図１の画素回路構成と類似したものであるため、図１と同様の構成部材については同一の部材番号を付し、その詳細な説明を省略する。図５に示す画素回路Ａｉｊにおいて、図１と異なる部分は以下の通りである。

駆動用ＴＦＴ１２のゲート端子とスイッチ用ＴＦＴ１３のドレイン端子との間には、コンデンサ３１（第２コンデンサ）が配置される。駆動用ＴＦＴ１２のゲート端子とドレイン端子との間には、スイッチ用ＴＦＴ３２（第２スイッチ用トランジスタ）が配置される。駆動用ＴＦＴ１２のドレイン端子と電源配線Ｖｐとの間には、スイッチ用ＴＦＴ３３が配置される。さらに、スイッチ用ＴＦＴ３２のゲート端子には制御配線Ｐｉが接続され、スイッチ用ＴＦＴ３３のゲート端子には制御配線Ｒｉが接続される。

図５に示す画素回路Ａｉｊにおいて、その動作を図６を参照して説明すると以下の通りである。図６において、(1)は電圧配線Ｕｉの電圧波形、(2)はゲート配線Ｇｉの電圧波形、(3)は制御配線Ｗｉの電圧波形、(4)は制御配線Ｐｉの電圧波形、(5)は制御配線Ｒｉの電圧波形、(6)はソース配線Ｓｊの電圧タイミングを示す。また、(7)は電圧配線Ｕ（ｉ＋１）の電圧波形、(8)はゲート配線Ｇ（ｉ＋１）の電圧波形、(9)は制御配線Ｗ（ｉ＋１）の電圧波形、(10)は制御配線Ｐ（ｉ＋１）の電圧波形、(11)は制御配線Ｒ（ｉ＋１）の電圧波形を示し、これらは画素回路Ａ（ｉ＋１）ｊに対応する。

図６では、時間１２〜１８ｔ１が画素Ａｉｊの選択期間となっているが、それに先立つ時間６ｔ１で電圧配線Ｕｉの電圧をＶＬ（概ねＶｃｏｍ電位）とする。このとき、有機ＥＬ素子１５の陰極電圧はＶｃｏｍであることから、有機ＥＬ素子１５の陽極電圧は陰極電圧より大きくなり、エミッタフォロワ用ＴＦＴ１４のソース端子電圧はＶｃｏｍより大きくなる。そして、エミッタフォロワ用ＴＦＴ１４のゲート端子に電圧配線Ｕｉの電圧ＶＬが印加される。そこで、ＶＬ＜Ｖｃｏｍとすることでエミッタフォロワ用ＴＦＴ１４はＯＦＦ状態となる。

次に、時間７ｔ１で制御配線ＰｉをＧＨとして、スイッチ用ＴＦＴ３２をＯＮ状態とする。これにより駆動用ＴＦＴ１２のゲート端子とドレイン端子とが短絡される。また、この時点でスイッチ用ＴＦＴ３３はＯＮ状態である。このため、駆動用ＴＦＴ１２のゲート端子およびドレイン端子の電圧が電源配線Ｖｐの電圧となり、駆動用ＴＦＴ１２はＯＮ状態となる。

次に、時間８ｔ１で制御配線ＲｉをＧＬとするとともに、制御配線ＷｉをＧＨとする。このことにより、スイッチ用ＴＦＴ３３はＯＦＦ状態となり、スイッチ用ＴＦＴ１７はＯＮ状態となる。これにより、駆動用ＴＦＴ１２のドレイン端子が開放され、駆動用ＴＦＴ１２のソース端子には電圧配線Ｕｉの電圧ＶＬが印加される。そして、駆動用ＴＦＴ１２のゲート端子からスイッチ用ＴＦＴ３２、駆動用ＴＦＴ１２、スイッチ用ＴＦＴ１７を通して電圧配線Ｕｉへ向け電流が流れる。

この電流は、駆動用ＴＦＴ１２がＯＦＦ状態となるまで流れ続け、やがて駆動用ＴＦＴ１２はＯＦＦ状態となる。このとき、駆動用ＴＦＴ１２のゲート・ソース間電圧は閾値電圧Ｖｔｈ１となる。

続く画素Ａｉｊの選択期間では、時間１２ｔ１でソース配線Ｓｊの電圧を初期化電圧Ｖｐｃとする。さらに、時間１３ｔ１でゲート配線Ｇｉの電圧をＧＨとすることで、スイッチ用ＴＦＴ１３をＯＮ状態とする。

このことにより、コンデンサ３１における一方の端子（スイッチ用ＴＦＴを介してソース配線Ｓｊに接続されている側の端子。以下、ソース配線側端子と称する）の電圧が初期化電圧Ｖｐｃとなる。時間６ｔ１以前には、エミッタフォロワ用ＴＦＴ１４のゲート端子に電圧ＶＨが印加されていたので、エミッタフォロワ用ＴＦＴ１４のドレイン端子（ＴＦＴ１３側端子）にあった電荷はエミッタフォロワ用ＴＦＴ１４、有機ＥＬ１５を通して共通陰極Ｖｃｏｍへ流れてしまう。このため、この初期化電圧Ｖｐｃは、時間１２ｔ１以前に、コンデンサ３１のソース配線側端子に印加されている電圧よりも大きめの電圧とすることができる。

このとき、駆動用ＴＦＴ１２のゲート・ドレイン間電圧が増加し、駆動用ＴＦＴ１２がＯＮ状態となる可能性がある。しかし、駆動用ＴＦＴ１２がＯＮ状態となれば、再度駆動用ＴＦＴ１２のゲート端子からスイッチ用ＴＦＴ３２、駆動用ＴＦＴ１２、スイッチ用ＴＦＴ１７を通して電圧配線Ｕｉへ向け電流が流れ、駆動用ＴＦＴ１２は再びＯＦＦ状態となる。そして、再び駆動用ＴＦＴ１２のゲート・ソース間電圧は閾値電圧Ｖｔｈ１となる。

その後、時間１４ｔ１で制御配線Ｐｉの電圧をＧＬとし、スイッチ用ＴＦＴ３２をＯＦＦ状態とする。このことにより、コンデンサ３１のソース配線側端子電圧が初期化電圧Ｖｐｃのとき、駆動用ＴＦＴ１２のゲート・ソース間電圧が閾値電圧Ｖｔｈ１になるよう設定される。

このとき、コンデンサ１６，３１のそれぞれの容量をＣ１，Ｃ２とし、他の浮遊容量を無視すると、駆動用ＴＦＴ１２のゲート端子に保持される電荷Ｑ１は、
Ｑ１＝Ｃ１（Ｖｔｈ１）＋Ｃ２（ＶＬ＋Ｖｔｈ１−Ｖｐｃ）
となる。

その後、ソース配線Ｓｊに画素Ａｉｊに対応したデータ電圧Ｖｄａを与え、コンデンサ３１のソース配線側端子電圧を電圧Ｖｄａに変化させる。この結果、駆動用ＴＦＴ１２のゲート・ソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈ１からＶｘへ変化するものとする。

このとき、駆動用ＴＦＴ１２のゲート端子の電荷Ｑ１は保持されるので
Ｑ１＝Ｃ１（Ｖｔｈ１）＋Ｃ２（ＶＬ＋Ｖｔｈ１−Ｖｐｃ）
＝Ｃ１（Ｖｘ）＋Ｃ２（ＶＬ＋Ｖｘ−Ｖｄａ）
となる。

上式を変形すると、
（Ｃ１＋Ｃ２）Ｖｘ＝（Ｃ１＋Ｃ２）Ｖｔｈ１＋Ｃ２（Ｖｄａ−Ｖｐｃ）
Ｖｘ＝Ｖｔｈ１＋Ｃ２（Ｖｄａ−Ｖｐｃ）／（Ｃ１＋Ｃ２）
となる。

このように、ソース配線Ｓｊに画素Ａｉｊに対応したデータ電圧Ｖｄａを与えることによって駆動用ＴＦＴ１２のゲート・ソース間電圧がＶｔｈ１からＶｘに変化し、駆動用ＴＦＴ１２を電流が流れるようにできる。このとき、駆動用ＴＦＴ１２を流れる電流Iは、電圧Ｖｔｈ１と電圧Ｖｘとの差により決まり、
I＝ｆ（Ｖｔｈ１−Ｖｘ）＝ｆ（Ｃ２（Ｖｄａ−Ｖｐｃ）／（Ｃ１＋Ｃ２））
となる。

この結果、画素回路Ａｉｊの選択期間において、ソース配線Ｓｊにデータ電圧Ｖｄａを印加した後の駆動用ＴＦＴ１２のゲート・ソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈ１のばらつきに依らず、データ電圧Ｖｄａと初期化電圧Ｖｐｃの差により、その閾値電圧Ｖｔｈ１から何Ｖ高く（または低く）設定されるかが決まる。

その後、時間１７ｔ１でゲート配線Ｇｉの電位をＧＬとして、スイッチ用ＴＦＴ１３をＯＦＦ状態とする。このことにより、上記駆動用ＴＦＴ１２のソース・ドレイン間電圧は、コンデンサ１６および３１により電圧Ｖｘとして保持される。

さらに、時間１８ｔ１で制御配線Ｗｉの電位をＧＬとして、スイッチ用ＴＦＴ１７をＯＦＦ状態とする。また、時間１９ｔ１で電圧配線Ｕｉの電位をＶＨとし、時間２０ｔ１で制御配線Ｒｉの電位をＧＨとする。このことにより、エミッタフォロワ用ＴＦＴ１４のゲート端子電圧はＶＨとなる。エミッタフォロワ用ＴＦＴ１４の閾値電圧をＶｔｈ３とすれば、エミッタフォロワ用ＴＦＴ１４のソース端子電圧は概ねＶＨ−Ｖｔｈ３となる。

また、スイッチ用ＴＦＴ３３がＯＮ状態となることで、駆動用ＴＦＴ１２のドレイン端子には電源配線Ｖｐの電圧Ｖｐが印加される。

もし、Ｖｄａ−Ｖｐｃ＞０であれば、駆動用ＴＦＴ１２は導通状態となる。その導通抵抗が充分小さければ、有機ＥＬ素子１１の陽極には概ね電圧Ｖｐが印加され、有機ＥＬ素子１１は発光する。

このとき、実施の形態１同様、エミッタフォロワ用ＴＦＴ１４を通過する電流値が、有機ＥＬ素子１５の電圧−電流特性に従い、電圧（ＶＨ−Ｖｔｈ３−Ｖｃｏｍ）に対応した電流Ｉ０となるので、コンデンサ３１のソース配線側端子電圧が低下する。そして、このコンデンサ３１のソース配線側端子電圧がＶｐｃとなったとき、駆動用ＴＦＴ１２のゲート電圧は閾値電圧Ｖｔｈ１と等しくなり、駆動用ＴＦＴ１２は非導通状態となる。

このように、本実施の形態２の画素回路構成によれば、駆動用ＴＦＴ１２の閾値ばらつきに依らず、データ電圧Ｖｄａと初期化電圧Ｖｐｃの差により、駆動用ＴＦＴ１２の導通時間を制御できる。そこで、電圧配線Ｕｉの電圧ＶＨ，ＶＬ，Ｖｐｃを各画素で共通として、ソース配線Ｓｊへ与えるデータ電圧Ｖｄａを画素Ａｉｊの表示状態にあわせて設定することで、駆動用ＴＦＴ１２の導通時間を制御し、有機ＥＬ素子１１の発光時間を制御することがきる。

〔実施の形態３〕
上記実施の形態２の画素回路構成では、駆動用ＴＦＴ１２が導通状態から非導通状態になるまでの間、そのゲート端子電圧は徐々に変化する。このため、駆動用ＴＦＴ１２のゲート・ソース間電圧が閾値電圧Ｖｔｈ１に近づいたとき、駆動用ＴＦＴ１２のソース・ドレイン間の電圧ドロップ期間が長くなり、その分、消費電力が増大するという問題がある。

この問題に対する対策としては、駆動用ＴＦＴ１２のゲート端子と、コンデンサ３１における駆動用ＴＦＴ１２のゲート端子に接続される側の端子（以下、駆動用ＴＦＴ側端子と称する）との間にインバータ回路を挿入することが好ましい。

しかし、図５の画素回路においてそのままインバータ回路を挿入すると、コンデンサ３１のソース配線側端子電圧が低下したときには、上記インバータ回路の作用によって駆動用ＴＦＴ１２のゲート端子電圧が上昇する。その結果、有機ＥＬ素子１１が非発光状態のときに、有機ＥＬ素子１５に電流が流れる。また、逆に有機ＥＬ素子１１が発光状態のとき、有機ＥＬ素子１５には電流が流れない。このように設定すると、有機ＥＬ素子１１の劣化状態と有機ＥＬ素子１５の劣化状態とが等しく進行しないので、有機ＥＬ素子１１および１５の経時劣化を補償できなくなり好ましくない。

そこで、本実施の形態３では、駆動用ＴＦＴのゲート端子とコンデンサ３１との間にインバータ回路を挿入し、消費電力の増大を抑えると共に、有機ＥＬ素子の経時劣化を補償できる構成例について説明する。図７は、本実施の形態３に係る画素回路構成を示すものである。図７に示す画素回路構成は、図１及び図５の画素回路構成と類似したものであるため、図１及び図５と同様の構成部材については同一の部材番号を付し、その詳細な説明を省略する。

図７に示す画素回路Ａｉｊでは、有機ＥＬ素子１１の陽極にｐ型ＴＦＴである駆動用ＴＦＴ４１（駆動用トランジスタ）のドレイン端子が接続され、駆動用ＴＦＴ４１のソース端子は電源配線Ｖｐに接続されている。

スイッチ用ＴＦＴ１３のソース端子はソース配線Ｓｊに接続され、スイッチ用ＴＦＴ１３のドレイン端子はコンデンサ３１の駆動用ＴＦＴ側端子に接続されている。

さらに、スイッチ用ＴＦＴ１３のドレイン端子にはエミッタフォロワ用ＴＦＴ１４のドレイン端子が接続され、エミッタフォロワ用ＴＦＴ１４のソース端子には有機ＥＬ素子１５が接続されている。

駆動用ＴＦＴ４１のゲート端子と、コンデンサ３１との間にはインバータ回路４２が配置されている。このインバータ回路４２は、電源配線Ｖｐと電源配線Ｖ０との間にｐ型ＴＦＴ４２ｐとｎ型ＴＦＴ４２ｎとを直列に接続した構成であり、その出力端は駆動用ＴＦＴ４１のゲート端子に接続されている。また、インバータ回路４２の入力端は、コンデンサ３１を介してスイッチ用ＴＦＴ１３のドレイン端子に接続されている。

また、インバータ回路４２の入力端と出力端との間にはスイッチ用ＴＦＴ４３（第３スイッチ用トランジスタ）が配置されている。さらに、インバータ回路４２のｐ型ＴＦＴ４２ｐのソース端子とスイッチ用ＴＦＴ１３のドレイン端子との間には、コンデンサ４４（第１コンデンサ）が配置されている。

スイッチ用ＴＦＴ１３のゲート端子にはゲート配線Ｇｉが接続され、エミッタフォロワ用ＴＦＴ１４のゲート端子には電圧配線Ｕｉが接続され、スイッチ用ＴＦＴ４３のゲート端子には制御配線Ｗｉが接続されている。なお、図７に示す画素回路Ａｉｊでは、駆動用ＴＦＴ４１とインバータ回路を構成するｐ型ＴＦＴ４２ｐとがｐ型ＴＦＴであり、残りのＴＦＴはｎ型ＴＦＴである。

図７に示す画素回路Ａｉｊにおいて、その動作を図８を参照して説明すると以下の通りである。図８において、(1)は電圧配線Ｕｉの電圧波形、(2)はゲート配線Ｇｉの電圧波形、(3)は制御配線Ｗｉの電圧波形、(4)はソース配線Ｓｊの電圧タイミングを示す。また、(5)は電圧配線Ｕ（ｉ＋１）の電圧波形、(6)はゲート配線Ｇ（ｉ＋１）の電圧波形、(7)は制御配線Ｗ（ｉ＋１）の電圧波形を示し、これらは画素回路Ａ（ｉ＋１）ｊに対応する。

図８では、時間１２〜１８ｔ１が画素Ａｉｊの選択期間となっているが、それに先立つ時間６ｔ１で電圧配線Ｕｉの電位をＶＬ（概ねＶｃｏｍ電位）とする。このとき、有機ＥＬ素子１５の陰極電圧はＶｃｏｍであることから、有機ＥＬ素子１５の陽極電圧は陰極電圧より大きくなり、エミッタフォロワ用ＴＦＴ１４のソース端子電圧はＶｃｏｍより大きくなる。そして、エミッタフォロワ用ＴＦＴ１４のゲート端子に電圧配線Ｕｉの電圧ＶＬが印加される。そこで、ＶＬ＜Ｖｃｏｍとすることでエミッタフォロワ用ＴＦＴ１４はＯＦＦ状態となる。

次に、時間１２ｔ１でゲート配線ＧｉをＧＨとすると共に、制御配線ＷｉもＧＨとし、スイッチ用ＴＦＴ１３，４３をＯＮ状態とする。このことによりインバータ回路４２の入出力端が短絡され、かつ、コンデンサ３１のソース配線側端子にソース配線Ｓｊの電圧が印加される。

さらに、時間１２ｔ１では、ソース配線Ｓｊの電圧として初期化電圧Ｖｐｃを与える。このことにより、コンデンサ３１のソース配線側端子電圧がＶｐｃとなる。また、スイッチ用ＴＦＴ４３がＯＮ状態であるため、インバータ回路４２の入力端子と出力端子との電圧が等しくなる。

次に、時間１４ｔ１で制御配線ＷｉをＧＬとし、スイッチ用ＴＦＴ４３をＯＦＦ状態とする。これにより、インバータ回路４２の入出力端はオープンとなる。そして、コンデンサ３１のソース配線側端子電圧がＶｐｃより小さければ、インバータ回路４２の出力端子はＶｐとなり、コンデンサ３１のソース配線側端子電圧がＶｐｃより大きければ、インバータ回路４２の出力端子はＶ０となるように設定される。

また、時間１５ｔ１でソース配線Ｓｊに画素Ａｉｊに対応したデータ電圧Ｖｄａを与え、コンデンサ３１のソース配線側端子の電位を電圧Ｖｄａに変化させる。このデータ電圧Ｖｄａが初期化電圧Ｖｐｃより大きければ、インバータ回路４２の出力はＶ０となり、駆動用ＴＦＴ１２は導通状態となる。

さらに、時間１７ｔ１でゲート配線ＧｉをＧＬとして、スイッチ用ＴＦＴ１３をＯＦＦ状態とする。そして、時間１８ｔ１で電圧配線Ｕｉの電圧をＶＨとする。これにより、電圧配線Ｕｉの電圧ＶＨがエミッタフォロワ用ＴＦＴ１４のゲート端子に印加されるので、エミッタフォロワ用ＴＦＴ１４の閾値電圧をＶｔｈ３とすれば、エミッタフォロワ用ＴＦＴ１４のソース端子電圧は概ねＶＨ−Ｖｔｈ３となる。

そして、実施の形態１と同様、エミッタフォロワ用ＴＦＴ１４を通過する電流値が、有機ＥＬ素子１５の電圧−電流特性に従い、電圧（ＶＨ−Ｖｔｈ３−Ｖｃｏｍ）に対応した電流Ｉ０となるので、コンデンサ３１のソース配線側端子電圧は低下する。そして、コンデンサ３１のソース配線側端子電圧がＶｐｃとなったとき、インバータ回路４２の出力はＶｐとなり駆動用ＴＦＴ１２は非導通状態となる。

ここで、ある有機ＥＬ素子のＶ−Ｉ特性を用いてシミュレーションした結果を図９に示す。このシミュレーションにおいては、ＧＬ＝−４Ｖ、ＧＨ＝１２Ｖ、Ｖｃｏｍ＝０Ｖ、Ｖｐ＝７Ｖ、Ｖｐｃ＝３Ｖ、Ｖｄａ＝５Ｖとしている。また、図９に示される電圧Ｖｃ，Ｖｄ，Ｖｅ，Ｖｆ，Ｖｇおよび電流Ｉｅ，Ｉｆは図７の各ポイントの電圧および電流である。

また、図９に示される各電圧Ｖおよび電流Ｉの添え字 (1),(2)は、駆動用ＴＦＴ４１およびインバータ４２のｐ型ＴＦＴ４２ｐの閾値・移動度を変えてシミュレーションした結果を区別するためのものである。

条件(1)では、駆動用ＴＦＴ４１の閾値電位Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大に対応する。また、ｐ型ＴＦＴ４２ｐの閾値電位Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ））で移動度μが最小に対応する。

また、条件(2)では、駆動用ＴＦＴ４１の閾値電位Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ））で移動度μが最小に対応する。ｐ型ＴＦＴ４２ｐの閾値電位Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大に対応する。

図９のシミュレーション結果のＶｇ(1)，Ｖｇ(2)から、インバータ４２の出力電圧であるＶｇが変化するタイミングが、上記ｐ型ＴＦＴ４２ｐの閾値電位Ｖｔｈや移動度μによらず、概ね一定となっていることが判る。また、Ｉｄ(1)，Ｉｄ(2)から、駆動用ＴＦＴ４１が非導通状態となって、電流Ｉｄが０となるタイミングが、上記駆動用ＴＦＴ４１やｐ型ＴＦＴ４２ｐの閾値電位Ｖｔｈや移動度μによらず、概ね一定となっていることが判る。

このように、本実施の形態３の画素回路構成によれば、駆動用ＴＦＴ４１の閾値特性に依らず、データ電圧Ｖｄａと初期化電圧Ｖｐｃの差により、駆動用ＴＦＴ４１の導通時間を制御できる。そこで、電圧配線Ｕｉの電圧ＶＨ，ＶＬ，Ｖｐｃを各画素で共通として、ソース配線Ｓｊへ与えるデータ電圧Ｖｄａを画素Ａｉｊの表示状態にあわせて設定することで、駆動用ＴＦＴ４１の導通時間を制御し、有機ＥＬ素子１１の発光時間を制御することができる。

また、本実施の形態３の画素回路構成によれば、駆動用ＴＦＴ４１が導通状態から非導通状態に急激に変化し、駆動用ＴＦＴ４１のソース・ドレイン端子間での電圧ドロップが発生する期間が短くなり、消費電力のロスを少なくすることができる。

〔実施の形態４〕
上記実施の形態１〜３ではエミッタフォロワ用ＴＦＴ１４の特性ばらつきについては、特に考慮していなかった。しかしながら、エミッタフォロワ用ＴＦＴ１４を閾値ばらつきの大きいポリシリコンＴＦＴで構成する場合、これに対する閾値補償回路が必要になる。本実施の形態４では、エミッタフォロワ用ＴＦＴ１４に対する閾値補償回路を配置した場合の構成例について説明する。図１０は、本実施の形態４に係る画素回路構成を示すものである。

図１０に示す画素回路Ａｉｊは、図７に示す画素回路を基として、これにエミッタフォロワ用ＴＦＴ１４に対する閾値補償回路を追加した構成を例示している。このため、図１０に示す画素回路では、図７と同様の構成部材については同一の部材番号を付し、その詳細な説明を省略する。なお、図１または図５に示す画素回路を基として、これにエミッタフォロワ用ＴＦＴ１４に対する閾値補償回路を追加した構成とすることも可能である。

図１０の画素回路構成では、図７の画素回路のエミッタフォロワ用ＴＦＴ１４のゲート端子と電圧配線Ｕｉとの間にコンデンサ５１（第３コンデンサ）を配置し、エミッタフォロワ用ＴＦＴ１４のゲート端子とドレイン端子との間にスイッチ用ＴＦＴ５２（第４スイッチ用トランジスタ）を配置する。さらに、エミッタフォロワ用ＴＦＴ１４のソース端子と電圧配線Ｕｉとの間にスイッチ用ＴＦＴ５３を配置する。

なお、スイッチ用ＴＦＴ５２，５３はｎ型ＴＦＴであり、それらスイッチ用ＴＦＴ５２，５３のゲート端子には、制御配線Ｐｉ，Ｗｉがそれぞれ接続されている。

図１０に示す画素回路Ａｉｊにおいて、その動作を図１１を参照して説明すると以下の通りである。図１１において、(1)は電圧配線Ｕｉの電圧波形、(2)は制御配線Ｐｉの電圧波形、(3)は制御配線Ｗｉの電圧波形、(4)はゲート配線Ｇｉの電圧波形、(5)はソース配線Ｓｊの電圧タイミングを示す。また、(6)は電圧配線Ｕ（ｉ＋１）の電圧波形、(7)は制御配線Ｐ（ｉ＋１）の電圧波形、(8)は制御配線Ｗ（ｉ＋１）の電圧波形、(9)はゲート配線Ｇ（ｉ＋１）の電圧波形を示し、これらは画素回路Ａ（ｉ＋１）ｊに対応する。

図１１においては、時間１８〜２４ｔ１が画素Ａｉｊの選択期間であるが、それに先立つ時間６ｔ１で電圧配線Ｕｉの電位をＶＬ（概ねＶｃｏｍ電位）とする。このとき、有機ＥＬ素子１５の陰極電圧はＶｃｏｍであることから、有機ＥＬ素子１５の陽極電圧は陰極電圧より大きくなり、エミッタフォロワ用ＴＦＴ１４のソース端子電圧はＶｃｏｍより大きくなる。そして、エミッタフォロワ用ＴＦＴ１４のゲート端子に電圧配線Ｕｉの電圧ＶＬが印加される。そこで、ＶＬ＜Ｖｃｏｍとすることでエミッタフォロワ用ＴＦＴ１４はＯＦＦ状態となる。

次に、時間７ｔ１で制御配線ＰｉをＧＨとして、スイッチ用ＴＦＴ５２をＯＮ状態とする。このことにより、エミッタフォロワ用ＴＦＴ１４のゲート端子とドレイン端子とが短絡される。

さらに、時間８ｔ１で制御配線ＷｉをＧＨとして、スイッチ用ＴＦＴ５３をＯＮ状態とする。このことにより、エミッタフォロワ用ＴＦＴ１４のソース端子は電圧配線Ｕｉの電圧ＶＬとなる。

そして、時間９ｔ１でゲート配線ＧｉをＧＨとして、スイッチ用ＴＦＴ１３をＯＮ状態とする。ここで、ソース配線Ｓｊの電圧を初期化電圧Ｖｐｃとする。このことにより、エミッタフォロワ用ＴＦＴ１４のドレイン端子にソース配線Ｓｊの電圧Ｖｐｃが印加される。なお、エミッタフォロワ用ＴＦＴ１４の閾値電圧をＶｔｈ３とするとき、この電圧Ｖｐｃは電圧ＶＬ＋Ｖｔｈ３より大きな電圧となる。これにより、エミッタフォロワ用ＴＦＴ１４はＯＮ状態となる。

次に、時間１１ｔ１でゲート配線ＧｉをＧＬとして、スイッチ用ＴＦＴ１３をＯＦＦ状態とする。このとき、エミッタフォロワ用ＴＦＴ１４がＯＮ状態なので、そのゲート端子から電荷がスイッチ用ＴＦＴ５２，エミッタフォロワ用ＴＦＴ１４、スイッチ用ＴＦＴ５３を通して、電圧配線Ｕｉへ流れる。その結果、エミッタフォロワ用ＴＦＴ１４のゲート端子電圧が低下し、エミッタフォロワ用ＴＦＴ１４はＯＦＦ状態となる。

そして、時間１７ｔ１で制御配線ＰｉをＧＬとして、スイッチ用ＴＦＴ５２をＯＦＦ状態とする。このことにより、エミッタフォロワ用ＴＦＴ１４のゲート−ソース間電圧がコンデンサ５１に保持される。

次に、時間１８ｔ１でゲート配線ＧｉをＧＨとし、スイッチ用ＴＦＴ１３をＯＮ状態とする。これにより、コンデンサ３１のソース配線側端子にソース配線Ｓｊの電圧が印加される。なお、このとき制御配線ＷｉはＧＨとなっているので、スイッチ用ＴＦＴ４３はＯＮ状態であり、インバータ回路４２の入出力端が短絡されている。

このとき、ソース配線Ｓｊの電圧を初期化電圧Ｖｐｃとする。このことにより、コンデンサ３１のソース配線側端子電圧がＶｐｃのとき、インバータ回路４２の入力端子の電圧と出力端子の電圧とが等しくなるよう設定される。

さらに、時間２０ｔ１で制御配線ＷｉをＧＬとし、スイッチ用ＴＦＴ４３をＯＦＦ状態とする。これにより、インバータ回路４２の入出力端はオープンとなる。そして、コンデンサ３１のソース配線側端子電圧がＶｐｃより小さければ、インバータ回路４２の出力端子はＶｐとなり、コンデンサ３１のソース配線側端子電圧がＶｐｃより大きければ、インバータ回路４２の出力端子はＶ０となるよう設定される。

また、時間２１ｔ１でソース配線Ｓｊに画素Ａｉｊに対応したデータ電圧Ｖｄａを与え、コンデンサ３１のソース配線側端子の電位を電圧Ｖｄａに変化させる。このデータ電圧Ｖｄａが初期化電圧Ｖｐｃより大きければ、インバータ回路４２の出力はＶ０となり、駆動用ＴＦＴ４１は導通状態となる。

さらに、時間２３ｔ１でゲート配線ＧｉをＧＬとして、スイッチ用ＴＦＴ１３をＯＦＦ状態とする。そして、時間２４ｔ１で電圧配線Ｕｉの電位をＶＨとする。これにより、エミッタフォロワ用ＴＦＴ１４のゲート端子電圧はＶＨ＋Ｖｔｈ３へ変化する。その結果、エミッタフォロワ用ＴＦＴ１４のソース端子電圧は概ねＶＨとなる。

そして、エミッタフォロワ用ＴＦＴ１４を通過する電流値が、有機ＥＬ素子１５の電圧−電流特性に従い、電圧（ＶＨ−Ｖｃｏｍ）に対応した電流Ｉ１となるので、駆動用ＴＦＴ４１のゲート端子電圧が低下する。そして、コンデンサ３１のソース配線側端子電圧がＶｐｃとなったとき、インバータ回路４２の出力はＶｐとなり駆動用ＴＦＴ４１は非導通状態となる。

ここで、ある有機ＥＬ素子のＶ−Ｉ特性を用いてシミュレーションした結果を図１２に示す。このシミュレーションにおいては、ＧＬ＝−４Ｖ、ＧＨ＝１２Ｖ、Ｖｃｏｍ＝０Ｖ、Ｖｐ＝７Ｖ、Ｖｐｃ＝３Ｖ、Ｖｄａ＝５Ｖとしている。また、図１２に示される電圧Ｖｃ，Ｖｄ，Ｖｅ，Ｖｆ，Ｖｇおよび電流Ｉｅ，Ｉｆは図１０の各ポイントの電圧および電流である。

さらに、図１２に示される各電圧Ｖおよび電流Ｉの添え字(1),(2)は、駆動用ＴＦＴ４１およびエミッタフォロワ用ＴＦＴ１４における閾値条件の区別を示している。

条件(1)では、駆動用ＴＦＴ４１の閾値電位Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大に対応する。また、エミッタフォロワ用ＴＦＴ１４の閾値電位Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ））で移動度μが最小に対応する。

また、条件(2)では、駆動用ＴＦＴ４１の閾値電位Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ））で移動度μが最小に対応する。エミッタフォロワ用ＴＦＴ１４の閾値電位Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大に対応する。

図１２のシミュレーション結果のＶｆ(1)，Ｖｆ(2)から、インバータ４２の入力電圧であるＶｆの変化の割合が、上記エミッタフォロワ用ＴＦＴ１４の閾値電位Ｖｔｈや移動度μによらず、概ね一定となっていることが判る。また、Ｉｄ(1)，Ｉｄ(2)から、駆動用ＴＦＴ４１が非導通状態となって、電流Ｉｄが０となるタイミングが、上記駆動用ＴＦＴ４１やエミッタフォロワ用ＴＦＴ１４の閾値電位Ｖｔｈや移動度μによらず、概ね一定となっていることが判る。

このように、本実施の形態４の画素回路を用いれば、エミッタフォロワ用ＴＦＴ１４を通過する電流値は、エミッタフォロワ用ＴＦＴ１４の閾値特性に依らず、有機ＥＬ素子１５の電圧−電流特性に従い、電圧（ＶＨ−Ｖｃｏｍ）に対応した電流Ｉ１となる。

また、駆動用ＴＦＴ４１の閾値特性に依らず、データ電圧Ｖｄａと初期化電圧Ｖｐｃとの差により、駆動用ＴＦＴ４１の導通時間を制御できる。

そこで、電圧配線Ｕｉの電圧ＶＨ，ＶＬ，Ｖｐｃを各画素で共通として、ソース配線Ｓｊへ与えるデータ電圧Ｖｄａを画素Ａｉｊの表示状態にあわせて設定することで、有機ＥＬ素子１１の温度や劣化状態に依らず、駆動用ＴＦＴ４１の導通時間を制御し、有機ＥＬ素子１１の発光時間を制御し、所望の電荷を有機ＥＬ素子１１へ供給できる。

また、本実施の形態４の画素回路を用いれば、駆動用トランジスタ４１が導通状態から非導通状態に急激に変化し、駆動用トランジスタ４１のソース・ドレイン端子間での電圧ドロップが発生する期間が短くなり、消費電力のロスを少なくすることができる。

また、駆動用トランジスタ４１が導通状態から非導通状態に変化するときには、コンデンサ３１のソース配線側端子電圧は低下する。このとき、エミッタフォロワ用ＴＦＴ１４を流れる電流値がデータ電圧Ｖｄａと初期化電圧Ｖｐｃの差により決定され、駆動用ＴＦＴ４１の導通時間を制御できる。

本発明の実施形態を示すものであり、実施の形態１に係る画素回路構成を示す回路図である。 本発明が適用可能な表示装置の要部構成を示すブロック図である。 図１の画素回路における各配線の信号波形を示すタイミングチャートである。 実施の形態１に係る画素回路の変形例を示す回路図である。 実施の形態２に係る画素回路構成を示す回路図である。 図５の画素回路における各配線の信号波形を示すタイミングチャートである。 実施の形態３に係る画素回路構成を示す回路図である。 図７の画素回路における各配線の信号波形を示すタイミングチャートである。 図７の画素回路において、駆動用ＴＦＴのゲート電位Ｖｇ，ドレイン電位Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 実施の形態３に係る画素回路構成を示す回路図である。 図１０の画素回路における各配線の信号波形を示すタイミングチャートである。 図１０の画素回路において、駆動用ＴＦＴのゲート電位Ｖｇ，ドレイン電位Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 従来の表示装置における画素回路の第１の構成例を示す回路図である。 図１３の画素回路における有機ＥＬ素子を流れる電流を示すグラフである。 従来の表示装置における画素回路の第２の構成例を示す回路図である。 図１５の画素回路の各配線の信号波形を示すタイミング図である。 有機ＥＬ素子の電圧−電流特性の温度依存性を示すグラフである。 有機ＥＬ素子一定電流を流すために必要な電圧の、素子の劣化に伴う変化を示すグラフである。

符号の説明

１１，２１ 有機ＥＬ素子（第１電気光学素子）
１２，２２，４１ 駆動用トランジスタ
１３，２３ スイッチ用トランジスタ（第１スイッチ用トランジスタ）
１４，２４ エミッタフォロワ用トランジスタ
１５，２５ 有機ＥＬ素子（放電用の素子）
１６，２６，４４ コンデンサ（第１コンデンサ）
３１ コンデンサ（第２コンデンサ）
３２ スイッチ用トランジスタ（第２スイッチ用トランジスタ）
４２ インバータ回路
４３ スイッチ用トランジスタ（第３スイッチ用トランジスタ）
５１ コンデンサ（第３コンデンサ）
５２ スイッチ用トランジスタ（第４スイッチ用トランジスタ）
Ａｉｊ 画素回路

Claims (9)

1. マトリクス状に配置された画素回路を有する表示装置において、
   上記各画素回路は、
   電流駆動素子である第１電気光学素子と、
   ソース端子が上記第１電気光学素子に接続され、かつドレイン端子が電源電圧に接続された駆動用トランジスタと、
   ソース端子がソース配線に接続され、かつドレイン端子が上記駆動用トランジスタのゲート端子に直接または間接的に接続された第１スイッチ用トランジスタと、
   ドレイン端子が上記第１スイッチ用トランジスタのドレイン端子に接続されたエミッタフォロワ用トランジスタと、
   上記エミッタフォロワ用トランジスタのソース端子に接続された放電用の素子とを有しており、
   上記素子の電流―電圧特性が、上記第１電気光学素子と同様の温度依存性または劣化特性を有していることを特徴とする表示装置
2. 上記駆動用トランジスタのゲート端子と、上記駆動用トランジスタのソース端子またはドレイン端子との間に、第１コンデンサを配置していることを特徴とする請求項１に記載の表示装置。
3. 上記駆動用トランジスタのゲート端子と第１スイッチ用トランジスタとの間に、第２コンデンサを配置しており、
   上記駆動用トランジスタのゲート端子と上記駆動用トランジスタのドレイン端子との間に、第２スイッチ用トランジスタを配置していることを特徴とする請求項１に記載の表示装置。
4. 上記駆動用トランジスタのゲート端子と上記第２コンデンサとの間に、インバータ回路を配置していることを特徴とする請求項３に記載の表示装置。
5. 上記インバータ回路の入力端と出力端との間に、第３スイッチ用トランジスタを配置していることを特徴とする請求項４に記載の表示装置。
6. 上記エミッタフォロワ用トランジスタのゲート端子と電圧配線との間に、第３コンデンサを配置しており、
   上記エミッタフォロワ用トランジスタのゲート端子とドレイン端子との間に、第４スイッチ用トランジスタを配置していることを特徴とする請求項１に記載の表示装置。
7. マトリクス状に配置された画素回路を有する表示装置において、
   上記各画素回路は、
   電流駆動素子である第１電気光学素子と、
   ソース端子が上記第１電気光学素子に接続され、かつドレイン端子が電源電圧に接続された駆動用トランジスタと、
   ドレイン端子が上記駆動用トランジスタのゲート端子側に接続されたエミッタフォロワ用トランジスタと、
   上記エミッタフォロワ用トランジスタのソース端子に接続され、その電流―電圧特性が上記第１電気光学素子と同様の温度依存性または劣化特性を有している素子とを有しており、
   上記エミッタフォロワ用トランジスタのゲート端子に所定電圧を印加することで、上記素子に所定の電圧を与え、上記素子の電圧−電流特性より上記エミッタフォロワ用トランジスタのドレイン・ソース間を流れる電流値を制御し、
   上記エミッタフォロワ用トランジスタのドレイン端子へ所望の電圧を与えることで、上記駆動用トランジスタの導通時間を制御することを特徴とする表示装置。
8. 上記駆動用トランジスタに閾値補償回路を配置したことを特徴とする請求項１または７に記載の表示装置。
9. 上記エミッタフォロワ用トランジスタに閾値補償回路を配置したことを特徴とする請求項１または７に記載の表示装置。

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