JP2001109432A - アクティブマトリックス型発光パネルの駆動装置 - Google Patents

アクティブマトリックス型発光パネルの駆動装置

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JP2001109432A JP28520399A JP28520399A JP2001109432A JP 2001109432 A JP2001109432 A JP 2001109432A JP 28520399 A JP28520399 A JP 28520399A JP 28520399 A JP28520399 A JP 28520399A JP 2001109432 A JP2001109432 A JP 2001109432A
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Abstract

(57)【要約】 【課題】 発光パネルの各EL素子に効果的に逆バイア
ス電圧を印加させることができるアクティブマトリック
ス型発光パネルの駆動装置を提供する。 【解決手段】 入力映像データの同期タイミングに応じ
て複数の容量性発光素子各々に対するアドレス期間と発
光期間とを繰り返し設定し、アドレス期間に入力映像デ
ータに応じて複数の容量性発光素子のうちの発光させる
べき発光素子に対応する駆動素子を指定し、その指定し
た駆動素子をアドレス期間に続く発光期間にオンさせ、
発光期間に対応する駆動素子を介して発光させるべき発
光素子に順方向の極性にて発光電圧を印加し、アドレス
期間内に複数の容量性発光素子のうちの少なくとも発光
させるべき発光素子に順方向とは逆方向の極性にてバイ
アス電圧を印加する。

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本発明は、有機エレクトロル
ミネセンス素子等の容量性発光素子を用いたアクティブ
マトリックス型発光パネルの駆動装置に関する。
【0002】
【従来の技術】近年、表示装置の大型化に伴い、薄型の
表示装置が要求され、各種の薄型表示装置が実用化され
ている。複数の有機エレクトロルミネッセンス素子をマ
トリクス状に配列して構成される発光パネルを用いたマ
トリックスディスプレイは、かかる薄型表示装置の1つ
として着目されている。
【0003】有機エレクトロルミネッセンス素子(以
下、単にEL素子ともいう)は、電気的には、図1のよ
うな等価回路にて表すことができる。図から分かるよう
に、素子は、容量成分Cと、該容量成分に並列に結合す
るダイオード特性の成分Eとによる構成に置き換えるこ
とができる。よって、EL素子は、容量性の発光素子で
あると考えられている。EL素子は、直流の発光駆動電
圧が電極間に印加されると、電荷が容量成分Cに蓄積さ
れ、続いて当該素子固有の障壁電圧または発光閾値電圧
を越えると、電極(ダイオード成分Eの陽極側)から発
光層を担う有機機能層に電流が流れ始め、この電流に比
例した強度で発光する。
【0004】かかるEL素子発光パネルとしては、EL
素子を単にマトリックス状に配置した単純マトリックス
型発光パネルと、マトリックス状に配置した各EL素子
にトランジスタからなる駆動素子を加えたアクティブマ
トリックス型発光パネルとが知られている。アクティブ
マトリックス型発光パネルの駆動装置においては、各E
L素子を発光駆動するためにアドレス期間と発光期間と
を交互に繰り返すことが行われている。アドレス期間は
マトリックス発光パネル上の発光させるべきEL素子を
指定する期間であり、発光期間はアドレス期間に指定さ
れたEL素子に発光電圧を印加する期間である。
【0005】
【発明が解決しようとする課題】ところで、EL素子に
おいては、発光に関与しない逆方向に電圧を印加すると
素子寿命が延びることが経験的に知られている。しかし
ながら、従来のアクティブマトリックス型発光パネルの
駆動装置においては、例えば、特開平7−111341
号公報に示されたように、EL素子には発光期間におい
て順方向に電圧を印加するだけであり、いずれの期間に
おいてもEL素子に対して逆バイアスとなるように電圧
を印加することは行われていない。
【0006】そこで、本発明の目的は、アクティブマト
リックス型発光パネルの各EL素子に効果的に逆バイア
ス電圧を印加させることができるアクティブマトリック
ス型発光パネルの駆動装置を提供することである。
【0007】
【課題を解決するための手段】本発明のアクティブマト
リックス型発光パネルの駆動装置は、マトリックス状に
配置され各々が極性を有する複数の容量性発光素子と複
数の容量性発光素子各々を個別に駆動する駆動素子とを
含むアクティブマトリックス型発光パネルの駆動装置で
あって、入力映像データの同期タイミングに応じて複数
の容量性発光素子各々に対するアドレス期間と発光期間
とを繰り返し設定する設定手段と、アドレス期間に入力
映像データに応じて複数の容量性発光素子のうちの発光
させるべき発光素子に対応する駆動素子を指定し、その
指定した駆動素子をアドレス期間に続く発光期間にオン
させるオン保持手段と、発光期間に指定した駆動素子を
介して発光させるべき発光素子に順方向の極性にて発光
電圧を印加する電圧印加手段と、を備え、電圧印加手段
は、アドレス期間内に複数の容量性発光素子のうちの少
なくとも発光させるべき発光素子に順方向とは逆方向の
極性にてバイアス電圧を印加することを特徴としてい
る。
【0008】また、 本発明のアクティブマトリックス
型発光パネルの駆動装置は、マトリックス状に配置され
各々が極性を有する複数の容量性発光素子と複数の容量
性発光素子各々を個別に駆動する能動素子とを含むアク
ティブマトリックス型発光パネルの駆動装置であって、
入力映像データの同期タイミングに応じて複数の容量性
発光素子各々に対するアドレス期間と発光期間とを繰り
返し設定する設定手段と、アドレス期間の直前に入力映
像データの輝度レベルに対応する輝度電圧を受け入れて
保持してアドレス期間にその輝度電圧に応じて複数の容
量性発光素子のうちの発光させるべき発光素子に対応す
る能動素子を指定する指定手段と、指定された能動素子
をアドレス期間に続く発光期間に輝度電圧に応じて能動
状態又はオン状態にさせる保持手段と、発光期間に指定
された駆動素子を介して発光させるべき発光素子に順方
向の極性にて発光電圧を印加する電圧印加手段と、を備
え、電圧印加手段は、アドレス期間内に複数の容量性発
光素子のうちの少なくとも発光させるべき発光素子に順
方向とは逆方向の極性にてバイアス電圧を印加すること
を特徴としている。
【0009】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図2は本発明によるEL素子
を用いた線順次表示方式の駆動装置を示している。この
駆動装置は、アクティブマトリックス型発光パネル1
0、A/D変換器1、駆動制御回路2、メモリ4、アド
レス走査ドライバ6及びデータドライバ7から構成され
ている。
【0010】発光パネル10において、複数のEL素子
1,1〜Em,nは、アドレス線(陽極線)A1 〜Am及び
データ線(陰極線)B1 〜Bnの複数の交差位置にマト
リクス状に配置されている。アドレス走査ドライバ6は
発光パネル10のアドレス線A1 〜Amに接続され、発
光閾値Vthを超える発光電位Ve、逆バイアス電位−V
a及び0Vのいずれか1の電位をアドレス線A1 〜Am
各々に個別に供給する。データドライバ7は発光パネル
10のデータ線B1 〜Bnに接続され、正電位VL及び0
Vのいずれか一方の電位をデータ線B1 〜Bn各々に個
別に供給する。
【0011】A/D変換器1は、駆動制御回路2から供
給されるクロック信号に応じて、入力されたアナログの
入力映像信号をサンプリングしてこれを1画素毎に対応
したNビットの画素データDに変換し、これをメモリ4
に供給する。メモリ4は、駆動制御回路2から供給され
た書込信号に従って上記画素データDを順次書き込む。
かかる書込動作により発光パネル10における1画面
(m行、n列)分の書き込みが終了すると、メモリ4
は、駆動制御回路2から供給された読出信号に応じてこ
の1画面分の画素データD11-mnを各ビット桁毎に分割
し、かつ第1行から第m行へと1行分毎に読み出したも
のを駆動画素データビット群DB1〜DBnとして順次、
データドライバ7に供給する。
【0012】駆動制御回路2は、上記入力映像信号中に
おける水平同期信号及び垂直同期信号に応じて、上記A
/D変換器1に対するクロック信号、及びメモリ4に対
する書込及び読出信号を発生する。更に、駆動制御回路
2は、上記入力映像信号における1フィールド期間を8
個のサブフィールドに分割し、各サブフィールド内にお
いて各種駆動パルスを発光パネル10に印加すべきタイ
ミング信号をアドレス走査ドライバ6及びデータドライ
バ7の各々に供給する。このフィールドのサブフィール
ドへの分割は、258階調の表示をするためであり、各
サブフィールドの輝度の相対比が1,2,4,8,1
6,32,64,128となるように設定され、それら
のサブフィールドの選択的組み合わせにより256階調
が実現される。なお、1フィールド期間を8サブフィー
ルド以外の数のサブフィールドに分割しても良い。
【0013】各サブフィールドの動作は共通しているの
で、1サブフィールド分だけを説明すると、図3に示す
ように、1サブフィールドにおいてはアドレス線A1
ら順にアドレス期間となり、そのアドレス期間の開始は
アドレス線Amに向かって各アドレス線毎に所定期間だ
け遅れる。アドレス走査ドライバ6は、アドレス期間に
おいて逆バイアス電位−Vaを走査パルスSPとしてア
ドレス線に供給する。アドレス期間が終了すると、発光
期間となり、アドレス走査ドライバ6は、発光電位Ve
をアドレス線に供給する。1サブフィールド内において
各アドレス線毎のアドレス期間は同一の長さであり、発
光期間も同一の長さであるが、1フィールド内において
時間的に後に位置するサブフィードほど、発光期間は短
くなる。
【0014】データドライバ7は、上記メモリ4から順
次読み出された駆動画素データビット群DB1〜DBn
々に対応した画素データパルス群DP1〜DPnを発生
し、これらをアドレス期間にあるデータ線B1 〜Bn
順次印加して行く。なお、データドライバ7は、駆動画
素データビット群DB中における1データビットが例え
ば論理レベル"0"である場合には電圧VLの画素データ
パルスを発生する一方、論理レベル"1"である場合には
0Vの画素データパルスを発生してデータ線B1〜Bn
印加する。すなわち、データドライバ7は、この画素デ
ータパルスの1行分(n個)を上記画素データパルス群D
Pとしてデータ線B1 〜Bnに印加するのである。
【0015】この際、走査パルスSPが印加された"行"
と、電圧VLの画素データパルスが印加された"列"との
交差部のEL素子にのみ発光期間において電流が流れて
発光状態となる。一方、走査パルスSPが印加されたも
のの、0Vの画素データパルスが印加されたEL素子に
は発光期間において電流は流れず、非発光状態となる。
【0016】図4は1フィールド内における発光パネル
10の行方向(アドレス線A1 〜A m方向)についての
第1サブフィールド〜第8サブフィールド各々の時間的
位置を示している。各サブフィールド内においてサブフ
ィールド終了直前にアドレス走査ドライバ6は、0Vを
アドレス線A1 〜Amに供給してEL素子をリセットす
る。
【0017】図5は発光パネル10におけるアドレス線
1 〜Amのうちの1つのアドレス線Aiとデータ線B1
〜Bnのうちの1つのデータ線Bjとが交差する位置に設
けられたEL素子Ei,jを含む発光回路10i,jを示して
いる。発光回路10i,jはEL素子Ei,jの他に、Pch
(チャンネル)のMOSFET11、NchのMOSFE
T12及びコンデンサ13を備えている。アドレス線A
iにはEL素子Ei ,jのアノードとFET11のゲートと
が接続されている。データ線BjにはFET11のソー
スが接続されている。FET11のドレインにはFET
12のゲートが接続され、その接続ラインはコンデンサ
13を介してアース接続されている。EL素子Ei,j
カソードにはFET12のソースが接続されており、F
ET12のドレインはアース接続されている。
【0018】アドレス線Aiはアドレス走査ドライバ6
内のスイッチ6iに接続されており、スイッチ6iは上記
した発光電位Ve、逆バイアス電位−Va及び0Vのア
ース電位のいずれか1の電位を選択的にアドレス線Ai
に供給する。また、データ線Bjはデータドライバ7内
のスイッチ7jに接続されており、スイッチ7jは正電位
L及び0Vのアース電位のいずれか一方の電位をデー
タ線Bjに供給する。スイッチ6i及び7jの切換は駆動
制御回路2からのタイミング信号に応じて行われる。
【0019】EL素子Ei,jが発光するサブフィールド
においては、アドレス線Aiの行がアドレス期間になる
と、スイッチ6iはアドレス線Aiに逆バイアス電位−V
aを供給する。すなわち、アドレス線Aiの選択は、負
電位−Vaのアドレッシングパルスの供給により行わ
れ、このときEL素子Ei,jのアノードに負電位−Va
が印加され、カソードはアース電位であることからEL
素子Ei,jは逆方向にバイアスされる。一方、データ線
jにはアドレス期間において正電位VLがスイッチ7j
を介して供給されるので、FET11はオンとなり、電
圧VLによってコンデンサ13が充電される。このとき
FET12のゲートにはコンデンサ13の端子電圧であ
る正電圧が印加される。
【0020】アドレス期間が終了して発光期間となる
と、スイッチ6iはアドレス線Aiに発光電位Veを供給
するので、FET11はオフとなるが、FET12はそ
のゲートにコンデンサ13の充電電圧が印加されるため
オン状態となる。よって、FET12のオンによりEL
素子Ei,jのカソードはアース電位に等しくなり、EL
素子Ei,jには発光電圧Veが順方向にて印加されるの
で電流が流れてEL素子Ei,jは発光状態となる。
【0021】発光期間が終了すると、スイッチ6iは0
Vのアース電位をアドレス線Aiに供給するので、EL
素子Ei,jの両端子間がほぼ0Vとなりリセット期間と
なる。かかる発光回路10i,jは第1サブフィールド〜
第8サブフィールド各々において同様に動作する。ま
た、発光パネル10の発光回路10i,j以外の発光回路
101,1〜10m,n(図示せず)各々においても発光回路
10i,jと同様に動作する。
【0022】なお、発光回路10i,jは図6に示すよう
に構成することもできる。図6の発光回路10i,jはE
L素子Ei,jの他に、NchのMOSFET16、Pc
hのMOSFET17及びコンデンサ18からなる。ア
ドレス線AiにはEL素子Ei,jのカソードとFET16
のゲートとが接続されている。データ線BjにはFET
16のソースが接続されている。FET16のドレイン
にはFET12のゲートが接続され、その接続ラインは
コンデンサ18を介してアース接続されている。EL素
子Ei,jのアノードにはFET12のドレインが接続さ
れており、FET12のソースはアース接続されてい
る。
【0023】アドレス線Aiに接続されたスイッチ6i
上記した発光電位−Ve、逆バイアス電位Va及び0V
のいずれか1の電位を選択的にアドレス線Aiに供給す
る。また、データ線Bjに接続されたスイッチ7jは電位
L及び0Vのいずれか一方の電位をデータ線Bjに供給
する。スイッチ6i及び7jの切換は駆動制御回路2から
のタイミング信号に応じて行われる。
【0024】この図6のEL素子Ei,jが発光するサブ
フィールドにおいては、アドレス線Aiの行がアドレス
期間になると、スイッチ6iはアドレス線Aiに逆バイア
ス電位Vaを供給する。このときEL素子Ei,jのカソ
ードには正電位Veが印加され、アノードはアース電位
であることからEL素子Ei,jは図5の場合と同様に逆
方向にバイアスされる。一方、データ線Bjにはアドレ
ス期間において正電位VLがスイッチ7jを介して供給さ
れるので、FET16はオンとなり、電圧VLによって
コンデンサ18が充電される。このときFET17のゲ
ートにはコンデンサ18の端子電圧である正電圧が印加
される。
【0025】アドレス期間が終了して発光期間となる
と、スイッチ6iはアドレス線Aiに発光電位−Veを供
給するので、FET16はオフとなるが、FET17は
そのゲートにコンデンサ18の充電電圧が印加されるた
めオン状態となる。よって、FET16のオンによりE
L素子Ei,jのアノードはアース電位に等しくなり、E
L素子Ei,jには発光電圧Veが順方向にて印加される
ので電流が流れてEL素子Ei,jは発光状態となる。
【0026】発光期間が終了すると、スイッチ6iは0
Vのアース電位をアドレス線Aiに供給するので、EL
素子Ei,jの両端子間がほぼ0Vとなりリセット期間と
なる。図7は本発明によるEL素子を用いた全面一斉表
示方式の駆動装置を示している。この駆動装置は、アク
ティブマトリックス型発光パネル20と、A/D変換器
21、駆動制御回路22、メモリ24、アドレス走査ド
ライバ26、データドライバ27及び電源回路28から
構成されている。
【0027】発光パネル20において、複数のEL素子
1,1〜Em,nは、アドレス線A1〜Am及びデータ線B1
〜Bnの複数の交差位置にマトリクス状に配置されてい
る。EL素子E1,1〜Em,n各々のアノードは電源線Cに
共通接続されている。アドレス走査ドライバ26は発光
パネル20のアドレス線A1〜Amに接続され、電位Vcc
及び0Vのアース電位のいずれか一方の電位をアドレス
線A1〜Am各々に個別に供給する。データドライバ27
は発光パネル20のデータ線B1 〜B nに接続され、正
電位VL及び0Vのいずれか一方の電位をデータ線B1
〜Bn各々に個別に供給する。電源回路28は電源線C
に接続され、発光電位Ve、逆バイアス電位−Va及び
0Vのアース電位のいずれか1の電位を電源線Cに供給
する。
【0028】A/D変換器21は、駆動制御回路22か
ら供給されるクロック信号に応じて、入力されたアナロ
グの入力映像信号をサンプリングしてこれを1画素毎に
対応したNビットの画素データDに変換し、これをメモ
リ24に供給する。メモリ24は、駆動制御回路22か
ら供給された書込信号に従って上記画素データDを順次
書き込む。かかる書込動作により発光パネル20におけ
る1画面(m行、n列)分の書き込みが終了すると、メ
モリ24は、駆動制御回路22から供給された読出信号
に応じてこの1画面分の画素データD11-mnを各ビット
桁毎に分割し、かつ第1行から第m行へと1行分毎に読
み出したものを駆動画素データビット群DB1〜DBn
して順次、データドライバ27に供給する。
【0029】駆動制御回路22は、上記入力映像信号中
における水平同期信号及び垂直同期信号に応じて、上記
A/D変換器1に対するクロック信号、及びメモリ4に
対する書込及び読出信号を発生する。更に、駆動制御回
路22は、上記入力映像信号における1フィールド期間
を8個のサブフィールドに分割し、各サブフィールド内
において各種駆動パルスを発光パネル10に印加すべき
タイミング信号をアドレス走査ドライバ26、データド
ライバ27及び電源回路28の各々に供給する。
【0030】各サブフィールドの動作は共通しているの
で、1サブフィールド分だけを説明すると、図8に示す
ように、1サブフィールドにおいてはアドレス線A1
mが全てアドレス期間となり、アドレス期間が終了す
ると、アドレス線A1〜Am全てが発光期間となる。発光
期間は1フィールド内において時間的に後に位置するサ
ブフィードほど長くなる。
【0031】アドレス走査ドライバ26は、アドレス期
間において0Vのアース電位を走査パルスSPとしてア
ドレス線A1から順番にアドレス線に供給する。アドレ
ス線Amに走査パルスを供給すると、アドレス期間は終
了して発光期間となる。また、アドレス走査ドライバ6
は、走査パルスSPの供給時以外においてはアドレス線
1〜Amを正電位Vccに維持する。
【0032】データドライバ27は、上記メモリ24か
ら順次読み出された駆動画素データビット群DB1〜D
n各々に対応した画素データパルス群DP1〜DPn
発生し、これらをアドレス期間において走査パルスSP
に同期してデータ線B1 〜Bnに順次印加して行く。な
お、データドライバ27は、駆動画素データビット群D
B中における1データビットが例えば論理レベル"0"で
ある場合には電圧VLの画素データパルスを発生する一
方、論理レベル"1"である場合には0Vの画素データパ
ルスを発生してデータ線B1〜Bnに印加する。すなわ
ち、データドライバ27は、この画素データパルスの1
行分(n個)を上記画素データパルス群DPとしてデータ
線B1〜Bnに印加するのである。
【0033】電源回路28はアドレス期間において逆バ
イアス電位−Vaを電源線Cに供給し、発光期間におい
ては発光電位Veを電源線Cに供給する。アドレス期間
に走査パルスSPが印加された"行"と、電圧VLの画素
データパルスが印加された"列"との交差部のEL素子に
のみ発光期間において発光電位Veによる電流が流れて
発光状態となる。一方、走査パルスSPが印加されたも
のの、0Vの画素データパルスが印加されたEL素子に
は発光期間において電流は流れず、非発光状態となる。
【0034】図9は1フィールド内における発光パネル
20の行方向(アドレス線A1 〜A m方向)についての
第1サブフィールド〜第8サブフィールド各々の時間的
位置を示している。各サブフィールド間において電源回
路28は、0Vのアース電位を電源線Cに供給してEL
素子をリセットする。図10は発光パネル20における
アドレス線A1〜Amのうちの1つのアドレス線Aiとデ
ータ線B1〜Bnのうちの1つのデータ線Bjとが交差す
る位置に設けられたEL素子Ei,jを含む発光回路20
i,jを示している。発光回路20i,jはEL素子Ei,j
他に、PchのMOSFET31、NchのMOSFE
T32及びコンデンサ33を備えている。アドレス線A
iにはFET31のゲートが接続されている。データ線
jにはFET31のソースが接続されている。FET
31のドレインにはFET32のゲートが接続され、そ
の接続ラインはコンデンサ33を介してアース接続され
ている。EL素子Ei,jのカソードにはFET32のソ
ースが接続されており、FET32のドレインはアース
接続されている。EL素子Ei,jのアノードは電源線C
に接続されている。
【0035】アドレス線Aiはアドレス走査ドライバ2
6内のスイッチ26iに接続されており、スイッチ26i
は上記した正電位Vcc及び0Vのアース電位のうちの一
方の電位をアドレス線Aiに供給する。また、データ線
jはデータドライバ27内のスイッチ27jに接続され
ており、スイッチ27jは正電位VL及び0Vのアース電
位のいずれか一方の電位をデータ線Bjに供給する。電
源線Cは電源回路28内のスイッチ28cに接続され、
スイッチ28cは発光電位Ve、逆バイアス電位−Va
及び0Vのアース電位のいずれか1の電位を電源線Cに
供給する。スイッチ26i、スイッチ27j及びスイッチ
28cの切換は駆動制御回路2からのタイミング信号に
応じて行われる。
【0036】EL素子Ei,jが発光するサブフィールド
においては、アドレス線Aiの行がアドレス期間になる
と、スイッチ26iはアース電位の走査パルスをアドレ
ス線Aiに供給する。その走査パルスの供給中におい
て、FET31がオンとなると共にデータ線Bjには正
電位VLがスイッチ27jを介して供給されるので、電圧
Lによってコンデンサ33が充電される。このときF
ET32のゲートにはコンデンサ33の端子電圧である
正電圧が印加される。電源線Cにはアドレス期間におい
てはスイッチ28cから逆バイアス電位−Vaが供給さ
れるので、EL素子Ei,jのアノードには逆バイアス電
位−Vaが印加される。
【0037】アドレス期間が終了して発光期間となる
と、スイッチ26iはアドレス線Aiに正電位Vccを供給
するので、FET31はオフとなる。一方、電源線Cを
介してEL素子Ei,jのアノードには発光期間にはスイ
ッチ28cから発光電位Veが供給され、FET32は
そのゲートにコンデンサ33の充電電圧が印加されてい
るためオン状態となる。よって、EL素子Ei,jには発
光電圧Veが順方向にて印加されるので電流が流れてE
L素子Ei,jは発光状態となる。
【0038】発光期間が終了すると、スイッチ28cは
0Vのアース電位を電源線Cに供給するので、EL素子
i,jの両端子間がほぼ0Vとなりリセット期間とな
る。かかる発光回路20i,jは第1サブフィールド〜第
8サブフィールド各々において同様に動作する。また、
発光パネル20の発光回路20i,j以外の発光回路20
1,1〜20m,n(図示せず)各々においても発光回路20
i,jと同様に動作する。
【0039】なお、発光回路20i,jは図11に示すよ
うに構成することもできる。図11の発光回路20i,j
はEL素子Ei,jの他に、NchのMOSFET46、
PchのMOSFET47及びコンデンサ48からな
る。アドレス線AiにはFET46のゲートとが接続さ
れている。データ線BjにはFET46のソースが接続
されている。FET46のドレインにはFET42のゲ
ートが接続され、その接続ラインはコンデンサ48を介
してアース接続されている。EL素子Ei,jのアノード
にはFET42のドレインが接続されており、FET4
2のソースはアース接続されている。
【0040】スイッチ26iは正電位Vcc及び0Vのア
ース電位のうちの一方の電位をアドレス線Aiに供給す
る。スイッチ27jは正電位VL及び0Vのアース電位の
いずれか一方の電位をデータ線Bjに供給する。スイッ
チ28cは発光電位−Ve、逆バイアス電位Va及び0
Vのアース電位のいずれか1の電位を電源線Cに供給す
る。スイッチ26i、スイッチ27j及びスイッチ28c
の切換は駆動制御回路2からのタイミング信号に応じて
行われる。
【0041】EL素子Ei,jが発光するサブフィールド
においては、アドレス線Aiの行がアドレス期間になる
と、スイッチ26iは正電位Vccの走査パルスをアドレ
ス線Aiに供給する。その走査パルスの供給中におい
て、FET41がオンとなると共にデータ線Bjには正
電位VLがスイッチ27jを介して供給されるので、電圧
Lによってコンデンサ43が充電される。このときF
ET42のゲートにはコンデンサ43の端子電圧である
正電圧が印加される。電源線Cにはアドレス期間におい
てはスイッチ28cから逆バイアス電位Vaが供給され
るので、EL素子Ei,jのカソードには逆バイアス電位
Vaが印加される。すなわち、アドレス期間においては
発光パネル20内の全てのEL素子Ei,jが逆方向にバ
イアスされる。
【0042】アドレス期間が終了して発光期間となる
と、スイッチ26iはアドレス線Aiに0Vのアース電位
を供給するので、FET41はオフとなる。一方、電源
線Cを介してEL素子Ei,jのカソードには発光期間に
はスイッチ28cから発光電位−Veが供給され、FE
T42はそのゲートにコンデンサ43の充電電圧が印加
されているためオン状態となる。よって、EL素子E
i,jには発光電圧Veが順方向にて印加されるので電流
が流れてEL素子Ei,jは発光状態となる。
【0043】発光期間が終了すると、スイッチ28cは
0Vのアース電位を電源線Cに供給するので、EL素子
i,jの両端子間がほぼ0Vとなりリセット期間とな
る。かかる発光回路20i,jは第1サブフィールド〜第
8サブフィールド各々において同様に動作する。また、
発光パネル20の発光回路20i,j以外の発光回路20
1,1〜20m,n(図示せず)各々においても発光回路20
i,jと同様に動作する。
【0044】なお、上記した各実施例においては、アド
レス期間においてはそれに続く発光期間に発光させるE
L素子に逆バイアス電圧が印加されるが、発光させない
EL素子にも逆バイアス電圧を印加しても良い。上記し
た実施例においては、輝度調整を時間変調方式(サブフ
ィールド方式)で行う装置を示したが、次に、電流変調
方式で輝度調整を行う駆動装置について説明する。
【0045】図12は電流変調方式で輝度調整を行う駆
動装置を示している。この駆動装置は図2の装置と同様
に線順次発光方式の発光を行うものであり、図12に示
すように、アクティブマトリックス型発光パネル10、
レベル変換回路51、駆動制御回路52、アドレス走査
ドライバ53及びデータドライバ54から構成されてい
る。
【0046】アクティブマトリックス型発光パネル10
は図13に示すように、図2に示したものと同一の構成
を有する。レベル変換回路51は入力映像信号の輝度レ
ベルを検出してその輝度レベルに応じた電圧信号を発光
パネル10のデータ線B1 〜Bnに対応させてデータド
ライバ54に供給する。なお、図13は発光パネル10
におけるアドレス線A1 〜Amのうちの1つのアドレス
線Aiとデータ線B1 〜Bnのうちの1つのデータ線Bj
とが交差する位置に設けられたEL素子Ei,jを含む発
光回路10i,jを示している。
【0047】アドレス走査ドライバ53は発光パネル1
0のアドレス線A1 〜Amに接続され、発光閾値Vthを
超える発光電位Ve及び逆バイアス電位−Vaのいずれ
か1の電位をアドレス線A1 〜Am各々に個別に供給す
るスイッチを備えている。図13ではスイッチ6iが上
記した発光電位Ve及び逆バイアス電位−Vaのいずれ
か1の電位を選択的にアドレス線Aiに供給する。スイ
ッチ6iの切換は駆動制御回路52からのタイミング信
号に応じて行われる。
【0048】データドライバ54は発光パネル10のデ
ータ線B1 〜Bn毎にサンプルホールド回路(図13の
55j)を有している。サンプルホールド回路各々はス
イッチとコンデンサとからなり、レベル変換回路51か
ら輝度レベルに対応する電圧信号が供給されるように構
成されている。サンプルホールド回路の出力が対応する
データ線B1 〜Bnに接続されている。
【0049】駆動制御回路52は、上記入力映像信号中
における水平同期信号及び垂直同期信号に応じて、入力
映像信号における1フィールド期間内において各種駆動
パルスを発光パネル10に印加すべきタイミング信号を
アドレス走査ドライバ53及びデータドライバ54の各
々に供給する。1フィールド期間内においては、図14
に示すようにアドレス線A1から順にアドレス期間とな
り、そのアドレス期間の開始はアドレス線Amに向かっ
て各アドレス線毎に所定期間だけ遅れる。アドレス走査
ドライバ53は、アドレス期間において逆バイアス電位
−Vaを走査パルスSPとしてアドレス線に供給する。
アドレス期間が終了すると、発光期間となり、アドレス
走査ドライバ53は、発光電位Veをアドレス線に供給
する。1フィールド内において各アドレス線毎のアドレ
ス期間は同一の長さであり、発光期間も同一の長さであ
る。
【0050】データドライバ54においては、レベル変
換回路51から順次読み出されたデータ線B1 〜Bn
々に対応した電圧信号をサンプルホールド回路に供給し
て保持させる。サンプルホールド回路55jのスイッチ
56jはアドレス期間の直前に一時的にオンとなり、コ
ンデンサ57jに電圧信号を保持させる。このスイッチ
56jのオンオフは駆動制御回路52から供給されるタ
イミング信号に応じて制御される。アドレス期間になっ
たデータ線にはサンプルホールド回路55jのコンデン
サ57jの保持レベルが印加され、これが画素データパ
ルスとなる。
【0051】この際、走査パルスSPが印加された"行"
と、保持レベルの画素データパルスが印加された"列"と
の交差部のEL素子にのみ発光期間において電流が流れ
て発光状態となる。一方、走査パルスSPが印加された
ものの、保持レベルが0Vの画素データパルスが印加さ
れたEL素子には発光期間において電流は流れず、非発
光状態となる。
【0052】図13の発光回路10i,jのEL素子Ei,j
が発光するフィールドにおいては、アドレス線Aiの行
がアドレス期間になる直前にスイッチ56jがオンとな
り、レベル変換回路51から供給された輝度レベルに対
応する正電圧の電圧信号がコンデンサ57jに保持さ
れ、その後、スイッチ56jは直ちにオフとなる。アド
レス線Aiの行がアドレス期間になると、スイッチ6i
アドレス線Aiに逆バイアス電位−Vaを供給する。こ
のときEL素子Ei,jのアノードに負電位−Vaが印加
され、カソードはアース電位であることからEL素子E
i,jは逆方向にバイアスされる。一方、データ線Bjには
アドレス期間においてコンデンサ57jに保持されてい
る電圧信号が供給されるので、FET11はオンとな
り、電圧信号によってコンデンサ13が充電される。こ
のときFET12のゲートにはコンデンサ13の端子電
圧である正電圧が印加される。
【0053】アドレス期間が終了して発光期間となる
と、スイッチ6iはアドレス線Aiに発光電位Veを供給
するので、FET11はオフとなるが、FET12はそ
のゲートにコンデンサ13の充電電圧が印加されるため
オン状態又は能動状態となる。FET12はゲートへの
印加電圧、すなわち輝度レベルに応じてオン状態又は能
動状態となる。
【0054】FET12のオンの場合にはEL素子E
i,jのカソードはアース電位に等しくなり、EL素子E
i,jには発光電圧Veが順方向にて印加されるので電流
が流れてEL素子Ei,jは発光状態となる。また、能動
状態の場合にはコンデンサ13の充電電圧に応じた電流
がEL素子Ei,j及びFET12のソース・ドレイン間
には流れるので、EL素子Ei,jは映像信号の輝度レベ
ルに応じた輝度で発光することとなる。
【0055】かかる電流変調方式の駆動装置の発光回路
10i,jは図15に示すように構成することもできる。
発光回路10i,jは図6に示したように、EL素子Ei,j
の他に、NchのMOSFET16、PchのMOSF
ET17及びコンデンサ18からなる。アドレス線Ai
に接続されたスイッチ6iは上記した発光電位−Ve及
び逆バイアス電位Vaのいずれか1の電位を選択的にア
ドレス線Aiに供給する。
【0056】この図15のEL素子Ei,jが発光するフ
ィールドにおいては、アドレス線Aiの行がアドレス期
間になる直前にスイッチ56jがオンとなり、レベル変
換回路51から供給された正電圧の電圧信号がコンデン
サ57jに保持され、その後、スイッチ56jは直ちにオ
フとなる。アドレス線Aiの行がアドレス期間になる
と、スイッチ6iはアドレス線Aiに逆バイアス電位Va
を供給する。このときEL素子Ei,jのカソードに正電
位Veが印加され、アノードはアース電位であることか
らEL素子Ei,jは逆方向にバイアスされる。一方、デ
ータ線Bjにはアドレス期間において正電位の電圧信号
が供給されるので、FET16はオンとなり、電圧信号
によってコンデンサ18が充電される。このときFET
17のゲートにはコンデンサ18の端子電圧である正電
圧が印加される。
【0057】アドレス期間が終了して発光期間となる
と、スイッチ6iはアドレス線Aiに発光電位−Veを供
給するので、FET16はオフとなるが、FET17は
そのゲートにコンデンサ18の充電電圧が印加されるた
めオン状態又は能動状態となる。FET17はゲートへ
のコンデンサ18からの印加電圧、すなわち輝度レベル
に応じてオン状態又は能動状態となる。
【0058】FET17のオンの場合には、EL素子E
i,jのアノードはアース電位に等しくなり、EL素子E
i,jには発光電圧Veが順方向にて印加されるので電流
が流れてEL素子Ei,jは発光状態となる。また、能動
状態の場合にはコンデンサ18の充電電圧に応じた電流
がEL素子Ei,j及びFET17のソース・ドレイン間
には流れるので、EL素子Ei,jは映像信号の輝度レベ
ルに応じた輝度で発光することとなる。
【0059】
【発明の効果】以上の如く、本発明によれば、アドレス
期間にアクティブマトリックス型発光パネルの各EL素
子に逆バイアス電圧を印加させることができ、この結
果、EL素子の寿命を延ばすことができる。
【図面の簡単な説明】
【図1】EL素子の等価回路を示す回路図である。
【図2】本発明による線順次表示方式の駆動装置を示す
ブロック図である。
【図3】図2の装置の1サブフィールドにおけるアドレ
ス期間及び発光期間を示す図である。
【図4】線順次表示方式の場合の1フィールドにおける
各サブフィールドの分割を示す図である。
【図5】図2の発光パネル上の1つの発光回路例を示す
回路図である。
【図6】図2の発光パネル上の1つの発光回路の他の例
を示す回路図である。
【図7】本発明による全面一斉表示方式の駆動装置を示
すブロック図である。
【図8】図7の装置の1サブフィールドにおけるアドレ
ス期間及び発光期間を示す図である。
【図9】全面一斉表示方式の場合の1フィールドにおけ
る各サブフィールドの分割を示す図である。
【図10】図7の発光パネル上の1つの発光回路例を示
す回路図である。
【図11】図7の発光パネル上の1つの発光回路の他の
例を示す回路図である。
【図12】電流変調方式で輝度調整を行う駆動装置を示
すブロック図である。
【図13】図12の発光パネル上の1つの発光回路例を
示す回路図である。
【図14】図12の装置の1フィールドにおけるアドレ
ス期間及び発光期間を示す図である。
【図15】図12の発光パネル上の1つの発光回路の他
の例を示す回路図である。
【符号の説明】
4,24 メモリ 6,26,53 アドレス走査ドライバ 7,27,54 データドライバ 10,20 発光パネル 28 電源回路 A1 〜Am アドレス線 B1 〜Bn データ線 Ei,j EL素子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成13年1月30日(2001.1.3
0)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正内容】
【0012】駆動制御回路2は、上記入力映像信号中に
おける水平同期信号及び垂直同期信号に応じて、上記A
/D変換器1に対するクロック信号、及びメモリ4に対
する書込及び読出信号を発生する。更に、駆動制御回路
2は、上記入力映像信号における1フィールド期間を8
個のサブフィールドに分割し、各サブフィールド内にお
いて各種駆動パルスを発光パネル10に印加すべきタイ
ミング信号をアドレス走査ドライバ6及びデータドライ
バ7の各々に供給する。このフィールドのサブフィール
ドへの分割は、25階調の表示をするためであり、各
サブフィールドの輝度の相対比が1,2,4,8,1
6,32,64,128となるように設定され、それら
のサブフィールドの選択的組み合わせにより256階調
が実現される。なお、1フィールド期間を8サブフィー
ルド以外の数のサブフィールドに分割しても良い。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0039
【補正方法】変更
【補正内容】
【0039】なお、発光回路20i,jは図11に示すよ
うに構成することもできる。図11の発光回路20i,j
はEL素子Ei,jの他に、NchのMOSFET46、
PchのMOSFET47及びコンデンサ48からな
る。アドレス線AiにはFET46のゲート接続され
ている。データ線BjにはFET46のソースが接続さ
れている。FET46のドレインにはFET42のゲー
トが接続され、その接続ラインはコンデンサ48を介し
てアース接続されている。EL素子Ei,jのアノードに
はFET42のドレインが接続されており、FET42
のソースはアース接続されている。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0042
【補正方法】変更
【補正内容】
【0042】アドレス期間が終了して発光期間となる
と、スイッチ26iはアドレス線Aiに0Vのアース電位
を供給するので、FET4はオフとなる。一方、電源
線Cを介してEL素子Ei,jのカソードには発光期間に
はスイッチ28cから発光電位−Veが供給され、FE
T4はそのゲートにコンデンサ43の充電電圧が印加
されているためオン状態となる。よって、EL素子E
i,jには発光電圧Veが順方向にて印加されるので電流
が流れてEL素子Ei,jは発光状態となる。

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 マトリックス状に配置され各々が極性を
    有する複数の容量性発光素子と前記複数の容量性発光素
    子各々を個別に駆動する駆動素子とを含むアクティブマ
    トリックス型発光パネルの駆動装置であって、 入力映像データの同期タイミングに応じて前記複数の容
    量性発光素子各々に対するアドレス期間と発光期間とを
    繰り返し設定する設定手段と、 前記アドレス期間に前記入力映像データに応じて前記複
    数の容量性発光素子のうちの発光させるべき発光素子に
    対応する駆動素子を指定し、その指定した駆動素子を前
    記アドレス期間に続く前記発光期間にオンさせるオン保
    持手段と、 前記発光期間に前記指定した駆動素子を介して前記発光
    させるべき発光素子に順方向の極性にて発光電圧を印加
    する電圧印加手段と、を備え、 前記電圧印加手段は、前記アドレス期間内に前記複数の
    容量性発光素子のうちの少なくとも前記発光させるべき
    発光素子に前記順方向とは逆方向の極性にてバイアス電
    圧を印加することを特徴とする駆動装置。
  2. 【請求項2】 前記電圧印加手段は、前記発光させるべ
    き発光素子に前記バイアス電圧を前記対応する駆動素子
    を介して印加することを特徴とする請求項1記載の駆動
    装置。
  3. 【請求項3】 前記設定手段は、前記複数の容量性発光
    素子に対して前記発光パネルの各行毎に前記アドレス期
    間及び前記発光期間を各々設定することを特徴とする請
    求項1記載の駆動装置。
  4. 【請求項4】 前記発光パネルにおいて前記複数の容量
    性発光素子各々の陽極はアドレス線に接続され、 前記駆動素子は、前記複数の容量性発光素子の陰極にソ
    ースが接続され、ドレインがアース接続されたNチャン
    ネルのFETからなり、 前記オン保持手段は、前記アドレス線にゲートが接続さ
    れ、ソースがデータ線に接続され、ドレインが前記Nチ
    ャンネルのFETのゲートに接続されたPチャンネルの
    FETと、前記前記NチャンネルのFETのゲートの接
    続ラインとアースとの間に接続されたコンデンサと、か
    らなり、 前記電圧印加手段は、前記アドレス期間に前記アドレス
    線とアースとの間に前記アドレス線側が負電位となるよ
    うに前記バイアス電圧を印加し、前記発光期間に前記ア
    ドレス線とアースとの間に前記アドレス線側が正電位と
    なるように前記発光電圧を印加する第1スイッチと、 前記発光素子を発光させる場合に前記アドレス期間に前
    記データ線とアースとの間に前記データ線側が正電位と
    なるように所定電圧を印加し、前記発光期間に前記デー
    タ線とアースとの間にゼロ電圧を印加する第2スイッチ
    と、を有し、前記アドレス期間に前記所定電圧の印加に
    よって前記PチャンネルのFETを介して前記コンデン
    サに充電電流が流れ、その結果、それに続く前記発光期
    間に前記コンデンサの端子電圧によって前記Nチャンネ
    ルのFETがオンとなり、前記発光させるべき発光素子
    に前記発光電圧が印加されることを特徴とする請求項1
    又は3記載の駆動装置。
  5. 【請求項5】 前記発光パネルにおいて前記複数の容量
    性発光素子各々の陽極はアドレス線に接続され、 前記駆動素子は、前記複数の容量性発光素子の陰極にド
    レインが接続され、ソースがアース接続されたPチャン
    ネルのFETからなり、 前記オン保持手段は、前記アドレス線にゲートが接続さ
    れ、ソースがデータ線に接続され、ドレインが前記Pチ
    ャンネルのFETのゲートに接続されたNチャンネルの
    FETと、前記前記PチャンネルのFETのゲートの接
    続ラインとアースとの間に接続されたコンデンサと、か
    らなり、 前記電圧印加手段は、前記アドレス期間に前記アドレス
    線とアースとの間に前記アドレス線側が正電位となるよ
    うに前記バイアス電圧を印加し、前記発光期間に前記ア
    ドレス線とアースとの間に前記アドレス線側が負電位と
    なるように前記発光電圧を印加する第1スイッチと、 前記発光素子を発光させる場合に前記アドレス期間に前
    記データ線とアースとの間に前記データ線側が正電位と
    なるように所定電圧を印加し、前記発光期間に前記デー
    タ線とアースとの間にゼロ電圧を印加する第2スイッチ
    と、を有し、前記アドレス期間に前記所定電圧の印加に
    よって前記NチャンネルのFETを介して前記コンデン
    サに充電電流が流れ、その結果、それに続く前記発光期
    間に前記コンデンサの端子電圧によって前記Pチャンネ
    ルのFETがオンとなり、前記発光させるべき発光素子
    に前記発光電圧が印加されることを特徴とする請求項1
    又は3記載の駆動装置。
  6. 【請求項6】 前記設定手段は、前記複数の容量性発光
    素子に対して前記発光パネルの各行同時の前記アドレス
    期間及び前記発光期間を各々設定することを特徴とする
    請求項1記載の駆動装置。
  7. 【請求項7】 前記駆動素子は、前記複数の容量性発光
    素子の陰極にソースが接続され、ドレインがアース接続
    されたNチャンネルのFETからなり、 前記オン保持手段は、前記アドレス線にゲートが接続さ
    れ、ソースがデータ線に接続され、ドレインが前記Nチ
    ャンネルのFETのゲートに接続されたPチャンネルの
    FETと、前記前記NチャンネルのFETのゲートの接
    続ラインとアースとの間に接続されたコンデンサと、か
    らなり、 前記電圧印加手段は、前記アドレス期間に前記アドレス
    線とアースとの間にゼロ電圧を印加し、前記発光期間に
    前記アドレス線とアースとの間に前記アドレス線側が正
    電位となるように第1所定電圧を印加する第1スイッチ
    と、 前記発光素子を発光させる場合に前記アドレス期間に前
    記データ線とアースとの間に前記データ線側が正電位と
    なるように第2所定電圧を印加し、前記発光期間に前記
    データ線とアースとの間にゼロ電圧を印加する第2スイ
    ッチと、 前記アドレス期間に前記複数の容量性発光素子各々の陽
    極とアースとの間にその陽極側が負電位となるように前
    記バイアス電圧を印加し、前記発光期間に前記複数の容
    量性発光素子各々の陽極とアースとの間にその陽極側が
    正電位となるように前記発光電圧を印加する第3スイッ
    チと、を有し、前記アドレス期間に前記第2所定電圧の
    印加によって前記PチャンネルのFETを介して前記コ
    ンデンサに充電電流が流れ、その結果、それに続く前記
    発光期間に前記コンデンサの端子電圧によって前記Nチ
    ャンネルのFETがオンとなり、前記発光させるべき発
    光素子に前記発光電圧が印加されることを特徴とする請
    求項1又は6記載の駆動装置。
  8. 【請求項8】 前記駆動素子は、前記複数の容量性発光
    素子の陽極にドレインが接続され、ソースがアース接続
    されたPチャンネルのFETからなり、 前記オン保持手段は、前記アドレス線にゲートが接続さ
    れ、ソースがデータ線に接続され、ドレインが前記Pチ
    ャンネルのFETのゲートに接続されたNチャンネルの
    FETと、前記前記PチャンネルのFETのゲートの接
    続ラインとアースとの間に接続されたコンデンサと、か
    らなり、 前記電圧印加手段は、前記アドレス期間に前記アドレス
    線とアースとの間に前記アドレス線側が正電位となるよ
    うに第1所定電圧を印加し、前記発光期間に前記アドレ
    ス線とアースとの間にゼロ電圧を印加する第1スイッチ
    と、 前記発光素子を発光させる場合に前記アドレス期間に前
    記データ線とアースとの間に前記データ線側が正電位と
    なるように第2所定電圧を印加し、前記発光期間に前記
    データ線とアースとの間にゼロ電圧を印加する第2スイ
    ッチと、 前記アドレス期間に前記複数の容量性発光素子各々の陽
    極とアースとの間にその陰極側が正電位となるように前
    記バイアス電圧を印加し、前記発光期間に前記複数の容
    量性発光素子各々の陰極とアースとの間にその陰極側が
    負電位となるように前記発光電圧を印加する第3スイッ
    チと、を有し、前記アドレス期間に前記第2所定電圧の
    印加によって前記NチャンネルのFETを介して前記コ
    ンデンサに充電電流が流れ、その結果、それに続く前記
    発光期間に前記コンデンサの端子電圧によって前記Pチ
    ャンネルのFETがオンとなり、前記発光させるべき発
    光素子に前記発光電圧が印加されることを特徴とする請
    求項1又は6記載の駆動装置。
  9. 【請求項9】 マトリックス状に配置され各々が極性を
    有する複数の容量性発光素子と前記複数の容量性発光素
    子各々を個別に駆動する能動素子とを含むアクティブマ
    トリックス型発光パネルの駆動装置であって、 入力映像データの同期タイミングに応じて前記複数の容
    量性発光素子各々に対するアドレス期間と発光期間とを
    繰り返し設定する設定手段と、 前記アドレス期間の直前に前記入力映像データの輝度レ
    ベルに対応する輝度電圧を受け入れて保持して前記アド
    レス期間にその輝度電圧に応じて前記複数の容量性発光
    素子のうちの発光させるべき発光素子に対応する能動素
    子を指定する指定手段と、 前記指定された能動素子を前記アドレス期間に続く前記
    発光期間に前記輝度電圧に応じて能動状態又はオン状態
    にさせる保持手段と、 前記発光期間に前記指定された駆動素子を介して前記発
    光させるべき発光素子に順方向の極性にて発光電圧を印
    加する電圧印加手段と、を備え、 前記電圧印加手段は、前記アドレス期間内に前記複数の
    容量性発光素子のうちの少なくとも前記発光させるべき
    発光素子に前記順方向とは逆方向の極性にてバイアス電
    圧を印加することを特徴とする駆動装置。
  10. 【請求項10】 前記設定手段は、前記複数の容量性発
    光素子に対して前記発光パネルの各行毎に前記アドレス
    期間及び前記発光期間を各々設定することを特徴とする
    請求項9記載の駆動装置。
  11. 【請求項11】 前記発光パネルにおいて前記複数の容
    量性発光素子各々の陽極はアドレス線に接続され、 前記能動素子は、前記複数の容量性発光素子の陰極にソ
    ースが接続され、ドレインがアース接続されたNチャン
    ネルのFETからなり、 前記指定手段は、前記アドレス期間の直前に前記入力映
    像データの輝度レベルに対応する輝度電圧を受け入れて
    前記アドレス期間においてデータ線に保持電圧を印加す
    るサンプルホールド回路からなり、 前記保持手段は、前記アドレス線にゲートが接続され、
    ソースがデータ線に接続され、ドレインが前記Nチャン
    ネルのFETのゲートに接続されたPチャンネルのFE
    Tと、前記前記NチャンネルのFETのゲートの接続ラ
    インとアースとの間に接続されたコンデンサと、からな
    り、 前記電圧印加手段は、前記アドレス期間に前記アドレス
    線とアースとの間に前記アドレス線側が負電位となるよ
    うに前記バイアス電圧を印加し、前記発光期間に前記ア
    ドレス線とアースとの間に前記アドレス線側が正電位と
    なるように前記発光電圧を印加するスイッチと、 前記アドレス期間に前記サンプルホールド回路の保持電
    圧の印加によって前記PチャンネルのFETを介して前
    記コンデンサに充電電流が流れ、その結果、それに続く
    前記発光期間に前記コンデンサの端子電圧によって前記
    NチャンネルのFETがオン又は能動状態となり、前記
    発光させるべき発光素子に前記NチャンネルのFETを
    介して前記発光電圧が印加されることを特徴とする請求
    項9又は10記載の駆動装置。
  12. 【請求項12】 前記発光パネルにおいて前記複数の容
    量性発光素子各々の陽極はアドレス線に接続され、 前記駆動素子は、前記複数の容量性発光素子の陰極にド
    レインが接続され、ソースがアース接続されたPチャン
    ネルのFETからなり、 前記指定手段は、前記アドレス期間の直前に前記入力映
    像データの輝度レベルに対応する輝度電圧を受け入れて
    前記アドレス期間においてデータ線に保持電圧を印加す
    るサンプルホールド回路からなり、 前記保持手段は、前記アドレス線にゲートが接続され、
    ソースがデータ線に接続され、ドレインが前記Pチャン
    ネルのFETのゲートに接続されたNチャンネルのFE
    Tと、前記前記PチャンネルのFETのゲートの接続ラ
    インとアースとの間に接続されたコンデンサと、からな
    り、 前記電圧印加手段は、前記アドレス期間に前記アドレス
    線とアースとの間に前記アドレス線側が正電位となるよ
    うに前記バイアス電圧を印加し、前記発光期間に前記ア
    ドレス線とアースとの間に前記アドレス線側が負電位と
    なるように前記発光電圧を印加する第1スイッチと、 前記アドレス期間に前記サンプルホールド回路の保持電
    圧の印加によって前記NチャンネルのFETを介して前
    記コンデンサに充電電流が流れ、その結果、それに続く
    前記発光期間に前記コンデンサの端子電圧によって前記
    PチャンネルのFETがオン又は能動状態となり、前記
    発光させるべき発光素子に前記PチャンネルのFETを
    介して前記発光電圧が印加されることを特徴とする請求
    項9又は10記載の駆動装置。
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