JP2571766B2 - マトリクス表示パネル - Google Patents
マトリクス表示パネルInfo
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- scanning
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- pulse
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Description
【発明の詳細な説明】 〔概要〕 本発明はマトリクス表示パネルの駆動方法において、 走査側駆動回路のスイッチング素子を駆動する場合に
比較的高電圧を印加することから高耐圧の高価なスイッ
チング素子を必要とする問題点を解決するため、 走査側駆動回路のスイッチング素子に駆動電圧パルス
を印加する前に予めペデスタル電圧を印加しておくこと
により、 耐圧の低い安価なスイッチング素子で構成し得るよう
にしたものである。
比較的高電圧を印加することから高耐圧の高価なスイッ
チング素子を必要とする問題点を解決するため、 走査側駆動回路のスイッチング素子に駆動電圧パルス
を印加する前に予めペデスタル電圧を印加しておくこと
により、 耐圧の低い安価なスイッチング素子で構成し得るよう
にしたものである。
本発明はマトリクス表示パネル、特に、薄膜ELマトリ
クス表示パネルの駆動方法に関する。このようなマトリ
クス表示パネルはOA機器の端末機やパーソナルコンピュ
ータ等の表示部等に適用されることが期待されており、
表示パネルの低価格化及び長寿命化を含めた長期信頼性
が必要である。
クス表示パネルの駆動方法に関する。このようなマトリ
クス表示パネルはOA機器の端末機やパーソナルコンピュ
ータ等の表示部等に適用されることが期待されており、
表示パネルの低価格化及び長寿命化を含めた長期信頼性
が必要である。
第６図は従来の一例の駆動回路のブロック図を示す。
同図中、１は走査側駆動回路で、レベル変換回路、シフ
トレジスタ、ラッチ回路、プルオンリドライバにて構成
され、走査データ信号、クロック信号、ラッチ信号、ス
トローブ信号からなる走査側制御信号を供給される一
方、走査側スイッチ切換信号によるスイッチSW1〜SW3の
切換えによって走査パルス電圧−VS、リフレッシュパル
ス電圧＋VRを印加されることにより、第８図（Ｂ）〜
（Ｄ）に示す走査側パルスS1,S2…,SNが取出され、この
走査側パルスはELマトリクス表示パネル２の各走査側電
極に印加される。
同図中、１は走査側駆動回路で、レベル変換回路、シフ
トレジスタ、ラッチ回路、プルオンリドライバにて構成
され、走査データ信号、クロック信号、ラッチ信号、ス
トローブ信号からなる走査側制御信号を供給される一
方、走査側スイッチ切換信号によるスイッチSW1〜SW3の
切換えによって走査パルス電圧−VS、リフレッシュパル
ス電圧＋VRを印加されることにより、第８図（Ｂ）〜
（Ｄ）に示す走査側パルスS1,S2…,SNが取出され、この
走査側パルスはELマトリクス表示パネル２の各走査側電
極に印加される。
一方、３はデータ側駆動回路で、シフトレジスタ、ラ
ッチ回路、プッシュプルドライバにて構成され、データ
信号、クロック信号、ラッチ信号、ストローブ信号から
なるデータ制御信号を供給されることによってデータ側
パルスが取出され、このデータ側パルスはELマトリクス
表示パネル２の各データ側電極に印加される。
ッチ回路、プッシュプルドライバにて構成され、データ
信号、クロック信号、ラッチ信号、ストローブ信号から
なるデータ制御信号を供給されることによってデータ側
パルスが取出され、このデータ側パルスはELマトリクス
表示パネル２の各データ側電極に印加される。
ここで、例えばマトリクス表示パネル２のｉ番目のデ
ータ側電極に走査側１番目〜Ｎ番目まで全てデータ側パ
ルスDi（大８図（Ａ））が印加されてその他のデータ側
電極にはデータ側パルスが印加されない場合、ｉ番目の
データ電極上の絵素には第８図（Ｅ）〜（Ｇ）に示す駆
動電圧Di−S1,Di−S2,…,Di−SNが印加される。第８図
（Ｅ）〜（Ｇ）中、＋VAは走査側パルスとデータ側パル
スとの重畳によって得られる発光選択電圧（駆動電
圧）、−VRはリフレッシュ電圧であり、第８図（Ｅ）〜
（Ｇ）中、＋VMはｉ番目のデータ側パルスDiによって生
じる正極性半選択電圧である。
ータ側電極に走査側１番目〜Ｎ番目まで全てデータ側パ
ルスDi（大８図（Ａ））が印加されてその他のデータ側
電極にはデータ側パルスが印加されない場合、ｉ番目の
データ電極上の絵素には第８図（Ｅ）〜（Ｇ）に示す駆
動電圧Di−S1,Di−S2,…,Di−SNが印加される。第８図
（Ｅ）〜（Ｇ）中、＋VAは走査側パルスとデータ側パル
スとの重畳によって得られる発光選択電圧（駆動電
圧）、−VRはリフレッシュ電圧であり、第８図（Ｅ）〜
（Ｇ）中、＋VMはｉ番目のデータ側パルスDiによって生
じる正極性半選択電圧である。
第８図（Ｅ）〜（Ｇ）において、所定の絵素は発光選
択電圧＋VA及びリフレッシュ電圧−VRを印加されること
によって発光する。この場合、発光選択電圧＋VA印加に
よる発光によって分極電荷を生じた場合のみリフレッシ
ュ電圧−VR印加によって再発光する。この動作は１フレ
ーム（16.7ms）毎に繰り返される。
択電圧＋VA及びリフレッシュ電圧−VRを印加されること
によって発光する。この場合、発光選択電圧＋VA印加に
よる発光によって分極電荷を生じた場合のみリフレッシ
ュ電圧−VR印加によって再発光する。この動作は１フレ
ーム（16.7ms）毎に繰り返される。
第７図は従来の一例の駆動回路の一部の回路図を示
し、同図中、第６図と同一構成部分には同一番号、同一
符号を付す。走査側駆動回路１はＮチャンネルのFETの
プルオンリドライバにて構成され、走査側制御信号によ
って第８図（Ｂ）〜（Ｄ）に示す走査側パルスS1,S2,
…,SNを出力する。この場合、走査制御スイッチ切換信
号の所定タイミングに応じ、スイッチSW1,SW2,SW3がオ
ン，オフされ、上記リフレッシュパルス（＋VR）（＋21
0V），走査パルス（−VS）（−160V），アースレベルが
得られる。
し、同図中、第６図と同一構成部分には同一番号、同一
符号を付す。走査側駆動回路１はＮチャンネルのFETの
プルオンリドライバにて構成され、走査側制御信号によ
って第８図（Ｂ）〜（Ｄ）に示す走査側パルスS1,S2,
…,SNを出力する。この場合、走査制御スイッチ切換信
号の所定タイミングに応じ、スイッチSW1,SW2,SW3がオ
ン，オフされ、上記リフレッシュパルス（＋VR）（＋21
0V），走査パルス（−VS）（−160V），アースレベルが
得られる。
一方、データ側駆動回路３はＮチャンネル及びＰチャ
ンネルのFETのプッシュプルドライバにて構成され、デ
ータ側制御信号によって例えば第８図（Ａ）に示すデー
タ側パルスDiを出力する。
ンネルのFETのプッシュプルドライバにて構成され、デ
ータ側制御信号によって例えば第８図（Ａ）に示すデー
タ側パルスDiを出力する。
ここで、走査側駆動回路１のプルオンリドライバのFE
TQ1〜QNの耐圧について考えてみる。走査側パルスを出
力する場合、FETQ1〜QN各ソースにはスイッチSW3によっ
て−160Vの電位が印加される。例えば、スキャン側パル
スS1を出力する場合、FETQ1はオンになっていてソース
・ドレイン間電圧は零とみなし得るので特に問題はない
が、オフになっている他のFETQ2〜QNのドレインは零に
なっているのでこのFETのソース・ドレイン間には電圧1
60Vが印加される。
TQ1〜QNの耐圧について考えてみる。走査側パルスを出
力する場合、FETQ1〜QN各ソースにはスイッチSW3によっ
て−160Vの電位が印加される。例えば、スキャン側パル
スS1を出力する場合、FETQ1はオンになっていてソース
・ドレイン間電圧は零とみなし得るので特に問題はない
が、オフになっている他のFETQ2〜QNのドレインは零に
なっているのでこのFETのソース・ドレイン間には電圧1
60Vが印加される。
即ち、一般に、FETのソース・ドレイン間には等価ダ
イオードが図示の向きで接続されており、特に、オンに
なっているFETQ1のソース・ドレイン間の電圧は実質的
に零とみなし得るが、オフになっているFETQ2〜QNのソ
ース・ドレイン間には等価ダイオードの逆方向に電圧16
0Vが印加される。他の走査側パルスS2,…を出力する場
合もこれに準じる。
イオードが図示の向きで接続されており、特に、オンに
なっているFETQ1のソース・ドレイン間の電圧は実質的
に零とみなし得るが、オフになっているFETQ2〜QNのソ
ース・ドレイン間には等価ダイオードの逆方向に電圧16
0Vが印加される。他の走査側パルスS2,…を出力する場
合もこれに準じる。
このため、この従来方法によると、各FETQ1,Q2,…,QN
はこの電圧160Vとデータ側パルス電圧50V（実質的に電
圧変動となる）との和の電圧210V以上の耐圧を有する高
価なFETを必要とし、回路を安価に構成し得ない問題点
があった。
はこの電圧160Vとデータ側パルス電圧50V（実質的に電
圧変動となる）との和の電圧210V以上の耐圧を有する高
価なFETを必要とし、回路を安価に構成し得ない問題点
があった。
なお、ＰチャネルのFETの等価ダイオードは第７図示
の等価ダイオードの向きと逆になり、走査側パルス−VS
印加時、オフとなっているFETも全てこの等価ダイオー
ドを介してオンとなってしまうので、この回路構成では
走査側駆動回路１にＰチャンネルのFETを用いることは
できない。
の等価ダイオードの向きと逆になり、走査側パルス−VS
印加時、オフとなっているFETも全てこの等価ダイオー
ドを介してオンとなってしまうので、この回路構成では
走査側駆動回路１にＰチャンネルのFETを用いることは
できない。
［問題点を解決するための手段］ 本発明は、複数の走査側電極と複数のデータ側電極の
間に表示セルを配置したマトリクス表示パネルであっ
て、 該複数の走査側電極各々に接続されたプッシュプルド
ライバからなる走査側駆動回路と、 該走査側駆動回路の一方の電源供給端子に接続され、
第１の電圧を選択的に供給する第１の電源供給回路と、 該走査側駆動回路の他方の電源供給端子に接続され、
第２の電圧を選択的に供給する第２の電源供給回路と、 該第２の電源供給回路にて該複数の走査側電極に該第
２の電圧を印加した状態で、該第１の電源供給回路にて
該複数の走査側電極に順次該第１の電圧を印加し、該第
２の電圧に該第１の電圧を重畳して該走査側電極の走査
を行うことを特徴とする。
間に表示セルを配置したマトリクス表示パネルであっ
て、 該複数の走査側電極各々に接続されたプッシュプルド
ライバからなる走査側駆動回路と、 該走査側駆動回路の一方の電源供給端子に接続され、
第１の電圧を選択的に供給する第１の電源供給回路と、 該走査側駆動回路の他方の電源供給端子に接続され、
第２の電圧を選択的に供給する第２の電源供給回路と、 該第２の電源供給回路にて該複数の走査側電極に該第
２の電圧を印加した状態で、該第１の電源供給回路にて
該複数の走査側電極に順次該第１の電圧を印加し、該第
２の電圧に該第１の電圧を重畳して該走査側電極の走査
を行うことを特徴とする。
［実施例］ 第１図は本発明の一実施例の駆動電圧波形を示す。同
図において、＋VP,−VPは駆動電圧パルス（＋PW）（−P
W）の印加前に印加するペデスタル電圧、VRは表示セル
を再発光するためのリフレッシュ電圧である。
図において、＋VP,−VPは駆動電圧パルス（＋PW）（−P
W）の印加前に印加するペデスタル電圧、VRは表示セル
を再発光するためのリフレッシュ電圧である。
第２図は本発明の一実施例の駆動回路のブロック図を
示す。４は少なくとも相補動作を行なって走査側パルス
S1,S2,…を出力するスイッチング素子4P,4Nを設けられ
た走査側駆動回路、５は相補動作を行なってデータ側パ
ルスD1,D2,…を出力するスイッチング素子5P,5Nを設け
られたデータ側駆動回路、61,62はペデスタル電圧＋VP,
−VP,走査側パルス電圧＋VS′，−VS′，リフレッシュ
電圧＋VR′，−VR′を切換え出力する電源供給回路であ
る。
示す。４は少なくとも相補動作を行なって走査側パルス
S1,S2,…を出力するスイッチング素子4P,4Nを設けられ
た走査側駆動回路、５は相補動作を行なってデータ側パ
ルスD1,D2,…を出力するスイッチング素子5P,5Nを設け
られたデータ側駆動回路、61,62はペデスタル電圧＋VP,
−VP,走査側パルス電圧＋VS′，−VS′，リフレッシュ
電圧＋VR′，−VR′を切換え出力する電源供給回路であ
る。
第３図は本発明方法に用いられる駆動回路のブロック
図、第４図はこの駆動回路の一部の回路図を示し、各図
中、第６図，第７図と同一構成部分には同一番号を付
す。第３図及び第４図中、４は走査側駆動回路で、第４
図に示す如く、ＰチャンネルFETXP1〜XPN（4P）及びＮ
チャンネルFETXN1〜XNN（4N）のプッシュプルドライバ
を設けられており、夫々のドレインは共通に接続されて
表示パネル２の走査側電極S1,S2,…,SNに接続されてお
り、夫々のソースは後述の電源供給回路に接続されてい
る。５はデータ側駆動回路で、従来例と同様にＰチャン
ネルFET5P,NチャンネルFET5Nのプッシュプルドライバに
て構成されているが、電源電圧は25Vとされている。
図、第４図はこの駆動回路の一部の回路図を示し、各図
中、第６図，第７図と同一構成部分には同一番号を付
す。第３図及び第４図中、４は走査側駆動回路で、第４
図に示す如く、ＰチャンネルFETXP1〜XPN（4P）及びＮ
チャンネルFETXN1〜XNN（4N）のプッシュプルドライバ
を設けられており、夫々のドレインは共通に接続されて
表示パネル２の走査側電極S1,S2,…,SNに接続されてお
り、夫々のソースは後述の電源供給回路に接続されてい
る。５はデータ側駆動回路で、従来例と同様にＰチャン
ネルFET5P,NチャンネルFET5Nのプッシュプルドライバに
て構成されているが、電源電圧は25Vとされている。
61,62は電源供給回路である。第５図（Ｂ）に示す走
査側パルス電圧波形と共に説明すると、SW II2は負極性
ペデスタルパルス（−VP）（−165V）を得るためのスイ
ッチ、SW I4は走査側パルス（−VS′）（−190V）を得
るためのスイッチ、SW I5は負極性ペデスタル電圧（−V
P）（−165V）に復帰させるためのスイッチ、SW I3は負
極性パルスからアースレベルに戻すためのスイッチ、SW
I1は正極性リフレッシュパルス（＋VR′）（＋190V）
を得るためのスイッチ、SW II3は正極性パルスからアー
スレベルに戻すためのスイッチ、SW II1は負極性リフレ
ッシュパルス（−VR′）（−190V）を得るたのスイッ
チ、SW I2は正極性ペデスタルパルス（＋VP）（＋190
V）を得るためのスイッチ、SW II4は走査側パルス（＋V
S′）（＋215V）を得るためのスイッチ、SW II5は正極
性ペデスタル電圧（＋VP）（＋190V）に復帰させるため
のスイッチであり、これらは走査側スイッチ切換信号に
よって切換えられる。この他の走査側パルス電圧波形を
得る場合もこれに準じる。
査側パルス電圧波形と共に説明すると、SW II2は負極性
ペデスタルパルス（−VP）（−165V）を得るためのスイ
ッチ、SW I4は走査側パルス（−VS′）（−190V）を得
るためのスイッチ、SW I5は負極性ペデスタル電圧（−V
P）（−165V）に復帰させるためのスイッチ、SW I3は負
極性パルスからアースレベルに戻すためのスイッチ、SW
I1は正極性リフレッシュパルス（＋VR′）（＋190V）
を得るためのスイッチ、SW II3は正極性パルスからアー
スレベルに戻すためのスイッチ、SW II1は負極性リフレ
ッシュパルス（−VR′）（−190V）を得るたのスイッ
チ、SW I2は正極性ペデスタルパルス（＋VP）（＋190
V）を得るためのスイッチ、SW II4は走査側パルス（＋V
S′）（＋215V）を得るためのスイッチ、SW II5は正極
性ペデスタル電圧（＋VP）（＋190V）に復帰させるため
のスイッチであり、これらは走査側スイッチ切換信号に
よって切換えられる。この他の走査側パルス電圧波形を
得る場合もこれに準じる。
なお、スイッチの信号の付近に記す矢印はスイッチオ
ン時における電流の方向を示す。
ン時における電流の方向を示す。
ここで、第１フレームにおいて、スイッチSW II2がオ
ンすると、走査側駆動回路４のＰチャンネルFETP1〜XPN
の等価ダイオードを介して電流が流れ、各FETの共通ド
レインすなわち全走査電極には電圧−165Vのペデスタル
電圧（−VP）が印加される。この場合、ＰチャンネルFE
TXP1〜XPNのソース・ドレイン間電圧は実質的に零とみ
なし得る。
ンすると、走査側駆動回路４のＰチャンネルFETP1〜XPN
の等価ダイオードを介して電流が流れ、各FETの共通ド
レインすなわち全走査電極には電圧−165Vのペデスタル
電圧（−VP）が印加される。この場合、ＰチャンネルFE
TXP1〜XPNのソース・ドレイン間電圧は実質的に零とみ
なし得る。
次に、第５図（Ｂ）に示す如く、スイッチSW I4がオ
ン、走査側１番目のＮチャンネルFETXN1がオンすると、
ＰチャンネルFETXP1及びＮチャンネルFETXN1の共通ドレ
インすなわち走査電極S1には電圧−190Vの走査側電圧
（−VS′）が印加される。この場合、各FETの共通ドレ
インは予めペデスタル電圧−165Vが印加されているの
で、オフになっている他のＮチャンネルFETXN2〜XNNに
印加される電圧は25V（＝190V−165V）である。
ン、走査側１番目のＮチャンネルFETXN1がオンすると、
ＰチャンネルFETXP1及びＮチャンネルFETXN1の共通ドレ
インすなわち走査電極S1には電圧−190Vの走査側電圧
（−VS′）が印加される。この場合、各FETの共通ドレ
インは予めペデスタル電圧−165Vが印加されているの
で、オフになっている他のＮチャンネルFETXN2〜XNNに
印加される電圧は25V（＝190V−165V）である。
次に、スイッチSW I5がオンすると、ＰチャンネルFET
XP1及びＮチャンネルFETXN1の共通ドレインすなわち走
査電極S1は電圧−165Vのペデスタル電圧（−VP）に復帰
する。以上の動作を走査電極S2〜SNに対して同様に繰返
すことにより、各走査電極にペデスタル電圧に重畳され
た夫々の走査電圧パルス（−VS′）を印加する。最後の
走査電極SNに走査電極パルスを印加した後、スイッチSW
I3をオンすると、各FETの共通ドレインすなわち全走査
電極はアースレベルに戻る。
XP1及びＮチャンネルFETXN1の共通ドレインすなわち走
査電極S1は電圧−165Vのペデスタル電圧（−VP）に復帰
する。以上の動作を走査電極S2〜SNに対して同様に繰返
すことにより、各走査電極にペデスタル電圧に重畳され
た夫々の走査電圧パルス（−VS′）を印加する。最後の
走査電極SNに走査電極パルスを印加した後、スイッチSW
I3をオンすると、各FETの共通ドレインすなわち全走査
電極はアースレベルに戻る。
次に、スイッチSW I1がオン、各FETXN1〜XNNがオンす
ると、各共通ドレイン（全走査電極）には電圧＋190Vの
リフレッシュ電圧（＋VR′）が印加され、次に、スイッ
チSW II3がオンすると各FETの共通ドレイン（全走査電
極）はアースレベルに戻る。さらに、スイッチSW II1が
オン、各FETXP1〜XPNがオンすると、各共通ドレイン
（全走査電極）には電圧−190Vのリフレッシュ電圧（−
VR′）が印加され、次にスイッチSW I3がオンすると各F
ETの共通ドレイン（全走査電極）はアースレベルに戻
る。
ると、各共通ドレイン（全走査電極）には電圧＋190Vの
リフレッシュ電圧（＋VR′）が印加され、次に、スイッ
チSW II3がオンすると各FETの共通ドレイン（全走査電
極）はアースレベルに戻る。さらに、スイッチSW II1が
オン、各FETXP1〜XPNがオンすると、各共通ドレイン
（全走査電極）には電圧−190Vのリフレッシュ電圧（−
VR′）が印加され、次にスイッチSW I3がオンすると各F
ETの共通ドレイン（全走査電極）はアースレベルに戻
る。
一方、データ側駆動回路５より走査側パルスS1〜SNに
同期してデータ側パルスDiが供給されることにより、絵
素（i,1）（i,2），（i,N）には第５図（Ｅ），
（Ｆ），（Ｇ）に示す駆動電圧Di−S1,Di−S2,Di−SNが
印加される。この場合、走査側パルスに同期した期間発
光選択電圧（PW）（＋215V＝走査側電圧190V＋データ側
パルス電圧25V）が印加され、それ以外の期間は電圧165
Vが印加され、更に、リフレッシュ区間はリフレッシュ
電圧−190V,＋190Vが印加される。
同期してデータ側パルスDiが供給されることにより、絵
素（i,1）（i,2），（i,N）には第５図（Ｅ），
（Ｆ），（Ｇ）に示す駆動電圧Di−S1,Di−S2,Di−SNが
印加される。この場合、走査側パルスに同期した期間発
光選択電圧（PW）（＋215V＝走査側電圧190V＋データ側
パルス電圧25V）が印加され、それ以外の期間は電圧165
Vが印加され、更に、リフレッシュ区間はリフレッシュ
電圧−190V,＋190Vが印加される。
このように、第１フレームでは各FETともに走査側パ
ルス−VS′を印加する前に予めペデスタル電圧−VPを印
加しておき、それから電圧−190Vの走査側パルス−VS′
を印加するようにしているので、オフになっているFET
は25V（＝190V−165V）とデータ側パルス電圧25V（実質
的に電圧変動になる）との和の電圧50V以上の耐圧を有
するFETでよい。
ルス−VS′を印加する前に予めペデスタル電圧−VPを印
加しておき、それから電圧−190Vの走査側パルス−VS′
を印加するようにしているので、オフになっているFET
は25V（＝190V−165V）とデータ側パルス電圧25V（実質
的に電圧変動になる）との和の電圧50V以上の耐圧を有
するFETでよい。
次に第２フレームにおいて、スイッチSW I2がオンす
ると、走査側駆動回路４のＮチャンネルFETXN1〜XNNの
等価ダイオードを介して電流が流れ、各FETの共通ドレ
イン（全走査電極）には電圧＋190Vのペデスタル電圧
（＋VP）が印加される。この場合、ＮチャンネルFETXN1
〜XNNのソース・ドレイン間電圧は実質的に零とみなし
得る。
ると、走査側駆動回路４のＮチャンネルFETXN1〜XNNの
等価ダイオードを介して電流が流れ、各FETの共通ドレ
イン（全走査電極）には電圧＋190Vのペデスタル電圧
（＋VP）が印加される。この場合、ＮチャンネルFETXN1
〜XNNのソース・ドレイン間電圧は実質的に零とみなし
得る。
次に、第５図（Ｂ）に示す如く、スイッチSW II4がオ
ン、走査側１番目のＰチャンネルFETXP1がオンすると、
ＮチャンネルFETXN1及びＰチャンネルFETXP1の共通ドレ
イン（走査電極S1）には電圧＋215Vの走査側電圧（＋
VS′）が印加される。この場合、各FETの共通ドレイン
には予めペデスタル電圧＋190Vが印加されているので、
オフになっている他のＰチャンネルFETXP2〜XPNに印加
される電圧は25V（＝215V−190V）である。
ン、走査側１番目のＰチャンネルFETXP1がオンすると、
ＮチャンネルFETXN1及びＰチャンネルFETXP1の共通ドレ
イン（走査電極S1）には電圧＋215Vの走査側電圧（＋
VS′）が印加される。この場合、各FETの共通ドレイン
には予めペデスタル電圧＋190Vが印加されているので、
オフになっている他のＰチャンネルFETXP2〜XPNに印加
される電圧は25V（＝215V−190V）である。
次に、スイッチSW II5がオンすると、ＰチャンネルFE
TXP1及びＮチャンネルFETXN1の共通ドレイン（走査電極
S1）は電圧＋190Vのペデスタル電圧（＋VP）に復帰す
る。以上の動作を走査電極S1〜SNに対して同様に繰返す
ことにより、各走査電極にペデスタル電圧に重畳された
夫々の走査電圧パルス（＋VS′）を印加する。最後の走
査電極SNに走査電圧パルスを印加した後、スイッチSW I
I2をオンすると、各FETの共通ドレイン（全走査電極）
はアースレベルに戻る。
TXP1及びＮチャンネルFETXN1の共通ドレイン（走査電極
S1）は電圧＋190Vのペデスタル電圧（＋VP）に復帰す
る。以上の動作を走査電極S1〜SNに対して同様に繰返す
ことにより、各走査電極にペデスタル電圧に重畳された
夫々の走査電圧パルス（＋VS′）を印加する。最後の走
査電極SNに走査電圧パルスを印加した後、スイッチSW I
I2をオンすると、各FETの共通ドレイン（全走査電極）
はアースレベルに戻る。
次に、スイッチSW II1がオン、各FETXP1〜XPNがオン
すると、各共通ドレイン（全走査電極）には電圧−190V
のリフレッシュ電圧（−VR′）が印加され、次に、スイ
ッチSW I3がオンすると各FETの共通ドレイン（全走査電
極）はアースレベルに戻る。さらに、、スイッチSW I1
がオン、各FETXN1〜XXNがオンすると、各共通ドレイン
（全走査電極）には電圧＋190Vのリフレッシュ電圧（＋
VR′）が印加され、次に、スイッチSW II3がオンすると
各FETの共通ドレイン（全走査電極）はアースレベルに
戻る。
すると、各共通ドレイン（全走査電極）には電圧−190V
のリフレッシュ電圧（−VR′）が印加され、次に、スイ
ッチSW I3がオンすると各FETの共通ドレイン（全走査電
極）はアースレベルに戻る。さらに、、スイッチSW I1
がオン、各FETXN1〜XXNがオンすると、各共通ドレイン
（全走査電極）には電圧＋190Vのリフレッシュ電圧（＋
VR′）が印加され、次に、スイッチSW II3がオンすると
各FETの共通ドレイン（全走査電極）はアースレベルに
戻る。
一方、データ側駆動回路５より走査側パルスS1〜SNに
同期してデータ側パルスDiが供給されることにより、絵
素（i,1）（i,2），（i,N）には第５図（Ｅ），
（Ｆ），（Ｇ）に示す駆動電圧Di−S1,Di−S2,Di−SNが
印加される。この場合、走査側パルスに同期した期間発
光選択電圧（駆動電圧）（−PW）（−215V）が印加さ
れ、それ以外の期間は電圧−165Vが印加され、更に、リ
フレッシュ区間はリフレッシュ電圧＋190V,−190Vが印
加される。
同期してデータ側パルスDiが供給されることにより、絵
素（i,1）（i,2），（i,N）には第５図（Ｅ），
（Ｆ），（Ｇ）に示す駆動電圧Di−S1,Di−S2,Di−SNが
印加される。この場合、走査側パルスに同期した期間発
光選択電圧（駆動電圧）（−PW）（−215V）が印加さ
れ、それ以外の期間は電圧−165Vが印加され、更に、リ
フレッシュ区間はリフレッシュ電圧＋190V,−190Vが印
加される。
このように、第２フレームでは各FETともに走査側パ
ルス＋VS′を印加する前に予めペデスタル電圧＋VPを印
加しておき、それから電圧＋215Vの走査側パルス＋VS′
の印加するようにしているので、オフになっているFET
は25V（＝215V−190V）とデータ側パルス電圧25V（実質
的に電圧変動になる）との和の電圧50V以上の耐圧を有
するFETでよい。
ルス＋VS′を印加する前に予めペデスタル電圧＋VPを印
加しておき、それから電圧＋215Vの走査側パルス＋VS′
の印加するようにしているので、オフになっているFET
は25V（＝215V−190V）とデータ側パルス電圧25V（実質
的に電圧変動になる）との和の電圧50V以上の耐圧を有
するFETでよい。
なお、ツェナーダイオードDZは前記FETオフ時の25Vと
電圧変動の25Vとの和の電圧の50Vに設定されており、各
FETの保護用として設けられている。
電圧変動の25Vとの和の電圧の50Vに設定されており、各
FETの保護用として設けられている。
又、第５図（Ａ）において、データ側パルスの基準電
圧は第１フィールドでは零Ｖ、第２フィールドでは25V
に設定されており、第１フィールドでは零Ｖから25Vに
立上って再び零Ｖに立下る区間の電圧（Ｘ印にて示す）
をデータ側パルス情報としているのに対し、第２フィー
ルドでは25Vから零Ｖに立下って再び25Vに立上る区間の
電圧（Ｘ印にて示す）をデータ側パルス情報としてい
る。
圧は第１フィールドでは零Ｖ、第２フィールドでは25V
に設定されており、第１フィールドでは零Ｖから25Vに
立上って再び零Ｖに立下る区間の電圧（Ｘ印にて示す）
をデータ側パルス情報としているのに対し、第２フィー
ルドでは25Vから零Ｖに立下って再び25Vに立上る区間の
電圧（Ｘ印にて示す）をデータ側パルス情報としてい
る。
このように、データ側駆動回路５のプッシュプルドラ
イバのFET5P,5Nを相補動作させて第５図（Ａ）に示すよ
うに１フィールド毎に＋25V基準電圧としたデータ側パ
ルスDiを出力するようにしているため、１個の電源V
D（＋25V）を用いるだけで、又、１対のFET5P,5Nを用い
るだけで１フィールド毎に極性反転された駆動電圧波形
（第５図（Ｅ）〜（Ｇ））を得ることができる。
イバのFET5P,5Nを相補動作させて第５図（Ａ）に示すよ
うに１フィールド毎に＋25V基準電圧としたデータ側パ
ルスDiを出力するようにしているため、１個の電源V
D（＋25V）を用いるだけで、又、１対のFET5P,5Nを用い
るだけで１フィールド毎に極性反転された駆動電圧波形
（第５図（Ｅ）〜（Ｇ））を得ることができる。
なお、本実施例ではデータ側駆動回路５のFET及び走
査側駆動回路４のFET共に同一種のプッシュプルドライ
バを用いているので、回路を安価に構成し得る。
査側駆動回路４のFET共に同一種のプッシュプルドライ
バを用いているので、回路を安価に構成し得る。
又、本実施例では表示セル印加電圧波形を１フィール
ド毎に極性反転しているので、電圧対輝度特性に劣化を
生じることはなく、長寿命化し得る。
ド毎に極性反転しているので、電圧対輝度特性に劣化を
生じることはなく、長寿命化し得る。
この場合、本実施例では駆動電圧パルス＋PW,−PW,ペ
デスタル電圧＋VP,−VPおよびリフレッシュ電圧パルス
＋VR′，−VR′は正極性、負極性とも対称に設定した場
合について説明したが非対称に設定してももちろん適用
可能である。
デスタル電圧＋VP,−VPおよびリフレッシュ電圧パルス
＋VR′，−VR′は正極性、負極性とも対称に設定した場
合について説明したが非対称に設定してももちろん適用
可能である。
又、表示パネル２の表示セル全てを複数ブロックに分
割し、この複数ブロック毎に表示セルを駆動する駆動回
路を夫々独立に設けるように構成してもよい。
割し、この複数ブロック毎に表示セルを駆動する駆動回
路を夫々独立に設けるように構成してもよい。
本発明によれば、第２の電源供給回路にて複数の走査
側電極に第２の電圧を印加した状態で、第１の電源供給
回路にて複数の走査側電極に順次第１の電圧を印加し、
第２の電圧に第１の電圧を重畳して走査側電極の走査を
行うことにより、表示セルを発光表示せしめるための駆
動電圧パルスの印加前に予めペデスタル電圧を印加して
おくことができるため、スイッチング素子の耐圧として
は駆動電圧パルスの電圧値とペデスタル電圧値との差電
圧分だけでよく、これにより、耐圧の低い安価なスイッ
チング素子を用い得、回路を安価に構成し得る等の特長
を有する。
側電極に第２の電圧を印加した状態で、第１の電源供給
回路にて複数の走査側電極に順次第１の電圧を印加し、
第２の電圧に第１の電圧を重畳して走査側電極の走査を
行うことにより、表示セルを発光表示せしめるための駆
動電圧パルスの印加前に予めペデスタル電圧を印加して
おくことができるため、スイッチング素子の耐圧として
は駆動電圧パルスの電圧値とペデスタル電圧値との差電
圧分だけでよく、これにより、耐圧の低い安価なスイッ
チング素子を用い得、回路を安価に構成し得る等の特長
を有する。
第１図は本発明の一実施例の駆動電圧波形図、 第２図は本発明の一実施例の駆動回路の概略ブロック
図、 第３図は本発明の一実施例の駆動回路のブロック図、 第４図は本発明の一実施例の駆動回路の一部の回路図、 第５図は本発明の一実施例の駆動電圧波形図、 第６図は従来の一例の駆動回路のブロック図、 第７図は従来の一例の駆動回路の一部の回路図、 第８図は従来の一例の駆動電圧波形図である。 第１図、第２図、第４図において、 ２はELマトリクス表示パネル、 ４は走査側駆動回路、 4P,4N,5P,5Nはスイッチング素子、 ５はデータ側駆動回路、 61,62は電源供給回路、 XP1〜XPNはＰチャンネルFET、 XN1〜XNNはＮチャンネルFET、 SW I1〜SW I5,SW II1〜SW II5はスイッチ、 ＋VP,−VPはペデスタル電圧、 ＋PW,−PWは駆動電圧（発光選択電圧）、 VRはリフレッシュ電圧である。
図、 第３図は本発明の一実施例の駆動回路のブロック図、 第４図は本発明の一実施例の駆動回路の一部の回路図、 第５図は本発明の一実施例の駆動電圧波形図、 第６図は従来の一例の駆動回路のブロック図、 第７図は従来の一例の駆動回路の一部の回路図、 第８図は従来の一例の駆動電圧波形図である。 第１図、第２図、第４図において、 ２はELマトリクス表示パネル、 ４は走査側駆動回路、 4P,4N,5P,5Nはスイッチング素子、 ５はデータ側駆動回路、 61,62は電源供給回路、 XP1〜XPNはＰチャンネルFET、 XN1〜XNNはＮチャンネルFET、 SW I1〜SW I5,SW II1〜SW II5はスイッチ、 ＋VP,−VPはペデスタル電圧、 ＋PW,−PWは駆動電圧（発光選択電圧）、 VRはリフレッシュ電圧である。
フロントページの続き (72)発明者 青木 哲雄 川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 山口 久 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭59−137992（ＪＰ，Ａ) 特開 昭60−216389（ＪＰ，Ａ) 特開 昭62−245292（ＪＰ，Ａ) 特開 昭54−92080（ＪＰ，Ａ)
Claims (4)
- 【請求項１】複数の走査側電極と複数のデータ側電極と
の間に表示セルを配置したマトリクス表示パネルであっ
て、 該複数の走査側電極各々に接続されたプッシュプルドラ
イバからなる走査側駆動回路と、 該走査側駆動回路の一方の電源供給端子に接続され、第
１の電圧を選択的に供給する第１の電源供給回路と、 該走査側駆動回路の他方の電源供給端子に接続され、第
２の電圧を選択的に供給する第２の電源供給回路と、 該第２の電源供給回路にて該複数の走査側電極に該第２
の電圧を印加した状態で、該第１の電源供給回路にて該
複数の走査側電極に順次該第１の電圧を印加し、該第２
の電圧に該第１の電圧を重畳して該走査側電極の走査を
行うことを特徴とするマトリクス表示パネル。 - 【請求項２】該複数の走査側電極全ての走査が終了した
後、該走査にて選択した表示セルの表示を行うための電
圧パネルを印加することを特徴とする特許請求の範囲第
１項記載のマトリクス表示パネル。 - 【請求項３】該複数のデータ側電極各々に接続されたプ
ッシュプルドライバからなるデータ側駆動回路をさらに
備えることを特徴とする特許請求の範囲第１項記載のマ
トリクス表示パネル。 - 【請求項４】表示セルの全てを複数ブロックに分割し、
該複数ブロック毎に表示セルを駆動する駆動回路を夫々
独立に設けてなることを特徴とする特許請求の範囲第１
項記載のマトリクス表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100117A JP2571766B2 (ja) | 1986-04-30 | 1986-04-30 | マトリクス表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100117A JP2571766B2 (ja) | 1986-04-30 | 1986-04-30 | マトリクス表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257196A JPS62257196A (ja) | 1987-11-09 |
| JP2571766B2 true JP2571766B2 (ja) | 1997-01-16 |
Family
ID=14265411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100117A Expired - Lifetime JP2571766B2 (ja) | 1986-04-30 | 1986-04-30 | マトリクス表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571766B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2714795B2 (ja) * | 1987-12-22 | 1998-02-16 | 富士通株式会社 | マトリクス表示パネルの駆動方法 |
| JP2664219B2 (ja) * | 1988-09-20 | 1997-10-15 | 株式会社日立製作所 | 駆動回路 |
| JP5012422B2 (ja) * | 2007-10-31 | 2012-08-29 | 株式会社デンソー | ディスプレイ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731483B2 (ja) * | 1983-01-28 | 1995-04-10 | 富士通株式会社 | Ｅｌ表示パネルの駆動方式 |
| JPS60216389A (ja) * | 1984-04-11 | 1985-10-29 | シャープ株式会社 | 薄膜ｅｌ表示装置の駆動装置 |
-
1986
- 1986-04-30 JP JP61100117A patent/JP2571766B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62257196A (ja) | 1987-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |