JP4406969B2 - El表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、走査電極及びデータ電極が交差した位置にEL素子が形成されたEL表示パネルを駆動するためのEL表示装置に関する。
【0002】
【従来の技術】
この種のEL表示装置の一例として、例えば特許第2914234号に記載されたものがある。これは、走査電極に対して正負のフィールド毎に異なる極性の走査電圧を印加するようにしたEL表示装置において、正負の各フィールドにて走査側のドライバICに印加される電圧が、走査電圧よりオフセット電圧分だけ低くなるように構成することにより、当該ドライバICに必要な耐圧を低くしたものであり、図6に示すような電圧供給回路を設けるようにしている。
【0003】
図6において、電圧供給回路80は、Vmの電圧を有する第1の電源81と、Vr−Vmの電圧を有する第2の電源82とを有し、第1の電源81の両端をデータ側ドライバIC90に接続し、第2の電源82の両端を走査側ドライバIC91に接続線L1、L2を介して接続している。また、第2の電源82の陽極はNチャネルFET83を介して接地され、第1の電源81の陽極と第2の電源82の陰極とがPチャネルFET84を介して接続される。PチャネルFET84のゲートには、入力端子S2からカップリングコンデンサ85、定電圧ダイオード86、抵抗87、フィルタ回路88を介して制御信号が入力される。NチャネルFET84のゲートには、入力端子S1からフィルタ回路89を介して制御信号が入力される。
【0004】
そして、正フィールド時には、入力端子S1、S2共にローレベルの制御信号が入力され、NチャネルFET83がオフし、PチャネルFET84がオンする。このようにPチャネルFET84がオンした状態では、走査側ドライバIC91の一方の接続線L2に対し、第1の電源81の陽極からの電圧Vmがオフセット電圧として出力され、他方の接続線L1に対し、第1の電源81の陽極からの電圧Vmに第2の電源83の電圧Vr−Vmが重畳した電圧Vr(=Vr−Vm+Vm)が出力される。このように走査側ドライバIC91に出力される電圧Vrと、データ側ドライバIC90に出力される接地電圧とによって、正フィールドでの駆動電圧(走査電圧及びデータ電圧の合成電圧=Vr)が作成される。
【0005】
また、負フィールド時には、入力端子S1、S2共にハイレベルの制御信号が入力され、NチャネルFET83がオンし、PチャネルFET84がオフする。このようにNチャネルFET83がオンした状態では、走査側ドライバIC91の一方の接続線L2に対し、第2の電源82の陰極からの電圧Vr−Vmを極性反転させた−Vr+Vmが出力され、他方の接続線L1に対し接地電圧が出力される。このように走査側ドライバIC91に出力される電圧−Vr+Vmと、データ側ドライバIC90に出力される直流電圧Vmとによって、正フィールドでの駆動電圧(走査電圧及びデータ電圧の合成電圧=−Vr)が作成される。
【0006】
尚、第1の電源81及び第2の電源82は、実際には、電源スイッチの投入に応じて動作状態となるスイッチングレギュレータ、そのレギュレータ出力を昇圧及び降圧して前記複数レベルの交流電圧を発生するトランス、その出力を整流・平滑する整流回路及び平滑用コンデンサなどを含んで構成されたもので、その電源投入時及び遮断時には、出力電圧が不安定になるという特性がある。
【0007】
【発明が解決しようとする課題】
上記従来構成では、PチャネルFET84をオンさせるための制御信号を伝達するために、一般的な手段であるカップリングコンデンサ85を使用している。しかしながら、このようなカップリング方式では、基準電圧(第1の電源81の出力電圧)が安定している状態でのみ、コンデンサ85の前後で正常な信号伝達を期待できるが、安定していない状態では、PチャネルFET84が正常に動作しない場合がある。このため、電源投入時や遮断時のように上記基準電圧が不安定になる期間には、PチャネルFET84が不用意にオンする場合がある。特に、電源投入時においては、NチャネルFET83が制御信号に関係なくオンすることがあって、両FET83及び84が同時オンしてしまう可能性があり、このような状態となった場合には、大電流(貫通電流)が流れて回路が破壊される恐れが出てくる。また、コンデンサ85の両端には、基準電圧に対応した比較的大きな電位差(例えば40V程度)が生ずるため、コンデンサ85として高耐圧の高価なものが必要となってコスト上昇を招くことになり、特に省スペース化のためにチップコンデンサを使用する場合にはコストが一層高くなるという問題点があった。
【0008】
本発明は上記のような事情に鑑みてなされたものであり、その目的は、EL表示パネルに走査電圧及びデータ電圧を供給するための電圧供給回路の動作信頼性を向上できると共に、コストの低減を実現可能になるEL表示装置を提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するために請求項1記載の手段を採用できる。この手段によれば、正フィールド時には、電圧供給回路に設けられた電圧分担回路内において、スイッチング素子が制御信号によりオンされるのに応じて、分圧回路が第1電源部からの第1の電圧を分圧するようになり、その分圧電圧により第1スイッチング手段がオンされる。このように第1スイッチング手段がオンされた状態では、第1電源部が発生する第1の電圧と、当該第1の電圧に第2電源部が発生する第2の電圧とを重畳させた電圧が走査電極駆動回路に与えられる。このとき、データ電極駆動回路には、第1電源部から接地電圧が与えられている。従って、走査電極駆動回路から第1の電圧及び第2の電圧の重畳電圧に応じたレベルの走査電圧を出力し、データ電極駆動回路から接地電圧に応じたレベルのデータ電圧を出力すれば、それら走査電圧及びデータ電圧の合成電圧として、第1の電圧及び第2の電圧を加算した大きさの正極性電圧を作成することができる。
【0010】
この場合、第1スイッチング手段をオンさせるために、制御信号によりオンされるスイッチング素子及び分圧回路を備えた電圧分担回路を設ける構成となっているから、カップリングコンデンサを用いた従来構成のように、交流成分の通過に起因して第1スイッチング手段が不用意にオンしてしまうことがなくなる。つまり、第1スイッチング手段の動作が安定したものになるから、電圧供給回路の電源投入時などにおいて第1スイッチング手段及び第2スイッチング手段が双方ともオンして貫通電流が流れる事態を招くことがなくなるなど、電圧供給回路の動作信頼性が向上するようになる。また、電圧分担回路内のスイッチング素子や分圧回路を構成する素子(例えば抵抗)は、高耐圧チップ部品として安価に流通しており、従って、チップ部品を採用して省スペース化を図る場合において、高価なチップコンデンサが必要となる従来構成に比べてコストを低減することが可能になる。
【0011】
一方、負フィールド時には、制御信号により第2スイッチング手段がオンされるのに応じて、第2の電圧の極性を反転させた電圧が走査電極駆動回路に与えられる。このとき、データ電極駆動回路には、第1電源部から第1の電圧が与えられている。従って、走査電極駆動回路から第2の電圧の極性を反転させたレベルの走査電圧を出力し、データ電極駆動回路から第1の電圧に応じたレベルのデータ電圧を出力すれば、それら走査電圧及びデータ電圧の合成電圧として、第1の電圧及び第2の電圧を加算した大きさの負極性電圧を作成することができる。
【0012】
また、第1スイッチング手段がオンされたときに、第1電源部及び第2電源部が直列に接続された状態となるから、第1の電圧に第2の電圧を重畳させた電圧を確実に発生できるようになる。
【0014】
また、電圧分担回路が有する分圧回路は、第1電源部の出力電圧に対し逆バイアス状態で配置されるとともに第1スイッチング手段のソースまたはエミッタとゲートまたはベースとの間に接続された定電圧ダイオードと抵抗とを直列接続して構成され、スイッチング素子は、分圧回路の抵抗と接地電圧との間に接続されているから、所定レベルの分圧電圧を確実に発生できることになり、第1スイッチング手段のオンオフ制御を正確に行い得るようになる。
【0015】
【発明の実施の形態】
図1ないし図4には本発明の一参考例が示されており、以下これについて説明する。
図2にはEL表示パネルを含む全体の電気的構成が概略的に示され、図3にはEL表示パネルを構成するEL素子の基本的な断面構造が模式的に示されている。
【0016】
まず、図3において、EL素子100は、ガラス基板101上に、透明電極102、第1絶縁層103、発光層104(表示層)、第2絶縁層105、背面電極106をこの順に積層して構成されるもので、透明電極102及び背面電極106間に交流の駆動電圧パルスが印加されたときに、発光層104の光学的特性が変化して発光する。尚、この図3では、透明電極102側から光出力を取り出すようになっているが、背面電極106を透明電極とすれば、両側から光出力を取り出すことができる。
【0017】
図2において、EL表示パネル1は、図3に示す構造のEL素子100を単純マトリクス型に構成したもので、行方向に位置された複数の奇数走査電極201、202、……及び偶数走査電極301、302、……と、列方向に位置された複数のデータ電極401、402、……とを互いに交差(直交)するように配置して形成されている。上記走査電極201、301、202、302、……とデータ電極401、402、……とが交差する各領域には、画素としてのEL素子111、112、……、121、122、……がそれぞれ形成される。この場合、各EL素子111、112、……は容量性の表示素子であるため、図2ではコンデンサを示す図記号で表記している。
【0018】
上記EL表示パネル1の表示駆動を行うために、ICチップ化された走査側ドライバIC2、3(走査電極駆動回路に相当)及びデータ側ドライバIC4(データ電極駆動回路に相当)が設けられる。
走査側ドライバIC2は、各奇数走査電極201、202、……に対しPチャネルFET2a及びNチャネルFET2bをプッシュプル接続して構成された駆動回路(符号なし)と、各FET2a及び2bの動作を制御するドライバ2cとを備えて成り、各奇数走査電極201、202、……に対して、図示しない制御回路からの走査側ドライバIC制御信号に従って走査電圧を印加できるように構成されている。上記各FET2a、2bには寄生ダイオード(符号なし)が形成されており、当該寄生ダイオードを通じて走査電極201、202……を所望の基準電圧に設定できるようになっている。
【0019】
走査側ドライバIC3も同様構成のもので、各奇数走査電極301、302、……に対しPチャネルFET3a及びNチャネルFET3bをプッシュプル接続して構成された駆動回路(符号なし)と、各FET3a及び3bの動作を制御するドライバ3cとを備えて成り、各奇数走査電極301、302、……に対し前記制御回路からの走査側ドライバIC制御信号に従って走査電圧を印加できるように構成されている。上記各FET3a、3bにも寄生ダイオード(符号なし)が形成されており、当該寄生ダイオードを通じて走査電極301、302、……を所望の基準電圧に設定できるようになっている。
【0020】
走査側ドライバIC2、3には、走査電圧を供給するための走査電圧供給回路5、6が付随して設けられている。一方の走査電圧供給回路5は、スイッチング素子5a、5bを有し、そのオンオフ状態に応じて、直流電圧(書き込み電圧)Vrまたは接地電圧を、走査側ドライバIC2、3内の各プッシュプル駆動回路におけるPチャネルFET2a、3aのソース側共通接続線L1に供給する。他方の走査電圧供給回路6は、スイッチング素子6a、6bを有し、そのオンオフ状態に応じて、直流電圧−Vr+Vmまたはオフセット電圧(この参考例では変調電圧Vm)を、走査側ドライバIC2、3内の各プッシュプル駆動回路におけるNチャネルFET2b、3bのソース側共通接続線L2に供給する。
【0021】
また、データ側ドライバIC4は、各データ電極401、402、……に対しPチャネルFET4a及びNチャネルFET4bをプッシュプル接続して構成された駆動回路(符号なし)と、各FET4a及び4bの動作を制御するドライバ4cとを備えて成り、各データ電極401、402、……に対して前記図示しない制御回路からのデータ側ドライバIC制御信号に従ってデータ電圧を印加できるように構成されている。
【0022】
このデータ側ドライバIC4には、データ電圧を供給するためのデータ電圧供給回路7が付随して設けられる。このデータ電圧供給回路7は、データ側ドライバIC4内のプッシュプル駆動回路におけるPチャネルFET4aのソース側共通接続線L3に直流電圧Vmを供給し、当該プッシュプル駆動回路におけるNチャネルFET4bのソース側共通接続線L4に接地電圧を供給する。
【0023】
上記構成において、EL素子111、112、……を発光させるためには、走査電極201、301、202、302、……とデータ電極401、402、……との間に交流状のパルス電圧を印加する必要があり、このためフィールド毎に正負に極性反転するパルス電圧を各走査期間毎に作成して駆動する構成としている。以下においては、このような正負フィールドでの駆動手法について、図4に示すタイミングチャート参照しながら説明する。
【0024】
(1)正フィールドでの駆動手法
この場合には、スイッチング素子5a、6bをオン、スイッチング素子5b、6aをオフにする。このとき、走査電極201、301、202、302、……の基準電圧は、NチャネルFET2b、3bの寄生ダイオードの作用によりオフセット電圧Vmとなっている。また、データ側ドライバIC4内のPチャネルFET4aをオンし、データ電極401、402、……に直流電圧Vmを供給する。この状態では、全てのEL素子に印加される電圧が0Vとなるため、EL表示パネル1が発光することはない。
【0025】
正フィールドでの発光動作を開始させる場合、まず、第1行目の走査電極201に接続されているPチャネルFET2aをオンにして、当該走査電極201の電圧をVrにする。また、他の走査電極に接続されているFET2a、2b、3a、3bを全部オフにし、それらの走査電極をフローティング状態にする。
【0026】
この状態から、データ電極401、402、……のうち、発光制御対象のEL素子を含むデータ電極に接続されているプッシュプル駆動回路中のPチャネルFET4aをオフ、NチャネルFET4bをオンにし、非発光制御の対象となるEL素子を含むデータ電極に接続されているプッシュプル駆動回路中のPチャネルFET4aをオン、NチャネルFET4bをオフにする。
【0027】
これにより、発光制御対象のEL素子に対応したデータ電極が接地電圧になるため、そのEL素子は、しきい値電圧以上の電圧が印加されて発光するようになる。また、非発光制御対象のEL素子に対応したデータ電極の電圧はVmのままとなるから、そのEL素子にはVr−Vmの電圧が印加される。この電圧Vr−Vmは、前記しきい値電圧より低くされているから、非発光制御対象のEL素子が発光することはない。このようにして第1行目のEL素子の発光駆動が行われるようになる。
【0028】
この後、第1行目の走査電極201に対応したPチャネルFET2aをオフすると共に、所定のデッドタイム経過後にNチャネルFET2bをオンにすることにより、走査電極201上のEL素子に蓄積された電荷を放電する。尚、図4のタイミングチャートには、一例として、データ電極401に対応したPチャネルFET4aをオフ、NチャネルFET4bをオンにして、走査電極201及びデータ電極401の交点に形成されたEL素子111に充電した期間、つまり当該EL素子111に電圧Vrを印加して発光させる期間をタイミングt1〜t2として示している。
【0029】
このように第1行目の走査が終了した後には、第2行目の走査電極301に接続されているPチャネルFET3aをオンにして、当該走査電極301の電圧をVrにする。また、他の走査電極に接続されているFET2a、2b、3a、3bを全部オフにし、それらの走査電極をフローティング状態にする。この状態から、データ電極401、402、……の電圧レベルを、発光制御対象のEL素子を含むものと、比発光制御対象のEL素子を含むものに応じた電圧レベルとすることにより、上述同様に第2行目のEL素子の発光駆動を行う。
【0030】
尚、図4のタイミングチャートには、一例として、データ電極401に対応したPチャネルFET4aをオン、NチャネルFET4bをオフにした状態、つまり、データ電極401の電圧をVmとすることにより、EL素子121にVr−Vmの電圧が印加される状態とし、以て走査電極301に電圧Vrが印加された状態であっても当該EL素子121を発光させない期間をタイミングt3〜t4に示している。
【0031】
この後、第2行目の走査電極301に対応したPチャネルFET3aをオフすると共に、所定のデッドタイム経過後にNチャネルFET3bをオンにすることにより、走査電極301上のEL素子に蓄積された電荷を放電し、第2行目の走査を終了する。
以後は、最後の走査電極に至るまで上述同様の走査を繰り返すという線順次走査を実行する。
【0032】
(2)負フィールドでの駆動手法
この場合には、スイッチング素子5b、6aをオン、スイッチング素子5a、6bをオフにして、正フィールドの場合と極性を反転させた状態で同様の制御を行う。このとき、走査電極201、301、202、302、……の基準電圧は接地電圧となる。また、データ側ドライバIC4内のNチャネルFET4bをオンし、データ電極401、402、……を接地電圧にする。この状態では、全てのEL素子に印加される電圧が0Vとなるため、EL表示パネル1が発光することはない。
【0033】
以下、負フィールドも正フィールドと同様に線順次走査を行う。この場合、走査電極201、301、202、302、……のうち、EL素子の表示選択を実行する行の走査電極には、−Vr+Vmの電圧が印加される。データ電極401、402、……側においては、正フィールドとは逆に、発光制御対象のデータ電極の電圧Vmにし、非発光制御対象のデータ電極は接地電圧のままとする。従って、−Vr+Vmの電圧が印加されている走査電極とVmの電圧が印加されているデータ電極との交点に位置するEL素子に対し、−Vrの電圧が印加されるようになり、当該EL素子が発光するようになる。このとき、−Vr+Vmの電圧が印加されている走査電極と接地電圧が印加されているデータ電極との交点に位置するEL素子は、しきい値電圧より低い−Vr+Vmの電圧が印加されるだけであるため発光しない。
【0034】
上記(1)、(2)のような正負フィールドの駆動により1サイクル分(2フレーム分)の表示動作が行われるものであり、以後はこのような表示動作を所定周期で反復する。この場合、耐圧が問題となる走査側ドライバIC2、3に印加される電圧の最大値は、正負フィールド共にVr−Vmになる。従って、当該走査側ドライバIC2、3に必要な耐圧を、オフセット電圧Vm分だけ低くできる。また、正フィールドにおいて、EL素子111、112、……に印加される電圧は、オフセット電圧Vmから駆動用の電圧Vrとの間で変化するだけで、電圧変化が小さくなるから、表示状態とされるEL素子に流れる電流のピーク値を小さくでき、そのEL素子の寿命に対する信頼性が向上するようになる。
【0035】
さて、上記した走査電圧供給回路5、6及びデータ電圧供給回路7は、具体的には図1に示すような一つの電圧供給回路8によって実現されている。この電圧供給回路8は、(Vr−Vm)の直流電圧を発生可能な回路構成を備えたもので、これにより前記スイッチング素子5a、6aを省略した構成となっている。
【0036】
図1において、バッテリ9から電源スイッチ10を通じて給電される電源回路11は、電圧安定化回路、スイッチングレギュレータ、出力トランス、出力用整流回路、出力平滑用コンデンサなどを含んで構成されたもので、2対設けられた出力端子間から直流電圧Vm(第1の電圧に相当)、Vr−Vm(第2の電圧に相当)を出力する構成となっている。尚、直流電圧Vmを出力する出力端子対が本発明でいう第1電源部に相当し、直流電圧Vr−Vmを出力する出力端子対が本発明でいう第2電源部に相当するものである。
【0037】
上記各出力端子対から出力される直流電圧Vm、Vr−Vmは、電圧供給回路8に供されるもので、例えばVm=45V、Vr−Vm=210V(つまり、Vr=255V)に設定される。尚、直流電圧Vmは接地電圧を基準とした電圧であるが、直流電圧Vr−Vmはフローティング電圧である。
【0038】
電圧供給回路8において、電源回路11から直流電圧Vr−Vmが供給される入力端子IN1、IN2は、それぞれ出力端子OUT1、OUT2にダイレクト接続されている(但し、入力端子IN2及び出力端子OUT2側が負極性)。また、上記出力端子OUT1及びOUT2は、それぞれ走査側ドライバIC2、3の共通接続線L1及びL2に接続される。電源回路11から直流電圧Vmが供給される入力端子IN3、IN4は、それぞれ出力端子OUT3、OUT4にダイレクト接続されている(但し、入力端子IN4及び出力端子OUT4側が負極性(接地電圧))。また、上記出力端子OUT3及びOUT4は、それぞれデータ側ドライバIC4の共通接続線L3及びL4に接続される。
【0039】
入力端子IN1(出力端子OUT1)は、接地端子に対しNチャネルFET12(第2スイッチング手段に相当)のドレイン・ソース間を介して接続され、入力端子IN4(出力端子OUT4)は接地端子に直接的に接続される。入力端子IN3及びIN2間(出力端子OUT3及びOUT2間)は、PチャネルFET13(第1スイッチング手段に相当)のドレイン・ソース間を介して互いに接続される。つまり、PチャネルFET13は、直流電圧Vmを発生する第1電源部における高電圧側端子と、直流電圧Vr−Vmを発生する第2電源部における低電圧側端子との間に接続されるものである。これにより、PチャネルFET13がオンされたときに、上記第1電源部及び第2電源部が直列に接続された状態となるから、直流電圧Vmに対して直流電圧Vr−Vmを重畳させた電圧Vrを確実に発生できるようになる。
【0040】
NチャネルFET12のゲートは、制御端子S1に接続されるが、PチャネルFET13のゲートは、電圧分担回路14内に設けられた分圧回路15の出力点aに接続される。この電圧分担回路14は、入力端子IN3(出力端子OUT3)と接地端子との間に、抵抗15a、15bの直列回路より成る分圧回路15及びNPN型トランジスタ16(スイッチング素子に相当)のコレクタ・エミッタ間を直列に接続した構成となっており、そのトランジスタ16のベースは制御端子S2に接続されている。
【0041】
従って、分圧回路15は、トランジスタ16のオン状態で、入力端子IN3を通じて与えられる直流電圧Vmを分圧し、その出力点aからの分圧電圧VdをPチャネルFET13のゲートに与えるようになっている。この場合、上記分圧電圧Vdのレベルは、前記電源回路11から与えられる直流電圧Vmのレベルが正常範囲(本参考例の場合、45V前後の所定範囲)にあるときにPチャネルFET13がオンする状態に設定される。つまり、電源回路11の出力が十分に立ち上がって当該電源回路11から与えられる直流電圧Vmのレベルが正常範囲になったときに、抵抗15aの分担電圧(Vm−Vd)の値が、PチャネルFET13のゲートしきい値電圧以上となるように設定される。
尚、制御端子S1とNチャネルFET12のゲートとの間並びに制御端子S2とトランジスタ16ベースとの間に、それぞれ従来構成のようなフィルタ回路を介在させても良い。
【0042】
このような構成において、正フィールド時には、制御端子S1にローレベル (接地電圧レベル)の制御信号を与え、制御端子S2にハイレベル(制御用電圧のレベル)の制御信号を与えるものであり、これに応じて、NチャネルFET12がオフ状態に保持されると共に、分圧回路15内のトランジスタ16がオンされる。このとき、電源回路11から与えられる直流電圧Vmのレベルが正常範囲にあった場合には、上記トランジスタ16のオンに応じて分圧回路15の出力点aから分圧電圧Vdが出力されることに応じてPチャネルFET13がオンされる。
【0043】
このようにPチャネルFET13がオンされると、走査側ドライバIC2、3の共通接続線L2に対して、入力端子IN3及びIN4間に与えられている直流電圧Vmがオフセット電圧として出力され、また、走査側ドライバIC2、3の共通接続線L1に対して、上記直流電圧Vmに入力端子IN1及びIN2間に与えられている直流電圧Vr−Vmが重畳した電圧Vr(=Vr−Vm+Vm)が出力される。さらに、データ側ドライバIC4の共通接続線L3及びL4に対して、上記直流電圧Vm及び接地電圧がそれぞれ出力される。従って、このように出力される電圧に基づいて、正フィールドでの正極性の駆動電圧を作成できる。具体的には、走査側ドライバIC2、3からの走査電圧のレベルをVr−Vmとし、データ側ドライバIC4からのデータ電圧のレベルを接地電圧とすることにより、走査電圧及びデータ電圧の合成電圧として正極性の電圧Vrを得ることができる。
【0044】
また、負フィールド時には、制御端子S1にハイレベルの制御信号を与え、制御端子S2にローレベルの制御信号を与えるものであり、これに応じて、NチャネルFET12がオンされると共に、PチャネルFET13がオフ状態に保持される。
【0045】
このようにNチャネルFET12がオンされると、走査側ドライバIC2、3の共通接続線L2に対して、入力端子IN1及びIN2間に与えられている直流電圧Vr−Vmを極性反転させた直流電圧−Vr+Vmが出力され、また、走査側ドライバIC2、3の共通接続線L1に対して接地電圧が出力される。このとき、データ側ドライバIC4の共通接続線L3及びL4に対しては、直流電圧Vm及び接地電圧がそれぞれ出力される。従って、このように出力される電圧に基づいて、負フィールドでの負極性の駆動電圧を作成できる。具体的には、走査側ドライバIC2、3からの走査電圧のレベルを−Vr+Vmとし、データ側ドライバIC4からのデータ電圧のレベルをVmとすることにより、走査電圧及びデータ電圧の合成電圧として負極性の電圧−Vrを得ることができる。
【0046】
上記した本参考例の構成によれば、PチャネルFET13をオンさせるために、論理レベルの制御信号によりオンされるトランジスタ16及び分圧回路15を備えた電圧分担回路14を設ける構成となっているから、カップリングコンデンサを用いた従来構成のように、PチャネルFET13が不用意にオンしてしまうことがなくなる。また、上記分圧回路15は、抵抗15a、15bを直列接続して構成され、電源回路11が発生する直流電圧Vmのレベルが正常範囲にある状態時にPチャネルFET13をオンさせるレベルの分圧電圧Vdを出力する構成となっている。このため、電源回路11の電源投入時や遮断時、つまり、電圧供給回路8の電源投入時や遮断時において、上記直流電圧Vmが不安定な状態となった期間にPチャネルFET13が不用意にオンしてしまうことがなくなる。
【0047】
この結果、PチャネルFET13の動作が安定して行われるようになるから、電圧供給回路8の電源投入時などにおいてNチャネルFET12及びPチャネルFET13が双方ともオンして貫通電流が流れる事態を招く恐れがなくなる。この結果、電圧供給回路8の動作信頼性が向上するようになる。また、電圧分担回路14内のトランジスタ16や抵抗15a、15bは、高耐圧チップ部品として安価に流通しており、従って、チップ部品を採用して省スペース化を図る場合において、高価なチップコンデンサが必要となる従来構成に比べてコストを低減することが可能になる。
【0048】
また、本参考例によれば、駆動周波数が低い状態に設定された場合において電源遮断時に生ずる表示上の問題点(表示画面の下部が消えるという問題点)にも対処できる。即ち、図6に示す従来構成のものでは、PチャネルFET84をオンしているときに、カップリングコンデンサ85に蓄えられた電荷を抵抗87を通じて放電するようにしている。この場合、駆動周波数が高い場合には問題ないが、駆動周波数が低くなると、カップリングコンデンサ85の容量が小さく且つ抵抗87の抵抗値が小さい場合には、PチャネルFET84のゲート・ソース間電圧が低下して、当該FET84がオフしてしまうことがあった。
【0049】
このような現象は、特に電源遮断時には、PチャネルFET84の基準電圧 (第1の電源81の出力電圧)が低下して上記ゲート・ソース間電圧を低下させるように働くため、より一層顕著に現れる。このため、正フィールドへ切換わったときには、カップリングコンデンサ85が充電された正常な動作状態から、その充電電荷が抵抗87を通じて放電され且つ電源遮断によりPチャネルFET84の基準電圧が下がってしまうと、正フィールドの終わりの期間において当該FET84がオフしてしまうため、表示画面の下部が消えるという問題点が発生する。しかも、従来構成では、この後に再び正フィールドになったときに、カップリングコンデンサ85の作用により、電源電圧の低下中においてもPチャネルFET84がオンし、その後に正フィールドの終わりの期間にオフするという動作を繰り返してしまうため、ユーザーに視覚的な違和感を与えてしまう。
【0050】
これに対して、上記した本参考例では、上記のような問題点の発生原因となる放電経路がないため、駆動周波数が低くなった場合でも正常な表示動作を実行できる。特に、電源遮断時においては、PチャネルFET13は、ゲート・ソース間電圧がゲートしきい値電圧以下に一旦低下すれば、その電源遮断後に再オンすることがない。従って、電源遮断時にEL表示パネル1の表示画面の下部が消える現象が発生したとしても、その現象は1フィールドの期間のみに限定されることになって従来構成のように繰り返し発生することがないから、ユーザーに対し視覚的な違和感を与えることなく表示動作を終了させることができる。
【0051】
図5には本発明の一実施例が示されており、以下これについて前記参考例と異なる部分のみ説明する。
即ち、この実施例は、参考例における電圧分担回路14に代えて、これとは回路構成が一部異なる電圧分担回路17を設ける構成としたものである。この電圧分担回路17は、入力端子IN3(出力端子OUT3)と接地端子との間に、当該入力端子IN3に対し逆バイアス状態で配置された定電圧ダイオード18a及び抵抗18bの直列回路より成る分圧回路18と、NPN型トランジスタ16のコレクタ・エミッタ間とを直列に接続した構成となっており、その出力点b(定電圧ダイオード18aのアノード)をPチャネルFET13のゲートに接続している。尚、図5では、定電圧ダイオード18aと並列に抵抗19を接続しているが、この抵抗19は必要に応じて設ければ良いものである。
【0052】
この構成によれば、電圧分担回路17が有する分圧回路18は、その出力点bから所定レベル(入力端子IN3の電圧値からPチャネルFET13のゲートしきい値電圧より大きい電圧値を差し引いたレベル)の分圧電圧を確実に発生できることになり、結果的にPチャネルFET13のオンオフ制御を正確に行い得るようになる。
【0053】
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
スイッチング素子としてバイポーラ型のトランジスタ16を用いたが、FETなどの他の半導体スイッチング素子を用いても良い。単純ドットマトリックス型のEL表示パネル1を駆動対象としたが、走査電極及びデータ電極を備えたセグメント側のEL表示パネルを駆動対象としても良い。電圧供給回路8内においては、第2スイッチング手段であるNチャネルFET12がオンされたときに、走査側ドライバIC2、3の共通接続線L1に対し接地電圧を供給する構成としたが、負の直流電圧(例えば−Vr+Vm)を供給する構成も可能である。この場合には、第2スイッチング手段としてNチャネルFETを使用すると共に、このNチャネルFETをオンさせるための分圧電圧を発生する電圧分担回路を設ける構成とすれば良い。また、第1スイッチング手段、第2スイッチング手段としては、上記実施例のようなFETに限らず、IGBTやバイポーラトランジスタなどを使用することもできる。
【図面の簡単な説明】
【図1】 本発明の一参考例を示す要部の電気的構成図
【図2】全体の電気的構成図
【図3】EL素子の基本的な断面構造を示す模式図
【図4】作用説明用のタイミングチャート
【図5】 本発明の一実施例を示す図1相当図
【図6】従来構成を示す図1相当図
【符号の説明】
1はEL表示パネル、2、3は走査側ドライバIC(走査電極駆動回路)、4はデータ側ドライバIC4(データ電極駆動回路)、5、6は走査電圧供給回路、7はデータ電圧供給回路、8は電圧供給回路、10は電源スイッチ、11は電源回路(第1電源部、第2電源部)、12はNチャネルFET(第2スイッチング手段)、13はPチャネルFET(第1スイッチング手段)、14は電圧分担回路、15は分圧回路、15a、15bは抵抗、16はトランジスタ(スイッチング素子)、17は電圧分担回路、18は分圧回路、18aは定電圧ダイオード、18bは抵抗、100、111、112、……、121、122、……はEL素子、201、202、……は奇数走査電極、301、302、……は偶数走査電極、401、402、……はデータ電極を示す。
Claims (1)
- 複数の走査電極と複数のデータ電極とが交差した各位置にEL素子が形成されたEL表示パネルと、
正負のフィールド毎に前記走査電極に対し異なる極性の走査電圧を印加するための走査電極駆動回路と、
前記データ電極に対しデータ電圧を印加するためのデータ電極駆動回路と、
前記走査電極駆動回路及びデータ電極駆動回路に対し前記走査電圧及びデータ電圧を供給する電圧供給回路とを備え、
前記正負のフィールド毎に前記走査電圧及びデータ電圧の合成電圧を前記EL表示パネルに対し線順次走査方式で印加して前記EL素子を発光させるようにしたEL表示装置において、
前記電圧供給回路は、
所定レベルの第1の電圧を発生するように設けられ、当該第1の電圧及び接地電圧を前記データ電極駆動回路に与える第1電源部と、
前記EL素子を発光させるときに印加する前記合成電圧より前記第1の電圧だけ低いレベルの第2の電圧を発生する第2電源部と、
オン状態で前記第1の電圧に前記第2の電圧を重畳させた電圧を前記走査電極駆動回路に与える第1スイッチング手段と、
前記正のフィールドにおいて制御信号によりオンされるスイッチング素子及び当該スイッチング素子がオンされた状態で前記第1電源部が発生する前記第1の電圧を分圧する分圧回路を有し、その分圧電圧により前記第1スイッチング手段をオンさせる電圧分担回路と、
前記負のフィールドにおいて制御信号によりオンされるように設けられ、そのオン状態で前記第2の電圧の極性を反転させた電圧を前記走査電極駆動回路に与える第2スイッチング手段とを備え、
前記第1スイッチング手段は、前記第1電源部における高電圧側端子と前記第2電源部における低電圧側端子との間に接続され、
前記電圧分担回路が有する分圧回路は、前記第1電源部の出力電圧に対し逆バイアス状態で配置されるとともに前記第1スイッチング手段のソースまたはエミッタとゲートまたはベースとの間に接続された定電圧ダイオードと抵抗とを直列接続して構成され、
前記電圧分担回路が有するスイッチング素子は、前記分圧回路の抵抗と前記接地電圧との間に接続されていることを特徴とするEL表示装置。
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