JP2006323371A - 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器 - Google Patents

半導体装置及び当該半導体装置を具備する表示装置並びに電子機器 Download PDF

Info

Publication number
JP2006323371A
JP2006323371A JP2006109679A JP2006109679A JP2006323371A JP 2006323371 A JP2006323371 A JP 2006323371A JP 2006109679 A JP2006109679 A JP 2006109679A JP 2006109679 A JP2006109679 A JP 2006109679A JP 2006323371 A JP2006323371 A JP 2006323371A
Authority
JP
Japan
Prior art keywords
transistor
potential
drain
source
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006109679A
Other languages
English (en)
Other versions
JP2006323371A5 (ja
JP4850565B2 (ja
Inventor
Mitsuaki Osame
光明 納
Aya Miyazaki
彩 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2006109679A priority Critical patent/JP4850565B2/ja
Publication of JP2006323371A publication Critical patent/JP2006323371A/ja
Publication of JP2006323371A5 publication Critical patent/JP2006323371A5/ja
Application granted granted Critical
Publication of JP4850565B2 publication Critical patent/JP4850565B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

【課題】データ線の振幅を小さくし、消費電力を低減する。
【解決手段】リセット期間において、リセットトランジスタ及びスイッチトランジスタをオンにする。リセット期間では、リセットトランジスタからの電位の入力がｎｏｄｅＤにおいては支配的となり、ｎｏｄｅＤの電位が選択トランジスタのゲート電位より高くなった時点で選択トランジスタはオフする。そのため、データ線の電位が変化しても、ｎｏｄｅＧの電位は変化しない。データ線の電位が直接駆動トランジスタのゲートに書き込まれないため、駆動トランジスタのゲートに印加されるオンオフの電位と、データ線の振幅とを別に設定することができる。
【選択図】図１

Description

本発明は、半導体装置に関する。本発明は、特に発光素子を含み、半導体装置を用いて作製されたアクティブマトリクス型ディスプレイにおける画素の構成に関する。また、半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器に関する。
なお、ここでいう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。
近年、ＴＶ、ＰＣモニタ、モバイル用端末等を主な用途として、薄型ディスプレイの需要が急速に広がり、更なる開発が進められている。薄型ディスプレイとしては、液晶表示装置（ＬＣＤ）や発光素子を具備した表示装置があり、特に発光素子を用いたアクティブマトリクス型ディスプレイは、既存のＬＣＤが持つ薄型、軽量、高画質等の利点と併せて、応答速度が速い、視野特性が広い等の特徴を有しているため、次世代ディスプレイとして期待されている。
発光素子を用いたアクティブマトリクス型ディスプレイにおいて、もっとも基本的な画素構成として図１７（Ａ）に示す構成が挙げられる（非特許文献１を参照）。図１７（Ａ）において、画素は夫々、発光素子２０４への電流の供給を制御する駆動トランジスタ２０２、走査線２０５によりデータ線２０６の電位を駆動トランジスタ２０２のゲートｎｏｄｅＧに取り込むスイッチトランジスタ２０１及び前記ｎｏｄｅＧの電位を保持する保持容量２０３を有する。
Ｍ．Ｍｉｚｕｋａｍｉ，Ｋ．Ｉｎｕｋａｉ，Ｈ．Ｙａｍａｇａｔａ ｅｔ ａｌ．，ＳＩＤ’００ Ｄｉｇｅｓｔ，ｖｏｌ ３１，ｐｐ９１２−９１５
図１７（Ａ）において、発光素子２０４の駆動法としては、駆動トランジスタ２０２のゲート（ｎｏｄｅＧ）へアナログ値を供給し、アナログ値を連続的に変化させることで階調を表現するアナログ駆動と前記ｎｏｄｅＧへデジタル値を供給するデジタル駆動に分けられる。デジタル駆動においては、発光時間を連続的に変化させるデジタル時間階調方式等を用い、階調表現を行う。デジタル駆動は、アナログ駆動と比べて、ＴＦＴのばらつきの影響を受けにくく、高画質に有利である。
前述した図１７（Ａ）の画素を駆動する際の電位関係及び動作タイミングの具体例を図１７（Ｂ）に示し、動作を説明する。このとき発光素子２０４の駆動法はデジタル駆動とする。
図１７（Ａ）において、発光素子２０４の対向電極の電位をＧＮＤ（以下、０Ｖとする）、電流供給線２０７の電位を７Ｖ、データ線２０６のＨｉｇｈ電位を７Ｖ、Ｌｏｗ電位を０Ｖ、走査線２０５のＨｉｇｈ電位を１０Ｖ、Ｌｏｗ電位を０Ｖとする。
走査線２０５が１０Ｖの期間において、スイッチトランジスタ２０１がオンし、データ線２０６の電位がｎｏｄｅＧへ供給される。走査線２０５が１０Ｖから０Ｖに切り替わる瞬間のデータ線２０６の電位が前記ｎｏｄｅＧへ保持される。保持された電位がＨｉｇｈ電位７Ｖであれば、駆動トランジスタ２０２はオフし、発光素子２０４は非発光状態となり、保持された電位がＬｏｗ電位０Ｖであれば、駆動トランジスタ２０２はオンし、発光素子２０４は発光状態となる。この時駆動トランジスタ２０２は線形領域で動作するため、Ｖｄｓ（ソースドレイン間電圧）は極めて小さく、発光素子２０４の両端の電極には約７Ｖの電位差が生じ、発光素子２０４に電流が流れる。
ここで説明した画素構成では、データ線２０６の電位がそのままｎｏｄｅＧへ書き込まれる。ｎｏｄｅＧの電位により駆動トランジスタ２０２のオンオフが制御されるため、少なくともデータ線２０６のＨｉｇｈ電位は電流供給線２０７と同電位かそれ以上、Ｌｏｗ電位は、デジタル駆動する場合、駆動トランジスタ２０２が線形領域においてオンする電位が必要となる。
ところで、走査線駆動回路から各行の走査線２０５に順次選択パルスが出力され、選択パルスに合わせデータ線駆動回路から各列のデータ線２０６にデータ信号が出力される。
駆動回路の消費電力は、データ線２０６を充放電する前記データ線駆動回路内のバッファ部の電力が支配的である。周波数をＦ、容量をＣ、電圧をＶとすると、一般的に消費電力Ｐは式（１）で求められる。
Ｐ＝ＦＣＶ２ ・・・（１）
従って式（１）より、データ線２０６の振幅を小さく設定することが省電力化に効果的であることがわかる。
しかし駆動トランジスタ２０２の閾値のばらつきや、温度による閾値の変動、保持期間のノイズやスイッチトランジスタ２０１のオフリーク等を考慮すると、データ線２０６の振幅を小さくすることは容易ではない。また、時間階調方式においては、１フレーム期間を複数のサブフレームに分割し、発光時間を制御するため、データ線２０６の充放電回数が多くなり、データ線駆動回路の消費電力に更に大きく影響する。
本発明は上記課題を鑑み、データ線の電位をそのまま駆動トランジスタのゲート電極に書き込まないことで、データ線の振幅を小さくし、消費電力を低減することが可能な半導体装置及びその駆動方法を提案する。
本発明の半導体装置の一は、発光素子と、走査線と、データ線と、電流供給線と、ノードと、ゲートが前記ノードに接続され、ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、前記データ線及び前記走査線の電位によりオン、オフが制御され、前記ノードの電位を決定する第２のトランジスタと、前記データ線の電位によらず、前記ノードの電位を、前記第１のトランジスタをオフする電位に設定する手段と、を有することを特徴とする。
本発明の半導体装置の一は、発光素子と、走査線と、データ線と、電流供給線と、第１及び第２のノードと、ゲートが前記第１のノードに接続され、ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、前記データ線及び前記走査線の電位によりオン、オフが制御され、前記第２のノードの電位を決定する第２のトランジスタと、前記データ線の電位の変動によらず、前記第２のノードの電位を、前記第１のトランジスタをオフする電位に設定する手段と、前記第１のノードと前記第２のノードとの導通、非導通を制御するスイッチと、を有することを特徴とする。
これらの本発明に係る半導体装置において、電流供給線の電位は、発光素子の他方の電極の電位より高いことを特徴とする。また、第１のトランジスタはＰチャネル型トランジスタであり、第２のトランジスタはＮチャネル型トランジスタであることを特徴とする。
本発明の半導体装置の一は、ソース又はドレインの一方が電流供給線に接続された第１のトランジスタと、一方の電極が前記第１のトランジスタのソース又はドレインの他方に接続された発光素子と、ソース又はドレインの一方が走査線に接続された第２のトランジスタと、を有し、前記第２のトランジスタのゲートはデータ線に接続されており、前記第２のトランジスタのソース又はドレインの他方が前記第１のトランジスタのゲートに接続されている構成としている。
さらに別の本発明の半導体装置の一は、ソース又はドレインの一方が電流供給線に接続された第１のトランジスタと、一方の電極が前記第１のトランジスタのソース又はドレインの他方に接続された発光素子と、ソース又はドレインの一方が第１の走査線に接続された第２のトランジスタと、ゲートが第２の走査線に接続された第４のトランジスタと、を有し、前記第２のトランジスタのゲートはデータ線に接続されており、前記第２のトランジスタのソース又はドレインの他方が、前記第４のトランジスタを介して、前記第１のトランジスタのゲートに接続されている構成としている。
さらに別の本発明の半導体装置の一は、ソース又はドレインの一方が電流供給線に接続された第１のトランジスタと、一方の電極が前記第１のトランジスタのソース又はドレインの他方に接続された発光素子と、ソース又はドレインの一方が第１の走査線に接続された第２のトランジスタと、ゲートが第２の走査線に接続された第４のトランジスタと、ゲート及びソース又はドレインの一方が前記第１の走査線に接続された第３のトランジスタと、を有し、前記第２のトランジスタのゲートはデータ線に接続されており、前記第２のトランジスタのソース又はドレインの他方が、前記第４のトランジスタを介して、前記第１のトランジスタのゲートに接続され、前記第２のトランジスタのソース又はドレインの他方が、前記第３のトランジスタのソース又はドレインの他方に接続されている構成としている。
さらに別の本発明の半導体装置の一は、ソース又はドレインの一方が電流供給線に接続された第１のトランジスタと、一方の電極が前記第１のトランジスタのソース又はドレインの他方に接続された発光素子と、ソース又はドレインの一方が第１の走査線に接続された第２のトランジスタと、ゲートが第２の走査線に接続された第４のトランジスタと、ゲートが前記第１の走査線に接続され、ソース又はドレインの一方が前記第１の配線に接続された第３のトランジスタと、を有する。前記第２のトランジスタのゲートはデータ線に接続されており、前記第２のトランジスタのソース又はドレインの他方が、前記第４のトランジスタを介して、前記第１のトランジスタのゲートに接続され、前記第２のトランジスタのソース又はドレインの他方が、前記第３のトランジスタのソース又はドレインの他方に接続されている構成としている。さらに前記配線として、前記電流供給線を用いることができる。
また本発明の第３のトランジスタは、一方の電極が第１の走査線に接続され、他方の電極が第２のトランジスタのソース又はドレインに接続されたダイオードとすることができる。
また、データ線より第２のトランジスタのゲートに入力される発光素子の発光、非発光を制御するための信号とは別に、第１のトランジスタのゲートに第１のトランジスタをオフさせる信号を入力する手段を有する構成とすることができる。
また、データ線より第２のトランジスタのゲートに入力される発光素子の発光、非発光を制御するための信号を入力する前に、第１のトランジスタのゲートに前記第１のトランジスタをオフさせる信号を入力する手段を有する構成とすることができる。
また本発明の第１のトランジスタはＰチャネル型トランジスタであり、第２のトランジスタはＮチャネル型トランジスタとすることができる。
また本発明の電流供給線の電位は、発光素子の対向電極の電位より高い。
また、本発明の半導体装置の発光素子は、一対の電極間に、エレクトロルミネッセンス（以下、「ＥＬ」という。）を示す発光層を有するＥＬ素子である。
発光層が有機化合物でなるＥＬ素子におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光素子は、どちらの発光を用いることができる。
また、発光層を無機材料としたＥＬ素子におけるルミネッセンスは、絶縁層と発光層の界面から引き出された電子が高電界で加速され局在型の発光中心に衝突励起して発光する。無機材料としては、ＺｎＳ、ＳｒＳ、ＢａＡｌ２Ｓ４などが挙げられる。また、無機材料に添加される発光中心としては、Ｍｎ、Ｔｂ、Ｔｍ、Ｅｕなどが用いられる。
本発明の半導体装置の画素構成を用いることで、駆動トランジスタのゲートに印加されるオンオフの電位と、データ線の振幅とを別に設定することができる。従って、本発明の半導体装置の駆動トランジスタのゲート電極に印加される電位は、スイッチングノイズや閾値、発光期間のオフリーク等を考慮し、十分マージンを確保することができる。
また、本発明の半導体装置の画素構成を用いることで、データ線の振幅は、低振幅に設定することが可能となる。従って、消費電力を大幅に下げることができる。
（実施の形態１）
本発明の半導体装置の基本構成は、データ線を選択トランジスタのゲート電極に接続し、選択トランジスタのソース電極またはドレイン電極どちらか一方を、駆動トランジスタのゲート電極に電気的に接続する。
具体的な画素構成及び駆動タイミングを図１を用いて、詳細に説明する。ここでは、一画素のみを図示しているが、半導体装置の画素部は実際には行方向と列方向にマトリクスに複数の画素が配置されている。
本発明の画素は夫々、第１の走査線１０７及びデータ線１０９によりｎｏｄｅＤの電位を決定する選択トランジスタ１０１（第２のトランジスタともいう）及びリセットトランジスタ１０２（第３のトランジスタともいう）、第２の走査線１０８によりｎｏｄｅＤとｎｏｄｅＧを導通させるスイッチトランジスタ１０３（第４のトランジスタともいう）、ｎｏｄｅＧの電位により電流供給線１１０（電源線ともいう）から発光素子１０６への電流供給を制御する駆動トランジスタ１０４（第１のトランジスタともいう）及び、ｎｏｄｅＧの電位を保持する保持容量１０５を有する。
なお、第１のトランジスタ１０４にはＰチャネル型トランジスタを用い、第２のトランジスタ１０１、第３のトランジスタ１０２、及び第４のトランジスタ１０３はＮチャネル型トランジスタを用いる。但し、各トランジスタの端子に接続された配線の電位を適宜変更し、本発明の各トランジスタの動作と同じ動作をするものであれば、特にトランジスタの極性は限定されない。
また、本明細書では、ｎｏｄｅＧを第１のノード、ｎｏｄｅＤを第２のノードともいう。
第１のトランジスタ１０４のソース又はドレインの一方は、電流供給線１１０に接続されている。また第１のトランジスタ１０４のソース又はドレインの他方は、発光素子１０６の一方の電極に接続されている。また発光素子１０６の他方の電極は対向電極１１１である。
第２のトランジスタ１０１のソース又はドレインの一方は第１の走査線１０７に接続されている。また第２のトランジスタ１０１のゲートはデータ線１０９に接続されている。また、第２のトランジスタ１０１のソース又はドレインの他方は第４のトランジスタ１０３のソース又はドレインの一方に接続されている。
第４のトランジスタ１０３のゲートは第２の走査線１０８に接続されている。また第４のトランジスタ１０３のソース又はドレインの他方は第１のトランジスタ１０４のゲートに接続されている。
保持容量１０５の一方の電極は第１のトランジスタ１０４のゲートに接続され、他方の電極は電流供給線１１０に接続されている。また第３のトランジスタ１０２のゲート及びソース又はドレインの一方は第１の走査線１０７に接続されている。また。第３のトランジスタ１０２のソース又はドレインの他方は、第２のトランジスタ１０１のソース又はドレインの他方に接続されている。
なお本実施の形態においては、駆動トランジスタ１０４のゲート容量により、容量を形成してもよい。この場合は、保持容量１０５を必ずしも設ける必要はない。
また、本実施の形態においては、第３のトランジスタ（リセットトランジスタ）１０２の代わりにダイオードを設けることができる。これは、第３のトランジスタ１０２をダイオードとして機能させるように接続していることから明らかである。
なお、発光素子１０６の対向電極１１１は電流供給線１１０より低い電位Ｖｓｓが設定されている。なお、Ｖｓｓとは、画素の発光期間に電流供給線１１０に設定される電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としてもよい。
次に図１の画素構成について、動作方法を図２、図３を用いて説明する。
まず図２（Ａ）において、本発明の画素構成についての第１の走査線１０７、第２の走査線１０８、データ線１０９、ｎｏｄｅＤ及びｎｏｄｅＧの電位のタイミングチャートについて示す。本発明の画素構成においては、リセット期間、選択期間、サステイン期間（発光期間もしくは消灯期間ともいう）によって各画素の発光状態、消灯状態を選択する。
本発明の画素構成においては、第１のトランジスタ（駆動トランジスタ）のオン・オフを制御する電位をデータ線より入力しない。また、画素内の駆動トランジスタのゲート（第１のノード、ｎｏｄｅＧ）、つまり保持容量に、予め駆動トランジスタをオフするための電位を入力する。この予め、画素内の駆動トランジスタのゲート（第１のノード、ｎｏｄｅＧ）に駆動トランジスタをオフするための信号を入力する期間を本明細書においてはリセット期間という。
図２（Ｂ）は、図１の画素構成におけるリセット期間での各トランジスタのオン・オフ、及び各配線の電位について示した図である。駆動を説明するために具体的な各電流供給線１１０の電位について、データ線１０９のＨｉｇｈ電位を３Ｖ、Ｌｏｗ電位を０Ｖ、第１の走査線１０７及び第２の走査線１０８のＨｉｇｈ電位を１０Ｖ、Ｌｏｗ電位を０Ｖ、電流供給線１１０の電位を８Ｖ、発光素子１０６の対向電極１１１を０Ｖとする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタのオン・オフ動作に必要な電位であればよい。
まず、リセット期間において、第１の走査線１０７及び第２の走査線１０８に選択パルスが出力され、それぞれの電位が１０Ｖとなり、リセットトランジスタ１０２及びスイッチトランジスタ１０３がオンする。このとき閾値の絶対値がいずれのトランジスタも１Ｖとすると、ｎｏｄｅＤ及びｎｏｄｅＧの電位は第１の走査線１０７の電位からリセットトランジスタ１０２の閾値分下がった９Ｖとなる。電流供給線１１０の電位は８Ｖであるため、駆動トランジスタ１０４はオフする。
このリセット期間においては、データ線１０９の電位の変化によって、選択トランジスタ１０１はオンする。例えば、リセット期間前にｎｏｄｅＤが０Ｖの電位であった場合に、データ線１０９の電位が３Ｖであるとき、選択トランジスタ１０１はオンする。しかしリセット期間では、リセットトランジスタ１０２からの電位の入力がｎｏｄｅＤにおいては支配的となり、ｎｏｄｅＤの電位が選択トランジスタ１０１のゲート電位より高くなった時点で選択トランジスタ１０１はオフする。そのため、データ線１０９の電位が変化しても、駆動トランジスタ１０４のゲート端子の電位は変化しない。
次に、図３（Ａ）、（Ｂ）は、図１の画素構成における選択期間で発光素子１０６が発光状態、消灯状態を選択した場合の各トランジスタのオン・オフ、及び各配線の電位について示した図である。選択期間においては第１の走査線１０７が０Ｖとなる。
このときデータ線１０９に発光信号である３Ｖが入力されると、図３（Ａ）に示すように、選択トランジスタ１０１はオンし、ｎｏｄｅＤ及びｎｏｄｅＧの電位は第１の走査線１０７の電位０Ｖとなり、駆動トランジスタ１０４はオンし、電流供給線１１０から発光素子１０６の対向電極１１１へ電流が流れ発光素子１０６は発光状態となる。
また、データ線１０９に消灯信号である０Ｖが入力されると、図３（Ｂ）に示すように、選択トランジスタ１０１はオフのままとなり、ｎｏｄｅＤ及びｎｏｄｅＧの電位は変わらず９Ｖ、駆動トランジスタ１０４もオフ状態を保つ。
続いて発光期間に移り、第２の走査線１０８の電位が０Ｖになり、スイッチトランジスタ１０３がオフする。そして、選択期間において決定したｎｏｄｅＧの電位を保持容量１０５が保持する。
以上のように、本発明の半導体装置の画素構成を用いることで、第１のトランジスタ（駆動トランジスタ）のゲート電極に印加されるオン・オフの電位と、データ線の振幅とを別に設定することができる。従って、データ線の振幅は、低振幅に設定することが可能となり、消費電力を大幅に下げることができる。
本実施の形態は、他の実施の形態、実施例と自由に組み合わせることができる。
（実施の形態２）
本実施の形態では、図１に示した画素構成のリセットトランジスタ１０２の接続を変更した例である。図４に具体的な構成を示し、説明する。ここでは、一画素のみを図示しているが、半導体装置の画素部には、実際には行方向と列方向にマトリクスに複数の画素が配置されている。
本発明の画素は夫々、第１の走査線３０７及びデータ線３０９によりｎｏｄｅＤの電位を決定する選択トランジスタ３０１（第２のトランジスタともいう）及びリセットトランジスタ３０２（第３のトランジスタともいう）、第２の走査線３０８によりｎｏｄｅＤとｎｏｄｅＧを導通させるスイッチトランジスタ３０３（第４のトランジスタともいう）、ｎｏｄｅＧの電位により電流供給線３１０から発光素子３０６への電流供給を制御する駆動トランジスタ３０４（第１のトランジスタともいう）、及びｎｏｄｅＧの電位を保持する保持容量３０５を有する。
なお本実施の形態においては、駆動トランジスタ３０４のゲート容量により、容量を形成してもよい。この場合は、保持容量３０５を必ずしも設ける必要はない。
第１のトランジスタ３０４のソース又はドレインの一方は、電流供給線３１０に接続されている。また第１のトランジスタ３０４のソース又はドレインの他方は、発光素子３０６の一方の電極に接続されている。また対向電極３１１は発光素子３０６の他方の電極である。
また第２のトランジスタ３０１のソース又はドレインの一方は第１の走査線３０７に接続されている。また第２のトランジスタ３０１のゲートはデータ線３０９に接続されている。また、第２のトランジスタ３０１のソース又はドレインの他方は第４のトランジスタ３０３のソース又はドレインの一方に接続されている。
また第４のトランジスタ３０３のゲートは第２の走査線３０８に接続されている。また第４のトランジスタ３０３のソース又はドレインの他方は第１のトランジスタ３０４のゲートに接続されている。また保持容量３０５の一方の電極は第１のトランジスタ３０４のゲートに接続され、他方の電極は電流供給線３１０に接続されている。
また第３のトランジスタ３０２のゲートは第１の走査線３０７に接続されている。また、第３のトランジスタ３０２のソース又はドレインの一方は電流供給線３１０に接続されている。また第３のトランジスタ３０２のソース又はドレインの他方は、第２のトランジスタ３０１のソース又はドレインの他方に接続されている。
リセットトランジスタ３０２は、図１におけるリセットトランジスタ１０２と同様に、リセット期間において、ｎｏｄｅＤの電位を１０ＶのＨｉｇｈ電位にし、駆動トランジスタ３０４をオフさせる。リセット期間、選択期間および発光期間における駆動方法、タイミング等は図２〜図３と同様である。
尚、本実施の形態においては、リセットトランジスタ３０２のソース又はドレインの一方は電流供給線３１０に接続したが、電流供給線を別に設け、別に設けた電流供給線に接続する構成としてもよい。
本実施の形態は、他の実施の形態、実施例と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、図１に示した画素構成の別の構成について示した例である。図５に具体的な構成を示し、説明する。ここでは、一画素のみを図示しているが、半導体装置の画素部には、実際には行方向と列方向にマトリクスに複数の画素が配置されている。
図５に示すように、本実施の形態における画素は夫々、走査線４０８及びデータ線４０９によりｎｏｄｅＧの電位を決定する選択トランジスタ４０１（第２のトランジスタともいう）及びリセットトランジスタ４０２（第３のトランジスタともいう）、ｎｏｄｅＧの電位により電流供給線４１０から発光素子４０６への電流供給を制御する駆動トランジスタ４０４（第１のトランジスタともいう）、及びｎｏｄｅＧの電位を保持する保持容量４０５を有す。
なお、第１のトランジスタ４０４にはＰチャネル型トランジスタを用い、第２のトランジスタ４０１、第３のトランジスタ４０２はＮチャネル型トランジスタを用いる。但し、各トランジスタの端子に接続された配線の電位を適宜変更し、本発明の各トランジスタの動作と同じ動作をするものであれば、特にトランジスタの極性は限定されない。
なお本実施の形態においては、駆動トランジスタ４０４のゲート容量により、容量を形成してもよい。この場合は、保持容量４０５を必ずしも設ける必要はない。
また、本実施の形態においては、第３のトランジスタ（リセットトランジスタ）４０２の代わりにダイオードを設けることができる。これは、第３のトランジスタ４０２がダイオードとして機能させるように接続されていることから、明らかである。
なお、発光素子４０６の対向電極４１１は電流供給線４１０より低い電位Ｖｓｓが設定されている。なお、Ｖｓｓとは、画素の発光期間に電流供給線４１０に設定される電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
また、走査線４０８のＨｉｇｈ電位は電流供給線４１０の電位より高く、選択期間の電位（以下Ｌｏｗ電位１と示す）はデータ線４０９のＬｏｗ電位と同じに、発光期間の電位（以下Ｌｏｗ電位２と示す）はデータ線４０９のＨｉｇｈ電位と同じに設定する。
次に図５の画素構成について、動作方法を図６、図７を用いて説明する。
まず図６（Ａ）において、本発明の画素構成についての走査線４０８、データ線４０９、ｎｏｄｅＧの電位のタイミングチャートについて示す。本発明の画素構成においては、リセット期間、選択期間、サステイン期間（発光期間もしくは消灯期間ともいう）によって各画素の発光状態、消灯状態を選択する。
本発明の画素構成においては、第１のトランジスタ（駆動トランジスタ）のオン・オフを制御する電位をデータ線より入力しない。また、画素内の駆動トランジスタのゲート（第１のノード）、つまり保持容量に、予め駆動トランジスタをオフするための電位を入力する。この予め、画素内の駆動トランジスタのゲートに駆動トランジスタをオフするための信号を入力する期間を本明細書においてはリセット期間という。
図６（Ｂ）は、図５の画素構成におけるリセット期間での各トランジスタのオン・オフ、及び各配線の電位について示した図である。駆動を説明するため、データ線４０９のＨｉｇｈ電位を０Ｖ、Ｌｏｗ電位を−３Ｖ、走査線４０８のＨｉｇｈ電位を１０Ｖ、Ｌｏｗ電位１を０Ｖ、Ｌｏｗ電位２を−３Ｖ、電流供給線４１０の電位を８Ｖ、発光素子４０６の対向電極４１１を０Ｖとする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン・オフ動作に必要な電位であればよい。
まず、リセット期間において、走査線４０８に選択パルスが出力され、その電位が０Ｖから１０Ｖとなり、リセットトランジスタ４０２がオンする。このとき閾値の絶対値がいずれのトランジスタも１Ｖだとすると、ｎｏｄｅＧの電位は走査線４０８の電位からリセットトランジスタ４０２の閾値分下がった９Ｖとなる。電流供給線４１０の電位は１０Ｖであるため、駆動トランジスタ４０４はオフする。
このリセット期間においては、データ線４０９の電位の変化によって、選択トランジスタ４０１はオンする。例えば、リセット期間前にｎｏｄｅＤが０Ｖの電位であった場合に、データ線４０９の電位が３Ｖであるとき、選択トランジスタ４０１はオンする。しかしリセット期間では、リセットトランジスタ４０２からの電位の入力がｎｏｄｅＤにおいては支配的となり、ｎｏｄｅＤの電位が選択トランジスタ４０１のゲート電位より高くなった時点で選択トランジスタ４０１はオフする。そのため、データ線４０９の電位が変化しても、駆動トランジスタ４０４のゲート端子の電位は変化しない。
次に、図７（Ａ）、（Ｂ）は、図５の画素構成における選択期間で発光素子４０６が発光状態、消灯状態を選択した場合の各トランジスタのオン・オフ、及び各配線の電位について示した図である。選択期間においては走査線４０８が−３Ｖとなる。
このときデータ線４０９に発光信号である０Ｖが入力されると、図７（Ａ）に示すように、選択トランジスタ４０１はオンし、ｎｏｄｅＧの電位は走査線４０８の電位−３Ｖとなり、駆動トランジスタ４０４はオンし、電流供給線４１０から発光素子４０６の対向電極４１１へ電流が流れ発光素子４０６は発光状態となる。
また、データ線４０９に消灯信号である−３Ｖが入力されると、図７（Ｂ）に示すように、選択トランジスタ４０１はオフのままとなり、ｎｏｄｅＧの電位は変わらず９Ｖ、駆動トランジスタ４０４もオフ状態を保つ。
続いて発光期間に移り、走査線４０８の電位が０Ｖとなる。選択期間において、ｎｏｄｅＧの電位が９Ｖとなった場合、選択トランジスタ４０１はオフのままとなり、ｎｏｄｅＧの電位９Ｖを保持容量４０５が保持する。また、選択期間において、ｎｏｄｅＧの電位が−３Ｖとなった場合、発光期間中データ線４０９の電位が１度でもＨｉｇｈ電位０Ｖになると選択トランジスタ４０１はオンする。このとき選択トランジスタ４０１のしきい値電圧が１ＶだとｎｏｄｅＧの電位は走査線４０８の電位０Ｖから選択トランジスタ４０１のしきい値電圧分下がった電位−１Ｖとなるが、駆動トランジスタ４０４はオンのままとなる。
この時、各画素の駆動トランジスタ４０４がオンする場合のＶｇｓ（ゲート電極、ソース電極間の電圧）が、発光期間中のデータ線４０９の電位によって、−７Ｖまたは−１１Ｖの２通りとなるが、いずれも線形領域で駆動されるため発光素子４０６の輝度には殆ど影響しない。
本実施の形態は、他の実施の形態、実施例と自由に組み合わせることができる。
本発明の半導体装置を具備した発光装置の断面構造について、図面を参照して説明する。ここでは選択トランジスタ、駆動トランジスタ、発光素子を含む発光装置の積層構造について、図８を用いて、順に説明する。
絶縁表面を有する基板１２０１（第１の基板）には、ガラス基板、石英基板、ステンレス基板等を用いることができる。また、作製工程における処理温度に耐え得るのであれば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のプラスチックやアクリル等の可撓性を有する合成樹脂からなる基板を用いることができる。
まず、基板１２０１上に下地膜１２０２を形成する。下地膜１２０２には、酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いることができる。次に、下地膜１２０２上に非晶質半導体膜を形成する。非晶質半導体膜の膜厚は２５〜１００ｎｍとする。また非晶質半導体には珪素だけではなくシリコンゲルマニウムも用いることができる。続いて、必要に応じて非晶質半導体膜を結晶化し、結晶性半導体膜を形成する。結晶化する方法は、加熱炉、レーザ照射、若しくはランプから発する光の照射、又はそれらを組み合わせて用いることができる。例えば、非晶質半導体膜に金属元素を添加し、加熱炉を用いた加熱処理を行うことによって結晶性半導体膜を形成する。このように、金属元素を添加することにより、低温で結晶化できるため好適である。
なお、結晶性半導体で形成される薄膜トランジスタ（ＴＦＴ）は、非晶質半導体で形成されたＴＦＴよりも電界効果移動度が高く、ＯＮ電流が大きいため、半導体装置に用いるトランジスタとしてより適している。
次に、エッチングにより、結晶性半導体膜を所定の形状に加工する。次に、ゲート絶縁膜として機能する絶縁膜を形成する。絶縁膜は、半導体膜を覆うように、厚さを１０〜１５０ｎｍとして形成される。例えば、酸化窒化珪素膜、酸化珪素膜等を用いることができ、単層構造または積層構造としてもよい。
次に、ゲート絶縁膜を介して、ゲート電極として機能する導電膜を結晶性半導体膜上に形成する。ゲート電極は、単層であっても積層であってもよいが、ここでは導電膜を積層して形成する。導電膜１２０３Ａ、１２０３Ｂは、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、またはこれらの元素を主成分とする合金材料もしくは化合物材料で形成する。本実施例では、導電膜１２０３Ａとして膜厚１０〜５０ｎｍの窒化タンタル膜を形成し、導電膜１２０３Ｂとして膜厚２００〜４００ｎｍのタングステン膜を形成する。
次に、ゲート電極をマスクとして不純物元素を結晶性半導体膜に添加して、不純物領域を形成する。このとき、高濃度不純物領域に加えて、低濃度不純物領域を形成してもよい。低濃度不純物領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域と呼ばれる。
次に、層間絶縁膜１２０６として機能する絶縁膜１２０４、１２０５を形成する。絶縁膜１２０４は、窒素を有する絶縁膜であることが好適であり、ここでは、プラズマＣＶＤ法により１００ｎｍの窒化珪素膜を用いて形成する。絶縁膜１２０５は、有機材料又は無機材料を用いて形成することが好適である。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、シロキサンを用いることができる。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。無機材料としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙは自然数）等の酸素、又は窒素を有する絶縁膜を用いることができる。なお、有機材料からなる膜は、平坦性が良好な一方で、有機材料により、水分や酸素が吸収されてしまう。これを防止するため、有機材料からなる絶縁膜上に、無機材料を有する絶縁膜を形成するとよい。
次に、層間絶縁膜１２０６にコンタクトホールを形成した後、トランジスタのソース配線及びドレイン配線として機能する導電膜１２０７を形成する。導電膜１２０７は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。本実施例では、チタン膜、窒化チタン膜、チタンアルミニウム合金膜、チタン膜の積層膜を形成する。
次に、導電膜１２０７を覆うように絶縁膜１２０８を形成する。絶縁膜１２０８は、層間絶縁膜１２０６で示した材料を用いることができる。次に、絶縁膜１２０８に設けられた開口部に画素電極（第１の電極ともいう）１２０９を形成する。開口部において、画素電極１２０９の段差被覆性を高めるため、開口部端面に、複数の曲率半径を有するように丸みを帯びさせるとよい。
画素電極１２０９の材料としては、仕事関数の大きい（仕事関数４．０ｅＶ以上）金属、合金、電気伝導性化合物、およびこれらの混合物などの導電性材料を用いることが好ましい。導電性材料の具体例としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンを含むインジウム亜鉛酸化物（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
導電性材料の組成比例は次の通りである。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とすればよい。酸化チタンを含むインジウム酸化物は、酸化チタン１．０ｗｔ％〜５．０ｗｔ％、インジウム酸化物９９．０ｗｔ％〜９５．０ｗｔ％とすればよい。インジウム錫酸化物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とすればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、インジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ％とすればよい。上記組成比は例であり、適宜その組成比を設定すればよい。
次に、蒸着法、またはインクジェット法により、電界発光層１２１０を形成する。電界発光層１２１０は、有機材料、又は無機材料を有し、電子注入層（ＥＩＬ）、電子輸送層（ＥＴＬ）、発光層（ＥＭＬ）、正孔輸送層（ＨＴＬ）、正孔注入層（ＨＩＬ）等を適宜組み合わせて構成される。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。
なお、電界発光層１２１０は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。
なお、正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。
なお、ホール輸送性の有機化合物材料としては、例えば、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、４，４’，４’’−トリス（Ｎ−カルバゾリル）トリフェニルアミン（略称：ＴＣＴＡ）などが挙げられるが、これらに限定されることはない。
なお、電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。
なお、電子注入輸送層には、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）、ビス［２−（２’−ヒドロキシフェニル）ベンズオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２’−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、２，２’，２’’−（１，３，５−ベンゼントリイル）−トリス（１−フェニル−１Ｈ−ベンゾイミダゾール）（略称：ＴＰＢＩ）、３−（４−ビフェニリル）−４−フェニル−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ビフェニリル）−４−（４−エチルフェニル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）などが挙げられるが、これらに限定されることはない。
なお、発光層には、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）２（ａｃａｃ））などの燐光を放出できる化合物を用いることもできる。
また、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。
すなわち、赤色の発光性の画素に適用した場合、その画素の発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。
その他に、発光層の形成に用いることができる電界発光材料として、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系等の高分子材料が挙げられる。
いずれにしても、電界発光層１２１０の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。
また、封止基板にカラーフィルタ（着色層）を形成してもよい。カラーフィルタ（着色層）は、蒸着法や液滴吐出法によって形成することができ、カラーフィルタ（着色層）を用いると、高精細な表示を行うこともできる。カラーフィルタ（着色層）により、各ＲＧＢの発光スペクトルにおいてブロードなピークを鋭いピークになるように補正できるからである。
また、単色の発光を示す材料を形成し、カラーフィルターや色変換層を組み合わせることによりフルカラー表示を行うことができる。カラーフィルタ（着色層）や色変換層は、例えば第２の基板（封止基板）に形成し、基板１２０１へ貼り合わせればよい。
そして、スパッタリング法、又は蒸着法により、対向電極（第２の電極ともいう）１２１１を形成する。画素電極１２０９と対向電極１２１１は、一方が陽極となり、他方が陰極となる。
陰極材料としては、仕事関数の小さい（仕事関数３．８ｅＶ以下）金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。陰極材料の具体例としては、元素周期律の１族または２族に属する元素、すなわちＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）や化合物（ＬｉＦ、ＣｓＦ、ＣａＦ２）の他、希土類金属を含む遷移金属を用いて形成することができる。但し、陰極は透光性を有する必要があるため、これら金属、又はこれら金属を含む合金を非常に薄く形成し、ＩＴＯ等の金属（合金を含む）との積層により形成する。
その後、対向電極１２１１を覆うように、窒化珪素膜やＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）膜からなる保護膜を設けてもよい。上記工程を経て、本発明の発光装置が完成する。
本実施例は、上記の実施の形態、他の実施例と自由に組み合わせることができる。
本実施例では、本発明の画素構成を用いたアクティブマトリクス型ディスプレイの一例を図９に示し、説明する。
前記アクティブマトリクス型ディスプレイは、トランジスタや配線が形成された基板５０１、前記配線部を外部と接続するＦＰＣ５０８、発光素子及び前記発光素子を封止する対向基板５０２を有する。
基板５０１上にはマトリクス状に配置された複数の画素から成る表示部５０６、データ線駆動回路５０３、走査線駆動回路Ａ５０４、走査線駆動回路Ｂ５０５、各種電源及び信号を入力するＦＰＣ５０８と接続されるＦＰＣ接続部５０７を有する。
データ線駆動回路５０３はシフトレジスタ、ラッチ、レベルシフタ及びバッファ等の回路を有し、各列のデータ線にデータ信号を出力する。また、走査線駆動回路Ａ５０４及び走査線駆動回路Ｂ５０５は夫々、シフトレジスタ、レベルシフタ及びバッファ等の回路を有し、走査線駆動回路Ａ５０４は各行の第２の走査線に、走査線駆動回路Ｂ５０５は各行の第１の走査線に、夫々順次選択パルスを出力していく。
走査線駆動回路Ａ５０４、走査線駆動回路Ｂ５０５により選択パルスが出力されたタイミングに各画素へ書き込まれたデータ信号に応じて、発光素子の発光が制御される。
なお、上記駆動回路以外に、ＣＰＵやコントローラなどの回路を基板５０１に一体形成してもよい。そうすると、接続する外部回路（ＩＣ）の個数が減少し、軽量化、薄型化がさらに図れるため、携帯端末などには特に有効である。
なお、本明細書中では図９に示すように、ＦＰＣまで取り付けられ、発光素子にＥＬ素子を用いたパネルのことを本明細書ではＥＬモジュールという。
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
本実施例では、電流供給線の電位を補正し、環境温度の変化と経時変化に起因した発光素子の電流値の変動による影響を抑制する例について述べる。
有機化合物を発光層に用いた発光素子は、無機材料を用いた発光素子よりも、周囲の温度により、その抵抗値（内部抵抗値）が変化しやすい性質を有する。具体的には、室温を通常の温度としたとき、温度が通常よりも高くなると抵抗値が低下し、温度が通常よりも低くなると抵抗値が上昇する。そのため、同じ電圧を印加した場合、温度が高くなると電流値が増加して所望の輝度よりも高い輝度となり、温度が低くなると電流値が低下して所望の輝度よりも低い輝度となる。また、発光素子は、経時的にその電流値が減少する性質を有する。具体的には、発光時間及び非発光時間が累積すると発光素子の劣化に伴い抵抗値が上昇する。そのため、発光時間及び非発光時間が累積すると同じ電圧を印加した場合、電流値が低下して所望の輝度より低い輝度となる。
上述した発光素子が有する性質により、環境温度が変化したり、経時変化が生じたりすると、輝度にバラツキが生じてしまう。本実施例は、本発明の電流供給線の電位を用いて補正することで、環境温度の変化と経時変化に起因した発光素子の電流値の変動による影響を抑制することができる。発光素子が、環境温度や経時変化により抵抗値の変動しやすい有機ＥＬ素子であるときに、本実施例が非常に有用である。
図１０に、回路の構成を示す。画素には、図１で示した半導体装置が配置されており、図１と同様の説明については省略する。図１０において、図１において示した電流供給線１４０１と発光素子１４０４の対向電極１４０２とは、駆動トランジスタ１４０３を介して接続されている。そして、電流供給線１４０１から対向電極１４０２の方に電流が流れる。発光素子１４０４は、そこを流れる電流の大きさに応じて発光する。１４０５はデータ線駆動回路である。
このような画素構成の場合、電流供給線１４０１と対向電極１４０２の電位が固定され、発光素子１４０４に電流が流れ続けていると、特性が劣化してくる。また、発光素子１４０４は、環境温度によって、特性が変わってくる。
具体的には、発光素子１４０４に電流が流れ続けていると、電圧電流特性がシフトしてくる。つまり、発光素子１４０４の抵抗値が高くなって、同じ電圧を加えていても、流れる電流値が小さくなってしまう。また、同じ大きさの電流が流れていても、発光効率が低下し、輝度が低くなってしまう。温度特性としては、温度が下がると、発光素子１４０４の電圧電流特性がシフトし、発光素子１４０４の抵抗値が高くなってしまう。
ここで、モニタ用回路を用いて、上述のような劣化や変動の影響を補正する。本実施例では、電流供給線１４０１の電位を調整することにより、発光素子１４０４の劣化や温度による変動を補正する。
そこで、モニタ用回路の構成について述べる。第１のモニタ用電源線１４０６と第２のモニタ用電源線１４０７の間には、モニタ用電流源１４０８、モニタ用発光素子１４０９、が接続されている。そして、モニタ用発光素子１４０９とモニタ用電流源１４０８との接点には、モニタ用発光素子１４０９の電位を出力するためのサンプリング回路１４１０の入力端子が接続されている。サンプリング回路１４１０の出力端子には、電流供給線１４０１が接続されている。したがって、電流供給線１４０１の電位は、サンプリング回路１４１０の出力によって制御される。
次に、モニタ用回路の動作について述べる。まず、モニタ用電流源１４０８から、最も明るい階調数で発光素子１４０４を発光させるための電流を流す。このときの電流値をＩｍａｘとする。
すると、モニタ用発光素子１４０９の両端には、Ｉｍａｘの大きさの電流を流すのに必要な大きさの電圧が加わる。もし、モニタ用発光素子１４０９の電圧電流特性が劣化や温度などによって変わったとしても、それに応じて、モニタ用発光素子１４０９の両端の電圧も変化し、最適な大きさになる。よって、モニタ用発光素子１４０９の変動（劣化や温度変化など）の影響を補正することが出来る。
サンプリング回路１４１０の入力端子には、モニタ用発光素子１４０９にかかる電圧が入力されている。したがって、サンプリング回路１４１０の出力端子、つまり、電流供給線１４０１の電位は、モニタ用回路によって補正されることになり、発光素子１４０４は劣化や温度による変動が補正される。
なお、サンプリング回路１４１０は、入力電流に応じた電圧を出力する回路であればなんでもよい。例えば電圧フォロア回路も増幅回路の一種であるが、これに限定されない。オペアンプ、バイポーラトランジスタ、ＭＯＳトランジスタのいずれかもしくは複数を組み合わせて、回路を構成すればよい。
なお、モニタ用発光素子１４０９は、画素の発光素子１４０４と同時に、同じ製造方法で、同じ基板上に作成されることが望ましい。なぜなら、モニタ用のものと、画素に配置されているものとで、特性が異なれば、補正がずれてしまうからである。
なお、画素に配置されている発光素子１４０４は、頻繁に電流を流さないような期間が生じるため、モニタ用発光素子１４０９に、ずっと電流を流し続けていると、モニタ用発光素子１４０９の方が、劣化が大きく進む。そのため、サンプリング回路１４１０から出力される電位は、補正が過度にかかった電位となる。そこで、サンプリング回路１４１０から出力される電位は、実際の画素での劣化度合いに合わせるようにしてもよい。
例えば、平均的に、画面全体の点灯率が３０％であれば、３０％の輝度に相当するような期間だけ、モニタ用発光素子１４０９に電流を流すようにしてもよい。そのとき、モニタ用発光素子１４０９に電流が流れない期間が生じてしまうが、サンプリング回路１４１０の出力端子からは、変わりなく電圧が供給されているようにする必要がある。それを実現するためには、サンプリング回路１４１０の入力端子に容量素子を接続し、そこに、モニタ用発光素子１４０９に電流を流していた時の電位を保持するようにすればよい。
なお、最も明るい階調数で発光させるための電流値Ｉｍａｘに合わせてモニタ用回路を動作させると、補正が過度にかかったような電位を出力することになるが、それによって、画素での焼き付き（画素ごとの劣化度合いの変動による輝度むら）が目立たなくなるため、最も明るい階調数で発光させるための電流値Ｉｍａｘに合わせてモニタ用回路を動作させることが望ましい。
本実施例においては、駆動トランジスタ１４０３は線形領域で動作させることがさらに好適である。線形領域で動作させることで駆動トランジスタ１４０３は、概ねスイッチとして動作する。そのため、駆動トランジスタ１４０３の劣化や温度などによる特性の変動の影響が出にくくすることができる。線形領域のみで動作させる場合は、発光素子１４０４に電流が流れるかどうかをデジタル的に制御することが多い。その場合、多階調化をはかるため、時間階調方式や面積階調方式などを組み合わせることが好適である。
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
本発明の半導体装置を具備する電子機器として、テレビ受像器、ビデオカメラ、やデジタルカメラなどのカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１１、図１２、図１３（Ａ）〜図１３（Ｂ）、図１４（Ａ）〜図１４（Ｂ）、図１５、図１６（Ａ）〜図１６（Ｅ）に示す。
図１１は表示パネル５００１と、回路基板５０１１を組み合わせたＥＬモジュールを示している。回路基板５０１１には、コントロール回路５０１２や信号分割回路５０１３などが形成されており、接続配線５０１４によって表示パネル５００１と電気的に接続されている。
この表示パネル５００１には、複数の画素が設けられた画素部５００２と、走査線駆動回路５００３、選択された画素にビデオ信号を供給するデータ線駆動回路５００４を備えている。なおＥＬモジュールを作製する場合は上記実施例を用いて画素部５００２の画素を構成する半導体装置を作製すればよい。また、走査線駆動回路５００３やデータ線駆動回路５００４等制御用駆動回路部を、上記実施例により形成されたＴＦＴを用いて作製することが可能である。以上のように、図１１に示すＥＬモジュールテレビを完成させることができる。
図１２は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ５１０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５１０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５１０３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路５０１２により処理される。コントロール回路５０１２は、走査線側とデータ線側にそれぞれ信号が出力する。デジタル駆動する場合には、データ線側に信号分割回路５０１３を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ５１０１で受信した信号のうち、音声信号は音声信号増幅回路５１０５に送られ、その出力は音声信号処理回路５１０６を経てスピーカー５１０７に供給される。制御回路５１０８は受信局（受信周波数）や音量の制御情報を入力部５１０９から受け、チューナ５１０１や音声信号処理回路５１０６に信号を送出する。
図１３（Ａ）に示すように、ＥＬモジュールを筐体５２０１に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示画面５２０２が形成される。また、スピーカー５２０３、操作スイッチ５２０４などが適宜備えられている。
また図１３（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体５２１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部５２１３やスピーカー部５２１７を駆動させる。バッテリーは充電器５２１０で繰り返し充電が可能となっている。また、充電器５２１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体５２１２は操作キー５２１６によって制御する。また、図１３（Ｂ）に示す装置は、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送り、さらに充電器５２１０から送信された信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部５２１３に適用することができる。
本発明の半導体装置を図１１、図１２、図１３（Ａ）〜図１３（Ｂ）に示すテレビ受像器に使用することにより、表示部の画素内において第１のトランジスタ（駆動トランジスタ）のゲート電極に印加されるオンオフの電位と、データ線の振幅の電位とを別に設定することができる。従って、データ線の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となり、消費電力を大幅に抑えた商品を顧客に提供することができる。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
図１４（Ａ）は表示パネル５３０１とプリント配線基板５３０２を組み合わせたモジュールを示している。表示パネル５３０１は、複数の画素が設けられた画素部５３０３と、第１の走査線駆動回路５３０４、第２の走査線駆動回路５３０５と、選択された画素にビデオ信号を供給するデータ線駆動回路５３０６を備えている。
プリント配線基板５３０２には、コントローラ５３０７、中央処理装置（ＣＰＵ）５３０８、メモリ５３０９、電源回路５３１０、音声処理回路５３１１及び送受信回路５３１２などが備えられている。プリント配線基板５３０２と表示パネル５３０１は、フレキシブル配線基板（ＦＰＣ）５３１３により接続されている。プリント配線基板５３０２には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ５３０７、音声処理回路５３１１、メモリ５３０９、ＣＰＵ５３０８、電源回路５３１０などは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式を用いて表示パネル５３０１に実装することもできる。ＣＯＧ方式により、プリント配線基板５３０２の規模を縮小することができる。
プリント配線基板５３０２に備えられたインターフェース（Ｉ／Ｆ）部５３１４を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート５３１５が、プリント配線基板５３０２に設けられている。
図１４（Ｂ）は、図１４（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ５３０９としてＶＲＡＭ５３１６、ＤＲＡＭ５３１７、フラッシュメモリ５３１８などが含まれている。ＶＲＡＭ５３１６にはパネルに表示する画像のデータが、ＤＲＡＭ５３１７には画像データまたは音声データが、フラッシュメモリ５３１８には各種プログラムが記憶されている。
電源回路５３１０は、表示パネル５３０１、コントローラ５３０７、ＣＰＵ５３０８、音声処理回路５３１１、メモリ５３０９、送受信回路５３１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路５３１０に電流源が備えられている場合もある。
ＣＰＵ５３０８は、制御信号生成回路５３２０、デコーダ５３２１、レジスタ５３２２、演算回路５３２３、ＲＡＭ５３２４、ＣＰＵ５３０８用のインターフェース（Ｉ／Ｆ）部５３１９などを有している。インターフェース部５３１９を介してＣＰＵ５３０８に入力された各種信号は、一旦レジスタ５３２２に保持された後、演算回路５３２３、デコーダ５３２１などに入力される。演算回路５３２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ５３２１に入力された信号はデコードされ、制御信号生成回路５３２０に入力される。制御信号生成回路５３２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路５３２３において指定された場所、具体的にはメモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７などに送る。
メモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
入力手段５３２５から入力された信号は、Ｉ／Ｆ部５３１４を介してプリント配線基板５３０２に実装されたＣＰＵ５３０８に送られる。制御信号生成回路５３２０は、ポインティングデバイスやキーボードなどの入力手段５３２５から送られてきた信号に従い、ＶＲＡＭ５３１６に格納してある画像データを所定のフォーマットに変換し、コントローラ５３０７に送付する。
コントローラ５３０７は、パネルの仕様に合わせてＣＰＵ５３０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル５３０１に供給する。またコントローラ５３０７は、電源回路５３１０から入力された電源電圧やＣＰＵ５３０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル５３０１に供給する。
送受信回路５３１２では、アンテナ５３２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路５３１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ５３０８からの命令に従って、音声処理回路５３１１に送られる。
ＣＰＵ５３０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路５３１１において音声信号に復調され、スピーカー５３２７に送られる。またマイクロフォン５３２６から送られてきた音声信号は、音声処理回路５３１１において変調され、ＣＰＵ５３０８からの命令に従って、送受信回路５３１２に送られる。
コントローラ５３０７、ＣＰＵ５３０８、電源回路５３１０、音声処理回路５３１１、メモリ５３０９を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。
図１５は、図１４（Ａ）〜図１４（Ｂ）に示すモジュールを含む携帯電話機の一態様を示している。表示パネル５３０１はハウジング５３３０に脱着自在に組み込まれる。ハウジング５３３０は表示パネル５３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル５３０１を固定したハウジング５３３０はプリント基板５３３１に嵌着されモジュールとして組み立てられる。
表示パネル５３０１はＦＰＣ５３１３を介してプリント基板５３３１に接続される。プリント基板５３３１には、スピーカー５３３２、マイクロフォン５３３３、送受信回路５３３４、ＣＰＵ及びコントローラなどを含む信号処理回路５３３５が形成されている。このようなモジュールと、入力手段５３３６、バッテリー５３３７、アンテナ５３４０を組み合わせ、筐体５３３９に収納する。表示パネル５３０１の画素部は筐体５３３９に形成された開口窓から視認できように配置する。
本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした構成としてもよい。
図１５の携帯電話機において、表示パネル５３０１は実施の形態１で説明したものと同様の半導体装置が有する画素をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオン・オフの電位と、データ線の振幅の電位とを別に設定することができる。従って、データ線の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となるという特徴を有している。その半導体装置で構成される表示パネル５３０１も同様の特徴を有するため、この携帯電話機は大幅な低消費電力化が図られている。このような特徴により、携帯電話機において、電源回路を大幅に削減、若しくは縮小することができるので、筐体５３３９の小型軽量化を図ることが可能である。本発明に係る携帯電話機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。
図１６（Ａ）はテレビ装置であり、筐体６００１、支持台６００２、表示部６００３などによって構成されている。このテレビ装置において、表示部６００３は実施の形態１で説明したものと同様の半導体装置が有する画素をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオン・オフの電位と、データ線の振幅の電位とを別に設定することができる。従って、データ線の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となるという特徴を有している。その半導体装置で構成される表示部６００３も同様の特徴を有するため、このテレビ装置は大幅な低消費電力化が図られている。このような特徴により、テレビ装置において、電源回路を大幅に削減、若しくは縮小することができるので、筐体６００１の小型軽量化を図ることが可能である。本発明に係るテレビ装置は、より住環境に適合した製品を顧客に提供することができる。
図１６（Ｂ）はコンピュータであり、本体６１０１、筐体６１０２、表示部６１０３、キーボード６１０４、外部接続ポート６１０５、ポインティングマウス６１０６等を含む。このコンピュータにおいて、表示部６１０３は実施の形態１で説明したものと同様の半導体装置が有する画素をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオン・オフの電位と、データ線の振幅の電位とを別に設定することができる。従って、データ線の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となるという特徴を有している。その半導体装置で構成される表示部６１０３も同様の特徴を有するため、このコンピュータは大幅な低消費電力化が図られている。このような特徴により、コンピュータにおいて、電源回路を大幅に削減、若しくは縮小することができるので、本体６１０１や筐体６１０２の小型軽量化を図ることが可能である。本発明に係るコンピュータは、低消費電力、小型軽量化が図られているので、それにより利便性の高い製品を顧客に提供することができる。
図１６（Ｃ）は携帯可能なコンピュータであり、本体６２０１、表示部６２０２、スイッチ６２０３、操作キー６２０４、赤外線ポート６２０５等を含む。この携帯可能なコンピュータにおいて、表示部６２０２は実施の形態１で説明したものと同様の半導体装置が有する画素をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオン・オフの電位と、データ線の振幅の電位とを別に設定することができる。従って、データ線の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となるという特徴を有している。その半導体装置で構成される表示部６２０２も同様の特徴を有するため、この携帯可能なコンピュータは大幅な低消費電力化が図られている。このような特徴により、携帯可能なコンピュータにおいて、電源回路を大幅に削減、若しくは縮小することができるので、本体６２０１の小型軽量化を図ることが可能である。本発明に係る携帯可能なコンピュータは、低消費電力、小型軽量化が図られているので、それにより利便性の高い製品を顧客に提供することができる。
図１６（Ｄ）は携帯型のゲーム機であり、筐体６３０１、表示部６３０２、スピーカー部６３０３、操作キー６３０４、記録媒体挿入部６３０５等を含む。この携帯型のゲーム機において、表示部６３０２は実施の形態１で説明したものと同様の半導体装置が有する画素をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオン・オフの電位と、データ線の振幅の電位とを別に設定することができる。従って、データ線の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となるという特徴を有している。その半導体装置で構成される表示部６３０２も同様の特徴を有するため、この携帯型のゲーム機は大幅な低消費電力化が図られている。このような特徴により、携帯型のゲーム機において、電源回路を大幅に削減、若しくは縮小することができるので、筐体６３０１の小型軽量化を図ることが可能である。本発明に係る携帯型のゲーム機は、低消費電力、小型軽量化が図られているので、それにより利便性の高い製品を顧客に提供することができる。
図１６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体（ＤＶＤ等）読込部６４０５、操作キー６４０６、スピーカー部６４０７等を含む。表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を表示する。この画像再生装置において、表示部Ａ６４０３、表示部Ｂ６４０４は実施の形態１で説明したものと同様の半導体装置が有する画素をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオン・オフの電位と、データ線の振幅の電位とを別に設定することができる。従って、データ線の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となるという特徴を有している。その半導体装置で構成される表示部Ａ６４０３、表示部Ｂ６４０４も同様の特徴を有するため、この画像再生装置は大幅な低消費電力化が図られている。このような特徴により、画像再生装置において、電源回路を大幅に削減、若しくは縮小することができるので、本体６４０１や筐体６４０２の小型軽量化を図ることが可能である。本発明に係る画像再生装置は、低消費電力、小型軽量化が図られているので、それにより利便性の高い製品を顧客に提供することができる。
これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
実施の形態１の回路図。 実施の形態１の一形態図。 実施の形態１の一形態図。 実施の形態２の回路図。 実施の形態３の回路図 実施の形態３の一形態図。 実施の形態３の一形態図。 実施例１の断面図。 実施例２の斜視図。 実施例３の回路図。 実施例４の電子機器の図 実施例４の電子機器の図 実施例４の電子機器の図 実施例４の電子機器の図 実施例４の電子機器の図 実施例４の電子機器の図 従来例の回路図。
符号の説明
１０１ 選択トランジスタ
１０２ リセットトランジスタ
１０３ スイッチトランジスタ
１０４ 駆動トランジスタ
１０５ 保持容量
１０６ 発光素子
１０７ 第１の走査線
１０８ 第２の走査線
１０９ データ線
１１０ 電流供給線
１１１ 対向電極
２０１ スイッチトランジスタ
２０２ 駆動トランジスタ
２０２ 時駆動トランジスタ
２０３ 保持容量
２０４ 発光素子
２０５ 走査線
２０６ データ線
２０７ 電流供給線
３０１ 選択トランジスタ
３０２ リセットトランジスタ
３０３ スイッチトランジスタ
３０４ 駆動トランジスタ
３０５ 保持容量
３０６ 発光素子
３０７ 第１の走査線
３０８ 第２の走査線
３０９ データ線
３１０ 電流供給線
３１１ 対向電極
４０１ 選択トランジスタ
４０２ リセットトランジスタ
４０４ 駆動トランジスタ
４０５ 保持容量
４０６ 発光素子
４０８ 走査線
４０９ データ線
４１０ 電流供給線
４１１ 対向電極
５０１ 基板
５０２ 対向基板
５０３ データ線駆動回路
５０４ 走査線駆動回路Ａ
５０５ 走査線駆動回路Ｂ
５０６ 表示部
５０７ ＦＰＣ接続部
５０８ ＦＰＣ
１２０１ 基板
１２０２ 下地膜
１２０３Ａ 導電膜
１２０３Ｂ 導電膜
１２０４ 絶縁膜
１２０５ 絶縁膜
１２０６ 層間絶縁膜
１２０７ 導電膜
１２０８ 絶縁膜
１２０９ 画素電極
１２１０ 電界発光層
１２１１ 対向電極
１４０１ 電流供給線
１４０２ 対向電極
１４０３ 駆動トランジスタ
１４０４ 発光素子
１４０６ モニタ用電源線
１４０７ モニタ用電源線
１４０８ モニタ用電流源
１４０９ モニタ用発光素子
１４１０ サンプリング回路
５００１ 表示パネル
５００２ 画素部
５００３ 走査線駆動回路
５００４ データ線駆動回路
５０１１ 回路基板
５０１２ コントロール回路
５０１３ 信号分割回路
５０１４ 接続配線
５１０１ チューナ
５１０２ 映像信号増幅回路
５１０３ 映像信号処理回路
５１０５ 音声信号増幅回路
５１０６ 音声信号処理回路
５１０７ スピーカー
５１０８ 制御回路
５１０９ 入力部
５２０１ 筐体
５２０２ 表示画面
５２０３ スピーカー
５２０４ 操作スイッチ
５２１０ 充電器
５２１２ 筐体
５２１３ 表示部
５２１６ 操作キー
５２１７ スピーカー部
５３０１ 表示パネル
５３０２ プリント配線基板
５３０３ 画素部
５３０４ 第１の走査線駆動回路
５３０５ 第２の走査線駆動回路
５３０６ データ線駆動回路
５３０７ コントローラ
５３０８ 中央処理装置（ＣＰＵ）
５３０９ メモリ
５３１０ 電源回路
５３１１ 音声処理回路
５３１２ 送受信回路
５３１３ フレキシブル配線基板（ＦＰＣ）
５３１４ インターフェース（Ｉ／Ｆ）部
５３１５ アンテナ用ポート
５３１６ ＶＲＡＭ
５３１７ ＤＲＡＭ
５３１８ フラッシュメモリ
５３１９ インターフェース（Ｉ／Ｆ）部
５３２０ 制御信号生成回路
５３２１ デコーダ
５３２２ レジスタ
５３２３ 演算回路
５３２４ ＲＡＭ
５３２５ 入力手段
５３２６ マイクロフォン
５３２７ スピーカー
５３２８ アンテナ
５３３０ ハウジング
５３３１ プリント基板
５３３２ スピーカー
５３３３ マイクロフォン
５３３４ 送受信回路
５３３５ 信号処理回路
５３３６ 入力手段
５３３７ バッテリー
５３３９ 筐体
５３４０ アンテナ
６００１ 筐体
６００２ 支持台
６００３ 表示部
６１０１ 本体
６１０２ 筐体
６１０３ 表示部
６１０４ キーボード
６１０５ 外部接続ポート
６１０６ ポインティングマウス
６２０１ 本体
６２０２ 表示部
６２０３ スイッチ
６２０４ 操作キー
６２０５ 赤外線ポート
６３０１ 筐体
６３０２ 表示部
６３０３ スピーカー部
６３０４ 操作キー
６３０５ 記録媒体挿入部
６４０１ 本体
６４０２ 筐体
６４０３ 表示部Ａ
６４０４ 表示部Ｂ
６４０５ 記録媒体（ＤＶＤ等）読込部
６４０６ 操作キー
６４０７ スピーカー部

Claims (27)

  1. 発光素子と、
    走査線と、
    データ線と、
    電流供給線と、
    ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、
    ゲートが前記データ線に接続され、ソース又はドレインの一方が前記走査線に接続され、他方が前記第１のトランジスタのゲートに接続された第２のトランジスタと、
    ゲート、及びソース又はドレインの一方が前記走査線に接続され、ソース又はドレインの他方が前記第２のトランジスタのソース又はドレインの他方に接続された第３のトランジスタと、
    を有することを特徴とする半導体装置。
  2. 前記第１のトランジスタはＰチャネル型トランジスタであり、前記第２及び第３のトランジスタはＮチャネル型トランジスタであることを特徴とする請求項１に記載の半導体装置。
  3. 発光素子と、
    走査線と、
    データ線と、
    電流供給線と、
    ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、
    ゲートが前記データ線に接続され、ソース又はドレインの一方が前記走査線に接続され、他方が前記第１のトランジスタのゲートに接続された第２のトランジスタと、
    一方の電極が前記走査線に接続され、他方の電極が前記第２のトランジスタのソース又はドレインの他方に接続されたダイオードと、
    を有することを特徴とする半導体装置。
  4. 前記第１のトランジスタはＰチャネル型トランジスタであり、前記第２のトランジスタはＮチャネル型トランジスタであることを特徴とする請求項３に記載の半導体装置。
  5. 容量を有し、
    前記容量は、一方の電極が前記第１のトランジスタのゲートに接続され、他方の電極が前記電流供給線に接続されていることを特徴とする請求項３又は４のいずれか一に記載の半導体装置。
  6. 前記第２のトランジスタのソース又はドレインの他方と前記第１のトランジスタのゲートとの導通、非導通を制御するスイッチを有することを特徴とする請求項３乃至５のいずれか一に記載の半導体装置。
  7. 前記電流供給線の電位は、前記発光素子の他方の電極の電位よりも高いことを特徴とする請求項３乃至６のいずれか一に記載の半導体装置。
  8. 発光素子と、
    走査線と、
    データ線と、
    電流供給線と、
    ノードと、
    ゲートが前記第１のノードに接続され、ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、
    前記データ線及び前記走査線の電位によりオン、オフが制御され、前記第１のノードの電位を決定する第２のトランジスタと、
    を有し、
    前記データ線の電位によらず、前記ノードの電位を、前記第１のトランジスタをオフする電位に設定することを特徴とする半導体装置。
  9. 前記第２のトランジスタは、ゲートが前記データ線に接続され、ソース又はドレインの一方が前記走査線に接続され、他方が前記ノードに接続されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記電流供給線の電位は、前記発光素子の他方の電極の電位より高いことを特徴とする請求項８又は９に記載の半導体装置。
  11. 前記第１のトランジスタはＰチャネル型トランジスタであり、前記第２のトランジスタはＮチャネル型トランジスタであることを特徴とする請求項８乃至１０のいずれか一に記載の半導体装置。
  12. 発光素子と、
    走査線と、
    データ線と、
    電流供給線と、
    第１のノード及び第２のノードと、
    ゲートが前記第１のノードに接続され、ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、
    前記データ線及び前記走査線の電位によりオン、オフが制御され、前記第２のノードの電位を決定する第２のトランジスタと、
    前記第１のノードと前記第２のノードとの導通、非導通を制御するスイッチと、
    を有し、
    前記データ線の電位によらず、前記第２のノードの電位を、前記第１のトランジスタをオフする電位に設定することを特徴とする半導体装置。
  13. 前記第２のトランジスタは、ゲートが前記データ線に接続され、ソース又はドレインの一方が前記走査線に接続され、他方が前記第２のノードに接続されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記電流供給線の電位は、前記発光素子の他方の電極の電位より高いことを特徴とする請求項１２又は１３に記載の半導体装置。
  15. 前記第１のトランジスタはＰチャネル型トランジスタであり、前記第２のトランジスタはＮチャネル型トランジスタであることを特徴とする請求項１２乃至１４のいずれか一に記載の半導体装置。
  16. 発光素子と、
    第１の走査線と、
    第２の走査線と、
    データ線と、
    電流供給線と、
    ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、
    ゲートが前記データ線に接続され、ソース又はドレインの一方が前記第１の走査線に接続され、他方が前記第１のトランジスタのゲートに接続された第２のトランジスタと、
    ゲート、及びソース又はドレインの一方が前記第１の走査線に接続され、ソース又はドレインの他方が前記第２のトランジスタのソース又はドレインの他方に接続された第３のトランジスタと、
    ゲートが前記第２の走査線に接続され、ソース又ドレインの一方が前記第２のトランジスタのソース又はドレインの他方に接続され、他方が前記第１のトランジスタのゲートに接続された第４のトランジスタと、
    を有することを特徴とする半導体装置。
  17. 前記第１のトランジスタはＰチャネル型トランジスタであり、前記第２乃至第４のトランジスタはＮチャネル型トランジスタであることを特徴とする請求項１６に記載の半導体装置。
  18. 発光素子と、
    第１の走査線と、
    第２の走査線と、
    データ線と、
    電流供給線と、
    ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、
    ゲートが前記データ線に接続され、ソース又はドレインの一方が前記第１の走査線に接続され、他方が前記第１のトランジスタのゲートに接続された第２のトランジスタと、
    一方の電極が前記第１の走査線に接続され、他方の電極が前記第２のトランジスタのソース又はドレインの他方に接続されたダイオードと、
    ゲートが前記第２の走査線に接続され、ソース又ドレインの一方が前記第２のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに接続された第４のトランジスタと、
    を有することを特徴とする半導体装置。
  19. 前記第１のトランジスタはＰチャネル型トランジスタであり、前記第２及び第４のトランジスタはＮチャネル型トランジスタであることを特徴とする請求項１８に記載の半導体装置。
  20. 容量を有し、
    前記容量は、一方の電極が前記第１のトランジスタのゲートに接続され、他方の電極が前記電流供給線に接続されていることを特徴とする請求項１６乃至１９のいずれか一に記載の半導体装置。
  21. 前記電流供給線の電位は、前記発光素子の他方の電極の電位よりも高いことを特徴とする請求項１６乃至２０のいずれか一に記載の半導体装置。
  22. 発光素子と、
    第１の走査線と、
    第２の走査線と、
    データ線と、
    電流供給線と、
    ソース又はドレインの一方が前記電流供給線に接続され、他方が前記発光素子の一方の電極に接続された第１のトランジスタと、
    ゲートが前記データ線に接続され、ソース又はドレインの一方が前記第１の走査線に接続され、他方が前記第１のトランジスタのゲートに接続された第２のトランジスタと、
    ゲートが前記第１の走査線に接続され、ソース又はドレインの一方が前記電流供給線に接続され、ソース又はドレインの他方が前記第２のトランジスタのソース又はドレインの他方に接続された第３のトランジスタと、
    ゲートが前記第２の走査線に接続され、ソース又ドレインの一方が前記第２のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに接続された第４のトランジスタと、
    を有することを特徴とする半導体装置。
  23. 前記第１のトランジスタはＰチャネル型トランジスタであり、前記第２乃至第４のトランジスタはＮチャネル型トランジスタであることを特徴とする請求項２２に記載の半導体装置。
  24. 容量を有し、
    前記容量は、一方の電極が前記第１のトランジスタのゲートに接続され、他方の電極が前記電流供給線に接続されていることを特徴とする請求項２２又は２３に記載の半導体装置。
  25. 前記電流供給線の電位は、前記発光素子の他方の電極の電位よりも高いことを特徴とする請求項２２乃至２４のいずれか一に記載の半導体装置。
  26. 請求項１乃至２５のいずれか一に記載の半導体装置を画素部に具備することを特徴とする表示装置。
  27. 複数の画素を含む表示部を有し、
    前記表示部に請求項１乃至２５のいずれか一に記載の半導体装置を具備することを特徴とする電子機器。
JP2006109679A 2005-04-18 2006-04-12 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器 Expired - Fee Related JP4850565B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006109679A JP4850565B2 (ja) 2005-04-18 2006-04-12 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005119676 2005-04-18
JP2005119676 2005-04-18
JP2006109679A JP4850565B2 (ja) 2005-04-18 2006-04-12 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器

Publications (3)

Publication Number Publication Date
JP2006323371A true JP2006323371A (ja) 2006-11-30
JP2006323371A5 JP2006323371A5 (ja) 2009-03-12
JP4850565B2 JP4850565B2 (ja) 2012-01-11

Family

ID=37543048

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006109679A Expired - Fee Related JP4850565B2 (ja) 2005-04-18 2006-04-12 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器

Country Status (1)

Country Link
JP (1) JP4850565B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007140490A (ja) * 2005-10-18 2007-06-07 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器
JP2009193065A (ja) * 2008-01-15 2009-08-27 Semiconductor Energy Lab Co Ltd 発光装置
WO2011010486A1 (ja) * 2009-07-23 2011-01-27 シャープ株式会社 表示装置および表示装置の駆動方法
US8633872B2 (en) 2005-10-18 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic equipment each having the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10319908A (ja) * 1997-04-14 1998-12-04 Sarnoff Corp アクティブマトリックス有機発光ダイオード（ａｍｏｌｅｄ）の表示ピクセル構造とそのためのデータロード／発光回路
JP2000347621A (ja) * 1999-06-09 2000-12-15 Nec Corp 画像表示方法および装置
JP2001109432A (ja) * 1999-10-06 2001-04-20 Pioneer Electronic Corp アクティブマトリックス型発光パネルの駆動装置
JP2003330415A (ja) * 2002-05-17 2003-11-19 Hitachi Ltd 画像表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10319908A (ja) * 1997-04-14 1998-12-04 Sarnoff Corp アクティブマトリックス有機発光ダイオード（ａｍｏｌｅｄ）の表示ピクセル構造とそのためのデータロード／発光回路
JP2000347621A (ja) * 1999-06-09 2000-12-15 Nec Corp 画像表示方法および装置
JP2001109432A (ja) * 1999-10-06 2001-04-20 Pioneer Electronic Corp アクティブマトリックス型発光パネルの駆動装置
JP2003330415A (ja) * 2002-05-17 2003-11-19 Hitachi Ltd 画像表示装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007140490A (ja) * 2005-10-18 2007-06-07 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器
US8633872B2 (en) 2005-10-18 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic equipment each having the same
JP2009193065A (ja) * 2008-01-15 2009-08-27 Semiconductor Energy Lab Co Ltd 発光装置
US8044598B2 (en) 2008-01-15 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US8519628B2 (en) 2008-01-15 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP2013200580A (ja) * 2008-01-15 2013-10-03 Semiconductor Energy Lab Co Ltd 半導体装置
WO2011010486A1 (ja) * 2009-07-23 2011-01-27 シャープ株式会社 表示装置および表示装置の駆動方法
US8810488B2 (en) 2009-07-23 2014-08-19 Sharp Kabushiki Kaisha Display device and method for driving the same

Also Published As

Publication number Publication date
JP4850565B2 (ja) 2012-01-11

Similar Documents

Publication Publication Date Title
US9208723B2 (en) Semiconductor device including transistor with oxide semiconductor
US7663578B2 (en) Semiconductor device, display device and electronic device
KR101349878B1 (ko) 반도체장치와 이 반도체장치를 구비한 표시장치 및전자기기
US7777710B2 (en) Display device
JP5142507B2 (ja) 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器
US8154189B2 (en) Display device and manufacturing method of the same
JP4994022B2 (ja) 半導体装置
JP5364235B2 (ja) 表示装置
JP5089072B2 (ja) 半導体装置
US7755581B2 (en) Semiconductor device, display device having the same and electronic appliance
JP4850565B2 (ja) 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器
JP5078363B2 (ja) 表示装置
JP4822437B2 (ja) 表示装置およびその作製方法
JP5759661B2 (ja) 表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090123

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110923

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111018

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111019

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141028

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141028

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees