KR101349878B1 - 반도체장치와 이 반도체장치를 구비한 표시장치 및전자기기 - Google Patents

반도체장치와 이 반도체장치를 구비한 표시장치 및전자기기 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

데이터선의 진폭을 작게 하여 소비전력을 저감시킨다. 제1 주사선을 통해 제1 주사신호가 공급되는 제1 트랜지스터와, 제2 주사선을 통해 제2 주사신호가 공급되는 제2 트랜지스터와, 전류공급선으로부터 제1 트랜지스터를 통해 공급되는 제1 신호 및 데이터선으로부터 제2 트랜지스터를 통해 공급되는 제2 신호에 따라 온·오프되는 제3 트랜지스터와, 화소전극과, 화소전극과 대향전극 사이에서 흐르는 구동 전류에 의해 발광하는 발광소자를 포함하고, 제1 신호는 제3 트랜지스터를 통한 전류공급선과 화소전극과의 전기적 접속을 차단하는 신호이고, 제2 신호는 전류공급선과 화소전극을 제3 트랜지스터에 의해 전기적으로 접속시키는 신호이다.
반도체장치, 표시장치, 전자기기, 화소전극, 전류공급선

Description

반도체장치와 이 반도체장치를 구비한 표시장치 및 전자기기{Semiconductor device, and display device and electronic equipment each having the same}
도 1은 본 발명의 실시형태 1의 회로도.
도 2(A) 및 도 2(B)는 본 발명의 실시형태 1의 타이밍 차트.
도 3(A) 및 도 3(B)는 본 발명의 실시형태 1의 일 형태를 나타내는 도면.
도 4(A) 및 도 4(B)는 본 발명의 실시형태 1의 일 형태를 나타내는 도면.
도 5은 본 발명의 실시형태 2의 회로도.
도 6(A) 및 도 6(B)는 본 발명의 실시형태 2를 설명하기 위한 도면.
도 7은 본 발명의 실시형태 3의 회로도.
도 8(A) 및 도 8(B)는 본 발명의 실시형태 3의 타이밍 차트.
도 9(A) 및 도 9(B)는 본 발명의 실시형태 3의 일 형태를 나타내는 도면.
도 10(A)∼도 10(D)는 본 발명의 실시형태 3의 일 형태를 나타내는 도면.
도 11은 본 발명의 실시형태 4의 회로도.
도 12(A) 및 도 12(B)는 본 발명의 실시형태 4의 타이밍 차트.
도 13(A) 및 도 13(B)는 본 발명의 실시형태 4의 일 형태를 나타내는 도면.
도 14(A) 및 도 14(B)는 본 발명의 실시형태 4의 일 형태를 나타내는 도면.
도 15는 본 발명의 실시예 1의 단면도.
도 16은 본 발명의 실시예 2의 사시도.
도 17은 본 발명의 실시예 3의 회로도.
도 18은 본 발명의 실시예 4의 전자기기를 나타내는 도면.
도 19는 본 발명의 실시예 4의 전자기기를 나타내는 도면.
도 20(A) 및 도 20(B)는 본 발명의 실시예 4의 전자기기를 나타내는 도면.
도 21(A) 및 도 21(B)는 본 발명의 실시예 4의 전자기기를 나타내는 도면.
도 22는 본 발명의 실시예 4의 전자기기를 나타내는 도면.
도 23(A)∼도 23(E)는 본 발명의 실시예 4의 전자기기를 나타내는 도면.
도 24(A)∼도 24(C)는 본 발명의 종래예를 나타내는 도면.
본 발명은 반도체장치에 관한 것이다. 특히, 본 발명은 발광소자를 포함하고 반도체장치를 사용하여 제조된 액티브 매트릭스형 디스플레이에 있어서의 화소의 구성에 관한 것이다. 또한, 본 발명은 반도체장치를 구비한 표시장치, 및 그 표시장치를 구비한 전자기기에 관한 것이다.
여기서 말하는 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키는 것으로 한다.
최근, TV, PC 모니터, 모바일 단말기 등을 주요 용도로서 박형 디스플레이의 수요가 급속히 확산되고 있고, 계속적인 개발이 진행되고 있다. 박형 디스플레이 로서는, 액정 표시장치(LCD)와 발광소자를 구비한 표시장치가 있고, 특히, 발광소자를 사용한 액티브 매트릭스형 디스플레이는, 기존의 LCD가 가지는 박형, 경량, 고화질 등의 이점(利點)과 더불어 응답 속도가 빠르고 시야각이 넓다는 등의 특징 때문에 차세대 디스플레이로서 기대를 모으고 있다.
발광소자를 사용한 액티브 매트릭스형 디스플레이에서, 가장 기본적인 화소 구성으로서, 도 24(A)에 나타낸 구성을 들 수 있다(예를 들어, 일본국 공개특허공고 2004-4910호 공보의 도 19, 도 20(A) 및 도 20(B) 참조). 도 24(A)에서, 화소는 발광소자(2404)에의 전류 공급을 제어하는 구동 트랜지스터(2402), 주사선(2405)에 의해 데이터선(2406)의 전위를 구동 트랜지스터(2402)의 게이트(이하, "nodeG"라고도 칭함)에 도입하는 스위칭용 트랜지스터(2401), 및 nodeG의 전위를 보유하는 보유용량(2403)을 가지고 있다.
도 24(A)에서, 발광소자(2404)를 가진 액티브 매트릭스형 디스플레이는 아날로그 구동 방식 또는 디지털 구동 방식으로 구동될 수 있다. 아날로그 구동 방식 에서는, 구동 트랜지스터(2402)의 게이트에 아날로그 값을 공급하고, 그 아날로그 값을 연속적으로 변화시킴으로써 계조를 표현한다. 디지털 구동 방식에서는, 구동 트랜지스터(2402)의 게이트에 디지털 값을 공급한다. 디지털 구동 방식에서는, 1 프레임 기간을 다수의 서브프레임으로 분할하고, 발광 기간을 제어하여 계조를 표현하는 디지털 시간 계조 방식이 있다. 디지털 구동 방식은 아날로그 구동 방식에 비해 트랜지스터의 편차에 강하다는 등의 이점이 있다.
도 24(A)의 화소를 구동할 때의 전위 관계 및 동작 타이밍의 구체예를 도 24(B)에 나타내고, 동작을 설명한다. 이 때, 발광소자(2404)는 디지털 구동 방식으로 구동된다. 도 24(B)에 도시된 바와 같이, 도 24(A)에 도시된 화소 구성에서는, 주사선(2405)의 전위가 구동 트랜지스터(2402)를 온(on)하는 전위(여기서는 High 전위)로 되었을 때 데이터선(2406)의 전위가 nodeG에 도입된다.
도 24(A)에서는, 스위칭용 트랜지스터(2401)가 N채널형 트랜지스터이고, 구동 트랜지스터(2402)가 P채널형 트랜지스터이므로, 주사선(2405)의 전위가 High가 되면 스위칭용 트랜지스터(2401)는 온으로 되고 데이터선(2406)의 전위가 nodeG에 도입된다. 각각의 전위는, 데이터선(2406)의 Low 전위를 도입함으로써 발광소자(2404)가 발광하고, 데이터선(2406)의 High 전위를 nodeG에 도입함으로써 발광소자가 소등 상태가 되도록 설정된다.
각 전위의 구체예로서, 도 24(A)에서, 발광소자(2404)의 대향전극의 전위를 GND(이하, 0 V라 함)로 하고, 전류공급선(2407)의 전위를 7 V로 하고, 데이터선(2406)의 High 전위를 7 V로 하고, 데이터선(2406)의 Low 전위를 0 V로 하고, 주사선(2405)의 High 전위를 10 V로 하고, 주사선(2405)의 Low 전위를 0 V로 한다.
도 24(C)를 사용하여 각 배선의 전위 변화에 대해 설명한다. 주사선(2405)이 10 V의 전위를 가지는 기간에서, 스위칭용 트랜지스터(2401)가 온으로 되고 데이터선(2406)의 전위가 nodeG에 도입된다. nodeG에 0 V의 전위를 도입함으로써, 구동 트랜지스터(2402)에는 7 V의 Vgs(게이트-소스 전압)가 인가되어, 구동 트랜지스터가 선형 영역에서 충분히 동작한다. 이 때, 발광소자(2404)에 약 7 V의 전압 이 인가되고, 발광소자(2404)의 저항에 의존하여 전류가 흘러 발광이 행해진다. 또한, nodeG에 7 V의 전위를 도입하면, 구동 트랜지스터(2402)는 그의 Vgs가 0 V가 되므로 오프로 되고, 발광소자(2404)는 소등 상태가 된다. nodeG의 전위는 주사선(2405)의 전위가 다시 High가 될 때까지 보유용량(2403)에 의해 보유된다.
도 24(A)를 사용하여 설명한 예에서는, 데이터선(2406)의 High 전위 또는 Low 전위가 그대로 nodeG의 전위가 된다. 데이터선의 High 전위는 전류공급선(2407)의 전위와 같거나 그 이상으로 설정되는 것이 일반적이다. 따라서, 발광소자(2404)에 인가되는 전압, 즉, 전류공급선(2407)의 전위를 높게 하면 데이터선(2406)의 전압도 높게 할 필요가 발생한다.
그런데, 디지털 구동 방식에서, 주사선 구동회로로부터 순차적으로 선택 펄스가 주사선(2405)의 행들로 출력되고, 그 선택 펄스에 따라 데이터선 구동회로로부터 데이터 신호가 데이터선(2406)의 열들에 일제히 출력된다.
디지털 구동하는 표시장치의 구동회로의 소비전력은 데이터선(2406)을 충방전하는 데이터선 구동회로의 버퍼부의 소비전력이 지배적이다. 주파수를 F, 용량을 C, 전압을 V라 하면, 일반적으로 소비전력 P는 아래의 식 1에 의해 구해진다.
P = FCV2 (F: 주파수, C: 용량, V: 전압) (1)
따라서, 식 1로부터, 데이터선(2406)의 전압을 작게 설정하는 것이 소비전력의 절감에 효과적임을 알 수 있다.
상기를 감안하여, 본 발명은, 발광소자의 발광 상태와 소등 상태의 제어에 관한 화소 구성으로서, 데이터선의 전압을 작게 하여 소비전력을 저감시킬 수 있는 화소 구성 및 그의 구동방법을 제공한다.
본 발명의 일 실시형태의 반도체장치는, 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터와, 제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터와, 게이트에 인가되는 제1 신호 및 제2 신호에 따라 온·오프되는 제3 트랜지스터와, 화소전극과, 그 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하고, 전류공급선으로부터 제1 트랜지스터를 통해 공급되는 제1 신호는 제3 트랜지스터를 통한 전류공급선과 화소전극 사이의 전기적 접속을 차단하는 신호이고, 데이터선으로부터 제2 트랜지스터를 통해 공급되는 제2 신호는 전류공급선과 화소전극을 제3 트랜지스터를 통해 전기적으로 접속시키는 신호인 것을 특징으로 한다.
본 발명의 다른 실시형태의 반도체장치는, 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터와, 제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터와, 게이트에 인가되는 제1 신호 및 제2 신호에 따라 온·오프되는 제3 트랜지스터와, 화소전극과, 그 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하고, 전원선으로부터 제1 트랜지스터를 통해 공급되는 제1 신호는 제3 트랜지스터를 통한 전류공급선과 화소전극 사이의 전기적 접속을 차단하는 신호이고, 데이터선으로부터 제2 트랜지스터를 통 해 공급되는 제2 신호는 전류공급선과 화소전극을 제3 트랜지스터를 통해 전기적으로 접속시키는 신호인 것을 특징으로 한다.
또한, 상기 전원선의 전위와 상기 전류공급선의 전위는 상이할 수도 있다.
또한, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N채널형 트랜지스터이고, 상기 제3 트랜지스터는 P채널형 트랜지스터일 수도 있다.
본 발명의 또 다른 실시형태의 반도체장치는, 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터와, 제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터와, 전류공급선의 전위에 따라 온·오프되는 제3 트랜지스터와, 게이트에 인가되는 제1 신호 및 제2 신호에 따라 온·오프되는 제4 트랜지스터와, 화소전극과, 그 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하고, 제1 주사선으로부터 제1 트랜지스터 및 제3 트랜지스터를 통해 공급되는 제1 신호는 제4 트랜지스터를 통한 전류공급선과 화소전극 사이의 전기적 접속을 차단하는 신호이고, 데이터선으로부터 제2 트랜지스터를 통해 공급되는 제2 신호는 전류공급선과 화소전극을 제4 트랜지스터를 통해 전기적으로 접속시키는 신호인 것을 특징으로 한다.
또한, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 N채널형 트랜지스터이고, 상기 제4 트랜지스터는 P채널형 트랜지스터일 수도 있다.
본 발명의 또 다른 실시형태의 반도체장치는, 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터와, 제2 주사신호가 제2 주사선을 통해 게 이트에 인가되는 제2 트랜지스터와, 전류공급선의 전위에 따라 온·오프되는 제3 트랜지스터와, 제1 주사신호에 따라 온·오프되는 제4 트랜지스터와, 게이트에 인가되는 제1 신호 및 제2 신호에 따라 온·오프되는 제5 트랜지스터와, 화소전극과, 그 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하고, 제1 주사선으로부터 제1 트랜지스터 및 제4 트랜지스터를 통해 공급되는 제1 신호는 제5 트랜지스터를 통한 전류공급선과 화소전극 사이의 전기적 접속을 차단하는 신호이고, 데이터선으로부터 제2 트랜지스터를 통해 공급되는 제2 신호는 전류공급선과 화소전극을 제5 트랜지스터를 통해 전기적으로 접속시키는 신호인 것을 특징으로 한다.
또한, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 N채널형 트랜지스터이고, 상기 제5 트랜지스터는 P채널형 트랜지스터일 수도 있다.
또한, 상기 제1 주사신호의 진폭은 상기 제2 주사신호의 진폭보다 클 수도 있다.
또한, 본 발명의 반도체장치 구동방법은, 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터와, 제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터와, 게이트에 인가되는 전위에 따라 온·오프되는 제3 트랜지스터와, 화소전극과, 그 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하는 반도체장치를 구동하는 방법으로서,
상기 제1 트랜지스터가 상기 제1 주사신호에 의해 온(on)으로 되고, 상기 제 3 트랜지스터를 통한 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하기 위한 제1 신호가 상기 전류공급선으로부터 상기 제1 트랜지스터를 통해 상기 제3 트랜지스터의 게이트에 입력되는 제1 기간과,
상기 제1 트랜지스터가 상기 제1 주사신호에 의해 오프(off)로 되고, 상기 제2 트랜지스터가 상기 제2 주사신호에 의해 오프로 되는 제2 기간과,
상기 제2 주사신호가 상기 제2 트랜지스터에 입력되는 제3 기간을 포함하고,
상기 제3 기간에서, 데이터선의 전위가 상기 제2 주사신호의 전위보다 작을 때, 상기 제3 트랜지스터를 통해 상기 전류공급선과 상기 화소전극을 전기적으로 접속시키기 위한 제2 신호가 상기 데이터선으로부터 상기 제2 트랜지스터를 통해 상기 제3 트랜지스터의 게이트에 입력되는 것을 특징으로 한다.
또한, 상기 제1 신호는 상기 전류공급선과는 다른 전위를 가지는 배선으로부터 상기 제1 트랜지스터를 통해 입력될 수도 있다.
또한, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N채널형 트랜지스터이고, 상기 제3 트랜지스터는 P채널형 트랜지스터일 수도 있다.
본 발명의 다른 실시형태의 반도체장치 구동방법은, 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터와, 제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터와, 전류공급선의 전위에 따라 온·오프되는 제3 트랜지스터와, 게이트에 인가되는 신호에 따라 온·오프되는 제4 트랜지스터와, 화소전극과, 그 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하는 반도체장치를 구동하는 방법으로서,
상기 제1 트랜지스터가 상기 제1 주사신호에 의해 온으로 되고, 상기 제4 트랜지스터를 통한 상기 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하기 위한 제1 신호가 상기 제1 주사선으로부터 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 통해 상기 제4 트랜지스터의 게이트에 입력되는 제1 기간과,
상기 제1 트랜지스터가 상기 제1 주사신호에 의해 오프로 되고, 상기 제2 트랜지스터가 상기 제2 주사신호에 의해 오프로 되는 제2 기간과,
상기 제2 주사신호가 상기 제2 트랜지스터에 입력되는 제3 기간을 포함하고,
상기 제3 기간에서, 데이터선의 전위가 상기 제2 주사신호의 전위보다 작을 때, 상기 제4 트랜지스터를 통해 상기 전류공급선과 상기 화소전극을 전기적으로 접속시키기 위한 제2 신호가 상기 데이터선으로부터 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제4 트랜지스터의 게이트에 입력되는 것을 특징으로 한다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 N채널형 트랜지스터이고, 상기 제4 트랜지스터는 P채널형 트랜지스터일 수도 있다.
본 발명의 또 다른 실시형태의 반도체장치 구동방법은, 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터와, 제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터와, 전류공급선의 전위에 따라 온·오프되는 제3 트랜지스터와, 제1 주사신호에 따라 온·오프되는 제4 트랜지스터와, 게이트에 인가되는 신호에 따라 온·오프되는 제5 트랜지스터와, 화소전극과, 그 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하는 반도체장치를 구동하는 방법으로서,
상기 제1 트랜지스터 및 상기 제4 트랜지스터가 상기 제1 주사신호에 의해 온으로 되고, 상기 제5 트랜지스터를 통한 상기 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하기 위한 제1 신호가 상기 제1 주사선으로부터 상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통해 상기 제5 트랜지스터의 게이트에 입력되는 제1 기간과,
상기 제1 트랜지스터가 상기 제1 주사신호에 의해 오프로 되고, 상기 제2 트랜지스터가 상기 제2 주사신호에 의해 오프로 되는 제2 기간과,
상기 제2 주사신호가 상기 제2 트랜지스터에 입력되는 제3 기간을 포함하고,
상기 제3 기간에서, 데이터선의 전위가 상기 제2 주사신호의 전위보다 작을 때, 상기 제4 트랜지스터를 통해 상기 전류공급선과 상기 화소전극을 전기적으로 접속시키기 위한 제2 신호가 상기 데이터선으로부터 상기 제1 트랜지스터를 통해 상기 제4 트랜지스터의 게이트에 입력되는 것을 특징으로 한다.
또한, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 N채널형 트랜지스터이고, 상기 제5 트랜지스터는 P채널형 트랜지스터일 수도 있다.
또한, 상기 제1 주사신호의 진폭은 상기 제2 주사신호의 진폭보다 클 수도 있다.
본 발명의 반도체장치 및 구동방법을 사용함으로써, 구동 트랜지스터를 온으로 하는 전위가 데이터선으로부터 공급될 수 있고, 구동 트랜지스터를 오프로 하는 전위가 전류공급선 등의 별도의 배선으로부터 공급될 수 있고, 양 전위는 구동 트랜지스터의 게이트에 인가된다. 따라서, 본 발명의 반도체장치 및 구동방법은 데이터선의 전압을 낮게 설정할 수 있어, 소비전력이 대폭 낮추어질 수 있다.
이하, 본 발명의 실시형태 및 실시예에 대해 도면을 참조하여 설명하지만, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위를 일탈하지 않고 그의 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 실시형태의 기재 내용에 한정되어 해석되지 않는다. 또한, 이하의 도면에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호을 부가하고, 그의 반복 설명은 생략한다.
[실시형태 1]
본 발명의 반도체장치의 제1 형태에 대해 설명한다. 구체적인 화소 구성을 도 1에 나타내고 상세히 설명한다. 여기서는 하나의 화소만을 나타내고 있으나, 반도체장치의 화소부에는 실제로는 행 방향과 열 방향으로 다수의 화소가 매트릭스로 배치되어 있다.
본 발명의 화소 구성은, 제1 주사선(106)이 제1 주사신호에 의해 선택되는 기간에 전류공급선(109)의 전위를 nodeG에 도입하기 위한 제1 트랜지스터(101)("리셋 트랜지스터"라고도 함), 제2 주사선(107)이 선택되는 기간에 데이터선(108)의 전위와 제2 주사선(102)의 전위에 따라 nodeG와 데이터선이 서로 전기적으로 접속될지의 여부를 제어하기 위한 제2 트랜지스터(102)("선택 트랜지스터"라고도 함), nodeG의 전위에 따라 전류공급선(109)으로부터 발광소자(105)로의 전류 공급을 제 어하기 위한 제3 트랜지스터(103)("구동 트랜지스터"라고도 함), 및 nodeG의 전위를 보유하기 위한 보유용량(104)을 포함한다. 또한, 본 실시형태에서는 설명을 위해, 제1 트랜지스터(101) 및 제2 트랜지스터(102)에는 N채널형 트랜지스터를 사용하고, 제3 트랜지스터(103)에는 P채널형 트랜지스터를 사용한다. 또한, 발광소자(105)는 전류공급선(109)으로부터 대향전극(110)으로의 방향으로 흐르는 전류에 의해 발광하는 것으로 하여 설명한다. 발광소자의 구성을 변경했을 때나 트랜지스터의 극성을 변경했을 때에는, 각 트랜지스터의 단자의 접속이나 각 배선에 대한 신호를 적절히 변경하여 구성할 수도 있다.
또한, 보유용량(104)의 2개의 전극중 하나는 제3 트랜지스터(103)의 게이트에 접속되고, 다른 하나는 전류공급선(109)에 접속되어 있다. 보유용량(104)은 제3 트랜지스터의 게이트-소스 전압(게이트 전압)을 더욱 확실하게 보유하기 위해 제공되어 있으나, 제3 트랜지스터(103) 등의 기생 용량에 의해 nodeG의 전위를 보유할 수 있다면, 보유용량은 반드시 제공될 필요는 없다. 또한, 제3 트랜지스터(103)의 게이트 전위를 보유할 수 있다면, 보유용량(104)의 하나의 전극은 전류공급선(109)에 접속될 필요는 없다.
또한, 본 명세서에서 트랜지스터로서는 박막트랜지스터(TFT)를 사용하는 경우를 설명한다. 채널 형성 영역을 형성하기 위한 반도체로서는 비정질 규소 또는 결정성 규소를 사용한다. 또한, 채널 형성 영역을 형성하기 위한 반도체로서, 화합물 반도체, 바람직하게는 산화물 반도체를 사용할 수도 있다. 산화물 반도체로 서는, 예를 들어, 산화아연(ZnO), 산화 티탄(TiO2), 산화 마그네슘 아연(MgXZn1-XO), 산화 카드뮴 아연(CdXZn1-XO), 산화 카드뮴(CdO), In-Ga-Zn-O계 비정질 산화물 반도체(a-IGZO) 등을 사용할 수 있다.
또한, 본 명세서에서 "접속"이란, 특별히 기재하지 않는 한 전기적 접속을 가리킨다. 반대로. "차단"이란, 트랜지스터 등의 스위치에 의해 전기적으로 단절되어 있는 상태를 가리킨다.
제1 트랜지스터(101)의 소스와 드레인 중 하나는 전류공급선(109)에 접속되고, 나머지 하나는 제3 트랜지스터(103)의 게이트에 접속되어 있다. 제1 트랜지스터(101)의 게이트는 제1 주사선(106)에 접속되어 있다. 제2 트랜지스터(102)의 소스와 드레인 중 하나는 데이터선(108)에 접속되고, 나머지 하나는 제3 트랜지스터(103)의 게이트에 접속되어 있다. 제2 트랜지스터(102)의 게이트는 제2 주사선(107)에 접속되어 있다. 제3 트랜지스터(103)의 소스와 드레인 중 하나는 전류공급선(109)에 접속되고, 나머지 하나는 화소전극(도시되지 않음)에 접속되어 있다. 발광소자(105)의 한쪽 전극은 화소전극에 접속되고, 다른 한쪽 전극은 대향전극(110)에 접속되어 있다. 보유용량(104)의 한쪽 전극은 제3 트랜지스터(103)의 게이트에 접속되고, 다른 한쪽 전극은 전류공급선(109)에 접속되어 있다.
또한, 본 명세서에서는, 발광소자는 화소전극과 대향전극 사이에 끼어진 구성을 취할 수 있다.
본 실시형태에서는, 발광소자의 한쪽 전극이 화소전극에 접속되고, 다른 한 쪽 전극이 대향전극에 접속되어 있으나, 화소전극이 발광소자의 한쪽 전극으로도 기능하고, 대향전극이 발광소자의 다른 한쪽 전극으로도 기능하는 구조가 사용될 수도 있다. 그 경우, 화소전극은 발광소자의 양극으로서 기능하고, 대향전극은 발광소자의 음극으로서 기능한다.
또한, 발광소자(105)의 대향전극(110)에서는 전류공급선(109)보다 낮은 전위 Vss가 설정되어 있다. Vss는, 화소의 발광 기간에 전류공급선(109)에 설정되는 전위 Vdd를 기준으로 하여 Vss < Vdd를 만족하는 전위이다. 예를 들어, Vss = GND(접지 전위)로 할 수도 있다.
다음에, 도 1에 나타낸 화소 구성의 동작방법을 도 2, 도 3, 및 도 4를 참조하여 설명한다.
먼저, 도 2(A)는, 본 발명의 도 1의 화소 구성에서의 제1 주사선(106), 제2 주사선(107), 데이터선(108), 및 nodeG의 타이밍 차트를 나타낸다. 본 발명의 화소 구성에서는, 리셋(reset) 기간, 블랭크(blank) 기간, 및 서스테인(sustain) 기간(발광 상태 또는 소등 상태가 데이터 신호에 의해 개시되고, 다음 데이터 선호가 들어올 때까지 보유용량에 의해 유지된 기간)이 제공되어 있다.
본 발명의 화소 구성에서는, 구동 트랜지스터를 오프로 하기 위한 전위가 화소 내의 구동 트랜지스터의 게이트, 즉, 보유용량에 미리 입력된다. 구동 트랜지스터를 오프로 하기 위한 신호가 화소 내의 구동 트랜지스터의 게이트에 미리 입력되는 기간을 본 명세서에서는 "리셋 기간"이라 한다.
또한, 본 발명의 화소 구성에서는, 구동 트랜지스터의 온·오프를 제어하기 위한 신호가 제1 주사선 및 제2 주사선에 의해 제어된다. 따라서, 본 발명의 화소 구성에서는, 제1 주사선과 제2 주사선이 제1 트랜지스터 및 제2 트랜지스터를 동시에 온으로 하면, 전류공급선과 데이터선 사이에 관통 전류가 흘러, 바람직하지 않다. 이러한 관점에서, 본 발명의 화소 구성에서는, 블랭크 기간을 제공함으로써, 전류공급선과 데이터선 사이에서의 관통 전류를 방지하기 위해 제1 트랜지스터와 제2 트랜지스터가 함께 온으로 되지 않는 기간이 제공한다. 본 실시형태에서는, 제1 주사선 및 제2 주사선에 의해 제1 트랜지스터 및 제2 트랜지스터가 함께 온으로 되지 않는 기간을 "블랭크 기간"이라 부른다. 물론, 이 화소 구성에서 전류공급선과 데이터선 사이에서의 관통 전류를 방지하기 위해 별도로 다른 스위치 등을 제공했을 때는 이 블랭크 기간을 반드시 제공할 필요는 없다.
도 2, 도 3, 및 도 4를 사용하여, 리셋 기간, 블랭크 기간, 및 서스테인 기간에서의 각 부분의 전위 변화 및 타이밍과 각 트랜지스터의 온·오프에 대해 구체예를 들어 설명한다. 발광소자에 인가되는 전압을 8 V로 하면, 전류공급선(109)의 전위는 8 V, 대향전극(110)의 전위는 0 V, 제1 주사선(106)의 High 전위는 10 V, 제1 주사선(106)의 Low 전위는 0 V, 제2 주사선(107)의 High 전위는 3 V, 제2 주사선(107)의 Low 전위는 0 V, 데이터선(108)의 High 전위는 3 V, 데이터선(108)의 Low 전위는 0V이다. 또한, 제1 트랜지스터(101) 및 제2 트랜지스터(102) 각각의 스레시홀드 값은 1 V이고, 제3 트랜지스터(103)는 선형 영역에서 충분히 동작한다.
먼저, 리셋 기간에서, 제1 주사선(106)의 전위가 High(10 V)로 되고, 제1 트랜지스터(101)가 온으로 되고, nodeG는 전류공급선(109)의 8 V의 전위를 가지고, 제3 트랜지스터(103)의 Vgs(게이트-소스 전압)가 0 V로 되어, 제3 트랜지스터(103)가 오프로 된다(도 3(A)).
다음에, 제1 트랜지스터(101)와 제2 트랜지스터(102)가 동시에 온으로 되어 전류공급선(109)과 데이터선(108) 사이에 관통 전류가 흐르는 것을 방지하는 블랭크 기간이 제공된다. 또한, 제2 주사선(107)이 High(3 V)로 되기 전에, 데이터 신호의 전위를 확정시켜 두는 것이 필요하다. 데이터선(108)의 전위는 발광소자가 발광하는 경우에는 Low(0 V)로 되고, 발광소자가 소등되는 경우에는 High(3 V)로 된다(도 3(B)).
이어지는 서스테인 기간에서, 제2 주사선(107)이 High(3 V)로 되어, 데이터선(108)의 전위가 High(3 V)이면 Vgs(게이트-소스 전압)가 0 V가 되어 제2 트랜지스터(102)가 오프로 되고, nodeG는 8 V를 유지한다(도 4(B)). 또한, 제2 주사선(107)이 High(3V)로 된 경우, 데이터선(108)의 전위가 Low(0 V)이면 Vgs가 3 V가 되어 제2 트랜지스터(102)가 온으로 되고, nodeG는 데이터선(108)와 같은 전위인 0 V가 된다(도 4(A)). 이에 의해, nodeG의 전위가 High(8 V)인지 Low(O V)인지 확정되고, 보유용량(104)에 의해 일정 기간 보유된다.
이상과 같이, 본 발명의 반도체장치의 화소 구성 또는 구동방법에서는, 데이터 신호에 따른 발광소자의 발광 상태와 소등 상태의 제어와 관련하여, 발광 상태에서는 데이터선의 전위를 구동용의 제3 트랜지스터의 게이트 전위로 하고, 소등 상태에서는 전류공급선의 전위를 구동용의 제3 트랜지스터의 게이트에 기입할 수 있다. 따라서, 데이터선의 전압을 낮게 설정하는 것이 가능하여, 소비전력을 대폭 낮출 수 있다.
본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합될 수 있다.
[실시형태 2]
본 실시형태에서는, 도 1에 나타낸 화소 구성과는 다른 본 발명의 구성에 대해 설명한다. 구체적인 구성을 도 5에 나타내고 설명한다. 여기서는, 하나의 화소만을 나타내고 있으나, 반도체장치의 화소부에는 실제로는 행 방향과 열 방향으로 다수의 화소가 매트릭스로 배치되어 있다.
실시형태 1에서는, 발광소자를 소등시킬 때의 구동 트랜지스터의 게이트는 전류공급선과 동일한 전위를 가진다. 본 실시형태에서는, 전류공급선과는 다른 전위를 공급할 수 있는 전원선을 배치하여, 구동 트랜지스터를 더욱 확실하게 오프시킬 수 있다. 이에 의해, 보유용량에 의해 일정 기간 전위를 보유할 때, 트랜지스터의 오프시의 누설 전류 등의 변동 요인에 대해 마진(margin)을 취할 수 있다.
본 실시형태의 화소 구성은, 도 5에 도시된 바와 같이, 제1 주사선(106)에 의해 전원선(551)의 전위를 도입하기 위한 제1 트랜지스터(101)("리셋 트랜지스터"라고도 함), 제2 주사선(107)에 의해 데이터선(108)의 전위를 nodeG로 도입하기 위한 제2 트랜지스터(102)("선택 트랜지스터"라고도 함), nodeG의 전위에 따라 전류공급선(109)으로부터 발광소자(105)로의 전류 공급을 제어하기 위한 제3 트랜지스터(103)("구동 트랜지스터"라고도 함), 및 nodeG의 전위를 보유하기 위한 보유용량(104)을 포함한다. 또한, 본 실시형태에서는, 설명을 위해, 제1 트랜지스터(101)와 제2 트랜지스터(102)에는 N채널형 트랜지스터를 사용하고, 제3 트랜지스 터(103)에는 P채널형 트랜지스터를 사용한다. 또한, 발광소자(105)는 전류공급선(109)으로부터 대향전극(110)의 방향으로 흐르는 전류에 의해 발광하는 것으로 하여 설명한다. 그러나, 발광소자의 구성을 변경했을 때나 트랜지스터의 극성을 변경했을 때는 트랜지스터의 각 단자의 접속이나 각 신호를 적절히 변경하여 구성할 수도 있다. 보유용량에 대해서도, 실시형태 1에서 설명한 바와 같다.
제1 트랜지스터(101)의 소스와 드레인 중 하나는 전원선(551)에 접속되고, 나머지 하나는 제3 트랜지스터(103)의 게이트에 접속되어 있다. 제1 트랜지스터(101)의 게이트는 제1 주사선(106)에 접속되어 있다. 제2 트랜지스터(102)의 소스와 드레인 중 하나는 데이터선(108)에 접속되고, 나머지 하나는 제3 트랜지스터(103)의 게이트에 접속되어 있다. 제2 트랜지스터(102)의 게이트는 제2 주사선(107)에 접속되어 있다. 제3 트랜지스터(103)의 소스와 드레인 중 하나는 전류공급선(109)에 접속되고, 나머지 하나는 화소전극(도시되지 않음)에 접속되어 있다. 발광소자(105)의 한쪽 전극은 화소전극에 접속되고, 다른 한쪽 전극은 대향전극(110)에 접속되어 있다. 보유용량(104)의 한쪽 전극은 제3 트랜지스터(103)의 게이트에 접속되고, 다른 한쪽 전극은 전원선(551)에 접속되어 있다.
본 실시형태에서는, 발광소자의 한쪽 전극이 화소전극에 접속되고, 다른 한쪽 전극이 대향전극에 접속되어 있으나, 화소전극이 발광소자의 한쪽 전극으로도 기능하고, 대향전극이 발광소자의 다른 한쪽 전극으로도 기능하는 구조가 사용될 수도 있다.
도 6(A) 및 도 6(B)는 트랜지스터의 Vgs(게이트-소스 전압) 대 Ids(드레인- 소스 전압)의 곡선의 예를 나타낸다. 도 6에서, 도 6(A)는 N채널형 트랜지스터의 특성을 나타내고, 도 6(B)는 P채널형 트랜지스터의 특성을 나타낸다. 이상적인 트랜지스터의 경우에는, 도 6(A)의 곡선(601) 및 도 6(B)의 곡선(603)과 같이, 0 V의 Vgs에서 Ids가 충분히 작기 때문에 트랜지스터로서의 기능이 행해질 수 있다. 그러나, 도 6(A)의 곡선(602) 및 도 6(B)의 곡선(604)과 같이, 트랜지스터의 특성이 시프트되어, Vgs가 0 V이어도 전류가 흐를 수 있어, 동작 불량이나 소비전력의 증가 등의 문제를 야기한다. 특히, 발광효율이 좋은 발광소자의 경우에는, 미세한 전류에서도 발광이 인지되어, 표시 불량이 되기 쉽다.
본 실시형태에서는, 전원선(551)을 마련하고, 전원선(551)의 전위(Vdd2)를 전류공급선(109)의 전위(Vdd1)와 비교하여 Vdd1 < Vdd2를 만족하는 전위로 한다. 예를 들어, 전류공급선(109)의 전위를 8 V, 전원선(551)의 전위를 10 V로 할 수도 있다. 이에 의해, 소등 상태로 할 때의 구동 트랜지스터(103)의 게이트는 10 V의 전위를 가져, 구동 트랜지스터(103)는 확실하게 오프되는 전위를 가지게 된다.
또한, 본 실시형태의 도 5의 화소 구성에서, 구동방법, 타이밍 등은 실시형태 1에서 나타낸 도 2 내지 도 4, 및 그의 설명 부분과 동일하다. 또한, 전원선(551)은 데이터선(108)과 평행하게 배치되었으나, 물론, 전원선(551)의 배치는 특별히 한정되지 않고, 전원선(551)은 데이터선(108)에 수직인 방향으로 배치될 수도 있다.
본 실시형태에 따르면, 전류공급선의 전위와 전원선의 전위를 달리 설정함으로써, 구동 트랜지스터를 확실하게 오프시키는 신호를 구동 트랜지스터의 게이트에 입력시킬 수 있음과 아울러, 구동 트랜지스터를 온으로 하는 전위를 데이터선으로부터 공급하고, 구동 트랜지스터를 오프로 하는 전위를 전류공급선 등의 다른 배선으로부터 공급할 수 있으며, 양 전위는 구동 트랜지스터의 게이트에 인가된다. 따라서, 데이터선의 전압을 낮게 설정하는 것이 가능하여, 소비전력을 대폭 낮출 수가 있다.
본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합될 수 있다.
[실시형태 3]
본 실시형태에서는, 도 1 및 도 5에 나타낸 화소 구성과는 다른 본 발명의 구성에 대해 설명한다. 구체적인 구성을 도 7에 나타내고 설명한다. 여기서는, 하나의 화소만을 나타내고 있으나, 반도체장치의 화소부에는 실제로는 행 방향과 열 방향으로 다수의 화소가 매트릭스로 배치되어 있다.
본 발명의 화소 구성에 따르면, 제1 주사선(706)을 고전위(High 전위), 중간 전위(Mid 전위), 저전위(Low 전위)의 3 레벨의 전위로 한다. 제1 주사선(706)이 선택되는 기간에서, 제1 주사선(706)의 전위가 고전위(High 전위)로 되고, 제3 트랜지스터(711) 및 제1 트랜지스터(701)가 온으로 되고, 제1 주사선(706)의 고전위(High 전위)로부터 제3 트랜지스터(711)의 스레시홀드 값의 절대값을 뺀 전위가 nodeG에 도입된다. 그 다음, 제1 주사선(706)의 전위가 중간 전위(Mid 전위)로 되고, 제3 트랜지스터(711)는 오프로 된다. 또한, 본 실시형태의 화소 구성은, 데이터선(708)의 전위와 제2 주사선(707)의 전위에 의해 제어되는 제2 트랜지스터(702)와, 중간 전위(Mid 전위)의 제1 주사선(706)의 전위에 의해 제어되는 제1 트랜지스 터(701)와, nodeG의 전위에 따라 전류공급선(709)으로부터 발광소자(705)로의 전류 공급을 제어하기 위한 제4 트랜지스터(703)("구동 트랜지스터"라고도 함)와, 제1 주사선(706)의 전위에 의해 제어되는 제3 트랜지스터(711), 및 nodeG의 전위를 보유하기 위한 보유용량(704)을 포함한다. 그 다음, 제2 주사선(707)이 선택되는 기간에서, nodeG와 데이터선 사이의 도통이 제2 트랜지스터(702) 및 제1 트랜지스터(701)에 의해 제어된다. 또한, 본 실시형태에서는, 설명을 위해, 제1 트랜지스터(701)와 제2 트랜지스터(702)에는 N채널형 트랜지스터를 사용하고, 제3 트랜지스터(711)와 제4 트랜지스터(703)에는 P채널형 트랜지스터를 사용한다. 또한, 발광소자(705)는 전류공급선(709)으로부터 대향전극(710)의 방향으로 흐르는 전류에 의해 발광하는 것으로 하여 설명한다. 발광소자의 구성을 변경했을 때나 트랜지스터의 극성을 변경했을 때는 트랜지스터의 각 단자의 접속이나 각 신호를 적절히 변경하여 구성할 수도 있다.
또한, 보유용량(704)의 2개의 전극 중 하나는 제4 트랜지스터(703)의 게이트에 접속되고, 다른 하나는 전류공급선(709)에 접속되어 있다. 보유용량(704)은 제4 트랜지스터(703)의 게이트-소스 전압(게이트 전압)을 더욱 확실하게 보유하기 위해 제공되어 있으나, 제4 트랜지스터(703) 등의 기생 용량으로 nodeG의 전위를 보유할 수 있으면 보유용량은 반드시 제공될 필요는 없다. 또한, 제4 트랜지스터(703)의 게이트 전위를 보유할 수 있다면, 보유용량(704)의 한쪽 전극은 전류공급선(709)에 접속될 필요는 없다.
제1 트랜지스터(701)의 소스와 드레인 중 하나는 제3 트랜지스터(711)를 통 해 제1 주사선(706)에 접속되고, 나머지 하나는 제4 트랜지스터(703)의 게이트에 접속되어 있다. 제1 트랜지스터(701)의 게이트는 제1 주사선(706)에 접속되어 있다. 제2 트랜지스터(702)의 소스와 드레인 중 하나는 데이터선(708)에 접속되고, 나머지 하나는 제1 트랜지스터(701)의 소스와 드레인 중 하나에 접속되어 있다. 제2 트랜지스터(702)의 게이트는 제2 주사선(707)에 접속되어 있다. 제3 트랜지스터(711)의 소스와 드레인 중 하나는 제1 주사선(706)에 접속되고, 나머지 하나는 제1 트랜지스터(701)의 소스와 드레인 중 하나에 접속되어 있다. 제3 트랜지스터(711)의 게이트는 전류공급선(709)에 접속되어 있다. 제4 트랜지스터(703)의 소스와 드레인 중 하나는 전류공급선(709)에 접속되고, 나머지 하나는 화소전극(도시되지 않음)에 접속되어 있다. 발광소자(705)의 한쪽 전극은 화소전극에 접속되고, 다른 한쪽 전극은 대향전극(710)에 접속되어 있다. 보유용량(704)의 한쪽 전극은 제4 트랜지스터(703)의 게이트에 접속되고, 다른 한쪽 전극은 전류공급선(709)에 접속되어 있다.
또한, 본 명세서에서는, 발광소자는 화소전극과 대향전극 사이에 끼어지는 구성을 취할 수 있다.
본 실시형태에서는, 발광소자의 한쪽 전극이 화소전극에 접속되고, 다른 한쪽 전극이 대향전극에 접속되어 있으나, 화소전극이 발광소자의 한쪽 전극으로도 기능하고, 대향전극이 발광소자의 다른 한쪽 전극으로도 기능하는 구조가 사용될 수도 있다. 그 경우, 화소전극은 발광소자의 양극으로서 기능하고, 대향전극은 발광소자의 음극으로서 기능하는 것이다.
발광소자(705)의 대향전극(710)에서는 전류공급선(709)보다 낮은 전위 Vss가 설정되어 있다. Vss는, 화소의 발광기간에 전류공급선(709)에 설정되는 전위 Vdd를 기준으로 하여 Vss < Vdd를 만족하는 전위이다. 예를 들어, Vss = GND(접지 전위)로 할 수도 있다.
다음에, 도 7에 나타낸 화소 구성의 동작방법을 도 8, 도 9, 및 도 10을 참조하여 설명한다.
먼저, 도 8(A)는 본 발명의 도 7의 화소 구성에서 제1 주사선(706), 제2 주사선(707), 데이터선(708), 및 nodeG의 타이밍 차트를 나타낸다. 본 발명의 화소 구성에서는, 리셋 기간, 블랭크 기간, 및 서스테인 기간(발광 상태 또는 소등 상태가 데이터 신호에 의해 개시되고, 다음 데이터 선호가 들어올 때까지 보유용량에 의해 유지되는 기간)이 제공되어 있다.
본 발명의 화소 구성에서는, 구동 트랜지스터를 오프로 하기 위한 전위가 화소내의 구동 트랜지스터의 게이트, 즉, 보유용량에 미리 입력된다. 구동 트랜지스터를 오프로 하기 위한 신호가 화소내의 구동 트랜지스터의 게이트에 미리 입력되는 이 기간을 본 명세서에서는 "리셋 기간"이라 한다.
또한, 본 발명의 화소 구성에서는, 구동 트랜지스터의 온·오프를 제어하기 위한 신호가 제1 주사선 및 제2 주사선에 의해 제어된다. 따라서, 본 발명의 화소 구성에서는, 제1 주사선과 제2 주사선이 제1 트랜지스터와 제2 트랜지스터를 동시에 온으로 하면, 제1 주사선과 데이터선 사이에 관통 전류가 흘러, 바람직하지 않다. 이러한 관점에서, 본 발명의 화소 구성에서는, 블랭크 기간을 제공함으로써, 제1 주사선과 데이터선 사이에서의 관통 전류를 방지하기 위해 제1 트랜지스터와 제2 트랜지스터가 함께 온으로 되지 않는 기간이 제공된다. 본 실시형태에서는, 제1 주사선 및 제2 주사선에 의해 제1 트랜지스터와 제2 트랜지스터가 함께 온으로 되지 않는 이 기간을 "블랭크 기간"이라 부른다. 물론, 이 화소 구성에서 제1 주사선과 데이터선 사이에서의 관통 전류를 방지하기 위해 별도의 다른 스위치 등을 마련했을 때에는 이 블랭크 기간을 반드시 마련할 필요는 없다.
도 8, 도 9, 및 도 10을 사용하여, 리셋 기간, 블랭크 기간, 및 서스테인 기간에서의 각 부분의 전위 변화 및 타이밍과 각 트랜지스터의 온·오프에 대해 구체예를 들어 설명한다. 발광소자에 인가되는 전압을 8 V로 하면, 전류공급선(709)의 전위는 8 V, 대향전극(710)의 전위는 0 V, 제1 주사선(706)의 High 전위는 10 V, 제1 주사선(706)의 Mid 전위는 3 V, 제1 주사선(706)의 Low 전위는 0 V, 제2 주사선(707)의 High 전위는 3 V, 제2 주사선(707)의 Low 전위는 0 V, 데이터선(708)의 High 전위는 3 V, 데이터선(708)의 Low 전위는 0 V이다. 또한, 제1 트랜지스터(701), 제2 트랜지스터(702), 및 제3 트랜지스터(711) 각각의 스레시홀드 값의 절대값은 1 V이고, 제4 트랜지스터(703)는 선형 영역에서 충분히 동작한다.
먼저, 도 9(A)에 도시된 바와 같이, 리셋 기간에, 제1 주사선(706)의 전위가 High(10 V)로 되고, 제1 트랜지스터(701) 및 제3 트랜지스터(711)가 온으로 되고, nodeG는 제1 주사선(706))의 전위 10 V에서 제1 트랜지스터(701)의 스레시홀드 값만큼을 뺀 값 9 V가 되고, 제4 트랜지스터(703)는 오프로 된다.
그 다음 도 9(B)에 도시된 바와 같이, 제2 트랜지스터(702)와 제3 트랜지스 터(711)를 동시에 온으로 함으로써 야기되는 제1 주사선(706)과 데이터선(708) 사이에서의 관통 전류를 방지하는 블랭크 기간이 제공된다. 제1 주사선(706)의 전위를 전류공급선(709)의 전위보다 낮은 중간 전위(3 V)로 함으로써, 제3 트랜지스터(711)는 오프로 되고, 제1 주사선(706)과 데이터선(708) 사이에서의 관통 전류가 방지될 수 있다. 또한, 제2 주사선(707)을 High(3 V)로 하기 전에, 데이터 신호의 전위를 확정시켜 두는 것이 필요하다. 데이터선(708)의 전위는 발광소자가 발광하는 경우에는 Low(0 V)로 되고, 발광소자가 소등하는 경우에는 High(3 V)로 된다.
그 다음, 도 10(A)∼도 10(D)에 도시된 바와 같이, 이어지는 서스테인 기간에서, 제2 주사선(707)이 High(3 V)로 되고, 제1 주사선(706)의 전위도 중간 전위(3 V)로 된다. 데이터선(708)의 전위가 High(3 V)인 경우, 제2 트랜지스터(702)는 Vgs가 0 V로 되므로 오프로 되고, 제1 트랜지스터(708)도 오프로 되고, nodeG는 9 V를 유지한다(도 10(C) 및 도 10(D)). 제2 주사선(707)이 High(3 V)로 되면, 데이터선(108)의 전위가 Low(0 V)인 때, 제2 트랜지스터(702)는 Vgs가 3 V로 되므로 온으로 되고, 제1 트랜지스터(701)도 온으로 되고, nodeG는 데이터선(708)의 전위와 같은 0 V가 된다(도 10(A) 및 도 10(B)). 따라서, nodeG의 전위는 High(9 V)인지 Low(O V)인지가 확정되고, 보유용량(704)에 의해 일정 기간 보유된다.
이상과 같이, 본 발명의 반도체장치의 화소 구성 및 구동방법을 사용함으로써, 데이터 신호에 따른 발광소자의 발광 상태 및 소등 상태의 제어와 관련하여, 발광 상태에서는 제4 트랜지스터의 게이트의 전위가 데이터선의 전위이고, 소등 상태에서는 제4 트랜지스터의 게이트의 전위가 전류공급선의 전위이다. 따라서, 데 이터선의 전압을 낮게 설정하는 것이 가능하여, 소비전력을 대폭 낮출 수 있다.
본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합될 수 있다.
[실시형태 4]
본 실시형태에서는, 도 1, 도 5, 및 도 7에 나타낸 화소 구성과는 다른 본 발명의 구성에 대해 설명한다. 구체적인 구성을 도 11에 나타내고 설명한다. 여기서는, 하나의 화소만을 나타내고 있으나, 반도체장치의 화소부에는 실제로는 행 방향과 열 방향으로 다수의 화소가 매트릭스로 배치되어 있다.
본 발명의 화소 구성에 따르면, 제1 주사선(1106)이 선택되는 기간에, 제1 트랜지스터(1101)가 온으로 되고, 제1 주사선(1106)으로부터 제4 트랜지스터(1112)를 통해 nodeG에 High 전위가 도입되고, 제5 트랜지스터(1103)가 오프로 된다. nodeG의 High 전위는 전류공급선(1109)의 전위보다 높고, 제1 주사선(1106)의 전위에서 제4 트랜지스터(1112)의 스레시홀드 값의 절대값을 뺀 값의 전위이다. 또한, 본 빌시형태의 화소 구성은, 데이터선(1108)의 전위와 제2 주사선(1107)의 전위에 의해 제어되는 제2 트랜지스터(1102)와, 제1 트랜지스터(1101)와, nodeG의 전위에 따라 전류공급선(1109)으로부터 발광소자(1105)로의 전류 공급을 제어하기 위한 제5 트랜지스터(1103)("구동 트랜지스터"라고도 함)와, 스스 단자 또는 드레인 단자의 전위에 의해 제어되는 제3 트랜지스터(1111)와, 제1 주사선(1106)의 전위에 의해 제어되는 제4 트랜지스터(1112), 및 nodeG의 전위를 보유하기 위한 보유용량(1104)을 포함한다. 그 다음, 제2 주사선(1107)이 선택되는 기간에서, nodeG와 데이터선 사이의 도통이 제2 트랜지스터(1102)에 의해 제어된다. 또한, 본 실시형 태에서는, 설명을 위해, 제1 트랜지스터(1101), 제2 트랜지스터(1102), 제3 트랜지스터(1111), 및 제4 트랜지스터(1112)에는 N채널형 트랜지스터를 사용하고, 제5 트랜지스터(1103)에는 P채널형 트랜지스터를 사용한다. 또한, 발광소자(1105)는 전류공급선(1109)으로부터 대향전극(1110)의 방향으로 흐르는 전류에 의해 발광하는 것으로 하여 설명한다. 발광소자의 구성을 변경했을 때나 트랜지스터의 극성을 변경했을 때는 트랜지스터의 각 단자의 접속이나 각 신호를 적절히 변경하여 구성할 수도 있다.
또한, 보유용량(1104)의 2개의 전극 중 하나는 제5 트랜지스터(1103)의 게이트에 접속되고, 다른 하나는 전류공급선(1109)에 접속되어 있다. 보유용량(1104)은 제5 트랜지스터(1103)의 게이트-소스 전압(게이트 전압)을 더욱 확실하게 유지하기 위해 제공되어 있으나, 제5 트랜지스터(1103) 등의 기생 용량에 의해 nodeG의 전위를 보유할 수 있으면, 보유용량은 반드시 마련할 필요는 없다. 또한, 제5 트랜지스터의 게이트 전위를 보유할 수 있다면, 보유용량(1104)의 한쪽 전극은 전류공급선(1109)에 접속될 필요는 없다.
제1 트랜지스터(1101)의 소스와 드레인 중 하나는 제4 트랜지스터(1112)를 통해 제1 주사선(1106)에 접속되고, 나머지 하나는 제5 트랜지스터(1103)의 게이트에 접속되어 있다. 제1 트랜지스터(1101)의 게이트는 제1 주사선(1106)에 접속되어 있다. 제2 트랜지스터(1102)의 소스와 드레인 중 하나는 데이터선(1108)에 접속되고, 나머지 하나는 제5 트랜지스터(1103)의 게이트에 접속되어 있다. 제2 트랜지스터(1102)의 게이트는 제2 주사선(1107)에 접속되어 있다. 제3 트랜지스 터(1111)의 소스와 드레인 중 하나는 전류공급선(1109)에 접속되고, 나머지 하나는 제1 트랜지스터(1101)의 소스와 드레인 중 하나에 접속되어 있다. 제3 트랜지스터(1111)의 게이트는 전류공급선(1109)에 접속되어 있다. 제4 트랜지스터(1112)의 소스와 드레인 중 하나는 제1 주사선(1106)에 접속되고, 나머지 하나는 제1 트랜지스터(1101)의 소스와 드레인 중 하나에 접속되어 있다. 제4 트랜지스터(1112)의 게이트는 제1 주사선(1106)에 접속되어 있다. 제5 트랜지스터(1103)의 소스와 드레인 중 하나는 전류공급선(1109)에 접속되고, 나머지 하나는 화소전극(도시되지 않음)에 접속되어 있다. 발광소자(1105)의 한쪽 전극은 화소전극에 접속되어 있고, 다른 한쪽 전극은 대향전극(1110)에 접속되어 있다. 보유용량(1104)의 한쪽 전극은 제5 트랜지스터(1103)의 게이트에 접속되고, 다른 한쪽 전극은 전류공급선(1109)에 접속되어 있다.
본 실시형태에서는, 발광소자의 한쪽 전극이 화소전극에 접속되고, 다른 한쪽 전극이 대향전극에 접속되어 있으나, 화소전극이 발광소자의 한쪽 전극으로도 기능하고, 대향전극이 발광소자의 다른 한쪽 전극으로도 기능하는 구조가 사용될 수도 있다.
또한, 발광소자(1105)의 대향전극(1110)에는 전류공급선(1109)보다 낮은 전위 Vss가 설정되어 있다. Vss는, 화소의 발광 기간에 전류공급선(1109)에 설정되는 전위 Vdd를 기준으로 하여 Vss < Vdd를 만족하는 전위이다. 예를 들어, Vss = GND(접지 전위)로 할 수도 있다.
다음에, 도 11에 나타낸 화소 구성의 동작방법을 도 12, 도 13, 및 도 14를 참조하여 설명한다.
먼저, 도 12(A)는 본 발명의 도 11의 화소 구성에서 제1 주사선(1106), 제2 주사선(1107), 데이터선(1108), 및 nodeG의 타이밍 차트를 나타낸다. 본 발명의 화소 구성에서는, 리셋 기간, 블랭크 기간, 및 서스테인 기간(발광 상태 또는 소등 상태가 데이터 신호에 의해 개시되고, 다음 데이터 선호가 들어올 때까지 보유용량에 의해 유지되는 기간)이 제공되어 있다.
본 발명의 화소 구성에서는, 구동 트랜지스터를 오프로 하기 위한 전위가 화소내의 구동 트랜지스터의 게이트, 즉, 보유용량에 미리 입력된다. 구동 트랜지스터를 오프로 하기 위한 신호가 화소내의 구동 트랜지스터의 게이트에 미리 입력되는 이 기간을 본 명세서에서는 "리셋 기간"이라 한다.
또한, 본 발명의 화소 구성에서는, 구동 트랜지스터의 온·오프를 제어하기 위한 신호가 제1 주사선 및 제2 주사선에 의해 제어된다. 따라서, 본 발명의 화소 구성에서는, 제1 주사선과 제2 주사선이 제1 트랜지스터와 제2 트랜지스터를 동시에 온으로 하면, 전류공급선이나 제1 주사선(1106)과 데이터선 사이에 관통 전류가 흘러, 바람직하지 않다. 이러한 관점에서, 본 발명의 화소 구성에서는, 블랭크 기간을 제공함으로써, 데이터선으로의 관통 전류를 방지하기 위해 제1 트랜지스터와 제2 트랜지스터가 함께 온으로 되지 않는 기간이 제공된다. 본 실시형태에서는, 제1 주사선 및 제2 주사선에 의해 제1 트랜지스터 및 제2 트랜지스터가 함께 온으로 되지 않는 이 기간을 "블랭크 기간"이라 부른다. 물론, 이 화소 구성에서 데이터선으로의 관통 전류를 방지하기 위해 별도의 다른 스위치 등을 마련했을 때에는 이 블랭크 기간을 반드시 마련할 필요는 없다.
도 12(B), 도 13, 및 도 14를 사용하여, 리셋 기간, 블랭크 기간, 및 서스테인 기간에서의 각 부분의 전위 변화 및 타이밍과 각 트랜지스터의 온·오프에 대해 구체예를 들어 설명한다. 발광소자에 인가되는 전압을 8 V로 하면, 전류공급선(1109)의 전위는 8 V, 대향전극(1110)의 전위는 0 V, 제1 주사선(1106)의 High 전위는 10 V, 제1 주사선(1106)의 Low 전위는 0 V, 제2 주사선(1107)의 High 전위는 3 V, 제2 주사선(1107)의 Low 전위는 0 V, 데이터선(1108)의 High 전위는 3 V, 데이터선(1108)의 Low 전위는 0 V이다. 또한, 제1 트랜지스터(1101), 제2 트랜지스터(1102), 제3 트랜지스터(1111), 및 제4 트랜지스터(1112) 각각의 스레시홀드 값의 절대값은 1 V이고, 제5 트랜지스터(1103)는 선형 영역에서 충분히 동작한다.
먼저, 도 13(A)에 도시된 바와 같이, 리셋 기간에, 제1 주사선(1106)의 전위가 High(10 V)로 되고, 제1 트랜지스터(1101)가 온으로 되고, 제3 트랜지스터(1111) 및 제4 트랜지스터(1112)에 의해 nodeG가 High(9 V)로 된다. 여기서, 제3 트랜지스터(1111)는 전류공급선(1109)으로부터 전류를 취하고, 제4 트랜지스터(1112)는 제1 주사선(1106)으로부터 전류를 취하지만, 전류 공급 능력에 관해서는, 배선 저항 때문에 전류공급선(1109)으로부터 전류를 취하는 편이 더 유리하다. 전류공급선과 제1 주사선 모두로부터 전류를 취하는 이유는 nodeG의 High 전위 기간이 단축되는 것과 전위가 전류공급선보다 높을 수 있기 때문이다. 이것의 결과로, 소등시 제5 트랜지스터를 더욱 확실하게 오프시킬 수 있다.
그 다음, 도 13(B)에 도시된 바와 같이, 제1 트랜지스터(1101)와 제2 트랜지 스터(1102)를 동시에 온으로 함으로써 야기되는 제1 주사선(1106)이나 전류공급선(1109)과 데이터선(1108) 사이의 관통 전류를 방지하는 블랭크 기간이 제공된다. 또한, 제2 주사선(1107)을 High(3 V)로 하기 전에, 데이터 신호의 전위를 확정시켜 두는 것이 필요하다. 데이터선(1108)의 전위는 발광소자가 발광하는 경우에는 Low(0 V)로 되고, 발광소자가 소등하는 경우에는 High(3 V)로 된다.
그 다음, 도 14(A) 및 도 14(B)에 도시된 바와 같이, 이어지는 서스테인 기간에서, 제2 주사선(1107)이 High(3 V)로 되고, 데이터선(1108)의 전위가 High(3 V)인 경우 제2 트랜지스터(1102)는 Vgs가 0 V이므로 오프로 되고, nodeG는 High(9 V)를 유지한다(도 14(B)). 제2 주사선(1107)이 High(3 V)로 된 때, 데이터선(1108)의 전위가 Low(0 V)인 경우, 제2 트랜지스터(1102)는 Vgs가 3 V가 되므로 온으로 되고, nodeG의 전위는 데이터선(1108)의 전위와 같은 0 V가 된다(도 14(A)). 이에 따라, nodeG의 전위가 High(9 V)인지 Low(O V)인지가 확정되고, 보유용량(1104)에 의해 일정 기간 보유된다.
이상과 같이, 본 발명의 반도체장치의 화소 구성 및 구동방법을 사용함으로써, 데이터 신호에 따른 발광소자의 발광 상태 및 소등 상태의 제어와 관련하여, 발광 상태에서는 데이터선의 전위가 구동용의 제4 트랜지스터의 게이트 전위이고, 소등 상태에서는 전류공급선의 전위가 구동용의 제5 트랜지스터의 게이트에 기입된다. 따라서, 데이터선의 전압을 낮게 설정하는 것이 가능하여, 소비전력을 대폭 낮출 수 있다.
본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합될 수 있다.
[실시예 1]
본 발명의 반도체장치를 구비한 발광장치의 단면 구조에 대해 도면을 참조하여 설명한다. 여기서는, 도 1에 나타낸 선택용 제2 트랜지스터, 구동용 제3 트랜지스터, 및 발광소자를 포함하는 발광장치의 다층 구조의 단면에 대해 도 15를 참조하여 순서대로 설명한다.
절연 표면을 가진 기판(1201)으로서, 유리 기판, 석영 기판, 스테인리스 강 기판 등을 사용할 수 있다. 또한, 제조 공정에서의 처리 온도에 견딜 수 있는 것이라면, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN) 등으로 대표되는 플라스틱이나 아크릴 등의 가요성을 가지는 합성 수지로 된 기판을 사용할 수도 있다.
먼저, 기판(1201) 상에 하지막을 형성한다. 하지막은, 산화규소, 질화규소, 질화산화규소 등의 절연막을 사용하여 형성될 수 있다. 그 다음, 하지막 위에 비정질 반도체막을 형성한다. 비정질 반도체막의 막 두께는 25∼100 nm로 한다. 또한, 비정질 반도체의 재료로서는 규소뿐만 아니라 규소 게르마늄도 사용될 수 있다. 이어서, 필요에 따라 비정질 반도체막을 결정화하여 결정성 반도체막(1202)을 형성한다. 결정화 방법으로서는, 가열 노, 레이저 조사, 램프로부터 발광하는 광의 조사, 또는 이들의 조합이 사용될 수 있다. 예를 들어, 비정질 반도체막에 금속 원소를 첨가하고, 가열 노를 사용하여 가열 처리를 행함으로써 결정성 반도체막을 형성한다. 이와 같이 금속 원소를 첨가하는 것은 저온에서 결정화할 수 있으므로 바람직하다.
또한, 결정성 반도체로 형성된 박막트랜지스터(TFT)는 비정질 반도체로 형성된 TFT보다 전계 효과 이동도가 높고 ON 전류가 크기 때문에, 결정성 반도체로 형성된 TFT가 반도체장치에 보다 적합하다.
그 다음, 결정성 반도체막(1202)을 소정의 형상으로 패터닝한다. 이어서, 게이트 절연막으로서 기능하는 절연막을 형성한다. 이 절연막은 반도체막을 덮도록 10∼150 nm의 두께로 형성된다. 예를 들어, 산화질화규소막, 산화규소막 등을 단층 구조 또는 다층 구조로 형성할 수도 있다.
그 다음, 게이트 절연막을 사이에 두고, 게이트 전극으로서 기능하는 도전막을 형성한다. 게이트 전극은 단층 구조이어도 좋고, 다층 구조이어도 좋으나, 여기서는 다수의 도전막을 적층하여 형성한다. 도전막(1203A, 1203B) 각각은 Ta, W, Ti, Mo. Al, Cu로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성된다. 본 실시예에서는, 도전막(1203A)이 두께 10∼50 nm의 질화탄탈막으로 형성되고, 도전막(1203B)이 두께 200∼400 nm의 텅스텐막으로 형성된다.
그 다음, 게이트 전극을 마스크로 하여 불순물 원소를 첨가하여, 불순물 영역을 형성한다. 이 때, 고농도 불순물 영역과 더불어 저농도 불순물 영역을 형성할 수도 있다. 저농도 불순물 영역은 LDD(Lightly Doped Drain) 영역으로 불린다.
그 다음, 층간절연막으로서 기능하는 절연막(1204, 1205)을 형성한다. 절연막(1204)은 질소를 함유하는 절연막인 것이 바람직하고, 여기서는 플라즈마 CVD법에 의해 두께 100 nm의 질화규소막으로 형성된다. 절연막(1205)은 유기 재료 또는 무기 재료로 형성되는 것이 바람직하다. 유기 재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐, 또는 실록산을 사용할 수 있다. 실록산은 규소(Si)와 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기 또는 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로 기가 사용될 수도 있다. 또는, 치환기로서 적어도 수소를 함유하는 유기기와, 플루오로 기가 사용될 수도 있다. 무기 재료로서는, 산화규소(SiOX)막, 질화규소(SiNX)막, 산화질화규소(SiOXNy)(x>y; x 및 y는 자연수임)막, 질화산화규소(SiNXOy)(x>y; x 및 y는 자연수임)막과 같은, 산소 또는 질소를 함유하는 절연막이 사용될 수 있다. 또한, 유기 재료로 형성된 막은 평탄성이 양호한 한편, 유기 재료는 수분이나 산소를 흡수한다. 그러한 흡수를 방지하기 위해, 유기 재료로 형성된 절연막 위에, 무기 재료를 함유하는 절연막을 형성하는 것이 바람직하다.
그 다음, 층간절연막(1206)에 콘택트 홀을 형성한 후, 트랜지스터의 소스 배선 및 드레인 배선으로서 기능하는 도전막(1207)을 형성한다. 이 도전막(1207)은 알루미늄(Al), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W) 또는 규소(Si)로부터 선택된 원소 또는 이들 원소 중 어느 것을 함유하는 합금막으로 형성될 수 있다. 본 실시예에서는, 도전막(1207)이 티탄막, 질화티탄막, 티탄-알루미늄 합금막, 및 티탄막을 포함하는 다층 막으로 형성된다.
그 다음, 도전막을 덮도록 절연막(1208)을 형성한다. 이 절연막(1208)은 층 간절연막(1206)의 재료로서 언급한 재료로 형성될 수 있다. 그 다음, 절연막(1208)에 마련된 개구부에 화소전극(1209)(제1 전극이라고도 함)을 형성한다. 개구부에서, 화소전극(1209)의 단차 피복성을 높이기 위해, 개구부의 엣지면이 다수의 곡률 반경을 가지도록 둥근 형상을 가지는 것이 바람직하다.
화소전극(1209)의 재료로서는, 일 함수가 큰(일 함수 4.0eV 이상) 금속, 합금, 전기 전도성 화합물, 또는 이들의 혼합물 등의 도전성 재료를 사용하는 것이 바람직하다. 도전성 재료의 구체예로서는 산화텅스텐을 함유하는 인듐 산화물(IWO), 산화텅스텐을 함유하는 인듐 아연 산화물(IWZO), 산화티탄을 함유하는 인듐 산화물(ITiO), 산화티탄을 함유하는 인듐 주석 산화물(ITTiO) 등을 들 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화규소를 첨가한 인듐 주석 산화물(ITSO) 등도 사용될 수 있다.
도전성 재료의 조성비의 예는 다음과 같다. 산화텅스텐을 함유하는 인듐 산화물의 조성비는, 산화텅스텐 : 인듐산화물 = 1.0 wt% : 99.0 wt%일 수 있다. 산화텅스텐을 함유하는 인듐 아연 산화물의 조성비는, 산화텅스텐 : 산화아연 : 인듐산화물 = 1.0 wt% : 0.5 wt% : 98.5 wt%일 수 있다. 산화티탄을 함유하는 인듐 산화물의 조성비는, 산화티탄 : 인듐산화물 = 1.0∼5.0 wt% : 99.0∼99.5 wt%일 수 있다. 인듐 주석 산화물(ITO)의 조성비는, 산화주석 : 인듐산화물 = 10.0 wt% : 90.0 wt%일 수 있다. 인듐 아연 산화물(IZO)의 조성비는, 산화아연 : 인듐산화물 = 10.7 wt% : 89.3 wt%일 수 있다. 산화티탄을 함유하는 인듐 주석 산화물의 조성비는, 산화티탄 : 산화주석 : 인듐산화물 = 5.0 wt% : 10.0 wt% : 85.0 wt%일 수 있다. 이들 조성비는 예일 뿐이고, 그 조성비는 적절히 설정될 수 있다.
그 다음, 증착법 또는 잉크젯법에 의해 전계발광(EL: electoluminescence)층(1210)을 형성한다. 이 전계발광층(1210)은, 전자 주입층(EIL), 전자 수송층(ETL), 발광층(EML), 정공 수송층(HTL), 정공 주입층(HIL) 등을 적절히 조합하여 유기 재료 또는 무기 재료로 형성된다. 또한, 각 층의 경계는 반드시 명확할 필요는 없고, 서로의 층을 구성하고 있는 재료가 일부 혼합되어 계면이 불명료한 경우도 있다.
전계발광층은 정공 주입/수송층, 발광층, 전자 주입/수송층 등, 기능이 다른 다수의 층으로 구성되는 것이 바람직하다.
정공 주입/수송층은 정공 수송성을 가지는 유기 화합물 재료와, 이 유기 화합물 재료에 대해 전자 수용성을 나타내는 무기 화합물 재료를 함유하는 복합 재료로 형성되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 본래 내재적인 캐리어를 거의 갖지 않는 유기 화합물에 많은 정공 캐리어가 발생하여, 극히 우수한 정공 주입성/수송성을 얻을 수 있다. 이 효과에 의해, 종래보다 구동 전압을 낮출 수 있다. 또한, 구동 전압의 상승을 초래하지 않고 정공 주입/수송층을 두껍게 할 수 있으므로, 이물 등에 기인하는 발광소자의 단락(短絡)도 억제할 수 있다.
또한, 정공 수송성을 가지는 유기 화합물 재료로서는, 예를 들어, 구리 프탈로시아닌(약칭 : CuPc), 바나딜 프탈로시아닌(약칭 : VOPc), 4,4',4"-트리스(N,N-디페닐아미노)트리페닐아민(약칭 :TDATA), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭 : MTDATA), 1,3,5-트리스[N,N-디(m-톨일)아미노]벤젠(약 칭 : m-MTDAB), N,N'-디페닐-N,N'-비스(3-메틸페닐)-1,1'-비페닐-4,4'-디아민(약칭 : TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭 : NPB), 4-4'-비스{N-[4-디(m-톨일)아미노]페닐-N-페닐아미노}비페닐(약칭 : DNTPD), 4,4',4"-트리스(N-카르바졸일)트리페닐아민(약칭 : TCTA) 등을 들 수 있으나, 이것에 한정되는 것은 아니다.
또한, 전자 수용성을 나타내는 무기 화합물 재료로서는, 산화티탄, 산화지르코늄, 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄, 산화루테늄, 산화아연 등을 들 수 있다. 특히, 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄은 진공증착법을 사용하여 형성될 수 있고 취급이 용이하기 때문에 바람직하다.
또한, 전자 주입/수송층은 전자 수송성을 가지는 유기 화합물 재료로 형성된다. 구체적으로는, 트리스(8-퀴놀리놀라토)알루미늄(약칭 : Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭 : Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약칭 : BeBq2), 비스(2-메틸-8-퀴놀리놀라토)(4-페닐페놀라토)알루미늄(약칭 : BAlq), 비스[2-(2'-하이드록시페닐)벤즈옥사졸라토]아연(약칭 : Zn(BOX)2), 비스[2-(2'-하이드록시페닐)벤조티아졸라토]아연(약칭 : Zn(BTZ)2), 바소페난트로린(약칭 : BPhen), 바소쿠프로인(약칭 : BCP), 2-(4-비페닐일)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭 : PBD), 1, 3-비스[5-(4-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭 : OXD-7), 2,2',2"-(1,3,5-벤젠에트리일)-트리스(1-페닐-1H-벤조이미다 졸)(약칭 : TPBI), 3-(4-비페닐일)-4-페닐-5-(4-tert-부틸페닐)-1,2,4-트리아졸(약칭 : TAZ), 3-(4-비페닐일)-4-(4-에틸페닐)-5-(4-tert-부틸페닐)-1,2,4-트리아졸(약칭 : p-EtTAZ) 등을 들 수 있으나, 이에 한정되는 것은 아니다.
또한, 발광층으로서는, 9,10-디(2-나프틸)안트라센(약칭 : DNA), 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭 : t-BuDNA), 4,4'-비스(2,2-디페닐비닐)비페닐(약칭 : DPVBi), 쿠마린 30, 쿠마린 6, 쿠마린 545, 쿠마린 545T, 페릴렌, 루브렌, 페리플란텐, 2,5,8,11-테트라(tert-부틸)페릴렌(약칭 : TBP), 9,10-디페닐안트라센(약칭 : DPA), 5,12-디페닐테트라센, 4-(디시아노메틸렌)-2-메틸-[p-(디메틸아미노)스티릴]-4H-파이란(약칭 : DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(-줄롤리딘-9-일)에테닐]-4H-파이란(약칭 : DCM2), 4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스티릴]-4H-파이란(약칭 : BisDCM) 등을 예로 들 수 있다. 또한, 비스[2-(4',6'-디플루오로페닐)피리디나토-N,C2']이리듐(피콜리네이트)(약칭 : FIrpic), 비스{2-[3',5'-비스(트리플루오로메틸)페닐]피리디나토-N,C2'}이리듐(피코리네이트)(약칭 : Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디나토-N,C2')이리듐(약칭 : Ir(ppy)3), 비스(2-페닐피리디나토-N,C2')이리듐(아세틸아세트네이트)(약칭 : Ir(ppy)2(acac)), 비스[2-(2'-티에닐)피리디나토-N,C3']이리듐(아세틸아세트네이 트)(약칭 : Ir(thp)2(acac)), 비스(2-페닐퀴놀리나토-N,C2']이리듐(아세틸아세트네이트)(약칭 : Ir(pq)2(acac)), 비스[2-(2'-벤조티에닐)피리디나토-N,C3']이리듐(아세틸아세트네이트)(약칭 : Ir(btp)2(acac)) 등의, 인광을 방출할 수 있는 화합물을 사용할 수도 있다.
또한, 발광층은 일중항 여기 발광재료뿐만 아니라, 금속 착체 등을 포함하는 삼중항 여기 재료를 사용할 수도 있다. 예를 들어, 적색 발광 화소, 녹색 발광 화소, 및 청색 발광 화소 중, 휘도 반감 기간이 비교적 짧은 적색 발광 화소를 삼중항 여기 발광재료로 형성하고, 나머지를 일중항 여기 발광재료로 형성한다. 삼중항 여기 발광재료는 발광효율이 좋으므로 같은 휘도를 얻는 데에 소비전력이 적게 드는 특징이 있다. 즉, 적색 발광 화소에 삼중항 여기 발광재료를 적용한 경우, 적색 발광 화소의 발광소자로 흐르는 전류량이 적어도 되므로 신뢰성이 향상될 수 있다. 저소비전력화를 위해, 적색 발광 화소와 녹색 발광 화소를 삼중항 여기 발광재료로 형성하고, 청색 발광 화소를 일중항 여기 발광재료로 형성할 수도 있다. 인간의 시감도가 높은 녹색 발광소자도 삼중항 여기 발광재료로 형성함으로써, 더욱 저소비전력화를 도모할 수 있다.
발광층은 발광 파장대가 상이한 발광층을 화소마다 형성하여 컬러 표시를 행하는 구성으로 할 수도 있다. 전형적으로는, R(적), G(녹), B(청)의 각 색에 대응한 발광층을 형성한다. 이 경우에도, 화소의 광 방사측에 그 발광 파장대의 광을 투과시키는 필터를 제공한 구성으로 함으로써, 색 순도의 향상이나 화소부의 경면화(비침)의 방지를 도모할 수 있다. 필터를 제공함으로써, 종래에 필요시되어 왔던 원평광판 등을 생략하는 것이 가능하여, 발광층으로부터 방사되는 광의 손실을 피할 수 있다. 또한, 화소부(표시 화면)를 비스듬하게 본 경우에 발생하는 색조 변화를 감소시킬 수 있다.
그 밖에 발광층의 형성에 사용할 수 있는 전계발광 재료로서는, 폴리파라페닐렌비닐렌계 재료, 폴리파라페닐렌계 재료, 폴리티오펜계 재료, 폴리플루오렌계 재료 등의 고분자계 재료를 들 수 있다.
여하튼, 전계발광층의 층 구조는 변경될 수 있다. 특정의 정공 또는 전자 주입/수송층이나 발광층을 구비하고 있지 않은 대신, 이 목적용의 전극층을 마련하거나 발광 재료를 분산시켜 구비하는 변형이, 발광소자로서의 기능을 달성할 수 있는 범위 내에서 허용될 수 있는 것이다.
또한, 봉지(封止) 기판 위에 컬러 필터(착색층)를 형성할 수도 있다. 컬러 필터(착색층)는 증착법이나 액적 토출법에 의해 형성될 수 있고, 컬러 필터(착색층)를 사용하면, 고정세한 표시를 이룰 수 있다. 이는 컬러 필터(착색층)에 의해 각 RGB의 각 색의 발광 스펙트럼에서 넓은 피크를 예리해지도록 보정할 수 있기 때문이다.
또한, 단색 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합함으로써, 풀 컬러 표시를 행할 수 있다. 컬러 필터(착색층)나 색 변환층은, 예를 들어, 제2 기판(봉지 기판) 위에 형성되고, 기판(1201)에 부착될 수도 있다.
그 다음, 스퍼터링법 또는 증착법에 의해 대향전극(1211)(제2 전극이라고도 함)을 형성한다. 화소전극(1209)과 대향전극(1211) 중의 하나가 양극이 되고, 다른 하나가 음극이 된다.
음극 재료로서는, 일 함수가 작은(일 함수 3.8 eV 이하) 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등을 사용하는 것이 바람직하다. 음극 재료의 구체예로서는, 주기율표의 1족 또는 2족에 속하는 원소, 즉, Li나 Cs 등의 알칼리금속, Mg, Ca, Sr 등의 알칼리토류 금속, 이들을 함유하는 합금(Mg:Ag 또는 Al:Li), 상기 금속을 함유하는 화합물(LiF, CsF, CaF2), 또는 희토류 금속을 함유하는 천이금속을 사용할 수 있다. 그러나, 음극은 투광성을 가질 필요가 있으므로, 상기 금속 또는 이 금속을 함유하는 합금을 매우 얇게 형성하고, 그 위에 ITO 등의 다른 금속(합금을 포함)을 적층하여 형성된다.
그 후, 대향전극(1211)을 덮도록 질화규소막이나 DLC(Diamond Like Carbon)막으로 형성된 보호막을 제공할 수도 있다. 상기 공정을 거쳐, 본 발명의 발광장치가 완성된다.
본 실시예는 상기 실시형태 및 실시예와 자유롭게 조합될 수 있다. 즉, 구동 트랜지스터를 온으로 하는 전위를 데이터선으로부터 공급하고, 구동 트랜지스터를 오프로 하는 전위를 전류공급선 등의 다른 배선으로부터 공급할 수 있다. 양 전위는 구동 트랜지스터의 게이트에 인가된다. 따라서, 데이터선의 전압을 낮게 설정하는 것이 가능하여, 소비전력을 대폭 낮출 수 있다.
[실시예 2]
본 실시예에서는, 본 발명의 화소 구성을 이용한 액티브 매트릭스형 디스플레이의 일례를 도 16을 참조하여 설명한다.
이 액티브 매트릭스형 디스플레이는 트랜지스터와 배선이 형성된 기판(501), 배선을 외부에 접속시키는 FPC(508), 발광소자, 및 발광소자를 봉지하는 대향기판(502)을 포함한다.
기판(501)은 매트릭스 형태로 배치된 다수의 화소로 이루어진 표시부(506), 데이터선 구동회로(503), 주사선 구동회로 A(504), 주사선 구동회로 B(505), 및 각종 전원 및 신호를 입력하는 FPC(508)에 접속되는 FPC 접속부(507)를 가지고 있다.
데이터선 구동회로(503)는 시프트 레지스터, 래치, 레벨 시프터, 및 버퍼 등의 회로를 가지며, 각 열의 데이터선으로 데이터를 출력한다. 주사선 구동회로 A(504) 및 주사선 구동회로 B(505) 각각은 시프트 레지스터, 레벨 시프터, 및 버퍼 등의 회로를 가지고 있고, 주사선 구동회로 A(504)는 각 행의 제2 주사선에 선택 펄스를 순차적으로 출력하고, 주사선 구동회로 B(505)는 각 행의 제1 주사선에 선택 펄스를 순차적으로 출력한다.
주사선 구동회로 A(504) 및 주사선 구동회로 B(505)로부터 선택 펄스가 출력되는 타이밍에서 각 화소에 기입되는 데이터 신호에 따라 발광소자의 발광 또는 소등이 제어된다.
또한, 상기 구동회로 외에, CPU와 콘트롤러 등의 회로가 기판(501) 위에 일체 형성될 수도 있다. 그렇게 하면, 접속되는 외부 회로(IC)의 수가 감소되고, 경 량, 박형을 더욱 도모할 수 있기 때문에, 휴대형 단말기 등에는 특히 효과적이다.
또한, 본 명세서에서는, 도 16에 도시된 바와 같이, FPC를 부착하는 공정까지의 공정이 행해지고 발광소자에 EL 소자를 사용한 패널을 EL 모듈이라 한다.
본 실시예는 상기한 실시형태 및 실시예와 자유롭게 조합될 수 있다. 즉, 구동 트랜지스터를 온으로 하는 전위를 데이터선으로부터 공급하고, 구동 트랜지스터를 오프로 하는 전위를 전류공급선 등의 다른 배선으로부터 공급할 수 있다. 양 전위는 구동 트랜지스터의 게이트에 인가된다. 따라서, 데이터선의 전압을 낮게 설정하는 것이 가능하여, 소비전력을 대폭 낮출 수 있다.
[실시예 3]
본 실시예에서는, 전류공급선의 전위를 보정하여, 주위 온도의 변화와 경시(經時) 변화에 기인한 발광소자의 전류값의 변동에 의한 영향을 억제하는 예에 대하여 설명한다.
발광소자는 주위 온도에 따라 그의 저항값(내부 저항값)이 변화하는 성질을 가지고 있다. 구체적으로는, 실온(室溫)을 통상의 온도로 했을 때, 온도가 통상의 온도보다 높으면, 저항값이 저하되고, 온도가 통상의 온도보다 낮으면, 저항값이 상승한다. 이 때문에, 온도가 높아지면, 전류값이 증가하여, 소망의 휘도보다 높은 휘도가 되고, 온도가 낮아지면, 앞에서와 동일한 전압을 인가한 경우, 저항값이 저하되어, 소망의 휘도보다 낮은 휘도가 된다. 또한, 발광소자는 경시적으로 그의 전류값이 감소하는 성질을 가지고 있다. 구체적으로는, 발광 기간 및 소등 기간이 누적되면, 발광소자의 열화를 수반하여 저항값이 상승한다. 이 때문에, 발광 기간 및 소등 기간이 누적되면, 동일 전압을 인가한 경우, 전류값이 저하되어, 소망의 휘도보다 낮은 휘도가 된다.
발광소자의 상기한 성질 때문에, 주위 온도가 변화하거나 경시 변화가 발생하면 휘도가 변화한다. 본 실시예에서는, 본 발명의 전류공급선의 전위를 이용하여 보정함으로써, 주위 온도의 변화와 경시 변화에 기인한 발광소자의 전류값의 변동에 의한 영향을 억제할 수 있다.
도 17는 회로 구성을 나타낸다. 화소에는, 도 1에 나타낸 반도체장치가 배치되어 있다. 도 1의 것과 동일한 부분의 설명은 생략한다. 도 17에서, 전류공급선(1401)과 대향전극(1402)이 구동용 제3 트랜지스터(1403)와 발광소자(1404)를 사이에 두고 서로 접속되어 있다. 그리고, 전류공급선(1401)으로부터 대향전극(1402)으로 전류가 흐른다. 발광소자(1404)는 전류공급선(1401)으로부터 대향전극(1402)으로 흐르는 전류의 크기에 따라 발광한다.
이와 같은 화소 구성의 경우, 전류공급선(1404)과 대향전극(1402)의 전위가 고정되어 있고 발광소자(1404)에 전류가 계속 흐르고 있으면, 발광소자(1404)의 특성이 열화한다. 또한, 발광소자(1404)의 특성은 온도에 따라 변화한다.
구체적으로는, 발광소자(1404)에 전류가 계속 흐르고 있으면, 전압-전류 특성이 서서히 시프트(shift)된다. 즉, 동일 크기의 전압이 인가되어도, 발광소자(1404)의 저항값이 높아져, 흐르는 전류의 값이 작아진다. 또한, 동일 크기의 전류가 흐르고 있어도, 발광효율이 저하하여 휘도를 저하시킨다. 온도 특성에 대해서는, 온도가 내려가면, 발광소자(1404)의 전압-전류 특성이 시프트하여, 발광소 자(1404)의 저항값이 높아진다.
상기의 관점에서, 모니터용 회로를 사용함으로써, 상기한 바와 같은 열화나 변동의 영향을 보정한다. 본 실시예에서는, 전류공급선(1401)의 전위를 조정함으로써, 발광소자(1404)의 열화나 온도에 의한 변동을 보정한다.
여기서, 모니터용 회로의 구성에 대해 설명한다. 제1 모니터 전원선(1406)과 제2 모니터 전원선(1407)이 모니터용 전류원(1408)과 모니터용 발광소자(1409)를 사이에 두고 서로 접속되어 있다. 모니터용 전류원(1408)과 모니터용 발광소자(1409)와의 접속점에는, 모니터용 발광소자(1409)의 전위를 출력하기 위한 샘플링 회로(1410)의 입력단자가 접속되어 있다. 샘플링 회로(1410)의 출력단자에는 전류공급선(1401)이 접속되어 있다. 따라서, 전류공급선(1401)의 전위는 샘플링 회로(1410)의 출력에 의해 제어된다.
다음에, 모니터용 회로의 동작에 대해 설명한다. 먼저, 모니터용 전류원(1408)은 가장 큰 계조수로 발광하는 발광소자(1404)에 공급하고자 하는 크기의 전류를 공급한다. 이 때의 전류값을 Imax라 한다.
그러면, 모니터용 발광소자(1409)의 양단에는 Imax 크기의 전류를 공급하는데 필요한 레벨의 전압이 인가된다. 만약 모니터용 발광소자(1409)의 전압-전류 특성이 열화나 온도 등에 의해 변화하면, 모니터용 발광소자(1409)의 양단에 인가되는 전압도 변화하여 적절한 크기로 된다. 따라서, 모니터용 발광소자(1409)의 변동(예를 들어, 열화나 온도 변화 등)의 영향이 보정될 수 있다.
샘플링 회로(1410)의 입력단자에는, 모니터용 발광소자(5011)에 인가되는 전 압이 입력된다. 따라서, 샘플링 회로(1410)의 출력단자의 잔위, 즉, 전류공급선(1401)의 전위는 모니터용 회로에 의해 보정되게 되어, 열화나 온도에 의한 발광소자(1404)의 변동이 보정될 수 있다.
샘플링 회로는 입력 전류에 따른 전압을 출력할 수 있는 회로이면 어떠한 종류의 회로라도 좋다. 예를 들어, 전압 플로어 회로도 증폭회로의 1종이지만, 본 발명이 이것에 한정되지 않는다. 그 회로는 연산 증폭기, 바이폴라, 트랜지스터, MOS 트랜지스터 중의 어느 하나 또는 이들의 조합을 사용하여 구성될 수도 있다.
모니터용 발광소자(1409)는 화소의 발광소자(1404)와 동시에 동일 제조방법으로 동일 기판 위에 형성되는 것이 바람직하다. 왜냐하면, 모니터용 발광소자와 화소에 배치된 발광소자에서 특성이 다르면, 보정이 어긋나기 때문이다.
또한, 화소에 배치된 발광소자(1404)는 전류가 흐르지 않는 기간을 빈번히 가지기 때문에, 모니터용 발광소자(1409)로 계속 전류를 흘리고 있으면, 모니터용 발광소자(1409)에서의 열화가 발광소자(1404)에서보다 크게 진행한다. 그 때문에, 샘플링 회로(1410)로부터 출력되는 전위는 과도하게 보정된다. 따라서, 모니터용 발광소자(1409)의 열화 정도가 화소에 배치된 발광소자(1404)의 실제의 열화 정도에 맞추어 제어될 수 있고, 샘플링 회로(1410)로부터 출력되는 전위는 화소의 실제의 열화 정도를 따를 수 있다. 예를 들어, 화면 전체의 점등율이 평균적으로 30%이면, 30%의 휘도에 상당한 기간 동안 모니터용 발광소자(1409)에 전류가 공급될 수도 있다. 이 때, 모니터용 발광소자(1409)는 전류가 흐르지 않는 기간을 가지지만, 샘플링 회로(1410)의 출력단자로부터는 변함없이 전압을 공급할 필요가 있다. 이를 실현하기 위해서는, 샘플링 회로(1410)의 입력단자에 커패시터를 제공하여, 그 커패시터에, 모니터용 발광소자(1409)로 전류가 공급될 때 발생한 전위를 보유하도록 할 수도 있다.
또한, 가장 큰 계조수에 맞추어 모니터용 회로를 동작시키면, 과도하게 보정된 전위가 출력된다. 그러나, 회소에서의 버닝-인(burning-in)(화소마다의 열화 정도의 변동에 의해 야기되는 휘도 변동)이 눈에 띄지 않게 되므로, 가장 큰 계조수에 맞게 모니터용 회로를 동작시키는 것이 바람직하다.
본 실시예에서는, 구동용 제3 트랜지스터(1403)는 선형 영역에서 동작시키는 것이 더욱 바람직하다. 선형 영역에서 동작시킴으로써 구동용 제3 트랜지스터(1403)는 대체로 스위치로서 동작한다. 이 때문에, 구동용 제3 트랜지스터(1403)의 열화나 온도 등에 의한 특성 변동의 영향을 억제할 수 있다. 구동용 제3 트랜지스터(1403)를 선형 영역에서만 동작시키는 경우에는, 발광소자(1404)에 전류가 흐르는지의 여부를 디지털적으로 제어하는 경우가 많다. 이 경우, 다계조화를 도모하기 위해, 시간 계조 방식이나 면적 계조 방식 등을 조합하는 것이 바람직하다.
본 실시예는 상기 실시형태 및 실시예와 자유롭게 조합될 수 있다.
[실시예 4]
본 발명의 반도체장치를 구비한 전자기기로서는, 텔레비젼 수상기, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 내비게이션 시스템, 음향 재생 장치(카오디오 콤퍼넌트 등), 컴퓨터, 게임기, 휴대형 정보 단말기(모바일 컴퓨터, 휴 대 전화기, 휴대형 게임기 또는 전자 책 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 재생된 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 이들 전자기기의 구체예를 도 18, 도 19, 도 20(A), 도 20(B), 도 21(A), 도 21(B), 도 22, 도 23(A)∼도 23(E)에 나타낸다.
도 18은 표시 패널(5001)과 회로 기판(5011)을 조합한 EL 모듈을 나타내고 있다. 회로 기판(5011) 위에는, 콘트롤 회로(5012), 신호분할회로(5013) 등이 형성되어 있고, 표시 패널(5001)과 회로 기판(5011)이 접속 배선(5014)에 의해 서로 접속되어 있다.
이 표시 패널(5001)에는, 다수의 화소가 제공된 화소부(5002), 주사선 구동회로(5003), 선택된 화소에 비디오 신호를 공급하는 신호선 구동회로(5004)가 제공되어 있다. EL 모듈을 제조하는 경우에는, 상기한 실시형태를 이용하여 화소부(5001)의 화소를 구성한 반도체장치를 제조할 수도 있다. 또한, 주사선 구동회로(5003) 및 신호선 구동회로((5004) 등의 제어용 구동회로부는 상기 실시예에 의해 형성된 TFT를 사용하여 제작될 수 있다. 이상과 같이 하여, 도 18에 나타낸 EL 모듈 텔레비젼이 완성될 수 있다.
도 19는 EL 텔레비젼 수상기의 주요 구성을 나타내는 블록도이다. 튜너(5101)는 영상 신호와 음성 신호를 수신한다. 영상 신호는 영상 신호 증폭회로(5102)와, 그 영상 신호 증폭회로(5102)로부터 출력되는 신호를 적, 녹, 청의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리회로(5103)와, 그 영상 신호를 드 라이버 IC의 입력 사양에 따라 변환하기 위한 콘트롤 회로(5012)에 의해 처리된다. 콘트롤 회로(5012)는 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동의 경우에는, 신호선측에 신호분할회로(5013)를 마련하여, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 할 수도 있다.
튜너(5101)로 수신한 신호 중, 음성 신호는 음성 신호 증폭회로(5105)로 보내지고, 음성 신호 처리회로(5106)를 거쳐 스피커(5107)로 출력된다. 제어회로(5108)는 수신국(수신 주파수)이나 음량 등의 제어 정보를 입력부(5109)로부터 받아, 튜너(5101)나 음성 신호 처리회로(5106)로 신호를 송출한다.
도 20(A)에 도시된 바와 같이, EL 모듈을 케이스(5201)에 내장하여 텔레비젼 수상기를 완성시킬 수 있다. EL 모듈에 의해, 표시 화면(5202)이 형성된다. 또한, 스피커(5203), 조작 스위치(5204) 등이 적절히 구비되어 있다.
도 20(B)는 무선으로 디스플레이만을 반송할 수 있는 텔레비젼 수상기를 나타낸다. 케이스(5212)에는 배터리 및 신호 수신기가 내장되어 있고, 그 배터리로 표시부(5213)와 스피커부(5217)가 구동된다. 배터리는 배터리 충전기(5210)로 반복해서 충전 가능하게 되어 있다. 배터리 충전기(5210)는 영상 신호를 송수신할 수 있고, 그 영상 신호를 디스플레이의 신호 수신기로 송신할 수 있다. 케이스(5212)는 조작 키(5216)에 의해 제어된다. 도 20(B)에 나타낸 장치는 조작 키(5216)를 조작함으로써 케이스(5212)로부터 배터리 충전기(5210)로 신호를 보낼 수 있으므로, 이 장치는 쌍방향 영상/음성 통신장치라 할 수도 있다. 또한, 조작 키(5216)를 조작함으로써, 케이스(5212)로부터 배터리 충전기(5210)로 신호를 보낼 수 있고, 또한, 그 신호를 배터리 충전기(5210)로부터 다른 전자기기로 보낼 수 있어, 다른 전자기기의 통신제어도 가능하다. 따라서, 범용 원격제어장치라 할 수도 있다. 본 발명은 표시부(5213)에 적용될 수 있다.
본 발명의 반도체장치를 도 18, 도 19, 도 20(A), 도 20(B)에 나타낸 텔레비젼 수상기에 사용함으로써, 표시부의 화소 내의 구동 트랜지스터의 게이트 전극에 인가되는 온/오프 전위와, 데이터선의 진폭의 전위를 별개로 설정하는 것이 가능하다. 따라서, 데이터선의 진폭을 저진폭으로 설정하는 것이 가능하여, 소비전력을 대폭 감소시킨 반도체장치를 제공하는 것이 가능하여, 소비전력을 대폭 감소시킨 제품을 고객에게 제공할 수 있다.
물론, 본 발명은 텔레비젼 수상기에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여 철도역이나 공항 등의 정보표시판이나 거리의 광고 표시판 등의 특히 대면적 표시매체로서 다양한 용도에 적용될 수 있다.
도 21(A)는 표시 패널(5301)과 프린트 배선판(5302)을 조합한 모듈을 나타내고 있다. 표시 패널(5301)은, 다수의 화소가 제공된 화소부(5303), 제1 주사선 구동회로(5304), 제2 주사선 구동회로(5305), 및 선택된 화소에 비디오 신호를 공급하는 신호선 구동회로(5306)를 구비하고 있다.
프린트 배선판(5302)에는, 콘트롤러(5307), 중앙처리장치(CPU)(5308), 메모리(5309), 전원회로(5310), 음성처리회로(5311) 및 송수신 회로(5312) 등이 제공되어 있다. 프린트 배선판(5302)과 표시 패널(5301)은 가요성 배선판(FPC)(5313)에 의해 서로 접속되어 있다. 프린트 배선판(5313)에는, 커패시터, 버퍼 회로 등이 제공되어, 전원전압이나 신호에 대한 노이즈 또는 신호 지연을 방지하는 구성으로 할 수도 있다. 또한, 콘트롤러(5307), 음성처리회로(5311), 메모리(5309), CPU(5308), 전원회로(5310) 등은 COG(Chip On Glass) 방식에 의해 표시 패널(5301)에 실장될 수 있다. COG 방식에 의해, 프린트 배선판(5302)의 규모를 축소할 수 있다.
프린트 배선판(5302)에 마련된 인터페이스(I/F)부(5314)를 통해 각종 제어신호가 입출력된다. 또한, 안테나와의 사이에서의 신호의 송수신을 수행하기 위한 안테나용 포트(5315)가 프린트 배선판(5302)에 제공되어 있다.
도 21(B)는 도 21(A)에 나타낸 모듈의 블록도이다. 이 모듈은 메모리(5309)로서 VRAM(5316), DRAM(5317), 플래시 메모리(5318) 등을 포함하고 있다. VRAM(5316)에는 패널에 표시되는 화상 데이터가 기억되고, DRAM(5317)에는 화상 데이터 또는 음성 데이터가 기억되고, 플래시 메모리(5318)에는 각종 프로그램이 기억되어 있다.
전원회로(5310)는 표시 패널(5301), 콘트롤러(5307), CPU(5308), 음성처리회로(5311), 메모리(5309), 송수신 회로(5312)를 동작시키기 위한 전력을 공급한다. 또한, 전원회로(5310)에는 패널의 사양에 따라 전류원이 제공되어 있다.
CPU(5308)는 제어신호 생성회로(5320), 디코더(5321), 레지스터(5322), 연산회로(5323), RAM(5324), CPU(5308)용의 인터페이스(5319) 등을 가지고 있다. 인터페이스(5319)를 통해 CPU(5308)에 입력된 각종 신호는 일단 레지스터(5322)에 보유된 후 연산회로(5323), 디코더(5321) 등에 입력된다. 연산회로(5323)는 입력된 신 호에 의거하여 연산을 수행하고, 각종 명령을 보내는 어드레스를 지정한다. 한편, 디코더(5321)에 입력된 신호는 디코딩되고, 제어신호 생성회로(5320)에 입력된다. 제어신호 생성회로(5320)는 입력된 신호에 의거하여 각종 명령을 포함하는 신호를 생성하여, 연산회로(5323)에 의해 지정된 어드레스, 구체적으로는 메모리(5309), 송수신 회로(5312), 음성처리회로(5311), 콘트롤러(5307) 등으로 보낸다.
메모리(5309), 송수신 회로(5312), 음성처리회로(5311), 콘트롤러(5307)는 수신된 명령에 따라 동작한다. 이하, 그 동작에 대해 간단히 설명한다.
입력수단(5325)으로부터 입력된 신호는 인터페이스부(5314)를 통해 프린트 배선판(5302)에 실장된 CPU(5308)로 보내진다. 제어신호 생성회로(5320)는 포인팅 장치나 키보드 등의 입력수단(5325)으로부터 보내진 신호에 따라, VRAM(5316)에 저장되어 있는 화상 데이터를 소정의 포맷으로 변화하여, 콘트롤러(5307)로 보낸다.
콘트롤러(5307)는 패널의 사양에 맞게 CPU(5308)로부터 보내진 화상 데이터를 포함하는 신호에 데이터 처리를 실시하여, 표시 패널(5301)로 공급한다. 또한, 콘트롤러(5307)는 전원회로(5310)로부터 입력된 전원 전압과 CPU(5308)로부터 입력된 각종 신호에 기초하여, Hsync 신호, Vsync 신호, 클록 신호(CLK), 교류전압(AC Cont), 스위칭 신호(L/R)를 생성하여, 표시 패널(5301)로 공급한다.
송수신 회로(5312)는 안테나(5328)에서 전파로서 송수신되는 신호를 처리하고, 구체적으로는, 아이솔레이터(isolator), 대역 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 커플러(coupler), 벌룬(balun) 등의 고주파 회로를 포함하고 있다. 송수신 회로(5312)에서 송수신되는 신호 중, 음성정보를 포함하는 신호가 CPU(5308)로부터의 명령에 따라 음성처리회로(5311)로 보내진다.
CPU(5308)의 명령에 따라 보내져 온 음성정보를 포함하는 신호는 음성처리회로(5311)에서 음성신호로 복조되어, 스피커(5327)로 보내진다. 또한, 마이크로폰(5326)으로부터 보내진 음성 신호는 음성처리회로(5311)에서 변조되어, CPU(5308)로부터의 명령에 따라 송수신 회로(5312)로 보내진다.
콘트롤러(5307), CPU(5308), 전원회로(5310), 음성처리회로(5311), 메모리(5309)는 본 실시예에서는 패키지로서 실장될 수 있다. 본 실시예는 아이솔레이터, 대역 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 커플러, 벌룬 등의 고주파 회로 이외의 어떠한 회로에도 응용될 수 있다.
도 22는 도 21(A) 및 도 21(B)에 나타낸 모듈을 포함하는 휴대 전화기의 일 양태를 나타내고 있다. 표시 패널(5301)은 하우징(5330)에 착탈 가능하게 내장된다. 하우징(5330)은 표시 패널(5301)의 사이즈에 맞는 형상이나 치수로 적절히 변경할 수 있다. 표시 패널(5301)을 고정한 하우징(5330)은 프린트 기판(5331)에 끼움 결합되어, 모듈로서 조립된다.
표시 패널(5301)은 가요성 배선판(5313)을 통해 프린트 기판(5331)에 접속된다. 프린트 기판(5331)에는, 스피커(5332), 마이크로폰(5333), 송수신 회로(5334), 및 CPU, 콘트롤러 등을 포함하는 신호처리회로(5335)가 제공되어 있다. 그러한 모듈은 입력수단(5336), 배터리(5337), 및 안테나(5340)와 조합되어 케이스(5339)내에 수납된다. 표시 패널(5301)의 화소부는 케이스(5339)에 형성된 개구창을 통해 보이도록 배치되어 있다.
본 실시예에 따른 휴대 전화기는 그의 기능이나 용도에 따라 다양한 양태로 변경될 수 있다. 예를 들어, 표시 패널을 다수 마련하거나 케이스를 적절히 다수로 분할하여 힌지(hinge)에 의해 개폐하는 구성으로 하는 것도 가능하다.
도 22에 나타낸 휴대 전화기는 실시형태 1에서 설명한 것과 같은 반도체장치가 표시 패널(5301)에 매트릭스 형태로 배열된 구성을 가진다. 이 반도체장치에서, 화소 내에서 구동 트랜지스터의 게이트 전극에 인가되는, 구동 트랜지스터의 온·오프를 제어하는 전위와, 데이터선의 진폭의 전위를 별도로 설정할 수 있다. 따라서, 데이터선에 입력되는 신호의 진폭을 저진폭으로 설정하는 것이 가능하여, 반도체장치의 소비전력을 대폭 억제할 수 있다. 그 반도체장치로 구성되는 표시 패널(5301)도 동일한 특징을 가지므로, 이 휴대 전화기에서 대폭적인 저소비전력화가 실현된다. 그러한 특징에 따라, 소비전력이 대폭 억제된 제품이 고객에게 제공될 수 있다.
도 23(A)는 케이스(6001), 지지대(6002), 표시부(6003) 등을 가지는 텔레비젼 장치를 나타낸다. 이 텔레비젼 장치에서, 표시부(6003)에는, 실시형태 1에서 설명한 것과 동일한 반도체장치가 매트릭스 형태로 배열되어 있다. 이 반도체장치에서는, 화소 내에서 구동 트랜지스터의 게이트 전극에 인가되는, 구동 트랜지스터의 온·오프를 제어하는 전위와, 데이터선의 진폭의 전위를 별도로 설정할 수 있다. 따라서, 데이터선에 입력되는 신호의 진폭을 저진폭으로 설정하는 것이 가능하여, 반도체장치의 소비전력을 대폭 억제할 수 있다. 그 반도체장치로 구성되는 표시부(6003)도 동일한 특징을 가지므로, 이 텔레비젼 장치에서 대폭적인 저소비전 력화가 실현된다. 그러한 특징에 따라, 소비전력이 대폭 억제된 제품이 고객에게 제공될 수 있다.
도 23(B)는 본체(6101), 케이스(6102), 표시부(6103), 키보드(6104), 외부 접속포트(6105), 포인팅 마우스(6106) 등을 가지는 컴퓨터를 나타낸다. 이 컴퓨터에서, 표시부(6103)에는 실시형태 1에서 설명한 것과 동일한 반도체장치가 매트릭스 형태로 배열되어 있다. 이 반도체장치에서는, 화소 내에서 구동 트랜지스터의 게이트 전극에 인가되는, 구동 트랜지스터의 온·오프를 제어하는 전위와, 데이터선의 진폭의 전위를 별도로 설정할 수 있다. 따라서, 데이터선에 입력되는 신호의 진폭을 저진폭으로 설정하는 것이 가능하여, 반도체장치의 소비전력을 대폭 억제할 수 있다. 그 반도체장치로 구성되는 표시부(6103)도 동일한 특징을 가지므로, 이 컴퓨터에서 대폭적인 저소비전력화가 실현된다. 그러한 특징에 따라, 소비전력이 대폭 억제된 제품이 고객에게 제공될 수 있다.
도 23(C)는 본체(6201), 표시부(6202), 스위치(6203), 조작 키(6204), 적외선 포트(6205) 등을 가지는 모바일 컴퓨터를 나타낸다. 이 모바일 컴퓨터에서, 표시부(6202)에는 실시형태 1에서 설명한 것과 동일한 반도체장치가 매트릭스 형태로 배열되어 있다. 이 반도체장치에서는, 화소 내에서 구동 트랜지스터의 게이트 전극에 인가되는, 구동 트랜지스터의 온·오프를 제어하는 전위와, 데이터선의 진폭의 전위를 별도로 설정할 수 있다. 따라서, 데이터선에 입력되는 신호의 진폭을 저진폭으로 설정하는 것이 가능하여, 반도체장치의 소비전력을 대폭 억제할 수 있다. 그 반도체장치로 구성되는 표시부(6202)도 동일한 특징을 가지므로, 이 모바 일 컴퓨터에서 대폭적인 저소비전력화가 실현된다. 그러한 특징에 따라, 소비전력이 대폭 억제된 제품이 고객에게 제공될 수 있다.
도 23(D)는 케이스(6301), 표시부(6302), 스피커부(6303), 조작 키(6304), 기록매체 삽입부(6305) 등을 가지는 휴대형 게임기를 나타낸다. 이 휴대형 게임기에서, 표시부(6302)에는 실시형태 1에서 설명한 것과 동일한 반도체장치가 매트릭스 형태로 배열되어 있다. 이 반도체장치에서는, 화소 내에서 구동 트랜지스터의 게이트 전극에 인가되는, 구동 트랜지스터의 온·오프를 제어하는 전위와, 데이터선의 진폭의 전위를 별도로 설정할 수 있다. 따라서, 데이터선에 입력되는 신호의 진폭을 저진폭으로 설정하는 것이 가능하여, 반도체장치의 소비전력을 대폭 억제할 수 있다. 그 반도체장치로 구성되는 표시부(6302)도 동일한 특징을 가지므로, 이 휴대형 게임기에서 대폭적인 저소비전력화가 실현된다. 그러한 특징에 따라, 소비전력이 대폭 억제된 제품이 고객에게 제공될 수 있다.
도 23(E)는 기록매체를 구비한 휴대형 화상 재생장치(구체적으로는, DVD 재생장치)를 나타내는 것으로, 이 장치는 본체(6401), 케이스(6402), 표시부 A(6403), 표시부 B(6404), 기록매체(DVD 등) 독출부(6405), 조작 키(6406), 스피커부(6407) 등을 포함한다. 표시부 A(6403)는 주로 화상정보를 표시하고, 표시부 B(6404)는 주로 문자정보를 표시한다. 이 화상 재생장치에서, 표시부 A(6403) 및 표시부 B(6404)에는 실시형태 1에서 설명한 것과 동일한 반도체장치가 매트릭스 형태로 배열되어 있다. 이 반도체장치에서는, 화소 내에서 구동 트랜지스터의 게이트 전극에 인가되는, 구동 트랜지스터의 온·오프를 제어하는 전위와, 데이터선의 진폭의 전위를 별도로 설정할 수 있다. 따라서, 데이터선에 입력되는 신호의 진폭을 저진폭으로 설정하는 것이 가능하여, 반도체장치의 소비전력을 대폭 억제할 수 있다. 그 반도체장치로 구성되는 표시부 A(6403) 및 표시부 B(6404)도 동일한 특징을 가지므로, 이 화상 재생장치에서 대폭적인 저소비전력화가 실현된다. 그러한 특징에 따라, 소비전력이 대폭 억제된 제품이 고객에게 제공될 수 있다.
그러한 전자기기들에 사용되는 표시장치는 크기나 강도, 및 사용 목적에 따라 유리 기판뿐만 아니라 내열성 플라스틱 기판을 사용하여 형성될 수 있다. 그에 따라, 더 한층 경량화를 도모할 수 있다.
또한, 본 실시예에 나타낸 예는 단지 일 예일 뿐이고, 본 발명이 상기한 용도들에 한정되는 것은 아니다.
또한, 본 실시예는 상기 실시형태 및 상기 실시예의 어떠한 설명과도 자유롭게 조합될 수 있다.
본 발명의 반도체장치 및 구동방법을 사용함으로써, 구동 트랜지스터를 온으로 하는 전위가 데이터선으로부터 공급될 수 있고, 구동 트랜지스터를 오프로 하는 전위가 전류공급선 등의 별도의 배선으로부터 공급될 수 있고, 양 전위는 구동 트랜지스터의 게이트에 인가된다. 따라서, 본 발명의 반도체장치 및 구동방법은 데이터선의 전압을 낮게 설정할 수 있어, 소비전력이 대폭 낮추어질 수 있다.

Claims (28)

  1. 삭제
  2. 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터;
    제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터;
    게이트에 인가되는 제1 신호 및 제2 신호에 따라 온·오프되는 제3 트랜지스터;
    상기 제3 트랜지스터의 게이트와 전류공급선에 전기적으로 접속되는 커패시터;
    화소전극; 및
    상기 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하고;
    전원선으로부터 상기 제1 트랜지스터를 통해 공급되는 상기 제1 신호는 상기 제3 트랜지스터를 통한 상기 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하는 신호이고,
    데이터선으로부터 상기 제2 트랜지스터를 통해 공급되는 상기 제2 신호는 상기 전류공급선과 상기 화소전극을 상기 제3 트랜지스터를 통해 전기적으로 접속시키는 신호이고,
    상기 전원선의 전위는 상기 전류공급선의 전위보다 큰, 반도체장치.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 커패시터는 상기 제1 트랜지스터와 상기 제2 트랜지스터에 전기적으로 접속되는, 반도체장치.
  5. 제 2 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 N채널형 트랜지스터이고, 상기 제3 트랜지스터는 P채널형 트랜지스터인, 반도체장치.
  6. 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터;
    제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터;
    전류공급선의 전위에 따라 온·오프되는 제3 트랜지스터;
    게이트에 인가되는 제1 신호 및 제2 신호에 따라 온·오프되는 제4 트랜지스터;
    화소전극; 및
    상기 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하고;
    상기 제1 주사선으로부터 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 통해 공급되는 상기 제1 신호는 상기 제4 트랜지스터를 통한 상기 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하는 신호이고,
    데이터선으로부터 상기 제2 트랜지스터를 통해 공급되는 상기 제2 신호는 상기 전류공급선과 상기 화소전극을 상기 제4 트랜지스터를 통해 전기적으로 접속시키는 신호인, 반도체장치.
  7. 제 6 항에 있어서,
    상기 제4 트랜지스터의 게이트와 상기 전류공급선 사이에 보유용량이 제공되어 있는, 반도체장치.
  8. 제 6 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N채널형 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 P채널형 트랜지스터인, 반도체장치.
  9. 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터;
    제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터;
    전류공급선의 전위에 따라 온·오프되는 제3 트랜지스터;
    상기 제1 주사신호에 따라 온·오프되는 제4 트랜지스터;
    게이트에 인가되는 제1 신호 및 제2 신호에 따라 온·오프되는 제5 트랜지스터;
    화소전극; 및
    상기 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하고;
    상기 제1 주사선으로부터 상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통해 공급되는 상기 제1 신호는 상기 제5 트랜지스터를 통한 상기 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하는 신호이고,
    데이터선으로부터 상기 제2 트랜지스터를 통해 공급되는 상기 제2 신호는 상기 전류공급선과 상기 화소전극을 상기 제5 트랜지스터를 통해 전기적으로 접속시키는 신호인, 반도체장치.
  10. 제 9 항에 있어서,
    상기 제5 트랜지스터의 게이트와 상기 전류공급선 사이에 보유용량이 제공되어 있는, 반도체장치.
  11. 제 9 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제 4 트랜지스터는 N채널형 트랜지스터이고, 상기 제5 트랜지스터는 P채널형 트랜지스터인, 반도체장치.
  12. 제 2 항, 제 6 항, 및 제 9 항 중의 어느 한 항에 있어서,
    상기 제1 주사신호의 진폭은 상기 제2 주사신호의 진폭보다 큰, 반도체장치.
  13. 제 2 항, 제 6 항, 및 제 9 항 중의 어느 한 항에 기재된 상기 반도체장치를 각 화소에 구비한 표시장치.
  14. 제 13 항에 기재된 상기 표시장치를 구비한 전자기기.
  15. 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터;
    제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터;
    게이트에 인가되는 전위에 따라 온·오프되는 제3 트랜지스터;
    화소전극; 및
    상기 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하는 반도체장치를 구동하는 방법으로서,
    상기 제1 트랜지스터가 상기 제1 주사신호에 의해 온(on)으로 되고, 상기 제3 트랜지스터를 통한 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하기 위한 제1 신호가 상기 전류공급선으로부터 상기 제1 트랜지스터를 통해 상기 제3 트랜지스터의 게이트에 입력되는 제1 기간과;
    상기 제1 트랜지스터가 상기 제1 주사신호에 의해 오프(off)로 되고, 상기 제2 트랜지스터가 상기 제2 주사신호에 의해 오프로 되는 제2 기간; 및
    상기 제2 주사신호가 상기 제2 트랜지스터에 입력되는 제3 기간을 포함하고;
    상기 제3 기간에서, 데이터선의 전위가 상기 제2 주사신호의 전위보다 작을 때, 상기 제3 트랜지스터를 통해 상기 전류공급선과 상기 화소전극을 전기적으로 접속시키기 위한 제2 신호가 상기 데이터선으로부터 상기 제2 트랜지스터를 통해 상기 제3 트랜지스터의 게이트에 입력되는, 반도체장치 구동방법.
  16. 제 15 항에 있어서,
    상기 제1 신호는 상기 전류공급선과는 다른 전위를 가지는 배선으로부터 상기 제1 트랜지스터를 통해 입력되는, 반도체장치 구동방법.
  17. 제 15 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N채널형 트랜지스터이고, 상기 제3 트랜지스터는 P채널형 트랜지스터인, 반도체장치 구동방법.
  18. 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터;
    제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터;
    전류공급선의 전위에 따라 온·오프되는 제3 트랜지스터;
    게이트에 인가되는 신호에 따라 온·오프되는 제4 트랜지스터;
    화소전극; 및
    상기 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하는 반도체장치를 구동하는 방법으로서,
    상기 제1 트랜지스터가 상기 제1 주사신호에 의해 온으로 되고, 상기 제4 트랜지스터를 통한 상기 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하기 위한 제1 신호가 상기 제1 주사선으로부터 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 통해 상기 제4 트랜지스터의 게이트에 입력되는 제1 기간과;
    상기 제1 트랜지스터가 상기 제1 주사신호에 의해 오프로 되고, 상기 제2 트랜지스터가 상기 제2 주사신호에 의해 오프로 되는 제2 기간; 및
    상기 제2 주사신호가 상기 제2 트랜지스터에 입력되는 제3 기간을 포함하고;
    상기 제3 기간에서, 데이터선의 전위가 상기 제2 주사신호의 전위보다 작을 때, 상기 제4 트랜지스터를 통해 상기 전류공급선과 상기 화소전극을 전기적으로 접속시키기 위한 제2 신호가 상기 데이터선으로부터 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제4 트랜지스터의 게이트에 입력되는, 반도체장치 구동방법.
  19. 제 18 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N채널형 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 P채널형 트랜지스터인, 반도체장치 구동방법.
  20. 제1 주사신호가 제1 주사선을 통해 게이트에 인가되는 제1 트랜지스터;
    제2 주사신호가 제2 주사선을 통해 게이트에 인가되는 제2 트랜지스터;
    전류공급선의 전위에 따라 온·오프되는 제3 트랜지스터;
    상기 제1 주사신호에 따라 온·오프되는 제4 트랜지스터;
    게이트에 인가되는 신호에 따라 온·오프되는 제5 트랜지스터;,
    화소전극; 및
    상기 화소전극과 대향전극 사이에서 흐르는 구동전류에 의해 발광하는 발광소자를 포함하는 반도체장치를 구동하는 방법으로서,
    상기 제1 트랜지스터 및 상기 제4 트랜지스터가 상기 제1 주사신호에 의해 온으로 되고, 상기 제5 트랜지스터를 통한 상기 전류공급선과 상기 화소전극 사이의 전기적 접속을 차단하기 위한 제1 신호가 상기 제1 주사선으로부터 상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통해 상기 제5 트랜지스터의 게이트에 입력되는 제1 기간과;
    상기 제1 트랜지스터가 상기 제1 주사신호에 의해 오프로 되고, 상기 제2 트랜지스터가 상기 제2 주사신호에 의해 오프로 되는 제2 기간; 및
    상기 제2 주사신호가 상기 제2 트랜지스터에 입력되는 제3 기간을 포함하고;
    상기 제3 기간에서, 데이터선의 전위가 상기 제2 주사신호의 전위보다 작을 때, 상기 제5 트랜지스터를 통해 상기 전류공급선과 상기 화소전극을 전기적으로 접속시키기 위한 제2 신호가 상기 데이터선으로부터 상기 제1 트랜지스터를 통해 상기 제5 트랜지스터의 게이트에 입력되는, 반도체장치 구동방법.
  21. 제 20 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 N채널형 트랜지스터이고, 상기 제5 트랜지스터는 P채널형 트랜지스터인, 반도체장치 구동방법.
  22. 제 15 항, 제 18 항, 제 20 항 중의 어느 한 항에 있어서,
    상기 제1 주사신호의 진폭이 상기 제2 주사신호의 진폭보다 큰, 반도체장치 구동방법.
  23. 제 2 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는, 반도체장치.
  24. 제 6 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는, 반도체장치.
  25. 제 9 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는, 반도체장치.
  26. 제 15 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는, 반도체장치 구동방법.
  27. 제 18 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는, 반도체장치 구동방법.
  28. 제 20 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 중 적어도 하나는 산화물 반도체를 포함하는, 반도체장치 구동방법.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7595778B2 (en) 2005-04-15 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device using the same
JP4300491B2 (ja) 2007-03-13 2009-07-22 ソニー株式会社 ディスプレイ装置
JP2008233399A (ja) * 2007-03-19 2008-10-02 Sony Corp 画素回路および表示装置、並びに表示装置の製造方法
JP5294651B2 (ja) * 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
US8513678B2 (en) * 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
KR101555496B1 (ko) * 2008-01-15 2015-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102383642B1 (ko) 2008-07-10 2022-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 전자기기
KR101925772B1 (ko) 2008-07-10 2018-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
US8822995B2 (en) * 2008-07-24 2014-09-02 Samsung Display Co., Ltd. Display substrate and method of manufacturing the same
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP5321304B2 (ja) * 2009-07-14 2013-10-23 ソニー株式会社 表示装置およびその駆動方法ならびに電子機器
WO2011010486A1 (ja) * 2009-07-23 2011-01-27 シャープ株式会社 表示装置および表示装置の駆動方法
KR102113064B1 (ko) 2009-09-16 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
JP2011107692A (ja) * 2009-10-20 2011-06-02 Semiconductor Energy Lab Co Ltd 表示装置の駆動方法、表示装置、及び電子機器。
WO2011070929A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI422035B (zh) * 2009-12-22 2014-01-01 Au Optronics Corp 半導體元件結構及其製造方法
WO2011078373A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
WO2011077925A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
JP2011175103A (ja) * 2010-02-24 2011-09-08 Sony Corp 画素回路、表示装置およびその駆動方法ならびに電子機器
US9230994B2 (en) 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI569041B (zh) 2011-02-14 2017-02-01 半導體能源研究所股份有限公司 顯示裝置
US10079053B2 (en) * 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
JP6178050B2 (ja) 2011-07-15 2017-08-09 株式会社半導体エネルギー研究所 表示装置
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5823603B2 (ja) * 2012-02-29 2015-11-25 シャープ株式会社 駆動装置および表示装置
JP2014032399A (ja) 2012-07-13 2014-02-20 Semiconductor Energy Lab Co Ltd 液晶表示装置
KR20140013931A (ko) 2012-07-26 2014-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
KR102148549B1 (ko) 2012-11-28 2020-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9594281B2 (en) 2012-11-30 2017-03-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TW201618072A (zh) * 2014-11-12 2016-05-16 奕力科技股份有限公司 液晶顯示裝置及其驅動方法
US20170141330A1 (en) * 2015-11-17 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Organometallic Complex, Light-Emitting Element, Light-Emitting Device, Electronic Device, and Lighting Device
US20170271600A1 (en) * 2016-03-18 2017-09-21 Semiconductor Energy Laboratory Co., Ltd. Organometallic Complex, Light-Emitting Element, Light-Emitting Device, Electronic Device, and Lighting Device
JP7039188B2 (ja) * 2016-06-24 2022-03-22 株式会社半導体エネルギー研究所 燐光発光層用ホスト材料、有機化合物、発光素子、発光装置、電子機器および照明装置
KR102458660B1 (ko) * 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR20200128166A (ko) 2018-03-29 2020-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 동작 방법
US20210391470A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Layered structure, semiconductor device including the same, and manufacturing method thereof
TW202211195A (zh) 2020-08-12 2022-03-16 日商半導體能源研究所股份有限公司 顯示裝置、其工作方法以及電子裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030209989A1 (en) 2002-03-01 2003-11-13 Semiconductor Energy Laboratory Co., Ltd Light emitting device and drive method thereof
US20030214245A1 (en) 2002-02-28 2003-11-20 Shunpei Yamazaki Light emitting device
JP2005037415A (ja) * 2003-05-16 2005-02-10 Semiconductor Energy Lab Co Ltd 素子基板及び発光装置
KR20050057173A (ko) * 2002-09-05 2005-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 디바이스 및 그 구동 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3620538B2 (ja) 1997-02-17 2005-02-16 セイコーエプソン株式会社 表示装置
EP0895219B1 (en) * 1997-02-17 2010-06-16 Seiko Epson Corporation Display device
JP3686769B2 (ja) * 1999-01-29 2005-08-24 日本電気株式会社 有機ｅｌ素子駆動装置と駆動方法
JP3259774B2 (ja) 1999-06-09 2002-02-25 日本電気株式会社 画像表示方法および装置
JP4092857B2 (ja) 1999-06-17 2008-05-28 ソニー株式会社 画像表示装置
JP2001042822A (ja) 1999-08-03 2001-02-16 Pioneer Electronic Corp アクティブマトリクス型表示装置
TW531901B (en) * 2000-04-27 2003-05-11 Semiconductor Energy Lab Light emitting device
TW530427B (en) * 2000-10-10 2003-05-01 Semiconductor Energy Lab Method of fabricating and/or repairing a light emitting device
TW554558B (en) * 2001-07-16 2003-09-21 Semiconductor Energy Lab Light emitting device
JP2003173174A (ja) * 2001-09-25 2003-06-20 Sharp Corp 画像表示装置および表示駆動方法
JP2003122309A (ja) 2001-10-03 2003-04-25 Koninkl Philips Electronics Nv 表示装置
KR100945467B1 (ko) * 2001-10-09 2010-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스위칭소자, 표시장치, 그 스위칭소자를 사용한 발광장치및 반도체장치
US6909240B2 (en) * 2002-01-18 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP3972359B2 (ja) * 2002-06-07 2007-09-05 カシオ計算機株式会社 表示装置
JP4103500B2 (ja) * 2002-08-26 2008-06-18 カシオ計算機株式会社 表示装置及び表示パネルの駆動方法
JP2004118184A (ja) 2002-09-05 2004-04-15 Semiconductor Energy Lab Co Ltd 発光装置とその駆動方法
CN100410988C (zh) * 2003-03-26 2008-08-13 株式会社半导体能源研究所 显示装置及其驱动方法
JP4574127B2 (ja) * 2003-03-26 2010-11-04 株式会社半導体エネルギー研究所 素子基板及び発光装置
JP2004318093A (ja) * 2003-03-31 2004-11-11 Sanyo Electric Co Ltd 発光ディスプレイ及びその駆動方法及びエレクトロルミネッセンス表示回路及びエレクトロルミネッセンスディスプレイ
KR100502912B1 (ko) * 2003-04-01 2005-07-21 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
US7453427B2 (en) * 2003-05-09 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR100749359B1 (ko) * 2003-05-13 2007-08-16 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 액티브 매트릭스형 표시 장치
JP4425571B2 (ja) * 2003-06-11 2010-03-03 株式会社半導体エネルギー研究所 発光装置及び素子基板
US8937580B2 (en) * 2003-08-08 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of light emitting device and light emitting device
US6937215B2 (en) * 2003-11-03 2005-08-30 Wintek Corporation Pixel driving circuit of an organic light emitting diode display panel
EP1544842B1 (en) * 2003-12-18 2018-08-22 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TW200540774A (en) * 2004-04-12 2005-12-16 Sanyo Electric Co Organic EL pixel circuit
US7592975B2 (en) * 2004-08-27 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
US20060076567A1 (en) * 2004-09-24 2006-04-13 Keisuke Miyagawa Driving method of light emitting device
JP4850565B2 (ja) 2005-04-18 2012-01-11 株式会社半導体エネルギー研究所 半導体装置及び当該半導体装置を具備する表示装置並びに電子機器
KR101173974B1 (ko) * 2005-04-18 2012-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 가진 표시 장치 및 전자 기기
US7928938B2 (en) * 2005-04-19 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory circuit, display device and electronic apparatus
JP5089072B2 (ja) 2005-04-19 2012-12-05 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214245A1 (en) 2002-02-28 2003-11-20 Shunpei Yamazaki Light emitting device
US20030209989A1 (en) 2002-03-01 2003-11-13 Semiconductor Energy Laboratory Co., Ltd Light emitting device and drive method thereof
KR20050057173A (ko) * 2002-09-05 2005-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 디바이스 및 그 구동 방법
JP2005037415A (ja) * 2003-05-16 2005-02-10 Semiconductor Energy Lab Co Ltd 素子基板及び発光装置

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