JP5089072B2

JP5089072B2 - 半導体装置

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Publication number: JP5089072B2
Application number: JP2006109261A
Authority: JP
Inventors: 光明納; 彩宮崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-04-19
Filing date: 2006-04-12
Publication date: 2012-12-05
Anticipated expiration: 2026-04-12
Also published as: JP2006323370A

Description

本発明は、半導体装置に関する。特に、トランジスタを用いて構成される半導体装置に関する。また、半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器に関する。

なお、ここでいう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。

近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。

自発光型の表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。ディスプレイは発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像の表示を行う。

ディスプレイの各画素には、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する画素構成について説明する（特許文献１参照）。

図２１に、ディスプレイの画素構成を示す。画素部２１００には、データ線（ソース信号線ともいう）Ｓ１〜Ｓｘ、走査線（ゲート信号線ともいう）Ｇ１〜Ｇｙ、電源線（給電線ともいう）Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素は、選択トランジスタ（スイッチングＴＦＴ、スイッチトランジスタ、ＳＷＴＦＴともいう）２１０１と、駆動トランジスタ（駆動ＴＦＴともいう）２１０２と、保持容量２１０３と、発光素子２１０４をそれぞれ有している。

画素部２１００の駆動方法について簡単に述べる。選択期間において、走査線が選択されると選択トランジスタ２１０１がオンし、その時のデータ線の電位が選択トランジスタ２１０１を介して駆動トランジスタ２１０２のゲート電極（ゲート端子、ゲートともいう）に書き込まれる。選択期間が終了してから次の選択期間までは、保持容量２１０３により、駆動トランジスタ２１０２のゲート電極の電位が保持される。

ここで、図２１の構成において、駆動トランジスタ２１０２のゲート・ソース間の電圧の絶対値（｜Ｖｇｓ｜）と駆動トランジスタ２１０２のしきい値電圧（｜Ｖｔｈ｜）の関係が、｜Ｖｇｓ｜＞｜Ｖｔｈ｜であると駆動トランジスタ２１０２がオンし、電源線と発光素子２１０４に接続された対向電極との間の電圧によって電流が流れ、発光素子２１０４が発光状態となる。また、｜Ｖｇｓ｜＜｜Ｖｔｈ｜であると駆動トランジスタ２１０２がオフし、発光素子２１０４の両端に電圧が印加されない状態となり、発光素子２１０４が非発光状態となる。

図２１の構成の画素において、階調を表現するには、大きくわけて、アナログ階調方式とデジタル階調方式とがある。

ここでアナログ階調方式とは、画素に入力する信号について、アナログ値で発光素子の輝度を変化させることで階調を表現する方式のことをいう。また、デジタル階調方式とは、画素に入力される信号によるスイッチング素子のオンとオフのみの制御で発光素子の発光・非発光を制御し、階調を表現する方式のことをいう。

アナログ階調方式と比べて、デジタル階調方式は、ＴＦＴのばらつきに強く、階調表現をより正確にし易いなどの利点がある。

デジタル階調方式の階調表現方法の一例として、時間階調方式が知られている。この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。また、特許文献１で開示されているように、デジタル時間階調方式で各画素に、駆動トランジスタ・選択トランジスタの他に消去トランジスタ（消去ＴＦＴともいう）を用いることで高精度の多階調表示を実現することが出来る。以後本明細書ではこの駆動方式をＳＥＳ（ＳｉｍｕｌｔａｎｅｏｕｓＥｒａｓｅＳｃａｎ）駆動と表記する。

また、近年、表示装置の低消費電力化をはかるため、表示部における各画素にメモリを内蔵した画素構成を有する表示装置が知られている（特許文献２、特許文献３参照）。

特開２００１−３４３９３３号公報特開２００２−１４００３４号公報特開２００５−０４９４０２号公報

上述の特許文献１に記載された画素構成において、データ線駆動回路の消費電力は最終バッファの充放電に大きく依存する。周波数をＦ、容量をＣ、電圧をＶとすると、一般的に消費電力Ｐは式（１）で求められる。

Ｐ＝ＦＣＶ^２（Ｆ：周波数Ｃ：容量Ｖ：電圧）（１）

従って式（１）より、データ線駆動回路において、データ線の電圧の振幅はなるべく小さく設定することが望ましい。そのため、データ線の電圧の振幅は、駆動トランジスタがオンとオフの動作をすることができる最も小さい電圧の振幅に設定する。言い換えると、ＴＦＴのゲート・ソース間にかかる電圧（以下、Ｖｇｓという）の絶対値を、ＴＦＴのオンとオフが確実に動作できる程度に設定することが望ましい。

画素に入力されるデータ線の電位は、選択トランジスタがオンする選択期間が終了して、次の選択トランジスタがオンする選択期間まで、保持容量により保持されることになる。

しかしながら、保持容量に蓄積された駆動トランジスタのゲート電極に印加される電位は、ノイズや選択トランジスタからのリーク等の影響から変動し、駆動トランジスタは正規のオンとオフを維持できず誤動作する可能性があるといった問題がある。

また、駆動トランジスタのゲート電位の変動による誤動作を防ぐために、データ線の電圧の振幅を大きくすることは消費電力の増加を招いてしまうといった問題もある。式（１）よりデータ線駆動回路の消費電力は、電圧の２乗で増加するため、データ線の電圧の振幅の増加は大きく影響する。

より具体的に、従来の技術の問題点について図２２を用いて詳述する。図２２（Ａ）に示した画素構成において、画素２２００は、選択トランジスタ２２０１と、駆動トランジスタ２２０２と、保持容量２２０３と、発光素子２２０４を有する。このとき発光素子はデジタル駆動するものとする。また選択トランジスタはＮ型、駆動トランジスタはＰ型であるとする。

図２２（Ａ）において、具体的な各電源線の電位について述べる。発光素子２２０４の対向電極２２０８の電位をＧＮＤ（以下、０Ｖとする）、電源線２２０７の電位を７Ｖ、データ線２２０６の高電位レベル（以下、Ｈレベル、Ｈ電位、もしくはＨという）を７Ｖ、低電位レベル（以下、Ｌレベル、Ｌ電位、もしくはＬという）を０Ｖ、走査線２２０５のＨ電位を１０Ｖ、Ｌ電位を０Ｖとする。

勿論、各配線の電位、各トランジスタの極性等については例であってこれに限定されるものではないことを付記する。

また、図２２（Ｂ）に発光素子の発光、消灯（非発光）の状態における走査線、データ線、及びノードｎｏｄｅＧの電位についてのタイミングチャートについて示す。走査線２２０５が１０Ｖの期間において、選択トランジスタ２２０１がオンし、データ線２２０６の電位がｎｏｄｅＧへ取り込まれる。そしてデータ線２２０６の電位が保持容量２２０３に保持される。保持された電位がＨ電位つまり７Ｖ以上であれば、駆動トランジスタ２２０２のゲート・ソース間の電位差は駆動トランジスタ２２０２のしきい値電圧の絶対値を下回り、駆動トランジスタ２２０２はオフし、発光素子２２０４は非発光状態となる。保持された電位がＬ電位つまり０Ｖ以下であれば、駆動トランジスタ２２０２のゲート・ソース間の電位差は駆動トランジスタ２２０２のしきい値電圧の絶対値を上回り、駆動トランジスタ２２０２はオンし、発光素子２２０４は発光状態となる。

ここで説明した画素構成では、データ線２２０６の電位がそのままｎｏｄｅＧへ書き込まれる。取り込まれるデータ線２２０６の電位であるｎｏｄｅＧの電位により駆動トランジスタ２２０２のオンとオフが制御されるため、少なくともデータ線２２０６のＨ電位は電源線２２０７と同電位かそれ以上、Ｌ電位は駆動トランジスタ２２０２が充分オンする電位が必要となる。言い換えると、発光素子２２０４にかかる電圧（Ｖｅｌ）と駆動トランジスタ２２０２のソースとドレインの間にかかる電圧（Ｖｄｓ）の関係が、Ｖｅｌ≫Ｖｄｓとなる条件、つまり駆動トランジスタ２２０２を線形領域で動作させる条件を満たすことが必要となる。

しかし、駆動トランジスタ２２０２のしきい値電圧のばらつきやしきい値電圧の変動、保持期間における外部からのノイズや、図２２（Ｂ）に示したように選択トランジスタ２２０１からの電位のリーク等により、ｎｏｄｅＧの電位が変動することにより駆動トランジスタ２２０２のゲート・ソース間の電位差が変動し、駆動トランジスタは正規のオンとオフを維持できず誤動作する可能性がある。

このように、従来の画素構成を有する半導体装置においては、駆動トランジスタのゲート電極に印加される電位がノイズや選択トランジスタからのリークによって変動し、駆動トランジスタが誤作動を起こすといった問題がある。また、駆動トランジスタの安定した動作を保証する程度の大きな電位の振幅を伴ったデータ線の信号を供給することは、データ線駆動回路の消費電力増加に大きく影響するといった問題を生じる。

本発明は上述の諸問題を鑑みて案出されたものであり、上記問題を解決する半導体装置、並びに該半導体装置を具備する表示装置及び該表示装置を具備する電子機器を提供するものである。

本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が電源線に接続された第１のトランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のトランジスタと、第２のトランジスタの第２端子及び第２の走査線に接続されたメモリ回路と、第３のトランジスタの第１端子に接続された発光素子と、を有し、メモリ回路は、電源線から入力される第１の電位または第２の走査線から入力される第２の電位を保持し、前記第１の電位または前記第２の電位が第３のトランジスタのゲートに印加されることで、発光素子の発光を制御する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が電源線に接続された第１のトランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のトランジスタと、第２のトランジスタの第２端子及び第２の走査線に接続されたメモリ回路と、第３のトランジスタと、メモリ回路は、電源線から入力される第１の電位または第２の走査線から入力される第２の電位を保持し、前記第１の電位または前記第２の電位が第３のトランジスタのゲートに印加されることで、第３のトランジスタのオン、オフを制御する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が第１の電源線に接続された第１のトランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のトランジスタと、第２のトランジスタの第２端子及び第２の走査線に接続されたメモリ回路と、ゲートがメモリ回路に接続され、第１端子が第２の電源線に接続され、第２端子が発光素子に接続された第３のトランジスタと、を有し、メモリ回路は、第１の電源線から入力される第１の電位または第２の走査線から入力される第２の電位を保持し、前記第１の電位または前記第２の電位が第３のトランジスタのゲートに印加されることで、発光素子の発光を制御する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が第１の電源線に接続された第１のトランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のトランジスタと、第２のトランジスタの第２端子及び第２の走査線に接続されたメモリ回路と、ゲートがメモリ回路に接続され、第１端子が第２の電源線に接続された第３のトランジスタと、を有し、メモリ回路は、第１の電源線から入力される第１の電位または第２の走査線から入力される第２の電位を保持し、前記第１の電位または前記第２の電位が第３のトランジスタのゲートに印加されることで、第３のトランジスタのオン、オフを制御する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が電源線に接続された第１のトランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のトランジスタと、第２のトランジスタの第２端子及び第２の走査線に接続されたメモリ回路と、第３のトランジスタの第１端子に接続された発光素子と、を有し、メモリ回路は、電源線から第１のトランジスタ及び第２のトランジスタを介して入力される第１の電位または第２の走査線を第２の電位にすることで入力される第２の電位を保持する回路であり、第１の電位または第２の電位が第３のトランジスタのゲートに印加されることで、発光素子の発光を制御する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が電源線に接続された第１のトランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のトランジスタと、第２のトランジスタの第２端子及び第２の走査線に接続されたメモリ回路と、第３のトランジスタと、を有し、メモリ回路は、電源線から第１のトランジスタ及び第２のトランジスタを介して入力される第１の電位または第２の走査線を第２の電位にすることで入力される第２の電位を保持する回路であり、第１の電位または第２の電位が第３のトランジスタのゲートに印加されることで、第３のトランジスタのオン、オフを制御する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が第１の電源線に接続された第１のトランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のトランジスタと、第２のトランジスタの第２端子及び第２の走査線に接続されたメモリ回路と、ゲートがメモリ回路に接続され、第１端子が第２の電源線に接続され、第２端子が発光素子に接続された第３のトランジスタと、を有し、メモリ回路は、第１の電源線から第１のトランジスタ及び第２のトランジスタを介して入力される第１の電位または第２の走査線を第２の電位にすることで入力される第２の電位を保持する回路であり、第１の電位または第２の電位が第３のトランジスタのゲートに印加されることで、発光素子の発光を制御する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が第１の電源線に接続された第１のトランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のトランジスタと、第２のトランジスタの第２端子及び第２の走査線に接続されたメモリ回路と、ゲートがメモリ回路に接続され、第１端子が第２の電源線に接続された第３のトランジスタと、を有し、メモリ回路は、第１の電源線から第１のトランジスタ及び第２のトランジスタを介して入力される第１の電位または第２の走査線を第２の電位にすることで入力される第２の電位を保持する回路であり、第１の電位または第２の電位が第３のトランジスタのゲートに印加されることで、第３のトランジスタのオン、オフを制御する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が第１の電源線に接続された第１のＮチャネル型トランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のＮチャネル型トランジスタと、入力端子が第２のＮチャネル型トランジスタの第２端子に接続されたインバータ回路と、ゲートがインバータ回路の出力端子に接続され、第１端子が第２の走査線に接続された第３のＮチャネル型トランジスタと、ゲートが第１の走査線に接続され、第１端子が第２の電源線に接続された第１のＰチャネル型トランジスタと、ゲートがインバータ回路の出力端子に接続され、第１端子が第１のＰチャネル型トランジスタの第２端子に接続され、第２端子が第３のＮチャネル型トランジスタの第２端子に接続された第２のＰチャネル型トランジスタと、ゲートが第２のＮチャネル型トランジスタの第２端子、インバータ回路の入力端子、第３のＮチャネル型トランジスタの第２端子、及び第２のＰチャネル型トランジスタの第２端子に接続され、第１端子が第２の電源線に接続され、第２端子が発光素子に接続された第３のＰチャネル型トランジスタを有する構成とした。

さらに別の本発明の半導体装置の一は、ゲートがデータ線に接続され、第１端子が第１の電源線に接続された第１のＮチャネル型トランジスタと、ゲートが第１の走査線に接続され、第１端子が第１のトランジスタの第２端子に接続された第２のＮチャネル型トランジスタと、入力端子が第２のＮチャネル型トランジスタの第２端子に接続されたインバータ回路と、ゲートがインバータ回路の出力端子に接続され、第１端子が第２の走査線に接続された第３のＮチャネル型トランジスタと、ゲートが第１の走査線に接続され、第１端子が第２の電源線に接続された第１のＰチャネル型トランジスタと、ゲートがインバータ回路の出力端子に接続され、第１端子が第１のＰチャネル型トランジスタの第２端子に接続され、第２端子が第３のＮチャネル型トランジスタの第２端子に接続された第２のＰチャネル型トランジスタと、ゲートが第２のＮチャネル型トランジスタの第２端子、インバータ回路の入力端子、第３のＮチャネル型トランジスタの第２端子、及び第２のＰチャネル型トランジスタの第２端子に接続され、第１端子が第２の電源線に接続された第３のＰチャネル型トランジスタを有する構成とした。

また本発明の第１の電源線の電位は、第２の電源線の電位よりも低い構成であってもよい。

また本発明の第２の電源線の電位は、データ線に入力される電位より高い構成であってもよい。

また本発明は、一方の電極が第３のＰチャネル型トランジスタのゲートに接続され、他方の電極が第２の電源線に接続された容量素子を有する構成であってもよい。

また本発明の発光素子は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、プラズマディスプレイ（ＰＤＰ）など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイがある。

また本発明の電子機器は、テレビ受像器、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、コンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話機、携帯型ゲーム機、電子書籍、画像再生装置である。

本発明によって、発光素子を有する半導体装置において、発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続ける。そのため、保持容量により電位を保持していた従来の画素構成に比べ、安定した動作を行うことができる。

さらに本発明の半導体装置は、駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定することができる。従って、データ線の電位の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となる。

さらに本発明の半導体装置は、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを保持し、発光素子の発光もしくは非発光の状態を保持することができる。

また、本発明を表示装置に適用することによって、駆動トランジスタのゲート電位には、発光状態とするための電位または消灯状態とするための電位が安定して供給され続ける。そのため、保持容量により電位を保持していた従来の画素構成に比べ、安定した動作で表示を行うことができる。

さらに本発明の表示装置は、駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定することができる。従って、データ線の電位の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた表示装置を提供することが可能となる。

さらに本発明の表示装置は、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを保持することで発光素子の発光もしくは非発光の状態を保持し、画像を表示することができる表示装置を提供することができる。

また、本発明の半導体装置を用いた電子機器においては、発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続ける。そのため、保持容量により電位を保持していた従来の画素構成に比べ、安定した動作で表示を行うことができる。また、安定した動作で表示を行う製品を製造することができ、より不良の少ない商品を顧客に提供することができる。

さらに本発明の電子機器は、駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定することができる。従って、データ線の電位の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた電子機器を提供することが可能となる。

さらに本発明の電子機器は、表示部に設けられた画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを保持することで発光素子の発光もしくは非発光の状態を保持し、画像を表示することができる電子機器を提供することができる。

以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

まず、本発明の半導体装置の画素構成とその動作原理について説明する。

図１に本発明の画素構成について示す。ここでは、一画素のみを図示しているが、半導体装置の画素部は実際には行方向と列方向にマトリクス状に複数の画素が配置されている。

画素は、データトランジスタ１０１（第１のトランジスタともいう）と、スイッチトランジスタ１０２（第２のトランジスタともいう）と、メモリ回路１０３と、駆動トランジスタ１０４（第３のトランジスタともいう）と、データ線１０５と、第１の電源線１０６と、第２の電源線１０７と、第１の走査線１０８と、第２の走査線１０９と、発光素子１１０と、対向電極１１１を有している。

なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）がある。

データトランジスタ１０１の第１端子（ソース端子又はドレイン端子）は第１の電源線１０６と接続され、ゲート端子はでデータ線１０５と接続され、第２端子（ソース端子又はドレイン端子）はスイッチトランジスタ１０２の第１端子（ソース端子又はドレイン端子）と接続されている。また、スイッチトランジスタ１０２の第１端子（ソース端子又はドレイン端子）はデータトランジスタ１０１の第２端子と接続され、ゲート端子は第１の走査線１０８と接続され、第２端子（ソース端子又はドレイン端子）はメモリ回路１０３の入力端子及び出力端子並びに駆動トランジスタ１０４のゲート端子と接続されている。また、メモリ回路１０３は駆動トランジスタ１０４のゲート端子、スイッチトランジスタ１０２の第２端子及び第２の走査線１０９と接続されている。また駆動トランジスタ１０４の第１端子（ソース端子又はドレイン端子）は第２の電源線１０７と接続され、ゲート端子はメモリ回路１０３の入力端子及び出力端子、スイッチトランジスタ１０２の第２端子と接続され、第２端子（ソース端子又はドレイン端子）は発光素子１１０の一方の電極と接続されている。また、発光素子１１０の他方の電極は、対向電極１１１に接続されている。

なお、本発明において、接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。

なお、第１の電源線１０６は第２の電源線１０７より低い電位Ｖｃが設定されている。つまり、Ｖｃとは、画素の発光期間に第２の電源線１０７に設定される電位Ｖｄｄを基準として、Ｖｃ＜Ｖｄｄを満たす電位である。つまり駆動トランジスタ１０４のゲート・ソース間にかかる電圧の絶対値（｜Ｖｇｓ｜という）が駆動トランジスタのしきい値電圧の絶対値（｜Ｖｔｈ｜という）に対して、｜Ｖｔｈ｜＜｜Ｖｇｓ｜を満たす電位である。例えば、Ｖｃ＝ＧＮＤ（グラウンド電位）としても良い。

なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板、紙基板、セロファン基板、石英基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。

なお、データトランジスタ１０１の第１端子は、データトランジスタ１０１がオンする期間において、第２の電源線１０７より低い電位Ｖｃが設定された配線に接続されていればどこに接続されていてもよい。例えば、データトランジスタ１０１がオンする期間において、隣接する画素に設けられた第２の走査線１０９にＶｃの電位を設定し、そこから画素にＶｃの電位が供給されるような構成にしてもよい。

なお、発光素子１１０の対向電極（陰極）１１１は第２の電源線１０７より低い電位Ｖｓｓが設定されている。つまりＶｓｓとは、画素の発光期間に第２の電源線１０７に設定される電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。また、第１の電源線１０６と対向電極１１１の電位を同じＧＮＤに設定してもよい。

なお、本明細書においては、発光素子１１０を発光状態にするために駆動トランジスタ１０４に入力される信号を第１の信号、また発光素子１１０を消灯状態にするために駆動トランジスタ１０４に入力される信号を第２の信号という。

次に図１の画素構成について、動作方法を図２、図３、図４に示す。

なお説明のため、図２、図３、図４においては、データトランジスタ１０１にはＮチャネル型トランジスタ、スイッチトランジスタ１０２にはＮチャネル型トランジスタ、駆動トランジスタ１０４にはＰチャネル型トランジスタを用いる。但し、各トランジスタの端子に接続された配線の電位を適宜変更し、本発明の各トランジスタの動作と同じ動作をするものであれば、特にトランジスタの極性は限定されない。また発光素子を流れる電流の向きを変更するときは、前出の各トランジスタの極性の変更と同様に、第２の電源線、対向電極の電位を適宜設定すればよい。

まず図２（ａ）において、本発明の画素構成についての第１の走査線及び第２の走査線の電位のタイミングチャートについて示す。本発明の画素構成においては、リセット期間、選択期間、サステイン期間によって各画素の発光状態、消灯状態を選択する。

本発明の画素構成においては、従来、データ線より入力される駆動トランジスタのオンとオフを制御する信号を入力しない。そのため、予め画素内のメモリ回路にリセット信号（消灯信号）を入力しておく必要がある。この予め画素内のメモリ回路にリセット信号を入力する期間を本明細書においてはリセット期間という。

また、図２（ａ）においては、リセット期間と選択期間が連続して動作する様子について示したが、リセット期間と選択期間の間に時間的なマージンを設けた方が好適である。リセット期間と選択期間との間に時間的なマージンを設けることによって、データ線から入力される電位を誤動作なく画素に入力することができる。

図２（ｂ）は、図１の画素構成におけるリセット期間での各トランジスタのオンとオフ、及び各配線の電位について示した図である。なお点線矢印については、発光に関わる電位の入力経路を模式的に示したものである。具体的な各電源線の電位については、データ線の電位を３Ｖもしくは０Ｖ（以下、３／０Ｖとする）、第１の電源線の電位をＧＮＤ（以下、０Ｖとする）、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＬ電位（ここでは０Ｖ）、第２の走査線の電位をＨ電位（ここでは７Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図２（ｂ）において、第２の走査線より入力されたＨ電位はメモリ回路に入力され、メモリ回路に接続された駆動トランジスタのゲート端子に印加される。そして、駆動トランジスタはオフし、発光素子は消灯状態となり、メモリ回路にはリセット信号であるＨ電位が保持される。

このリセット期間においては、第１の走査線はＬ電位であり、スイッチトランジスタはオフしているため、データ線の電位が変化して、データトランジスタがオンもしくはオフであっても、メモリ回路や駆動トランジスタのゲート端子の電位は変化しない。

なお、リセット期間における駆動トランジスタのゲート端子の電位は、メモリ回路によって保持される。従って、保持容量を用いた画素構成と比較して、駆動トランジスタのゲート電極に印加される電位は、ノイズやスイッチトランジスタからのリーク等の影響から変動し誤動作するといった問題が少ない。

次に、図３（ａ）は、図１の画素構成における選択期間で発光素子が発光状態を選択した場合の各トランジスタのオンとオフ、及び各配線の電位について示した図である。なお点線矢印については、発光に関わる電位の入力経路を模式的に示したものである。具体的な各電源線の電位については、データ線の電位をＨ電位（ここでは３Ｖ）、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＨ電位（ここでは７Ｖ）、第２の走査線の電位をＬ電位（ここでは０Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図３（ａ）において、データ線に入力されたＨ電位はデータトランジスタのゲート端子に入力され、データトランジスタはオンする。また、第１の走査線に入力されたＨ電位によって、スイッチトランジスタはオンする。そして第１の電源線の電位が駆動トランジスタのゲート端子及びメモリ回路に入力される。このとき、駆動トランジスタのゲート・ソース間にかかる電位差によって、駆動トランジスタがオンする。そして第２の電源線と発光素子が導通することにより、発光素子の両端の電極に電圧が印加される。そして発光素子に電流が流れることによって、発光素子は発光する。

次に、図３（ｂ）は、図１の画素構成におけるサステイン期間で発光素子の発光状態を保持する場合の各トランジスタのオンとオフ、及び各配線の電位について示した図である。なお点線矢印については、発光に関わる電位の入力経路を模式的に示したものである。具体的な各電源線の電位については、データ線の電位を３／０Ｖ、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＬ電位（ここでは０Ｖ）、第２の走査線の電位をＬ電位（ここでは０Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図３（ｂ）において、前述の選択期間によって駆動トランジスタのゲート端子に入力される第１の電源線の電位は、メモリ回路に保持され、駆動トランジスタのゲート端子に印加され続ける。このとき、駆動トランジスタのゲート・ソース間にかかる電位差によって、駆動トランジスタがオンする。そして第２の電源線と発光素子が導通することにより、発光素子の両端の電極に電圧が印加される。そして発光素子に電流が流れることによって、発光素子は発光状態を保持する。

この保持期間においては、第１の走査線はＬ電位であり、スイッチトランジスタはオフしているため、データ線の電位が変化して、データトランジスタがオンもしくはオフであっても、メモリ回路や駆動トランジスタのゲート端子の電位は変化しない。

次に、図４（ａ）は、図１の画素構成における選択期間で発光素子が消灯状態を選択した場合の各トランジスタのオンとオフ、及び各配線の電位について示した図である。なお点線矢印については、発光に関わる電位の入力経路を模式的に示したものである。具体的な各電源線の電位については、データ線の電位をＬ電位（ここでは０Ｖ）、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＨ電位（ここでは７Ｖ）、第２の走査線の電位をＬ電位（ここでは０Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図４（ａ）において、データ線に入力されたＬ電位はデータトランジスタのゲート端子に入力され、データトランジスタはオフする。また、第１の走査線に入力されたＨ電位によって、スイッチトランジスタはオンする。そのため、第１の電源線の電位が駆動トランジスタのゲート端子及びメモリ回路に入力されず、前述のリセット期間におけるメモリ回路に入力された消灯信号であるＨ電位が駆動トランジスタのゲート端子に印加され続ける。このとき、駆動トランジスタのゲート・ソース間にかかる電位差の絶対値が、駆動トランジスタのしきい値電圧の絶対値を下回るため、駆動トランジスタがオフする。そして第２の電源線と発光素子が導通せず、発光素子に電流が流れないため、発光素子は消灯する。

次に、図４（ｂ）は、図１の画素構成におけるサステイン期間で発光素子の消灯状態を保持する場合の各トランジスタのオンとオフ、及び各配線の電位について示した図である。なお点線矢印については、発光に関わる電位の入力経路を模式的に示したものである。具体的な各電源線の電位については、データ線の電位を３／０Ｖ、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＬ電位（ここでは０Ｖ）、第２の走査線の電位をＬ電位（ここでは０Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図４（ｂ）において、前述の選択期間によってメモリ回路に入力された消灯信号であるＨ電位は、メモリ回路に保持され、駆動トランジスタのゲート端子に印加される。このとき、駆動トランジスタのゲート・ソース間にかかる電位差の絶対値が、駆動トランジスタのしきい値電圧の絶対値を下回るため、駆動トランジスタがオフする。そして第２の電源線と発光素子が導通せず、発光素子に電流が流れないため、発光素子は消灯状態を保持する。

なお、保持期間における駆動トランジスタのゲート端子の電位は、メモリ回路によって保持される。従って、保持容量を用いた画素構成と比較して、駆動トランジスタのゲート電極に印加される電位は、ノイズやスイッチトランジスタからのリーク等の影響から変動し誤動作するといった問題が少ない。

なお、上述の発光状態及び消灯状態の保持について、保持期間においては、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを保持し、発光素子の発光状態を保持することができる。そのため、本発明の半導体装置を用いて静止画等を表示する際に、走査線駆動回路やデータ線駆動回路を動作させる必要がないため、大幅な低消費電力化が見込める。

また本実施の形態における図１の画素構成においては、図２３に示すように、第１の電源線１０６をデータ線１０５及び第２の電源線１０７に平行に配置してもよい。図２３に示すように第１の電源線１０６をデータ線１０５及び第２の電源線１０７に平行に配置することで、線順次駆動においては複数の列に電源を供給することがない。そのため、図２３の構成は、第１の電源線１０６を第１の走査線１０８、第２の走査線１０９に平行に配置していた場合に比べ、配線抵抗等による電圧降下を抑制することができ、予め線幅を狭くして設計することができる。

なお、本実施形態は、本明細書中の実施例とも自由に組み合わせて実施することが可能である。

以下に本発明の実施例について、説明する。

（実施例１）
本実施例では本発明の半導体装置の具体的な画素構成とその動作原理について説明する。

まず、図５を用いて本発明の半導体装置の画素構成について詳細に説明する。ここでは、一画素のみを図示しているが、半導体装置の画素部は実際には行方向と列方向にマトリクスに複数の画素が配置されている。

画素はデータトランジスタ５０１と、スイッチトランジスタ５０２と、選択トランジスタＡ５０３及び選択トランジスタＢ５０４からなるインバータ回路ＩＮＶと、保持トランジスタＡ５０５と、保持トランジスタＢ５０６と、保持トランジスタＣ５０７と、駆動トランジスタ５０８と、データ線５０９と、第１の電源線５１０と、第２の電源線５１１と、第１の走査線５１２と、第２の走査線５１３と、発光素子５１４と、対向電極５１５を有している。また、本実施例においては、インバータ回路ＩＮＶと、保持トランジスタＡ５０５と、保持トランジスタＢ５０６と、保持トランジスタＣ５０７を合わせて、メモリ回路５１６と呼ぶ。なお、データトランジスタ５０１にはＮチャネル型トランジスタ、スイッチトランジスタ５０２にはＮチャネル型トランジスタ、保持トランジスタＡ５０５及び保持トランジスタＢ５０６にはＰチャネル型トランジスタ、保持トランジスタＣ５０７にはＮチャネル型トランジスタ、駆動トランジスタ５０８にはＰチャネル型トランジスタを用いている。但し、各トランジスタの端子に接続された配線の電位を適宜変更し、本発明の各トランジスタの動作と同じ動作をするものであれば、特にトランジスタの極性は限定されない。

データトランジスタ５０１の第１端子（ソース端子又はドレイン端子）は第１の電源線５１０と接続され、ゲート端子はでデータ線５０９と接続され、第２端子（ソース端子又はドレイン端子）はスイッチトランジスタ５０２の第１端子（ソース端子又はドレイン端子）と接続されている。また、スイッチトランジスタ５０２の第１端子（ソース端子又はドレイン端子）はデータトランジスタ５０１の第２端子と接続され、ゲート端子は第１の走査線５１２と接続され、第２端子（ソース端子又はドレイン端子）はインバータ回路ＩＮＶの入力端子である選択トランジスタＡ５０３及び選択トランジスタＢ５０４のゲート端子並び駆動トランジスタ５０８のゲート端子と接続されている。インバータ回路ＩＮＶの入力端子はスイッチトランジスタ５０２の第２端子（ソース端子又はドレイン端子）及び駆動トランジスタ５０８のゲート端子と接続され、出力端子は保持トランジスタＢ５０６のゲート端子及び保持トランジスタＣ５０７のゲート端子に接続されている。また選択トランジスタＡ５０３の第１端子（ソース端子又はドレイン端子）は第２の電源線５１１と接続され、第２端子（ソース端子又はドレイン端子）は選択トランジスタＢ５０４の第１端子（ソース端子又はドレイン端子）と接続されている。また選択トランジスタＢ５０４の第１端子（ソース端子又はドレイン端子）は選択トランジスタＡ５０３の第２端子と接続され、第２端子（ソース端子又はドレイン端子）は第１の電源線５１０と接続されている。また保持トランジスタＡ５０５の第１端子（ソース端子又はドレイン端子）は第２の電源線５１１と接続され、ゲート端子は第１の走査線５１２と接続され、第２端子（ソース端子又はドレイン端子）は保持トランジスタＢ５０６の第１端子（ソース端子又はドレイン端子）と接続されている。また保持トランジスタＢ５０６の第１端子（ソース端子又はドレイン端子）は保持トランジスタＡ５０５の第２端子と接続され、保持トランジスタＢ５０６のゲート端子はインバータ回路ＩＮＶの出力端子と接続され、第２端子（ソース端子又はドレイン端子）は保持トランジスタＣ５０７の第１端子（ソース端子又はドレイン端子）と接続されている。また保持トランジスタＣ５０７の第１端子（ソース端子又はドレイン端子）は保持トランジスタＢ５０６の第２端子と接続され、ゲート端子はインバータ回路ＩＮＶの出力端子と接続され、第２端子（ソース端子又はドレイン端子）は第２の走査線５１３と接続されている。また駆動トランジスタ５０８の第１端子（ソース端子又はドレイン端子）は第２の電源線５１１と接続され、ゲート端子はインバータ回路ＩＮＶの入力端子、スイッチトランジスタ５０２の第２端子、保持トランジスタＢ５０６の第２端子、保持トランジスタＣ５０７の第１端子と接続され、駆動トランジスタ５０８の第２端子（ソース端子又はドレイン端子）は発光素子５１４の一方の電極と接続されている。また、発光素子５１４の他方の電極は、対向電極５１５に接続されている。

なお、第１の電源線５１０は第２の電源線５１１より低い電位Ｖｃが設定されている。なお、Ｖｃとは、画素の発光期間に第２の電源線５１１に設定される電位Ｖｄｄを基準として、Ｖｃ＜Ｖｄｄを満たす電位である。つまり駆動トランジスタ５０８のゲート・ソース間にかかる電圧の絶対値（｜Ｖｇｓ｜という）が駆動トランジスタ５０８のしきい値電圧の絶対値（｜Ｖｔｈ｜という）に対して、｜Ｖｔｈ｜＜｜Ｖｇｓ｜を満たす電位である。例えば、Ｖｃ＝ＧＮＤ（グラウンド電位）としても良い。

なお、発光素子５１４の対向電極（陰極）５１５は第２の電源線５１１より低い電位Ｖｓｓが設定されている。なお、Ｖｓｓとは、画素の発光期間に第２の電源線５１１に設定される電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。また、第１の電源線５１０と対向電極５１５の電位を同じＧＮＤに設定してもよい。

次に、図５の画素構成について、動作方法を図６、図７、図８に示す。

図６（ａ）、（ｂ）において、本発明の画素構成についての第１の走査線及び第２の走査線の電位のタイミングチャートについて示す。本発明の画素構成においては、リセット期間、選択期間、サステイン期間によって各画素の発光状態、消灯状態を選択する。

本発明の画素構成においては、従来、データ線より入力される駆動トランジスタのオンとオフを制御する信号を入力しない。そのため、予め画素内のメモリ回路に消灯信号を入力しておく必要がある。この予め画素内のメモリ回路に消灯信号を入力する期間を本明細書においてはリセット期間という。

図６（ａ）において、リセット期間前が発光状態であった場合、リセット期間に第２の走査線より画素内のメモリ回路に消灯信号を入力する。本実施例において消灯信号は、駆動トランジスタがＰチャネル型トランジスタであるため、Ｈ信号が入力される。勿論、駆動トランジスタの極性によっては、第２の走査線より入力される信号としてＬ信号を入力してもよい。リセット期間後には、第１の走査線にＨ信号が入力される選択期間に画素内の発光素子の発光、消灯が選択され、サステイン期間に選択された信号に応じて、画素の発光素子は発光もしくは消灯する。

また、リセット期間前が消灯状態であった場合には、リセット期間に第２の走査線より画素内のメモリ回路に消灯信号を入力しなくてもよいし、図６（ｂ）に示したように消灯状態にした消去期間から継続して消灯信号を入力していてもよい。

また、図６（ａ）、（ｂ）においては、リセット期間と選択期間が連続して動作する様子について示したが、リセット期間と選択期間の間に時間的なマージンを設けてもよい。リセット期間と選択期間との間に時間的なマージンを設けることによって、データ線から入力される電位を誤動作なく画素に入力することができる。

図７（ａ）、（ｂ）は、図６（ａ）、（ｂ）におけるリセット期間において、第２の走査線からの電位の入力経路を模式的に示したものである。具体的な各電源線の電位については、データ線の電位を３／０Ｖ、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＬ電位（ここでは０Ｖ）、第２の走査線の電位をＨ電位（ここでは７Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオンとオフ動作に必要な電位であればよい。

図７（ａ）においては、リセット期間前のサステイン期間が発光状態であったときの各トランジスタのオンとオフの切り替わりについて示したものである。発光状態においては、駆動トランジスタのゲート端子（例えばｎｏｄｅＡ）にはＬ電位が印加される。そして、駆動トランジスタがオン状態となり、メモリ回路では各トランジスタのオンとオフが駆動トランジスタのオン状態、つまりＬ電位を保持するように制御されている。

図７（ａ）において、保持トランジスタＣ５０７がオンしている状態で、第２の走査線より入力されたＨ電位は保持トランジスタＣ５０７の第２端子に入力され、ｎｏｄｅＡの電位がＨ電位になる。ｎｏｄｅＡがＨ電位になった状態において、インバータ回路ＩＮＶの入力端子にＨ電位が入力され、ｎｏｄｅＢにＬ電位が出力される。ｎｏｄｅＢにおけるＬ電位によって、保持トランジスタＢ５０６がオンし、保持トランジスタＣ５０７がオフする。そして保持トランジスタＡ５０５を介して第２の電源線の電位、つまりＨ電位が保持トランジスタＣ５０７の第２端子より再度ｎｏｄｅＡに供給され、メモリ回路５１６を介してｎｏｄｅＡの電位を確実に固定する。

図７（ｂ）においては、リセット期間前のサステイン期間が消灯状態であったときの各トランジスタのオンとオフの切り替わりについて示したものである。消灯状態においては、駆動トランジスタのゲート端子（例えばｎｏｄｅＡ）にはＨ電位が印加される。そして、駆動トランジスタがオフ状態となり、メモリ回路では各トランジスタのオンとオフが駆動トランジスタのオフ状態、Ｈ電位を保持するように制御されている。

図７（ｂ）における消灯状態は、図７（ａ）におけるリセット期間時の電位の状態を満たしており、図６（ｂ）で説明したとおり、リセット期間を特に設ける必要はない。勿論、第２の走査線よりＨ電位をメモリ回路の保持トランジスタＣ５０７の第２端子に入力してもよい。このとき発光素子は既に消灯状態となり、各トランジスタのオンとオフは変わらず、メモリ回路は消灯信号であるＨ電位を保持する。

次に、図８（ａ）は、図５の画素構成における選択期間で発光素子が発光状態を選択した場合の各トランジスタのオンとオフ、及び各配線の電位について示した図である。なお点線矢印については、発光に関わる電位の入力経路を模式的に示したものである。具体的な各電源線の電位については、データ線の電位をＨ電位（ここでは３Ｖ）、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＨ電位（ここでは７Ｖ）、第２の走査線の電位をＬ電位（ここでは０Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図８（ａ）において、データ線に入力されたＨ電位はデータトランジスタのゲート端子に入力され、データトランジスタはオンする。また、第１の走査線に入力されたＨ電位によって、スイッチトランジスタはオンする。そして第１の電源線の電位が駆動トランジスタのゲート端子及びメモリ回路に入力される。このとき、駆動トランジスタのゲート・ソース間にかかる電位差によって、駆動トランジスタがオンする。そして第２の電源線と発光素子が導通することにより、発光素子の両端の電極に電圧が印加される。そして発光素子に電流が流れることによって、発光素子は発光する。

なお、選択期間における駆動トランジスタのゲート端子の電位は、メモリ回路によって保持される。従って、保持容量を用いた画素構成と比較して、駆動トランジスタのゲート電極に印加される電位は、ノイズやスイッチトランジスタからのリーク等の影響から変動し誤動作するといった問題が少ない。

次に、図８（ｂ）は、図５の画素構成におけるサステイン期間で発光素子の発光状態を保持する場合の各トランジスタのオンとオフ、及び各配線の電位について示した図である。なお点線矢印については、発光に関わる電位の入力経路を模式的に示したものである。具体的な各電源線の電圧については、データ線の電位を３／０Ｖ、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＬ電位（ここでは０Ｖ）、第２の走査線の電位をＬ電位（ここでは０Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図８（ｂ）において、前述の選択期間によって駆動トランジスタのゲート端子に入力された第１の電源線の電位は、メモリ回路に保持され、駆動トランジスタのゲート端子に印加され続ける。このとき、駆動トランジスタのゲート・ソース間にかかる電位差によって、駆動トランジスタがオンする。そして第２の電源線と発光素子が導通することにより、発光素子の両端の電極に電圧が印加される。そして発光素子に電流が流れることによって、発光素子は発光状態を保持する。

メモリ回路においては、ＮｏｄｅＡのＬ電位がインバータ回路の入力端子に入力され、ＮｏｄｅＢにおいて電位が反転しＨ電位となる。ＮｏｄｅＢにＨ電位が入力されることにより、保持トランジスタＢ５０６がオフ、保持トランジスタＣ５０７がオンし、保持トランジスタＣの第２端子の電位である第２の走査線の電位であるＬ電位がメモリ回路からの出力電位となり、駆動トランジスタはオンを保持する。

次に、図９（ａ）は、図５の画素構成における選択期間で発光素子が消灯状態を選択した場合の各トランジスタのオンとオフ、及び各配線の電位について示した図である。具体的な各電源線の電位については、データ線の電位をＬ電位（ここでは０Ｖ）、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＨ電位（ここでは７Ｖ）、第２の走査線の電位をＬ電位（ここでは０Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図９（ａ）において、データ線に入力されたＬ電位はデータトランジスタのゲート端子に入力され、データトランジスタはオフする。また、第１の走査線に入力されたＨ電位によって、スイッチトランジスタはオンする。そのため、第１の電源線の電位が駆動トランジスタのゲート端子及びメモリ回路に入力されない。また、第１の走査線の電位がＨ電位であることに伴い、保持トランジスタ５０５がオフになる。そのため、メモリ回路５１６からの出力は浮遊状態となるため、前述のリセット期間におけるメモリ回路に入力された消灯信号であるＨ電位が駆動トランジスタのゲート端子に印加される。このとき、駆動トランジスタのゲート・ソース間にかかる電位差の絶対値が駆動トランジスタのしきい値電圧の絶対値を下回るであるため、駆動トランジスタがオフする。そして第２の電源線と発光素子が導通せず、発光素子に電流が流れないため、発光素子は消灯する。

このときメモリ回路においては、保持トランジスタＡ５０３がオフするため、メモリ回路の出力電位が確定せずに、駆動トランジスタのゲート端子の電位が一瞬フローティング（浮遊）状態となる。そのため、選択期間は短く設定することが好適である。また駆動トランジスタのゲート端子に容量素子を設けてもよい。容量素子を設けることによって、駆動トランジスタにおける電位のリークを防ぐことができる。

次に、図９（ｂ）は、図５の画素構成におけるサステイン期間で発光素子の消灯状態を保持する場合の各トランジスタのオンとオフ、及び各配線の電位について示した図である。なお点線矢印については、発光に関わる電位の入力経路を模式的に示したものである。具体的な各電源線の電位については、データ線の電位を３／０Ｖ、第１の電源線の電位を０Ｖ、第２の電源線の電位を７Ｖ、発光素子の対向電極の電位を０Ｖ、第１の走査線の電位をＬ電位（ここでは０Ｖ）、第２の走査線の電位をＬ電位（ここでは０Ｖ）とする。ここで示す各配線の具体的な電位については例であってこれに限定されない。各配線の電位は、各トランジスタがオン動作とオフ動作に必要な電位であればよい。

図９（ｂ）において、前述の選択期間によってメモリ回路に入力された消灯信号であるＨ電位は、メモリ回路に保持され、駆動トランジスタのゲート端子に印加され続ける。このとき、駆動トランジスタのゲート・ソース間にかかる電位差の絶対値が駆動トランジスタのしきい値電圧の絶対値を下回るため、駆動トランジスタがオフする。そして第２の電源線と発光素子が導通せず、発光素子に電流が流れないため、発光素子は消灯状態を保持する。

メモリ回路においては、ＮｏｄｅＡのＨ電位がインバータ回路の入力端子に入力され、ＮｏｄｅＢにおいて電位が反転しＬ電位となる。ＮｏｄｅＢにＬ電位が入力されることにより、保持トランジスタＢ５０６がオン、保持トランジスタＣ５０７がオフする。またこのとき第１の走査線がＬ電位であるため、保持トランジスタＡ５０３がオンする。そのため、保持トランジスタＢ５０６の第１端子の電位である第２の電源線の電位であるＨ電位がメモリ回路からの出力電位となり、駆動トランジスタはオフを保持する。

また本実施例における図５の画素構成においては、図２４に示すように、第１の電源線５１０をデータ線５０９及び第２の電源線５１１に平行に配置してもよい。図２４に示すように第１の電源線５１０をデータ線５０９及び第２の電源線５１１に平行に配置することで、線順次駆動においては複数の列に電源を供給することがない。そのため、図２４の構成は、第１の電源線５１０を第１の走査線５１２、第２の走査線５１３に平行に配置していた場合に比べ、配線抵抗等による電圧効果を抑制することができ、予め線幅を狭くして設計することができる。

本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

（実施例２）
本実施例は、実施例１における本発明の半導体装置が時間階調方式によって階調表現することについて説明する。

本発明の半導体装置は、ＳＥＳ駆動にて動作する。時間階調方式によって多階調化を実現するには、従来消去用ＴＦＴを用いる必要があった。本発明においては各選択期間前にリセット期間を設けるため、新たに消去用トランジスタを設ける必要はない。

図１０に、時間階調方式による階調表現を行う一例を示す。図１０は、３ビットの階調を得るためのタイミングチャートであり、各ビットのリセット期間Ｔｒ１〜Ｔｒ３、アドレス（書き込み）期間Ｔａ１〜Ｔａ３と、サステイン（発光）期間Ｔｓ１〜Ｔｓ３と、消去期間Ｔｅ１とを有する。

なお、本実施例における消去期間は、実施例１におけるリセット期間における動作をする。即ち、メモリ回路に保持された発光状態を保持するための信号を、消灯状態を保持するための信号に書き換える動作である。

リセット期間、アドレス（書き込み）期間は、１画面分の画素に映像信号を入力する動作に要する期間であるから、各ビットで等しい長さである。これに対し、サステイン（発光）期間は、その長さを、例えば１：２：４：・・・：２^{（ｎ−１）}と、２のべき乗の比とし、発光する期間の合計によって、階調を表現する。図１０の例では、３ビットであるので、サステイン（発光）期間の長さは、１：２：４となっている。

消去期間については、本来は、サステイン（発光）期間が短い場合に、当該サブフレームにおけるアドレス（書き込み）期間と、次のサブフレームにおけるアドレス期間が重複し、異なるゲート信号線が同時に選択されることのないように設けるものとしている。

（実施例３）
本発明の発光装置の上面図と回路図と断面構造について、図面を参照して説明する。より詳しくは、上面図と、回路図と、データトランジスタ、駆動用トランジスタ、発光素子を含む発光装置の断面構造について、図１１、図１２を用いて説明する。

図１１（Ａ）は、本発明の半導体装置の上面図、図１１（Ｂ）は図１１（Ａ）の上面図を回路図にした図である。図１１（Ａ）、（Ｂ）に示すように必要に応じて、駆動トランジスタのゲート端子の保持容量を設ける構成としてもよい。図１１（Ｂ）において、Ｇ１は第１の走査線、Ｇ２は第２の走査線、ＧＮＤは第１の電源線、ＣＯＭは第２の電源線、ＤＡＴＡはデータ線である。なお、図１１（Ａ）、（Ｂ）において、付した１〜８の数字は図１１（Ａ）と図１１（Ｂ）におけるトランジスタの対応について示したものである。

図１２は図１１（ａ）における上面図のＧＮＤからデータトランジスタの断面図、駆動トランジスタから発光素子における断面図である。次に積層構造について順に説明する。

絶縁表面を有する基板１２０１には、ガラス基板、石英基板、ステンレス基板等を用いることができる。また、作製工程における処理温度に耐え得るのであれば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のプラスチックやアクリル等の可撓性を有する合成樹脂からなる基板を用いることができる。

まず、基板１２０１上に下地膜を形成する。下地膜には、酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いることができる。次に、下地膜上に非晶質半導体膜を形成する。非晶質半導体膜の膜厚は２５〜１００ｎｍとする。また非晶質半導体膜は珪素だけではなくシリコンゲルマニウムも用いることができる。続いて、必要に応じて非晶質半導体膜を結晶化し、結晶性半導体膜１２０２を形成する。結晶化する方法は、加熱炉、レーザ照射、若しくはランプから発する光の照射、又はそれらを組み合わせて用いることができる。例えば、非晶質半導体膜に金属元素を添加し、加熱炉を用いた加熱処理を行うことによって結晶性半導体膜を形成する。このように、金属元素を添加することにより、低温で結晶化できるため好適である。

なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板、紙基板、セロファン基板、石材基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。

なお、結晶性半導体で形成される薄膜トランジスタ（ＴＦＴ）は、非晶質半導体で形成されたＴＦＴよりも電界効果移動度が高く、ＯＮ電流が大きいため、半導体装置に用いるトランジスタとしてより適している。

次に、結晶性半導体膜１２０２を所定の形状にパターニングする。次に、ゲート絶縁膜として機能する絶縁膜を形成する。絶縁膜は、半導体膜を覆うように、厚さを１０〜１５０ｎｍとして形成される。例えば、酸化窒化珪素膜、酸化珪素膜等を用いることができ、単層構造または積層構造としてもよい。

次に、ゲート絶縁膜上に、ゲート電極として機能する導電膜を形成する。ゲート電極は、単層であっても積層であってもよいが、ここでは導電膜を積層して形成する。導電膜１２０３Ａ、１２０３Ｂは、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、またはこれらの元素を主成分とする合金材料もしくは化合物材料で形成する。本実施例では、導電膜１２０３Ａとして膜厚１０〜５０ｎｍの窒化タンタル膜を形成し、導電膜１２０３Ｂとして膜厚２００〜４００ｎｍのタングステン膜を形成する。

次に、ゲート電極をマスクとして不純物元素を添加して、不純物領域を形成する。このとき、高濃度不純物領域に加えて、低濃度不純物領域を形成してもよい。低濃度不純物領域は、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域と呼ばれる。

次に、層間絶縁膜１２０６として機能する絶縁膜１２０４、１２０５を形成する。絶縁膜１２０４は、窒素を有する絶縁膜であることが好適であり、ここでは、プラズマＣＶＤ法により１００ｎｍの窒化珪素膜を用いて形成する。絶縁膜１２０５は、有機材料又は無機材料を用いて形成することが好適である。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、シロキサンを用いることができる。シロキサンとは、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。無機材料としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙは自然数）等の酸素、又は窒素を有する絶縁膜を用いることができる。なお、有機材料からなる膜は、平坦性が良好な一方で、有機材料により、水分や酸素が吸収されてしまう。これを防止するため、有機材料からなる絶縁膜上に、無機材料を有する絶縁膜を形成するとよい。

次に、層間絶縁膜１２０６にコンタクトホールを形成した後、トランジスタのソース配線及びドレイン配線として機能する導電膜１２０７を形成する。導電膜１２０７は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。本実施の形態では、チタン膜、窒化チタン膜、チタンーアルミニウム合金膜、チタン膜の積層膜を形成する。

次に、導電膜を覆うように絶縁膜１２０８を形成する。絶縁膜１２０８は、層間絶縁膜１２０６で示した材料を用いることができる。次に、絶縁膜１２０８に設けられた開口部に画素電極（第１の電極ともいう）１２０９を形成する。開口部において、画素電極１２０９の段差被覆性を高めるため、開口部端面に、複数の曲率半径を有するように丸みを帯びさせるとよい。

画素電極１２０９の材料としては、仕事関数の大きい（仕事関数４．０ｅＶ以上）金属、合金、電気伝導性化合物、およびこれらの混合物などの導電性材料を用いることが好ましい。導電性材料の具体例としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンを含むインジウム亜鉛酸化物（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。

導電性材料の組成比例は次の通りである。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とすればよい。酸化チタンを含むインジウム酸化物は、酸化チタン１．０ｗｔ％〜５．０ｗｔ％、インジウム酸化物９９．０ｗｔ％〜９５．０ｗｔ％とすればよい。インジウム錫酸化物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とすればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、インジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ％とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。

次に、蒸着法、またはインクジェット法により、電界発光層１２１０を形成する。電界発光層１２１０は、有機材料、又は無機材料を有し、電子注入層（ＥＩＬ）、電子輸送層（ＥＴＬ）、発光層（ＥＭＬ）、正孔輸送層（ＨＴＬ）、正孔注入層（ＨＩＬ）等を適宜組み合わせて構成される。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。

なお、電界発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。

なお、正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。

なお、ホール輸送性の有機化合物材料としては、例えば、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、４，４’，４’’−トリス（Ｎ−カルバゾリル）トリフェニルアミン（略称：ＴＣＴＡ）などが挙げられるが、これらに限定されることはない。

なお、電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。

なお、電子注入輸送層には、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）、ビス［２−（２’−ヒドロキシフェニル）ベンズオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）_２）、ビス［２−（２’−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）_２）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、２，２’，２’’−（１，３，５−ベンゼントリイル）−トリス（１−フェニル−１Ｈ−ベンゾイミダゾール）（略称：ＴＰＢＩ）、３−（４−ビフェニリル）−４−フェニル−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ビフェニリル）−４−（４−エチルフェニル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）などが挙げられるが、これらに限定されることはない。

なお、発光層には、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン（略称：ＤＰＴ）、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ^２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ^２’｝イリジウム（ピコリナート）（略称：ＦＩｒ（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（略称：Ｉｒ（ｐｐｙ）_３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）_２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）_２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）_２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）_２（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。

また、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。

発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。

その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。

いずれにしても、電界発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。

また、封止基板にカラーフィルタ（着色層）を形成してもよい。カラーフィルタ（着色層）は、蒸着法や液滴吐出法によって形成することができ、カラーフィルタ（着色層）を用いると、高精細な表示を行うこともできる。カラーフィルタ（着色層）により、各ＲＧＢの発光スペクトルにおいてブロードなピークを鋭くなるように補正できるからである。

また、単色の発光を示す材料を形成し、カラーフィルターや色変換層を組み合わせることによりフルカラー表示を行うことができる。カラーフィルタ（着色層）や色変換層は、例えば第２の基板（封止基板）に形成し、基板へ張り合わせればよい。

そして、スパッタリング法、又は蒸着法により、対向電極（第２の電極ともいう）１２１１を形成する。画素電極１２０９と対向電極１２１１は、一方が陽極となり、他方が陰極となる。

陰極材料としては、仕事関数の小さい（仕事関数３．８ｅＶ以下）金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。陰極材料の具体例としては、元素周期律の１族または２族に属する元素、すなわちＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）や化合物（ＬｉＦ、ＣｓＦ、フッ化カルシウム）の他、希土類金属を含む遷移金属を用いて形成することができる。但し、陰極は透光性を有する必要があるため、これら金属、又はこれら金属を含む合金を非常に薄く形成し、ＩＴＯ等の金属（合金を含む）との積層により形成する。

その後、対向電極１２１１を覆うように、窒化珪素膜やＤＬＣ（ＤｉａｍｏｎｄＬｉｋｅＣａｒｂｏｎ）膜からなる保護膜を設けてもよい。上記工程を経て、本発明の発光装置が完成する。

（実施例４）
本実施例では、表示装置の構成について図１３を用いて説明する。

図１３（Ａ）において、基板１３０７上に、複数の画素１３０１がマトリクス状に配置された画素部１３０２を有し、画素部１３０２の周辺には、データ線駆動回路１３０３、第１の走査線駆動回路１３０４及び第２の走査線駆動回路１３０５を有する。これらの駆動回路は、ＦＰＣ１３０６を介して外部より信号が供給される。

図１３（Ｂ）には、第１の走査線駆動回路１３０４及び第２の走査線駆動回路１３０５の構成を示す。走査線駆動回路１３０４、１３０５は、シフトレジスタ１３１４、バッファ１３１５を有する。また、図１３（Ｃ）には、データ線駆動回路１３０３の構成を示す。データ線駆動回路１３０３はシフトレジスタ１３１１、第１のラッチ回路１３１２、第２のラッチ回路１３１３、バッファ１３１７を有する。

なお、走査線駆動回路とデータ線駆動回路の構成は、上記記載に限定されず、例えばサンプリング回路やレベルシフタなどを具備していてもよい。また、上記駆動回路以外に、ＣＰＵやコントローラなどの回路を基板１３０７に画素部１３０２と共に形成してもよい。そうすると、接続する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端末などには特に有効である。

なお、本明細書中では図１３（Ａ）に示した表示装置について、図１３（Ａ）に示すようにＦＰＣまで取り付けられ、発光素子にＥＬ素子を用いたパネルのことを本明細書ではＥＬモジュールという。

（実施例５）
本実施例では、第２の電源線の電位補正し、環境温度の変化と経時劣化に起因した発光素子の電流値の変動による影響を抑制できることについて述べる。

発光素子は、周囲の温度変化により、その抵抗値（内部抵抗値）が変化する性質を有する。具体的には、室温を通常の温度としたとき、周囲の温度が通常よりも高くなると抵抗値が低下し、周囲の温度が通常よりも低くなると抵抗値が上昇する。そのため、周囲の温度が高くなると電流値が増加して所望の輝度よりも高い輝度となり、温度が低くなると同じ電圧を印加した場合、電流値が低下して所望の輝度よりも低い輝度となる。また、発光素子は、劣化によって経時的にその電流値が減少する性質を有する。具体的には、発光時間及び非発光時間が累積すると発光素子の劣化に伴い抵抗値が上昇する。そのため、発光時間及び非発光時間が累積すると同じ電圧を印加した場合、電流値が低下して所望の輝度より低い輝度となる。

上述した発光素子が有する性質により、環境温度が変化したり、経時劣化が生じたりすると、輝度にバラツキが生じてしまう。本実施例は、本発明の第２の電源線の電位を用いて補正することで、環境温度の変化と経時変化に起因した発光素子の電流値の変動による影響を抑制することができる。

図１４に、回路の構成を示す。画素には、図５で示したものが配置されており、図５と同様の説明については省略する。図１４において、図５において示した第２の電源線１４０１と対向電極１４０４との間には、駆動トランジスタ１４０３と発光素子１４０２とが接続されている。そして、第２の電源線１４０１から対向電極１４０４の方に電流が流れる。発光素子１４０２は、そこを流れる電流の大きさに応じて発光する。

このような画素構成の場合、第２の電源線１４０１と対向電極１４０４の電位が固定されていると、発光素子１４０２に電流が流れ続けていると、特性が劣化したりてくる。また、発光素子１４０２は、その環境温度の変化によって、特性が変わってくる。

具体的には、発光素子１４０２に電流が流れ続けていると、電圧電流特性がシフトしてくる。つまり、発光素子１４０２の抵抗値が高くなって、同じ電圧を加えていても、流れる電流値が小さくなってしまう。また、同じ大きさの電流が流れていても、発光効率が低下し、輝度が低くなってしまう。温度特性としては、温度が下がると、発光素子１４０２の電圧電流特性がシフトし、発光素子１４０２の抵抗値が高くなってしまう。

そこで、モニタ用回路を用いて、上述のような経時劣化や環境温度の変化による特性の変動の影響を補正する。本実施例では、第２の電源線１４０１の電位を調整することにより、発光素子１４０２の経時劣化や環境温度の変化による特性の変動を補正する。

そこで、モニタ用回路の構成について述べる。第１のモニタ用電源線１４０６と第２のモニタ用電源線１４０７の間には、モニタ用電流源１４０８、モニタ用発光素子１４０９、が接続されている。そして、モニタ用発光素子１４０９とモニタ用電流源１４０８との接点には、モニタ用発光素子の電圧を出力するためのサンプリング回路１４１０の入力端子が接続されている。サンプリング回路１４１０の出力端子には、第２の電源線１４０１が接続されている。したがって、第２の電源線１４０１の電位は、サンプリング回路１４１０の出力によって制御される。

次に、モニタ用回路の動作について述べる。まず、モニタ用電流源１４０８は、最も高い階調数で発光素子１４０２を発光させる場合に、発光素子１４０２に流したい大きさの電流を流す。この時の電流値をＩｍａｘとする。

すると、モニタ用発光素子１４０９の両端の電圧には、Ｉｍａｘの大きさの電流を流すのに必要な大きさの電圧が加わる。もし、モニタ用発光素子１４０９の電圧電流特性が経時劣化や環境温度の変化などによって変わったとしても、それに応じて、モニタ用発光素子１４０９の両端の電圧も変化し、最適な大きさになる。よって、モニタ用発光素子１４０９の変動（劣化や温度変化など）の影響を補正することが出来る。

サンプリング回路１４１０の入力端子には、モニタ用発光素子１４０９にかかる電圧が入力されている。サンプリング回路１４１０の出力電位は電源回路用電源線１４１２に接続された電源回路１４１１に入力される。

電源回路１４１１は、サンプリング回路１４１０の出力端子からの電位に応じた電位を第２の電源線１４０１に供給する。つまり、第２の電源線１４０１の電位は、モニタ用回路１４１０によって補正されることになり、発光素子１４０２は経時劣化や環境温度の変化による特性の変動が補正される。

なお、サンプリング回路１４１０は、モニタ用発光素子１４０９の入力される電流に応じた電圧をサンプリング、保持する回路であればなんでもよい。例えばＭＯＳトランジスタなどのスイッチング素子、及び容量素子を用いて、入力される電圧をサンプリングすればよい。

また、電源回路１４１１は入力された電圧を出力する回路であれば何でもよい。例えばオペアンプ、バイポーラトランジスタ、ＭＯＳトランジスタのいずれかもしくは複数を組み合わせて回路を構成すればよい。

なお、モニタ用発光素子１４０９は、画素の発光素子１４０２と同時に、同じ製造方法で、同じ基板上に作成されることが望ましい。なぜなら、モニタ用のものと、画素に配置されているものとで、特性が異なれば、補正がずれてしまうからである。

なお、画素に配置されている発光素子１４０２は、頻繁に電流を流さないような期間が生じるため、モニタ用発光素子１４０９に、ずっと電流を流し続けていると、モニタ用発光素子１４０９の方が、劣化が大きく進む。そのため、サンプリング回路１４１０から出力される電位は、補正が強くかかったような電位となる。そこで、実際の画素での劣化度合いに合わせるようにしてもよい。例えば、平均的に、画面全体の点灯率が３０％であれば、３０％の輝度に相当するような期間だけ、モニタ用発光素子１４０９に電流を流すようにしてもよい。そのとき、モニタ用発光素子１４０９に電流が流れない期間が生じてしまうが、サンプリング回路１４１０の出力端子からは、変わりなく電圧が供給されているようにする必要がある。それを実現するためには、サンプリング回路１４１０の入力端子に容量素子をもうけて、そこに、モニタ用発光素子１４０９に電流を流していた時の電位を保持するようにすればよい。

なお、最も高い階調数のものに合わせてモニタ用回路を動作させると、補正がつよくかかったような電位を出力することになるが、それによって、画素での焼き付き（画素ごとの劣化度合いのばらつきによる輝度むら）が目立たなくなるため、最も高い階調数のものに合わせてモニタ用回路を動作させることが望ましい。

本実施例においては、駆動トランジスタ１４０３は線形領域で動作させることがさらに好適である。線形領域で動作させることで駆動トランジスタ１４０３は、概ねスイッチとして動作する。そのため、駆動トランジスタ１４０３の経時劣化や環境温度の変化などによる特性の変動の影響が出にくくすることができる。線形領域のみで動作させる場合は、発光素子１４０２に電流が流れるかどうかをデジタル的に制御することが多い。その場合、多階調化をはかるため、時間階調方式や面積階調方式などを組み合わせることが好適である。

（実施例６）
本発明の半導体装置を具備する電子機器として、テレビ受像器、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１５、図１６、図１７（Ａ）〜図１７（Ｂ）、図１８（Ａ）〜図１８（Ｂ）、図１９、図２０（Ａ）〜図２０（Ｅ）に示す。

図１５は表示パネル５００１と、回路基板５０１１を組み合わせたＥＬモジュールを示している。回路基板５０１１には、コントロール回路５０１２や信号分割回路５０１３などが形成されており、接続配線５０１４によって表示パネル５００１と電気的に接続されている。

この表示パネル５００１には、複数の画素が設けられた画素部５００２と、走査線駆動回路５００３、選択された画素にビデオ信号を供給するデータ線駆動回路５００４を備えている。なおＥＬモジュールを作製する場合は上記実施例を用いて画素部５００２の画素を構成する半導体装置を作製すればよい。また、走査線駆動回路５００３やデータ線駆動回路５００４等制御用駆動回路部を、上記実施例により形成されたＴＦＴを用いて作製することが可能である。以上のように、図１５に示すＥＬモジュールテレビを完成させることができる。

図１６は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ５１０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５１０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５１０３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路５０１２により処理される。コントロール回路５０１２は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５０１３を設け、入力デジタル信号をｍ個に分割して表示パネル５００１に供給する構成としても良い。

チューナ５１０１で受信した信号のうち、音声信号は音声信号増幅回路５１０５に送られ、その出力は音声信号処理回路５１０６を経てスピーカー５１０７に供給される。制御回路５１０８は受信局（受信周波数）や音量の制御情報を入力部５１０９から受け、チューナ５１０１や音声信号処理回路５１０６に信号を送出する。

図１７（Ａ）に示すように、ＥＬモジュールを筐体５２０１に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示画面５２０２が形成される。また、スピーカー５２０３、操作スイッチ５２０４などが適宜備えられている。

また図１７（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体５２１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部５２１３やスピーカー部５２１７を駆動させる。バッテリーは充電器５２１０で繰り返し充電が可能となっている。また、充電器５２１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体５２１２は操作キー５２１６によって制御する。また、図１７（Ｂ）に示す装置は、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送り、さらに充電器５２１０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部５２１３に適用することができる。

本発明の半導体装置を図１５、図１６、図１７（Ａ）〜図１７（Ｂ）に示すテレビ受像器使用することにより、表示部の画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続ける。そのため、保持容量により電位を保持していた従来の画素構成に比べ、安定した動作を表示する製品を製造することができ、より不良の少ない商品を顧客に提供することができる。

さらに本発明の半導体装置は、図１５、図１６、図１７（Ａ）〜図１７（Ｂ）に示すテレビ受像器使用することにより、表示部の画素内において駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定することができる。従って、データ線の電位の振幅は低振幅に設定することが可能となり、消費電力を大幅に抑えた半導体装置を提供することが可能となり、消費電力を大幅に抑えた商品を顧客に提供することができる。

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。

図１８（Ａ）は表示パネル５３０１とプリント配線基板５３０２を組み合わせたモジュールを示している。表示パネル５３０１は、複数の画素が設けられた画素部５３０３と、第１の走査線駆動回路５３０４、第２の走査線駆動回路５３０５と、選択された画素にビデオ信号を供給するデータ線駆動回路５３０６を備えている。

プリント配線基板５３０２には、コントローラ５３０７、中央処理装置（ＣＰＵ）５３０８、メモリ５３０９、電源回路５３１０、音声処理回路５３１１及び送受信回路５３１２などが備えられている。プリント配線基板５３０２と表示パネル５３０１は、フレキシブル配線基板（ＦＰＣ）５３１３により接続されている。プリント配線基板５３１３には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ５３０７、音声処理回路５３１１、メモリ５３０９、ＣＰＵ５３０８、電源回路５３１０などは、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式を用いて表示パネル５３０１に実装することもできる。ＣＯＧ方式により、プリント配線基板５３０２の規模を縮小することができる。

プリント配線基板５３０２に備えられたインターフェース（Ｉ／Ｆ）部５３１４を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート５３１５が、プリント配線基板５３０２に設けられている。

図１８（Ｂ）は、図１８（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ５３０９としてＶＲＡＭ５３１６、ＤＲＡＭ５３１７、フラッシュメモリ５３１８などが含まれている。ＶＲＡＭ５３１６にはパネルに表示する画像のデータが、ＤＲＡＭ５３１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。

電源回路５３１０は、表示パネル５３０１、コントローラ５３０７、ＣＰＵ５３０８、音声処理回路５３１１、メモリ５３０９、送受信回路５３１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路５３１０に電流源が備えられている場合もある。

ＣＰＵ５３０８は、制御信号生成回路５３２０、デコーダ５３２１、レジスタ５３２２、演算回路５３２３、ＲＡＭ５３２４、ＣＰＵ５３０８用のインターフェース５３１９などを有している。インターフェース５３１９を介してＣＰＵ５３０８に入力された各種信号は、一旦レジスタ５３２２に保持された後、演算回路５３２３、デコーダ５３２１などに入力される。演算回路５３２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ５３２１に入力された信号はデコードされ、制御信号生成回路５３２０に入力される。制御信号生成回路５３２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路５３２３において指定された場所、具体的にはメモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７などに送る。

メモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。

入力手段５３２５から入力された信号は、Ｉ／Ｆ部５３１４を介してプリント配線基板５３０２に実装されたＣＰＵ５３０８に送られる。制御信号生成回路５３２０は、ポインティングデバイスやキーボードなどの入力手段５３２５から送られてきた信号に従い、ＶＲＡＭ５３１６に格納してある画像データを所定のフォーマットに変換し、コントローラ５３０７に送付する。

コントローラ５３０７は、パネルの仕様に合わせてＣＰＵ５３０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル５３０１に供給する。またコントローラ５３０７は、電源回路５３１０から入力された電源電圧やＣＰＵ５３０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣＣｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル５３０１に供給する。

送受信回路５３１２では、アンテナ５３２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路５３１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ５３０８からの命令に従って、音声処理回路５３１１に送られる。

ＣＰＵ５３０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路５３１１において音声信号に復調され、スピーカー５３２７に送られる。またマイク５３２６から送られてきた音声信号は、音声処理回路５３１１において変調され、ＣＰＵ５３０８からの命令に従って、送受信回路５３１２に送られる。

コントローラ５３０７、ＣＰＵ５３０８、電源回路５３１０、音声処理回路５３１１、メモリ５３０９を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。

図１９は、図１８（Ａ）〜図１８（Ｂ）に示すモジュールを含む携帯電話機の一態様を示している。表示パネル５３０１はハウジング５３３０に脱着自在に組み込まれる。ハウジング５３３０は表示パネル５３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル５３０１を固定したハウジング５３３０はプリント基板５３３１に嵌着されモジュールとして組み立てられる。

表示パネル５３０１はＦＰＣ５３１３を介してプリント基板５３３１に接続される。プリント基板５３３１には、スピーカー５３３２、マイクロフォン５３３３、送受信回路５３３４、ＣＰＵ及びコントローラなどを含む信号処理回路５３３５が形成されている。このようなモジュールと、入力手段５３３６、バッテリー５３３７、アンテナ５３４０を組み合わせ、筐体５３３９に収納する。表示パネル５３０１の画素部は筐体５３３９に形成された開口窓から視認できように配置する。

本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした構成としてもよい。

図１９の携帯電話機において、表示パネル５３０１は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続けること、ができる。従って、データ線の電位の振幅は低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示パネル５３０１も同様の特徴を有するため、この携帯電話機は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯電話機において、電源回路を大幅に削減、若しくは縮小すること、表示不良の削減ができるので、筐体５３３９の小型軽量化を図ることが可能である。本発明に係る携帯電話機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２０（Ａ）はテレビ装置であり、筐体６００１、支持台６００２、表示部６００３などによって構成されている。このテレビ装置において、表示部６００３は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続けること、ができる。従って、データ線の電位の振幅は低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示部６００３も同様の特徴を有するため、このテレビ装置は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、テレビ装置において、電源回路を大幅に削減、若しくは縮小すること、表示不良の削減ができるので、筐体６００１の小型軽量化を図ることが可能である。本発明に係るテレビ装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２０（Ｂ）はコンピュータであり、本体６１０１、筐体６１０２、表示部６１０３、キーボード６１０４、外部接続ポート６１０５、ポインティングマウス６１０６等を含む。このコンピュータにおいて、表示部６１０３は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続けること、ができる。従って、データ線の電位の振幅は低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示部６１０３も同様の特徴を有するため、このコンピュータは低消費電力化、及び安定した動作の表示が図られている。このような特徴により、コンピュータにおいて、電源回路を大幅に削減、若しくは縮小すること、表示不良の削減ができるので、本体６１０１や筐体６１０２の小型軽量化を図ることが可能である。本発明に係るコンピュータは、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２０（Ｃ）は携帯可能なコンピュータであり、本体６２０１、表示部６２０２、スイッチ６２０３、操作キー６２０４、赤外線ポート６２０５等を含む。この携帯可能なコンピュータにおいて、表示部６２０２は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続けること、ができる。従って、データ線の電位の振幅は低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示部６２０２も同様の特徴を有するため、この携帯可能なコンピュータは低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯可能なコンピュータにおいて、電源回路を大幅に削減、若しくは縮小すること、表示不良の削減ができるので、本体６２０１の小型軽量化を図ることが可能である。本発明に係る携帯可能なコンピュータは、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２０（Ｄ）は携帯型のゲーム機であり、筐体６３０１、表示部６３０２、スピーカー部６３０３、操作キー６３０４、記録媒体挿入部６３０５等を含む。この携帯型のゲーム機において、表示部６３０２は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続けること、ができる。従って、データ線の電位の振幅は低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示部６３０２も同様の特徴を有するため、この携帯型のゲーム機は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯型のゲーム機において、電源回路を大幅に削減、若しくは縮小すること、表示不良の削減ができるので、筐体６３０１の小型軽量化を図ることが可能である。本発明に係る携帯型のゲーム機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体（ＤＶＤ等）読込部６４０５、操作キー６４０６、スピーカー部６４０７等を含む。表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を表示する。この画像再生装置において、表示部Ａ６４０３及び表示部Ｂ６４０４は実施の形態で説明したものと同様の半導体装置をマトリクス状に配列して構成されている。当該半導体装置は、画素内において駆動トランジスタのゲート電極に印加されるオンとオフの電位と、データ線の電位とを別に設定すること、及び画素内において発光素子が発光状態でも消灯状態でも、駆動トランジスタのゲート電位には一定電位が供給され続けること、ができる。従って、データ線の電位の振幅は低振幅に設定し低消費電力化すること、及び保持容量により電位を保持していた従来の画素構成に比べ、安定した動作をすること、が可能となるという特徴を有している。その半導体装置で構成される表示部Ａ６４０３及び表示部Ｂ６４０４も同様の特徴を有するため、この画像再生装置は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、画像再生装置において、電源回路を大幅に削減、若しくは縮小すること、表示不良の削減ができるので、本体６４０１や筐体６４０２の小型軽量化を図ることが可能である。本発明に係る画像再生装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。

なおこれらの電子機器に使われる表示部においては実施の形態で示した半導体装置を具備しており、画素部周辺に配置された走査線駆動回路やデータ線駆動回路から画素部の各画素内に配置されたメモリ回路への信号の供給を停止しても、信号の供給を停止した直前の信号のデータを保持し、発光素子の発光状態及び消灯状態を保持することができる。そのため、本発明の半導体装置を用いて静止画等を表示する際に、走査線駆動回路やデータ線駆動回路を動作させる必要がないため、大幅な低消費電力化が見込める本発明の電子機器は、静止画を表示する際においても低消費電力化が図られた製品を顧客に提供することができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。

本発明の実施の形態の回路図。本発明の実施の形態の一形態図。本発明の実施の形態の一形態図。本発明の実施の形態の一形態図。本発明の実施例１の回路図本発明の実施例１の一形態図。本発明の実施例１の一形態図。本発明の実施例１の一形態図。本発明の実施例１の一形態図。本発明の実施例２のタイミングチャート図。本発明の実施例３の回路図及び上面図。本発明の実施例３の断面図。本発明の実施例４の構成を示す上面図及びブロック図。本発明の実施例５の回路図。本発明の実施例６の電子機器の図本発明の実施例６の電子機器の図本発明の実施例６の電子機器の図本発明の実施例６の電子機器の図本発明の実施例６の電子機器の図本発明の実施例６の電子機器の図従来の画素構成を示す図。従来の画素構成の問題点を示す図。本発明の実施の形態の一形態図。本発明の実施例１の一形態図。

符号の説明

１０１データトランジスタ
１０２スイッチトランジスタ
１０３メモリ回路
１０４駆動トランジスタ
１０５データ線
１０６電源線
１０７電源線
１０８走査線
１０９走査線
１１０発光素子
１１１対向電極
５０１データトランジスタ
５０２スイッチトランジスタ
５０３選択トランジスタＡ
５０４選択トランジスタＢ
５０５保持トランジスタＡ
５０６保持トランジスタＢ
５０７保持トランジスタＣ
５０８駆動トランジスタ
５０９データ線
５１０電源線
５１１電源線
５１２走査線
５１３走査線
５１４発光素子
５１５対向電極
５１６メモリ回路
１２０１基板
１２０２結晶性半導体膜
１２０３Ａ導電膜
１２０３Ｂ導電膜
１２０４絶縁膜
１２０５絶縁膜
１２０６層間絶縁膜
１２０７導電膜
１２０８絶縁膜
１２０９画素電極
１２１０電界発光層
１２１１対向電極
１３０１画素
１３０２画素部
１３０３データ線駆動回路
１３０４走査線駆動回路
１３０５走査線駆動回路
１３０６ＦＰＣ
１３０７基板
１３１１シフトレジスタ
１３１２ラッチ回路
１３１３ラッチ回路
１３１４シフトレジスタ
１３１５バッファ
１３１７バッファ
１４０１電源線
１４０２発光素子
１４０３駆動トランジスタ
１４０４対向電極
１４０６モニタ用電源線
１４０７モニタ用電源線
１４０８モニタ用電流源
１４０９モニタ用発光素子
１４１０サンプリング回路
１４１１電源回路
１４１２電源回路用電源線
２１００画素部
２１０１選択トランジスタ
２１０２駆動トランジスタ
２１０３保持容量
２１０４発光素子
２２００画素
２２０１選択トランジスタ
２２０２駆動トランジスタ
２２０３保持容量
２２０４発光素子
２２０５走査線
２２０６データ線
２２０７電源線
２２０８対向電極
５００１表示パネル
５００２画素部
５００３走査線駆動回路
５００４データ線駆動回路
５０１１回路基板
５０１２コントロール回路
５０１３信号分割回路
５０１４接続配線
５１０１チューナ
５１０２映像信号増幅回路
５１０３映像信号処理回路
５１０５音声信号増幅回路
５１０６音声信号処理回路
５１０７スピーカー
５１０８制御回路
５１０９入力部
５２０１筐体
５２０２表示画面
５２０３スピーカー
５２０４操作スイッチ
５２１０充電器
５２１２筐体
５２１３表示部
５２１６操作キー
５２１７スピーカー部
５３０１表示パネル
５３０２プリント配線基板
５３０３画素部
５３０４走査線駆動回路
５３０５走査線駆動回路
５３０６データ線駆動回路
５３０７コントローラ
５３０８ＣＰＵ
５３０９メモリ
５３１０電源回路
５３１１音声処理回路
５３１２送受信回路
５３１３ＦＰＣ
５３１４Ｉ／Ｆ部
５３１５アンテナ用ポート
５３１６ＶＲＡＭ
５３１７ＤＲＡＭ
５３１８フラッシュメモリ
５３２０制御信号生成回路
５３２１デコーダ
５３２２レジスタ
５３２３演算回路
５３２４ＲＡＭ
５３２５入力手段
５３２６マイク
５３２７スピーカー
５３２８アンテナ
５３３０ハウジング
５３３１プリント基板
５３３２スピーカー
５３３３マイクロフォン
５３３４送受信回路
５３３５信号処理回路
５３３６入力手段
５３３７バッテリー
５３３９筐体
５３４０アンテナ
６００１筐体
６００２支持台
６００３表示部
６１０１本体
６１０２筐体
６１０３表示部
６１０４キーボード
６１０５外部接続ポート
６１０６ポインティングマウス
６２０１本体
６２０２表示部
６２０３スイッチ
６２０４操作キー
６２０５赤外線ポート
６３０１筐体
６３０２表示部
６３０３スピーカー部
６３０４操作キー
６３０５記録媒体挿入部
６４０１本体
６４０２筐体
６４０３表示部Ａ
６４０４表示部Ｂ
６４０５記録媒体（ＤＶＤ等）読込部
６４０６操作キー
６４０７スピーカー部

Claims

第１乃至第３のトランジスタと、インバータ及び第４乃至第６のトランジスタを含むメモリ回路と、発光素子と、第１乃至第５の配線とを有し、
前記第１のトランジスタ、前記第２のトランジスタ、及び前記第４のトランジスタは、同一の極性を有するトランジスタであり、
前記第３のトランジスタ、前記第５のトランジスタ、及び前記第６のトランジスタは、前記極性とは逆の極性を有するトランジスタであり、
前記第１のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第３の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲート、前記インバータの入力端子、前記第４のトランジスタのソース又はドレインの一方、及び前記第５のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第４の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記発光素子に電気的に接続され、
前記インバータの出力端子は、前記第４のトランジスタのゲート、及び前記第５のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第５の配線に電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第４の配線に電気的に接続され、
前記発光素子が消灯状態となる信号を前記メモリ回路に入力するリセット期間と、前記発光素子の発光状態または消灯状態を選択する選択期間と、前記選択期間において選択された前記発光素子の発光状態または消灯状態を保持するサステイン期間とを用いて、前記発光素子の発光状態または消灯状態が制御される半導体装置であって、
前記リセット期間前において前記発光素子が発光状態であるとき、前記リセット期間において前記第５の配線及び前記第４のトランジスタを介して、前記第３のトランジスタのゲートに前記第３のトランジスタがオフとなる信号が入力されることにより、前記発光素子が消灯状態となり、
前記リセット期間前において前記発光素子が消灯状態であるとき、前記リセット期間において前記第４の配線、前記第６のトランジスタ、及び前記第５のトランジスタを介して、前記第３のトランジスタのゲートに前記第３のトランジスタがオフとなる信号が入力されることにより、前記発光素子が消灯状態となり、
前記選択期間において前記発光素子を発光状態とするとき、前記第２の配線、前記第１のトランジスタ、及び前記第２のトランジスタを介して、前記第３のトランジスタのゲートに前記第３のトランジスタがオンとなる信号が入力され、
前記選択期間において前記発光素子を消灯状態とするとき、前記第１の配線に前記第１のトランジスタがオフとなる信号が入力され、かつ、前記第３の配線を介して前記第６のトランジスタのゲートに前記第６のトランジスタがオフとなる信号が入力されることにより、前記第３のトランジスタのゲートは浮遊状態となり、
前記サステイン期間において前記発光素子を発光状態とするとき、前記第３の配線を介して前記第２のトランジスタのゲートに前記第２のトランジスタがオフとなる信号が入力され、前記第５の配線及び前記第４のトランジスタを介して前記第３のトランジスタのゲートに前記第３のトランジスタがオンとなる信号が入力されることにより、前記メモリ回路に前記第３のトランジスタがオンとなる信号が保持され、
前記サステイン期間において前記発光素子を消灯状態とするとき、前記第３の配線を介して前記第２のトランジスタのゲートに前記第２のトランジスタがオフとなる信号が入力され、前記第４の配線、前記第６のトランジスタ、及び前記第５のトランジスタを介して前記第３のトランジスタのゲートに前記第３のトランジスタがオフとなる信号が入力されることにより、前記メモリ回路に前記第３のトランジスタがオフとなる信号が保持されることを特徴とする半導体装置。
請求項１において、
前記第２の配線は、前記第１の配線及び前記第４の配線と平行に配置されていることを特徴とする半導体装置。