JP2002287665A - メモリ一体型表示基板および表示装置並びにメモリセルアレイ - Google Patents

Abstract

(57)【要約】 【課題】 消費電力を低減することができるメモリ一体
型表示基板を提供する。 【解決手段】 カラム側配線Ｃ１，Ｃ２…と、ロウ側配
線Ｇ１，Ｇ２…との交差位置毎に、有機ＥＬ素子４９
と、メモリ素子５２と、上記カラム側配線Ｃ１、ロウ側
配線Ｇ１の選択／非選択によって導通／非導通が制御さ
れるＴＦＴ４６，４７とが設けられ、カラム側配線Ｃ１
とロウ側配線Ｇ１との交差位置において、データ配線Ｄ
１とＴＦＴ４６，４７とメモリ素子５２とが直列に接続
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素にメモリ機能
を持たせたメモリ一体型表示基板および該メモリ一体型
表示基板を備える表示装置、並びに、そのような基板お
よび表示装置に適したメモリ構成を有する、ドライバ回
路にメモリ機能を持たせたメモリセルアレイに関するも
のである。

【０００２】

【従来の技術】近年、液晶ディスプレイや有機ＥＬディ
スプレイ等のＦＰＤ（フラットパネルディスプレイ）を
低消費電力化する取り組みとして、ドライバ回路にメモ
リ機能を持たせた表示装置や、画素にメモリ機能を持た
せた表示装置の開発が盛んに行われている。

【０００３】図１３は、画素にメモリ機能を持たせた表
示装置の例として、特開平８−２８６１７０号公報で示
された液晶ディスプレイの回路構成を示す回路構成図
（システム構成図）である。

【０００４】図１３に示すように、特開平８−２８６１
７０号公報に記載の表示装置は、画面表示領域の周辺部
分に、アドレスデコーダ２０４…とスイッチ２０３…と
からなるデータ線ドライバ２０１と、アドレスデコーダ
２０５…からなる走査線ドライバ２０２とが配された構
成を有している。

【０００５】上記データ線ドライバ２０１から出力され
るデータ信号はデータ線Ｒｐ（ｐ＝１，２，…）に供給
され、走査線ドライバ２０２から出力される選択信号は
走査線Ｓｑ（ｑ＝１，２…）に供給されている。

【０００６】このデータ線Ｒｐと走査線Ｓｑとが交差す
る位置には画素が配置されており、この画素はスタティ
ックメモリ２０９と、ＴＦＴ２０６〜２０８と、液晶セ
ル２１０とから構成されている。

【０００７】この画素回路において、ＴＦＴ２０６に供
給される走査線Ｓｑの選択信号が選択状態にあり、かつ
データ線Ｒｐにデータ信号が供給されていれば、画素の
スタティックメモリ２０９の状態はデータ線Ｒｐから供
給されるデータに書き換えられる。

【０００８】また、この画素回路において、ＴＦＴ２０
６に供給される走査線Ｓｑの選択信号が非選択状態であ
るか、データ線ドライバ２０１のスイッチ２０３が非導
通状態でありデータ線Ｒｐにデータ信号が供給されてい
なければ、画素のスタティックメモリ２０９の状態は書
き換えられない。

【０００９】図１４は同様に、画素にメモリ機能を持た
せた表示装置の例として、特開平１１−１１９６９８号
公報で示されたＬＥＤ（light emitting diode）ディス
プレイの回路構成を示すブロック図（回路ブロック図）
である。

【００１０】図１４に示すように、特開平１１−１１９
６９８号公報に記載の表示装置は、画面表示領域の周辺
部分に、カラムアドレスデコーダ３０３と、ロウアドレ
スデコーダ３０２と、カラム側、ロウ側双方のデコーダ
線の交点に配されたＬＥＤメモリアレイ３０４と、書き
込み／読み込み制御信号によりバッファ方向制御される
入出力バッファ３０５が配置された構成を有している。

【００１１】この表示装置では、アドレス入力ポート３
０１から入力されたアドレス／アドレス制御信号によ
り、上記カラムアドレスデコーダ３０３およびロウアド
レスデコーダ３０２から、図１５に示すビット線３１１
およびワード線３１２に信号が供給され、これら信号に
より、指定されたＬＥＤ記憶素子３１６の記憶素子３１
３が制御され、その記憶状態によりトランジスタ３１４
の導通状態が制御され、ＬＥＤ３１５のＯＮ／ＯＦＦ状
態が制御されている。

【００１２】また、画素にメモリ機能を持たせるだけで
なく、表示部の外にメモリ機能を持たせた液晶表示装置
が、特開２０００−２２７６０８号公報に開示されてい
る。図１６は、上記特開２０００−２２７６０８号公報
に記載の液晶表示装置における表示基板の構成を示すブ
ロック図（システム構成図）である。

【００１３】図１６に示すように、上記特開２０００−
２２７６０８号公報に記載の表示基板は、表示部４０８
が、ラインバッファ４０７を介して画像メモリ４０６に
接続された構成を有している。この画像メモリ４０６
は、メモリセルがマトリクス状に配列された構成を有
し、表示部４０８の画素と同一のアドレス空間を有する
ビットマップ構成を有している。

【００１４】アドレス信号４０１は、メモリ制御回路４
０４を通して、メモリライン選択回路４０９、コラム選
択回路４０５へ入力される。このアドレス信号４０１に
より指定されたメモリセルが、図示しないコラム線、お
よびライン線により選択され、そのメモリセルに表示デ
ータ４０２が書き込まれる。

【００１５】このようにして表示データ４０２が画像メ
モリ４０６におけるメモリセルに書き込まれた後、メモ
リライン選択回路４０９に入力されたアドレス信号４０
１により、選択画素を含む１ライン分のデータがライン
バッファ４０７に出力される。ラインバッファ４０７は
表示部の信号配線に接続されているので、この読み出さ
れたデータは図示しない信号配線へ出力される。

【００１６】また、アドレス信号はアドレスライン変換
回路４０３にも入力されており、表示ライン選択回路４
１０により、図示しないライン選択配線に選択電圧を印
加する。この動作により、画像メモリ４０６のデータが
表示部４０８に書込まれる。

【００１７】図１７は、この表示部４０８における画素
の回路構成図であり、この画素回路では、ライン選択配
線４１１により制御ＴＦＴ４１５を制御し、信号配線４
１２により与えられたデータを、共通配線４１４と制御
ＴＦＴ４１５との間にあるコンデンサ４１６に保持し、
このコンデンサ４１６の電圧により駆動ＴＦＴ４１７の
導通／非導通を制御することで、表示電極４１８に、液
晶基準配線４１３により与えられた電圧を印加するか否
かが決定される。なお、ソース−ドレイン端子間には、
補償コンデンサ４１９が接続されている。

【００１８】

【発明が解決しようとする課題】ここで、上記特開平８
−２８６１７０号公報に記載の画素回路（図１３参照）
において、ＴＦＴ２０６に供給される走査線Ｓ１の選択
信号が選択状態であり、かつ、データ線ドライバ２０１
のスイッチ２０３が非導通状態であり、データ線Ｒｐに
データ信号が供給されていない状態を考えてみる。

【００１９】この状態において、このＴＦＴ２０６は導
通状態となるので、データ線Ｒｐの電位は、この導通状
態となったＴＦＴ２０６と接続された第１のスタティッ
クメモリ２０９の出力電位と同電位となる。

【００２０】次に、先の走査線Ｓ１が非選択状態とな
り、別の走査線Ｓ２が選択状態となり、かつ、データ線
Ｒｐにデータ信号が供給されていない状態を考えてみ
る。

【００２１】このとき、データ線Ｒｐの電位は、この導
通状態となったＴＦＴ２０６と接続された第２のスタテ
ィックメモリ２０９の出力電位と同電位となる。

【００２２】したがって、先の第１のスタティックメモ
リ２０９の出力電圧と、その後の第２のスタティックメ
モリ２０９の出力電圧とが異なる場合、データ線Ｒｐの
電位は、データ「１」に対応する電位とデータ「０」に
対応する電位との間で変動することになる。

【００２３】通常、液晶表示装置やＴＦＴ基板を用いた
表示装置においては、データ線と走査線との間や、デー
タ線とＴＦＴ素子との間に浮遊容量が存在する。

【００２４】したがって、上記したように先のデータ線
Ｒｐの電位がデータ「１」に対応する電位とデータ
「０」に対応する電位との間で変動する場合、画素にあ
るメモリを書き換えない時でも、（その変動電位）×
（データ線Ｒｐの浮遊容量）分の電荷が消費されること
になる。

【００２５】また、特開平１１−１１９６９８号公報に
記載の表示装置では、記憶素子３１３（図１５参照）の
構成が明記されていないが、通常のＩＣメモリ等のメモ
リ素子を使うことを示唆している。

【００２６】通常のＩＣメモリのスタティックメモリ構
成（ＳＲＡＭ（スタティック・ランダム・アクセスメモ
リ）のメモリ構成）は、図１８に示すように、一方の方
向に延びた正極性データ配線５０１と負極性データ配線
５０２とを有し、これら正極性データ配線５０１および
負極性データ配線５０２と、これら配線と交差する制御
線５０３の交差部にメモリセルを配置し、このメモリセ
ルを、２つのインバータ５０６，５０７を用いたスタテ
ィックメモリとＴＦＴ５０４，５０５とで構成する。

【００２７】このスタティックメモリを書き換えるに
は、正極性データ配線５０１と負極性データ配線５０２
とにデータを出力し、制御線５０３によりＴＦＴ５０
４，５０５を導通状態とする。

【００２８】このため、このようなＩＣメモリ等のメモ
リ素子構成でも、複数のメモリセルで制御線５０３が共
通化されているので、同一の制御線５０３に接続された
メモリセルのＴＦＴ５０４，５０５は書き換え対象でな
くても導通状態となり、前記特開平８−２８６１７０号
公報に記載の表示装置を用いた場合同様、データ線の浮
遊容量による電力の消費という問題が生じる。

【００２９】また、特開２０００−２２７６０８号公報
に記載の表示基板においては、図１７に示すように、画
素メモリ素子としてコンデンサ４１６を使用している。
このため、表示部４０８（図１６参照）の各画素のメモ
リ状態と画像メモリ４０６（図１６参照）のメモリ状態
とが同じ場合でも、画素メモリの記憶状態を保持するた
め、画素メモリの状態を書き直す必要がある。このた
め、上記特開２０００−２２７６０８号公報に記載の表
示基板は、画素メモリの状態の周期的な書き直しを必要
とする。

【００３０】そこで、このような書き直しを行なわない
ように、図１７に示す画素メモリ構成の代わりに、図１
３に示すようなスタティックメモリ２０９を用いた画素
メモリ構成を用いることが考えられる。

【００３１】しかしながら、上記特開２０００−２２７
６０８号公報のようにアドレスデコーダを用いない構成
では、図１７において画素メモリを図１３に示すスタテ
ィックメモリ２０９を用いた構成とした場合でも、図１
７においてライン選択配線４１１を共有する他の画素の
メモリ状態を書き換える必要が生じた場合、画素メモリ
の記憶状態と、図１６に示す画像メモリ４０６の記憶状
態とが等しい画素メモリでも書き直すことになる。

【００３２】このため、この書き直しにより、図１７に
示す信号配線４１２の電位が変動するので、この場合に
も、前記特開平８−２８６１７０号公報に記載の表示装
置と同様、データ線の電位変動による電力の消費が発生
する。

【００３３】また、一般に、図１３に示すスタティック
メモリ２０９の方が、図１７に示すダイナミックメモリ
よりも必要なＴＦＴの数が多くなる。

【００３４】本発明は、上記従来の問題点に鑑みなされ
たものであり、消費電力を低減することができるメモリ
一体型表示基板および表示装置、並びに、消費電力を低
減することができると共に、これらメモリ一体型表示基
板や表示装置に好適に用いられるメモリセルアレイを提
供することにある。

【００３５】また、本発明のさらなる目的は、上記メモ
リ一体型表示基板並びに表示装置において、画素内に不
揮発性メモリを持つ構成を採用した場合に、適切な表示
部外の画像メモリ構成を与えることにある。

【００３６】

【課題を解決するための手段】本発明にかかるメモリ一
体型表示基板は、上記の課題を解決するために、１方向
に配列された複数の第１の配線（例えばカラム側配線）
と、上記第１の配線のそれぞれと交差する複数の第２の
配線（例えばロウ側配線（走査側配線））と、上記第１
の配線と第２の配線との交差位置毎に少なくとも１つず
つ設けられた、電気光学素子（例えば有機ＥＬ素子）お
よび第１のメモリ素子（例えば画素メモリ）、またはメ
モリ性を有する電気光学素子（例えば強誘電性液晶素
子）と、上記各第１のメモリ素子またはメモリ性を有す
る電気光学素子を制御するためのデータ信号が入力され
る複数の第３の配線（例えばデータ配線）と、上記第１
の配線と第２の配線との交差位置毎に少なくとも１つず
つ設けられ、上記第１の配線の選択／非選択によって導
通／非導通が制御される第１のスイッチ素子（例えばＴ
ＦＴ）と、上記第１の配線と第２の配線との交差位置毎
に少なくとも１つずつ設けられ、上記第２の配線の選択
／非選択によって導通／非導通が制御される第２のスイ
ッチ素子（例えばＴＦＴ）とを備え、上記第１の配線と
第２の配線との交差位置毎に、上記第３の配線と、第１
および第２のスイッチ素子と、第１のメモリ素子または
メモリ性を有する電気光学素子とが、直列に接続されて
いることを特徴としている。

【００３７】上記の構成によれば、第１の配線と第２の
配線とが共に選択状態となった、第１のメモリ素子また
はメモリ性を有する電気光学素子のみ、上記第３の配線
と上記第１のメモリ素子またはメモリ性を有する電気光
学素子との間が導通状態となる。このため、選択されて
いない、第１のメモリ素子またはメモリ性を有する電気
光学素子では、上記第３の配線と第１のメモリ素子また
はメモリ性を有する電気光学素子との間が電流遮断状態
（オープン状態）となり、上記第１のメモリ素子または
メモリ性を有する電気光学素子からの出力により上記第
３の配線がチャージアップされることがなくなり、その
分、低消費電力化することができる。

【００３８】また、本発明にかかるメモリ一体型表示基
板は、上記の課題を解決するために、上記電気光学素子
１つに対し、上記第１のメモリ素子が複数設けられ、上
記第１のメモリ素子はそれぞれ、導通／非導通の切り替
えが可能な第３のスイッチ素子（例えばＴＦＴ）を介し
て上記第１および第２のスイッチ素子と接続されている
ことを特徴としている。

【００３９】電気光学素子毎に多階調表示を行う場合の
ように、電気光学素子１つに対し、第１のメモリ素子が
複数設けられた構成とする場合、例えば、（１）上記第
１および第２のスイッチ素子が、それぞれ、上記第１の
メモリ素子の数に対応した数分設けられ、上記第１のメ
モリ素子それぞれに、上記第１および第２のスイッチ素
子が接続された構成、または、（２）上記第１および第
２のスイッチ素子と各第１のメモリ素子との間に、導通
／非導通の切り替えが可能な第３のスイッチ素子がそれ
ぞれ設けられ、上記第１のメモリ素子がそれぞれ、上記
第３のスイッチ素子を介して上記第１および第２のスイ
ッチ素子と接続されている構成とすることにより、上述
したように第１の配線と第２の配線とが共に選択状態と
なった第１のメモリ素子のみ、第３の配線と第１のメモ
リ素子との間を導通状態とすることできる。

【００４０】この場合、前者、つまり、（１）の構成を
採用すると、多階調化に必要な第３の配線の数が増加す
る。しかしながら、後者、つまり、上記（２）に示すよ
うに、上記第１と第２のスイッチ素子と複数のメモリ素
子との間に、各メモリ素子毎に１つの第３のスイッチ素
子を配置し、上記第１のメモリ素子のうち、上記第３の
配線に供給（入力）されたデータ信号に対応するメモリ
素子に対応する第３のスイッチ素子を導通状態とするこ
とで、第３の配線の数を増加させることなく、電気光学
素子毎に多階調表示を行うことができる。このため、上
記の構成によれば、必要な配線数を抑え、その分、他の
構成要素を配置したり、開口率を向上させることができ
る。

【００４１】なお、上記電気光学素子１つに対し、上記
第１のメモリ素子が複数設けられている構成としては、
例えば、１つの電気光学素子が１画素（または１ドッ
ト）に対応する場合と、複数の電気光学素子が１画素
（または１ドット）に対応する場合とがある。

【００４２】また、本発明にかかるメモリ一体型表示基
板は、上記の課題を解決するために、１方向に配列され
た複数の第４の配線（例えばメモリセルアレイにおける
カラム側配線（データ配線））と、上記第４の配線のそ
れぞれと交差する複数の第５の配線（例えばメモリセル
アレイにおけるロウ側配線（走査側配線））と、上記第
４の配線と第５の配線との交差位置毎に少なくとも１つ
ずつ設けられ、データ信号によって制御される第２のメ
モリ素子（例えばメモリセルアレイにおける画像メモ
リ；表示部外のメモリ）と、上記第４の配線と第５の配
線との交差位置毎に設けられ、上記第２のメモリ素子に
おけるデータの読み書きと同期して状態が書き換えられ
る第３のメモリ素子（例えばメモリセルアレイにおいて
変移データを記憶するメモリ）とを有するメモリセルア
レイ（例えばＲＡＭやメモリＩＣセル等のドライバ回
路）が、上記第１の配線（つまり、上記第１のメモリ素
子と、例えばスイッチング素子等を通して接続されてい
る第１の配線）と接続されていることを特徴としてい
る。

【００４３】上記第１および第２の配線の選択状態を切
り替える際、アドレスデコーダを用いない構成とした場
合、例えば上記したようにドライバ回路としてメモリセ
ルアレイを使用し、このような表示部外のメモリから１
ライン分のデータを画素メモリとしての上記第１のメモ
リ素子に転送させる構成では、該第１のメモリ素子の状
態を変化させる頻度は低い。このため、書き換え対象の
画素における上記第１のメモリ素子のみを書き換えるた
めには、どの画素を書き換えるべきかを知るための手段
が必要になる。

【００４４】そこで、上記第２のメモリ素子におけるデ
ータの読み書きと同期して状態が書き換えられる第３の
メモリ素子を、上記第１の配線と接続することで、上記
第１の配線を介して上記第１のスイッチング素子を制御
することができる。このため、第２のメモリ素子が書き
換えられた画素を書き換えるときのみ、上記第１の配線
および第２の配線が選択状態となるので、書き換える必
要のない画素に対応する第３の配線はチャージアップさ
れることがなく、その分、消費電力を削減することがで
きる。

【００４５】なお、このように第２のメモリ素子が外部
ＣＰＵなどにより書き換えられたかを知るために、第３
のメモリ素子へ、第２のメモリ素子に外部からデータ信
号が入力されたことを示す事実を、「変化あり」データ
として記録し、第３のメモリ素子に、第２のメモリ素子
に外部からデータ信号が入力されたことを示すデータ
（「変化あり」データ）が記録されているときにのみ、
上記第２のメモリ素子から第３の配線にデータを読み出
す構成とすることで、上記第３のメモリ素子が「変化な
し」に対応する第３の配線、つまり、第３のメモリ素子
に、第２のメモリ素子に外部からデータ信号が入力され
たことを示すデータ（「変化あり」データ）が記録され
ていない画素における第３の配線に、データを転送する
必要がないので、その分、低消費電力化することができ
る。このような構成は、一般的なメモリ一体型表示装
置、例えば従来技術で示したようなメモリ一体型表示装
置に対しても適用することができる。

【００４６】すなわち、本発明にかかるメモリ一体型表
示基板は、上記の課題を解決するために、第１の方向に
配列された複数の第１の配線（例えばカラム側配線）ま
たは第２の配線（例えばロウ側配線（走査側配線））
と、上記第１の配線または第２の配線のそれぞれと交差
する複数の第３の配線（例えばデータ配線）と、上記第
１の配線または第２の配線と、第３の配線との交差位置
毎に少なくとも１つずつ設けられた電気光学素子（例え
ば有機ＥＬ素子）および第１のメモリ素子（第１のメモ
リ素子（例えば画素メモリ）、またはメモリ性を有する
電気光学素子（例えば強誘電性液晶素子）と、上記第１
または第２の配線と接続されたメモリセルアレイ（例え
ばＲＡＭやメモリＩＣセル等のドライバ回路）とを有
し、上記メモリセルアレイは、第１の方向に配列された
複数の第４の配線（例えばメモリセルアレイにおけるカ
ラム側配線（データ配線））と、上記第４の配線のそれ
ぞれと交差する複数の第５の配線（例えばメモリセルア
レイにおけるロウ側配線（走査側配線））と、上記第４
の配線と第５の配線との交差位置毎に少なくとも１つず
つ設けられ、データ信号によって制御される第２のメモ
リ素子（例えばメモリセルアレイにおける画像メモリ；
表示部外のメモリ）と、上記第４の配線と第５の配線と
の交差位置毎に設けられ、上記第２のメモリ素子におけ
るデータの読み書きと同期して状態が書き換えられる第
３のメモリ素子（例えばメモリセルアレイにおいて変移
データを記憶するメモリ）とを有し、上記第３のメモリ
素子は、上記第２のメモリ素子に外部からデータ信号が
入力されると、上記第２のメモリ素子に外部からデータ
信号が入力されたことを示すデータを記録し、上記第２
のメモリ素子は、該第２のメモリ素子に外部からデータ
信号が入力されたことを示すデータが上記第３のメモリ
素子に記録されているときにのみ、該第２のメモリ素子
に入力されたデータ信号を上記第３の配線に転送するこ
とを特徴としている。

【００４７】このため、上記メモリ一体型表示基板もま
た、第２のメモリ素子が書き換えられた画素を書き換え
るときのみ、上記第１の配線および第２の配線が選択状
態となるので、書き換える必要のない画素に対応する第
３の配線はチャージアップされることがなく、その分、
消費電力を削減することができる。

【００４８】また、上記した各構成によれば、画素メモ
リ（上記第１のメモリ素子）にデータを書き込むための
時間（選択状態の時間）を、第２のメモリ素子へデータ
を書き込む１アドレス期間（選択状態の時間）より長く
取ることができるので、メモリ書き込み時間を充分長く
とることができる。このため、上記メモリセルの各制御
信号を低周波化することができるので、その分、消費電
力を削減することができる。また、例えばデータ配線な
どの浮遊容量に伴うデータ転送速度の遅延が発生して
も、書き込み時間を確保することもできる。

【００４９】上記第２のメモリ素子と第３のメモリ素子
とは、上記第２のメモリ素子に接続され、上記第２のメ
モリ素子へのデータの導通／非導通状態（入力／遮断）
を制御する配線と電気的に同期した配線により制御され
るスイッチ素子を介して上記第３のメモリ素子のデータ
を書き換えることで、上記第２のメモリ素子のデータ変
化と第３のメモリ素子の内容とを同期させることができ
る。

【００５０】なお、電気的に同期した配線とは、同一の
配線や、同一のタイミングでデータが変化する配線や、
同期してデータが変化する配線を示す。

【００５１】また、本発明にかかるメモリ一体型表示基
板は、上記の課題を解決するために、上記メモリ一体型
表示基板は、上記第１のメモリ素子が不揮発性メモリで
あり、上記第２および第３のメモリ素子が揮発性メモリ
であることを特徴としている。

【００５２】上記メモリセルアレイにおける上記第２の
メモリ素子は、該第２のメモリ素子に蓄えられたデータ
を上記第３の配線を介して各画素の第１のメモリに転送
するため、上記第２および第３のメモリ素子は、不揮発
性メモリである必要はない。

【００５３】なお、揮発性メモリとは、データの更新を
行わないと、いずれ、データ内容が消えてしまうメモリ
であり、例えばＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）等が挙げられる。

【００５４】一方、不揮発性メモリとは、データの更新
を行わなくともデータ内容が消えないメモリであり、例
えば、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）やフラッシュ・メモリ等が挙げられる。

【００５５】上記の構成によれば、上記第２および第３
のメモリ素子に揮発性メモリを使用することで、例えば
上記第２および第３のメモリ素子を、それぞれ、例えば
コンデンサ１つずつで構成することができ、回路規模を
小さくすることができる。

【００５６】また、本発明にかかる表示装置は、上記の
課題を解決するために、本発明にかかる上記メモリ一体
型表示基板を備えていることを特徴としている。

【００５７】上記の構成によれば、本発明にかかる表示
装置が上記メモリ一体型表示基板を備えていることで、
上記第１のメモリ素子またはメモリ性を有する電気光学
素子からの出力により上記第３の配線がチャージアップ
されることがなくなる分、低消費電力化することができ
る。この結果、このようなメモリ一体型表示基板を備え
た表示装置の低消費電力化を図ることができる。

【００５８】また、本発明にかかるメモリセルアレイ
は、上記の課題を解決するために、１方向に配列された
複数の第４の配線（例えばカラム側配線（データ配
線））と、上記第４の配線のそれぞれと交差する複数の
第５の配線（例えばロウ側配線（走査側配線））と、上
記第４の配線と第５の配線との交差位置毎に少なくとも
１つずつ設けられ、データ信号によって制御される第２
のメモリ素子（例えば画像メモリ）と、上記第４の配線
と第５の配線との交差位置毎に設けられ、上記第２のメ
モリ素子におけるデータの読み書きと同期して状態が書
き換えられる第３のメモリ素子（例えば変移データを記
憶するメモリ）とを有することを特徴としている。

【００５９】上記の構成によれば、上記第３のメモリ素
子が、上記第２のメモリ素子におけるデータの読み書き
と同期して状態が書き換えられることで、上記第２のメ
モリ素子に書き込まれたデータを画素メモリに転送する
に際し、上記第２のメモリ素子に書き込まれたデータ、
つまり、画素に表示すべきデータと共に、画素に表示す
べきデータを書き換えるか否かを示すデータ（変移デー
タ）を転送することができる。このため、どの画素を書
き換えるべきであるかを知ることができ、書き換え対象
の画素のみを書き換えることができる。このため、省電
力化を図ることができる。

【００６０】また、本発明にかかるメモリセルアレイ
は、上記の課題を解決するために、１方向に配列された
複数の第４の配線（例えばカラム側配線）と、上記第４
の配線のそれぞれと交差する複数の第５の配線（例えば
ロウ側配線（走査側配線））と、上記第４の配線と第５
の配線との交差位置毎に少なくとも１つずつ設けられた
第２のメモリ素子（例えば画像メモリ）と、上記各第２
のメモリ素子を制御するためのデータ信号が入力される
複数の第６の配線（例えばデータ配線）と、上記第４の
配線と第５の配線との交差位置毎に少なくとも１つずつ
設けられ、上記第４の配線の選択／非選択によって導通
／非導通が制御される第４のスイッチ素子（例えばＴＦ
Ｔ）と、上記第４の配線と第５の配線との交差位置毎に
少なくとも１つずつ設けられ、上記第２の配線の選択／
非選択によって導通／非導通が制御される第５のスイッ
チ素子（例えばＴＦＴ）とを備え、上記第４の配線と第
５の配線との交差位置毎に、上記第６の配線と、第４お
よび第５のスイッチ素子と、第２のメモリ素子とが、直
列に接続されていることを特徴としている。

【００６１】すなわち、本発明は、前記第１および第２
のスイッチ素子と１つのメモリ素子のみが対応し、電気
光学素子を含まない構成にも適用可能である。つまり、
本発明は、表示基板における画素メモリ構成に限らず、
通常のメモリＩＣセル構成や、表示基板上の表示部外の
メモリセル構成に適用しても、同様の効果を得ることが
できる。

【００６２】つまり、上記の構成によれば、第４の配線
と第５の配線とが共に選択状態となった、第２のメモリ
素子のみ、上記第４の配線と上記第２のメモリ素子との
間が導通状態となる。このため、選択されていない第２
のメモリ素子では、上記第４の配線と第２のメモリ素子
との間が遮断状態（オープン状態）となり、上記第２の
メモリ素子からの出力により上記第６の配線がチャージ
アップまたはチャージダウンされることがなくなり、そ
の分、低消費電力化することができる。

【００６３】

【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態について図１ないし図４（ａ）〜（ｊ）に基づい
て説明すれば、以下の通りである。

【００６４】本実施の形態にかかる表示装置は、画素に
メモリ機能を持たせた表示装置であり、図１に示すよう
に、互いに平行に配された複数のカラム側配線Ｃｊ（ｊ
＝１，２，３，…，ｎ；ｎは正の整数を示す；第１の配
線）と、上記各カラム側配線Ｃｊとそれぞれ略直交（交
差）するように配された複数のロウ側配線Ｇｉ（ｉ＝
１，２，３，…，ｍ；ｍは正の整数を示す；第２の配
線）と、上記各ロウ側配線Ｇｉとそれぞれ略直交（交
差）するように配された複数のデータ配線Ｄｊ（ｊ＝
１，２，３，…，ｎ；ｎは正の整数を示す；第３の配
線）とを有し、ロウ側配線Ｇｉとカラム側配線Ｃｊとの
交差部（本実施の形態では、ロウ側配線Ｇｉとデータ配
線Ｄｊとの交差部でもある）にそれぞれ画素Ａｉｊ（ｉ
＝１，２，３，…，ｍ、ｊ＝１，２，３，…，ｎ）が配
置され、各画素Ａｉｊ毎に、それぞれ、ＴＦＴ（薄膜ト
ランジスタ）４６，４７と、メモリ素子５２（第１のメ
モリ素子）と、電気光学素子としての有機ＥＬ(electro
luminescence) 素子４９とＴＦＴ４８とが設けられた表
示基板３０を備えた構成を有している。

【００６５】上記画素Ａｉｊを構成するＴＦＴ４６（第
１のスイッチ素子）のゲート電極はカラム側配線Ｃｊに
接続され、該ＴＦＴ４６は、上記画素Ａｉｊに対応する
カラム側配線Ｃｊによって、その導通／遮断、つまり、
導通・非導通の状態（ＯＮ／ＯＦＦ動作）が、制御され
るようになっている。また、上記ＴＦＴ４６のソース電
極はデータ配線Ｄｊに接続され、ドレイン電極は、ゲー
ト電極がロウ側配線Ｇｉと接続されているＴＦＴ４７
（第２のスイッチ素子）のソース電極に接続されてい
る。

【００６６】一方、上記ＴＦＴ４７は、上記したように
ゲート電極がロウ側配線Ｇｉと接続され、上記画素Ａｉ
ｊに対応するロウ側配線Ｇｉによって、その導通／遮
断、つまり、導通・非導通の状態が、制御されるように
なっている。また、上記ＴＦＴ４７のドレイン電極は上
記メモリ素子５２に接続されている。

【００６７】このため、上記メモリ素子５２は、上記Ｔ
ＦＴ４６，４７が共に導通状態にあるときにはじめてデ
ータ配線Ｄｊのデータ電位を印加することができるよう
になっている。

【００６８】また、上記表示基板３０は、データドライ
バとしてのデータバッファ３４と該データバッファ３４
に接続されたデータ信号線３９とを備え、データバッフ
ァ３４からデータ信号線３９を介して上記各データ配線
Ｄｊに、上記各メモリ素子５２を制御するためのデータ
信号を入力するようになっている。

【００６９】上記データ配線Ｄｊは、ＴＦＴ４０（第６
のスイッチ素子）と接続され、該ＴＦＴ４０を介して上
記データ信号線３９と接続されている。上記ＴＦＴ４０
のソース電極はデータ信号線３９と接続され、ドレイン
電極は上記データ配線Ｄｊに接続され、ゲート電極は上
記カラム側配線Ｃｊに接続され、不要なデータ配線Ｄｊ
をチャージアップしないようになっている。

【００７０】また、上記データ配線Ｄｊと、ＴＦＴ４６
と、ＴＦＴ４７と、メモリ素子５２とは、直列に接続さ
れた構成を有し、カラム側配線Ｃｊとロウ側配線Ｇｉと
が共に選択状態である場合のみ、上記ＴＦＴ４６，４７
が導通してカラム側配線Ｃｊとメモリ素子５２との間が
導通状態となる。

【００７１】このため、上記表示基板３０では、選択さ
れていないメモリ素子５２ではカラム側配線Ｃｊとメモ
リ素子５２との間がオープン状態となり、メモリ素子５
２からの出力によりデータ配線Ｄｊがチャージアップさ
れることがなく、その分、低省電力化することができる
ようになっている。

【００７２】さらに、電気光学素子（有機ＥＬ素子）駆
動用のスイッチ素子である上記ＴＦＴ４８は、上記画素
Ａｉｊを構成するメモリ素子５２と有機ＥＬ素子４９と
の間に設けられ、上記有機ＥＬ素子４９を駆動するよう
になっている。上記ＴＦＴ４８のゲート電極はメモリ素
子５２に接続され、ドレイン電極は、接地ライン（ＧＮ
Ｄ）に接続（接地）された有機ＥＬ素子４９に接続され
ている。また、上記ＴＦＴ４８のソース電極は、上記表
示基板３０に設けられた電源３５から予め定められた基
準電位が印加される電源ライン４１に接続されている。

【００７３】上記メモリ素子５２は、表示部（画面表示
領域）における画素メモリとして画素Ａｉｊに表示すべ
きデータを記憶するメモリ素子であり、ＣＭＯＳ（comp
lementary metal oxide semiconductor ）構造のインバ
ータ５０，５１をループ状に接続して構成される２段イ
ンバータ構成を有するＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ）である。上記メモリ素子５２
は、上記カラム側配線Ｃｊとロウ側配線Ｇｉとの交差部
（交差位置）毎にそれぞれ設けられている。

【００７４】上記インバータ５１は、図２に示すよう
に、相補動作する、ｐ型のＴＦＴ４２およびｎ型のＴＦ
Ｔ４４から構成されており、入力端となる、両ＴＦＴ４
２，４４のゲート電極は、前記したように、ＴＦＴ４６
並びにＴＦＴ４７を介して、画素Ａｉｊに対応するデー
タ配線Ｄｊに接続されている。一方、出力端となる、両
ＴＦＴ４２，４４のドレイン電極は、次段のインバータ
５０に接続されている。また、ＴＦＴ４２のソース電極
は、予め定められた基準電位が印加される電源ライン４
１に接続され、ＴＦＴ４４のソース電極は、接地ライン
（ＧＮＤ）に接続されている。なお、本実施の形態で
は、ＴＦＴが対称性を有しているので、ソース電極とド
レイン電極とは入れ替え可能である。

【００７５】一方、上記インバータ５１に接続される、
次段のインバータ５０は、相補動作するｐ型のＴＦＴ４
３およびｎ型のＴＦＴ４５から構成されており、入力端
となる、両ＴＦＴ４３，４５のゲート電極は、前段のイ
ンバータ５１の出力端、すなわち、インバータ５１にお
けるＴＦＴ４２，４４のドレイン電極に接続されると共
に、出力端となる、両ＴＦＴ４３，４５のドレイン電極
は、インバータ５１の入力端、すなわち、ＴＦＴ４２，
４４のゲート電極に帰還されている。また、インバータ
５１同様、ｐ型のＴＦＴ４３のソース電極は、予め定め
られた基準電位が印加される電源ライン４１に接続され
ると共に、ｎ型のＴＦＴ４５のソース電極は、接地ライ
ン（ＧＮＤ）に接続されている。

【００７６】また、本実施の形態において用いられる上
記有機ＥＬ素子４９は、図３に示すように、ガラス基板
１の上に、陽極２、有機多層膜４、陰極３がこの順に形
成された構成を有している。

【００７７】上記有機多層膜４には幾つかの構造がある
が、本実施の形態では、陽極２の上に、正孔注入層（ま
たは陽極バッファ層）５、正孔輸送層６、発光層７、電
子輸送層８が、この順に積層された有機多層膜４を使用
するものとする。

【００７８】上記陽極２としては、例えば、ＩＴＯ等か
らなる透明な陽極が用いられる。また、陰極３として
は、例えばＡｌ等からなる陰極が用いられる。

【００７９】上記正孔注入層５としては、例えば、下記
一般式（１）

【００８０】

【化１】

【００８１】で表される化合物（ＣｕＰｃ）からなる層
が用いられる。また、上記正孔輸送層６としては、例え
ば、下記一般式（２）

【００８２】

【化２】

【００８３】で表される化合物（ＴＰＤ）からなる層が
用いられる。

【００８４】上記発光層７としては、例えば、下記一般
式（３）

【００８５】

【化３】

【００８６】で表される化合物（ＤＰＶＢｉ）からなる
層が用いられる。その他、上記発光層７としては、その
発光層の発色に応じて、例えば、青色発光層の場合は、
下記一般式（４）

【００８７】

【化４】

【００８８】で表される化合物（Ｚｎ（ｏｘｚ）₂ ）か
らなる層、赤色発光層の場合は、下記一般式（５）

【００８９】

【化５】

【００９０】で表される化合物（Ａｌｑ）からなる層、
緑色発光層の場合は、上記一般式（５）で表される化合
物（Ａｌｑ）をホストとし、該ホストに、下記一般式
（６）

【００９１】

【化６】

【００９２】で表される化合物（ＤＣＭ）をドーパント
した化合物からなる層等が用いられる。また、電子輸送
層８としては、例えば、前記一般式（５）で表される化
合物（Ａｌｑ）からなる層が用いられる。

【００９３】電気光学素子としてのこのような有機ＥＬ
素子４９を駆動するために必要とされるＴＦＴは、電荷
移動度の大きなシリコンプロセスで製作されたＴＦＴを
用いる必要がある。

【００９４】そこで、以下に、上記有機ＥＬ素子４９を
駆動するためのＴＦＴの製造プロセスについて、図４
（ａ）〜（ｊ）に基づいて説明する。なお、このような
ＴＦＴの製造プロセスは、例えば特開平１０−３０１５
３６号公報等でも説明されている。

【００９５】まず、図４（ａ）に示すように、ガラス基
板１１上に、非晶質シリコン薄膜１２を堆積させる。次
に、図４（ｂ）に示すように、上記非晶質シリコン薄膜
１２にエキシマレーザを照射し、多結晶シリコン薄膜１
３を形成する。

【００９６】次いで、上記多結晶シリコン薄膜１３を所
望の形状にパターニングし、図４（ｃ）に示すようにア
クティブ領域１４を形成し、続いて、図４（ｄ）に示す
ように、上記アクティブ領域１４の上からゲート絶縁膜
１５を形成する。

【００９７】次いで、図４（ｅ）に示すように、ＴＦＴ
のゲート電極１６・１６をアルミニウム等で形成する。

【００９８】続いて、図４（ｆ）に示すように、一方の
ＴＦＴのゲート電極１６をレジスト材１７で覆った後、
燐イオン（Ｐ⁺ ）ドーピングを行う。これにより、上記
レジスト材１７で覆われていないゲート電極１６側のア
クティブ領域１４のうち、該ゲート電極１６でマスクさ
れた領域以外の領域がｎ⁺ 領域１８となる。

【００９９】さらに、図４（ｇ）に示すように、図４
（ｆ）で形成したレジスト材１７を除去した後、他方の
ＴＦＴのゲート電極１６をレジスト材１９で覆い、次い
で、硼素イオン（Ｂ⁺ ）ドーピングを行う。これによ
り、上記レジスト材１９で覆われていないゲート電極１
６側のアクティブ領域１４のうち、該ゲート電極１６で
マスクされた領域以外の領域がｐ⁺ 領域２０となる。

【０１００】即ち、図４（ｆ）・（ｇ）において、ＴＦ
Ｔのソース・ドレイン領域に不純物（ｎ型領域には燐、
ｐ型領域には硼素）が注入される。

【０１０１】その後、図４（ｈ）に示すように、ｎ⁺ 領
域１８およびｐ⁺ 領域２０が形成されたＴＦＴ上に、二
酸化シリコンまたは窒化シリコン等からなる層間絶縁膜
２１を堆積する。

【０１０２】そして、図４（ｉ）に示すように、層間絶
縁膜２１に、上記ｎ⁺ 領域１８およびｐ⁺ 領域２０に連
通するコンタクトホール２２…を形成した後、図４
（ｊ）に示すように、アルミニウム等の金属配線２３を
形成する。

【０１０３】これにより、上記ＴＦＴとして、電荷移動
度の大きなシリコンプロセスで製作された多結晶シリコ
ン薄膜トランジスタを得ることができる。

【０１０４】なお、上記の工程において、プロセスの最
高温度は、ゲート絶縁膜１５形成時の６００℃である。
このため、上記ガラス基板１１には、例えば、米国コー
ニング社製の１７３７ガラス（商品名）等の、高耐熱性
ガラスが使用できる。

【０１０５】また、本実施の形態にかかる表示装置とし
て液晶表示装置を作製する場合、上記多結晶シリコン薄
膜トランジスタの形成後に、さらに、別の層間絶縁膜を
介して、透明電極（透過型液晶表示装置の場合）や反射
電極（反射型液晶表示装置の場合）が形成される。

【０１０６】また、図１に示すように、本実施の形態に
かかる上記表示基板３０は、アドレスバッファ３３と該
アドレスバッファ３３に接続されたアドレス信号線３６
〜３８とを備え、該アドレス信号線３６〜３８の一部で
あるアドレス信号線３７と上記カラム側配線Ｃｊとの間
には、各カラム側配線Ｃｊに接続され、各カラム側配線
Ｃｊを駆動するカラム・アドレス・デコーダ（以下、単
にカラムデコーダと記す）３１（第１のアドレスデコー
ダ回路）が設けられている。上記カラムデコーダ３１
は、ＴＦＴ４０を介して画素Ａｉｊ（画素Ａｉｊにおけ
るカラム側配線Ｃｊ）に間接的に接続されている。

【０１０７】一方、上記アドレス信号線３６〜３８にお
ける、上記アドレス信号線３７以外の他のアドレス信号
線３８と上記ロウ側配線Ｇｉとの間には、各ロウ側配線
Ｇｉに接続され、各ロウ側配線を駆動するロウ・アドレ
ス・デコーダ（以下、単にロウデコーダと記す）３２
（第２のアドレスデコーダ回路）が設けられている。

【０１０８】上記ロウデコーダ３２は、アドレス信号線
３８の値がｐであれば、ロウ側配線Ｇｉ（ｉ＝１，２，
３，…，ｍ）のうち、ロウ側配線Ｇｐ＋１（ｐ＝１，
２，３，…，ｍ−１；ｉ＝ｐ＋１≦ｍ；ｐは正の整数を
示す）にのみ、選択信号を供給することで択一的に選択
状態として、残りのロウ側配線Ｇｉ（ｉ≠ｐ＋１）は非
選択状態とする回路であり、上記ロウ側配線Ｇｉの一部
を選択し、その選択状態を変化させるようになってい
る。

【０１０９】また、上記カラムデコーダ３１は、アドレ
ス信号線３７の値がｑであれば、カラム側配線Ｃｊ（ｊ
＝１，２，３，…，ｎ）のうち、カラム側配線Ｃｑ＋１
（ｑ＝１，２，３，…，ｎ−１；ｊ＝ｑ＋１≦ｎ；ｑは
正の整数を示す）にのみ選択信号を供給して、択一的に
選択状態として、残りのカラム側配線Ｃｊ（ｊ≠ｑ＋
１）は非選択状態とする回路であり、上記カラム側配線
Ｃｊの一部を選択し、その選択状態を変化させるように
なっている。

【０１１０】なお、上記ロウデコーダ３２、カラムデコ
ーダ３１は、上記ロウ側配線Ｇｉ、カラム側配線Ｃｊ
を、順次あるいはランダムに選択状態とすることができ
る。

【０１１１】そこで、図１において、有機ＥＬ素子４９
の数（１画素当たり複数の有機ＥＬ素子が配置されるこ
とがあるので、ここでは有機ＥＬ素子の数という表現を
用いる）をｍ×ｎ（ｍ，ｎ共に正の整数）とすると、各
ロウ側配線Ｇｉ（ｉ＝１，２，３，…，ｍ）の状態は、
上記アドレス信号線３８のデータをロウデコーダ３２で
デコードすることで設定される。

【０１１２】また、各カラム側配線Ｃｊ（ｉ＝１，２，
３，…，ｍ）の状態は、アドレス信号線３７のデータを
カラムデコーダ３１でデコードすることで設定される。

【０１１３】上記表示基板３０においては、表示部（画
面表示領域）の周辺部分に設けられた上記カラムデコー
ダ３１およびロウデコーダ３２により、カラム側配線Ｃ
ｊおよびロウ側配線Ｇｉに選択信号が供給され、どの画
素Ａｉｊを書き換えるかが制御されている。

【０１１４】画素Ａｉｊを構成するメモリ素子５２は、
上記画素Ａｉｊに対応するロウ側配線Ｇｉの信号および
カラム側配線Ｃｊの信号が選択状態にあり、ロウデコー
ダ３２およびカラムデコーダ３１が予め設定された選択
レベルの電位を印加している間（選択期間）に、上記画
素Ａｉｊに対応するデータ配線Ｄｊからデータ信号が供
給されていれば、カラムデコーダ３１からメモリ素子５
２の内容にアクセス、つまり、上記メモリ素子５２の内
容（状態）を、データ配線Ｄｊから供給されるデータに
書き換えることができる。

【０１１５】また、上記メモリ素子５２は、選択期間以
外の非選択期間中はカラム側配線Ｃｊから切り離され
る。上記メモリ素子５２では、両インバータ５０，５１
がループ状に接続されているので、両インバータ５０，
５１において、ＴＦＴ４２〜４５の導通／非導通状態
は、選択期間が終了して、ＴＦＴ４６，４７が遮断され
ている間（非選択期間中）も維持され、選択期間中に書
き込まれた値（ＯＮまたはＯＦＦ状態）を保持するよう
になっている。

【０１１６】上記構成の表示基板３０において、画素Ａ
ｉｊのメモリ素子５２のデータを更新するには、ロウ側
配線Ｇｉとカラム側配線Ｃｊとを選択状態とし、データ
バッファ３４から書き込みたいデータを出力すればよ
い。以下に、画素Ａｉｊのメモリ素子５２のデータを更
新する場合の動作について、画素Ａ１１のメモリ素子５
２のデータを更新する場合を例に挙げて説明する。

【０１１７】図１に示すように、アドレスバッファ３３
により増幅されたアドレス信号は、アドレス信号線３
６，３７を介して信号“０”がカラムデコーダ３１に入
力される一方、アドレス信号線３６，３８を介して信号
“０”がロウデコーダ３２に入力される。このとき、ロ
ウ側配線Ｇ１とカラム側配線Ｃ１とが選択状態となる。

【０１１８】また、データバッファ３４により増幅され
たデータ信号は、データ信号線３９から、ＴＦＴ４０、
画素Ａ１１のＴＦＴ４６，４７を経て、該画素Ａ１１の
メモリ素子５２に入力され、ここで保持される。

【０１１９】また、画素Ａ１１には、電源３５から電力
が供給されるようになっている。すなわち、電源３５か
らの電流は、画素Ａ１１のＴＦＴ４８を介して有機ＥＬ
素子４９に入力される。このＴＦＴ４８は、画素Ａ１１
のメモリ素子５２によってＯＮ／ＯＦＦが制御されてい
る。なお、他の画素Ａｉｊについても、同様の動作が行
われる。

【０１２０】本実施の形態において、画素Ａｉｊのメモ
リ素子５２では、インバータ５１の入力端が常にインバ
ータ５０の出力端に接続されているが、ＴＦＴ４０，４
６，４７およびデータバッファ３４の出力インピーダン
スはインバータ５０の出力インピーダンスより低いの
で、ロウ側配線Ｇｉとカラム側配線Ｃｊとを選択状態と
し、データバッファ３４から書き込みたいデータを出力
することで、インバータ５１の入力電圧はデータバッフ
ァ３４の出力電圧となり、メモリ素子５２の記憶状態が
書き換えられる。

【０１２１】このとき、画素Ａｉｊとロウ側配線Ｇｉを
共有する画素Ａｉｋ（ｋ＝１，２，３，…，ｎ；ｊ≠
ｋ；ｋは正の整数を示す）、つまり、ロウ側配線Ｇｉと
データ配線Ｄｋ（ｋ＝１，２，３，…，ｎ；ｊ≠ｋ）と
の交差部に設けられた他の画素Ａｉｋでは、ＴＦＴ４７
が導通状態となっているが、カラム側配線Ｃｊが選択状
態にあり、上記画素Ａｉｋに対応するカラム側配線Ｃｋ
（ｋ＝１，２，３，…，ｎ；ｊ≠ｋ）は非選択状態にあ
るので、上記カラム側配線Ｃｋによって制御される、上
記画素Ａｉｋを構成するＴＦＴ４６は非導通状態（遮断
状態）となっている。このため、インバータ５０の出力
がデータ配線Ｄｋ（ｋ＝１，２，３，…，ｎ；ｊ≠ｋ）
へ出力されることはない。

【０１２２】したがって、画素Ａｉｊを書き換える際
に、選択画素である画素Ａｉｊとロウ側配線Ｇｉを共有
する、非選択（書き換え対象外）の画素Ａｉｋのデータ
配線Ｄｋがチャージアップされることがなく、その分、
消費電力を削減することができる。

【０１２３】なお、図１３で示した従来のメモリセル構
成を有する表示装置の場合、画素には、本実施の形態に
かかるＴＦＴ４６が存在しない。このため、画素Ａｉｊ
とロウ側配線Ｇｉを共有する他の画素Ａｉｋでは、画素
Ａｉｋのメモリを構成するインバータ（本願では画素Ａ
ｉｋを構成するインバータ５０，５１）の出力がそのま
まデータ配線Ｄｋへ出力されてしまう。

【０１２４】したがって、画素Ａｉｊを書き換える際
に、選択画素である画素Ａｉｊとロウ側配線Ｇｉを共有
する、非選択の画素Ａｉｋのデータ配線Ｄｋがチャージ
アップされてしまい、その分、消費電力が増える。

【０１２５】このように、本実施の形態によれば、選択
画素である画素Ａｉｊとロウ側配線Ｇｉを共有する非選
択の画素Ａｉｋにおけるメモリ素子５２とデータ配線Ｄ
ｋとを非導通状態とすることができ、データ配線Ｄｋが
チャージアップされることがなく、その分、消費電力を
削減することができる。

【０１２６】なお、本実施の形態では、電気光学素子を
有機ＥＬ素子としたＥＬディスプレイを例に挙げて説明
したが、本発明はこれに限定されるものではなく、上記
電気光学素子としては、液晶素子やＦＥＤ素子等、従来
公知の種々の電気光学素子を用いることができる。

【０１２７】また、有機ＥＬ素子にはメモリ性がないこ
とから、本実施の形態では、図１に示す表示基板３０に
おいて、有機ＥＬ素子４９にメモリ素子５２を別途付加
した構成としたが、強誘電性液晶のようなメモリ性のあ
る電気光学素子では、このようなメモリ素子を用いずと
も、同様の効果が期待できる。

【０１２８】〔実施の形態２〕本発明の他の実施の形態
について、図５に基づいて説明すれば、以下の通りであ
る。なお、本実施の形態において、実施の形態１におけ
る構成要素と同一の機能を有する構成要素については、
同一の符号を付記し、その説明を省略する。本実施の形
態では、主に、前記実施の形態１との相違点について説
明するものとする。

【０１２９】実施の形態１では、図１に示すようにデー
タ配線Ｄｊがカラム側配線Ｃｊと並行して設けられてい
る場合を例に挙げて説明したが、本発明は、これに限定
されるものではなく、図５に示すように、データ配線Ｄ
ｉ（ｉ＝１，２，…ｍ）がロウ側配線Ｇｉ（ｉ＝１，
２，…ｍ）と並行して設けられている場合にも適用する
ことができる。そこで、本実施の形態では、データ配線
Ｄｉがロウ側配線Ｇｉと並行して設けられている場合に
ついて説明する。

【０１３０】図５は、本実施の形態にかかる表示装置の
システム構成図であり、該表示装置が有する表示基板６
０の回路構成を示している。

【０１３１】図５に示す表示基板６０は、データ配線Ｄ
ｉ（ｉ＝１，２，…ｍ）がロウ側配線Ｇｉ（ｉ＝１，
２，…ｍ）と並行して設けられた構成を有する。また、
有機ＥＬ素子５４は、該有機ＥＬ素子５４を駆動する、
電気光学素子（有機ＥＬ素子）駆動用のスイッチ素子で
あるＴＦＴ５３における電源３５側に接続されている。
また、図５に示す表示基板６０は、データ配線Ｄｉおよ
びデータ信号線３９と接続されたＴＦＴ５５（第６のス
イッチ素子）を備えている。

【０１３２】すなわち、本実施の形態における表示基板
６０は、前記実施の形態１における表示基板３０におい
て、カラム側配線Ｃｊと並行して設けられたデータ配線
Ｄｊ、有機ＥＬ素子４９、ＴＦＴ４０，４８に代えて、
ロウ側配線Ｇｉと並行して設けられたデータ配線Ｄｉ、
有機ＥＬ素子５４、ＴＦＴ５５，５３を備えている。

【０１３３】本実施の形態において用いられる有機ＥＬ
素子５４の積層構成は、上記表示基板６０の構成から、
ガラス基板１の上に、陰極３、有機多層膜４、陽極２
が、この順に配された構成となる。また、有機多層膜４
は、上記陰極３上に、電子輸送層８、発光層７、正孔輸
送層６、正孔注入層（または陽極バッファ層）５がこの
順で積層された構成となる。

【０１３４】上記ＴＦＴ５３は、ＧＮＤ配線と有機ＥＬ
素子５４との間に設けられている。本実施の形態では、
有機ＥＬ素子５４が、ガラス基板１の上に陰極３、有機
多層膜４、陽極２の順に形成された構成を有しているこ
とから、ＴＦＴ５３のドレイン電極は接地ライン（ＧＮ
Ｄ）に接続され、ソース電極は、電源ライン４１に接続
された有機ＥＬ素子５４に接続されている。上記ＴＦＴ
５３のゲート電極はメモリ素子５２に接続されている。

【０１３５】また、本実施の形態において、上記データ
配線Ｄｉは、ゲート電極がロウ側配線Ｇｉと接続された
ＴＦＴ５５のドレイン電極と接続されている。上記ＴＦ
Ｔ５５のソース電極はデータ信号線３９と接続されてい
る。上記ＴＦＴ５５は、前記実施の形態１におけるＴＦ
Ｔ４０同様、その導通／遮断、つまり、導通・非導通の
状態が制御され、不要なデータ配線Ｄｉをチャージアッ
プしないようになっている。

【０１３６】また、本実施の形態においても、上記画素
Ａｉｊを構成するＴＦＴ４６（第１のスイッチ素子）お
よびＴＦＴ４７（第２のスイッチ素子）のソース電極
は、データ配線（本実施の形態においてはデータ配線Ｄ
ｉ）に接続され、ＴＦＴ４６のゲート電極はカラム側配
線Ｃｊに接続され、ＴＦＴ４７のゲート電極はロウ側配
線Ｇｉと接続されているが、本実施の形態では、上記デ
ータ配線Ｄｉがロウ側配線Ｇｉと並行して設けられてい
ることから、上記ＴＦＴ４６のソース電極は、ＴＦＴ４
７のドレイン電極に接続され、上記ＴＦＴ４６のドレイ
ン電極がメモリ素子５２に接続されている。

【０１３７】本実施の形態において、上記した以外の構
成は、前記実施の形態１に示す表示基板３０の構成と同
じであるため、本実施の形態では、それら構成の説明並
びに動作説明については省略するが、本実施の形態にお
いても、上記データ配線Ｄｉと、ＴＦＴ４７と、ＴＦＴ
４６と、メモリ素子５２とは、直列に接続された構成を
有し、カラム側配線Ｃｊとロウ側配線Ｇｉとが共に選択
状態である場合のみ、上記ＴＦＴ４７，４６が導通して
カラム側配線Ｃｊとメモリ素子５２との間が導通状態と
なる。

【０１３８】このため、上記表示基板６０においても、
選択されていないメモリ素子５２では、カラム側配線Ｃ
ｊとメモリ素子５２との間がオープン状態となり、メモ
リ素子５２からの出力により、データ配線Ｄｉがチャー
ジアップされることがなく、その分、低省電力化するこ
とができるようになっている。

【０１３９】〔実施の形態３〕本発明の他の実施の形態
について、図６および図７に基づいて説明すれば、以下
の通りである。なお、本実施の形態において、実施の形
態１または２における構成要素と同一の機能を有する構
成要素については、同一の符号を付記し、その説明を省
略する。本実施の形態では、主に、前記実施の形態１お
よび２との相違点について説明するものとする。

【０１４０】実施の形態１および２では、電気光学素子
としての有機ＥＬ素子とメモリ素子とが１対１対応する
場合を例に挙げて説明したが、本発明は、これに限定さ
れるものではなく、電気光学素子とメモリ素子（第１の
メモリ素子）とが１対ｎ対応、つまり、電気光学素子１
つに対し、メモリ素子が複数対応する場合にも適用する
ことができる。そこで、本実施の形態では、電気光学素
子としての有機ＥＬ素子とメモリ素子とが１対ｎ対応す
る例として、有機ＥＬ素子とメモリ素子とが、１対２の
割合で対応する場合を例に挙げて説明する。

【０１４１】図６は、本実施の形態にかかる表示装置の
システム構成図であり、該表示装置が有する表示基板７
０の回路構成を示している。

【０１４２】図６に示す表示基板７０は、互いに平行に
配された複数のカラム側配線Ｃｊと、上記各カラム側配
線Ｃｊとそれぞれ略直交（交差）するように配された複
数のロウ側配線Ｇｉと、上記各ロウ側配線Ｇｉとそれぞ
れ略直交（交差）するように配された、データ配線Ｄｊ
Ｂ１，ＤｊＢ２（以下、総称してデータ配線ＤｊＢｘ
（ｊ＝１，２，３…ｎ、ｘ＝１，２；ｎは正の整数を示
す）と記す場合もある）からなる複数のデータ配線Ｄｊ
とを有し、ロウ側配線Ｇｉとカラム側配線Ｃｊとの交差
部にそれぞれ画素Ａｉｊが配置され、各画素Ａｉｊ毎
に、上記カラム側配線Ｃｊまたはロウ側配線Ｇｉによっ
て制御されるＴＦＴ７７〜８０と、表示部（画面表示領
域）における画素メモリとしてのメモリ素子７５，７６
（第１のメモリ素子）と、電気光学素子としての有機Ｅ
Ｌ素子４９と、該有機ＥＬ素子４９を駆動するためのＴ
ＦＴ４８とが配された構成を有している。

【０１４３】上記メモリ素子７５は、ＣＭＯＳ構造のイ
ンバータ７１，７２をループ状に接続して構成される２
段インバータ構成を有するＳＲＡＭであり、前記実施の
形態１および２に示すメモリ素子５２と同様な構成を有
している。同様に、上記メモリ素子７６は、ＣＭＯＳ構
造のインバータ７３，７４をループ状に接続して構成さ
れる２段インバータ構成を有するＳＲＡＭであり、前記
実施の形態１および２に示すメモリ素子５２と同様な構
成を有している。

【０１４４】上記画素Ａｉｊを構成するＴＦＴ７７〜８
０は、ＴＦＴ７７（第２のスイッチ素子）とＴＦＴ７８
（第１のスイッチ素子）とが上記メモリ素子７５と対応
し、ＴＦＴ７９（第２のスイッチ素子）とＴＦＴ８０
（第１のスイッチ素子）とがメモリ素子７６と対応して
いる。

【０１４５】上記メモリ素子７５に対応して設けられた
ＴＦＴ７７，７８のうち、上記ＴＦＴ７７は、そのソー
ス電極がデータ配線ＤｊＢ１に、ドレイン電極が、ＴＦ
Ｔ７８に、ゲート電極がロウ側配線Ｇｉに接続され、上
記画素Ａｉｊに対応するロウ側配線Ｇｉによって、その
導通／遮断、つまり、導通・非導通の状態が、制御され
るようになっている。

【０１４６】また、上記ＴＦＴ７８は、そのソース電極
が、ＴＦＴ７７に、ドレイン電極がメモリ素子７５に、
ゲート電極がカラム側配線Ｃｊに接続され、上記画素Ａ
ｉｊに対応するカラム側配線Ｃｊによって、その導通／
遮断、つまり、導通・非導通の状態が、制御されるよう
になっている。

【０１４７】さらに、上記メモリ素子７６に対応して設
けられたＴＦＴ７９，８０のうち、上記ＴＦＴ７９は、
そのソース電極がデータ配線ＤｊＢ２に、ドレイン電極
が、ＴＦＴ８０に、ゲート電極がロウ側配線Ｇｉに接続
され、上記画素Ａｉｊに対応するロウ側配線Ｇｉによっ
て、その導通／遮断、つまり、導通・非導通の状態が、
制御されるようになっている。

【０１４８】また、上記ＴＦＴ８０は、そのソース電極
がＴＦＴ７９に、ドレイン電極がメモリ素子７６に、ゲ
ート電極がカラム側配線Ｃｊに接続され、上記画素Ａｉ
ｊに対応するカラム側配線Ｃｊによって、その導通／遮
断、つまり、導通・非導通の状態が、制御されるように
なっている。

【０１４９】さらに、上記データ配線ＤｊＢ２は、ゲー
ト電極がカラム側配線Ｃｊと接続されたＴＦＴ８２（第
６のスイッチ素子）と接続されている。また、上記デー
タ配線ＤｊＢ１は、ゲート電極がカラム側配線Ｃｊと接
続されたＴＦＴ８１（第６のスイッチ素子）と接続され
ている。上記ＴＦＴ８１のソース電極は、データバッフ
ァ３４に接続されたデータ信号線８３と接続され、ドレ
イン電極は、上記データ配線ＤｊＢ１に接続されてい
る。また、上記ＴＦＴ８２のソース電極は、データバッ
ファ３４に接続されたデータ信号線８４と接続され、ド
レイン電極は、上記データ配線ＤｊＢ２に接続されてい
る。上記各データ配線ＤｊＢ１，ＤｊＢ２には、データ
バッファ３４からデータ信号線８３，８４を介して、上
記各メモリ素子７５，７６を制御するためのデータ信号
が入力される。上記ＴＦＴ８１，８２は、上記画素Ａｉ
ｊに対応するカラム側配線Ｃｊによって、その導通／遮
断、つまり、導通・非導通の状態が、制御され、不要な
データ配線ＤｊＢ１，ＤｊＢ２をチャージアップしない
ようになっている。

【０１５０】上記表示基板７０においても、上記データ
配線ＤｊＢ１と、ＴＦＴ７７と、ＴＦＴ７８と、メモリ
素子７５とは、直列に接続された構成を有し、カラム側
配線Ｃｊとロウ側配線Ｇｉとが共に選択状態である場合
のみ、上記ＴＦＴ７７，７８が導通してカラム側配線Ｃ
ｊとメモリ素子７５との間が導通状態となる。

【０１５１】また、上記データ配線ＤｊＢ２と、ＴＦＴ
７９と、ＴＦＴ８０と、メモリ素子７６とは、直列に接
続された構成を有し、カラム側配線Ｃｊとロウ側配線Ｇ
ｉとが共に選択状態である場合のみ、上記ＴＦＴ７９，
８０が導通してカラム側配線Ｃｊとメモリ素子７６との
間が導通状態となる。

【０１５２】したがって、本実施の形態においても、画
素Ａｉｊのメモリ素子７５，７６のデータ更新時に、選
択画素である画素Ａｉｊとロウ側配線Ｇｉを共有する、
非選択の画素Ａｉｋでは、カラム側配線Ｃｊが非選択状
態なので、画素Ａｉｋを構成するＴＦＴ７７〜８０は非
導通状態となり、画素Ａｉｋのメモリを構成するメモリ
素子７５，７６のインバータ７２，７４の出力がデータ
配線ＤｋＢｘ（ｋ＝１，２，３，…，ｎ；ｊ≠ｋ、ｘ＝
１，２；ｎは正の整数を示す）へ出力されない点で、前
記実施の形態１および２と同様の効果を得ることができ
る。

【０１５３】また、本実施の形態にかかる上記表示基板
７０は、上記メモリ素子７５，７６と、有機ＥＬ素子４
９とを駆動するためのＴＦＴ４８との間に、ビット制御
配線ＥｉＢ１，ＥｉＢ２（ビット選択線）に接続された
ＴＦＴ８５，８６（スイッチ素子）を備えた構成を有し
ている。上記ＴＦＴ８５は上記メモリ素子７５に対応
し、ＴＦＴ８６はメモリ素子７６に対応して設けられ、
上記ＴＦＴ８５のソース電極は上記メモリ素子７５の出
力端子に、ＴＦＴ８６のソース電極は上記メモリ素子７
６の出力端子に接続されている。また、上記ＴＦＴ８
５，８６のドレイン電極は、それぞれＴＦＴ４８のゲー
ト電極に接続されている。

【０１５４】上記ＴＦＴ８５のゲート電極は、ビット制
御配線ＥｉＢ２（ｉ＝１，２，３，…，ｍ；ｍは正の整
数を示す）と接続されている。上記ＴＦＴ８５のゲート
電極は、ビット制御配線ＥｉＢ１（ｉ＝１，２，３，
…，ｍ；ｍは正の整数を示す）と接続され、ＴＦＴ８６
のゲート電極は、ビット制御配線ＥｉＢ２（ｉ＝１，
２，３，…，ｍ；ｍは正の整数を示す）と接続されてい
る。

【０１５５】本実施の形態では、各ロウ側配線Ｇｉの状
態と上記ビット制御配線ＥｉＢ１，ＥｉＢ２（以下、総
称するときはビット制御配線ＥｉＢｘと記す）の状態と
を設定するために、前記実施の形態１・２に示すロウデ
コーダ３２に代えて、アドレス信号線３８のデータをデ
コードし、かつ、ビット制御配線ＥｉＢｘ（ｉ＝１，
２，３，…，ｍ、ｘ＝１，２；ｍは正の整数を示す）を
制御するコントローラ８７（コントロール回路；第２の
アドレスデコーダ回路）を用いる。なお、本実施の形態
においても、アドレス信号線３７のデコードには、カラ
ム側配線Ｃｊと接続されたカラムデコーダ３１を用いる
ものとする。

【０１５６】これにより、上記表示基板７０において
は、表示部（画面表示領域）の周辺部分に設けられた上
記カラムデコーダ３１およびコントローラ８７により、
カラム側配線Ｃｊおよびロウ側配線Ｇｉに選択信号が供
給され、どの画素Ａｉｊを書き換えるかが制御され、ま
た、有機ＥＬ素子４９毎に、多階調表示が行われる。

【０１５７】次に、上記画素Ａｉｊのメモリ素子７５，
７６の読み書きのタイミングを制御する上記各配線のタ
イミングを図７に示す。

【０１５８】図７は、上記表示装置におけるデータ配線
ＤｊＢｘ、ロウ側配線Ｇｉ、カラム側配線Ｃｊ、ビット
制御配線ＥｉＢ１，ＥｉＢ２の波形図であり、電圧ＶＳ
を選択状態、電圧Ｖ０を非選択状態の電圧とする。

【０１５９】本実施の形態では、図７に示すように、ロ
ウ側配線Ｇｉとカラム側配線Ｃｊとが共に選択状態ＶＳ
である時間ｔ１の期間に、各メモリ素子７５，７６のデ
ータが書き込まれる。すなわち、データ配線ＤｊＢｘの
データのうち、メモリ素子７５にはｂｉｔ１（１ｂｉｔ
目のデータ）が、メモリ素子７６にはｂｉｔ２（２ｂｉ
ｔ目のデータ）が記憶される。

【０１６０】また、この時間ｔ１とは非同期に、メモリ
素子７５，７６からデータを読み出すため、ビット制御
配線ＥｉＢ１とビット制御配線ＥｉＢ２とが、時間ｔ
０，２ｔ０として示すように、そのビット（ｂｉｔ）の
重みである１：２の時間幅で選択状態ＶＳとなる動作が
繰り返され、メモリ素子７５，７６から必要なデータが
読み出され、ＴＦＴ４８のゲート電極に供給される。

【０１６１】このように本実施の形態によれば、電気光
学素子毎、つまり、本実施の形態では有機ＥＬ素子４９
毎に多階調表示を行う表示装置においても、画素Ａｉｊ
を書き換える際に、選択画素である画素Ａｉｊとロウ側
配線Ｇｉを共有する、非選択の画素Ａｉｋのメモリ素子
７５，７６と、画素Ａｉｋのデータ配線Ｄｋとを非導通
状態とすることができ、非選択の画素Ａｉｋのデータ配
線Ｄｋがチャージアップされることがなく、その分、消
費電力を削減することができる。

【０１６２】なお、上記説明では有機ＥＬ素子とメモリ
素子とが１対２の割合で対応する場合を例に挙げて説明
したが、本発明はこれに限定されるものではない。例え
ば、本実施の形態において、有機ＥＬ素子とメモリ素子
とが１：３以上の割合で対応する場合には、例えば、図
６に示す、ＴＦＴ７７，７８，８５、インバータ７１，
７２、およびデータ配線ＤｊＢｘを組み合わせたもの
を、対応するメモリ素子の数に対応する数だけ用意し、
図７で示した読み出し動作を行うに際し、各メモリ素子
のビット制御配線ＥｉＢｘの選択時間幅をビットの重み
に合わせて１：２：４：…と設定すればよいことは言う
までもない。

【０１６３】なお、本実施の形態では、電気光学素子１
つに対し、メモリ素子が複数対応する場合において、メ
モリ素子毎に第１および第２のスイッチ素子が対応する
場合について説明したが、本発明は、これに限定される
ものではなく、電気光学素子とメモリ素子とが１対ｎ対
応する場合、電気光学素子毎に第１および第２のスイッ
チ素子を対応して設ける構成としてもよい。

【０１６４】これは、各電気光学素子毎に１ｂｉｔ（ビ
ット）の階調表示を行う場合と、本実施の形態にて示し
たように、各電気光学素子毎に多ｂｉｔの階調表示を行
う場合があるからであり、また、多ｂｉｔの階調表示を
行う場合でも、一本のカラム側配線Ｃｊ当たり何ｂｉｔ
のメモリ素子を対応させるかが選択できるためである。

【０１６５】なお、本発明では、１つの電気光学素子が
１画素（または１ドット）に対応する場合と、複数の電
気光学素子が１画素（または１ドット）に対応する場合
があるので、画素毎ではなく、電気光学素子毎としてい
る。

【０１６６】〔実施の形態４〕本発明の他の実施の形態
について、図８および図９に基づいて説明すれば、以下
の通りである。なお、本実施の形態において、実施の形
態１ないし３における構成要素と同一の機能を有する構
成要素については、同一の符号を付記し、その説明を省
略する。本実施の形態では、主に、前記実施の形態１な
いし３との相違点について説明するものとする。

【０１６７】前記実施の形態３では、電気光学素子１つ
に対し、メモリ素子（第１のメモリ素子）を複数対応さ
せて多階調表示を行うに際し、メモリ素子毎に第１およ
び第２のスイッチ素子が対応する場合を例に挙げて説明
した。

【０１６８】しかしながら、前記実施の形態３に記載の
表示基板７０では、メモリ素子の数に応じて、多階調化
に必要なデータ配線ＤｊＢｘ（データ配線Ｄｊ）の数
（ｊ×ｘ）が増える。そこで、本実施の形態では、電気
光学素子としての有機ＥＬ素子とメモリ素子（第１のメ
モリ素子）とが１対ｎ対応する例として、有機ＥＬ素子
とメモリ素子とが、１対２の割合で対応する場合を例に
挙げて、データ配線Ｄｊの数を増加させることなく多階
調表示を行う方法について説明する。

【０１６９】図８は、本実施の形態にかかる表示装置の
システム構成図であり、該表示装置が有する表示基板９
０の回路構成を示している。

【０１７０】図８に示す表示基板９０は、互いに平行に
配された複数のカラム側配線Ｃｊと、上記各カラム側配
線Ｃｊとそれぞれ略直交（交差）するように配された複
数のロウ側配線Ｇｉと、上記各ロウ側配線Ｇｉとそれぞ
れ略直交（交差）するように配された複数のデータ配線
Ｄｊとを有し、ロウ側配線Ｇｉとカラム側配線Ｃｊとの
交差部（本実施の形態では、ロウ側配線Ｇｉとデータ配
線Ｄｊとの交差部でもある）にそれぞれ画素Ａｉｊが配
置され、各画素Ａｉｊ毎に、上記カラム側配線Ｃｊまた
はロウ側配線Ｇｉによって制御されるＴＦＴ４６，４７
と、表示部（画面表示領域）における画素メモリとして
のメモリ素子９５，９６（第１のメモリ素子）と、電気
光学素子としての有機ＥＬ素子４９と、該有機ＥＬ素子
４９を駆動するためのＴＦＴ４８とが配された構成を有
している。

【０１７１】上記メモリ素子９５は、ＣＭＯＳ構造のイ
ンバータ９１，９２をループ状に接続して構成される２
段インバータ構成を有するＳＲＡＭであり、前記実施の
形態１および２に示すメモリ素子５２と同様な構成を有
している。同様に、上記メモリ素子９６は、ＣＭＯＳ構
造のインバータ９３，９４をループ状に接続して構成さ
れる２段インバータ構成を有するＳＲＡＭであり、前記
実施の形態１および２に示すメモリ素子５２と同様な構
成を有している。

【０１７２】また、本実施の形態では、上記ＴＦＴ４
６，４７と、メモリ素子９５，９６との間に、各メモリ
素子毎に１つのＴＦＴ９７，９８（第３のスイッチ素
子）が接続された構成を有している。

【０１７３】すなわち、本実施の形態では、第１および
第２のスイッチ素子と複数のメモリ素子との間に、各メ
モリ素子毎に１個の第３のスイッチ素子を配し、カラム
側配線Ｃｊに供給されたデータ信号に対応するメモリ素
子に対応する上記第３のスイッチ素子を導通状態とする
ことで、１本のデータ配線Ｄｊ当たり、複数のメモリ素
子を対応させることができ、データ配線Ｄｊの数を増加
させることなく多階調表示を行うことができる。これに
より、本実施の形態では、電気光学素子１つに対し、メ
モリ素子が複数対応する場合において、電気光学素子毎
に第１および第２のスイッチ素子を対応して設ける構成
とすることができ、電気光学素子毎に多階調表示を行う
ことができる。

【０１７４】上記画素Ａｉｊを構成するＴＦＴ９７，９
８は、ＴＦＴ９７が、メモリ素子９５と対応し、ＴＦＴ
９８がメモリ素子９６と対応している。すなわち、上記
ＴＦＴ９７，９８は、そのドレイン電極が、それぞれ対
応するメモリ素子９５，９６に接続されている。

【０１７５】また、上記ＴＦＴ９７，９８は、そのソー
ス電極が、それぞれ有機ＥＬ素子４９駆動用のＴＦＴ４
８のゲート電極に接続されている。このＴＦＴ４８のド
レイン電極は有機ＥＬ素子４９に接続されている。

【０１７６】また、上記ＴＦＴ４７のゲート端子はロウ
側配線Ｇｉに接続され、ＴＦＴ４６のゲート電極はカラ
ム側配線Ｃｊに接続され、ＴＦＴ４６のソース電極はデ
ータ配線Ｄｊへ接続されている。さらに、データ配線Ｄ
ｊはＴＦＴ４０と接続され、そのＴＦＴ４０のゲート電
極はカラム側配線Ｃｊと接続されている。

【０１７７】したがって、上記表示基板９０において
も、上記データ配線Ｄｊと、ＴＦＴ４６と、ＴＦＴ４７
と、メモリ素子９５とは、直列に接続された構成を有
し、カラム側配線Ｃｊとロウ側配線Ｇｉとが共に選択状
態である場合のみ、上記ＴＦＴ４６，４７が導通してカ
ラム側配線Ｃｊとメモリ素子９５との間が導通状態とな
る。

【０１７８】また、上記データ配線Ｄｊと、ＴＦＴ４６
と、ＴＦＴ４７と、メモリ素子９６とは、直列に接続さ
れた構成を有し、カラム側配線Ｃｊとロウ側配線Ｇｉと
が共に選択状態である場合のみ、上記ＴＦＴ４６，４７
が導通してカラム側配線Ｃｊとメモリ素子９６との間が
導通状態となる。

【０１７９】このため、本実施の形態においても、画素
Ａｉｊのメモリ素子９５，９６のデータ更新時に、選択
画素である画素Ａｉｊとロウ側配線Ｇｉを共有する、非
選択の画素Ａｉｋでは、カラム側配線Ｃｊが非選択状態
なので、画素Ａｉｋを構成するＴＦＴ４６は非導通状態
となり、画素Ａｉｋのメモリを構成するメモリ素子９
５，９６のインバータ９１，９３の出力がデータ配線Ｄ
ｊへ出力されることがない。

【０１８０】なお、上記ＴＦＴ９７のゲート電極は、ビ
ット制御配線ＥｉＢ１と接続され、ＴＦＴ９８のゲート
電極は、ビット制御配線ＥｉＢ２と接続されている。

【０１８１】本実施の形態では、各ロウ側配線Ｇｉの状
態とビット制御配線ＥｉＢｘ（ビット制御配線ＥｉＢ
１，ＥｉＢ２）の状態とを設定するために、アドレス信
号線３８のデータをデコードし、かつ、ビット制御配線
ＥｉＢｘを制御するコントローラ９９（コントロール回
路；第２のアドレスデコーダ回路）を使用し、アドレス
信号線３７のデコードには、カラム側配線Ｃｊと接続さ
れたカラムデコーダ３１を使用した。

【０１８２】これにより、上記表示基板９０において
は、表示部（画面表示領域）の周辺部分に設けられた上
記カラムデコーダ３１およびコントローラ９９により、
カラム側配線Ｃｊおよびロウ側配線Ｇｉに選択信号が供
給され、どの画素Ａｉｊを書き換えるかが制御される。

【０１８３】次に、上記画素Ａｉｊのメモリ素子９５，
９６の読み書きのタイミングを制御する上記各配線のタ
イミングを図９に示す。

【０１８４】図９は、上記表示装置におけるデータ配線
Ｄｊ、ロウ側配線Ｇｉ、カラム側配線Ｃｊ、ビット制御
配線ＥｉＢ１，ＥｉＢ２の波形図であり、電圧ＶＳを選
択状態、電圧Ｖ０を非選択状態の電圧とする。

【０１８５】本実施の形態では、図９に示すように、ロ
ウ側配線Ｇｉとカラム側配線Ｃｊとが共に選択状態ＶＳ
である時間ｔ１の期間に、各メモリ素子９５，９６のデ
ータが書き込まれる。すなわち、データ配線Ｄｊのデー
タがｂｉｔ１（第１ビット目のデータ）のとき、ビット
制御配線ＥｉＢ１が選択されている間、メモリ素子９５
にｂｉｔ１が記録され、データ配線Ｄｊのデータがｂｉ
ｔ２（第２ビット目のデータ）のとき、ビット制御配線
ＥｉＢ２が選択されている間、メモリ素子９６にｂｉｔ
２が記録される。

【０１８６】また、この時間ｔ１とは非同期に、メモリ
素子９５，９６からデータを読み出すため、ビット制御
配線ＥｉＢ１とビット制御配線ＥｉＢ２とが、時間ｔ
０，２ｔ０として示すように、そのビット（ｂｉｔ）の
重みである１：２の時間幅で選択状態ＶＳとなる動作が
繰り返され、メモリ素子９５，９６から必要なデータが
読み出され、ＴＦＴ４８のゲート電極に供給される。

【０１８７】なお、この繰り返し周期とは非同期にデー
タ書き込み時間ｔ１が発生するので、図９に示すよう
に、ロウ側配線Ｇｉが選択状態とっている間、ビット制
御配線ＥｉＢ１，ＥｉＢ２はデータ配線Ｄｊに出力され
たデータにしたがって選択される。

【０１８８】このように本実施の形態によれば、電気光
学素子毎、つまり、本実施の形態では有機ＥＬ素子４９
毎に多階調表示を行う表示装置においても、画素Ａｉｊ
を書き換える際に、選択画素である画素Ａｉｊとロウ側
配線Ｇｉを共有する、非選択の画素Ａｉｋのメモリ素子
９５，９６と、画素Ａｉｋのデータ配線Ｄｋとを非導通
状態とすることができるので、非選択の画素Ａｉｋのデ
ータ配線Ｄｋがチャージアップされることがなく、その
分、消費電力を削減することができる。

【０１８９】また、本実施の形態によれば、データ配線
Ｄｊの数を、実施の形態１における１ｂｉｔメモリ構成
と同じにできるので、必要な配線数を減らし、その分、
ＴＦＴを配置したり、開口率を上げることができる。

【０１９０】なお、本実施の形態においても、上記説明
では有機ＥＬ素子とメモリ素子とが１対２の割合で対応
する場合を例に挙げて説明したが、本発明はこれに限定
されるものではない。例えば、本実施の形態において、
有機ＥＬ素子とメモリ素子とが１：３以上の割合で対応
する場合には、例えば、図８に示す、ＴＦＴ９７および
インバータ９１，９２を組み合わせたものを、対応する
メモリ素子の数に対応する数だけ用意し、図９で示した
読み出し動作を行うに際し、各メモリ素子のビット制御
配線ＥｉＢｘの選択時間幅をビットの重みに合わせて
１：２：４：…と設定すればよいことは言うまでもな
い。

【０１９１】〔実施の形態５〕本発明の他の実施の形態
について、図１０および図１１に基づいて説明すれば、
以下の通りである。なお、本実施の形態において、実施
の形態１ないし４における構成要素と同一の機能を有す
る構成要素については、同一の符号を付記し、その説明
を省略する。本実施の形態では、主に、前記実施の形態
１ないし４との相違点、特に、前記実施の形態４との相
違点について説明するものとする。

【０１９２】前記実施の形態１ないし４では、カラム側
配線Ｃｊに選択信号を供給する手段としてアドレスデコ
ーダ回路を用いた場合を例に挙げて説明した。

【０１９３】しかしながら、本発明はこれに限定される
ものではなく、アドレスデコーダ回路を用いずにカラム
側配線Ｃｊに選択信号を供給することも可能であり、例
えば、前記カラムデコーダ３１に代えて、ＲＡＭを用い
て表示基板を構成することも可能である。

【０１９４】そこで、本実施の形態では、図１１に示す
メモリセルアレイ構造を有するＲＡＭ（メモリセルアレ
イ）を用いてカラム側配線Ｃｊに選択信号を供給する方
法について説明する。

【０１９５】図１０は、本実施の形態にかかる表示装置
のシステム構成図であり、該表示装置が有する表示基板
１００の回路構成を示している。

【０１９６】図１０に示す表示基板１００は、前記実施
の形態４に示す表示基板９０において、カラム側配線Ｃ
ｊの駆動に、アドレス・データバッファ１０３に接続さ
れたアドレス信号線１０４に接続されたＲＡＭ１０１
（メモリセルアレイ）を用いると共に、ロウ側配線Ｇｉ
の駆動に、上記アドレス信号線１０４とは非同期式の信
号線１０７およびビット制御配線ＥｉＢｘ（つまり、ビ
ット制御配線ＥｉＢ１，ＥｉＢ２）を制御するコントロ
ーラ１０２（コントロール回路；第２のアドレスデコー
ダ回路）を用いた構成を有している。

【０１９７】すなわち、本実施の形態にかかる表示装置
に用いられる上記表示基板１００は、図８に示す表示基
板９０において、アドレスバッファ３３、データバッフ
ァ３４、カラムデコーダ３１、コントローラ９９に代え
て、アドレス・データバッファ１０３、ＲＡＭ１０１、
コントローラ１０２を備えた構成を有している。

【０１９８】これにより、本実施の形態では、上記コン
トローラ１０２によって選択信号が供給（つまり、選択
出力が導出）されて、上記画素Ａｉｊに対応するロウ側
配線Ｇｉの信号が選択状態にあり、コントローラ１０２
が予め設定された選択レベルの電位を印加している間
（選択期間）に、上記画素Ａｉｊに対応するカラム側配
線Ｃｊが選択状態にあり、ＲＡＭ１０１からデータ配線
Ｄｊにデータ信号が供給されていれば、メモリ素子９
５，９６の内容（状態）を、データ配線Ｄｊから供給さ
れるデータに書き換えることができる。

【０１９９】つまり、本実施の形態にかかる表示装置で
は、例えば該表示装置に設けられた図示しないＣＰＵ
（中央処理ユニット）から表示すべきデータを上記表示
基板１００上のＲＡＭ１０１に記録し、このＲＡＭ１０
１内のデータを、コントローラ１０２の指示によって定
期的に読み出し、各画素Ａｉｊ内に形成されるメモリ素
子９５，９６に記録する。そして、このメモリ素子９
５，９６に記録されているデータにしたがって電気光学
素子に電圧が与えられることで、各画素Ａｉｊ毎に記憶
保持動作が行われる。なお、このＲＡＭ１０１内のデー
タの読み出しは、アドレス信号線１０４のロウ側アドレ
スを参照しながら出力してもよい。

【０２００】また、本実施の形態においても、上記メモ
リ素子９５，９６は、選択期間以外の非選択期間中はデ
ータ配線Ｄｊから切り離されるが、インバータ９１〜９
４により、選択期間中に書き込まれた値は保持されてい
る。

【０２０１】なお、このようにアドレスデコーダ回路を
用いずにカラム側配線Ｃｊに選択信号を供給するに際
し、ＲＡＭ１０１、つまり、表示部外（画面表示領域
外）のメモリセルアレイから１ライン分のデータ（画素
に表示すべきデータ）を画素Ａｉｊのメモリ素子９５，
９６に転送する場合、上記ＲＡＭ１０１自体が、アドレ
ス信号線とデータ信号線とを有し、このアドレス信号線
の一部とカラム側配線との間に第１のアドレスデコーダ
回路を有すると共にこのアドレス信号線の他の一部とロ
ウ側配線との間に第２のアドレスデコーダ回路を有し、
カラム側配線とロウ側配線との交差部にメモリセルを有
し、各メモリセル毎に、第１および第２のスイッチ素子
とメモリ素子とを備えたメモリセル構造を有しているこ
とが好ましい。

【０２０２】そこで、以下に、上記構成を有する、表示
部外メモリとしての本実施の形態にかかるＲＡＭ１０１
（メモリセルアレイ）の構成の詳細について図１１に基
づいて説明する。図１１は、本実施の形態にかかる表示
基板１００における、ＲＡＭ１０１のシステム構成図で
ある。

【０２０３】つまり、本実施の形態にかかる表示装置に
おける表示基板１００は、表示部にメモリ（メモリ機
能）を有すると共に、表示部外にも、上記メモリセルア
レイ（メモリ）によるメモリ機能を有する、メモリ一体
型の表示基板を有する表示装置である。

【０２０４】本実施の形態にかかる上記ＲＡＭ１０１
は、図１１に示すように、互いに平行に配された複数の
カラム側配線Ｃｊ’（ｊ＝１，２，３…ｎ；ｎは正の整
数を示す；第４の配線）と、上記各カラム側配線Ｃｊ’
とそれぞれ略直交（交差）するように配された複数のロ
ウ側配線Ｇｉ’（ｉ＝１，２，３…ｍ；ｍは正の整数を
示す；第５の配線）と、上記各ロウ側配線Ｇｉ’とそれ
ぞれ略直交（交差）するように配された、データ配線Ｄ
ｊＢ１’，ＤｊＢ２’（以下、総称するときはデータ配
線ＤｊＢｘ’（ｊ＝１，２，３…ｎ、ｘ＝１，２；ｎは
正の整数を示す）と記す場合もある）からなる複数のデ
ータ配線Ｄｊ’（第６の配線）とを有し、ロウ側配線Ｇ
ｉ’とカラム側配線Ｃｊ’との交差部（本実施の形態で
は、ロウ側配線Ｇｉ’とデータ配線ＤｊＢ１’，ＤｊＢ
２’（データ配線ＤｊＢｘ’）の交差部でもある）にそ
れぞれメモリセルＭｉｊ（ｉ＝１，２，３，…，ｍ、ｊ
＝１，２，３，…，ｎ）が配置され、各メモリセルＭｉ
ｊ毎に、上記カラム側配線Ｃｊ’またはロウ側配線Ｇ
ｉ’によって制御されるＴＦＴ１１３〜１１６と、表示
部外（画像表示領域外）における画像メモリとしてのメ
モリ素子１１１，１１２（第２のメモリ素子）とが配さ
れた構成を有している。

【０２０５】上記メモリ素子１１１，１１２は、表示部
（画像表示領域）における画素メモリとしての、図１０
に示すメモリ素子９５，９６（第１のメモリ素子）に転
送する、画素に表示すべきデータを記憶するためのメモ
リ素子であり、該メモリ素子１１１，１１２としては、
例えば揮発性のコンデンサが用いられる。

【０２０６】上記メモリセルＭｉｊを構成するＴＦＴ１
１３〜１１６は、ＴＦＴ１１３（第５のスイッチ素子）
とＴＦＴ１１４（第４のスイッチ素子）とが上記メモリ
素子１１１と対応し、ＴＦＴ１１５（第５のスイッチ素
子）とＴＦＴ１１６（第４のスイッチ素子）とがメモリ
素子１１２と対応している。

【０２０７】上記ＴＦＴ１１３，１１５は、ソース電極
がデータ配線ＤｊＢ１’，ＤｊＢ２’に接続され、ゲー
ト電極がロウ側配線Ｇｉ’に接続されている。また、こ
のＴＦＴ１１３，１１５のドレイン電極は、ゲート電極
がカラム側配線Ｃｊ’と接続されているＴＦＴ１１４，
１１６と接続されている。これらＴＦＴ１１４，１１６
は、ソース電極が上記ＴＦＴ１１３，１１５と接続さ
れ、ドレイン電極が、メモリ素子１１１，１１２と接続
されている。

【０２０８】さらに、上記データ配線ＤｊＢ１’，Ｄｊ
Ｂ２’は、ゲート電極がカラム側配線Ｃｊ’と接続され
ているＴＦＴ１１７，１１８（第４のスイッチ素子と同
様に機能する第８のスイッチ素子）と接続されている。
これらＴＦＴ１１７，１１８のソース電極は、データバ
ッファ１３４に接続されたデータ信号線１３５，１３６
と接続され、ドレイン電極は、上記データ配線ＤｊＢ
１’，ＤｊＢ２’に接続されている。上記各データ配線
ＤｊＢ１’，ＤｊＢ２’には、データバッファ１３４か
らデータ信号線１３５，１３６を介して、上記各メモリ
素子１１１，１１２を制御するためのデータ信号が入力
されるようになっており、その導通／遮断、つまり、導
通・非導通の状態が制御されることで、不要なデータ配
線ＤｊＢ１’，ＤｊＢ２’をチャージアップしないよう
になっている。

【０２０９】つまり、上記ＴＦＴ１１３，１１４，１１
５，１１６は、前記実施の形態３において図６に示すＴ
ＦＴ７７，７８，７９，８０に相当、つまり、同様の構
成を有し、これらＴＦＴ７７，７８，７９，８０と同様
に機能する。また、上記ＴＦＴ１１７，１１８は、前記
実施の形態３において図６に示すＴＦＴ８１，８２に相
当し、これらＴＦＴ８１，８２と同様に機能する。

【０２１０】したがって、上記ＲＡＭ１０１において
も、上記データ配線ＤｊＢ１’と、ＴＦＴ１１３と、Ｔ
ＦＴ１１４と、メモリ素子１１１とは、直列に接続され
た構成を有し、カラム側配線Ｃｊ’とロウ側配線Ｇｉ’
とが共に選択状態である場合のみ、上記ＴＦＴ１１３，
１１４が導通してカラム側配線Ｃｊ’とメモリ素子１１
１との間が導通状態となる。

【０２１１】また、上記データ配線ＤｊＢ２’と、ＴＦ
Ｔ１１５と、ＴＦＴ１１６と、メモリ素子１１２とは、
直列に接続された構成を有し、カラム側配線Ｃｊ’とロ
ウ側配線Ｇｉ’とが共に選択状態である場合のみ、上記
ＴＦＴ１１５，１１６が導通してカラム側配線Ｃｊ’と
メモリ素子１１２との間が導通状態となる。

【０２１２】したがって、本実施の形態においても、メ
モリセルＭｉｊのデータ、すなわち、メモリセルＭｉｊ
におけるメモリ素子１１１，１１２のデータ更新時に、
選択メモリセルである書き換え対象のメモリセルＭｉｊ
とロウ側配線Ｇｉ’を共有する、書き換え対象外（非選
択）のメモリセルＭｉｋ（ｊ≠ｋ）では、カラム側配線
Ｃｊ’が非選択状態なので、メモリセルＭｉｋを構成す
るＴＦＴ１１３〜１１６は非導通状態となり、メモリ素
子１１１，１１２の出力がデータ配線ＤｋＢｘ’（ｋ＝
１，２，３，…，ｎ；ｊ≠ｋ、ｘ＝１，２；ｋは正の整
数を示す）へ出力されない。

【０２１３】このように本実施の形態によれば、図１１
に示すようなメモリセルアレイでも、メモリセルＭｉｊ
のデータを書き換える際に、選択メモリセルであるメモ
リセルＭｉｊとロウ側配線Ｇｉ’を共有する、非選択の
メモリセルＭｉｋ（ｊ≠ｋ）のメモリ素子１１１，１１
２と、メモリセルＭｉｋのデータ配線ＤｋＢｘ’とを非
導通状態とすることができ、非選択のメモリセルＭｉｋ
のデータ配線Ｄｋ（データ配線ＤｋＢｘ’）がチャージ
アップまたはチャージダウンされることがなく、その
分、消費電力を削減することができる。

【０２１４】また、上記メモリ素子１１１，１１２は、
ゲート電極が、カラム側配線Ｃｊ’と略直交（交差）す
る方向に設けられたビット制御配線ＥｉＢ１’，ＥｉＢ
２’（以下、総称するときはビット制御配線ＥｉＢｘ’
（ｉ＝１，２，３…ｍ、ｘ＝１，２；ｍは正の整数を示
す）と記す場合もある；第７の配線）に接続され、これ
らビット制御配線ＥｉＢｘ’により制御されるＴＦＴ１
１９，１２０（第７のスイッチ素子）に接続されてい
る。

【０２１５】上記ＴＦＴ１１９は上記メモリ素子１１１
に対応し、ＴＦＴ１２０はメモリ素子１１２に対応して
設けられ、上記ＴＦＴ１１９のソース電極は上記メモリ
素子１１１に、ＴＦＴ１２０のソース電極は上記メモリ
素子１１２に接続されている。また、上記ＴＦＴ１１
９，１２０ドレイン電極は、ロウ側配線Ｇｉ’と略直交
（交差）するように配された配線Ｈｊ（ｊ＝１，２，
３，…，ｎ；ｎは正の整数を示す（第８の配線））にそ
れぞれ接続されている。なお、この配線Ｈｊは、バッフ
ァ１２８を介して、図１０に示す表示基板１００に設け
られたＴＦＴ４０のソース電極に接続されている。

【０２１６】また、本実施の形態にかかる上記ＲＡＭ１
０１は、データを記録する上記メモリ素子１１１，１１
２の他に、変移データを記録することで、各メモリセル
Ｍｉｊのデータの読み書き、つまり、上記メモリ素子１
１１，１１２におけるデータの読み書きと同期して状態
が書き換えられるメモリ素子１２１（第３のメモリ素
子）を有している。該メモリ素子１２１としては、例え
ばコンデンサが用いられる。

【０２１７】上記メモリ素子１２１は、ゲート電極が、
カラム側配線Ｃｊ’と略直交（交差）する方向に設けら
れた変移データ制御配線ＥｉＦ（ｉ＝１，２，３，…，
ｍ（第７の配線））と接続され、該変移データ制御配線
ＥｉＦにより制御されるＴＦＴ１２４（第７のスイッチ
素子）のソース電極に接続されると共に、ゲート電極が
カラム側配線Ｃｊ’に接続されたＴＦＴ１２２（スイッ
チ素子）のドレイン電極に接続されている。

【０２１８】また、上記ＴＦＴ１２２は、そのソース電
極が、ゲート電極がロウ側配線Ｇｉ’に接続されたＴＦ
Ｔ１２３（スイッチ素子）のドレイン電極に接続されて
いる。

【０２１９】一方、上記ＴＦＴ１２３のソース電極は、
変移データ配線ＤｊＦ（ｊ＝１，２，３，…，ｎ；ｎは
正の整数を示す；第８の配線）と接続されている。

【０２２０】また、上記ＴＦＴ１２４（スイッチ素子）
のソース電極は上記メモリ素子１２１に接続され、ドレ
イン電極は、ロウ側配線Ｇｉ’と略直交（交差）するよ
うに配された配線Ｆｊ（ｊ＝１，２，３，…，ｎ；ｎは
正の整数を示す）に接続されている。なお、この配線Ｆ
ｊは、バッファ１２８を介して、図１０に示す表示基板
１００に設けられたカラム側配線Ｃｊ（第１の配線）に
接続されている。

【０２２１】これにより、上記ＲＡＭ１０１において
は、ロウ側配線Ｇｉ’とカラム側配線Ｃｊ’とが選択さ
れ、メモリセルＭｉｊのメモリ素子１１１，１１２ヘデ
ータが書き込まれる際、同じロウ側配線Ｇｉ’とカラム
側配線Ｃｊ’とに接続されたＴＦＴ１２２とＴＦＴ１２
３とにより、メモリ素子１２１へ変移データ配線ＤｊＦ
のデータが書き込まれる。なお、この変移データ配線Ｄ
ｊＦは、常時「データが書き換えられた」状態を示す電
位としておく。

【０２２２】また、このＲＡＭ１０１においては、コン
デンサ、つまり、メモリ素子１１１，１１２，１２１の
データを破壊的に読み出すことで、メモリセルＭｉｊか
らデータを読み出した後、メモリ素子１２１のデータを
「データが書き換えられていない」状態へ戻すものとす
る。

【０２２３】これにより、本実施の形態にかかる表示基
板１００においては、カラム側配線Ｃｊに選択信号を供
給するに際し、アドレスデコーダ回路を用いない構成に
おいて、表示部外（画面表示領域外）のメモリセルＭｉ
ｊから１ライン分のデータ（画素に表示すべきデータ）
を画素Ａｉｊのメモリ素子９５，９６に転送させるに際
し、どの画素を書き換えるべきかを知ることができる。

【０２２４】つまり、表示部におけるカラム側配線Ｃｊ
とロウ側配線Ｇｉとに選択信号を供給する手段として
は、前記したように、アドレスデコーダ回路を用いる構
成と、アドレスデコーダ回路を用いない構成とがある。

【０２２５】すなわち、図示しないＣＰＵ等から、アド
レス信号とデータ信号と書き込み命令とを受け取れば、
そのアドレス信号に対応する画素Ａｉｊのメモリ状態が
変化したものと考え、そのアドレス信号に対応する画素
Ａｉｊのメモリ状態は書き換えてよい。

【０２２６】しかしながら、画素に配置したメモリ（本
実施の形態ではメモリ素子９５，９６）を書き換えるに
は、データ配線（データ配線Ｄｊ）の浮遊容量の問題で
データ転送速度が追いつかないなどの問題があるので、
表示部外のメモリを用い、ある程度データをまとめて、
画素メモリ（本実施の形態ではメモリ素子９５，９６）
ヘ転送させる構成をとる方がよい。また、表示部外のメ
モリの方が大きさも小さいので、浮遊容量が少なく、頻
繁に書き換えても消費電力のロスが少ないのでよい。

【０２２７】本実施の形態によれば、上記ＲＡＭ１０１
が、画素Ａｉｊに表示すべきデータを記憶するメモリ素
子１１１，１１２に加えて、該メモリ素子１１１，１１
２におけるデータの読み書きと同期して状態が書き換え
られるメモリ素子１２１を有していることで、画素Ａｉ
ｊに表示すべきデータと共に、画素メモリ（本実施の形
態においてはメモリ素子９５，９６）を書き換えるか否
かを示すデータを、画素Ａｉｊのカラム側配線Ｃｊに転
送することができる。このため、どの画素を書き換える
べきであるかを知ることができる。

【０２２８】特に、本実施の形態に示すように画素メモ
リの他に画像メモリを持った表示基板では、この画像メ
モリを図示しないＣＰＵ等からのアドレスとデータと書
き込み命令で書き込むので、どの画素に対応したデータ
が書き換えられたかを示す変移データを表示データと共
に画像メモリに蓄えることができる。また、画像メモリ
からデータを読み出した後で、その画素に対応する変移
データを「データが書き換えられていない」状態へ戻す
ことができる。

【０２２９】従って、この画像メモリからデータを読み
込んで、そのデータを画素メモリヘ転送する際、この変
移データが「データが書き換えられていない」ことを示
す画素では、カラム側（データ側）配線へ表示データを
出力しなければよい。

【０２３０】つまり、例えば、上記メモリ素子１１１，
１１２が、図示しない外部のＣＰＵなどにより書き換え
られたかを知るために、上記メモリ素子１１１，１１２
に外部からデータ信号が入力されると、上記メモリ素子
１２１に、上記メモリ素子１１１，１１２に外部からデ
ータ信号が入力されたという事実を、「変化あり」デー
タとして記録し、上記メモリ素子１２１に、この「変化
あり」データが記録されているときにのみ、上記メモリ
素子１１１，１１２にに入力されたデータ信号を、デー
タ配線ＤｊＢｘ（データ配線Ｄｊ）に転送することで、
「変化なし」に対応するデータ配線ＤｊＢｘ（データ配
線Ｄｊ）、つまり、上記メモリ素子１１１，１１２に外
部からデータ信号が入力されたことを示すデータ（「変
化あり」データ）が記録されていないメモリ素子１２１
に対応するデータ配線ＤｊＢｘ（データ配線Ｄｊ）にデ
ータを転送する必要がないので、その分、低消費電力化
を図ることができる。

【０２３１】このように、画素外にＲＡＭ（本実施の形
態においてはＲＡＭ１０１）を有する構成でも、カラム
側（データ側）の配線、本実施の形態においては例えば
上記データ配線Ｄｊに、不必要な表示データを出力しな
いことで、低消費電力化を図ることができる。

【０２３２】上記した構成は、実施の形態の１〜５に示
したメモリ一体型表示装置だけでなく、前記従来のメモ
リ一体型表示装置にも適用することができ、前記従来の
メモリ一体型表示装置に適用した場合にも同様に低消費
電力化効果を得ることができる。

【０２３３】なお、この場合でも、前記したように、Ｔ
ＦＴ１１３〜１１６を用いて、カラム側配線Ｃｊ’とメ
モリ素子１１１，１１２との間がオープン状態となるよ
うにすれば、メモリ素子１１１，１１２からの出力によ
りデータ配線ＤｊＢ１’，ＤｊＢ２’のチャージアップ
が避けられるので、該ＲＡＭ１０１、並びに、該ＲＡＭ
１０１を搭載した表示基板１００の低消費電力化が実現
できる。

【０２３４】なお、本実施の形態においては、上記各デ
ータは、前記したように、それぞれ、対応する配線Ｈ
ｊ，Ｆｊ、バッファ１２８、並びに、第６のスイッチン
グ素子であるＴＦＴ４０を介して、表示部のデータ配線
Ｄｊ、カラム側配線Ｃｊに転送される。

【０２３５】以下に、画素Ａｉｊのメモリ素子９５，９
６のデータを更新する場合の動作について、画素Ａ１１
のメモリ素子９５，９６のデータを更新する場合を例に
挙げて説明する。

【０２３６】図１０に示すように、アドレス・データバ
ッファ１０３により増幅されたアドレス信号は、アドレ
ス信号線１０４を介してＲＡＭ１０１にデータ書き込み
用アドレスとして入力される。

【０２３７】上記ＲＡＭ１０１には別にコントローラ１
０２からの制御信号が信号線１０７を介してデータ読み
出し用アドレスとして入力される。上記ＲＡＭ１０１か
らデータ配線Ｄ１に出力された１ｂｉｔ目のデータ信号
は、ＴＦＴ４０、画素Ａ１１のＴＦＴ４６，４７，９７
を経て、該画素Ａ１１のメモリ素子９５に入力され、こ
こで保持される一方、さらにＴＦＴ９８を介して２ｂｉ
ｔ目のデータがメモリ素子９６に入力されて保持され
る。

【０２３８】上記ＴＦＴ４０，４６はＲＡＭ１０１から
カラム側配線Ｃ１に出力された制御信号によってＯＮ／
ＯＦＦ制御され、ＴＦＴ９７，９８は、コントローラ１
０２から出力されるビット制御配線Ｅ１Ｂ１，Ｅ１Ｂ２
によってそれぞれＯＮ／ＯＦＦ制御されている。

【０２３９】また、画素Ａ１１には、電源３５から電力
が供給されるようになっている。すなわち、電源３５か
らの電気信号は、画素Ａ１１のＴＦＴ４８を介して有機
ＥＬ素子４９に入力される。このＴＦＴ４８は、メモリ
素子９５，９６から出力されたデータ信号によってＯＮ
／ＯＦＦが制御されている。なお、他の画素Ａｉｊにお
いても同様の駆動制御が行われる。

【０２４０】次に、メモリセルＭｉｊのメモリ素子１１
１，１１２のデータを更新する場合の動作について、メ
モリセルＭ１１のメモリ素子１１１，１１２のデータを
更新する場合を例に挙げて説明する。

【０２４１】アドレスバッファ１３０により増幅された
データ書き込み用アドレス信号はアドレス信号線１３
１，１３２を介してカラムデコーダ１２６に入力される
一方、アドレス信号線１３１，１３３を介してロウデコ
ーダ１２７に入力される。また、ロウリーダ１２９に
は、信号線１０７を介して制御信号がデータ読み出し用
アドレス信号として入力される。

【０２４２】また、データバッファ１３４により増幅さ
れたデータ信号は、データ信号線１３５〜１３７を介し
てメモリセルＭ１１に入力される。メモリセルＭ１１に
入力されたデータ信号は、メモリ素子１１１，１１２，
１２１に蓄積される。

【０２４３】すなわち、メモリ素子１１１には、データ
信号線１３５からの１ｂｉｔ目のデータ信号がＴＦＴ１
１７，１１３，１１４を介して電荷として蓄積される。

【０２４４】メモリ素子１１２には、データ信号線１３
６からの２ｂｉｔ目のデータ信号が、ＴＦＴ１１８，１
１５，１１６を介して電荷として蓄積される。

【０２４５】メモリ素子１２１には、データ信号線１３
７からの変化を示すデータ信号がＴＦＴ１２５，１２
３，１２２を介して電荷として蓄積される。

【０２４６】上記ＴＦＴ１１７はカラムデコーダ１２６
からカラム側配線Ｃ１’に出力される制御信号によって
ＯＮ／ＯＦＦが制御される。なお、このカラム側配線Ｃ
１’に出力された制御信号は上記ＴＦＴ１１４，１１
６，１２２，１１７，１１８，１２５のＯＮ／ＯＦＦを
制御するようになっている。

【０２４７】上記メモリ素子１１１に蓄積された電荷
は、ＴＦＴ１１９を介してバッファ１２８に接続された
配線Ｈ１に出力される。このＴＦＴ１１９は、ロウリー
ダ１２９からビット制御配線Ｅ１Ｂ１’に出力される制
御信号によってＯＮ／ＯＦＦされる。

【０２４８】上記メモリ素子１１２に蓄積された電荷
は、ＴＦＴ１２０を介してバッファ１２８に接続された
配線Ｈ１に出力される。このＴＦＴ１２０は、ロウリー
ダ１２９からビット制御配線Ｅ１Ｂ２’に出力される制
御信号によってＯＮ／ＯＦＦが制御される。

【０２４９】上記メモリ素子１２１に蓄積された電荷
は、ＴＦＴ１２４を介してバッファ１２８に接続された
配線Ｆ１に出力される。このＴＦＴ１２４はロウリーダ
１２９から変移データ制御配線Ｅ１Ｆに出力される制御
信号によりＯＮ／ＯＦＦが制御される。

【０２５０】次に、上記メモリセルＭｉｊのメモリ素子
１１１，１１２，１２１の読み書きのタイミングを制御
する上記各配線のタイミングを図１２に示す。

【０２５１】図１２は、上記ＲＡＭ１０１におけるデー
タ配線ＤｊＢｘ’、ロウ側配線Ｇｉ’、カラム側配線Ｃ
ｊ’、ビット制御配線ＥｉＢ１’，ＥｉＢ２’、変移デ
ータ制御配線ＥｉＦ、配線Ｈｊ，Ｆｊの波形図であり、
電圧ＶＳを選択状態、電圧Ｖ０を非選択状態の電圧とす
る。

【０２５２】上記メモリセルＭｉｊ、つまり、メモリセ
ルＭｉｊにおけるメモリ素子１１１，１１２，１２１
は、図１２に示すように、ロウ側配線Ｇｉ’の電位とカ
ラム側配線Ｃｊ’の電位とが共に選択状態ＶＳである時
間ｔ１の期間に書き込まれる。また、メモリセルＭｉｊ
は、ビット制御配線ＥｉＢｘ’や変移データ制御配線Ｅ
ｉＦの電位が選択状態ＶＳとなる時間ｔ２の期間に読み
出される。

【０２５３】なお、本実施の形態では、上記メモリセル
Ｍｉｊのメモリ素子１１１，１１２，１２１を揮発性の
コンデンサ（揮発性メモリ）で構成していることから、
メモリセルＭｉｊからデータを一度読み出すと、上記メ
モリ素子１１１，１１２，１２１は、「データが書き換
えられていない」状態を示すＧＮＤ電位となる。

【０２５４】本実施の形態では、このように構成したＲ
ＡＭ１０１を、該ＲＡＭ１０１における配線Ｈｊをバッ
ファ１２８を通して表示基板１００におけるＴＦＴ４０
のソース電極へ繋ぎ、配線Ｆｊをバッファ１２８を通し
て上記ＴＦＴ４０，４６のゲート電極に繋ぐ。

【０２５５】このように構成すると、画素Ａｉｊに表示
すべきデータと共に、画素メモリ（本実施の形態におい
てはメモリ素子９５，９６）を書き換えるか否かを示す
データ（変移データ）を、画素Ａｉｊのデータ配線Ｄ
ｊ、カラム側配線Ｃｊに転送することができる。このた
め、ＲＡＭ１０１のメモリセルＭｉｊのうち、書き換え
られたメモリセルＭｉｊに対応する画素Ａｉｊを書き換
えるときのみ、該画素Ａｉｊのカラム側配線Ｃｊが選択
状態となるので、書き換える必要のない画素Ａｉｋに対
応するデータ配線Ｄｋはチャージアップまたはチャージ
ダウンされることがなく、その分、消費電力を削減する
ことができる。

【０２５６】また、図１２において、ビット制御配線Ｅ
ｉＢ１’，ＥｉＢ２’の波形図に示す、画素メモリ（こ
の場合はメモリ素子１１１，１１２）ヘデータを書き込
むための時間（選択状態の時間）を、ロウ側配線Ｇｉ’
およびカラム側配線Ｃｊ’の波形図に示す１アドレス期
間（選択状態の時間）より長く取ることができる。

【０２５７】これにより、上記メモリセルＭｉｊでのメ
モリ書き込み時間が図１２のｔ１からｔ２に延び、メモ
リ書き込み時間を充分長くとることができる。このた
め、上記メモリセルＭｉｊの各制御信号を低周波化する
ことができるので、その分、消費電力を削減することが
できる。したがって、上記ＲＡＭ１０１を上記表示基板
１００に搭載することで、上記ＲＡＭ１０１を用いた表
示基板１００を備えた表示装置の消費電力を低減するこ
とができる。

【０２５８】また、本実施の形態では、上記ＲＡＭ１０
１のメモリ素子１１１，１１２，１２１として、揮発性
のメモリを用いている。このため、本実施の形態にかか
る表示基板１００は、その表示部外に、揮発性メモリを
もった構成を有している。

【０２５９】これは、本実施の形態では、ビット制御配
線ＥｉＢｘ’や変移データ制御配線ＥｉＦを周期的に選
択状態（ＶＳ）とし、このＲＡＭ１０１の各メモリセル
Ｍｉｊのメモリ素子１１１，１１２に蓄えられたデータ
を、ＳＲＡＭからなる、図１０に示す表示基板１００に
おける各画素Ａｉｊのメモリ素子９５，９６へ転送する
ため、上記ＲＡＭ１０１におけるメモリ素子１１１，１
１２は、スタティックメモリ構成を持った不揮発性メモ
リである必要がないためである。

【０２６０】このようにＲＡＭ１０１のメモリ素子とし
て揮発性メモリを使用することで、前記実施の形態１に
おいて図２に示すスタティックメモリ回路が、図１１に
おいて、メモリ素子１１，１１２，１２１の構成として
示すようにコンデンサ一個で済み、回路規模を小さくす
ることができる。

【０２６１】なお、本実施の形態では、上記ＲＡＭ１０
１から周期的にデータを読み出す周期（メモリセルＭｉ
ｊを読み出してから、同じメモリセルＭｉｊを再度読み
出す迄の周期）をＴＲとし、ＲＡＭ１０１の各メモリ素
子１１１，１１２，１２１のデータ保持時間をＴＨとす
ると、ＴＲ＜ＴＨと設定している。

【０２６２】また、上記ＲＡＭ１０１の各メモリ素子１
１１，１１２，１２１、特に変移データを記録するメモ
リ素子１２１は、充分長い時間が経った後では、「デー
タが書き換えられていない」状態を示すＧＮＤ電位とな
る。

【０２６３】このように制御することで、上記ＲＡＭ１
０１として、ＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）構成を有する図１１に示すＲＡＭ１０１
を使うことができる。一般に、同一容量のＳＲＡＭの方
がＤＲＡＭより回路サイズが大きくなることで判るよう
に、本実施の形態によれば図１１に示すＲＡＭ１０１と
して、ＳＲＡＭではなくＤＲＡＭを用いることが可能と
なるので、必要な回路規模が小さくすることができる。

【０２６４】本実施の形態では、上記したように、表示
部外に有する揮発性メモリ（上記メモリ素子１１１，１
１２，１２１）のデータ保持時間を、１画面分のデータ
を表示部外の揮発性メモリ（上記メモリ素子１１１，１
１２，１２１）から、表示部内の不揮発性メモリ（メモ
リ素子９５，９６）ヘ転送させるのに必要な時間以上に
保っている。この構成において、揮発性メモリの揮発後
の状態が、上記変移データが「データが書き換えられて
いない」状態と一致させておけば、表示部外の揮発性メ
モリのデータが揮発しても、表示部のメモリヘ与える影
響はない。

【０２６５】また、本実施の形態によれば、図１２にお
いてビット制御配線ＥｉＢ１’，ＥｉＢ２’、変移デー
タ制御配線ＥｉＦ、配線Ｈｊ，Ｆｊの波形図に示すよう
に、ロウ側配線Ｇｉ’を共有するメモリセル単位でデー
タを読み出すので、図１０のビット制御配線ＥｉＢｘが
データの書き込みに使われる頻度が減り、その影響で起
こる階調エラーを最小階調レベル以下に抑え込むことが
可能である。

【０２６６】つまり、図８または図１０に示す画素メモ
リ構成を用いる場合、カラムデコーダ（アドレスデコー
ド回路; 図8 においてはカラムデコーダ３１）を用いた
場合は、図９においてビット制御配線ＥｉＢ１，ＥｉＢ
２の波形図に示すように、ロウ側配線Ｇｉが選択状態と
なる度に、ビット制御配線ＥｉＢｘ（ビット制御配線Ｅ
ｉＢ１，ＥｉＢ２）が選択されてしまうので、動画像で
はやや不正確な階調表示となってしまう。

【０２６７】すなわち、図９では、本来、ビット制御配
線ＥｉＢ１，ＥｉＢ２の選択期間比率は１：２とならな
けばならないが、時間ｔ１では、その比率は１：１とな
る。したがって、時間ｔ１が発生する度に、本来表示す
べき階調重み１：２からのズレが発生する。

【０２６８】しかしながら、図９において、時間ｔ１で
起こるズレ、すなわち階調エラーは、図１２においては
発生しない。また、図１０に示す表示装置においても、
各ロウ側配線Ｇｉ毎に時間ｔ１が発生する頻度が（１ラ
インまとめて転送することで）低下するので、エラーが
少なくなる。

【０２６９】本実施の形態によれば、上記ＲＡＭ１０１
を用いた場合、図１０の電気光学素子（この場合は有機
ＥＬ素子４９）のロウ側配線Ｇｉの数をｍ本とした場
合、ｍが６４以上であれば、図１２において時間ｔ２の
比率は１／６４未満となり、６４階調表示時において、
その階調エラーを最小階調レベル以下に押さえることが
できる。したがって、本実施の形態では、上記カラムデ
コーダ３１に代えてＲＡＭ１０１を用いることにより、
上記のような問題を避けることができ、より正確な階調
表示を行うことができる。

【０２７０】以上のように、本発明にかかるメモリ一体
型表示基板は、例えば、第１の方向に配列された第１の
配線と、第１の配線と交差する方向に配列された第２の
配線と、上記第１または第２の配線と交差する方向に配
列された第３の配線を有し、前記第１の配線と第２の配
線の交差部（例えば、上記第３の配線が第２の配線と交
差する場合は、第２の配線と第３の配線との交差部であ
ってもよい）に、前記第１の配線に対応した第１のスイ
ッチ素子と、前記第２の配線に対応した第２のスイッチ
素子とが配された構成を有している。そして、上記第１
の配線と第２の配線の交差部に、上記第１のスイッチ素
子と第２のスイッチ素子の他に、電気光学素子とメモリ
素子、またはメモリ性を持った電気光学素子が配置され
ている。

【０２７１】また、上記メモリ一体型表示基板は、上記
第３の配線と上記第１のスイッチ素子と第２のスイッチ
素子と上記メモリ素子またはメモリ性を持った電気光学
素子とが直列に接続された構成を有している。この場
合、上記第３の配線には、第６のスイッチ素子が接続さ
れていることが好ましい。また、上記第６のスイッチ素
子の導通・非導通状態を制御する配線と、上記第１のス
イッチ素子または上記第２のスイッチ素子の導通・非導
通状態を制御する配線が、電気的に同期した配線である
ことが好ましい。

【０２７２】さらに、上記メモリ一体型表示基板は、電
気光学素子１つに対し、上記メモリ素子が複数対応して
いることが好ましい。また、上記電気光学素子と上記メ
モリ素子の間に、第３のスイッチ素子が接続されている
ことが好ましい。

【０２７３】また、上記メモリ一体型表示基板は、アド
レス信号線とデータ信号線とを有し、前記アドレス信号
線の一部と上記第１の配線との間に第１のアドレスデコ
ーダ回路を、前記アドレス信号線の他と上記第２の配線
との間に第２のアドレスデコーダ回路を配置した構成を
有していてもよく、上記第１の配線と第２の配線の交差
部（上記第２の配線と第３の配線との交差部）に配置さ
れたメモリ素子の他に、アドレス信号線とデータ信号線
とそれらアドレス信号線とデータ信号線とに接続された
メモリセルアレイを有し、例えば、前記メモリセルアレ
イと第１の配線とが直接的または第６のスイッチ素子を
通して間接的に接続されている構成であってもよい。

【０２７４】また、上記メモリセルアレイは、アドレス
信号線とデータ信号線とを有し、前記アドレス信号線の
一部と第４の配線との間に第１のアドレスデコーダ回路
を、前記アドレス信号線と第５の配線との間に第２のア
ドレスデコーダ回路を配置し、前記第４の配線と第５の
配線の交差部にメモリセルを配置したメモリセルアレイ
であって、各メモリセル毎に、各メモリセルのデータ読
み書きと同期して状態が書き換えられる第３のメモリ素
子（メモリ）を有している構成であってもよい。

【０２７５】さらに、上記メモリセルアレイは、上記第
４の配線と交差する方向に第７の配線（例えばビット制
御配線、変移データ制御配線）を有し、上記第５の配線
と交差する方向に第８の配線（例えばロウ側配線と略直
交（交差）するように配された配線、変移データ配線）
を有し、上記各メモリセルと第３のメモリ素子と上記第
８の配線とが、上記第７の配線により制御される第７の
スイッチ素子（例えばＴＦＴ）を経由して接続されてい
る構成であってもよい。

【０２７６】また、本発明の表示基板は、第１の方向に
配列された第３の配線と、第３の配線と交差する方向に
配列された第２の配線と、前記第２の配線と第３の配線
の交差部に、前記第２の配線に対応した第２のスイッチ
素子と、前記第１のスイッチ素子の他に、電気光学素子
およびメモリ素子、またはメモリ性を有する電気光学素
子が配置され、前記第３の配線と上記メモリセルとの間
に、前記第３のメモリ素子から読み出されたデータによ
り導通・非導通状態が制御される第６のスイッチが配置
れている構成であってもよい。

【０２７７】さらに、第１の方向に配列された第３の配
線と、第３の配線と交差する方向に配列された第２の配
線とを有し、前記第２の配線と第３の配線との交差部
に、前記第２の配線に対応した第２のスイッチ素子と、
メモリ素子および電気光学素子、またはメモリ性を持っ
た電気光学素子とが配置され、前記メモリ素子またはメ
モリ性を有する電気光学素子とは別にメモリセルアレイ
を有し、前記第３の配線と前記メモリセルアレイのメモ
リセルとが、直接的またはスイッチ素子を通して間接的
に接続され、前記メモリ素子が不揮発性メモリであり、
前記メモリセルアレイのメモリセルが揮発性メモリであ
る構成であってもよい。

【０２７８】また、本発明の表示基板は、前記メモリセ
ルのデータを定期的に前記メモリ素子へ転送する構成で
あってもよい。また、入力されたアドレスを参照しなが
ら前記メモリセルのデータを前記メモリ素子へ転送する
構成であってもよい。

【０２７９】本発明は、上記した各構成に限定されるも
のではなく、例えば実施の形態１〜５に記載した各構成
を、適宜組み合わせて用いることができる。

【０２８０】

【発明の効果】本発明にかかるメモリ一体型表示基板
は、以上のように、１方向に配列された複数の第１の配
線と、上記第１の配線のそれぞれと交差する複数の第２
の配線と、上記第１の配線と第２の配線との交差位置毎
に少なくとも１つずつ設けられた、電気光学素子および
第１のメモリ素子、またはメモリ性を有する電気光学素
子と、上記各第１のメモリ素子またはメモリ性を有する
電気光学素子を制御するためのデータ信号が入力される
複数の第３の配線と、上記第１の配線と第２の配線との
交差位置毎に少なくとも１つずつ設けられ、上記第１の
配線の選択／非選択によって導通／非導通が制御される
第１のスイッチ素子と、上記第１の配線と第２の配線と
の交差位置毎に少なくとも１つずつ設けられ、上記第２
の配線の選択／非選択によって導通／非導通が制御され
る第２のスイッチ素子とを備え、上記第１の配線と第２
の配線との交差位置毎に、上記第３の配線と、第１およ
び第２のスイッチ素子と、第１のメモリ素子またはメモ
リ性を有する電気光学素子とが、直列に接続されている
構成である。

【０２８１】それゆえ、第１の配線と第２の配線とが共
に選択状態となった、第１のメモリ素子またはメモリ性
を有する電気光学素子のみ、上記第３の配線と上記第１
のメモリ素子またはメモリ性を有する電気光学素子との
間が導通状態となる。このため、選択されていない、第
１のメモリ素子またはメモリ性を有する電気光学素子で
は、上記第３の配線と第１のメモリ素子またはメモリ性
を有する電気光学素子との間が遮断状態（オープン状
態）となり、上記第１のメモリ素子またはメモリ性を有
する電気光学素子からの出力により上記第３の配線がチ
ャージアップされることがなくなり、その分、低消費電
力化することができるという効果を奏する。

【０２８２】本発明にかかるメモリ一体型表示基板は、
以上のように、上記電気光学素子１つに対し、上記第１
のメモリ素子が複数設けられ、上記第１のメモリ素子は
それぞれ、導通／非導通の切り替えが可能な第３のスイ
ッチ素子を介して上記第１および第２のスイッチ素子と
接続されている構成である。

【０２８３】それゆえ、第３の配線の数を増加させるこ
となく、電気光学素子毎に多階調表示を行うことができ
る。このため、上記の構成によれば、必要な配線数を抑
え、その分、他の構成要素を配置したり、開口率を向上
させることができるという効果を奏する。

【０２８４】本発明にかかるメモリ一体型表示基板は、
以上のように、上記１方向に配列された複数の第４の配
線と、上記第４の配線のそれぞれと交差する複数の第５
の配線と、上記第４の配線と第５の配線との交差位置毎
に少なくとも１つずつ設けられ、データ信号によって制
御される第２のメモリ素子と、上記第４の配線と第５の
配線との交差位置毎に設けられ、上記第２のメモリ素子
におけるデータの読み書きと同期して状態が書き換えら
れる第３のメモリ素子とを有するメモリセルアレイが、
上記第１の配線と接続されている構成である。

【０２８５】それゆえ、上記第１の配線を介して上記第
１のスイッチ素子を制御することができる。このため、
第２のメモリ素子が書き換えられた画素を書き換えると
きのみ、上記第１の配線および第２の配線が選択状態と
なるので、書き換える必要のない画素に対応する第３の
配線はチャージアップされることがなく、その分、消費
電力を削減することができる。

【０２８６】本発明にかかるメモリ一体型表示基板は、
以上のように、第１の方向に配列された複数の第１の配
線または第２の配線と、上記第１の配線または第２の配
線のそれぞれと交差する複数の第３の配線と、上記第１
の配線または第２の配線と、第３の配線との交差位置毎
に少なくとも１つずつ設けられた電気光学素子および第
１のメモリ素子、またはメモリ性を有する電気光学素子
と、上記第１または第２の配線と接続されたメモリセル
アレイとを有し、上記メモリセルアレイは、第１の方向
に配列された複数の第４の配線と、上記第４の配線のそ
れぞれと交差する複数の第５の配線と、上記第４の配線
と第５の配線との交差位置毎に少なくとも１つずつ設け
られ、データ信号によって制御される第２のメモリ素子
と、上記第４の配線と第５の配線との交差位置毎に設け
られ、上記第２のメモリ素子におけるデータの読み書き
と同期して状態が書き換えられる第３のメモリ素子とを
有し、上記第３のメモリ素子は、上記第２のメモリ素子
に外部からデータ信号が入力されると、上記第２のメモ
リ素子に外部からデータ信号が入力されたことを示すデ
ータを記録し、上記第２のメモリ素子は、該第２のメモ
リ素子に外部からデータ信号が入力されたことを示すデ
ータが上記第３のメモリ素子に記録されているときにの
み、該第２のメモリ素子に入力されたデータ信号を上記
第３の配線に転送する構成である。

【０２８７】それゆえ、第３のメモリ素子に、第２のメ
モリ素子に外部からデータ信号が入力されたことを示す
データ（「変化あり」データ）が記録されていない画素
における第３の配線に、データを転送する必要がない。
このため、上記メモリ一体型表示基板もまた、書き換え
る必要のない画素に対応する第３の配線はチャージアッ
プされることがなく、その分、消費電力を削減すること
ができるという効果を奏する。

【０２８８】また、上記各構成によれば、画素メモリ
（上記第１のメモリ素子）にデータを書き込むための時
間（選択状態の時間）を、ＣＰＵから送られてくる１ア
ドレス期間（選択状態の時間）より長く取ることができ
るので、メモリ書き込み時間を充分長くとることができ
る。このため、上記メモリセルの各制御信号を低周波化
することができるので、その分、消費電力を削減するこ
とができる。したがって、消費電力を低減することがで
きるという効果を奏する。

【０２８９】本発明にかかる上記メモリ一体型表示基板
は、以上のように、上記第１のメモリ素子が不揮発性メ
モリであり、上記第２および第３のメモリ素子が揮発性
メモリである構成である。

【０２９０】上記メモリセルアレイにおける上記第２の
メモリ素子は、該第２のメモリ素子に蓄えられたデータ
を上記第３の配線を介して各画素の第１のメモリに転送
するため、上記第２および第３のメモリ素子は、不揮発
性メモリである必要はない。

【０２９１】それゆえ、上記の構成によれば、上記第２
および第３のメモリ素子に揮発性メモリを使用すること
で、例えば上記第２および第３のメモリ素子を、それぞ
れ、例えばコンデンサ１つずつで構成することができ、
回路規模を小さくすることができるという効果を奏す
る。

【０２９２】本発明にかかる表示装置は、以上のよう
に、本発明にかかる上記メモリ一体型表示基板を備えて
いる構成である。

【０２９３】上記の構成によれば、本発明にかかる表示
装置が上記メモリ一体型表示基板を備えていることで、
上記第１のメモリ素子またはメモリ性を有する電気光学
素子からの出力により上記第３の配線がチャージアップ
されることがなくなる分、低消費電力化することができ
る。この結果、このようなメモリ一体型表示基板を備え
た表示装置の低消費電力化を図ることができるという効
果を奏する。

【０２９４】本発明にかかるメモリセルアレイは、以上
のように、１方向に配列された複数の第４の配線と、上
記第４の配線のそれぞれと交差する複数の第５の配線
と、上記第４の配線と第５の配線との交差位置毎に少な
くとも１つずつ設けられ、データ信号によって制御され
る第２のメモリ素子と、上記第４の配線と第５の配線と
の交差位置毎に設けられ、上記第２のメモリ素子におけ
るデータの読み書きと同期して状態が書き換えられる第
３のメモリ素子とを有することを特徴としている。

【０２９５】それゆえ、上記第２のメモリ素子に書き込
まれたデータを転送するに際し、上記第２のメモリ素子
に書き込まれたデータ、つまり、画素に表示すべきデー
タと共に、画素に表示すべきデータを書き換えるか否か
を示すデータ（変移データ）を転送することができる。
このため、どの画素を書き換えるべきであるかを知るこ
とができ、書き換え対象の画素のみを書き換えることが
できる。このため、省電力化を図ることができるという
効果を奏する。

【０２９６】本発明にかかるメモリセルアレイは、以上
のように、１方向に配列された複数の第４の配線と、上
記第４の配線のそれぞれと交差する複数の第５の配線
と、上記第４の配線と第５の配線との交差位置毎に少な
くとも１つずつ設けられた第２のメモリ素子と、上記各
第２のメモリ素子を制御するためのデータ信号が入力さ
れる複数の第６の配線と、上記第４の配線と第５の配線
との交差位置毎に少なくとも１つずつ設けられ、上記第
４の配線の選択／非選択によって導通／非導通が制御さ
れる第４のスイッチ素子と、上記第４の配線と第５の配
線との交差位置毎に少なくとも１つずつ設けられ、上記
第２の配線の選択／非選択によって導通／非導通が制御
される第５のスイッチ素子とを備え、上記第４の配線と
第５の配線との交差位置毎に、上記第６の配線と、第４
および第５のスイッチ素子と、第２のメモリ素子とが、
直列に接続されている構成を有している。

【０２９７】すなわち、本発明は、前記第１および第２
のスイッチ素子と１つのメモリ素子のみが対応し、電気
光学素子を含まない構成にも適用可能である。つまり、
本発明は、表示基板における画素メモリ構成に限らず、
通常のメモリＩＣセル構成や、表示基板上の表示部外の
メモリセル構成等、メモリセルアレイに適用しても消費
電力を削減することができる。

【０２９８】上記の構成によれば、第４の配線と第５の
配線とが共に選択状態となった、第２のメモリ素子の
み、上記第４の配線と上記第２のメモリ素子との間が導
通状態となる。このため、選択されていない第２のメモ
リ素子では、上記第４の配線と第２のメモリ素子との間
が遮断状態（オープン状態）となり、上記第２のメモリ
素子からの出力により上記第６の配線がチャージアップ
またはチャージダウンされることがなくなり、その分、
低消費電力化することができるいう効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態にかかる表示装置の構成
を示すシステム構成図である。

【図２】上記表示装置におけるメモリ素子のインバータ
回路の構成図である。

【図３】上記表示素子に用いた有機ＥＬ素子の積層構造
を示す概略構成図である。

【図４】（ａ）〜（ｊ）は、上記表示装置に用いたＴＦ
Ｔ基板の製造工程を示す図である。

【図５】本発明の他の実施の形態で用いた表示装置の構
成を示すシステム構成図である。

【図６】本発明のさらに他の実施の形態で用いた表示装
置の構成を示すシステム構成図である。

【図７】図６に示す表示装置における各配線の波形図で
ある。

【図８】本発明のさらに他の実施の形態で用いた表示装
置の構成を示すシステム構成図である。

【図９】図８に示す表示装置における各配線の波形図で
ある。

【図１０】本発明のさらに他の実施の形態で用いた表示
装置の構成を示すシステム構成図である。

【図１１】図１０に示す表示装置で用いたメモルセアレ
イの構成を示すシステム構成図である。

【図１２】図１１に示すメモルセアレイにおける各配線
の波形図である。

【図１３】従来の表示装置の回路構成を示す回路構成図
である。

【図１４】従来の他の表示装置の回路構成を示す回路ブ
ロック図である。

【図１５】図１４に示す画素メモリの回路構成例であ
る。

【図１６】従来の他の表示装置の構成を示すブロック図
である。

【図１７】図１６に示す表示部における画素メモリの回
路構成図である。

【図１８】ＳＲＡＭのメモリ構成を示す回路構成図であ
る。

【符号の説明】

３０ 表示基板（メモリ一体型表示基板） ３１ カラムデコーダ ３２ ロウデコーダ ３６〜３８ アドレス信号線 ３９ データ信号線 ４０ ＴＦＴ（第６のスイッチ素子） ４６ ＴＦＴ（第１のスイッチ素子） ４７ ＴＦＴ（第２のスイッチ素子） ４８ ＴＦＴ（スイッチ素子） ４９ 有機ＥＬ素子（電気光学素子） ５２ メモリ素子（第１のメモリ素子） ５３ ＴＦＴ（スイッチ素子） ５４ 有機ＥＬ素子（電気光学素子） ５５ ＴＦＴ（第６のスイッチ素子） ６０ 表示基板（メモリ一体型表示基板） ７０ 表示基板（メモリ一体型表示基板） ７５，７６ メモリ素子（第１のメモリ素子） ７７ ＴＦＴ（第２のスイッチ素子） ７８ ＴＦＴ（第１のスイッチ素子） ７９ ＴＦＴ（第２のスイッチ素子） ８０ ＴＦＴ（第１のスイッチ素子） ８１，８２ ＴＦＴ（第６のスイッチ素子） ８３，８４ データ信号線 ８５，８６ ＴＦＴ（スイッチ素子） ８７ コントローラ ９０ 表示基板（メモリ一体型表示基板） ９５，９６ メモリ素子（第１のメモリ素子） ９７，９８ ＴＦＴ（第３のスイッチ素子） ９９ コントローラ １００ 表示基板（メモリ一体型表示基板） １０１ ＲＡＭ（メモリセルアレイ） １０２ コントローラ １０４ アドレス信号線 １１１，１１２ メモリ素子（第２のメモリ素子） １１３ ＴＦＴ（第５のスイッチ素子） １１４ ＴＦＴ（第４のスイッチ素子） １１５ ＴＦＴ（第５のスイッチ素子） １１６ ＴＦＴ（第４のスイッチ素子） １１７，１１８ ＴＦＴ（第６のスイッチ素子） １１９，１２０ ＴＦＴ（第７のスイッチ素子） １２１ メモリ素子（第３のメモリ素子） １２２〜１２５ ＴＦＴ（スイッチ素子） １２６ カラムデコーダ １２７ ロウデコーダ １３１〜１３３ アドレス信号線 １３５〜１３７ データ信号線 Ａｉｊ 画素 Ａｉｋ 画素 Ｃｊ カラム側配線（第１の配線） Ｃｊ’ カラム側配線（第４の配線） Ｃｋ カラム側配線（第１の配線） Ｄｉ データ配線（第３の配線） Ｄｊ データ配線（第３の配線） ＤｊＢ１ データ配線（第３の配線） ＤｊＢ１’ データ配線（第６の配線） ＤｊＢ２ データ配線（第３の配線） ＤｊＢ２’ データ配線（第６の配線） ＤｊＢｘ データ配線（第３の配線） ＤｊＢｘ’ データ配線（第６の配線） ＤｊＦ 変移データ配線（第８の配線） Ｄｋ データ配線（第３の配線） ＤｋＢｘ データ配線（第３の配線） ＥｉＢ１ ビット制御配線 ＥｉＢ１’ ビット制御配線（第７の配線） ＥｉＢ２ ビット制御配線 ＥｉＢ２’ ビット制御配線（第７の配線） ＥｉＢｘ ビット制御配線 ＥｉＦ 変移データ制御配線（第７の配線） Ｇｉ ロウ側配線（第２の配線） Ｇｉ’ ロウ側配線（第４の配線） Ｈｊ 配線（第８の配線） Ｆｊ 配線 Ｍｉｊ メモリセル Ｍｉｋ メモリセル

フロントページの続き Ｆターム(参考） 5C006 AF06 AF69 BB16 BC03 BC06 BC12 BF01 BF27 BF33 EB05 FA47 5C080 AA06 AA10 DD26 DD30 JJ02 JJ03 JJ04 JJ06 5C094 AA22 BA03 BA09 BA27 BA49 CA19 EA04 EA07

Claims (8)

【特許請求の範囲】
1. 【請求項１】１方向に配列された複数の第１の配線と、 上記第１の配線のそれぞれと交差する複数の第２の配線
   と、 上記第１の配線と第２の配線との交差位置毎に少なくと
   も１つずつ設けられた、電気光学素子および第１のメモ
   リ素子、またはメモリ性を有する電気光学素子と、 上記各第１のメモリ素子またはメモリ性を有する電気光
   学素子を制御するためのデータ信号が入力される複数の
   第３の配線と、 上記第１の配線と第２の配線との交差位置毎に少なくと
   も１つずつ設けられ、上記第１の配線の選択／非選択に
   よって導通／非導通が制御される第１のスイッチ素子
   と、 上記第１の配線と第２の配線との交差位置毎に少なくと
   も１つずつ設けられ、上記第２の配線の選択／非選択に
   よって導通／非導通が制御される第２のスイッチ素子と
   を備え、 上記第１の配線と第２の配線との交差位置毎に、上記第
   ３の配線と、第１および第２のスイッチ素子と、第１の
   メモリ素子またはメモリ性を有する電気光学素子とが、
   直列に接続されていることを特徴とするメモリ一体型表
   示基板。
2. 【請求項２】上記電気光学素子１つに対し、上記第１の
   メモリ素子が複数設けられ、 上記第１のメモリ素子はそれぞれ、導通／非導通の切り
   替えが可能な第３のスイッチ素子を介して上記第１およ
   び第２のスイッチ素子と接続されていることを特徴とす
   る請求項１記載のメモリ一体型表示基板。
3. 【請求項３】１方向に配列された複数の第４の配線と、 上記第４の配線のそれぞれと交差する複数の第５の配線
   と、 上記第４の配線と第５の配線との交差位置毎に少なくと
   も１つずつ設けられ、データ信号によって制御される第
   ２のメモリ素子と、 上記第４の配線と第５の配線との交差位置毎に設けら
   れ、上記第２のメモリ素子におけるデータの読み書きと
   同期して状態が書き換えられる第３のメモリ素子とを有
   するメモリセルアレイが、 上記第１の配線と接続されていることを特徴とする請求
   項１または２記載のメモリ一体型表示基板。
4. 【請求項４】第１の方向に配列された複数の第１の配線
   または第２の配線と、 上記第１の配線または第２の配線のそれぞれと交差する
   複数の第３の配線と、 上記第１の配線または第２の配線と、第３の配線との交
   差位置毎に少なくとも１つずつ設けられた電気光学素子
   および第１のメモリ素子、またはメモリ性を有する電気
   光学素子と、 上記第１または第２の配線と接続されたメモリセルアレ
   イとを有し、 上記メモリセルアレイは、 第１の方向に配列された複数の第４の配線と、 上記第４の配線のそれぞれと交差する複数の第５の配線
   と、 上記第４の配線と第５の配線との交差位置毎に少なくと
   も１つずつ設けられ、データ信号によって制御される第
   ２のメモリ素子と、 上記第４の配線と第５の配線との交差位置毎に設けら
   れ、上記第２のメモリ素子におけるデータの読み書きと
   同期して状態が書き換えられる第３のメモリ素子とを有
   し、 上記第３のメモリ素子は、上記第２のメモリ素子に外部
   からデータ信号が入力されると、上記第２のメモリ素子
   に外部からデータ信号が入力されたことを示すデータを
   記録し、 上記第２のメモリ素子は、該第２のメモリ素子に外部か
   らデータ信号が入力されたことを示すデータが上記第３
   のメモリ素子に記録されているときにのみ、該第２のメ
   モリ素子に入力されたデータ信号を上記第３の配線に転
   送することを特徴とするメモリ一体型表示基板。
5. 【請求項５】上記第１のメモリ素子が不揮発性メモリで
   あり、上記第２および第３のメモリ素子が揮発性メモリ
   であることを特徴とする請求項３または４記載のメモリ
   一体型表示基板。
6. 【請求項６】請求項１〜５の何れか１項に記載のメモリ
   一体型表示基板を備えていることを特徴とする表示装
   置。
7. 【請求項７】１方向に配列された複数の第４の配線と、 上記第４の配線のそれぞれと交差する複数の第５の配線
   と、 上記第４の配線と第５の配線との交差位置毎に少なくと
   も１つずつ設けられ、データ信号によって制御される第
   ２のメモリ素子と、 上記第４の配線と第５の配線との交差位置毎に設けら
   れ、上記第２のメモリ素子におけるデータの読み書きと
   同期して状態が書き換えられる第３のメモリ素子とを有
   することを特徴とするメモリセルアレイ。
8. 【請求項８】１方向に配列された複数の第４の配線と、 上記第４の配線のそれぞれと交差する複数の第５の配線
   と、 上記第４の配線と第５の配線との交差位置毎に少なくと
   も１つずつ設けられた第２のメモリ素子と、 上記各第２のメモリ素子を制御するためのデータ信号が
   入力される複数の第６の配線と、 上記第４の配線と第５の配線との交差位置毎に少なくと
   も１つずつ設けられ、上記第４の配線の選択／非選択に
   よって導通／非導通が制御される第４のスイッチ素子
   と、 上記第４の配線と第５の配線との交差位置毎に少なくと
   も１つずつ設けられ、上記第２の配線の選択／非選択に
   よって導通／非導通が制御される第５のスイッチ素子と
   を備え、 上記第４の配線と第５の配線との交差位置毎に、上記第
   ６の配線と、第４および第５のスイッチ素子と、第２の
   メモリ素子とが、直列に接続されていることを特徴とす
   るメモリセルアレイ。