JP2002287718A - 表示装置、携帯機器、基板 - Google Patents

Abstract

(57)【要約】 【課題】 時分割階調表示を行う表示装置において、１
回の表示毎に表示走査を行うことなく動画偽輪郭の発生
を抑制する。 【解決手段】 最大階調のデータに対する電圧をメモリ
回路９に保持させ、次に、液晶素子２３に最大以外の階
調のデータに対する電圧を印加し、次に、最大階調のデ
ータに対する電圧をメモリ回路９から液晶素子２３に印
加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素毎にメモリ素
子と発光素子を配置した表示装置、携帯機器、基板に関
するものである。

【０００２】

【従来の技術】近年、液晶ディスプレイに対抗するフラ
ットパネルディスプレイとして有機ＥＬ（Electro Lumi
nescence）ディスプレイが注目され、その表示回路や駆
動方法の開発が盛んに行われている。

【０００３】この有機ＥＬディスプレイの駆動回路・駆
動方法は、大きくパッシブ駆動とアクティブ駆動に分か
れるが、有機ＥＬをアクティブ駆動する場合、画素を駆
動するためのＴＦＴはポリシリコンである必要がある。

【０００４】これは、有機ＥＬのような自発光素子をＴ
ＦＴ駆動する場合、その自発光素子を流れる電流量を確
保するために、ＴＦＴを形成するシリコンの電荷移動度
が必要になるからである。このことが、液晶のような非
発光のシャッタ素子ならアモルファスシリコンで充分な
のに、有機ＥＬではポリシリコンが必要となる理由であ
る。

【０００５】この有機ＥＬの画素ＴＦＴ構成として、特
にメモリ素子を用いた構成が特開平２−１４８６８７号
（特許２７２９０８９号）公報で示されている。

【０００６】図２６は同公報に示された１画素（白黒デ
ィスプレイでは「１画素＝１ドット」であるが、カラー
ディスプレイでは「１画素＝ＲＧＢ３ドット」となる。
従って、正確には１ドットと表現すべきところだが、こ
こでは、そのような厳密な区別は省略する）当たりの回
路構成である。

【０００７】すなわち、この特開平２−１４８６８７号
公報においては、図２６のように１画素を複数のメモリ
セル２２１すなわちＣ_n 〜Ｃ_n-3 と、それらのメモリセ
ルを選択するためのトランジスタ２２２すなわちＤ_n 〜
Ｄ_n-3 と、定電流回路２２５と有機ＥＬ素子２２６から
構成する。

【０００８】定電流回路２２５はＦＥＴ２２３、２２４
を用いたカレントミラー回路なので、有機ＥＬ２２６を
流れる電流は、ＦＥＴＤ_n 〜Ｄ_n-3 を流れる電流の総和
により決まる。そして、このＦＥＴＤ_n 〜Ｄ_n-3 を流れ
る電流は、メモリセルＣ_n 〜Ｃ_n-3 に保存されたデータ
により決まるＦＥＴＤ_n 〜Ｄ_n-3 のゲート電圧により設
定される。

【０００９】なお、このメモリセル２２１の構成は図２
７のように示されている。すなわち、ロー制御信号によ
りCMOSインバータ２２８、MOS 伝送ゲート２２７、２２
９が制御される。このロー制御信号が選択状態のとき、
MOS 伝送ゲート２２７が導通状態、MOS 伝送ゲート２２
９が非導通状態となるので、コラム入力信号BnがMOS伝
送ゲート２２７を通しCMOSインバータ２３０のゲートに
入力される。また、このロー制御信号が非選択状態のと
き、MOS 伝送ゲート２２７が非導通状態、MOS伝送ゲー
ト２２９が導通状態となるので、CMOSインバータ２３１
の出力がMOS 伝送ゲート２２９を通してCMOSインバータ
２３０に帰還する。なおこのメモリセル２２１は、CMOS
インバータ２３０の出力をCMOSインバータ２３１および
MOS 伝送ゲート２２９を通してCMOSインバータ２３０の
ゲートに帰還させるので、この回路はインバータ２段を
用いたスタティックメモリ回路と考えられる。

【００１０】このように特開平２−１４８６８７号公報
には、有機ＥＬディスプレイ用の画素ＴＦＴ構成とし
て、ポリシリコンＴＦＴを用いたメモリ構成が開示され
ている。

【００１１】上記特開平２−１４８６８７号公報に示さ
れた図２６の画素メモリ構成は、画素毎に複数のメモリ
セルＣ_n 〜Ｃ_n-3 を持つが、画素毎にカレントミラー回
路２２５を持ち、そのカレントミラー回路によりデジタ
ル信号をアナログ信号（電流値）に変換している。

【００１２】このようなカレントミラー回路を用いた構
成の場合、カレントミラー回路を構成するＴＦＴ２２
３，２２４の特性が揃っていることが必要である。しか
し、液晶表示装置などに用いられるポリシリコンプロセ
スでＴＦＴを作っても、隣接するＴＦＴで特性が揃って
いるという保証はない。

【００１３】従って、図２６のようなアナログ階調表示
においてはポリシリコンＴＦＴの特性バラツキという問
題があり、画面全面での均一な階調表示は難しい。

【００１４】そこで、デジタル階調表示を行いポリシリ
コンＴＦＴの特性バラツキを抑えることが考えられてい
る。図３３はそのデジタル階調表示方法として時間分割
階調表示方法を用いる場合の画素回路構成である。すな
わち、有機ＥＬ１０８を駆動するためのＴＦＴ１０７
と、そのＴＦＴ１０７の導通状態を制御するための電圧
を貯めるコンデンサ１１９と、そのコンデンサ１１９の
電圧を制御するためのＴＦＴ１０６から構成される。こ
の構成において、図３４のように１フレーム期間ＴＦに
数回各画素のコンデンサ１１９の電圧を書き換え、その
電圧をＴＦＴ１０７を導通状態とする電圧か、非導通状
態とする電圧かで階調表示する方法である。

【００１５】また、液晶表示装置においてポリシリコン
ＴＦＴを用いてスタティックメモリ構造を画素毎に作り
込む構成が特開平８−１９４２０５号公報に開示されて
いる。

【００１６】すなわち、この特開平８−１９４２０５号
公報においては、図２８のように第1 のガラス基板上に
画素電極２０２がマトリクス状に配置されており、画素
電極２０２間には横方向に走査線２０３が、縦方向に信
号線２０４が配置されている。また、走査線２０３と平
行に参照線２０５が配置されている。走査線２０３と信
号線２０４の交差部に後述するメモリ素子２０６が設け
られ、メモリ素子２０６と画素電極２０２間にはスイッ
チ素子２０７が設けられている。

【００１７】上記第１のガラス基板上には所定距離離し
て第２のガラス基板が対向配置されており、第２のガラ
ス基板の対向面には対向電極が形成されている。そし
て、２つのガラス基板間に表示材料層としての液晶層が
封入されている。なお、図２８の２０８は走査線ドライ
バ、２０９は信号線ドライバ、２１０は参照線ドライバ
である。

【００１８】図２９は、図２８の画素部の構成を示す回
路図である。マトリクス状に形成された走査線２０３と
信号線２０４の交差部に２値データ保持メモリ素子２０
６が接続されており、このメモリ素子２０６には、保持
されている情報を出力する出力部が設けられている。出
力部には、３端子スイッチ素子２０７としてのＴＦＴ２
１４が接続されている。このスイッチ素子２０７は、参
照線２０５と画素電極２０２との間の抵抗値を制御し、
液晶層２１５のバイアス状態を調整している。

【００１９】この図２９ではメモリ素子２０６として２
段インバータを用い正帰還させた形のメモリ回路、すな
わちスタティック型メモリ素子が使われている。すなわ
ち、信号線２０４から与えられたデータがＴＦＴ２１１
が導通状態のときインバータ２１２のゲート端子へ入力
される。このインバータ２１２の出力はインバータ２１
３を通してインバータ２１２のゲート端子に再入力され
るので、ＴＦＴ２１１が導通状態のときインバータ２１
２に書き込まれたデータが同極性でインバータ２１２に
帰還され、再度ＴＦＴ２１１が導通状態となるまで保持
される。

【００２０】このように特開平８−１９４２０５号公報
には、液晶ディスプレイ用の画素ＴＦＴ構成として、ポ
リシリコンＴＦＴを持ったメモリ構成が開示されてい
る。すなわち、この公報に開示されている図２９のＴＦ
Ｔ基板構成は、画素毎にスタティックメモリ２０６を持
ち、この画素メモリに蓄えられたデータで２値表示を行
う構成である。

【００２１】また、表示部の外側にメモリ機能を持たせ
た液晶表示装置の回路構成が特開２０００−２２７６０
８号公報に開示されている。

【００２２】図３０は同公報に示された表示基板のブロ
ック構成図である。

【００２３】すなわち、この特開２０００−２２７６０
８号公報においては、表示基板における表示部３１０は
ラインバッファ３０９を通して画像メモリ３０８へ接続
されている。この画像メモリ３０８はメモリセルがマト
リクス上に配列されており、表示部３１０の画素と同一
のアドレス空間を有するビットマップ構成を有してい
る。アドレス信号３０３は、メモリ制御回路３０６を通
して、メモリライン選択回路３１１、コラム選択回路３
０７へ入力される。このアドレス信号３０３により指定
されたメモリセルが図示しないコラム線、およびライン
線により選択され、そのメモリセルへ表示データ３０４
が書き込まれる。こうして書き込まれた後、メモリライ
ン選択回路３１１に入力されたアドレス信号により、選
択画素を含む１ライン分のデータがラインバッファ３０
９に出力される。ラインバッファ３０９は表示部の信号
配線に接続されているので、この読み出されたデータは
図示しない信号配線へ出力される。

【００２４】また、アドレス信号はアドレスライン変換
回路３０５にも入力されており、表示ライン選択信号回
路３１２により、図示しないライン選択配線に選択電圧
を印加する。

【００２５】この動作によって、画像メモリ３０８のデ
ータが表示部３１０へ書き込まれる。

【００２６】この表示部３１０の画素回路構成は図３１
に示す構成である。すなわち、ライン選択配線４０１に
より制御ＴＦＴ４０５を制御し、信号配線４０２により
与えられたデータを共通配線４０４と制御ＴＦＴ４０５
の間にあるコンデンサ４０６に保持し、このコンデンサ
４０６の電圧により駆動ＴＦＴ４０９の導通、非導通を
制御し、表示電極４０８へ液晶基準配線４０３により与
えられた電圧を印加する、しないが決められる。なお、
ソース−ドレイン端子間には補償コンデンサ４０９が接
続されている。

【００２７】図３２は上記表示部３１０の別の画素回路
構成である。液晶を駆動するＴＦＴとしてアナログスイ
ッチ５０４を用いて駆動する。このpchTFTおよびnchTFT
からなるアナログスイッチを駆動するため、サンプリン
グコンデンサ５０３，５０７およびサンプリングＴＦＴ
５０２，５０６からなるメモリ回路を各々２系統設け、
極性の異なるデータを２本のデータ配線５０１，５０５
をもちいて供給し、共通のライン選択配線４０１に接続
し、同時にサンプリングすることにより表示動作する。

【００２８】またアナログスイッチを駆動するための極
性の異なるデータを、メモリ回路を２系統設けるのでは
なく、画素内部に設けたインバータ回路により生成する
構成や、メモリ回路として半導体に用いられるメモリ回
路をＴＦＴを用いて構成することなどが記載されてい
る。

【００２９】このように特開２０００−２２７６０８号
公報には、液晶ディスプレイ用のポリシリコンＴＦＴ基
板構成が開示されている。すなわち、図３０のＴＦＴ基
板構成は、表示部３１０の外にＳＲＡＭで構成される画
像メモリ３０８を持ち、さらに、表示部３１０に図３１
や図３２のコンデンサで構成される画素メモリを持ち、
この画素メモリに蓄えられた２値データで表示を行う構
成である。

【００３０】

【発明が解決しようとする課題】上述したように、デジ
タル階調表示を行いポリシリコンＴＦＴの特性バラツキ
を抑えることが考えられている。しかし、このような時
分割階調表示方法ではＰＤＰ（プラズマディスプレイパ
ネル）などで見られる動画偽輪郭の発生が予想される。
この動画偽輪郭の発生の仕組みを図３５を用いて説明す
ると、階調レベル３１の背景に階調レベル３２の模様が
動くとき、視線が図３５の破線（ａ）〜（ｄ）のように
動くので、その視線移動上の画素の視線移動時の階調パ
ターンが見えてしまう。例えば、破線（ａ）では視線が
階調１，２，４，８と３２の点灯タイミングと被るので
階調レベル４７が見えるが、破線（ｄ）では階調１６の
点灯タイミングしか被らないので階調レベル１６が見え
る現象である。

【００３１】そのため、ＰＤＰ等でなされている動画偽
輪郭対策では、ビット（ｂｉｔ）の重みの大きなデータ
を複数回に分けて、ビットの重みの少ないデータの前後
で表示することで、動画偽輪郭を低減している。すなわ
ち、ビットの重みの大きなデータが一定のフレーム期間
の周期の間に複数回出現することで、動画偽輪郭を少な
くしている。

【００３２】しかし、ＰＤＰ等では上記ビットの重みの
大きなデータを複数回表示するため、１回の表示毎に表
示走査が必要であるという問題がある。

【００３３】本発明の第１の目的は上記課題に対しなさ
れたものであり、新たな走査を行わずビットの表示期間
を分割する手段を提供することである。

【００３４】また、特開平２−１４８６８７号公報で
は、画素毎に図２６の回路を配置するとしている。最近
の液晶ディスプレイでも６４階調表示を実現させている
のだから、この場合も各画素に６ビット分のメモリを配
置する必要がある。しかし、通常のディスプレイの画素
サイズはＲＧＢ３画素で１５０［μｍ］×１５０［μ
ｍ］〜３００［μｍ］×３００［μｍ］程度である。こ
のサイズにゲート配線やソース配線や電源配線を施し、
更に図２６のような構成で６ビット分のメモリ回路を組
み込むことは、現在の低温ポリシリコンプロセスでも困
難である。せいぜい、４ビット分のメモリを組み込める
程度であろう。しかし、それでは１６階調しか表示でき
ず、商品性の乏しいディスプレイとなってしまう。

【００３５】一方、特開平８−１９４２０５号公報で
は、画素に１ビットのメモリしか配置していない。この
程度なら現在の低温ポリシリコンプロセスでも実現でき
るが、静止画表示時はこの１ビットのメモリで表示を行
うので、２値画像表示（ＲＧＢカラーなのでマルチカラ
ー表示）しか表示できない。

【００３６】本発明の第２の目的は上記課題に対してな
されたものであり、画素に配置するメモリ数より多くの
多階調表示を実現できる表示基板の回路構成を提供する
ことである。

【００３７】なお、特開２０００−２２７６０８号公報
では、画素（表示領域）の外側にメモリを配置するの
で、上記課題は発生しない。しかし、表示領域の外側に
メモリを配置するということは、その分、表示基板の面
積を大きくする必要がある。これは、同一のガラス基板
から、ＴＦＴプロセスを経て得られる（同一の表示面積
を持った）基板の数が少なくなることを意味する。即
ち、同一の表示面積を持った基板当たりの製造コストを
増大させる結果を生む。

【００３８】基板にメモリを持たせる最大の効果は低消
費電力化と考えられる。この低消費電力化が一番競争力
を生むのは携帯機器市場である。しかし、この手段では
同一の表示面積を持ったディスプレイでも基板サイズが
大きくなるので、小型化軽量化を必要とする携帯機器市
場向け手段としては好ましくない。

【００３９】本発明の第３の目的は上記課題に対してな
されたものであり、表示領域の外側にメモリを配置する
表示基板構成において、表示領域の外側に配置するメモ
リの数を減らし、より小さな基板サイズで同等な階調数
を出すことができる表示基板の回路構成を提供すること
である。

【００４０】

【課題を解決するための手段】上記第１の目的を実現さ
せるための本発明の第１の手段は、時間分割階調表示を
行う表示装置において、電気光学素子毎に記憶手段と電
位保持手段を対応させ、前記記憶手段と前記電位保持手
段の出力を用いて前記電気光学素子の表示を制御するこ
とを特徴とした構成である。

【００４１】この構成で、上記第１の目的である表示画
面に複数の電気光学素子を配置して時間分割階調表示を
行う場合の動画偽輪郭の発生量を抑えるには、大きな重
みを持ったビットデータ（１ビットでも複数ビットで
も、電気光学素子毎に配置したメモリの個数以内のビッ
ト数）を記憶手段へ記憶させ、電位保持手段を用いて残
りのビットデータを時間分割階調を行って表示している
隙間に、前記記憶手段に記憶させたビットデータを分割
して表示する。このことで、連続して表示される階調デ
ータの最大の長さが短くなり、動画偽輪郭の発生量を抑
えることができる。

【００４２】前記記憶手段に記憶させたビットデータを
分割して表示する場合、前記記憶手段の出力を用いて前
記電位保持手段の電位を制御し、その電位保持手段の電
位を用い前記電気光学素子を制御する場合と、前記電位
保持手段と前記記憶手段の出力をスイッチング素子を用
いて切り替え、その切り替えた電位を用いて前記電気光
学素子を制御する場合がある。このスイッチング素子と
しては液晶ディスプレイなどで使われているＴＦＴ素子
などがある。

【００４３】この記憶手段が複数ある場合は、上記階調
表示を行う以外に、スイッチング素子を用いてこの複数
の記憶手段や電位保持手段を切り替え、その出力を電気
光学素子へ与えることで、複数の映像を切り替えて表示
することができる。この機能は、表示装置の外部のＣＰ
Ｕ等の信号源に電源を入れなくても実現できるので、表
示装置の低消費電力化に有効である。

【００４４】上記第２の目的を実現させるための本発明
の第１の手段は、電気光学素子毎に記憶手段と電位保持
手段を対応させ、前記記憶手段と前記電位保持手段の出
力を用いて前記電気光学素子の表示を制御することを特
徴とした構成である。

【００４５】この構成は、上記第２の目的である電気光
学素子毎に配置させたメモリ数より大きな多階調表示を
実現するために、電気光学素子毎にメモリの他に（メモ
リを１個削っても）電位保持手段を設ける。そして、こ
の電位保持手段へ複数のビットデータを時間分割的に取
り込むことで、（前記メモリ数＋１）ビット階調以上の
表示が得られる。

【００４６】この場合の上記記憶手段と電位保持手段を
併用する階調表示方法には、上記時間分割階調表示方法
と以下に示すアナログ階調表示方法がある。アナログ階
調表示方法では前記記憶手段と前記電位保持手段を同時
に用い電圧や電流を発生させて、前記電気光学素子へ与
え、階調表示を行う。

【００４７】この場合、多階調表示のために、前記電気
光学素子へ表示するデータを前記記憶手段とするか前記
電位保持手段とするかを切り替えるためのスイッチング
素子を配置する必然性はない。しかし、複数の映像を切
り替えて表示可能とするためには、スイッチング素子を
配置することが好ましい。

【００４８】また、この場合は、以下の前記電位保持手
段へ与えるビットデータを画素（表示領域）外に配置さ
せたメモリから取り込む場合と、それ以外のＣＰＵ等の
外部信号発生器から取り込む場合がある。

【００４９】上記第３の目的を実現させるための本発明
の第１の手段は、画素（表示領域）外にメモリを配置し
た表示装置において、電気光学素子毎に記憶手段と電位
保持手段を対応させ、前記記憶手段と前記電位保持手段
の出力を用いて前記電気光学素子の表示を制御すること
を特徴とした構成である。

【００５０】この構成は、上記第３の目的である画素
（表示領域）外に配置するメモリ量を減らすために、一
部のメモリを画素に配置する。この画素外のメモリと画
素に配置させたメモリを同時に用いて階調表示するため
に、画素に電位保持手段を設け、画素外のメモリデータ
を時間分割的に取り込み階調表を行わせる。

【００５１】この場合、特に表示装置の外部のＣＰ∪等
の信号源に電源を入れなくても、多階調な複数映像表示
の切り替えが行えるので、表示装置の低消費電力化に有
効である。

【００５２】従って、上記記憶手段としては電源を切っ
てもデータが消えないＦＲＡＭのような不揮発性メモリ
や、電源を入れている間はデータが消えない（ＣＭＯＳ
インバータを２個互いの出力を入力に戻す）ＳＲＡＭの
ようなスタティックメモリ、数フレーム期間はデータが
消えないコンデンサのようなダイナミックメモリ構成が
適用できる。

【００５３】特に上記第１の目的を達成するためであれ
ば、上記記憶手段として簡単なコンデンサを用いたダイ
ナミックメモリ構成でも構わない。

【００５４】また、上記電位保持手段は外部からのデー
タを一時的に保持するメモリと考えられるので、上記不
揮発性メモリやスタティックメモリを当てることもでき
る。ただ、実際にデータを保持する期間が短いので、構
成の簡単なコンデンサを用いる方が好ましい。

【００５５】本発明で用いられる電気光学素子は、液晶
素子や、自発光素子にその自発光素子を駆動するための
アクティブ素子が付いた素子などが存在する。

【００５６】特に電気光学素子として液晶を用いる場
合、液晶自体がコンデンサなので上記電位保持手段を兼
ねることができる。この場合、必ずしも電位保持手段が
目に見えるわけではない。

【００５７】また、電気光学素子として自発光素子にそ
の自発光素子を駆動するためのアクティブ素子が付いた
構成を用いる場合、アクティブ素子と上記電位保持手段
の間にも浮遊容量があるので、上記電位保持手段自体が
浮遊容量である場合も考えられる。この場合、必ずしも
電位保持手段が目に見えるわけではない。

【００５８】このアクティブ素子としても液晶ディスプ
レイなどで使われているＴＦＴ素子などが使われる。

【００５９】このような構成は表示装置になる前のＴＦ
Ｔ基板の段階で判る。この基板の所定の電極へ電気光学
素子を作り込むことで表示基板となる。

【００６０】上記本発明の第１の手段は、表示基板上に
複数の電気光学素子を配置した構成において有効であ
る。この複数の電気光学素子に対応した記憶手段や電位
保持手段へ表示基板の外部からデータを送りつける構成
には、各記憶手段および電位保持手段毎に配線を設ける
方法と、１つの配線に記憶手段または電位保持手段を複
数配置する方法がある。

【００６１】後者の方法では、前記配線と前記記憶手段
または電位保持手段との間に新たなスイッチング素子が
必要である。このような構成の代表としてマトリックス
構成がある。

【００６２】即ち、表示基板に複数の第１配線（データ
線またはソース線）と、この第１配線と交差する方向に
配置された複数の第２配線（走査線またはゲート線）を
形成し、前記電気光学素子と記憶手段と電位保持手段
を、この第１配線と第２配線が交差する付近に配置さ
せ、その第１配線と記憶手段および電位保持手段との間
に第１のスイッチング素子を配置する。

【００６３】この第１のスイッチング素子は、ＴＦＴの
ような３端子構成をとり、その第１端子（ソース端子）
が前記第１配線と接続され、その第２端子（ドレイン端
子）が前記電気光学素子および記憶手段および電位保持
手段と直接もしくは間接的に接続され、その第３端子
（ゲート端子）が前記第２配線と接続された構成を取
る。

【００６４】上記構成は、第１のスイッチング素子の第
２端子（ドレイン端子）と、前記電気光学素子および記
憶手段および電位保持手段がどのような関係で接続させ
るかで、多くの構成が提案できる。

【００６５】即ち、その第１の構成として提案できるの
は、電気光学素子毎に第１のスイッチング素子を設けた
構成である。そして、その第１のスイッチング素子の第
１端子（ソース端子）を第１配線（データ線）と接続
し、前記第１のスイッチング素子の第２端子（ドレイン
端子）とメモリ素子等の記憶手段を電気的に接続する。
また、その第１のスイッチング素子の第２端子（ドレイ
ン端子）とコンデンサ素子等の電位保持手段を電気的に
接続し、前記第１のスイッチング素子の第２端子（ドレ
イン端子）を電気光学素子へ接続する。

【００６６】ここで第１のスイッチング素子の第２端子
（ドレイン端子）とメモリ素子等の記憶手段を電気的に
接続するとは、メモリ素子等の記憶手段と第２のスイッ
チング素子を直列に接続し、上記第１のスイッチング素
子の第２端子（ドレイン端子）へ接続することである。
この場合、上記記憶手段がスタティックメモリ素子の場
合、上記第２のスイッチング素子は第１のスイッチング
素子の第２端子（ドレイン端子）と記憶手段の間に介在
することが好ましい。また、上記記憶手段が強電体メモ
リを含むコンデンサの場合、上記記憶手段が第１のスイ
ッチング素子と第２のスイッチング素子の間に介在する
ことも可能である。

【００６７】また、上記第１のスイッチング素子の第２
端子（ドレイン端子）とコンデンサ素子等の電位保持手
段を電気的に接続するとは、上記記憶手段と同様に第３
のスイッチング素子を直列に接続する場合と、（電位保
持手段がコンデンサの場合は）第３のスイッチングを用
いずに直接接続する場合がある。

【００６８】前者の構成では、記憶手段の電位により電
位保持手段の電位がチャージアップされることがないの
で、低消費電力化に効果がある。後者の場合は、第３の
スイッチング素子を配置する必要がないので、その分他
の素子を配置するスペースが作れる効果がある。

【００６９】上記構成では、上記記憶素子と電位保持手
段の出力を基に電圧または電流を発生させ、前記電気光
学素子へ与え表示を行う。

【００７０】この場合、前記記憶手段または電位保持手
段の出力を、前記第２のスイッチング素子や第３のスイ
ッチング素子等を用いて切り替えて、前記電気光学素子
へ与える電圧または電流を発生させ、多階調表示や複数
映像表示の切り替えを行うことができる。

【００７１】この場合に多階調表示を行うには、前記記
憶手段または電位保持手段へ保持されたデータのビット
の重みに比例した期間、前記記憶手段または電位保持手
段の出力を前記電気光学素子へ与える時間分割階調表示
方法が取れる。

【００７２】また、上記時間分割階調表示を用いなくと
も、前記記憶手段または電位保持手段へ保持されたデー
タのビットの重みに比例した電圧または電流を発生させ
て、前記電気光学素子へ与えることも可能である。

【００７３】その第２の構成として提案できるのは、記
憶手段に対応して第１のスイッチング素子を設け、電位
保持手段に対応して第４のスイッチング素子を設ける構
成である。そして、その第１のスイッチング素子の第１
端子（ソース端子）を第１配線（データ線）と接続し、
前記第１のスイッチング素子の第２端子（ドレイン端
子）とメモリ素子等の記憶手段に接続する。その第４の
スイッチング素子の第１端子（ソース端子）を第１配線
（データ線）と接続し、前記第４のスイッチング素子の
第２端子（ドレイン端子）とコンデンサ素子等の電位保
持手段に接続する。

【００７４】上記構成でも、上記記憶素子と電位保持手
段の出力を基に電圧または電流を発生させ、前記電気光
学素子へ与え表示を行う。

【００７５】この場合、前記記憶手段または電位保持手
段の出力を切り替えて、前記電気光学素子へ与える電圧
または電流を発生させ、多階調表示や多映像表示を行う
ためには、上記記憶手段や電位保持手段と電気光学素子
の間に第５のスイッチング素子が必要である。

【００７６】この場合に多階調表示を行うには、前記記
憶手段または電位保持手段へ保持されたデータのビット
の重みに比例した期間、前記記憶手段または電位保持手
段の出力を前記電気光学素子へ与える時間分割階調表示
方法が取れる。

【００７７】また、上記時間分割階調表示を用いなくと
も、前記記憶手段または電位保持手段へ保持されたデー
タのビットの重みに比例した電圧または電流を発生させ
て、前記電気光学素子へ与えることも可能である。

【００７８】上記電気光学素子としては、液晶素子や、
電源とグランド間に自発光素子とアクティブ素子（ＴＦ
Ｔ素子）を直列に入れた構成が考えられる。

【００７９】上記本発明の第１の手段は記憶素子を用い
た表示装置での低消費電力化の効果が大きいので、自発
光素子としては有機ＥＬのような発光効率の良いデバイ
スに用いることが好ましい。

【００８０】このように、本発明の第１の手段を用いて
第１の目的を実現させるために、本発明の表示装置で
は、走査線ごとに並んだ画素に、フレーム期間ごとに表
示すべきデータの階調に応じた時間だけ水平走査期間内
で電圧が印加されることで、その階調に応じた量の電気
光学変化を起こし、そのフレーム期間に対するデータを
表示する電気光学素子を持つ表示装置の駆動方法におい
て、１フレーム期間内に第１、第２および第３の期間を
この順に設けるとともに、１フレーム期間内に、上記第
３の期間よりも前にデータ保持期間を設け、上記第１の
期間に、最大階調（最大重みビット）のデータに対応す
る時間だけ電圧を上記電気光学素子に印加し、上記デー
タ保持期間に、上記最大階調のデータを第１のメモリ素
子に保持させ、上記第２の期間に、最大階調未満のデー
タに対応する時間だけ電圧を上記電気光学素子に印加
し、上記第３の期間に、上記第１のメモリ素子に保持さ
せた最大階調のデータの残りの時間に対応する時間だけ
電圧を上記電気光学素子に印加する構成とすることがで
きる。

【００８１】上記の構成により、最大階調のデータに対
する電圧印加が、１フレーム期間内で、最大階調未満の
データに対する電圧印加期間を挟んで、複数回に分けて
行われる。そして、その際、最大階調のデータに対する
電気光学素子への印加１回目の電圧を、第１のメモリ素
子に保持させておき、２回目以降は、また外部から入力
されるのではなく、その第１のメモリ素子から電圧を取
り出すようにする。

【００８２】したがって、ビットの重みの大きなデータ
を第２の期間に画素毎に保持することで、第３の期間に
行うビットの重みの大きなデータを複数表示する動作
が、表示走査することなく実現できる。それゆえ、１回
の表示毎に表示走査を行うことなく、動画偽輪郭の発生
を抑制することができる。

【００８３】本発明の第１の手段を用いた時間分割階調
表示方法の１例として示す駆動方法は、走査線ごとに並
んだ画素に、フレーム期間ごとに表示すべきデータの階
調に応じた時間だけ水平走査期間内で電圧が印加される
ことで、その階調に応じた量の電気光学変化を起こし、
そのフレーム期間に対するデータを表示する電気光学素
子を持つ表示装置の駆動方法において、走査線数をｍ本
とし、各画素で表示する階調ビット数をＫとし、１フレ
ーム期間をｍ個の単位期間に分割し、各単位期間をＫ個
の選択期間に分割し、ある走査線上の画素の電気光学素
子内のデータを水平走査期間内で書き換える際に、ｊを
１以上Ｋ未満の整数とし、ｐ（ｊ）（ただしｊ＝１、
２、３、…、Ｋ−１）およびｐ（Ｋ）をそれぞれ、１以
上Ｋ以下の互いに異なる整数とし、すべてのｊについ
て、ｊビット目のデータを、ある単位期間Ｎ（ｊ）内の
第ｐ（ｊ）番目の選択期間のタイミングで電気光学素子
に供給し、Ｋビット目のデータを、ある単位期間Ｎ
（Ｋ）内の第ｐ（Ｋ）番目の選択期間のタイミングで第
１のメモリ素子に供給し、その後、その第１のメモリ素
子から電気光学素子に供給する構成とすることができ
る。

【００８４】上記の構成により、最大階調（最大重みビ
ット）のデータが、１フレーム期間内のある単位期間内
のある選択期間のタイミングで第１のメモリ素子へ供給
され、その後、第１のメモリ素子で保持されたこの最大
階調のデータに対する電圧が電気光学素子へ印加され
る。すなわち、最大階調のデータに対する電圧を、第１
のメモリ素子に保持させておき、電気光学素子に電圧を
印加する際には、外部から入力されるのではなく、その
第１のメモリ素子から電圧を取り出すようにする。

【００８５】したがって、ビットの重みの大きなデータ
を画素毎に保持することで、ビットの重みの大きなデー
タを複数表示する動作が、表示走査することなく実現で
きる。それゆえ、１回の表示毎に表示走査を行うことな
く、動画偽輪郭の発生を抑制することができる。

【００８６】また、本発明の第１の手段を用いた時間分
割階調表示方法では、上記電位保持手段と、ＯＦＦ輝度
設定配線との間に第６のスイッチング素子を設ける構成
が好ましい。

【００８７】電位保持手段が電気光学素子へ（スイッチ
ング素子を介さないで）直接接続されている場合、上記
第１の構成では、上記記憶手段から読み出された電圧に
より上記電位保持手段が変化し、その電位保持手段によ
り電気光学素子へ印加される電圧または電流が制御され
る。そこで、上記第６のスイッチング素子を用いて、前
記電位保持手段の電位をＯＦＦ輝度電位へ設定させる。

【００８８】また、電位保持手段が電気光学素子へスイ
ッチング素子を介して接続されている場合でも、浮遊容
量があるので、同様に上記第６のスイッチング素子を用
いて、前記浮遊容量の電位をＯＦＦ輝度電位へ設定させ
ることが好ましい。

【００８９】このように電位保持手段や浮遊容量に保持
された電荷を、上記第６のスイッチング素子を用いて放
電させることで、上記最大階調のデータに対応する電圧
が電気光学素子へ印加されている時間を、最大階調の重
みに合わせて調整することができる。

【００９０】上記説明では最大ビットのデータのみ画素
に配置させたメモリへ記憶させる駆動方法を説明した
が、動画偽輪郭の発生量はその分割されていない最大ビ
ットの重みに比例する。従って、最大ビットのみ分割し
ても、次のビットの重み分の動画偽輪郭が発生する。

【００９１】そこで、本発明においては画素に配置させ
たメモリをできるだけ多く使い上記時間分割階調表示を
行うことが好ましい。

【００９２】また、本発明の第１の手段は上記時間分割
階調のみに有効なのではない。本発明の第１の手段は本
発明の第２の目的である画素に配置するメモリの個数よ
り多くのビット数の階調表示を実現することもできる。

【００９３】このような多階調表示方法としての第１の
構成は、複数のコンデンサを用い、それらコンデンサの
一方の端子に与える電圧を上記記憶素子または電位保持
手段により電源電圧またはグランド電位など２値制御す
ることで、目的とする電気光学素子へ多段階の電圧を印
加する構成である。

【００９４】例えば、電気光学素子が液晶素子のとき、
その一方の端子を対抗電極へ接続し、もう一方の端子へ
複数のコンデンサを接続し、その複数のコンデンサのも
う一方の端子へ与える電圧を上記記憶手段や電位保持手
段の出力を用いて、対抗電圧と同じにするか異なる電圧
にするか制御し、液晶へ印加される電圧を多段階で変化
させる方法である。

【００９５】このように液晶を駆動する場合、液晶の応
答速度が遅いために、時分割的に印加した電圧でも、そ
の平均電圧に対応した表示状態となるので、もともと動
画偽輪郭は発生しない。即ち、液晶において本発明の手
段１を適用する場合、その目的は動画偽輪郭を抑えるこ
とではなく、画素に配置された限られた数のメモリを活
かし、より多階調表示を得ることにある。

【００９６】また例えば、上記液晶素子の代わりにコン
デンサを配置し、上記電圧を自発光素子（有機ＥＬ）へ
電流を供給するためのＴＦＴ（アクティブ素子）へ与え
ることで、電気光学素子を流れる電流を制御することも
できる。

【００９７】また、自発光素子（有機ＥＬ）へ電流を供
給するためのＴＦＴ（アクティブ素子）を複数設け、各
々のＴＦＴを上記記憶手段や電位保持手段の出力を用い
て２値制御しても、自発光素子（有機ＥＬ）へ供給され
る電流を多段階で変化させることができる。

【００９８】この場合、有機ＥＬの応答速度が速いため
に、時分割的に供給した電流により動画偽輪郭が発生す
るが、この場合でも第１の動画偽輪郭を抑える目的の他
に、第２の画素に配置された限られた数のメモリを活か
し、より多階調表示を得る目的を果たすことがでる。

【００９９】また、本発明の手段は、液晶表示素子や自
発光素子（有機ＥＬ）等の電気光学素子と接続する画素
電極と、その画素電極へ電圧を印加する第１のメモリ素
子を持った表示装置であって、上記電気光学素子の電源
電圧と、上記電気光学素子への電圧印加のオンオフ時期
を決める信号として上記第１のメモリ素子に印加するオ
ンオフ電圧とを、別個の電源とする構成とすることがで
きる。

【０１００】上記の構成により、電気光学素子の電源電
圧と、第１のメモリ素子に印加するオンオフ電圧とが別
個の電源となっている。したがって、電気光学素子の電
源電圧が変動しても、第１のメモリ素子に印加される電
圧が変動しない。それゆえ、上記の構成による効果に加
えて、駆動用ＴＦＴのように上記第１のメモリ素子を駆
動する素子のゲート電圧Ｖと、有機ＥＬ等の自発光素子
のように上記電気光学素子を流れる電流Ｉとの関係にお
いて、Ｖ−Ｉ特性の変化を抑えることができ、特に自発
光素子で、安定な輝度特性を得ることができる。

【０１０１】また、本発明の表示装置は、上記表示装置
の駆動方法に用いられる表示装置であって、外部より入
力されたデータを、列ごとに走査される上記画素のデー
タへ変換するための第２のメモリ素子を備えていること
が好ましい。

【０１０２】上記の構成により、画素単位で送られてき
たビットデータを、上記駆動方法で必要とされるタイミ
ングで、第２のメモリ素子から直接、１列分のデータに
ついて並列に画素へ転送できる。また、このデータ変換
に必要なコントロール回路を備えさせることで、上記駆
動方法を気にせずに使用できる。また、ＳＲＡＭ等の第
２のメモリ素子から直接画素メモリへ書き込むことで、
第２のメモリ素子から信号線ドライバ（ＳＥＧドライ
バ）へシリアルにデータを転送する必要が無くなる。そ
れゆえ、上記の構成による効果に加えて、信号線ドライ
バを通す場合と比べ、ＳＲＡＭ等から信号線ドライバへ
データを転送するための手間と電力が削除でき、そのた
めのエネルギーが省け、表示装置全体の低消費電力化を
図ることができる。

【０１０３】以前は、液晶表示装置などのディスプレイ
へ入力させる映像データはアナログデータであった。そ
のためか、最近のデジタルデータでも画素毎に表示階調
数に相当するビットデータを一緒に入力する構成をと
る。この構成は、ＣＰＵからビデオＲＡＭへ送られてく
るデータでも同じである。一方、本発明の第１の目的が
発生する時間分割階調の場合ビット毎に表示走査され
る。従って、この直素毎に送られてくる入力データをビ
ット毎に表示する時分割表示用データに変換しなければ
ならない。

【０１０４】そこで、本発明の手段２では上記データ変
換のために表示領域（画素）外に、表示画面の各電気光
学素子の配置に対応した第２のメモリ素子（メモリアレ
イ）を持たせる。

【０１０５】表示装置の外部からＣＰＵを用いて、ラン
ダムに１画素分のデータを上記第２のメモリ素子へ書き
込む構成では、上記メモリアレイに配置するメモリの数
は、各電気光学素子へ表示させる階調数に対応しただけ
配置することが好ましい。

【０１０６】しかし、表示装置の外部から１ライン分の
データをシリアルに送ってくる入力信号では、前記デー
タを１ライン分ラインメモリ等に保持し、その各画素に
対応したビットデータを画素に配置させた第１のメモリ
素子と、画素（表示領域）外に配置させた第２のメモリ
素子の間で、割り振って記憶することが好ましい。

【０１０７】上記構成により、本発明の第３の目的が実
現される。

【０１０８】即ち、画素に配置させた第１のメモリ素子
の数だけ、画素（表示領域）外に配置する第２のメモリ
素子の数を減らし、入力された階調数分のデータを表示
できる表示装置をより小さな基板サイズで実現できる。

【０１０９】この場合、画素（表示領域）外に配置した
第２のメモリ素子のデータは、画素に配置した電位保持
手段へ時間分割的に取り込むことで、画素に配置した第
１のメモリ素子と同様に電気光学素子の表示に反映させ
る。

【０１１０】また、上記構成では画素内にＡビットのメ
モリ素子、画素外にＢビットのメモリ素子を配置するの
で、合計（Ａ＋Ｂ）ビットの表示データが存在する。総
てのメモリ素子が独立したデータを保持できるとは限ら
ないが、それらの表示データを用いて複数の映像を記録
することも可能である。

【０１１１】例えば、上記（Ａ＋Ｂ）ビットのうち、１
ビット分はデータのやり取りに使って、独立したデータ
を保持できないとしても、残り（Ａ＋Ｂ−１）ビットの
データを用いれば、各電気光学素子当たり１ビットの映
像データであれば、（Ａ＋Ｂ−１）個の映像が、外部か
ら新たにデータを取り込まずに表示切り替えができる。

【０１１２】このことは、表示装置の外部のＣＰＵ等の
回路を動作させず（電源を入れず）に実現できることを
意味する。これは、上記（Ａ＋Ｂ−１）ビットの範囲で
あれば、携帯端末等で簡単な待ち受け画面等を動画像的
に表示できることを意味するので、この構成はそのよう
な携帯端末機器で有効である。

【０１１３】また、電気光学素子として自発光素子を用
いるとき、このような低消費電力化機能を使うなら、発
光効率の良い有機ＥＬで用いるのが有効である。

【０１１４】

【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態について図１に基づいて説明すれば、以下の通り
である。

【０１１５】図１に示すのは、本発明の第１の手段にお
ける第１の構成である画素Ａｉｊの等価回路である。こ
の等価回路は第１のスイッチング手段であるＴＦＴ（薄
膜トランジスタ）６のソース端子に信号ラインとしての
データ配線Ｓｊが接続され、ＴＦＴ６のドレイン端子に
第２のスイッチング素子であるＴＦＴ２１のソース端子
と電位保持手段を兼ねる液晶素子（電気光学素子）２３
の画素電極が接続された構成である。このＴＦＴ２１の
ドレイン端子には、スタティック型のメモリ素子として
のメモリ回路９（第１のメモリ素子）が接続されてい
る。

【０１１６】なお、上記ＴＦＴ６が必要になるのは、デ
ータ配線Ｓｊと電気光学素子が１体１対応していないか
らである。データ配線Ｓｊを電気光学素子と１体１対応
するよう配線する場合、上記ＴＦＴ６は不要である。

【０１１７】このようなメモリ回路９を形成するため、
本実施の形態では、ＣＧＳ（Continuous Grain Silico
n）ＴＦＴ製作プロセスを用いることとする。なお、同
プロセスの説明は特開平８−２０４２０８号公報、特開
平８−２５０７４９号公報等に詳しく記載されているの
で、ここではその詳細な説明は省略する。

【０１１８】この液晶素子２３の表示状態を制御するに
は、液晶素子２３の対抗電極の電位ＶｒｅｆをＧＮＤ電
位としている間に、ＴＦＴ６とＴＦＴ２１、すなわちそ
のソース・ドレイン間を導通状態とし、この液晶素子２
３の画素電極およびメモリ回路９へ最上位ビット（ｂｉ
ｔ）のデータを印加する。この場合、最上位ビットのデ
ータは、ＶＤＤかＧＮＤの２値データである。なお、Ｔ
ＦＴ６を導通状態とするには、ＴＦＴ６のゲート端子に
接続された走査線へ選択電圧を印加する。ＴＦＴ２１を
導通状態とするにはＴＦＴ２１のゲート端子に接続され
た制御線Ｃｉｂｉｔ２へ選択電圧を印加する。

【０１１９】なお、本実施の形態ではＴＦＴのソース端
子とドレイン端子の間に厳密な区別がないので、上記ソ
ース端子とドレイン端子を逆にしても問題ない。

【０１２０】次に、ＴＦＴ６を導通状態とし、ＴＦＴ２
１を非導通状態としている間に液晶素子２３の画素電極
へ下位ビット相当階調の電圧を印加する。

【０１２１】その後、ＴＦＴ６を非導通状態とし、ＴＦ
Ｔ２１を導通状態とし、このメモリ回路９へ貯められた
最上位ビットのデータを液晶素子２３へ印加する。

【０１２２】このように駆動することで、一度メモリ回
路９へ最上位ビットのデータを保持しておけば、１フレ
ーム内に複数回、途中に他のビットの表示を挟んで、液
晶素子２３へ最上位ビットのデータを印加できる。

【０１２３】また、静止画表示時にも、画素に配置でき
なかったビットデータは画素の外部より上記電位保持手
段である液晶へ供給される。このことにより、画素に配
置された記憶手段が１ビット分しかなくとも２ビット分
以上の階調表示が実現できるという効果がある。

【０１２４】また、このように駆動することで液晶でも
時間分割階調を実現できるが、液晶の応答速度は極めて
遅いので、（強誘電性液晶のような高速液晶では目に付
くが）動画偽輪郭が目に付くことは希である。しかし、
高速液晶を用いた場合には、このように駆動することで
動画偽輪郭を抑制する効果がある。

【０１２５】なお、図１において液晶表示素子２３と並
列に入る第６のスイッチング素子であるＴＦＴ２４およ
びそれをスイッチングする制御線Ｃｉｂｉｔ１の役割
は、上記液晶素子２３に印加された電圧を０にするため
のものであり、上記階調表示期間の長さを調整し、階調
直線性を改善するためのものである。

【０１２６】なお、図１においては、メモリ回路９はＰ
型ＴＦＴ１１とｎ型ＴＦＴ１２から構成される第１のイ
ンバータ回路と、ｐ型ＴＦＴ１３とｎ型ＴＦＴ１４から
構成される第２のインバータ回路が、互いにその出力を
入力とするスタティックメモリ構成をとる。

【０１２７】したがって、メモリ回路９として、ＶＤＤ
電位との間の導通・非導通状態を制御するＴＦＴ１３
と、ＧＮＤ電位との間の導通・非導通状態を制御するＴ
ＦＴ１４を持つ。

【０１２８】なお、上記ＶＤＤ電位とＧＮＤ電位のいず
れがＯＮ輝度設定電位であり、いずれがＯＦＦ輝度設定
電位かは、液晶素子２３がノーマリーホワイトモード
か、ノーマリーブラックモードか、透過状態をＯＮとす
るか、非透過状態をＯＮとするか、に依存し、どちらに
設定することも可能である。

【０１２９】〔実施の形態２〕図２に示すのは、本発明
の第１の手段における第２の構成である画素Ａｉｊの等
価回路である。この等価回路は第１のスイッチング手段
であるＴＦＴ６３を持ち、そのＴＦＴ６３のソース端子
に信号ラインとしてのデータ配線Ｓｊが接続され、ＴＦ
Ｔ６３のドレイン端子に電位保持手段であるコンデンサ
６５が接続されている。また、第４のスイッチング手段
であるＴＦＴ６４を持ち、そのＴＦＴ６４のソース端子
に信号ラインとしてのデータ配線Ｓｊが接続され、ＴＦ
Ｔ６４のドレイン端子に記憶手段であるメモリ素子９の
入力端子が接続されている。また、ＴＦＴ６３のゲート
端子には走査線Ｃｉａが、ＴＦＴ６４のゲート端子には
走査線Ｃｉｂが接続されている。

【０１３０】このメモリ素子９は図１のメモリ素子９と
同じものであり、Ｐ型ＴＦＴ１１とｎ型ＴＦＴ１２から
なるインバータと、ｐ型ＴＦＴ１３とｎ型ＴＦＴ１４か
らなるインバータが、互いに相手の出力端子に自分の入
力端子を接続させたスタティックメモリ構成を取ってい
る。

【０１３１】そして、このメモリ素子９の出力端子（図
２では入力端子を兼ねる）にコンデンサ６６が接続され
ている。

【０１３２】このコンデンサ６５と６６のもう一方の端
子には電気光学素子である液晶素子が共通に接続され、
その液晶素子のもう一方の端子には対抗電極の電位Ｖｒ
ｅｆが接続されている。

【０１３３】この液晶へ印加される電圧を簡単化のため
にＶｒｅｆ＝ＧＮＤとして示す。コンデンサ６５の容量
をＣ６５、コンデンサ６６の容量をＣ６６、液晶の容量
をＣｌｃとすると、記憶手段９の出力がＧＮＤ電位のと
き、データ配線Ｓｊからコンデンサ６５へ印加された電
圧がＧＮＤ電位であれば、液晶には ０［Ｖ］ の電圧が印加される。また、データ配線Ｓｊからコンデ
ンサ６５へ印加された電圧がＶＤＤであれば、液晶には ＶＤＤ×Ｃ６５／（Ｃlc＋Ｃ６６＋Ｃ６５）［Ｖ］ の電圧が印加される。また、記憶手段９の出力がＶＤＤ
電位のとき、データ配線Ｓｊからコンデンサ６５へ印加
された電圧がＧＮＤ電位であれば、液晶には ＶＤＤ×Ｃ６６／（Ｃlc＋Ｃ６６＋Ｃ６５）［Ｖ］ の電圧が印加される。また、データ配線Ｓｊからコンデ
ンサ６５へ印加された電圧がＶＤＤであれば、液晶には ＶＤＤ×（Ｃ６５＋Ｃ６６）／（Ｃlc＋Ｃ６６＋Ｃ６５）［Ｖ］ の電圧が印加される。

【０１３４】そこで、Ｃ６５，Ｃ６６をＣlcと比べでき
るだけ大きくとり、電源電圧ＶＤＤを適切に設定すれば
この液晶６７を用いて多階調表示を行うことができる。
即ち、本実施形態は記憶手段または電位保持手段へ格納
されたデータの重みに対応した電圧を発生させ、電気光
学素子を表示する場合に相当する。この場合でも、上記
データ配線Ｓｊと記憶手段９および電位保持手段６５が
１体１対応していれば、上記ＴＦＴ６３，６４は不要で
ある。この場合でも、画素に配置できなかったビットデ
ータは画素の外部より上記電位保持手段である液晶６５
へ時分割的に供給する。このことにより、画素に配置さ
れた記憶手段がメモリ回路９の１ビット分しかなくと
も、２ビット分以上の階調表示を実現できるという効果
（本発明の第２の目的）が実現できる。

【０１３５】〔実施の形態３〕図３に示すのは、本発明
の第１の手段における第２の構成である画素Ａｉｊの等
価回路である。この等価回路は第１のスイッチング手段
であるＴＦＴ６３のソース端子に信号ラインとしてのデ
ータ配線Ｓｊが接続され、ＴＦＴ６３のドレイン端子に
電位保持手段であるスタティックメモリ６８の入力端子
が接続されている。また、第４のスイッチング手段であ
るＴＦＴ６４のソース端子に信号ラインとしてのデータ
配線Ｓｊが接続され、ＴＦＴ６４のドレイン端子に記憶
手段であるスタティックメモリ６９の入力端子が接続さ
れている。また、ＴＦＴ６３のゲート端子には走査線Ｃ
ｉａが、ＴＦＴ６４のゲート端子には走査線Ｃｉｂが接
続されている。

【０１３６】また、電位保持手段６８の出力端子は第５
のスイッチング素子であるＰ型ＴＦＴ７０のソース端子
へ接続され、ＴＦＴ７０のドレイン端子は有機ＥＬ８と
供に電気光学素子を形成するＴＦＴ７のゲート端子へ接
続されている。また、記憶手段６９の出力端子は第５の
スイッチング素子であるｎ型ＴＦＴ７１のソース端子へ
接続され、ＴＦＴ７１のドレイン端子は有機ＥＬ８（こ
の有機ＥＬの構成の説明は後で行う）と供に電気光学素
子を形成するＴＦＴ７のゲート端子へ接続されている。

【０１３７】このＴＦＴ７０と７１は一方がｎ型ＴＦ
Ｔ、他方がｐ型ＴＦＴなので、共通する制御線Ｃｉｂｉ
ｔ１へそのゲート端子を接続させることで、制御線Ｃｉ
ｂｉｔ１の電位が高い電位（ハイ電位）であればＴＦＴ
７１が導通状態となり、制御線Ｃｉｂｉｔ１の電位が低
い電位（ロー電位）であればＴＦＴ７０が導通状態とな
るよう制御される。

【０１３８】また、この場合、電気光学素子はＰ型ＴＦ
Ｔ７と有機ＥＬ８から形成されており、ＴＦＴ７のソー
ス端子は電源線ＶＤＤに接続されており、ＴＦＴ７のド
レイン端子は有機ＥＬ８（この有機ＥＬの構成の説明は
後で行う）の陽極へ接続されている。また、この有機Ｅ
Ｌ８の陰極はＧＮＤへ接続されている。

【０１３９】そこで、図４に示すような走査を行う。な
お、図４では３）から１６）が走査線に相当し、実線で
示した走査がデータ配線Ｓｊからのデータ取り込みであ
り、破線で示した走査が記憶手段からのデータ取り込み
である。

【０１４０】即ち、１フレーム期間Ｔｆを複数の走査期
間Ｔｓに分割し、最初に最上位ビットのデータを記憶手
段６９へ書き込み、制御線Ｃｉｂｉｔ１をハイ電位とし
ＴＦＴ７１を導通状態として、記憶手段６９の出力をＴ
ＦＴ７のゲート電極へ供給する。その結果、有機ＥＬ８
ではこの間、最上位ビットのデータに従った電流が流れ
る。

【０１４１】次に、下位ビットのデータを電位保持手段
６８へ書き込み、制御線Ｃｉｂｉｔ１をロー電位としＴ
ＦＴ７０を導通状態として、電位保持手段６８の出力を
ＴＦＴ７のゲート電極へ供給する。その結果、有機ＥＬ
８ではこの間、下位ビットのデータに従った電流が流れ
る。

【０１４２】しかし、下位ビットでは上記走査期間Ｔｓ
より下位ビットの表示期間の長さが短くなることがあ
る。そこで、その余った時間では、制御線Ｃｉｂｉｔ１
をハイ電位としＴＦＴ７１を導通状態として、記憶手段
６９の出力をＴＦＴ７のゲート電極へ供給する。

【０１４３】その結果、有機ＥＬ８ではこの間、最上位
ビットのデータに従って電流が流れる期間が幾つかに分
割される。この分割された期間の総和を、この最上位ビ
ットの重みに比例させる。

【０１４４】このように駆動することで、有機ＥＬ８を
時間分割階調表示する場合に見られる動画偽輪郭を抑制
する効果が発揮される。

【０１４５】なお、本実施の形態は記憶手段または前記
電位保持手段へ格納されたデータの重みに対応した期
間、記憶手段または前記電位保持手段の出力を前記電気
光学素子へ与える場合に相当する。

【０１４６】また、画素外部よりビットデータが上記電
位保持手段であるスタティックメモリ６８へ供給される
ことにより、画素に配置された記憶手段６９が１ビット
分しかなくとも２ビット分以上の階調表示が実現できる
という効果がある。

【０１４７】なお、本実施の形態のように、データをデ
ジタルデータとして画素へ転送する場合、アナログ的な
電圧を画素に転送する場合と比べ、データ転送回数がｂ
ｉｔ数倍増えてしまうという問題がある。

【０１４８】しかし、アナログ的な電圧を画素へ転送す
る場合、電気光学素子を駆動するために必要な電圧を信
号配線Ｓｊに転送する必要がある。これには、例えば１
０Ｖの電圧振幅を必要とする。

【０１４９】一方、２値のデジタルデータを画素へ転送
する場合、画素に簡単な電圧レベル変換回路を設けるこ
とができる。このことは、例えば１０Ｖの電圧振幅を電
気光学素子へ印加する場合でも、信号配線Ｓｊへ転送す
る電圧を３Ｖ程度に抑えられることを意味する。

【０１５０】消費電力は電圧の２乗に比例するので、ア
ナログ階調で１０Ｖの電圧を１回転送する場合の消費電
力を１０×１０×１＝１００とすると、デジタル階調で
３Ｖの電圧を８回転送する場合の消費電力は３×３×８
＝７６に抑えられる。

【０１５１】図５に示すのは、このような電圧変換回路
の例である。図５では電圧変換回路９７では、Ｐ型ＴＦ
ＴＱ１４とｎ型ＴＦＴＱ１５からなる第１のインバータ
と、ｐ型ＴＦＴＱ１６とｎ型ＴＦＴＱ１７からなる第２
のインバータを持ったスタティックメモリ構成を使い、
信号配線Ｓｊから入力されたデータから、その正極性デ
ータと反転極性データを作る。その一方のデータをＰ型
ＴＦＴＱ１８とｎ型ＴＦＴＱ１９からなる第３のインバ
ータのｎ型ＴＦＴＱ１９のゲート電極へ与え、他方のデ
ータをＰ型ＴＦＴＱ２０とｎ型ＴＦＴＱ２１からなる第
４のインバータのｎ型ＴＦＴＱ２１のゲート電極へ与え
る。Ｐ型ＴＦＴ１８と２０は互いの出力がゲート電極に
入力されるよう接続してある。

【０１５２】そこで、ｎ型ＴＦＴＱ１９か２１のゲート
電極の何れかが電圧ＶＣＣとなって導通状態となると、
その導通した側のインバータの出力はＧＮＤ電位とな
る。その結果、Ｐ型ＴＦＴＱ１８か２０のいずれかのゲ
ート型端子がＧＮＤ電位となるので、非導通状態であっ
たｎ型ＴＦＴ側のＰ型ＴＦＴが導通状態となり、そちら
側のインバータの出力はＶＤＤとなる。そこで、このＶ
ＣＣからＶＤＤへの電圧変換が完成される。

【０１５３】この電圧変換されたデータは、走査配線Ｃ
ｉが選択状態で、制御配線Ｃｉｂｉｔ１がハイ電位のと
きメモリ９へ書き込まれる。また、この電圧変換回路９
７は電位保持手段としても働く。これは、この電圧変換
回路９７を通過させなければ、新たなデータをメモリ回
路９へ書き込むことができないので、この電圧変換回路
９７は記憶手段とみなすより電位保持手段とみなすべき
と考えるからである。なお、走査配線Ｃｉが非選択状態
で、制御配線Ｃｉｂｉｔ１がロー電位の時、電位保持手
段であるこの電圧変換回路９７の出力が電気光学素子で
あるＴＦＴ１５へ印加される。また、制御配線Ｃｉｂｉ
ｔ１がハイ電位の時、記憶手段であるメモリ回路９の出
力が電気光学素子であるＴＦＴ１５へ印加される。

【０１５４】このように、画素毎に電圧変換回路を設け
ることで、時間分割階調表示時の消費電力を下げる効果
が実現される。

【０１５５】〔実施の形態４〕図６に示すのは、本発明
の第１の手段における第２の構成である画素Ａｉｊの等
価回路である。この等価回路は第１のスイッチング手段
であるＴＦＴ６３のソース端子に信号ラインとしてのデ
ータ配線Ｓｊが接続され、ＴＦＴ６３のドレイン端子に
電位保持手段であるコンデンサ７４と、電気光学素子を
形成するＴＦＴ７２のゲート端子へ接続されている。ま
た、第４のスイッチング手段であるＴＦＴ６４のソース
端子に信号ラインとしてのデータ配線Ｓｊが接続され、
ＴＦＴ６４のドレイン端子に記憶手段であるスタティッ
クメモリ９の入力端子が接続されている。また、ＴＦＴ
６３のゲート端子には走査線Ｃｉａが、ＴＦＴ６４のゲ
ート端子には走査線Ｃｉｂが接続されている。

【０１５６】また、記憶手段９の出力端子は電気光学素
子を形成するＴＦＴ７３のゲート端子へ接続されてい
る。この場合、電気光学素子はＰ型ＴＦＴ７２，７３と
有機ＥＬ８から形成されており、ＴＦＴ７２，７３のソ
ース端子は電源線ＶＤＤに接続されており、ＴＦＴ７
２，７３のドレイン端子は有機ＥＬ８（この有機ＥＬの
構成の説明は後で行う）の陽極へ接続されている。ま
た、この有機ＥＬ８の陰極はＧＮＤへ接続されている。

【０１５７】そこで、図６の信号線Ｓｊへ画素Ａｉｊの
最上位ビットのデータを供給している間に、走査線Ｃｉ
ｂを選択状態として、このデータを記憶手段９へ取り込
む。また、画素Ａｉｊの下位ビットのデータは時間分割
的に信号線Ｓｊへ供給し、その間に走査線Ｃｉａを選択
状態として、このデータをコンデンサ７４へ取り込む。

【０１５８】ＴＦＴ７２はコンデンサ７４の電位がハイ
電位のとき非導通となり、ロー電位のとき導通となる。
また、ＴＦＴ７３は記憶手段９の電位がハイ電位のとき
非導通となり、ロー電位のとき導通となる。このＴＦＴ
７２，７３は同一の構成（サイズ）で作られているの
で、両方とも導通状態のときは一方のみ導通状態のとき
の２倍の電流が流れる。

【０１５９】そこで、画素Ａｉｊの下位データをコンデ
ンサ７４へ与える間隔を、そのビットの重みに合わせて
制御することで多階調表示が行える。この場合、本実施
形態は記憶手段または電位保持手段へ格納されたデータ
の重みに対応した電流を発生させ、電気光学素子を表示
する場合に相当する。この場合でも、上記データ配線Ｓ
ｊと記憶手段９および電位保持手段６５が１体１対応し
ていれば、上記ＴＦＴ６３，６４は不要である。この場
合でも、画素に配置できなかったビットデータは画素の
外部より上記電位保持手段であるコンデンサ７４へ供給
され、画素に配置された記憶手段が１ビット分しかなく
とも２ビット分以上の階調表示が実現できるという効果
がある。

【０１６０】〔実施の形態５〕図７に示すのは、本発明
の第１の手段における第１の構成である画素Ａｉｊの等
価回路である。また、図１２に示すのは本発明の第２の
手段である表示領域（画素）外に第２のメモリ素子（メ
モリアレイ）を持たせたブロック回路構成である。な
お、説明の便宜上、前記の実施の形態の図面に示した部
材と同一の機能を有する部材には、同一の符号を付記し
てその説明を省略する。

【０１６１】ここでは有機ＥＬのような自発光素子を用
いるので、その自発光素子駆動用ＴＦＴは電荷移動度の
大きなシリコンプロセスで製作している。すなわち、本
実施形態で用いるＴＦＴを作成するために、実施の形態
１〜４同様、ＣＧＳＴＦＴ製作プロセスを用いることと
する。

【０１６２】図７に示すのは画素Ａｉｊの等価回路であ
る。この等価回路は第１のスイッチング素子であるＴＦ
Ｔ６のソース端子にデータ配線Ｓｊが接続され、ＴＦＴ
６のドレイン端子には第２のスイッチング素子であるＴ
ＦＴ２１のソース端子と、第３のスイッチング素子であ
るＴＦＴ２０のソース端子と、電気光学素子を構成する
ＴＦＴ７のゲート端子が接続された構成である。なお、
このＴＦＴ２１のドレイン端子には、記憶手段であるス
タティックメモリ回路９が、ＴＦＴ２０のドレイン端子
にはコンデンサ２２（電位保持手段）が接続されてい
る。

【０１６３】なお、図７の構成においては第３のスイッ
チング素子であるＴＦＴ２０は必ずしも必要ない。この
ＴＦＴ２０は、メモリ素子９の出力をＴＦＴ７のゲート
電極へ与えたとき、コンデンサ２２の電位を保持するた
めに設けられている。このことにより、コンデンサ２２
に貯えた情報が保持されるので、あたかもコンデンサ２
２はダイナミックメモリを用いた記憶手段として働き、
ＴＦＴ７のゲート電極の浮遊容量が電位保持手段のよう
に働く。

【０１６４】従って、このＴＦＴ２０がある場合、コン
デンサ２２は厳密な意味では本発明の手段１の電位保持
手段とはなっていない。

【０１６５】しかし、ＴＦＴ７のゲート電極の浮遊容量
だけでは周辺の配線の影響を受け電位が変動するので好
ましくないこと、電位保持手段であるコンデンサ２２を
記憶手段からチャージアップする場合も、コンデンサ２
２の電荷を入れ替えるので消費電力が発生すること、を
考慮し、そのような課題が発生しないよう、電位保持手
段としてのコンデンサ２２に直列に第３のスイッチング
素子であるＴＦＴ２０を挿入して、本発明の電位保持手
段としている。

【０１６６】この目的からみて、この第３のスイッチン
グ素子の位置は、図７のようＴＦＴ７のゲート電極とコ
ンデンサ２２の間でも良いし、コンデンサ２２とＧＮＤ
電位との間でも良い。いずれの場合でも、ＴＦＴ２０を
非導通状態としたときコンデンサ２２の電荷は変動しな
い。

【０１６７】また、ＴＦＴ２０のゲート端子には制御線
Ｃｉｂｉｔ１が、ＴＦＴ２１のゲート端子には制御線Ｃ
ｉｂｉｔ２が接続されている。

【０１６８】このＴＦＴ７で駆動する電気光学素子とし
て本実施の形態では図８にその印加電圧Ｖ−電流Ｉ特性
を示す有機ＥＬを用いる。図８は、有機ＥＬ素子のＩ−
Ｖ静特性（リニア）である。なお、同有機ＥＬの一般的
な構造は図９に示すような構造をとる。

【０１６９】すなわち、図９（ａ）に示すように、基板
３１のうえに陽極３２を形成し、そのうえに有機多層膜
３４（正孔入層３５、正孔輸送層３６、発光層３７、電
子輸送層３８）を形成し、そのうえに陰極３３を積層し
た層構成３９を用いる。

【０１７０】なお、発光層３７の構造図は図９（ｂ）に
示されるビフェニール（出光興産のＤＰＶＢｉ）などが
使われている。

【０１７１】なお、本実施の形態では好ましい組み合わ
せで説明しているので、本発明の電気光学素子の電源線
と、記憶手段の電源線を別配線とする場合の実施の形態
でもある。すなわち、図７ではメモリ回路９として、ゲ
ートＯＮ電源配線（電圧Ｖｏｎ）とゲートＯＦＦ電源配
線（電圧Ｖｏｆｆ）とを電源配線として有機ＥＬ駆動用
電源ＶＤＤとは独立に電圧設定可能な構成としている。

【０１７２】以下本実施の形態の電圧設定について見て
みる。本発明の階調表示方法では画素毎にスタティック
メモリを持った構成や画素外にＳＲＡＭ（static rando
m access memory ）を持った構成を用いることが好まし
い。

【０１７３】この画素外にＳＲＡＭを持った構成とし
て、従来例に示した特開２０００−２２７６０８号公報
がある。この公報に開示されている図３０のＴＦＴ基板
構成は、すでに述べたように、表示部３１０の外にＳＲ
ＡＭで構成される画像メモリ３０８を持ち、表示部３１
０に図３１や図３２のコンデンサで構成される画素メモ
リを持ち、この画素メモリに蓄えられた２値データで表
示を行う構成である。

【０１７４】上記のような画素毎にメモリを持った構成
において、そのメモリの出力電圧を、有機ＥＬを駆動す
るためのＴＦＴのゲート電極へ印加するが、その表示を
安定させるためにはどのようなゲート電圧が必要かにつ
いて述べる。

【０１７５】図１０は図８にその印加電圧−電流特性を
示した有機ＥＬとその有機ＥＬへ駆動用ＴＦＴを直列接
続した構成で、駆動用ＴＦＴのゲート電圧Ｖgateと有機
ＥＬを流れる電流特性Ｉoledの関係をシミュレーション
した結果である。

【０１７６】図１０から分かるとおり、有機ＥＬのよう
な自発光素子では、駆動用ＴＦＴのゲート電圧が−５Ｖ
か−２Ｖかにより、有機ＥＬを流れる電流値が変化して
しまう。

【０１７７】すなわち、上記メモリから通常のロジック
出力電圧（ＶＤＤとＧＮＤ）が出力されていても、上記
有機ＥＬを駆動するためのＴＦＴのゲート電極へ印加す
る電圧として不十分なことが分かる。

【０１７８】まして、特開２０００−２２７６０８号公
報に示された図３１の回路構成では、コンデンサ４０６
へ溜めた電荷が変化すると、その変化で駆動用ＴＦＴ４
０７のゲート電圧が変化してしまい、発光輝度が変化す
るという問題が起こることが分かった。これは図３２で
も同様である。

【０１７９】また、画素毎にスタティックメモリを持っ
た構成として、従来例に示した特開平８−１９４２０５
号公報がある。すでに述べたように、この公報に開示さ
れている図２９のＴＦＴ基板構成は画素毎にスタティッ
クメモリ２０６を持ち、この画素メモリに蓄えられたデ
ータで２値表示を行う構成である。この構成でも、駆動
用ＴＦＴ２１４のゲート電圧として論理回路の電源電圧
ＶＤＤやＧＮＤ電圧を直接用いる構成としている。有機
ＥＬのような自発光素子を駆動する場合は、図１０に示
した駆動用ＴＦＴのゲート電圧Ｖと有機ＥＬを流れる電
流特性Ｉの関係においてＶ−Ｉ特性の変化が少ないとこ
ろを用いることが好ましい。

【０１８０】これは、有機ＥＬのような自発光素子の駆
動用ＴＦＴでは、ゲート電圧の変動が発光輝度の変化と
なるためである。しかし、上記電源電圧ＶＤＤやＧＮＤ
電圧を直接用いる構成では、そのような適切な電圧の選
択が行えない。

【０１８１】これに対し、本実施の形態の構成によれ
ば、以下に述べるように、画素毎にメモリを持った表示
装置に適し、有機ＥＬのような自発光素子で安定な輝度
特性を示す画素メモリ回路を得ることができる。

【０１８２】図７に示す有機ＥＬ駆動用としてのｐ型の
ＴＦＴ７と図８にそのＶ−Ｉ特性を示した有機ＥＬ８と
の組み合わせにおいて、電源電圧ＶＤＤ≒６Ｖのとき
の、ｐ型ＴＦＴ７のゲート電圧Ｖと有機ＥＬ８を流れる
電流Ｉの関係をシミュレーションで求めたのが図１０の
Ｖ−Ｉ特性である。

【０１８３】図１０より分かるように、ｐ型ＴＦＴ７の
ゲートＯＦＦ電圧は約４Ｖ以上あればほぼ０μＡで良い
が、ゲートＯＮ電圧は０Ｖでも不充分であり、約−５Ｖ
以下でほぼ０．８μＡと安定する。

【０１８４】例えば、ゲートＯＦＦ電圧：Ｖｏｆｆ＝５
Ｖとし、ゲートＯＮ電圧：Ｖｏｎの変動幅を（ゲートＯ
Ｎ電圧：Ｖｏｎ−ゲートＯＦＦ電圧：Ｖｏｆｆ）×（１
±０．１）とすると、ゲートＯＮ電圧は０Ｖでは輝度バ
ラツキは約±３％であるが、ゲートＯＮ電圧は−５Ｖで
は輝度バラツキは約±１％と小さくなる。

【０１８５】有機ＥＬ駆動用ＴＦＴのゲート電圧は周辺
配線との間の浮遊容量等で変動するので、このように輝
度バラツキの少なくなる電圧を有機ＥＬ駆動用ＴＦＴの
ゲートＯＮ電圧として設定すると効果がある。

【０１８６】このように、本発明の手段２である画素毎
に配置されたスタティックメモリ素子の出力端であるイ
ンバータ回路の、一方のＴＦＴ（トランジスタ）のソー
ス端子をＯＮ輝度設定配線へ接続し、もう一方のＴＦＴ
（トランジスタ）のドレイン端子をＯＦＦ輝度設定配線
へ接続することで、スタティックメモリ素子の出力電位
を適切なＯＮ電位やＯＦＦ電位とすることができる。

【０１８７】このような構成は、本発明の手段１におい
て有効なだけではなく、一般に画素毎にスタティックメ
モリ素子を持った構成で有効である。

【０１８８】そこで、本実施の形態では有機ＥＬ駆動電
圧として＋６Ｖを、ゲートＯＮ電圧Ｖｏｎとして−５Ｖ
を、ゲートＯＦＦ電圧Ｖｏｆｆとして＋５Ｖを用いる。

【０１８９】すなわち、図７においてゲートＯＦＦ電源
配線（電圧Ｖｏｆｆ）は約５Ｖの電源配線であり、ゲー
トＯＮ電源配線（電圧Ｖｏｎ）は約−５の電源配線であ
る。このゲートＯＦＦ電圧配線（電圧Ｖｏｆｆ）と駆動
用ＴＦＴ７のゲート配線をｐ型ＴＦＴ１３を用いて繋
ぎ、ゲートＯＮ電圧配線（電圧Ｖｏｎ）と駆動用ＴＦＴ
７のゲート配線をｎ型ＴＦＴ１４を用いて繋ぐ。

【０１９０】このような回路構成を用いると有機ＥＬ駆
動用ＴＦＴのゲート配線に適切なＯＮ電圧とＯＦＦ電圧
を供給することができる。なお、図７のｐ型ＴＦＴ１３
とｎ型ＴＦＴ１４はインバータ回路を構成している。そ
こで、もう一段、ｐ型ＴＦＴ１１とｎ型ＴＦＴ１２でイ
ンバータ回路を構成し相互のゲート電極と出力電極を結
合すると、メモリ回路９にてスタティックメモリが構成
できる。

【０１９１】この有機ＥＬ素子８の表示状態を制御する
方法を図１１に示す。

【０１９２】すなわち、１フレーム期間ＴＦの最初の期
間Ｔ０の間に電源ＶＤＤをＧＮＤ電位（もしくはＧＮＤ
電位以下の−６Ｖ等）とし、制御線Ｃi ｂｉｔ２を選択
状態とすることでＴＦＴ２１を導通状態とし、ＴＦＴ６
（のソース・ドレイン間）を１走査線毎に順次導通状態
とし、すべての走査線上の画素のメモリ回路へ最上位ビ
ットのデータを記録する。

【０１９３】その後、期間１６Ｔ１の間に電源ＶＤＤを
＋６Ｖとして、この有機ＥＬ駆動用ＴＦＴ７のゲート電
極へメモリ回路９に記憶されたデータに対応した電圧Ｖ
ｏｎか電圧Ｖｏｆｆを印加する。

【０１９４】その後、制御線Ｃi ｂｉｔ２を非選択状態
とすることでＴＦＴ２１を非導通状態とし、制御線Ｃi
ｂｉｔ１を選択状態とすることでＴＦＴ２０を導通状態
とする。

【０１９５】この間、期間Ｔ０の間にＴＦＴ６（のソー
ス・ドレイン間）を順次導通状態とし、電源ＶＤＤをＧ
ＮＤ電位とし、下位ビット相当の電位をコンデンサ２２
に貯め、その後ビットの重みに対応した期間だけ電源Ｖ
ＤＤを＋６Ｖとして、有機ＥＬ駆動用ＴＦＴ７のゲート
電極へ、コンデンサ２２に貯められたデータに対応した
電圧Ｖｏｎか電圧Ｖｏｆｆを印加する。

【０１９６】そして、最後の下位ビット相当の表示が終
わった後に、制御線Ｃi ｂｉｔ１を非選択状態とするこ
とでＴＦＴ２０を非導通状態とし、制御線Ｃi ｂｉｔ２
を選択状態とすることでＴＦＴ２１を導通状態とし、メ
モリ回路９に記録されている最上位ビットのデータに対
応した電圧Ｖｏｎか電圧Ｖｏｆｆを有機ＥＬ駆動用ＴＦ
Ｔ７のゲート電極へ印加する。

【０１９７】このように走査することで、図１１に示す
ように階調レベル３１の背景に階調レベル３２の模様が
動くとき、視線が図１１の破線（ａ）〜（ｄ）のように
動いても、その視線移動上の画素の視線移動時の階調パ
ターンの誤りが図３５の従来例と比べて減少する。

【０１９８】例えば、破線（ａ）では視線が階調１，
２，４と３２／２の点灯タイミングと被るので階調レベ
ル２３（＝１＋２＋４＋３２／２）が見える。破線
（ｄ）では階調３２／２，８，１６の点灯タイミングが
被るので階調レベル４０（＝３２／２＋８＋１６）が見
える。これら値の本来の階調レベル３１や３２に対する
誤りは図３５の場合に比べて半分程度になる。

【０１９９】このように、画素毎にメモリと、そのメモ
リの値とは独立に制御されるコンデンサを持つことで、
本実施の形態の駆動方法が可能となる。本実施の形態に
よれば、従来例の図３５と必要な走査回数を変えなくと
も、図１１に示すように動画偽輪郭抑制効果がある。

【０２００】なお、図７の画素メモリ回路９の動作は、
（１）メモリ回路９のデータ更新時、制御ラインとして
の走査線Ｃｉを用いてＴＦＴ６を導通状態とし、制御線
Ｃｉｂｉｔ２を用いてＴＦＴ２１を導通状態とし、信号
ラインとしてのデータ配線Ｓｊよりデータに対応した電
圧ＶｏｎまたはＶｏｆｆを、第1 のインバータ回路（ｐ
型ＴＦＴ１１とｎ型ＴＦＴ１２の回路）の入力端に与
え、メモリ回路９の値を更新し、（２）メモリ回路９の
データ保持時、走査線（制御ライン）Ｃｉまたは制御線
Ｃｉｂｉｔ２を用いてＴＦＴ６またはＴＦＴ２１を非導
通状態とし、第２のインバータ回路（ｐ型ＴＦＴ１３と
ｎ型ＴＦＴ１４の回路）の出力を第1 のインバータ回路
の入力端に与え、メモリ回路９の値を維持し、（３）上
記メモリ回路９のデータ更新時およびデータ保持時を通
して、制御線Ｃｉｂｉｔ２を選択状態とすることでＴＦ
Ｔ２１を導通状態としている間に、第２のインバータ回
路のｐ型ＴＦＴ１３が導通状態であれば、（ＴＦＴ２０
が導通・非導通状態に関係なく）有機ＥＬ駆動用ｐ型Ｔ
ＦＴ７のゲート電圧はＶｏｆｆとなり、有機ＥＬ８は非
発光状態となり、（４）上記メモリ回路９のデータ更新
時およびデータ保持時を通して、制御線Ｃｉｂｉｔ２を
選択状態とすることでＴＦＴ２１を導通状態としている
間に、第２のインバータ回路のｎ型ＴＦＴ１４が導通状
態であれば、（ＴＦＴ２０が導通・非導通状態に関係な
く）有機ＥＬ駆動用ｐ型ＴＦＴ７のゲート電圧はＶｏｎ
となり、有機ＥＬ８は発光状態となる。

【０２０１】このようにすることで、有機ＥＬ駆動用Ｔ
ＦＴ７のゲート端子には、有機ＥＬを適切に２値駆動す
るための、電圧ＶｏｎまたはＶｏｆｆが、コンデンサ２
２からもメモリ回路９からも供給される。その結果上記
動画偽輪郭対策の効果や、階調直線性に優れた表示が可
能となる効果がある。

【０２０２】なお、本実施の形態では、本発明の第２の
手段を用いているので、従来技術の図２８に示した信号
線ドライバのようなデータ・電圧変換回路が介存する必
要はない。画素外に存在するＳＲＡＭのデータをそのま
ま画素に存在するスタティックメモリへ転送してやれば
よい。そこで、本実施の形態の画素ＴＦＴ回路に適した
システム構成として、図１２に示すシステム構成が提案
できる。

【０２０３】すなわち、図１２に示すのは、ＣＰＵ（中
央演算処理部）１から表示装置３へ表示すべき画像（や
文字）データが書き込まれるＳＲＡＭ４（第２のメモリ
素子）を表示装置と一体化した構成である。このＳＲＡ
Ｍ４自体は上記ＣＧＳＴＦＴ製作プロセスを用いて表示
装置へ作り込んでも、単結晶半導体工程を用いて作った
ＩＣを表示装置３へ後から実装するようにしても構わな
い。また単結晶半導体工程を用いて作ったＩＣを後から
実装する場合、表示装置３上に直接実装しても、銅箔パ
ターンで配線されたテープ上にＴＡＢ（Tape Automated
Bonding）技術により一旦実装してから、改めてそのＴ
ＣＰ（Tape Carrier Package）を表示基板と結合させて
も構わない。

【０２０４】なお、２は表示装置の外部にあるフラッシ
ュメモリであり、５はＳＲＡＭ４のデータを画素１０へ
書き込むためのコントローラ・ドライバ回路である。ま
た、画素１０の回路構成は図７に示された画素ＴＦＴ回
路構成である。

【０２０５】このＳＲＡＭ４は図１３に示すように、Ｃ
ＰＵ１へのシリアル・Ｉ／Ｏポート（シリアルＩＮコン
トロール回路５５とシリアルＯＵＴコントロール回路５
４）とは別に、表示装置３のＳＥＧ（信号線ドライバ）
側１列（画素Ａｉ１〜画素Ａｉｍ）分のデータをパラレ
ルに出力するポート（パラレルＯＵＴコントロール回路
５３）を持つ。その他は通常のＳＲＡＭ回路と同様、ア
ドレスバッファ５０、５８、ロウデコーダ５１、カラム
デコーダ５７、セレクタ５６、メモリアレイ５２を持
つ。５９、６０はＡＮＤ回路である。

【０２０６】このＳＲＡＭを用いて、外部から入力され
た画素単位のデータを、上記駆動方法に示したビット単
位のデータへ変換し、ＳＲＡＭから直接画素メモリへ書
き込むことで、ＳＲＡＭからＳＥＧドライバへシリアル
にデータを転送する必要が無くなり、そのためのエネル
ギーが省け、表示装置全体の低消費電力化が図れる。ま
た、使用する側では、このような駆動方法がとられてい
ることを意識せずに使うことができる。

【０２０７】このように画素にメモリ素子を配置した表
示装置では、本発明の第２の手段である画素（表示領
域）の外に第２のメモリ素子（メモリアレイ）を持たせ
ることの効果は大きい。

【０２０８】なお、図７の画素ＴＦＴ回路構成ではゲー
トＯＮ電圧配線（電圧Ｖｏｎ）と有機ＥＬ駆動用電源Ｖ
ＤＤは別配線としたが、図１０のＶ−Ｉ特性よりＶｏｎ
は４Ｖ以上であればよいのであり、ＶＤＤの６Ｖを用い
ることも可能である。この場合、ゲートＯＮ電圧配線
（電圧Ｖｏｎ）と有機ＥＬ駆動用電源ＶＤＤが共通化で
きる。

【０２０９】〔実施の形態６〕本発明の手段１と手段２
の別の実施の形態を図１４〜図１８に示す。

【０２１０】図１４は従来の液晶表示装置と同様１ライ
ン単位で画素のビットデータが送られてくる場合に対応
する。この場合、基板７５上にはシリアル／パラレル変
換回路７６、コントローラ７７、表示領域７９に配置し
た画素８１、画素外メモリ領域７８に配置したメモリセ
ル８０が形成される。

【０２１１】また、表示画素の等価回路構成の例を示す
と図１５のようになり、メモリセルの等価回路構成の例
を示すと図１６のようになる。

【０２１２】即ち、図１５は本発明の第１の手段の第１
の構成の実施の形態であり、画素８１に第１のスイッチ
ング素子であるＴＦＴ６と電気光学素子である有機ＥＬ
８およびその有機ＥＬ８を駆動するＴＦＴ７・電位保持
手段であるコンデンサ９２、記憶手段であるメモリ８３
〜８５が配置されている。ＴＦＴ６はソース電極が信号
配線Ｓｊへ、ゲート電極が走査配線Ｃｉへ、ドレイン電
極が配線Ａへ接続されている。また、各メモリ８３〜８
５と配線Ａの間には、そのゲート電極が制御線Ｃｉｂｉ
ｔ１・Ｃｉｂｉｔ２へ接続された第２のスイッチング素
子であるＴＦＴ８６〜９１が介在されている。

【０２１３】この場合、ＴＦＴ６が非導通状態の時、メ
モリ８３にはｐ型ＴＦＴ８６とｎ型ＴＦＴ８７が接続さ
れているので、制御線Ｃｉｂｉｔ１がロー電位、制御線
Ｃｉｂｉｔ２がハイ電位のとき、メモリ８３のデータが
配線Ａに出力される。また、メモリ８４にはｎ型ＴＦＴ
８８とｐ型ＴＦＴ８９が接続されているので、制御線Ｃ
ｉｂｉｔ１がハイ電位、制御線Ｃｉｂｉｔ２がロー電位
のとき、メモリ８４のデータが配線Ａに出力される。ま
た、メモリ８５にはｎ型ＴＦＴ９０とｎ型ＴＦＴ９１が
接続されているので、制御線Ｃｉｂｉｔ１とＣｉｂｉｔ
２が供にハイ電位のとき、メモリ８５のデータが配線Ａ
に出力される。

【０２１４】また、ＴＦＴ６が導通状態のとき、制御線
Ｃｉｂｉｔ１がロー電位、制御線Ｃｉｂｉｔ２がハイ電
位のとき、信号配線Ｓｊのデータがメモリ８３へ書き込
まれる。また、制御線Ｃｉｂｉｔ１がハイ電位、制御線
Ｃｉｂｉｔ２がロー電位のとき、信号配線Ｓｊのデータ
がメモリ８４へ書き込まれる。また、制御線Ｃｉｂｉｔ
１とＣｉｂｉｔ２が供にハイ電位のとき、信号配線Ｓｊ
のデータがメモリ８５へ書き込まれる。

【０２１５】また、コンデンサ９２と配線Ａの間にはＴ
ＦＴＱ１が接続され、そのゲート電極には制御線ＣｉＣ
が接続されている。そこで、このＴＦＴＱ１が導通状態
のときコンデンサ９２の電位は配線Ａに与えられた電位
となる。また、このＴＦＴＱ１が非導通状態のときコン
デンサ９２の電位は保持される。有機ＥＬ８駆動用ＴＦ
Ｔ７はこのコンデンサ９２の電位で制御される。

【０２１６】図１６は本発明の第１の手段の別の実施の
形態であるメモリセル８０であり、メモリセル８０には
第１のスイッチング素子であるＴＦＴＱｌ０と記憶手段
であるメモリ９３〜９６が配置されている。ＴＦＴＱ１
０は、ソース電極が信号配線Ｄｊへ、ゲート電極がゲー
ト配線Ｇｉへ、ドレイン電極が配線Ｂへ接続されてい
る。また、メモリ９４〜９６は制御線Ｇｉｂｉｔ１、Ｇ
ｉｂｉｔ２へそのゲート電極が接続された第２のスイッ
チング素子であるＴＦＴＱ４〜Ｑ９が接続されている。

【０２１７】この場合、ＴＦＴＱ１が導通状態でシリア
ル／パラレル変換回路７６から出力がないとき、メモリ
９４にはｐ型ＴＦＴＱ４とｎ型ＴＦＴＱ５が接続されて
いるので、制御線Ｇｉｂｉｔ１がロー電位、制御線Ｇｉ
ｂｉｔ２がハイ電位のとき、メモリ９４のデータが配線
Ｂに出力される。また、メモリ９５にはｎ型ＴＦＴＱ６
とｐ型ＴＦＴＱ７が接続されているので、制御線Ｇｉｂ
ｉｔ１がハイ電位、制御線Ｇｉｂｉｔ２がロー電位のと
き、メモリ９５のデータが配線Ｂに出力される。また、
メモリ９６にはｎ型ＴＦＴＱ８とｎ型ＴＦＴＱ９が接続
されているので、制御線Ｇｉｂｉｔ１とＧｉｂｉｔ２が
供にハイ電位のとき、メモリ９６のデータが配線Ｂに出
力される。

【０２１８】また、ＴＦＴＱ１が導通状態でシリアル／
パラレル変換回路７６から出力されているとき、制御線
Ｇｉｂｉｔ１がロー電位、制御線Ｇｉｂｉｔ２がハイ電
位のとき、信号配線Ｄｊのデータがメモリ９４へ書き込
まれる。また、制御線Ｇｉｂｉｔ１がハイ電位、制御線
Ｇｉｂｉｔ２がロー電位のとき、信号配線Ｄｊのデータ
がメモリ９５へ書き込まれる。また、制御線Ｇｉｂｉｔ
１とＧｉｂｉｔ２が供にハイ電位のとき、信号配線Ｄｊ
のデータがメモリ９６へ書き込まれる。

【０２１９】また、メモリ９３の入力端子と配線Ｂの間
にｐ型ＴＦＴＱ２が接続され、そのゲート電極には制御
線ＧｉＲＷが接続されている。このメモリ９３の出力端
子である第２のインバータ出力端子と、入力端子である
第１のインバータ入力端子の間にはｎ型ＴＦＴＱ３が接
続され、そのゲート電極には制御線ＧｉＲＷが接続され
ている。また、第２のインバータ出力端子と配線Ｂの間
にはＰ型ＴＦＴＱ２６が接続され、そのゲート電極には
ゲート配線Ｇｉに接続されている。

【０２２０】この結果、ゲート配線Ｇｉがハイ電位で、
制御線ＧｉＲＷがロー電位のとき、信号線Ｄｊのデータ
がメモリ９３へ書き込まれる。また、ゲート配線Ｇｉが
ハイ電位で、制御線ＧｉＲＷがハイ電位のとき、メモリ
９３のデータは保持される。また、ゲート配線Ｇｉがロ
ー電位のとき、メモリ９３のデータが配線Ｂへ出力され
る。

【０２２１】このメモリ９３は他のメモリ９４〜９６よ
り出カインピーダンスを低く設定しているので、ゲート
配線Ｇｉがロー電位のとき、他のメモリ９４〜９６が配
線Ｂと導通状態となれば、そのメモリのデータはメモリ
９３のデータに置き換えられる。

【０２２２】図１４では、入力されたビットデータ８２
はシリアル／パラレル変換回路７６の図示しないシフト
レジスタに一度貯えられ、その後図示しない１ライン分
のデータを保持するラッチへ貯えられる。

【０２２３】このラッチからは各ビット毎に１ライン分
のデータが順番に出力される。例えば６ｂｉｔ階調の場
合、図１７の１）に示すように６ｂｉｔ目、５ｂｉｔ
目、…、１ｂｉｔ目というようビット毎に１ライン単位
で出力される。

【０２２４】この出力されたビットデータはコントロー
ル回路７７の制御により、一部が表示領域７９の画素８
１に配置したメモリへ取り込まれ、残りは画素（表示領
域）外７８に配置したメモリセル８０のメモリへ取り込
まれる。

【０２２５】例えば、図１７の２）に示すように、画素
外のメモリ（図１６のメモリ９４〜９６）へ３ｂｉｔ目
〜１ｂｉｔ目のデータを書き込み、図１７の３）〜５）
に示すように画素内のメモリＭ３〜Ｍ１（図１５のメモ
リ８３〜８５）へ６ｂｉｔ目〜４ｂｉｔ目のデータを書
き込む。

【０２２６】なお、４ｂｉｔ目のデータは同時に有機Ｅ
Ｌ８を駆動するためのＴＦＴ７を制御するコンデンサ９
２へも書き込まれる。

【０２２７】このための制御信号の動作を示したのが図
１７の１４）〜２２）である。

【０２２８】即ち、各配線とそれを通る信号とに同一の
符号を付すこととして、例えばｉ＝１の場合でいえば、
図１７の１９）走査信号Ｃ１がハイ電位のとき、画素の
メモリまたはコンデンサへ画素外からデータが書き込ま
れる。どのメモリへ書き込むかを制御するのが２０）制
御信号Ｃ１ｂｉｔ１、２１）制御信号Ｃ１ｂｉｔ２であ
り、コンデンサへ書き込むかを制御するのが２２）制御
信号Ｃ１Ｃである。図１７の１４）ゲート信号Ｇ１がハ
イ電位のとき、画素外のメモリへデータが書き込まれ
る。どのメモリへ書き込むかを制御するのが１５）制御
信号Ｇ１ｂｉｔ１、１６）制御信号Ｇ１ｂｉｔ２であ
る。

【０２２９】図１７では２３）に示す通し時間でいえ
ば、４ｂｉｔ目のデータ表示期間は６）に示すように第
３選択期間から第１０選択期間までの８選択期間であ
る。その後、画素内のメモリから６ｂｉｔ目のデータを
コンデンサ９２へ転送させ、第１１選択期間から第１７
選択期間までの７選択期間表示させる。その後、画素外
のメモリから１ｂｉｔ目のデータをコンデンサ９２へ転
送させ、第１８選択期間の１選択期間表示させる。その
後、画素内のメモリから５ｂｉｔ目のデータをコンデン
サ９２へ転送させ、第１９選択期間から第２５選択期間
までの７選択期間表示させる。その後、画素外のメモリ
から２ｂｉｔ目のデータをコンデンサ９２へ転送させ、
第２６選択期間から第２７選択期間の２選択期間表示さ
せる。その後、画素内のメモリから６ｂｉｔ目のデータ
をコンデンサ９２へ転送させ、第２８選択期間から第３
５選択期間までの８選択期間表示させる。その後、画素
内のメモリから５ｂｉｔ目のデータをコンデンサ９２へ
転送させ、第３６選択期間から第４４選択期間までの９
選択期間表示させる。その後、画素内のメモリから６ｂ
ｉｔ目のデータをコンデンサ９２へ転送させ、第４５選
択期間から第５１選択期間までの７選択期間表示させ
る。その後、画素外のメモリから３ｂｉｔ目のデータを
コンデンサ９２へ転送させ、第５２選択期間から第５５
選択期間の４選択期間表示させる。その後、画素内のメ
モリから６ｂｉｔ目のデータをコンデンサ９２へ転送さ
せ、第５６選択期間から第６８選択期間までの１０選択
期間表示させる。

【０２３０】この結果、６ｂｉｔ目のデータの表示期間
は７＋８＋７＋１０＝３２選択期間となり、６ｂｉｔ目
のデータの表示期間は７＋９＝１６選択期間となる。こ
のように、本発明の手段２を用いれば、画素８１に配置
した３ｂｉｔのメモリ以外に、画素外の領域８０に配置
した３ｂｉｔのメモリも表示に使えるので、合計６ｂｉ
ｔ階調表示が可能となる。これは、画素に配置するメモ
リの数が少なくても、より多くの階調を表示できる効果
を生む。また、画素に配置したメモリの分、画素外に配
置するメモリの数を減らせるので、画素外のメモリ領域
の面積を減らし、同一のガラス基板から取れるパネルの
枚数を増やし、低コスト化できる効果や、同一の表示面
積を持ったディスプレイをより小型化できる効果を生
む。

【０２３１】なお、この表示基板へメモリを配置する場
合の最大の効果は低消費電力化であり、このような効果
は特に携帯機器市場で役立つ。

【０２３２】そして、電気光学素子として自発光素子を
用いる場合、発光効率の良い有機ＥＬを用いたほうが、
このような低消費電力化の効果が明白となるので、好ま
しい。

【０２３３】この表示基板へメモリを配置した効果は静
止画像だけでなく、簡単な（基板に配置したメモリ数以
内の）映像切り替え表示を行う場合にも示せる。

【０２３４】図１５では画素に３ｂｉｔのメモリを配置
し、図１６では画素（表示領域）外に４ｂｉｔのメモリ
を配置している。この構成を使えば、３ｂｉｔ階調の映
像を２画面切り替えて表示することができる。図１８は
その様子を示したものであり、図１７の表示タイミング
において、１ｂｉｔ目〜３ｂｉｔ目に割り当てた期間を
画素に配置したメモリである４ｂｉｔ目〜６ｂｉｔ目に
割り振り直し、３ｂｉｔ階調の表示を行っている。

【０２３５】これは画素内に配置したメモリだけを使っ
て表示を行う方がより低消費電力化できるからである。
また、２画面程度の映像切り替えであれば、１秒間に１
〜２回程度しか表示を切り替えないと考えられるので、
１秒間に６４フレーム表示する場合なら、１つの映像表
示が３０フレーム程度続くと考えられる。その間は画素
に配置したメモリのみを用い表示し、その後、映像を切
り替えるときだけは図１８に示すように画素外に配置し
た３ｂｉｔのメモリと、画素に配置した３ｂｉｔのメモ
リの内容を入れ替えれば良い。

【０２３６】なお、図１８では、第３選択期間におい
て、画素に配置したメモリ８４から４ｂｉｔ目（映像１
の１ｂｉｔ目）のデータを画素外に配置したメモリ９３
へ取り込む。第４選択期間において、画素外のメモリ９
５から１ｂｉｔ目（映像２の１ｂｉｔ目）のデータを画
素に配置したメモリ８４へ取り込む。第７選択期間にお
いて、画素外のメモリ９３から４ｂｉｔ目（映像１の１
ｂｉｔ目）のデータを画素外のメモリ９５へ取り込む。
この場合、画素外のメモリ９４〜９６の出カインピーダ
ンスは画素に配置したメモリ８３〜８５の出力インピー
ダンスより低く設定してある。

【０２３７】また、第３７選択期間において、画素に配
置したメモリ８３から５ｂｉｔ目（映像１の２ｂｉｔ
目）のデータを画素外に配置したメモリ９３へ取り込
む。第３８選択期間において、画素外のメモリ９４から
２ｂｉｔ目（映像２の２ｂｉｔ目）のデータを画素に配
置したメモリ８３へ取り込む。第４４選択期間におい
て、画素外のメモリ９３から５ｂｉｔ目（映像１の２ｂ
ｉｔ目）のデータを画素外のメモリ９４へ取り込む。

【０２３８】また、第５９選択期間において、画素に配
置したメモリ８５から６ｂｉｔ目（映像１の３ｂｉｔ
目）のデータを画素外に配置したメモリ９３へ取り込
む。第６０選択期間において、画素外のメモリ９６から
３ｂｉｔ目（映像２の３ｂｉｔ目）のデータを画素に配
置したメモリ８５へ取り込む。第６３選択期間におい
て、画素外のメモリ９３から６ｂｉｔ目（映像１の３ｂ
ｉｔ目）のデータを画素外のメモリ９６へ取り込む。

【０２３９】このようにして、画素に配置された３ｂｉ
ｔのメモリのデータと、画素外に配置された３ｂｉｔの
メモリのデータを入れ替える。

【０２４０】このように、本発明の第１の手段と第２の
手段を用いれば、複数の映像をＣＰＵ等の外部情報源に
電源を入れずに表示切り替えできるので、本発明の低消
費電力化効果は大きい。

【０２４１】〔実施の形態７〕本発明のさらに他の実施
の形態について図１９および図２０に基づいて説明すれ
ば以下の通りである。なお、説明の便宜上、前記の実施
の形態の図面に示した部材と同一の機能を有する部材に
は、同一の符号を付記してその説明を省略する。

【０２４２】本実施の形態は、本発明の手段１の第１の
構成の画素回路を用いた駆動方法の例である。

【０２４３】図１９に示すのは本実施の形態で用いた画
素Ａｉｊの等価回路構成である。この等価回路はＴＦＴ
６のソース端子にデータ配線Ｓｊが接続され、第１のス
イッチング素子であるＴＦＴ６のドレイン端子に第２の
スイッチング素子であるＴＦＴ２１のソース端子と、第
３のスイッチング素子であるＴＦＴ２０のソース端子
と、電気光学素子を構成するＴＦＴ１５のゲート端子が
接続された構成である。なお、このＴＦＴ２１のドレイ
ン端子にはスタティックメモリであるメモリ回路９が、
ＴＦＴ２０のドレイン端子にはコンデンサ２２が接続さ
れている。

【０２４４】なお、このＴＦＴ２０がない場合、コンデ
ンサ２２は純粋な電位保持手段として働くが、ＴＦＴ２
０がある場合、コンデンサ２２は記憶手段としても働き
うる。後者の場合、電位保持手段はＴＦＴ１５のゲート
電極の浮遊容量となる。また、ＴＦＴ１５のゲート端子
には第６のスイッチング素子であるＴＦＴ２５が接続さ
れている。

【０２４５】すなわち、すでに述べたように図７の有機
ＥＬ８は図９に示されるように基板３１、陽極３２、正
孔入層３５、正孔輸送層３６、発光層３７、電子輸送層
３８、陰極３３の順番に積層し、有機ＥＬ駆動用ＴＦＴ
７をｐ型とし、有機ＥＬ８をＴＦＴ７とＧＮＤの間に挿
入している。

【０２４６】これに対し、本実施の形態の図１９の有機
ＥＬ（電気光学素子）２６はこれとは逆に基板３１、陰
極３３、電子輸送層３８、発光層３７、正孔輸送層３
６、正孔入層３５、陽極３２と順番に積層し、有機ＥＬ
駆動用ＴＦＴ１５をｎ型とし、有機ＥＬ８をＴＦＴ１５
と電源ＶＤＤの間に挿入している。

【０２４７】この図１９の画素回路構成の場合、Ｖｏｆ
ｆが約０Ｖ、Ｖｏｎが約１０Ｖとなる。なお、図１９の
画素ＴＦＴ回路構成ではゲートＯＮ電圧配線（電圧Ｖｏ
ｆｆ）とＧＮＤ配線を別配線としたが、Ｖｏｆｆ＝０Ｖ
なので、ゲートＯＦＦ電圧配線（電圧Ｖｏｆｆ）とＧＮ
Ｄ配線が共通化できる。

【０２４８】この図１９の画素回路構成を用いて表示状
態を制御する方法を図２０に示す。なお、図２０では説
明のため、パネルの走査線数ｍ本として１２本とし、各
画素で表示する階調ビット数Ｋとして４ビット＝１６階
調とする。なお、Ｃ１〜Ｃ１２は走査線を表す。

【０２４９】まず、１フレーム期間を走査線数の１２で
割り単位期間とする（これを図２０では時間Ａとして示
す）。次に、各単位期間を階調ビット数の４で割り選択
期間とする（これを図２０では時間Ｂで示す）。以下第
Ｘ単位期間の第Ｙ選択期間を時間Ｘ−Ｙとして記す。

【０２５０】したがって、例えば、ｊを１以上Ｋ未満の
整数とすると、ある単位期間Ｎ（ｊ）内の第ｐ（ｊ）番
目の選択期間は「Ｎ（ｊ）−ｐ（ｊ）」と表される。

【０２５１】この場合、１フレーム期間ＴＦは１２×４
＝４８選択期間から構成されるので、１階調当たりの時
間は４８／１５＝３．２となる。そこで１階調当たり３
選択期間を割り振る。

【０２５２】まず、図２０のＣ１に示すように、第１番
目の走査線と繋がる画素の第１ビット目のデータをデー
タ配線へ送出するタイミングを時間４−４とする。この
とき、第１番目の走査線と繋がる画素の第２ビット目の
データをデータ配線へ送出するタイミングは３選択期間
後の時間５−３となる。更に第１番目の走査線と繋がる
画素の第３ビット目のデータをデータ配線へ送出するタ
イミングは３×２選択期間後の時間７−１となる。

【０２５３】この段階までに、各ビットの選択期間Ｘ−
ＹのＹの部分が重なっていれば（同じ数字が出ていれ
ば）、重ならないよう１階調当たりの選択期間数を調整
し、前記Ｙの部分が重ならないようにする。上記例では
前記Ｙの部分が重なっていないので、次に進む。

【０２５４】すなわち、ここでは、「時間Ｘ−Ｙ」は、
Ｘ単位選択期間の第Ｙ選択期間を意味している。この駆
動方法では、走査線Ａ＋１のタイミングは、走査線Ａの
タイミングが１単位選択期間遅れたタイミングであるた
め、このＹの部分が重なると、２つの走査線で同時に選
択期間が発生することになる。例えば図２０では、
「４」の選択期間がＹ＝１にあると、Ｃ１の「４」とＣ
７の「３」が同時に発生する。しかし、１つの信号線へ
同時に異なるデータを供給することはできないため、表
示できないことになる。そのため、上述のようにして、
Ｙの部分が重ならないようにする。つまり、Ｙが重なる
ということは、１階調当たりに割り当てた選択期間数が
不適切であったということであり、したがってそれを調
整すればよい。

【０２５５】次に第１番目の走査線と繋がる画素のメモ
リ（メモリ回路９）へデータを書き込むタイミングを決
める。すなわち、図１９ではメモリは１ビットのみなの
で、第４ビット目のデータをデータ配線へ送出するタイ
ミングは上記Ｙの残った値２とする。この第４ビット目
のデータを送出するタイミングは、第１ビット目のデー
タをデータ配線へ送出するタイミングから概ね（１階調
当たりに割り当てた選択期間数である）３×（第４ビッ
ト目の、第１ビット目に対する重みの比）８÷（概ね２
分割したいので）２選択期間前になるよう調整し、時間
１−２とする。このようにして、メモリへ第４ビット目
のデータを書き込みながら表示し、その後第１〜第３ビ
ット目のデータを表示し、その後メモリから第４ビット
目のデータを読み出して表示する。

【０２５６】以上で各ビットデータの送出タイミングは
決まる。このようにして作られたタイミングが、走査線
Ｃ１のタイミングとなる。残りの走査線Ｃ２〜Ｃ１２の
タイミングは、このタイミングを順次単位期間分遅らせ
て作ることができる。

【０２５７】図１９の制御線Ｃｉｂｉｔ１は、第１ビッ
トのデータ送出タイミングから第３ビットの表示終了タ
イミングまでＴＦＴ２０が導通状態となるように制御さ
れる。

【０２５８】制御線Ｃｉｂｉｔ２は、メモリに蓄えられ
た第４ビット目（ＭＳＢ）のデータの表示タイミングに
合わせてＴＦＴ２１が導通状態となるよう制御される。

【０２５９】なお、図２０のタイミングでは１ビットの
重み３選択期間に階調数（２の４乗−１）＝（１＋２＋
４＋８）を掛けた４５選択期間と、走査線数１２本にビ
ット数４を掛けた４８が一致していないので、図１９に
示すＴＦＴ２５およびそれをスイッチングする制御線Ｃ
ｉｂｉｔ３を導入する。逆に言うと、走査線数ｍ本×ビ
ット数Ｋビットと１ビット当たりの選択期間×（２のＫ
乗−１）が一致するときは上記ＴＦＴ２５の導入は必要
ない。

【０２６０】上記ＴＦＴ２５は有機ＥＬ２６を流れる電
流が０となるようソース電極はＴＦＴ１５のゲート電極
へ、ドレイン電極はＧＮＤへと接続されている。そし
て、ＴＦＴ２５は図２０に示すように上記ＴＦＴ２０，
２１が非導通状態のときに導通状態となる。

【０２６１】上記の通り走査した結果、各走査線に繋が
る画素がどのようなタイミングでどのビットの表示をす
るかを示したのが図２０のＣ１〜Ｃ１２に四角枠で囲っ
て示したパターンである。

【０２６２】このように画素毎にメモリと、そのメモリ
に記憶されたデータとは独立に制御可能なコンデンサと
リセット手段を持つことで、図１１に示した時間分割階
調制御に比べ、（１）電源ＶＤＤを制御する必要がな
い、（２）発光時間が１フレーム期間の９割以上を占め
ることができる、などの利点がある。

【０２６３】また、動画偽輪郭対策としては図１１と同
様の効果がある。

【０２６４】なお、図１９においてコンデンサ２２と直
列にＴＦＴ２０を挿入しているが、このＴＦＴ２０はな
くても良い。すなわち、メモリ回路９がスタティックメ
モリ回路であれば、コンデンサ２２に貯められた電荷が
ＴＦＴ２１がＯＮとなったとき、どの程度スタティック
メモリ回路の出力電圧に影響与えるかを判断し、影響の
無いようにコンデンサ２２の容量を小さくするとか、Ｔ
ＦＴ２１とスタティックメモリの間に上記コンデンサ２
２より容量の大きなコンデンサを入れておくとかすれ
ば、上記ＴＦＴ２０は必ずしも必要ない。

【０２６５】また、スタティックメモリの代わりにコン
デンサを用いても良い。

【０２６６】図２１はその例であり、本発明の記憶手段
９８がＴＦＴＱ２３とコンデンサ１００から構成され、
電位保持手段９９がＴＦＴＱ２４とコンデンサ１０１か
ら構成された例である。

【０２６７】従って、この図２１の構成でも図９同様の
駆動方法が実現できる。

【０２６８】〔実施の形態８〕本発明の画素回路を用い
た駆動方法の他の実施形態について図２２ないし図２５
に基づいて説明すれば、以下の通りである。なお、説明
の便宜上、前記の実施の形態の図面に示した部材と同一
の機能を有する部材には同一の符号を付記してその説明
を省略する。

【０２６９】図２２に示すのは本実施の形態で用いた画
素の回路構成である。

【０２７０】すなわち、図１９のスタティックメモリか
らなるメモリ回路９が１ビット構成であったのに対し、
それに相当する、図２２のスタティックメモリからなる
メモリ回路１８は（図２２は描画の都合で２ビット構成
であるが）複数ビットのメモリ回路構成例であり、各々
スタティックメモリからなるメモリ回路１８およびメモ
リ回路（第１のメモリ素子）１７と有機ＥＬ駆動用ＴＦ
Ｔ１５のゲートとに間に、ビット制御用ＴＦＴ６１、６
２が配置されている。

【０２７１】ここでは、図１９に有ったＴＦＴ２５を用
いないための条件を計算して適用する。まず、各ビット
に割り当てられた時間Ｘ−ＹのＹが下位の階調で重なり
合わない条件を探す。

【０２７２】調べてみた結果、２ビットのメモリを持つ
とき、５ビット階調までなら簡単に求まる。

【０２７３】すなわち、４ビット階調であれば、図２３
の（２）〜（６）のように１階調当たり１，２，３，
５，６・・・選択期間と４の倍数以外なら何でも良いこ
とになる。ところで、図２３の（１）に示すのは図２０
で時間Ａ、時間Ｂで示した第Ｘ単位期間（１〜２１で示
す）の第Ｙ選択期間（１〜４で示す）である。次に、１
階調当たりの選択期間数が分かったので、何走査電極数
表示できるか調べる。

【０２７４】図２３の（２）の場合、１６階調表示に必
要な選択期間数は（１６階調−１）×１＝１５選択期間
であるが、これはビット数４の倍数でないので図１９の
ようにＴＦＴ２５を用いないと実現できない。そこで、
階調数−１が４の倍数となるよう１３階調表示として、
必要な選択期間数は（１３階調−１）×１＝１２選択期
間となり、走査線は１２／４＝３本であればうまくいく
ことが分かる。このとき最大階調ビットの重みは５階調
である。

【０２７５】図２３の（３）の場合、１６階調表示に必
要な選択期間数は（１６階調−１）×２＝３０選択期間
であるが、これはビット数４の倍数でないので同様に、
階調数−１が４の倍数となるよう１５階調表示として、
必要な選択期間数は（１５階調−１）×２＝２８選択期
間となり、走査線は２８／４＝１２本であればうまくい
くことが分かる。このとき最大階調ビットの重みは７階
調である。

【０２７６】図２３の（４）の場合、１６階調表示に必
要な選択期間数は（１６階調−１）×３＝４５選択期間
であるが、これはビット数４の倍数でないので同様に、
階調数−１が４の倍数となるよう１３階調表示として、
必要な選択期間数は（１３階調−１）×３＝３６選択期
間となり、走査線は３６／４＝９本であればうまくいく
ことが分かる。このとき最大階調ビットの重みは５階調
である。

【０２７７】図２３の（５）の場合、１６階調表示に必
要な選択期間数は（１６階調−１）×５＝７５選択期間
であるが、これはビット数４の倍数でないので同様に、
階調数−１が４の倍数となるよう１３階調表示として、
必要な選択期間数は（１３階調−１）×５＝６０選択期
間となり、走査線は６０／４＝１５本であればうまくい
くことが分かる。このとき最大階調ビットの重みは５階
調である。

【０２７８】図２３の（６）の場合、１６階調表示に必
要な選択期間数は（１６階調−１）×６＝９０選択期間
であるが、これはビット数４の倍数でないので同様に、
階調数−１が４の倍数となるよう１５階調表示として、
必要な選択期間数は（１５階調−１）×６＝８４選択期
間となり、走査線は８４／４＝２１本であればうまくい
くことが分かる。このとき最大階調ビットの重みは７階
調である。

【０２７９】結局、１単位期間当たりの選択期間数４に
対して、＋１（１階調＝１選択期間、１階調＝５選択期
間），＋２（１階調＝２選択期間、１階調＝６選択期
間）がＯＫなら−１（１階調＝３選択期間），−２（１
階調＝２選択期間、１階調＝６選択期間）もうまくいく
ということである。

【０２８０】また、得られる階調数も＋１，−１で１２
階調、＋２で１５階調と定まってくる。

【０２８１】このように第１ビット〜第２ビットの割り
当てられた時間Ｘ−ＹのＹのタイミングが決まり、走査
線数が決まれば、残りの第３ビット〜第４ビットの割り
当てられた時間Ｘ−ＹのＹのタイミングは、対応する階
調表示期間の適当な（相互にＹが重ならない）タイミン
グが設定可能である。

【０２８２】このようにタイミングを設定した後、最大
ビットである第４ビットに割り当てられた期間の（第４
ビット目のデータ書き換え期間を含む）概ね半分を単位
期間単位でフレーム期間の最初の方に持ってきて動画偽
輪郭対策とする。

【０２８３】また、図２３の（３）のように第３ビット
のデータ書き換え期間が第３ビットに割り当てられた期
間の先頭にないときは、それの書き換え期間から単位期
間単位でタイミングを切り出し、最大ビットである第４
ビットに割り当てた前半の期間の中に移動させる。

【０２８４】このようにして、図２３を書き換えたのが
図２４である。

【０２８５】このようにして作られたタイミングが、図
２０の走査線Ｃ１のタイミングとなる。残りの走査線Ｃ
２〜Ｃ１２のタイミングは、このタイミングを順次単位
期間分遅らせて作ることができる。

【０２８６】同様に、５ビット階調であれば、図２５の
（２）〜（５）のように１階調当たり１，２，３，４・
・・選択期間と５の倍数以外なら何でも良いことにな
る。次に、１階調当たりの選択期間数が分かったので、
何走査電極数表示できるか調べる。

【０２８７】図２５の（２）の場合、３２階調表示に必
要な選択期間数は（３２階調−１）×１＝３１選択期間
であるが、これはビット数５の倍数でないので図１９の
ようにＴＦＴ２５を用いないと実現できない。そこで、
５の倍数となるよう３１階調表示として、必要な選択期
間数は（３１階調−１）×１＝３０選択期間となり、走
査線は３０／５＝６本であればうまくいくことが分か
る。この場合、最大階調ビットの重みは１５階調とな
る。

【０２８８】図２５の（３）の場合、３２階調表示に必
要な選択期間数は（３２階調−１）×２＝６２選択期間
であるが、これはビット数５の倍数でないので同様に、
階調数−１が５の倍数となるよう３１階調表示として、
必要な選択期間数は（３１階調−１）×２＝６０選択期
間となり、走査線は６０／５＝１２本であればうまくい
くことが分かる。このとき最大階調ビットの重みは１５
階調である。

【０２８９】図２５の（４）の場合、３２階調表示に必
要な選択期間数は（３２階調−１）×３＝９６選択期間
であるが、これはビット数５の倍数でないので同様に、
階調数−１が５の倍数となるよう３１階調表示として、
必要な選択期間数は（３１階調−１）×３＝９０選択期
間となり、走査線は９０／５＝１８本であればうまくい
くことが分かる。このとき最大階調ビットの重みは１５
階調である。

【０２９０】図２５の（５）の場合、３２階調表示に必
要な選択期間数は（３２階調−１）×４＝１２４選択期
間であるが、これはビット数５の倍数でないので同様
に、階調数−１が５の倍数となるよう３１階調表示とし
て、必要な選択期間数は（３１階調−１）×４＝１２０
選択期間となり、走査線は１２０／５＝２４本であれば
うまくいくことが分かる。このとき最大階調ビットの重
みは１５階調である。

【０２９１】この５ビット階調表示の場合も、４ビット
階調表示の場合同様に、このように第１ビット〜第３ビ
ットの割り当てられた時間Ｘ−ＹのＹのタイミングが決
まり、走査線数が決まれば、残りの第４ビット〜第５ビ
ットの割り当てられた時間Ｘ−ＹのＹのタイミングは、
対応する階調表示期間の適当な（相互にＹが重ならな
い）タイミングが設定可能である。

【０２９２】また、最大ビットである第５ビットに割り
当てられた期間の（第５ビット目のデータ書き換え期間
を含む）概ね半分を単位期間単位でフレーム期間の最初
の方に持っていけば動画偽輪郭対策となる。

【０２９３】なお、本発明に係る基板は、第１の配線
と、前記第１の配線と第１端子が接続された第１のスイ
ッチング素子と、前記第１のスイッチング素子の第２の
端子と電気的に接続された第１のメモリ素子と、前記第
１のスイッチング素子の第２の端子と電気的に接続され
た電気光学素子を持つように構成してもよい。

【０２９４】また、本発明に係る基板は、第１の配線
と、前記第１の配線と第１端子が電気的に接続された第
１のスイッチング素子と、前記第１のスイッチング素子
の第２の端子と電気的に接続された第１のメモリ素子
と、前記第１のスイッチング素子の第２の端子と電気的
に接続された電位保持手段と、前記第１のスイッチング
素子の第２の端子と電気的に接続された電気光学素子を
持つように構成してもよい。

【０２９５】また、本発明に係る基板は、上記構成にお
いて、上記第１のメモリ素子が第２のスイッチング素子
と１ビット分のデータを記憶するための記憶素子から構
成されているであるように構成してもよい。

【０２９６】上記構成に対応する構成として、以下の
（１）〜（２）が挙げられる。すなわち、（１）電気光
学素子毎に第１のスイッチング素子を設け、その第１の
スイッチング素子のソース端子をデータ配線と接続し、
前記第１のスイッチング素子のドレイン端子と第１のメ
モリ素子を電気的に接続し、前記第１のスイッチング素
子のドレイン端子と画素電極を電気的に接続した構成の
基板とする。

【０２９７】また、記憶手段毎に第１のスイッチング素
子を設け、電位保持手段毎に第４のスイッチング素子を
設け、これらスイッチング素子のソース端子をデータ配
線に接続し、ドレイン端子を前記記憶手段や電位保持手
段に接続し、それら記憶手段や電位保持手段の出力を画
素電極に電気的に接続した構成の基板とする。

【０２９８】また、上記基板の上記画素電極に電位保持
手段を兼ねる液晶表示素子等の電気光学素子を接続し
て、表示基板または表示装置とする。

【０２９９】なお、ここで「電気的に接続し」と記すの
は、直接もしくはスイッチング素子を用いて間接的に接
続することを意味する。

【０３００】（２）電気光学素子毎に第１のスイッチン
グ素子を設け、その第１のスイッチング素子のソース端
子をデータ配線と接続し、前記第１のスイッチング素子
のドレイン端子と第１のメモリ素子を電気的に接続し、
前記第１のスイッチング素子のドレイン端子とコンデン
サ素子等の電位保持手段を電気的に接続し、前記第１の
スイッチング素子のドレイン端子と電気光学素子を駆動
するアクティブ素子のゲート電極に接続した構成の基板
とする。

【０３０１】また、記憶手段毎に第１のスイッチング素
子を設け、電位保持手段毎に第４のスイッチング素子を
設け、これらスイッチング素子のソース端子をデータ配
線に接続し、ドレイン端子を前記記憶手段や電位保持手
段に接続し、それら記憶手段や電位保持手段の出力が電
気光学素子を駆動するアクティブ素子のゲート電極に接
続した構成の基板とする。

【０３０２】なお、上記基板では記憶手段や電位保持手
段と上記アクティブ素子のゲート電極との間に第５のス
イッチング素子を配置することが好ましい。

【０３０３】また、上記基板のアクティブ素子のソース
端子またはドレイン端子へ有機ＥＬ等の電気光学素子を
接続して、表示基板または表示装置とする。

【０３０４】なお、上記コンデンサ素子とは、コンデン
サと第３のスイッチング素子から構成されるか、コンデ
ンサ単体で構成されることが好ましい。

【０３０５】上記コンデンサ素子がコンデンサ単体で構
成される場合は、特別にコンデンサを用意しなくとも、
アクティブ素子のゲート電極容量等で代替可能である。

【０３０６】上記（１）〜（２）の構成により、画素に
配置したメモリの数以上の多階調表示を低消費電力で実
現できる。また、時間分割表示に適し、動画偽輪郭対策
の施しやすい基板が得られ、その効果は明らかである。

【０３０７】上記（１）〜（２）の構成において、上記
第１のメモリ素子としては、第３のスイッチング素子と
１ビット分のデータを記憶するための記憶素子から構成
されていることが好ましい。

【０３０８】本発明の上記（１）〜（２）の基板構成で
時間分割階調表示を行う場合、上記液晶表示素子または
電位保持手段へ一連の電圧を印加する第１の期間と、上
記第１のメモリ素子へデータを保持する第２の期間と、
上記第１のメモリ素子のデータを用いて前記液晶表示素
子または電位保持手段へ電圧を印加する第３の期間とを
持つ駆動方法を用いることが可能となる。

【０３０９】このうち、上記第３の期間が一定周期の間
に複数回出現することで、本発明の第１の課題である動
画偽輪郭を少なくする効果を持つ。

【０３１０】すなわち、ＰＤＰ等でなされている動画偽
輪郭対策は、ビットの重みの大きなデータを複数回に分
けて、ビットの重みの少ないデータの前後で表示するこ
とで、動画偽輪郭を低減している。しかし、ＰＤＰ等で
は上記ビットの重みの大きなデータを複数回表示するた
め、１回の表示毎に表示走査が必要である。

【０３１１】これに対して、本発明の画素にメモリを持
った構成であれば、そのビットの重みの大きなデータを
上記第２の期間に画素毎にビットの重みの大きなデータ
を保持することで、上記第３の期間に行うビットの重み
の大きなデータを複数表示する動作が、表示走査するこ
となく実現できる。

【０３１２】また、本発明に係る表示装置は、上記基板
を用いた表示装置であって、上記第１〜第３の期間の走
査方法として以下の（３）のようにすることができる。
すなわち、（３）走査電極数をｍ本以下、各画素へ表示
すべき階調数をＫビット以下とし、１周期をｍ個の単位
期間に分割し、各単位期間をＫ個の選択期間に分割し、
第Ａ番目の単位期間の第ｐ番目の選択期間で１ビット目
のデータをデータ電極へ供給し、第Ｂ番目の単位期間の
第ｑ番目（ｑ≠ｐ）の選択期間で２ビット目のデータを
データ電極へ供給し、第Ｓ番目の選択期間の単位期間を
構成するＫ個の選択期間のうち他のビットで使っていな
い選択期間でＫビット目のデータをデータ電極へ供給す
る（ｍは正の整数、Ｋは２以上の整数、Ａ、Ｂ、ｐ、
ｑ、Ｓは０以上の整数）ように構成することができる。

【０３１３】すなわち、表示パネルの走査線数がｍ本以
下で、階調表示数がＫビット以下のとき、１フレーム
（またはフィールド）期間をｍ個の単位期間に分割し、
各単位期間をＫ個の選択期間に分割し、ある走査線上の
画素の電気光学素子もしくは電位保持手段を、第Ａ番目
の単位期間の第ｐ番目の選択期間で１ビット目のデータ
を用いて書き換え、第Ｂ番目（Ｂ＝ＡまたはＢ≠Ａ）の
単位期間の第ｑ番目（ｑ≠ｐ）の選択期間で２ビット目
のデータを用いて書き換え、第Ｃ番目（Ｃ≠Ｂ、Ｃ≠
Ａ）の単位期間の第ｒ番目（ｒ≠ｑ、ｒ≠ｐ）の選択期
間で３ビット目のデータを用いて書き換え・・のように
繰り返していき、その走査線上の画素の第１のメモリ素
子を第ｓ番目（ｓ＜ｒ、ｓ＜ｑ、ｓ＜ｐ）の選択期間の
単位期間を構成するＫ個の選択期間のうち他のビットで
使っていない選択期間でＫビット（最大重みのビット）
を用いて書き換えるようにすることができる。

【０３１４】このとき、上記第１ビット目のデータが画
素の電気光学素子もしくは電位保持手段へ与えられてい
る時間は第１ビット目の重みに比例し、上記第２ビット
目のデータが画素の電気光学素子もしくは電位保持手段
へ与えられている時間は第２ビット目の重みに概ね比例
する。

【０３１５】また、最大ビットのデータを第１のメモリ
素子から読み出し、上記画素の電気光学素子もしくは電
位保持手段へ与える時間の制御は、上記書き換え手段と
は独立した手段で行う。

【０３１６】この独立手段を持つことで、上記最大ビッ
ト目のデータが画素の電気光学素子もしくは電位保持手
段へ与えられている時間が最大ビットの重みに概ね比例
する。

【０３１７】上記走査方法によれば、時間分割階調表示
の１フレーム期間内の表示期間の比率を高めることがで
き、高輝度化や高効率化が可能となり、その効果は明ら
かである。

【０３１８】上記（１）〜（２）の構成においては、電
位保持手段と、ＯＦＦ輝度設定配線との間に第６のスイ
ッチング素子を設けることが好ましい。この構成によ
り、実施の形態７で示したように、この構成を持たない
実施の形態８より、自由度の大きな表示制御が可能とな
る。

【０３１９】また、本発明に係る基板は、電気光学素子
毎に第１のメモリ素子を持った基板であって、前記電気
光学素子の電源配線と、前記第１のメモリ素子の電源配
線が分離されて設けられているように構成してもよい。

【０３２０】上記構成としては、以下の（４）〜（５）
が挙げられる。すなわち、（４）液晶表示素子等の電気
光学素子と接続する画素電極と、その画素電極へ電圧を
印加する第１のメモリ素子を持った基板であって、上記
第１のメモリ素子がＯＮ輝度設定配線との間の導通・非
導通状態を制御するＯＮ制御ＴＦＴ（トランジスタ）
と、ＯＦＦ輝度設定配線との間の導通・非導通状態を制
御するＯＦＦ制御用ＴＦＴ（トランジスタ）とを備えた
基板とすることができる。

【０３２１】また、上記基板の上記画素電極に液晶表示
素子等の電気光学素子を接続して、表示基板または表示
装置とすることができる。

【０３２２】上記ＯＮ輝度設定配線、ＯＦＦ輝度設定配
線の電圧と上記電気光学素子の電源電圧は個別・独立に
設定可能とすることが好ましい。

【０３２３】（５）有機ＥＬ等の電気光学光素子を駆動
するためのアクティブ素子（駆動用ＴＦＴ（トランジス
タ））と、そのアクティブ素子（駆動用ＴＦＴ（トラン
ジスタ））のゲート電極と接続した第１のメモリ素子を
持った基板であって、上記第１のメモリ素子が、その駆
動用ＴＦＴ（トランジスタ）のゲート電極とＯＮ輝度設
定配線との間の導通・非導通状態を制御するＯＮ制御Ｔ
ＦＴ（トランジスタ）と、その駆動用ＴＦＴ（トランジ
スタ）のゲート電極とＯＦＦ輝度設定配線との間の導通
・非導通状態を制御するＯＦＦ制御用ＴＦＴ（トランジ
スタ）とを備えた基板とすることができる。

【０３２４】また、上記基板の上記アクティブ素子のソ
ース端子またはドレイン端子へ有機ＥＬ等の電気光学素
子を接続して、表示基板または表示装置とすることがで
きる。

【０３２５】上記ＯＮ輝度設定配線、ＯＦＦ輝度設定配
線の電圧と上記電気光学素子の電源電圧は個別・独立に
設定可能とすることが好ましい。

【０３２６】特に上記構成（１）〜（２）の基板の駆動
において、表示階調数をＫビットとすると、各画素は１
フレーム（またはフィールド）期間にＫ回書き換えられ
ることになる。そこで、信号配線に電送させる電圧を低
くし、画素に電圧変換回路を設けることが好ましい。

【０３２７】また、入力されるデータは画素単位のデー
タなので、これをビット単位でデータを転送できるよう
にするために、ＣＰＵ等から表示装置に表示すべき画像
（や文字）データが書き込まれる画素外のＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）と、そのＳ
ＲＡＭから１ライン分の表示データを同時に出力するた
めの配線と、同配線から得られたデータを画素毎に記憶
するための画素内のメモリ（画素メモリ）とを持った表
示基板や表示装置が好ましい。

【０３２８】また、従来通りライン単位で画素データを
入力する場合、シフトレジスタとラッチを用いて１ライ
ン期間で画素データをビット単位で出力し、そのビット
データを画素に配置したメモリと、画素（表示領域）外
に配置したメモリ（ＳＲＡＭ）に取り込むことが好まし
い。特に、必要なメモリの一部が画素に配置され、残り
が画素外に配置され、画素外に配置されたメモリのデー
タが画素に配置した電位保持手段で取り込むことが好ま
しい。この構成によれば、表示に必要なビットの一部を
画素に配置するだけで、必要な表示品位の多階調表示が
できる。また、画素にメモリを配置した分、画素外に配
置するメモリの数を減らせるので、画素（表示領域）外
の領域を小さくできるので好ましい。

【０３２９】また、上記構成（１）〜（２）の第１のメ
モリ素子は直接電気光学素子や電気光学素子を駆動する
ためのスイッチング素子（ＴＦＴ、トランジスタ）と接
続されているので、上記手段４〜５の構成で上記第１の
メモリ素子の出力電圧を上記電気光学素子の電源電圧と
は独立に設定可能とすることが望ましい。

【０３３０】また、上記ＳＲＡＭは、上記画素メモリお
よび上記ＴＦＴと同じ工程で形成することも可能だが、
異なる工程で形成したものを後から接続することも可能
である。

【０３３１】すなわち、上記ＳＲＡＭと上記画素メモリ
および上記ＴＦＴとを同じPoly-SiＴＦＴ工程やＣＧＳ
ＴＦＴ工程で形成するようにすることも可能であり、ま
た、上記画素メモリおよび上記ＴＦＴのみPoly-Si ＴＦ
Ｔ工程やＣＧＳＴＦＴ工程で形成し、上記ＳＲＡＭは単
結晶半導体工程で形成したものを後から接続するように
することも可能である。

【０３３２】また、上記ＣＰＵは上記ＳＲＡＭとは別個
に作ることも可能であるが、ＣＰＵとＳＲＡＭを一体で
形成することも可能である。

【０３３３】上記のように、画素毎に画素メモリを持
ち、その画素メモリの出力を駆動用ＴＦＴのゲート電圧
へ印加し、その駆動用ＴＦＴで自発光素子を駆動する表
示装置においては、画素メモリの出力電圧が変動しない
ような回路構成や、その画素メモリからの出力電圧を適
切なＯＮ電位（図８なら−５Ｖ以下）とＯＦＦ電位（図
８なら５Ｖ以上）に変換するための回路構成を備えるこ
とが好ましい。

【０３３４】そこで、この駆動用ＴＦＴのゲート電極
と、このゲート電極へ印加すべき適切なＯＮ電位を与え
るＯＮ電極と、このゲート電極へ印加すべき適切なＯＦ
Ｆ電位を与えるＯＦＦ電極とをスイッチング素子を介し
切り替える回路構成が有効になる。

【０３３５】この駆動用ＴＦＴのゲート電極へ印加すべ
き電位がＯＮ電位かＯＦＦ電位かは、画素毎に設けられ
たメモリ回路で設定すれば良い。

【０３３６】特に、このメモリ回路の出力端が上記ＯＮ
／ＯＦＦ電位を与える回路構成となっていることが好ま
しい。

【０３３７】上記構成によれば、画素毎にメモリを持っ
た電気光学素子の表示が安定し、輝度バラツキの影響を
抑えることができ、その効果は明らかである。

【０３３８】また、本発明に係る基板は、上記構成にお
いて、画素（ドット）毎にメモリ機能を持ち、前記画素
（ドット）メモリとは異なる第２のメモリ素子に記録さ
れた表示データを、同時に複数の異なる画素（ドット）
メモリへ転送するための配線を持ったように構成しても
よい。

【０３３９】また、本発明に係る基板は、上記構成にお
いて、画素（ドット）毎にメモリ機能を持ち、前記画素
（ドット）メモリとは異なる第２のメモリ素子を持った
ように構成してもよい。

【０３４０】上記構成（１）〜（２）では、画素毎に設
けられたメモリの書き換えは、画素の外部に設けたＳＲ
ＡＭに蓄えられたデータを転送することが有効である。
この場合でも上記のような画素メモリの出力電圧が変動
しないような回路構成は、図３１や図３２のようなコン
デンサを用いた回路構成ではなく、上記構成のスタティ
ックメモリを用いた回路構成とすることが好ましい。

【０３４１】また、必要なメモリ（ＳＲＡＭ）の一部を
画素に配置し、残りを画素外に配置しても良い。

【０３４２】このＳＲＡＭは単結晶シリコン工程で形成
したＩＣか、Poly-Si ＴＦＴ工程で形成した回路であっ
ても構わない。このＳＲＡＭは表示装置のドット数を横
ｍ×縦ｎ（白黒では画素数＝ドット数であるが、カラー
では１画素はＲＧＢ３ドットからなり１画素＝３ドット
と数える）に対応するメモリを持ち、ＳＥＧ側駆動回路
（ドライバ回路）の代わりに表示装置の１ライン分のド
ット数に対応する出力配線を持つ。

【０３４３】こうすれば、外部から画素単位で入力され
たデータを、上記駆動方法に合わせて、ビット単位で、
ＳＲＡＭから直接１列分のデータについて並列に画素メ
モリへ転送できるので、図２８のように、信号線ドライ
バを通す場合と比べ、ＳＲＡＭから信号線ドライバ回路
へデータを転送するための手間と電力が削除でき、特に
本発明の手段１〜２において低消費電力化が実現でき
る。

【０３４４】上記構成によれば、表示すべき画像データ
形成したＳＲＡＭから、表示すべき１ライン分の画像デ
ータを直接画素メモリへ転送可能となり、ＳＥＧ側駆動
回路（ドライバ回路）へデータを転送するための消費電
力が削除でき、低消費電力化が実現でき、その効果は明
らかである。

【０３４５】

【発明の効果】以上のように、本発明の、画素に記憶手
段（メモリ）と電位保持手段（コンデンサ）を持たせた
構成を用いることで、画素の配置したメモリの個数以上
の階調表示を行うことができる。また、画素に配置した
複数のメモリを切り替えて表示することで、新たに外部
からデータを得なくても、複数の映像を切り替えて表示
することもできる。また、最大階調のデータに対応する
電圧を第１のメモリ素子に保持させ、そのデータに対す
る電圧印加時間を分割して電圧を印加し、動画偽輪郭を
緩和することができる。

【０３４６】また、このようなメモリ素子を用いること
で、従来駆動できなかったケースでも駆動できるように
なり、新たな駆動方法を開発することができる。

【０３４７】特にこの画素に記憶手段（メモリ）と電位
保持手段（コンデンサ）を持った構成の電位保持手段
は、時間分割階調表示に適している。

【０３４８】以上のように、本発明の表示装置を用いれ
ば、１フレーム期間内に第１、第２および第３の期間を
この順に設けるとともに、１フレーム期間内に、上記第
３の期間よりも前にデータ保持期間を設け、上記第１の
期間に、最大階調（最大重みビット）のデータに対応す
る電圧を上記電気光学素子に印加し、上記データ保持期
間に、上記最大階調のデータを第１のメモリ素子に保持
させ、上記第２の期間に、最大階調未満のデータに対応
する時間だけ電圧を上記電気光学素子に印加し、上記第
３の期間に、上記第１のメモリ素子に保持させた最大階
調のデータの残りの時間に対応する時間だけ電圧を上記
電気光学素子に印加する構成である。

【０３４９】これにより、ビットの重みの大きなデータ
を第２の期間に画素毎に保持することで、第３の期間に
行うビットの重みの大きなデータを複数表示する動作
が、表示走査することなく実現できる。それゆえ、１回
の表示毎に表示走査を行うことなく、動画偽輪郭の発生
を抑制することができるという効果を奏する。

【０３５０】また、画素に配置されたメモリの個数以上
の階調表示することができるので、表示品位の向上を図
ることができるという効果を奏する。

【０３５１】また、本発明の表示装置の駆動方法は、走
査線数をｍ本とし、各画素で表示する階調ビット数をＫ
とし、１フレーム期間をｍ個の単位期間に分割し、各単
位期間をＫ個の選択期間に分割し、ある走査線上の画素
の電気光学素子内のデータを水平走査期間内で書き換え
る際に、ｊを１以上Ｋ未満の整数とし、ｐ（ｊ）（ただ
しｊ＝１、２、３、…、Ｋ−１）およびｐ（Ｋ）をそれ
ぞれ、１以上Ｋ以下の互いに異なる整数とし、すべての
ｊについて、ｊビット目のデータを、ある単位期間Ｎ
（ｊ）内の第ｐ（ｊ）番目の選択期間のタイミングで電
気光学素子に供給し、Ｋビット目のデータを、ある単位
期間Ｎ（Ｋ）内の第ｐ（Ｋ）番目の選択期間のタイミン
グで第１のメモリ素子に供給し、その後、その第１のメ
モリ素子から電気光学素子に供給する構成である。

【０３５２】これにより、ビットの重みの大きなデータ
を画素毎に保持することで、ビットの重みの大きなデー
タを複数表示する動作が、表示走査することなく実現で
きる。それゆえ、１回の表示毎に表示走査を行うことな
く、動画偽輪郭の発生を抑制することができるという効
果を奏する。

【０３５３】また、本発明の表示装置は、上記電位保持
手段と、ＯＦＦ輝度設定配線との間に第６のスイッチン
グ素子を設けた構成である。

【０３５４】このような構成と、上記の構成に加えて、
上記第１のメモリ素子に保持させた最大階調のデータに
対応する電圧を、一旦、電位保持手段に保持させてか
ら、上記電気光学素子に印加する構成である。

【０３５５】この電位保持手段に保持された電荷を上記
第６のスイッチング素子を用いて放電させることで、上
記最大階調のデータに対応する電圧が電気光学素子へ印
加されている時間を、最大階調の重みに合わせて調整す
ることができる。

【０３５６】また、本発明の表示装置は、液晶表示素子
等の電気光学素子と接続する画素電極と、その画素電極
へ電圧を印加する第１のメモリ素子を持ち、前記電気光
学素子の電源電圧と、上記電気光学素子への電圧印加の
オンオフ時期を決める信号として上記第１のメモリ素子
に印加するオンオフ電圧とを、別個の電源とする構成で
ある。

【０３５７】これにより、電気光学素子の電源電圧が変
動しても、第１のメモリ素子に印加される電圧が変動し
ない。それゆえ、上記の構成による効果に加えて、安定
な輝度特性を得ることができるという効果を奏する。

【０３５８】また、本発明の表示装置は、上記の構成に
加えて、上記画素が列ごとに走査されてデータを表示す
るものであり、１列分のデータを並列に上記画素へ直接
転送する第２のメモリ素子を備えている構成である。

【０３５９】これにより、第２のメモリ素子から直接画
素メモリへ書き込むことで、第２のメモリ素子から信号
線ドライバへシリアルにデータを転送する必要が無くな
る。それゆえ、上記の構成による効果に加えて、信号線
ドライバへデータを転送するための手間と電力が削除で
き、表示装置全体の低消費電力化を図ることができると
いう効果を奏する。

【０３６０】また、画素に配置させた第１のメモリ素子
と画素（表示領域）外に配置させた第２のメモリ素子を
合わせて、必要な階調でデータを記憶することができる
ので、画素に配置した第１のメモリ素子の個数以上の階
調表示や、外部からデータを取り込まなくても映像切り
替えを行うことができるという効果がある。

【０３６１】また、画素にメモリの一部を配置するの
で、画素（表示領域）外に配置させる第２のメモリ素子
の個数を減らせる。その結果、そのメモリを配置する領
域の面積を減らし、必要な数のデータの記憶をより少な
い基板サイズで実現できる。これは、１枚のガラス基板
当たりのパネル取り数の増加をもたらし、パネルコスト
を下げる効果がある。

【０３６２】また、同一サイズの表示領域を持ったパネ
ルの小型化をもたらす効果もある。更に、パネルへメモ
リしたデータだけを用いて映像表示を行うことで、表示
装置の低消費電力化をもたらす。特にパネルに配置した
メモリの範囲であれば、ＣＰＵ等の外部装置へ電源を入
れることなく、複数の映像を切り替え表示できるので、
その低消費電力化効果は大きい。

【図面の簡単な説明】

【図１】実施の形態１で用いた画素の回路構成を示す回
路図である。

【図２】実施の形態２で用いた画素の回路構成を示す等
価回路図である。

【図３】実施の形態３で用いた画素の回路構成を示す等
価回路図である。

【図４】実施の形態３で用いた時間分割階調走査方法の
タイミング図である。

【図５】実施の形態３で示した電圧変換回路の回路構成
を示す等価回路図である。

【図６】実施の形態４で用いた画素の回路構成を示す等
価回路図である。

【図７】実施の形態５で用いた画素の回路構成を示す回
路図である。

【図８】実施の形態で用いた有機ＥＬの印加電圧ｖｓ有
機ＥＬ発光電流を示すグラフである。

【図９】（ａ）および（ｂ）は、実施の形態で用いた有
機ＥＬの概念を示すものであり、（ａ）は積層構造を示
す説明図、（ｂ）は化学構造を示す説明図である。

【図１０】実施の形態１で用いた有機ＥＬ駆動用ＴＦＴ
のゲート電圧ｖｓ有機ＥＬ発光電流を示すグラフであ
る。

【図１１】実施の形態５で用いた本発明の動画偽輪郭の
効果を示す説明図である。

【図１２】実施の形態５で用いた画素毎にメモリを持っ
た表示装置のシステム構成を示すブロック図である。

【図１３】図１２のＳＲＡＭの回路構成を示すブロック
図である。

【図１４】実施の形態６で用いた画素毎にメモリを持っ
た表示装置のシステム構成を示すブロック図である。

【図１５】実施の形態６で用いた画素の回路構成を示す
等価回路図である。

【図１６】実施の形態６で用いたメモリセルの回路構成
を示す等価回路図である。

【図１７】実施の形態６で用いた時間分割階調走査方法
のタイミング図である。

【図１８】実施の形態６で用いた映像切り替え走査方法
のタイミング図である。

【図１９】実施の形態７で用いた画素の回路構成を示す
回路図である。

【図２０】実施の形態７で用いた本発明の時間分割走査
方法を示す説明図である。

【図２１】実施の形態７で示した画素の回路構成を示す
等価回路図である。

【図２２】実施の形態８で用いた画素の回路構成を示す
回路図である。

【図２３】実施の形態８で用いた本発明の時間分割走査
方法のタイミング導出を示す説明図である。

【図２４】実施の形態８で用いた本発明の時間分割走査
方法の別のタイミング導出を示す説明図である。

【図２５】実施の形態８で用いた本発明の時間分割走査
方法の別のタイミング導出を示す説明図である。

【図２６】従来の画素毎にメモリを持った有機ＥＬ表示
装置の画素の回路構成を示す回路図である。

【図２７】図２６の画素メモリセルの回路構成を示す回
路図である。

【図２８】従来の画素毎にメモリを持った液晶表示装置
のシステム構成を示す説明図である。

【図２９】図２８の画素メモリの回路構成を示す回路図
である。

【図３０】従来の画素毎にメモリを持った液晶表示装置
のシステム構成を示す説明図である。

【図３１】図３０の画素メモリの回路構成を示す回路図
である。

【図３２】図３０の画素メモリの別の回路構成を示す回
路図である。

【図３３】従来の回路構成を示す回路図である。

【図３４】従来の時間分割階調表示方法を示す説明図で
ある。

【図３５】動画偽輪郭の発生原理を示す説明図である。

【符号の説明】

１ ＣＰＵ ２ フラッシュメモリ ３ 表示装置 ４ ＳＲＡＭ（第２のメモリ素子） ５ コントローラ・ドライバ回路 ６ ＴＦＴ ７ ＴＦＴ ８ 有機ＥＬ（電気光学素子） ９ メモリ回路（第１のメモリ素子） １０ 画素 １１ ＴＦＴ １２ ＴＦＴ １３ ＴＦＴ １４ ＴＦＴ １５ ＴＦＴ １７ メモリ回路（第１のメモリ素子） １８ メモリ回路（第１のメモリ素子） ２０ ＴＦＴ ２１ ＴＦＴ ２２ コンデンサ（電位保持手段） ２３ 液晶素子（電気光学素子） ２４ ＴＦＴ ２５ ＴＦＴ ２６ 有機ＥＬ（電気光学素子） ３１ 基板 ３２ 陽極 ３３ 陰極 ３４ 有機多層膜 ３５ 正孔入層 ３６ 正孔輸送層 ３７ 発光層 ３８ 電子輸送層 ３９ 層構成 ５０ アドレスバッファ ５１ ロウデコーダ ５２ メモリアレイ ５３ パラレルＯＵＴコントロール回路 ５４ シリアルＯＵＴコントロール回路 ５５ シリアルＩＮコントロール回路 ５６ セレクタ ５７ カラムデコーダ ５８ アドレスバッファ ５９、６０ ＡＮＤ回路 ６１、６２ ビット制御用ＴＦＴ ６３，６４ ＴＦＴ ６５，６６ コンデンサ ６７ 液晶素子 ６８，６９ メモリ ７０〜７３ ＴＦＴ ７４ コンデンサ ７５ 基板 ７６ シリアル／パラレル変換回路 ７７ コントローラ ７８ 画素外メモリ領域 ７９ 表示領域 ８０ メモリセル ８１ 表示画素 ８２ 入力信号線 ８３〜８５ メモリ ８６〜９１ ＴＦＴ ９２ コンデンサ ９３〜９６ メモリ ９７ 電圧変換回路 ９８，９９ メモリ １００，１０１ コンデンサ Ａｉｊ 画素 Ｃｉ 走査線 Ｃｉａ，Ｃｉｂ 走査線 Ｃｉｂｉｔ１ 制御線 Ｃｉｂｉｔ２ 制御線 Ｃｉｂｉｔ３ 制御線 ＣｉＣ 第２走査線 ＣｉＥ 消去線 Ｄｊ データ線 Ｇｉ ゲート線 Ｇｉｂｉｔ１〜Ｇｉｂｉｔ２ 制御線 ＧｉＲＷ 書き込み線 Ｍｉｊ メモリセル Ｑ１〜Ｑ２６ ＴＦＴ Ｓｊ データ配線 ＶＣＣ ロジック電源線 ＶＤＤ 駆動用電源 Ｖｏｎ ゲートＯＮ電圧 Ｖｏｆｆ ゲートＯＦＦ電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/30 Ｋ Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ Ｆターム(参考） 2H093 NA51 NA53 NC15 ND06 ND12 3K007 AB05 CA01 CB01 DA00 DB03 EB00 FA01 GA04 5C006 AA14 BB16 BC06 BF34 FA29 FA44 FA56 5C080 AA06 AA10 BB05 DD22 DD30 EE19 EE29 FF11 JJ02 JJ04 JJ05

Claims (17)

【特許請求の範囲】
1. 【請求項１】複数の電気光学素子を備えた表示装置であ
   って、 前記電気光学素子毎に記憶手段と電位保持手段を備え、 前記記憶手段と前記電位保持手段の出力を用いて前記電
   気光学素子の表示を制御することを特徴とする表示装
   置。
2. 【請求項２】複数の第１配線と、前記第１配線と交差す
   る方向に配置された複数の第２配線と、 前記第１配線と第２配線が交差する付近に配置させた電
   気光学素子を備えた表示装置であって、 前記第１配線と第１端子と接続された第１のスイッチン
   グ素子と、 前記第１のスイッチング素子の第２端子と上記記憶手段
   に直列に接続された第２のスイッチング素子と、 前記第１のスイッチング素子の第２端子と電気的に接続
   された上記電位保持手段とを備えたことを特徴とする請
   求項１記載の表示装置。
3. 【請求項３】前記電位保持手段と直列に第３のスイッチ
   ング素子が接続されていることを特徴とする請求項２記
   載の表示装置。
4. 【請求項４】複数の第１配線と、前記第１配線と交差す
   る方向に配置された複数の第２配線と、 前記第１配線と第２配線が交差する付近に配置させた電
   気光学素子を備えた表示装置であって、 前記第１配線と第１端子と接続された第１のスイッチン
   グ素子と、前記第１のスイッチング素子の第２端子と電
   気的に接続された上記記憶手段と、 前記第１配線と第１端子と接続された第４のスイッチン
   グ素子と、前記第４のスイッチング素子の第２端子と電
   気的に接続された上記電位保持手段とを持つことを特徴
   とする請求項１記載の表示装置。
5. 【請求項５】前記電気光学素子と前記記憶手段の間に第
   ５のスイッチング素子を持つことを特徴とする請求項４
   記載の表示装置。
6. 【請求項６】前記記憶手段に接続させたスイッチング素
   子を用いて、前記記憶手段の出力と前記電位保持手段の
   出力を切り替えることを特徴とする請求項１ないし５の
   いずれかに記載の表示装置。
7. 【請求項７】前記記憶手段または前記電位保持手段へ格
   納されたデータの重みに対応した期間、前記記憶手段ま
   たは前記電位保持手段の出力を前記電気光学素子へ与え
   ることを特徴とする請求項１ないし６のいずれかに記載
   の表示装置。
8. 【請求項８】前記記憶手段または前記電位保持手段へ格
   納されたデータの重みに対応した電圧を発生させ、前記
   電気光学素子を表示することを特徴とする請求項１ない
   し６のいずれかに記載の表示装置。
9. 【請求項９】前記記憶手段または前記電位保持手段へ格
   納されたデータの重みに対応した電流を発生させ、前記
   電気光学素子を表示することを特徴とする請求項１ない
   し６のいずれかに記載の表示装置。
10. 【請求項１０】上記電位保持手段と電源配線またはグラ
    ンド配線との間に第６のスイッチング素子を備えたこと
    を特徴とする請求項１ないし９のいずれかに記載の表示
    装置。
11. 【請求項１１】複数の電気光学素子が配置された表示装
    置であって、 前記電気光学素子毎に記憶手段を備え、 前記電気光学素子の電源線と、前記記憶手段の電源線
    を、別配線とすることを特徴とする表示装置。
12. 【請求項１２】前記電気光学素子へ表示させるべき信号
    を記憶した第２の記憶手段を、画素領域の外側に備えて
    いることを特徴とする請求項１ないし１１のいずれかに
    記載の表示装置。
13. 【請求項１３】前記記憶手段の信号と、前記第２の記憶
    手段から前記電位保持手段へ与えられた信号を用いて表
    示することを特徴とする請求項１２に記載の表示装置。
14. 【請求項１４】前記記憶手段の信号と、前記第２の記憶
    手段から前記電位保持手段へ与えられた信号を用いて複
    数の映像を切り替えて表示することを特徴とする請求項
    １２または１３に記載の表示装置。
15. 【請求項１５】前記電気光学素子として、有機ＥＬ素子
    を用いることを特徴とする請求項１ないし１４のいずれ
    かに記載の表示装置。
16. 【請求項１６】請求項１ないし１５のいずれかに記載の
    表示装置を備えたことを特徴とする携帯機器。
17. 【請求項１７】複数の電極を備えた基板であって、 前記電極毎に記憶手段と電位保持手段を備え、 前記記憶手段と前記電位保持手段の出力を用いて前記電
    極へ印加する電圧または電流を制御する手段を備えてい
    ることを特徴とする基板。