WO2023062946A1 - 電気光学装置および空間光変調器 - Google Patents

電気光学装置および空間光変調器 Download PDF

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WO2023062946A1
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transistor
power
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泰弘 渡邉
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to an electro-optical device for displaying images and a spatial light modulator comprising such an electro-optical device.
  • Electro-optical devices are driven by a digital drive system.
  • each pixel is driven by a pulse width modulated (PWM) signal with a pulse width corresponding to the pixel value.
  • PWM pulse width modulated
  • Patent Document 1 discloses a spatial light modulator provided with an electro-optical device driven by such a digital driving method.
  • low power consumption is desired for electronic devices, and low power consumption is also expected for electro-optical devices.
  • An electro-optical device includes a data line, a first control line, a first inverter, a second inverter, a first electro-optical element, a first transistor, It comprises a second transistor and a voltage setting circuit.
  • a first inverter is capable of producing an inverted voltage of the voltage at the first node and applying the inverted voltage to the second node.
  • a second inverter is capable of producing a reversed voltage of the voltage at the second node and applying the reversed voltage to the first node.
  • the first electro-optical element can assume an optical state depending on one of the voltage of the first node and the voltage of the second node.
  • the first transistor has a gate connected to the first control line, and can connect the data line and the first node when turned on.
  • the second transistor has a gate connected to the first control line, and can connect the second node and the third node when turned on.
  • a voltage setting circuit is capable of setting the voltage of the third node based on the voltage on the data line.
  • a spatial light modulator includes an illumination optical system, an electro-optical device, and a projection optical system.
  • An electro-optical device can generate image light by modulating light from an illumination optical system based on an input image signal.
  • the projection optical system is capable of projecting image light.
  • the electro-optical device includes a data line, a first control line, a first inverter, a second inverter, a first electro-optical element, a first transistor, a second transistor, a voltage setting circuit.
  • a first inverter is capable of producing an inverted voltage of the voltage at the first node and applying the inverted voltage to the second node.
  • a second inverter is capable of producing a reversed voltage of the voltage at the second node and applying the reversed voltage to the first node.
  • the first electro-optical element can assume an optical state depending on one of the voltage of the first node and the voltage of the second node.
  • the first transistor has a gate connected to the first control line, and can connect the data line and the first node when turned on.
  • the second transistor has a gate connected to the first control line, and can connect the second node and the third node when turned on.
  • a voltage setting circuit is capable of setting the voltage of the third node based on the voltage on the data line.
  • the first inverter generates an inverted voltage of the voltage at the first node and applies the inverted voltage to the second node. Also, an inverted voltage of the voltage at the second node is generated and the inverted voltage is applied to the first node.
  • the optical state of the first optical element changes according to one of the voltage at the first node and the voltage at the second node.
  • the voltage of the third node is set by the voltage setting circuit based on the voltage on the data line.
  • the data line and the first node are connected by turning on the first transistor based on the signal on the first control line.
  • the second node and the third node are connected by turning on the second transistor based on the signal on the first control line.
  • FIG. 1 is a block diagram showing a configuration example of a spatial light modulator according to an embodiment of the present disclosure
  • FIG. 2 is a block diagram showing a configuration example of the liquid crystal light valve shown in FIG. 1
  • FIG. 1 is a circuit diagram showing one configuration example of a pixel array according to a first embodiment
  • FIG. 4 is a layout diagram showing an example of a pixel and a voltage setting circuit shown in FIG. 3
  • FIG. 4 is an explanatory diagram showing an operation example of the pixel array shown in FIG. 3
  • 4 is an explanatory diagram showing another operation example of the pixel array shown in FIG. 3
  • FIG. FIG. 11 is a circuit diagram showing a configuration example of a pixel array according to a modification
  • FIG. 11 is a circuit diagram showing a configuration example of a pixel array according to another modified example;
  • FIG. 11 is a circuit diagram showing a configuration example of a pixel array according to another modified example;
  • FIG. 10 is a circuit diagram showing one configuration example of a pixel array according to a second embodiment;
  • 10 is a layout diagram showing an example of a pixel and a voltage setting circuit shown in FIG. 9;
  • FIG. 10 is an explanatory diagram showing an operation example of the pixel array shown in FIG. 9;
  • FIG. 11 is a circuit diagram showing one configuration example of a pixel array according to a third embodiment;
  • 13 is a layout diagram showing an example of a pixel and a voltage setting circuit shown in FIG. 12;
  • FIG. 13A and 13B are explanatory diagrams showing an operation example of the pixel array shown in FIG. 12;
  • FIG. 13 is an explanatory diagram showing another operation example of the pixel array shown in FIG. 12;
  • FIG. 10 is a perspective view showing an external configuration of AR glasses according to an application example;
  • FIG. 11 is a circuit diagram showing a configuration example of a pixel array according to another modified example;
  • FIG. 1 shows a configuration example of a spatial light modulator 1 according to one embodiment.
  • the spatial light modulator 1 is a projection display device that projects an image onto the screen 100 .
  • This spatial light modulator 1 is a so-called reflective liquid crystal projector using a reflective liquid crystal panel as a light valve.
  • the spatial light modulator 1 includes a light source 11, dichroic mirrors 12 and 13, a total reflection mirror 14, polarizing beam splitters 15 to 17, three liquid crystal light valves 20 (liquid crystal light valves 20R, 20G and 20B), A synthetic prism 18 and a projection lens 19 are provided.
  • the light source 11 is configured to emit white light along the optical path AX, and is configured using, for example, a halogen lamp, a metal halide lamp, or a xenon lamp.
  • the dichroic mirror 12 is provided on the optical path AX, reflects blue light (B) contained in the white light emitted from the light source 11, and transmits red light (R) and green light (G) contained in the white light.
  • the dichroic mirror 13 is provided downstream of the dichroic mirror 12 in the optical path AX, reflects the green light (G) contained in the light transmitted through the dichroic mirror 12, and reflects the red light (R ) to pass through.
  • the total reflection mirror 14 is provided in the optical path of the reflected light of the dichroic mirror 12 and configured to reflect the blue light (B) reflected by the dichroic mirror 12 .
  • the polarizing beam splitter 15 is provided downstream of the dichroic mirror 13 in the optical path AX, and is configured to split the incident red light (R) into two mutually orthogonal polarized components on the polarization splitting surface 15A.
  • the polarization separation surface 15A reflects one polarization component (for example, S-polarization component) included in the incident red light (R) toward the liquid crystal light valve 20R, and transmits the other polarization component (for example, P-polarization component).
  • the polarizing beam splitter 15 reflects one polarized component included in the red light (R) incident from the dichroic mirror 13 toward the liquid crystal light valve 20R, and transmits the red light (R) incident from the liquid crystal light valve 20R to the combining prism. 18 is permeable.
  • the polarizing beam splitter 16 is provided in the optical path of the reflected light of the dichroic mirror 13, and is configured to split the incident green light (G) into two mutually orthogonal polarized components on the polarization splitting surface 16A.
  • the polarizing beam splitter 16 reflects one polarized component contained in the green light (G) incident from the dichroic mirror 13 toward the liquid crystal light valve 20G, and transmits the green light (G) incident from the liquid crystal light valve 20G to a combining prism. 18 is permeable.
  • the polarizing beam splitter 17 is provided in the optical path of the reflected light of the total reflection mirror 14, and is configured to split the incident blue light (B) into two mutually orthogonal polarized components on the polarization splitting surface 17A.
  • the polarizing beam splitter 17 reflects one polarization component included in the blue light (B) incident from the total reflection mirror 14 toward the liquid crystal light valve 20B, and synthesizes the blue light (B) incident from the liquid crystal light valve 20B.
  • the light is transmitted toward the prism 18 .
  • Each of the three liquid crystal light valves 20 includes a reflective liquid crystal panel, and modulates incident light based on an input image signal to generate image light corresponding to the image signal. Configured.
  • the liquid crystal light valve 20R is provided in the optical path of the reflected light of the polarization beam splitter 15, and modulates the red light (R) incident from the polarization beam splitter 15 based on an image signal representing a red image, and outputs the modulated light. toward the polarizing beam splitter 15 .
  • the liquid crystal light valve 20G is provided in the optical path of the reflected light of the polarizing beam splitter 16, and modulates the green light (G) incident from the polarizing beam splitter 16 based on an image signal representing a green image, and outputs the modulated light.
  • the liquid crystal light valve 20B is provided in the optical path of the reflected light of the polarization beam splitter 17, and modulates the blue light (B) incident from the polarization beam splitter 17 based on an image signal representing a blue image, and outputs the modulated light. toward the polarizing beam splitter 17 .
  • the synthesizing prism 18 is configured to generate color image light by synthesizing red image light, green image light, and blue image light, and emit the generated image light.
  • the synthesizing prism 18 divides the optical path of the light emitted from the liquid crystal light valve 20R and transmitted through the polarization beam splitter 15, the optical path of the light emitted from the liquid crystal light valve 20G and transmitted through the polarization beam splitter 16, and the polarized beam emitted from the liquid crystal light valve 20B. It is provided at a position where the optical paths of the light transmitted through the splitter 17 intersect each other.
  • the projection lens 19 is provided on the optical path of the image light emitted from the combining prism 18 and configured to project the image light emitted from the combining prism 18 onto the screen 100 .
  • FIG. 2 shows a configuration example of the liquid crystal light valve 20.
  • the liquid crystal light valve 20 has a pixel array 21 , a data line drive circuit 22 , a gate line drive circuit 23 , an electrode drive circuit 24 and a control circuit 25 .
  • the pixel array 21 is configured to generate image light corresponding to an image signal by modulating incident light.
  • the pixel array 21 has a plurality of pixels P arranged in a matrix, a plurality of data lines DTL, and a plurality of gate lines WSL.
  • a plurality of data lines DTL extend in the vertical direction and are arranged side by side in the horizontal direction.
  • a data signal DT that transitions between a power supply voltage VDD (for example, 1 V) and a power supply voltage VSS (0 V) is applied to each of the plurality of data lines DTL.
  • the plurality of gate lines WSL extends in the horizontal direction and is arranged side by side in the vertical direction.
  • a gate signal SG that transitions between a power supply voltage VDD (for example, 1 V) and a power supply voltage VSS (0 V) is applied to each of the plurality of gate lines WSL.
  • a plurality of pixels P are provided with two pixels P arranged in a direction (longitudinal direction) in which the data line DTL extends as a unit (unit U).
  • FIG. 3 shows a configuration example of two pixels P that make up the unit U.
  • the upper pixel P of these two pixels P will be referred to as pixel P1
  • the lower pixel P will be referred to as pixel P2.
  • the gate line WSL connected to the pixel P1 is called gate line WSL1
  • the gate line WSL connected to the pixel P2 is called gate line WSL2.
  • the unit U has two pixels P (pixels P 1 and P 2 ) and a voltage setting circuit 29 .
  • Each of the pixels P1 and P2 has inverters IV1 and IV2, transistors MN1 and MN2, a selector SEL, and a liquid crystal display element 30.
  • the inverter IV1 is configured to generate an inverted voltage of the voltage at the node N1 and apply the inverted voltage to the node N2.
  • Inverter IV2 is configured to generate an inverted voltage of the voltage at node N2 and apply the inverted voltage to node N1.
  • Inverters IV1 and IV2 are connected to a power supply node supplied with power supply voltage VCC and a power supply node supplied with power supply voltage VSS.
  • the power supply voltage VCC is, for example, 3V.
  • the transistors forming the inverters IV1 and IV2 are, for example, high voltage transistors that can withstand a voltage of 3V.
  • the transistors MN1 and MN2 are N-type transistors.
  • the transistors MN1 and MN2 are high voltage transistors that can withstand a voltage of 3V, for example.
  • transistor MN1 has a gate connected to gate line WSL1, a source connected to data line DTL, and a drain connected to node N1.
  • the transistor MN2 has a gate connected to the gate line WSL1, a source connected to the node N3 of the voltage setting circuit 29, and a drain connected to the node N2.
  • transistor MN1 has a gate connected to gate line WSL2, a source connected to data line DTL, and a drain connected to node N1.
  • the transistor MN2 has a gate connected to the gate line WSL2, a source connected to the node N3 of the voltage setting circuit 29, and a drain connected to the node N2.
  • the selector SEL is configured to connect one of the node N1 and the node N2 to the liquid crystal display element 30 based on the control signal CTL.
  • the selector SEL includes, for example, a transfer gate TG3 (described later) provided on a path connecting the node N1 and the liquid crystal display element 30, and a transfer gate TG4 (described later) provided on a path connecting the node N2 and the liquid crystal display element 30.
  • a transistor that configures the selector SEL is a high withstand voltage transistor that can withstand a voltage of 3V, for example.
  • the liquid crystal display element 30 has a transparent electrode 31 , a liquid crystal layer 32 and a reflective electrode 33 .
  • the transparent electrode 31, the liquid crystal layer 32, and the reflective electrode 33 are laminated in this order.
  • the transparent electrode 31 is provided on the light incident surface side of the liquid crystal light valve 20
  • the reflective electrode is provided on the opposite side of the light incident surface side of the liquid crystal light valve 20 .
  • the transparent electrode 31 is an electrode that transmits light, and is commonly provided over a plurality of pixels P. As shown in FIG. A common voltage VCOM is applied to the transparent electrode 31 .
  • the reflective electrode 33 is an electrode that reflects light, and is provided for each of the plurality of pixels P individually. Reflective electrode 33 is connected to node N1 or node N2 via selector SEL, and is applied with 0V or 3V.
  • the liquid crystal layer 32 is configured to transmit light or block light based on the voltage between the transparent electrode 31 and the reflective electrode 33 .
  • the selector SEL switches the node connected to the liquid crystal display element 30 between the node N1 and the node N2 every time a predetermined length of time elapses based on the control signal CTL.
  • the common voltage VCOM applied to the transparent electrode 31 of the liquid crystal display element 30 transitions between two predetermined voltages each time a predetermined length of time elapses.
  • the operation of the selector SEL and the transition of the common voltage VCOM are performed in synchronization with each other.
  • so-called burn-in of the liquid crystal display element 30 can be reduced.
  • the voltage setting circuit 29 is provided corresponding to two pixels P and configured to generate voltages at the sources of the transistors MN2 in the two pixels P.
  • the voltage setting circuit 29 has transistors MN3, MN6, MP11 and MN12.
  • the transistors MN3, MN6 and MN12 are N-type transistors, and the transistor MP11 is a P-type transistor.
  • the transistors MN3, MN6, MP11, and MN12 are low voltage transistors that can withstand a voltage of 1V, for example.
  • the transistor MN3 has a gate connected to the gate line WSL1, a drain connected to the node N4, and a source connected to the power supply node supplied with the power supply voltage VSS.
  • the transistor MN6 has a gate connected to the gate line WSL2, a drain connected to the node N4, and a source connected to the power supply node supplied with the power supply voltage VSS.
  • the transistor MP11 has a gate connected to the data line DTL, a source connected to a power supply node supplied with the power supply voltage VDD, and a drain connected to the node N3.
  • the transistor MN12 has a gate connected to the data line DTL, a drain connected to the node N3, and a source connected to the node N4.
  • the transistor MP11 and the transistor MN12 operate as an inverter IV3 that generates an inverted voltage of the voltage on the data line TDL when one of the transistors MN3 and MN6 is on. This allows the inverter IV3 to set the voltage at the source of the transistor MN2 in the two pixels P.
  • the transistors MN1 and MN2 are turned on, and the data signal DT on the data line DTL is written.
  • positive feedback is formed by the inverters IV1 and IV2, so that the voltage state of the pixel P is set to one of two voltage states based on the data signal DT.
  • a first voltage state is when the voltage at node N1 is 0V and the voltage at node N2 is 3V.
  • a second voltage state is when the voltage at node N1 is 3V and the voltage at node N2 is 0V.
  • the percentage of time that the voltage state is in the first voltage state and the percentage of time that the voltage state is in the second voltage state are set based on the pixel value. That is, the pulse width of the voltage at the node N1 and the pulse width of the voltage at the node N2 are set based on the pixel value.
  • the pixel P reflects the amount of light corresponding to this time ratio. In this way, in the liquid crystal light valve 20, each pixel P is pulse width modulated according to the pixel value, thereby generating image light.
  • FIG. 4 shows a layout example of the unit U.
  • the upper half shows the layout of the pixel P1
  • the lower half shows the layout of the pixel P2.
  • the layout of the pixel P1 and the layout of the pixel P2 are vertically inverted.
  • a voltage setting circuit 29 is arranged near the center of the unit U. As shown in FIG.
  • Transistors MP101 and MN102 form an inverter IV1
  • transistors MP201 and MN202 form an inverter IV2.
  • Transistors MP301 and MN302 form a transfer gate TG3 provided on a path connecting node N1 and liquid crystal display element 30 in selector SEL.
  • Transistors MP401 and MN402 form a transfer gate TG4 provided on a path connecting node N2 and liquid crystal display element 30 in selector SEL.
  • transistors MP201, MP301, MP401, and MP101 two transistors adjacent to each other share a drain or source.
  • transistors MN202, MN302, MN402, and MN102 two adjacent transistors share a drain or source. The same is true for pixel P2 in the lower half of FIG.
  • the transistors MP201, MP301, MP401 and MP101, the transistors MN202, MN302, MN402 and MN102, and the transistors MN1 and MN2 provided in the pixels P1 and P2 are high withstand voltage transistors.
  • the four transistors MN3, MN6, MP11 and MN12 in the voltage setting circuit 29 are low withstand voltage transistors. Therefore, the element sizes of these four transistors MN3, MN6, MP11, and MN12 are smaller than the element sizes of the other transistors.
  • the data line driving circuit 22 ( FIG. 2 ) is configured to drive a plurality of data lines DTL in the pixel array 21 based on instructions from the control circuit 25 .
  • the data line drive circuit 22 operates based on the power supply voltage VDD (for example, 1 V) and the power supply voltage VSS (0 V), and transitions between the power supply voltage VDD and the power supply voltage VSS for each of the plurality of data lines DTL.
  • a data signal DT is applied.
  • the gate line drive circuit 23 is configured to drive a plurality of gate lines WSL in the pixel array 21 based on instructions from the control circuit 25 .
  • the gate line drive circuit 23 operates based on a power supply voltage VDD (for example, 1 V) and a power supply voltage VSS (0 V), and transitions between the power supply voltage VDD and the power supply voltage VSS for each of the plurality of gate lines WSL.
  • a gate signal SG is applied.
  • the electrode drive circuit 24 is configured to drive the transparent electrodes 31 in the pixel array 21 based on instructions from the control circuit 25 .
  • the electrode driving circuit 24 applies to the transparent electrodes 31 of the pixel array 21 a common voltage VCOM that transitions between two predetermined voltages every time a predetermined length of time elapses.
  • the control circuit 25 is configured to control the operation of the liquid crystal light valve 20 based on the image signal SIG.
  • the control circuit 25 performs predetermined processing based on the image signal SIG, controls operations of the data line driving circuit 22, the gate line driving circuit 23, and the electrode driving circuit 24, and generates the control signal CTL. Thereby, the control circuit 25 controls the liquid crystal light valve 20 to generate image light corresponding to the image signal SIG.
  • the data line DTL corresponds to a specific example of "data line” in the present disclosure.
  • the gate line WSL1 corresponds to a specific example of "first control line” in the present disclosure.
  • the gate line WSL2 corresponds to a specific example of "second control line” in the present disclosure.
  • the inverter IV1 of the pixel P1 corresponds to a specific example of "first inverter” in the present disclosure.
  • the inverter IV2 of the pixel P1 corresponds to a specific example of "second inverter” in the present disclosure.
  • the liquid crystal display element 30 of the pixel P1 corresponds to a specific example of the "first electro-optical element” in the present disclosure.
  • the transistor MN1 of the pixel P1 corresponds to a specific example of "first transistor” in the present disclosure.
  • the transistor MN2 of the pixel P1 corresponds to a specific example of "second transistor” in the present disclosure.
  • the inverter IV1 of the pixel P2 corresponds to a specific example of "fourth inverter” in the present disclosure.
  • the inverter IV2 of the pixel P2 corresponds to a specific example of "fifth inverter” in the present disclosure.
  • the liquid crystal display element 30 of the pixel P2 corresponds to a specific example of the "second electro-optical element” in the present disclosure.
  • the transistor MN1 of the pixel P2 corresponds to a specific example of "fourth transistor” in the present disclosure.
  • the transistor MN2 of the pixel P2 corresponds to a specific example of the "fifth transistor” in the present disclosure.
  • the voltage setting circuit 29 corresponds to a specific example of "voltage setting circuit” in the present disclosure.
  • Inverter IV3 corresponds to a specific example of "third inverter” in the present disclosure.
  • the transistor MN3 corresponds to a specific example of "third transistor” in the present disclosure.
  • the transistor MN6 corresponds to a specific example of "sixth transistor” in the present disclosure.
  • the selector SEL corresponds to a specific example of "selector” in the present disclosure.
  • the gate line drive circuit 23 corresponds to a specific example of "first drive circuit” in the present disclosure.
  • the gate signal SG corresponds to a specific example of "control signal” in the present disclosure.
  • the data line drive circuit 22 corresponds to a specific example of "second drive circuit” in the present disclosure.
  • the data signal DT corresponds to a specific example of "data signal” in the present disclosure.
  • a power node to which power supply voltage VDD is supplied corresponds to a specific example of "first power node” in the present disclosure.
  • the power node supplied with the power voltage VSS corresponds to a specific example of the "second power node” in the present disclosure.
  • a power supply node to which the power supply voltage VCC is supplied corresponds to a specific example of a "third power supply node” in the present disclosure.
  • the node N1 of the pixel P1 corresponds to a specific example of "first node” in the present disclosure.
  • the node N2 of the pixel P1 corresponds to a specific example of "second node” in the present disclosure.
  • the node N3 corresponds to a specific example of "third node” in the present disclosure.
  • Node N4 corresponds to a specific example of "fourth node” in the present disclosure.
  • the node N1 of the pixel P2 corresponds to a specific example of "fifth node” in the present disclosure.
  • the node N2 of the pixel P2 corresponds to a specific example of "sixth node” in the present disclosure.
  • the light source 11, the dichroic mirrors 12 and 13, the total reflection mirror 14, and the polarizing beam splitters 15-17 correspond to a specific example of the "illumination optical system” in the present disclosure.
  • the combining prism 18 and the projection lens 19 correspond to a specific example of "projection optical system” in the present disclosure.
  • the light source 11 emits white light.
  • the dichroic mirror 12 reflects blue light (B) contained in the white light emitted from the light source 11 and transmits red light (R) and green light (G) contained in the white light.
  • the dichroic mirror 13 reflects green light (G) contained in the light transmitted through the dichroic mirror 12 and transmits red light (R) contained in the light transmitted through the dichroic mirror 12 .
  • the total reflection mirror 14 reflects the blue light (B) reflected by the dichroic mirror 12 .
  • the polarizing beam splitter 15 reflects one polarized component included in the red light (R) incident from the dichroic mirror 13 toward the liquid crystal light valve 20R.
  • the liquid crystal light valve 20R modulates the red light (R) incident from the polarization beam splitter 15 based on an image signal representing a red image, and reflects the modulated light toward the polarization beam splitter 15.
  • the polarizing beam splitter 15 transmits the red light (R) incident from the liquid crystal light valve 20 ⁇ /b>R toward the combining prism 18 .
  • the polarizing beam splitter 16 reflects one polarized component included in the green light (G) incident from the dichroic mirror 13 toward the liquid crystal light valve 20G.
  • the liquid crystal light valve 20G modulates green light (G) incident from the polarization beam splitter 16 based on an image signal representing a green image, and reflects the modulated light toward the polarization beam splitter 16 .
  • the polarizing beam splitter 16 transmits the green light (G) incident from the liquid crystal light valve 20G toward the combining prism 18 .
  • the polarizing beam splitter 17 reflects one polarized component included in the blue light (B) incident from the total reflection mirror 14 toward the liquid crystal light valve 20B.
  • the liquid crystal light valve 20B modulates the blue light (B) incident from the polarization beam splitter 17 based on an image signal representing a blue image, and reflects the modulated light toward the polarization beam splitter 17 .
  • the polarizing beam splitter 17 transmits the blue light (B) incident from the liquid crystal light valve 20B toward the combining prism 18 .
  • the synthesizing prism 18 synthesizes red image light, green image light, and blue image light to generate color image light, and emits the generated image light.
  • the projection lens 19 is provided on the optical path of the image light emitted from the combining prism 18 and projects the image light emitted from the combining prism 18 onto the screen 100 .
  • the pixel array 21 modulates incident light to generate image light corresponding to an image signal.
  • the data line drive circuit 22 drives a plurality of data lines DTL in the pixel array 21 based on instructions from the control circuit 25 .
  • the gate line drive circuit 23 drives the multiple gate lines WSL in the pixel array 21 based on instructions from the control circuit 25 .
  • the electrode drive circuit 24 drives the transparent electrodes 31 in the pixel array 21 based on instructions from the control circuit 25 .
  • the control circuit 25 controls the operation of the liquid crystal light valve 20 based on the image signal SIG.
  • the transistors MN1 and MN2 are turned on by the high level of the gate signal SG on the gate line WSL, and the data signal DT on the data line DTL is written.
  • inverters IV1 and IV2 form a positive feedback, so that the voltage state of the pixel P is set to one of the first voltage state and the second voltage state based on the data signal DT. .
  • the percentage of time that the voltage state is in the first voltage state and the percentage of time that the voltage state is in the second voltage state are set based on the pixel value. That is, the pulse width of the voltage at the node N1 and the pulse width of the voltage at the node N2 are set based on the pixel value.
  • the pixel P reflects the amount of light corresponding to this time ratio. In this way, in the liquid crystal light valve 20, each pixel P is subjected to pulse width modulation according to the pixel value, thereby generating image light.
  • FIG. 5A shows the operation of the pixels P1 and P2 when the voltage of the gate line WSL1 is at high level and the voltage of the gate line WSL2 is at low level.
  • the transistors MN1, MN2, MN3, and MN6 are drawn as switches indicating on/off states.
  • the voltage of the gate line WSL1 is at a high level (1 V in this example). Therefore, the transistors MN1 and MN2 in the pixel P1 are on, and the transistor MN3 in the voltage setting circuit 29 is on. Since the transistor MN3 is thus on, the voltage at the source (node N4) of the transistor MN12 of the inverter IV3 becomes 0V. Therefore, the inverter IV3 outputs an inverted voltage of the voltage of the data line DTL. When the voltage of the data line DTL is 0V, the inverter IV3 outputs a voltage of 1V. Thereby, the voltage of the source of the transistor MN2 in the pixels P1 and P2 is set to 1V. When the voltage of the data line DTL is 1V, the inverter IV3 outputs a voltage of 0V. Thereby, the voltage of the source of the transistor MN2 in the pixels P1 and P2 is set to 0V.
  • the voltage state of the pixel P1 is set based on the voltage of the data line DTL. For example, when the voltage of the data line DTL is 0V, the voltage of the node N1 is 0V. As a result, the voltage of the node N2 becomes 3V, so the voltage state of the pixel P1 is set to the first voltage state. Further, when the voltage of the data line DTL is 1V, the inverter IV3 outputs a voltage of 0V, so the voltage of the node N2 becomes 0V. As a result, the voltage of the node N1 becomes 3V, so the voltage state of the pixel P1 is set to the second voltage state.
  • the transistors MN1 and MN2 in the pixel P2 are off, and the transistor MN6 in the voltage setting circuit 29 is off. Therefore, the voltage state of pixel P2 is maintained.
  • FIG. 5B shows the operation of the pixels P1 and P2 when the voltage of the gate line WSL2 is at high level and the voltage of the gate line WSL1 is at low level.
  • the voltage of the gate line WSL2 is at a high level (1 V in this example). Therefore, the transistors MN1 and MN2 in the pixel P2 are on, and the transistor MN6 in the voltage setting circuit 29 is on. Since the transistor MN6 is thus on, the voltage at the source (node N4) of the transistor MN12 of the inverter IV3 becomes 0V. Therefore, the inverter IV3 outputs an inverted voltage of the voltage of the data line DTL. When the voltage of the data line DTL is 0V, the inverter IV3 outputs a voltage of 1V. Thereby, the voltage of the source of the transistor MN2 in the pixels P1 and P2 is set to 1V. When the voltage of the data line DTL is 1V, the inverter IV3 outputs a voltage of 0V. Thereby, the voltage of the source of the transistor MN2 in the pixels P1 and P2 is set to 0V.
  • the voltage state of the pixel P2 is set based on the voltage of the data line DTL. For example, when the voltage of the data line DTL is 0V, the voltage of the node N1 is 0V. As a result, the voltage of the node N2 becomes 3V, so the voltage state of the pixel P2 is set to the first voltage state. Further, when the voltage of the data line DTL is 1V, the inverter IV3 outputs a voltage of 0V, so the voltage of the node N2 becomes 0V. As a result, the voltage of the node N1 becomes 3V, so the voltage state of the pixel P1 is set to the second voltage state.
  • the transistors MN1 and MN2 in the pixel P1 are off, and the transistor MN3 in the voltage setting circuit 29 is off. Therefore, the voltage state of pixel P1 is maintained.
  • An element 30, a first transistor (transistor MN1), a second transistor (transistor MN2), and a voltage setting circuit 29 are provided.
  • the first transistor (transistor MN1) has a gate connected to the first control line (gate line WSL), and when turned on, connects the data line DTL and the first node (node N1).
  • the second transistor has a gate connected to the first control line (gate line WSL), and when turned on, connects the second node (node N2) and the third node (node N2). N3) was connected.
  • the voltage setting circuit 29 sets the voltage of the third node (node N3) based on the voltage on the data line DTL.
  • the voltage state of the pixels P for one column can be set based on the data signal DT on one data line DTL, so the number of data lines DTL can be reduced.
  • the voltage states of the pixels P for one column are set based on the signals on the data lines DTL and xDTL, so the number of data lines increases.
  • the drive circuit that drives the data lines needs to drive many data lines, resulting in increased power consumption.
  • the number of data lines DTL can be reduced, so power consumption can be reduced when the data line driving circuit 22 drives a plurality of data lines DTL.
  • the number of data lines TDL can be reduced in this way, so the number of drivers in the data line drive circuit 22 can be reduced, and the circuit area can be reduced.
  • the spatial light modulator 1 is provided with a data line drive circuit 22 that applies the data signal DT to the data line DTL.
  • the high level voltage of the data signal DT is set to a voltage (1 V in this example) lower than the power supply voltage VCC (3 V in this example) of the first inverter (inverter IV1) and the second inverter (inverter IV2).
  • VCC power supply voltage
  • the spatial light modulator 1 power consumption can be reduced compared to the case where the data line driving circuit 22 applies a signal having a high level voltage of 3 V, for example, to the data line DTL.
  • the high-level voltage of the data signal DT can be lowered in this way, so the data line drive circuit 22 can be configured using transistors with a low withstand voltage.
  • the element size of a transistor with a low withstand voltage is smaller than the element size of a transistor with a high withstand voltage. Therefore, in the spatial light modulator 1, the circuit area can be reduced as compared with the case where the data line driving circuit 22 is configured using transistors with a high withstand voltage.
  • the spatial light modulator 1 is provided with a gate line driving circuit 23 that applies a gate signal SG to the gate line WSL.
  • the high level voltage of the gate signal SG is set to a voltage (1 V in this example) lower than the power supply voltage VCC (3 V in this example) of the first inverter (inverter IV1) and the second inverter (inverter IV2).
  • the high-level voltage of the gate signal SG can be lowered in this way, so that the gate line drive circuit 23 can be configured using transistors with a low withstand voltage. Therefore, in the spatial light modulator 1, the circuit area can be reduced as compared with the case where the gate line driving circuit 23 is configured using transistors with a high withstand voltage.
  • the voltage setting circuit 29 is provided with a third inverter (inverter IV3), a third transistor (transistor MN3), and a sixth transistor (transistor MN6).
  • the third inverter (inverter IV3) has a first power supply terminal connected to the first power supply node (the power supply node supplied with the power supply voltage VDD) and a fourth power supply terminal connected to the fourth node (node N4). 2 power supply terminals.
  • the third transistor (transistor MN3) has a gate connected to the first control line (gate line WSL1), and when turned on, the fourth node (node N4) and the second power supply node ( and a power supply node to which the power supply voltage VSS is supplied).
  • the sixth transistor has a gate connected to the second control line (gate line WSL2), and when turned on, the fourth node (node N4) and the second power supply node ( and a power supply node to which the power supply voltage VSS is supplied).
  • the inverter IV3 operates when the node N4 is connected to the power supply node of the power supply voltage VSS via the transistor MN3 or the transistor MN6, and the inverter IV3 operates when the node N4 is not connected to the power supply node of the power supply voltage VSS.
  • the inverter IV3 does not operate.
  • the operation period of the inverter IV3 can be shortened, so power consumption can be reduced.
  • the data line, the first control line, the first inverter, the second inverter, the liquid crystal display element 30, the first transistor, and the second transistor , and a voltage setting circuit 29 are provided.
  • the first transistor has a gate connected to the first control line, and connects the data line and the first node when turned on.
  • the second transistor has a gate connected to the first control line, and connects the second node and the third node when turned on.
  • the voltage setting circuit was adapted to set the voltage of the third node based on the voltage on the data line. As a result, the number of data lines can be reduced, so power consumption can be reduced.
  • a data line driving circuit for applying a data signal to the data line, and the high level voltage of this data signal is set to a voltage lower than the power supply voltage VCC of the first and second inverters. , power consumption can be reduced.
  • a gate line driving circuit is provided to apply a gate signal to the gate line, and the high level voltage of this gate signal is set to a voltage lower than the power supply voltage VCC of the first and second inverters. , power consumption can be reduced.
  • the voltage setting circuit is provided with a third inverter, a third transistor, and a sixth transistor.
  • the third inverter has a first power terminal connected to the first power node and a second power terminal connected to the fourth node.
  • the third transistor has a gate connected to the first control line, and connects the fourth node and the second power supply node when turned on.
  • the sixth transistor has a gate connected to the second control line, and connects the fourth node and the second power supply node when turned on.
  • each pixel P is provided with a selector SEL, and the selector SEL switches the liquid crystal display element between the nodes N1 and N2 based on the control signal CTL every time a predetermined length of time elapses. 30 is switched, but it is not limited to this.
  • the selector SEL may be omitted as in the pixels P1 and P2 shown in FIG. 6, for example.
  • node N1 is directly connected to reflective electrode 33 of liquid crystal display element 30 .
  • the data line driving circuit 22 inverts the data signal DT in synchronization with the transition of the common voltage VCOM. This configuration can also reduce so-called burn-in of the liquid crystal display element 30 .
  • the present invention is not limited to this, and the node N2 may be directly connected to the reflective electrode 33 of the liquid crystal display element 30. . Further, when so-called burn-in hardly occurs, the data line driving circuit 22 does not need to invert the data signal DT.
  • FIG. 7 shows a configuration example in which the unit U has three pixels P.
  • the unit U has three pixels P (pixels P1 to P3) and a voltage setting circuit 29B.
  • a gate line WSL connected to the pixel P3 is called a gate line WSL3.
  • the voltage setting circuit 29B is configured to generate voltages at the sources of the transistors MN2 in the three pixels P;
  • the voltage setting circuit 29B has transistors MN3, MN6, MN9, MP11 and MN12.
  • the transistor MN9 is an N-type transistor, for example, a low withstand voltage transistor that can withstand a voltage of 1V.
  • the transistor MN9 has a gate connected to the gate line WSL3, a drain connected to the node N4, and a source connected to the power supply node supplied with the power supply voltage VSS.
  • the voltage setting circuit 29 sets the voltage of the source of the transistor MN2 in a plurality of pixels P.
  • the voltage setting circuit 29 is not limited to this.
  • the voltage at the source of MN2 may be set.
  • the pixel array 21 has a voltage setting circuit 29C. 29 C of voltage setting circuits are provided corresponding to one pixel P.
  • FIG. The voltage setting circuit 29C has transistors MN3, MP11 and MN12.
  • FIG. 9 shows a configuration example of the pixel P and the voltage setting circuit 39 related to the spatial light modulator 2.
  • FIG. The voltage setting circuit 39 is provided corresponding to one pixel P and configured to generate a voltage at the source of the transistor MN2 in that pixel P.
  • FIG. The voltage setting circuit 39 has transistors MP11 and MN12.
  • the transistor MP11 has a gate connected to the data line DTL, a source connected to the gate line WSL, and a drain connected to the node N3.
  • the transistor MN12 has a gate connected to the data line DTL, a drain connected to the node N3, and a source connected to a power supply node supplied with the power supply voltage VSS.
  • FIG. 10 shows a layout example of two pixels P and two voltage setting circuits 39.
  • the upper half shows the layout of one pixel P (pixel P1)
  • the lower half shows the layout of the other pixel P (pixel P2).
  • the layout of the pixels P1 and P2 is the same as in the case of the first embodiment (FIG. 4).
  • Two voltage setting circuits 39 are arranged near the center of FIG.
  • the two transistors MP11 and MN12 in the voltage setting circuit 39 are low withstand voltage transistors. Therefore, the element sizes of these two transistors MP11 and MN12 are smaller than the element sizes of the other transistors.
  • the gate line WSL corresponds to a specific example of "first control line” in the present disclosure.
  • the inverter IV1 corresponds to a specific example of "first inverter” in the present disclosure.
  • the inverter IV2 corresponds to a specific example of “second inverter” in the present disclosure.
  • the liquid crystal display element 30 corresponds to a specific example of the "first electro-optical element” in the present disclosure.
  • the transistor MN1 corresponds to a specific example of "first transistor” in the present disclosure.
  • the transistor MN2 corresponds to a specific example of "second transistor” in the present disclosure.
  • the voltage setting circuit 39 corresponds to a specific example of "voltage setting circuit” in the present disclosure.
  • Inverter IV3 corresponds to a specific example of "third inverter” in the present disclosure.
  • FIG. 11 shows the operation of the pixel P when the voltage of the gate line WSL is at high level.
  • the voltage of the gate line WSL is at a high level (1 V in this example). Therefore, the transistors MN1 and MN2 in the pixel P are on. Also, since the voltage of the gate line WSL is at a high level, the inverter IV3 outputs an inverted voltage of the voltage of the data line DTL. When the voltage of the data line DTL is 0V, the inverter IV3 outputs a voltage of 1V. This sets the voltage of the source of the transistor MN2 in the pixel P to 1V. When the voltage of the data line DTL is 1V, the inverter IV3 outputs a voltage of 0V. Thereby, the voltage of the source of the transistor MN2 in the pixel P is set to 0V.
  • the voltage state of the pixel P is set based on the voltage of the data line DTL. For example, when the voltage of the data line DTL is 0V, the voltage of the node N1 is 0V. As a result, the voltage of the node N2 becomes 3V, so the voltage state of the pixel P1 is set to the first voltage state. Further, when the voltage of the data line DTL is 1V, the inverter IV3 outputs a voltage of 0V, so the voltage of the node N2 becomes 0V. As a result, the voltage of the node N1 becomes 3V, so the voltage state of the pixel P1 is set to the second voltage state.
  • the voltage setting circuit 39 is provided with the third inverter (inverter IV3).
  • the third inverter (inverter IV3) is connected to the first power supply terminal connected to the first control line (gate line WSL) and the second power supply node (power supply node supplied with the power supply voltage VSS). and a second power terminal.
  • the inverter IV3 operates when the voltage of the gate line WSL is at high level, and the inverter IV3 does not operate when the voltage of the gate line WSL is at low level.
  • the operation period of the inverter IV3 can be shortened, so power consumption can be reduced.
  • the pixel array 21 since the source of the transistor MP11 is connected to the gate line WSL, the pixel array 21 does not need to be provided with a power supply wiring for supplying the power supply voltage VDD. Thereby, the wiring in the pixel array 21 can be simplified.
  • the number of elements in the voltage setting circuit 39 can be reduced compared to the voltage setting circuit 29 (FIG. 3) according to the first embodiment, so the circuit area can be reduced. can.
  • the voltage setting circuit is provided with the third inverter.
  • the third inverter has a first power terminal connected to the first control line and a second power terminal connected to the second power node.
  • the operation period of the third inverter can be shortened, so power consumption can be reduced.
  • Other effects are the same as in the first embodiment.
  • Modification 1-1 of the first embodiment may be applied to the spatial light modulator 2 according to the above embodiment.
  • FIG. 12 shows a configuration example of the two pixels P and the voltage setting circuit 49 that constitute the unit U related to the spatial light modulator 3.
  • FIG. The voltage setting circuit 49 is provided corresponding to two pixels P and configured to generate voltages at the sources of the transistors MN2 in the two pixels P.
  • FIG. The voltage setting circuit 49 has a transistor MN7.
  • the transistor MN7 is an N-type transistor.
  • the transistor MN7 is a low withstand voltage transistor that can withstand a voltage of 1V, for example.
  • the transistor MN7 has a gate connected to the data line DTL, a drain connected to the node N3, and a source connected to a power supply node supplied with the power supply voltage VSS.
  • the transistor MN7 corresponds to a specific example of "seventh transistor" in the present disclosure.
  • FIG. 13 shows a layout example of the unit U.
  • the upper half shows the layout of the pixel P1
  • the lower half shows the layout of the pixel P2.
  • the layout of the pixels P1 and P2 is the same as in the case of the first embodiment (FIG. 4).
  • a voltage setting circuit 49 is arranged near the center of the unit U. As shown in FIG.
  • the transistor MN7 in the voltage setting circuit 49 is a low withstand voltage transistor. Therefore, the element size of this transistor MN7 is smaller than the element sizes of the other transistors.
  • FIG. 14A shows the operation of the pixels P1 and P2 when the voltage of the gate line WSL1 is at high level and the voltage of the gate line WSL2 is at low level.
  • the voltage of the gate line WSL1 is at a high level (1 V in this example), so the transistors MN1 and MN2 in the pixel P1 are on. Therefore, the voltage state of the pixel P1 is set based on the voltage of the data line DTL. For example, when the voltage of the data line DTL is 0V, the voltage of the node N1 is 0V. As a result, the voltage of the node N2 becomes 3V, so the voltage state of the pixel P1 is set to the first voltage state. Further, when the voltage of the data line DTL is 1V, the transistor MN7 is turned on, so the voltage of the node N3 becomes 0V, and as a result, the voltage of the node N2 becomes 0V. As a result, the voltage of the node N1 becomes 3V, so the voltage state of the pixel P1 is set to the second voltage state.
  • FIG. 14B shows the operation of the pixels P1 and P2 when the voltage of the gate line WSL2 is at high level and the voltage of the gate line WSL1 is at low level.
  • the voltage of the gate line WSL2 is at a high level (1 V in this example), so the transistors MN1 and MN2 in the pixel P2 are on. Therefore, the voltage state of the pixel P2 is set based on the voltage of the data line DTL. For example, when the voltage of the data line DTL is 0V, the voltage of the node N1 is 0V. As a result, the voltage of the node N2 becomes 3V, so the voltage state of the pixel P2 is set to the first voltage state. Further, when the voltage of the data line DTL is 1V, the transistor MN7 is turned on, so the voltage of the node N3 becomes 0V, and as a result, the voltage of the node N2 becomes 0V. As a result, the voltage of the node N1 becomes 3V, so the voltage state of the pixel P2 is set to the second voltage state.
  • the voltage setting circuit 49 has a gate connected to the data line DTL, and when turned on, the second power supply node (the power supply node supplied with the power supply voltage VSS) is activated. ) and the third node (node N3). Accordingly, in the spatial light modulator 3, the voltage setting circuit 49 consumes almost no power, so power consumption can be reduced.
  • the voltage setting circuit 29 (FIG. 3) according to the first embodiment and the voltage setting circuit 39 (FIG. 9) according to the second embodiment the voltage setting circuit Since the number of 49 elements can be reduced, the circuit area can be reduced.
  • the voltage setting circuit is provided with a transistor which has a gate connected to the data line and which connects the second power supply node and the third node when turned on. Therefore, power consumption can be reduced.
  • Other effects are the same as in the first embodiment.
  • Each modification of the first embodiment may be applied to the spatial light modulator 3 according to the embodiment.
  • FIG. 15 shows an example of the appearance of an AR (Augmented Reality) glass 120 to which this technology is applied.
  • the AR glass 120 has a body portion 121 , an arm portion 122 and a barrel portion 123 .
  • the AR glasses 120 are attached to glasses 128 .
  • the body part 121 has a control board and a display part for controlling the operation of the AR glasses 120 .
  • the arm portion 122 connects the body portion 121 and the lens barrel portion 123 and supports the lens barrel portion 123 .
  • the lens barrel section 123 projects the image light supplied from the body section 121 via the arm section 122 toward the user's eyes via the lens 129 of the spectacles 128 .
  • the technology according to the above embodiments and the like is applied to the display section in the main body section 121 .
  • the technologies of the above embodiments and the like can be applied to various electronic devices having display units, such as smart watches and digital signage.
  • FIG. 16 shows an example of applying the technology according to the first embodiment to an organic EL (Electro Luminescence) display device.
  • the unit U has two pixels P (pixels P 1 and P 2 ) and a voltage setting circuit 29 .
  • the pixel P has a transistor MN21, a light emitting element 61, and a current source 62.
  • FIG. The transistor MN21 is an N-type transistor having a gate connected to the node N1, a drain connected to the light emitting element 61, and a source connected to the current source 62.
  • the light emitting element 61 is an organic EL display element, and has an anode connected to a power supply node supplied with a power supply voltage VCC and a cathode connected to the drain of the transistor MN21.
  • One end of the current source 62 is connected to the source of the transistor MN21, and the other end is connected to a power supply node supplied with the power supply voltage VSS.
  • the N-type transistor MN21 is provided, but instead of this, for example, a P-type transistor having a gate connected to the node N2 may be provided.
  • This technology can be configured as follows. According to the present technology having the following configuration, power consumption can be reduced.
  • the electro-optical device has an input terminal connected to the data line and a third inverter connected to the third node.
  • the third inverter has a first power terminal connected to a first power node and a second power terminal connected to a fourth node;
  • the voltage setting circuit has a third transistor having a gate connected to the first control line and capable of connecting the fourth node and the second power supply node by being turned on.
  • the first inverter has a first power terminal connected to a third power node and a second power terminal connected to the second power node;
  • the second inverter has a first power terminal connected to the third power node and a second power terminal connected to the second power node;
  • the electro-optical device according to (3) wherein the voltage at the first power node is lower than the voltage at the third power node.
  • a second control line a fourth inverter capable of generating an inverted voltage of the voltage at the fifth node and applying the inverted voltage to the sixth node; a fifth inverter capable of generating an inverted voltage of the voltage at the sixth node and applying the inverted voltage to the fifth node; a second electro-optical element capable of taking an optical state according to one of the voltage of the fifth node and the voltage of the sixth node; a fourth transistor having a gate connected to the second control line and capable of connecting the data line and the fifth node when turned on; a fifth transistor having a gate connected to the second control line and capable of connecting the sixth node and the third node when turned on;
  • the voltage setting circuit has a gate connected to the second control line, and has a sixth transistor capable of connecting the fourth node and the second power supply node when turned on.
  • the electro-optical device according to (3) or (4).
  • (6) The electro-optic according to (2), wherein the third inverter has a first power terminal connected to the first control line and a second power terminal connected to a second power node.
  • the voltage setting circuit includes a seventh transistor having a gate connected to the data line and capable of connecting the second power supply node and the third node when turned on. (1) The electro-optical device according to .
  • a second control line a fourth inverter capable of generating an inverted voltage of the voltage at the fifth node and applying the inverted voltage to the sixth node; a fifth inverter capable of generating an inverted voltage of the voltage at the sixth node and applying the inverted voltage to the fifth node; a second electro-optical element connectable to the fifth node or the sixth node; a fourth transistor having a gate connected to the second control line and capable of connecting the data line and the fifth node when turned on; and a fifth transistor having a gate connected to the second control line and capable of connecting the sixth node and the third node when turned on. electro-optical device.
  • (9) further comprising a first drive circuit that applies a control signal to the first control line;
  • the first inverter has a first power terminal connected to a third power node and a second power terminal connected to a second power node;
  • the second inverter has a first power terminal connected to the third power node and a second power terminal connected to the second power node;
  • the voltage of the control signal transitions between a high level voltage and a low level voltage;
  • (10) further comprising a second drive circuit that applies a data signal to the data line;
  • the first inverter has a first power terminal connected to a third power node and a second power terminal connected to a second power node;
  • the second inverter has a first power terminal connected to the third power node and a second power terminal connected to the second power node;
  • the voltage of the data signal transitions between a high level voltage and a low level voltage;
  • the electro-optical device is data line and a first control line; a first inverter capable of generating an inverted voltage of the voltage at the first node and applying the inverted voltage to the second node; a second inverter capable of generating an inverted voltage of the voltage at the second node and applying the inverted voltage to the first node; a first electro-optical element capable of taking an optical state according to one of the voltage of the first node and the voltage of the second node; a first transistor having a gate connected to the first control line and capable of connecting the data line and the first node when turned on; a second transistor having a gate connected to the first control line and capable of connecting the second node and the third node when turned on; a voltage setting circuit capable of setting the voltage of the third node based on the voltage of the data line; and

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Abstract

本開示の電気光学装置は、データ線と、第１の制御線と、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１のインバータと、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能な第２のインバータと、第１のノードの電圧および第２のノードの電圧の一方に応じた光学状態をとり得る第１の電気光学素子と、第１の制御線に接続されたゲートを有し、オン状態になることによりデータ線と第１のノードとを接続可能な第１のトランジスタと、第１の制御線に接続されたゲートを有し、オン状態になることにより第２のノードと第３のノードとを接続可能な第２のトランジスタと、データ線における電圧に基づいて第３のノードの電圧を設定可能な電圧設定回路とを備える。

Description

電気光学装置および空間光変調器
　本開示は、画像を表示する電気光学装置、およびそのような電気光学装置を備えた空間光変調器に関する。
　電気光学装置には、デジタル駆動方式により駆動されるものがある。このデジタル駆動方式では、各画素は、画素値に応じたパルス幅でパルス幅変調（ＰＷＭ；Pulse Width Modulation）された信号により駆動される。特許文献１には、このようなデジタル駆動方式により駆動される電気光学装置を備えた空間光変調器が開示されている。
特開２０１３－６８８３６号公報
　一般に、電子機器では、消費電力が低いことが望まれており、電気光学装置においても、消費電力が低いことが期待されている。
　消費電力を低減できる電気光学装置および空間光変調器を提供することが望ましい。
　本開示の一実施の形態における電気光学装置は、データ線と、第１の制御線と、第１のインバータと、第２のインバータと、第１の電気光学素子と、第１のトランジスタと、第２のトランジスタと、電圧設定回路とを備えている。第１のインバータは、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能なものである。第２のインバータは、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能なものである。第１の電気光学素子は、第１のノードの電圧および第２のノードの電圧の一方に応じた光学状態をとり得るものである。第１のトランジスタは、第１の制御線に接続されたゲートを有し、オン状態になることによりデータ線と第１のノードとを接続可能なものである。第２のトランジスタは、第１の制御線に接続されたゲートを有し、オン状態になることにより第２のノードと第３のノードとを接続可能なものである。電圧設定回路は、データ線における電圧に基づいて第３のノードの電圧を設定可能なものである。
　本開示の一実施の形態における空間光変調器は、照明光学系と、電気光学装置と、投射光学系とを備えている。電気光学装置は、入力された画像信号に基づいて照明光学系からの光を変調することにより画像光を生成可能なものである。投射光学系は、画像光を投射可能なものである。電気光学装置は、データ線と、第１の制御線と、第１のインバータと、第２のインバータと、第１の電気光学素子と、第１のトランジスタと、第２のトランジスタと、電圧設定回路とを有している。第１のインバータは、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能なものである。第２のインバータは、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能なものである。第１の電気光学素子は、第１のノードの電圧および第２のノードの電圧の一方に応じた光学状態をとり得るものである。第１のトランジスタは、第１の制御線に接続されたゲートを有し、オン状態になることによりデータ線と第１のノードとを接続可能なものである。第２のトランジスタは、第１の制御線に接続されたゲートを有し、オン状態になることにより第２のノードと第３のノードとを接続可能なものである。電圧設定回路は、データ線における電圧に基づいて第３のノードの電圧を設定可能なものである。
　本開示の一実施の形態における電気光学装置および空間光変調器では、第１のインバータにより、第１のノードにおける電圧の反転電圧が生成され、その反転電圧が第２のノードに印加される。また、第２のノードにおける電圧の反転電圧が生成され、その反転電圧が第１のノードに印加される。第１の光学素子の光学状態は、第１のノードの電圧および第２のノードの電圧の一方に応じて変化する。第３のノードの電圧は、電圧設定回路により、データ線における電圧に基づいて設定される。データ線および第１のノードは、第１の制御線の信号に基づいて、第１のトランジスタがオン状態になることにより接続される。第２のノードおよび第３のノードは、第１の制御線の信号に基づいて、第２のトランジスタがオン状態になることにより接続される。
本開示の一実施の形態に係る空間光変調器の一構成例を表すブロック図である。 図１に示した液晶ライトバルブの一構成例を表すブロック図である。 第１の実施の形態に係る画素アレイの一構成例を表す回路図である。 図３に示した画素および電圧設定回路の一例を表すレイアウト図である。 図３に示した画素アレイの一動作例を表す説明図である。 図３に示した画素アレイの他の動作例を表す説明図である。 変形例に係る画素アレイの一構成例を表す回路図である。 他の変形例に係る画素アレイの一構成例を表す回路図である。 他の変形例に係る画素アレイの一構成例を表す回路図である。 第２の実施の形態に係る画素アレイの一構成例を表す回路図である。 図９に示した画素および電圧設定回路の一例を表すレイアウト図である。 図９に示した画素アレイの一動作例を表す説明図である。 第３の実施の形態に係る画素アレイの一構成例を表す回路図である。 図１２に示した画素および電圧設定回路の一例を表すレイアウト図である。 図１２に示した画素アレイの一動作例を表す説明図である。 図１２に示した画素アレイの他の動作例を表す説明図である。 適用例に係るＡＲグラスの外観構成を表す斜視図である。 他の変形例に係る画素アレイの一構成例を表す回路図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．適用例
＜１．第１の実施の形態＞
［構成例］
　図１は、一実施の形態に係る空間光変調器１の一構成例を表すものである。空間光変調器１は、画像をスクリーン１００に投影する投射型表示装置である。この空間光変調器１は、反射型の液晶パネルをライトバルブとして用いた、いわゆる反射型液晶プロジェクタである。空間光変調器１は、光源１１と、ダイクロイックミラー１２，１３と、全反射ミラー１４と、偏光ビームスプリッタ１５～１７と、３つの液晶ライトバルブ２０（液晶ライトバルブ２０Ｒ，２０Ｇ，２０Ｂ）と、合成プリズム１８と、投射レンズ１９とを備えている。
　光源１１は、白色光を光路ＡＸに沿って射出するように構成され、例えばハロゲンランプ、メタルハライドランプ、またはキセノンランプなどを用いて構成される。ダイクロイックミラー１２は、光路ＡＸに設けられ、光源１１から射出された白色光に含まれる青色光（Ｂ）を反射させ、白色光に含まれる赤色光（Ｒ）および緑色光（Ｇ）を透過させるように構成される。ダイクロイックミラー１３は、光路ＡＸにおけるダイクロイックミラー１２の下流に設けられ、ダイクロイックミラー１２を透過した光に含まれる緑色光（Ｇ）を反射させ、ダイクロイックミラー１２を透過した光に含まれる赤色光（Ｒ）を透過させるように構成される。全反射ミラー１４は、ダイクロイックミラー１２の反射光の光路に設けられ、ダイクロイックミラー１２により反射された青色光（Ｂ）を反射させるように構成される。
　偏光ビームスプリッタ１５は、光路ＡＸにおけるダイクロイックミラー１３の下流に設けられ、偏光分離面１５Ａにおいて、入射した赤色光（Ｒ）を互いに直交する２つの偏光成分に分離するように構成される。偏光分離面１５Ａは、入射された赤色光（Ｒ）に含まれる一方の偏光成分（例えばＳ偏光成分）を液晶ライトバルブ２０Ｒに向かって反射させ、他方の偏光成分（例えばＰ偏光成分）を透過させる。偏光ビームスプリッタ１５は、ダイクロイックミラー１３から入射した赤色光（Ｒ）に含まれる一方の偏光成分を液晶ライトバルブ２０Ｒに向かって反射させ、液晶ライトバルブ２０Ｒから入射した赤色光（Ｒ）を合成プリズム１８に向かって透過させるようになっている。
　偏光ビームスプリッタ１６は、ダイクロイックミラー１３の反射光の光路に設けられ、偏光分離面１６Ａにおいて、入射した緑色光（Ｇ）を互いに直交する２つの偏光成分に分離するように構成される。偏光ビームスプリッタ１６は、ダイクロイックミラー１３から入射した緑色光（Ｇ）に含まれる一方の偏光成分を液晶ライトバルブ２０Ｇに向かって反射させ、液晶ライトバルブ２０Ｇから入射した緑色光（Ｇ）を合成プリズム１８に向かって透過させるようになっている。
　偏光ビームスプリッタ１７は、全反射ミラー１４の反射光の光路に設けられ、偏光分離面１７Ａにおいて、入射した青色光（Ｂ）を互いに直交する２つの偏光成分に分離するように構成される。偏光ビームスプリッタ１７は、全反射ミラー１４から入射した青色光（Ｂ）に含まれる一方の偏光成分を液晶ライトバルブ２０Ｂに向かって反射させ、液晶ライトバルブ２０Ｂから入射した青色光（Ｂ）を合成プリズム１８に向かって透過させるようになっている。
　３つの液晶ライトバルブ２０のそれぞれは、反射型の液晶パネルを含んで構成され、入力された画像信号に基づいて入射光を変調させることにより、その画像信号に応じた画像光を生成するように構成される。液晶ライトバルブ２０Ｒは、偏光ビームスプリッタ１５の反射光の光路に設けられ、赤色の画像を示す画像信号に基づいて、偏光ビームスプリッタ１５から入射した赤色光（Ｒ）を変調させ、変調された光を偏光ビームスプリッタ１５に向かって反射させるように構成される。液晶ライトバルブ２０Ｇは、偏光ビームスプリッタ１６の反射光の光路に設けられ、緑色の画像を示す画像信号に基づいて、偏光ビームスプリッタ１６から入射した緑色光（Ｇ）を変調させ、変調された光を偏光ビームスプリッタ１６に向かって反射させるように構成される。液晶ライトバルブ２０Ｂは、偏光ビームスプリッタ１７の反射光の光路に設けられ、青色の画像を示す画像信号に基づいて、偏光ビームスプリッタ１７から入射した青色光（Ｂ）を変調させ、変調された光を偏光ビームスプリッタ１７に向かって反射させるように構成される。
　合成プリズム１８は、赤色の画像光、緑色の画像光、および青色の画像光を合成することにより、カラーの画像光を生成し、生成された画像光を射出するように構成される。合成プリズム１８は、液晶ライトバルブ２０Ｒから射出され偏光ビームスプリッタ１５を透過した光の光路、液晶ライトバルブ２０Ｇから射出され偏光ビームスプリッタ１６を透過した光の光路、液晶ライトバルブ２０Ｂから射出され偏光ビームスプリッタ１７を透過した光の光路が互いに交差する位置に設けられる。
　投射レンズ１９は、合成プリズム１８から射出された画像光の光路に設けられ、合成プリズム１８から射出された画像光を、スクリーン１００に投射するように構成される。
　図２は、液晶ライトバルブ２０の一構成例を表すものである。液晶ライトバルブ２０は、画素アレイ２１と、データ線駆動回路２２と、ゲート線駆動回路２３と、電極駆動回路２４と、制御回路２５とを有している。
　画素アレイ２１は、入射光を変調させることにより、画像信号に応じた画像光を生成するように構成される。画素アレイ２１は、マトリクス状に配置された複数の画素Ｐと、複数のデータ線ＤＴＬと、複数のゲート線ＷＳＬとを有する。
　複数のデータ線ＤＴＬは、縦方向に延伸するとともに、横方向に併設される。複数のデータ線ＤＴＬのそれぞれには、電源電圧ＶＤＤ（例えば１Ｖ）と電源電圧ＶＳＳ（０Ｖ）との間で遷移するデータ信号ＤＴが印加される。複数のゲート線ＷＳＬは、横方向に延伸するとともに、縦方向に併設される。複数のゲート線ＷＳＬのそれぞれには、電源電圧ＶＤＤ（例えば１Ｖ）と電源電圧ＶＳＳ（０Ｖ）との間で遷移するゲート信号ＳＧが印加される。複数の画素Ｐは、データ線ＤＴＬが延伸する方向（縦方向）に並ぶ２つの画素Ｐを単位（ユニットＵ）として設けられる。
　図３は、ユニットＵを構成する２つの画素Ｐの一構成例を表すものである。以下、説明の便宜上、これらの２つの画素Ｐのうちの上の画素Ｐを画素Ｐ１と称し、下の画素Ｐを画素Ｐ２と称する。また、画素Ｐ１に接続されたゲート線ＷＳＬをゲート線ＷＳＬ１と称し、画素Ｐ２に接続されたゲート線ＷＳＬをゲート線ＷＳＬ２と称する。ユニットＵは、２つの画素Ｐ（画素Ｐ１，Ｐ２）と、電圧設定回路２９とを有する。
　画素Ｐ１，Ｐ２のそれぞれは、インバータＩＶ１，ＩＶ２と、トランジスタＭＮ１，ＭＮ２と、セレクタＳＥＬと、液晶表示素子３０とを有する。
　画素Ｐ１，Ｐ２のそれぞれにおいて、インバータＩＶ１は、ノードＮ１における電圧の反転電圧を生成し、その反転電圧をノードＮ２に印加するように構成される。インバータＩＶ２は、ノードＮ２における電圧の反転電圧を生成し、その反転電圧をノードＮ１に印加するように構成される。インバータＩＶ１，ＩＶ２は、電源電圧ＶＣＣが供給された電源ノード、および電源電圧ＶＳＳが供給された電源ノードに接続される。電源電圧ＶＣＣは、例えば３Ｖである。インバータＩＶ１，ＩＶ２を構成するトランジスタは、例えば、３Ｖの電圧に耐え得る高耐圧のトランジスタである。
　画素Ｐ１，Ｐ２のそれぞれにおいて、トランジスタＭＮ１，ＭＮ２は、Ｎ型のトランジスタである。トランジスタＭＮ１，ＭＮ２は、例えば、３Ｖの電圧に耐え得る高耐圧のトランジスタである。画素Ｐ１において、トランジスタＭＮ１のゲートはゲート線ＷＳＬ１に接続され、ソースはデータ線ＤＴＬに接続され、ドレインはノードＮ１に接続される。トランジスタＭＮ２のゲートはゲート線ＷＳＬ１に接続され、ソースは電圧設定回路２９のノードＮ３に接続され、ドレインはノードＮ２に接続される。画素Ｐ２において、トランジスタＭＮ１のゲートはゲート線ＷＳＬ２に接続され、ソースはデータ線ＤＴＬに接続され、ドレインはノードＮ１に接続される。トランジスタＭＮ２のゲートはゲート線ＷＳＬ２に接続され、ソースは電圧設定回路２９のノードＮ３に接続され、ドレインはノードＮ２に接続される。
　画素Ｐ１，Ｐ２のそれぞれにおいて、セレクタＳＥＬは、制御信号ＣＴＬに基づいて、ノードＮ１およびノードＮ２のうちの一方を液晶表示素子３０に接続するように構成される。セレクタＳＥＬは、例えば、ノードＮ１と液晶表示素子３０とを結ぶ経路に設けられたトランスファゲートＴＧ３（後述）と、ノードＮ２と液晶表示素子３０とを結ぶ経路に設けられたトランスファゲートＴＧ４（後述）を有する。セレクタＳＥＬを構成するトランジスタは、例えば、３Ｖの電圧に耐え得る高耐圧のトランジスタである。
　液晶表示素子３０は、透明電極３１と、液晶層３２と、反射電極３３とを有する。透明電極３１、液晶層３２、および反射電極３３は、この順に積層される。透明電極３１は、液晶ライトバルブ２０における光の入射面の側に設けられ、反射電極は、液晶ライトバルブ２０における光の入射面の側とは反対側に設けられる。透明電極３１は、光を透過する電極であり、複数の画素Ｐにわたって共通に設けられる。透明電極３１には、共通電圧ＶＣＯＭが印加される。反射電極３３は、光を反射する電極であり、複数の画素Ｐのそれぞれに個別に設けられる。反射電極３３は、セレクタＳＥＬを介してノードＮ１またはノードＮ２に接続され、０Ｖまたは３Ｖが印加される。液晶層３２は、透明電極３１と反射電極３３との間の電圧に基づいて、光を透過し、あるいは光を遮断するように構成される。
　この例では、セレクタＳＥＬは、制御信号ＣＴＬに基づいて、所定の長さの期間が経過する度に、ノードＮ１およびノードＮ２のうちの、液晶表示素子３０に接続するノードを切り替える。また、液晶表示素子３０の透明電極３１に印加される共通電圧ＶＣＯＭは、所定の長さの期間が経過する度に、所定の２つの電圧の間で遷移する。セレクタＳＥＬの動作と、共通電圧ＶＣＯＭの遷移とは、互いに同期して行われる。これにより、画素アレイ２１では、液晶表示素子３０のいわゆる焼き付きを低減することができるようになっている。
　電圧設定回路２９は、２つの画素Ｐに対応して設けられ、２つの画素ＰにおけるトランジスタＭＮ２のソースにおける電圧を生成するように構成される。電圧設定回路２９は、トランジスタＭＮ３，ＭＮ６，ＭＰ１１，ＭＮ１２を有する。トランジスタＭＮ３，ＭＮ６，ＭＮ１２は、Ｎ型のトランジスタであり、トランジスタＭＰ１１は、Ｐ型のトランジスタである。トランジスタＭＮ３，ＭＮ６，ＭＰ１１，ＭＮ１２は、例えば、１Ｖの電圧に耐え得る低耐圧のトランジスタである。
　トランジスタＭＮ３のゲートはゲート線ＷＳＬ１に接続され、ドレインはノードＮ４に接続され、ソースは電源電圧ＶＳＳが供給された電源ノードに接続される。トランジスタＭＮ６のゲートはゲート線ＷＳＬ２に接続され、ドレインはノードＮ４に接続され、ソースは電源電圧ＶＳＳが供給された電源ノードに接続される。トランジスタＭＰ１１のゲートはデータ線ＤＴＬに接続され、ソースは電源電圧ＶＤＤが供給された電源ノードに接続され、ドレインはノードＮ３に接続される。トランジスタＭＮ１２のゲートはデータ線ＤＴＬに接続され、ドレインはノードＮ３に接続され、ソースはノードＮ４に接続される。
　トランジスタＭＰ１１およびトランジスタＭＮ１２は、トランジスタＭＮ３およびトランジスタＭＮ６のうちの一方がオン状態である場合に、データ線ＴＤＬにおける電圧の反転電圧を生成するインバータＩＶ３として動作する。これにより、インバータＩＶ３は、２つの画素ＰにおけるトランジスタＭＮ２のソースにおける電圧を設定することができるようになっている。
　この構成により、画素Ｐでは、ゲート線ＷＳＬにおけるゲート信号ＳＧが高レベルになることにより、トランジスタＭＮ１，ＭＮ２がオン状態になり、データ線ＤＴＬにおけるデータ信号ＤＴが書き込まれる。画素Ｐでは、インバータＩＶ１，ＩＶ２により正帰還が形成されるので、画素Ｐの電圧状態は、データ信号ＤＴに基づいて、２つの電圧状態の一方に設定される。第１の電圧状態は、ノードＮ１における電圧が０Ｖであり、ノードＮ２における電圧が３Ｖである状態である。第２の電圧状態は、ノードＮ１における電圧が３Ｖであり、ノードＮ２における電圧が０Ｖである状態である。電圧状態が第１の電圧状態になる時間割合、および第２の電圧状態になる時間割合は、画素値に基づいて設定される。すなわち、ノードＮ１における電圧のパルス幅、およびノードＮ２における電圧のパルス幅は、画素値に基づいて設定される。画素Ｐは、この時間割合に応じた光量の光を反射する。このように、液晶ライトバルブ２０では、各画素Ｐにおいて、画素値に応じたパルス幅変調が行われることにより、画像光を生成するようになっている。
　図４は、ユニットＵのレイアウト例を表すものである。この図４において、上半分は画素Ｐ１のレイアウトを示し、下半分は画素Ｐ２のレイアウトを示す。画素Ｐ１のレイアウトと、画素Ｐ２のレイアウトは、上下方向において互いに反転している。このユニットＵの中央付近に、電圧設定回路２９が配置される。
　例えば、図４の上半分における画素Ｐ１には、Ｐ型のトランジスタであるトランジスタＭＰ２０１，ＭＰ３０１，ＭＰ４０１，ＭＰ１０１がこの順に並設され、Ｎ型のトランジスタであるトランジスタＭＮ２０２，ＭＮ３０２，ＭＮ４０２，ＭＮ１０２がこの順に併設される。トランジスタＭＰ１０１，ＭＮ１０２は、インバータＩＶ１を構成し、トランジスタＭＰ２０１，ＭＮ２０２は、インバータＩＶ２を構成する。トランジスタＭＰ３０１，ＭＮ３０２は、セレクタＳＥＬにおける、ノードＮ１と液晶表示素子３０とを結ぶ経路に設けられたトランスファゲートＴＧ３を構成する。トランジスタＭＰ４０１，ＭＮ４０２は、セレクタＳＥＬにおける、ノードＮ２と液晶表示素子３０とを結ぶ経路に設けられたトランスファゲートＴＧ４を構成する。トランジスタＭＰ２０１，ＭＰ３０１，ＭＰ４０１，ＭＰ１０１では、互いに隣り合う２つのトランジスタが、ドレインまたはソースを共有している。同様に、トランジスタＭＮ２０２，ＭＮ３０２，ＭＮ４０２，ＭＮ１０２では、互いに隣り合う２つのトランジスタが、ドレインまたはソースを共有している。図４の下半分における画素Ｐ２についても同様である。
　画素Ｐ１，Ｐ２に設けられた、トランジスタＭＰ２０１，ＭＰ３０１，ＭＰ４０１，ＭＰ１０１、トランジスタＭＮ２０２，ＭＮ３０２，ＭＮ４０２，ＭＮ１０２、およびトランジスタＭＮ１，ＭＮ２は、高耐圧のトランジスタである。一方、電圧設定回路２９における４つのトランジスタＭＮ３，ＭＮ６，ＭＰ１１，ＭＮ１２は、低耐圧のトランジスタである。よって、これらの４つのトランジスタＭＮ３，ＭＮ６，ＭＰ１１，ＭＮ１２の素子サイズは、他のトランジスタの素子サイズよりも小さい。
　データ線駆動回路２２（図２）は、制御回路２５からの指示に基づいて、画素アレイ２１における複数のデータ線ＤＴＬを駆動するように構成される。データ線駆動回路２２は、電源電圧ＶＤＤ（例えば１Ｖ）および電源電圧ＶＳＳ（０Ｖ）に基づいて動作し、複数のデータ線ＤＴＬのそれぞれに対して、電源電圧ＶＤＤと電源電圧ＶＳＳとの間で遷移するデータ信号ＤＴを印加するようになっている。
　ゲート線駆動回路２３は、制御回路２５からの指示に基づいて、画素アレイ２１における複数のゲート線ＷＳＬを駆動するように構成される。ゲート線駆動回路２３は、電源電圧ＶＤＤ（例えば１Ｖ）および電源電圧ＶＳＳ（０Ｖ）に基づいて動作し、複数のゲート線ＷＳＬのそれぞれに対して、電源電圧ＶＤＤと電源電圧ＶＳＳとの間で遷移するゲート信号ＳＧを印加するようになっている。
　電極駆動回路２４は、制御回路２５からの指示に基づいて、画素アレイ２１における透明電極３１を駆動するように構成される。電極駆動回路２４は、画素アレイ２１の透明電極３１に、所定の長さの期間が経過する度に、所定の２つの電圧の間で遷移する共通電圧ＶＣＯＭを印加するようになっている。
　制御回路２５は、画像信号ＳＩＧに基づいて、液晶ライトバルブ２０の動作を制御するように構成される。制御回路２５は、画像信号ＳＩＧに基づいて、所定の処理を行い、データ線駆動回路２２、ゲート線駆動回路２３、および電極駆動回路２４の動作を制御し、制御信号ＣＴＬを生成する。これにより、制御回路２５は、液晶ライトバルブ２０が画像信号ＳＩＧに応じた画像光を生成するように、制御するようになっている。
　ここで、データ線ＤＴＬは、本開示における「データ線」の一具体例に対応する。ゲート線ＷＳＬ１は、本開示における「第１の制御線」の一具体例に対応する。ゲート線ＷＳＬ２は、本開示における「第２の制御線」の一具体例に対応する。画素Ｐ１のインバータＩＶ１は、本開示における「第１のインバータ」の一具体例に対応する。画素Ｐ１のインバータＩＶ２は、本開示における「第２のインバータ」の一具体例に対応する。画素Ｐ１の液晶表示素子３０は、本開示における「第１の電気光学素子」の一具体例に対応する。画素Ｐ１のトランジスタＭＮ１は、本開示における「第１のトランジスタ」の一具体例に対応する。画素Ｐ１のトランジスタＭＮ２は、本開示における「第２のトランジスタ」の一具体例に対応する。画素Ｐ２のインバータＩＶ１は、本開示における「第４のインバータ」の一具体例に対応する。画素Ｐ２のインバータＩＶ２は、本開示における「第５のインバータ」の一具体例に対応する。画素Ｐ２の液晶表示素子３０は、本開示における「第２の電気光学素子」の一具体例に対応する。画素Ｐ２のトランジスタＭＮ１は、本開示における「第４のトランジスタ」の一具体例に対応する。画素Ｐ２のトランジスタＭＮ２は、本開示における「第５のトランジスタ」の一具体例に対応する。電圧設定回路２９は、本開示における「電圧設定回路」の一具体例に対応する。インバータＩＶ３は、本開示における「第３のインバータ」の一具体例に対応する。トランジスタＭＮ３は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタＭＮ６は、本開示における「第６のトランジスタ」の一具体例に対応する。セレクタＳＥＬは、本開示における「セレクタ」の一具体例に対応する。ゲート線駆動回路２３は、本開示における「第１の駆動回路」の一具体例に対応する。ゲート信号ＳＧは、本開示における「制御信号」の一具体例に対応する。データ線駆動回路２２は、本開示における「第２の駆動回路」の一具体例に対応する。データ信号ＤＴは、本開示における「データ信号」の一具体例に対応する。
　電源電圧ＶＤＤが供給された電源ノードは、本開示における「第１の電源ノード」の一具体例に対応する。電源電圧ＶＳＳが供給された電源ノードは、本開示における「第２の電源ノード」の一具体例に対応する。電源電圧ＶＣＣが供給された電源ノードは、本開示における「第３の電源ノード」の一具体例に対応する。画素Ｐ１のノードＮ１は、本開示における「第１のノード」の一具体例に対応する。画素Ｐ１のノードＮ２は、本開示における「第２のノード」の一具体例に対応する。ノードＮ３は、本開示における「第３のノード」の一具体例に対応する。ノードＮ４は、本開示における「第４のノード」の一具体例に対応する。画素Ｐ２のノードＮ１は、本開示における「第５のノード」の一具体例に対応する。画素Ｐ２のノードＮ２は、本開示における「第６のノード」の一具体例に対応する。
　光源１１、ダイクロイックミラー１２，１３、全反射ミラー１４、および偏光ビームスプリッタ１５～１７は、本開示における「照明光学系」の一具体例に対応する。合成プリズム１８および投射レンズ１９は、本開示における「投影光学系」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の空間光変調器１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、空間光変調器１の全体動作概要を説明する。光源１１は、白色光を射出する。ダイクロイックミラー１２は、光源１１から射出された白色光に含まれる青色光（Ｂ）を反射させ、白色光に含まれる赤色光（Ｒ）および緑色光（Ｇ）を透過させる。ダイクロイックミラー１３は、ダイクロイックミラー１２を透過した光に含まれる緑色光（Ｇ）を反射させ、ダイクロイックミラー１２を透過した光に含まれる赤色光（Ｒ）を透過させる。全反射ミラー１４は、ダイクロイックミラー１２により反射された青色光（Ｂ）を反射させる。
　偏光ビームスプリッタ１５は、ダイクロイックミラー１３から入射した赤色光（Ｒ）に含まれる一方の偏光成分を液晶ライトバルブ２０Ｒに向かって反射させる。液晶ライトバルブ２０Ｒは、赤色の画像を示す画像信号に基づいて、偏光ビームスプリッタ１５から入射した赤色光（Ｒ）を変調させ、変調された光を偏光ビームスプリッタ１５に向かって反射させる。偏光ビームスプリッタ１５は、液晶ライトバルブ２０Ｒから入射した赤色光（Ｒ）を合成プリズム１８に向かって透過させる。
　偏光ビームスプリッタ１６は、ダイクロイックミラー１３から入射した緑色光（Ｇ）に含まれる一方の偏光成分を液晶ライトバルブ２０Ｇに向かって反射させる。液晶ライトバルブ２０Ｇは、緑色の画像を示す画像信号に基づいて、偏光ビームスプリッタ１６から入射した緑色光（Ｇ）を変調させ、変調された光を偏光ビームスプリッタ１６に向かって反射させる。偏光ビームスプリッタ１６は、液晶ライトバルブ２０Ｇから入射した緑色光（Ｇ）を合成プリズム１８に向かって透過させる。
　偏光ビームスプリッタ１７は、全反射ミラー１４から入射した青色光（Ｂ）に含まれる一方の偏光成分を液晶ライトバルブ２０Ｂに向かって反射させる。液晶ライトバルブ２０Ｂは、青色の画像を示す画像信号に基づいて、偏光ビームスプリッタ１７から入射した青色光（Ｂ）を変調させ、変調された光を偏光ビームスプリッタ１７に向かって反射させる。偏光ビームスプリッタ１７は、液晶ライトバルブ２０Ｂから入射した青色光（Ｂ）を合成プリズム１８に向かって透過させる。
　合成プリズム１８は、赤色の画像光、緑色の画像光、および青色の画像光を合成することにより、カラーの画像光を生成し、生成された画像光を射出する。投射レンズ１９は、合成プリズム１８から射出された画像光の光路に設けられ、合成プリズム１８から射出された画像光を、スクリーン１００に投射する。
（詳細動作）
　液晶ライトバルブ２０（図２）のそれぞれにおいて、画素アレイ２１は、入射光を変調させることにより、画像信号に応じた画像光を生成する。データ線駆動回路２２は、制御回路２５からの指示に基づいて、画素アレイ２１における複数のデータ線ＤＴＬを駆動する。ゲート線駆動回路２３は、制御回路２５からの指示に基づいて、画素アレイ２１における複数のゲート線ＷＳＬを駆動する。電極駆動回路２４は、制御回路２５からの指示に基づいて、画素アレイ２１における透明電極３１を駆動する。制御回路２５は、画像信号ＳＩＧに基づいて、液晶ライトバルブ２０の動作を制御するように制御する。
　画素Ｐでは、ゲート線ＷＳＬにおけるゲート信号ＳＧが高レベルになることにより、トランジスタＭＮ１，ＭＮ２がオン状態になり、データ線ＤＴＬにおけるデータ信号ＤＴが書き込まれる。画素Ｐでは、インバータＩＶ１，ＩＶ２により正帰還が形成されるので、画素Ｐの電圧状態は、データ信号ＤＴに基づいて、第１の電圧状態および第２の電圧状態のうちの一方に設定される。電圧状態が第１の電圧状態になる時間割合、および第２の電圧状態になる時間割合は、画素値に基づいて設定される。すなわち、ノードＮ１における電圧のパルス幅、およびノードＮ２における電圧のパルス幅は、画素値に基づいて設定される。画素Ｐは、この時間割合に応じた光量の光を反射する。このように、液晶ライトバルブ２０では、各画素Ｐにおいて、画素値に応じたパルス幅変調が行われることにより、画像光を生成する。
　次に、ユニットＵに属する２つの画素Ｐ１，Ｐ２へのデータ信号ＤＴの書込動作について、詳細に説明する。
　図５Ａは、ゲート線ＷＳＬ１の電圧が高レベルであり、ゲート線ＷＳＬ２の電圧が低レベルである場合における、画素Ｐ１，Ｐ２の動作を表すものである。図５Ａでは、トランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ６を、オンオフ状態を示すスイッチとして描いている。
　この例では、ゲート線ＷＳＬ１の電圧は高レベル（この例では１Ｖ）である。よって、画素Ｐ１におけるトランジスタＭＮ１，ＭＮ２はオン状態であり、電圧設定回路２９におけるトランジスタＭＮ３はオン状態である。このようにトランジスタＭＮ３がオン状態であるので、インバータＩＶ３のトランジスタＭＮ１２のソース（ノードＮ４）における電圧は０Ｖになる。よって、インバータＩＶ３は、データ線ＤＴＬの電圧の反転電圧を出力する。データ線ＤＴＬの電圧が０Ｖである場合には、インバータＩＶ３は１Ｖの電圧を出力する。これにより、画素Ｐ１，Ｐ２におけるトランジスタＭＮ２のソースの電圧は１Ｖに設定される。データ線ＤＴＬの電圧が１Ｖである場合には、インバータＩＶ３は０Ｖの電圧を出力する。これにより、画素Ｐ１，Ｐ２におけるトランジスタＭＮ２のソースの電圧は０Ｖに設定される。
　画素Ｐ１の電圧状態は、データ線ＤＴＬの電圧に基づいて設定される。例えば、データ線ＤＴＬの電圧が０Ｖである場合には、ノードＮ１の電圧は０Ｖになる。これにより、ノードＮ２の電圧は３Ｖになるので、画素Ｐ１の電圧状態は第１の電圧状態に設定される。また、データ線ＤＴＬの電圧が１Ｖである場合には、インバータＩＶ３は０Ｖの電圧を出力するので、ノードＮ２の電圧は０Ｖになる。これにより、ノードＮ１の電圧は３Ｖになるので、画素Ｐ１の電圧状態は第２の電圧状態に設定される。
　一方、ゲート線ＷＳＬ２の電圧は低レベル（０Ｖ）であるので、画素Ｐ２におけるトランジスタＭＮ１，ＭＮ２はオフ状態であり、電圧設定回路２９におけるトランジスタＭＮ６はオフ状態である。よって、画素Ｐ２の電圧状態は維持される。
　図５Ｂは、ゲート線ＷＳＬ２の電圧が高レベルであり、ゲート線ＷＳＬ１の電圧が低レベルである場合における、画素Ｐ１，Ｐ２の動作を表すものである。
　この例では、ゲート線ＷＳＬ２の電圧は高レベル（この例では１Ｖ）である。よって、画素Ｐ２におけるトランジスタＭＮ１，ＭＮ２はオン状態であり、電圧設定回路２９におけるトランジスタＭＮ６はオン状態である。このようにトランジスタＭＮ６がオン状態であるので、インバータＩＶ３のトランジスタＭＮ１２のソース（ノードＮ４）における電圧は０Ｖになる。よって、インバータＩＶ３は、データ線ＤＴＬの電圧の反転電圧を出力する。データ線ＤＴＬの電圧が０Ｖである場合には、インバータＩＶ３は１Ｖの電圧を出力する。これにより、画素Ｐ１，Ｐ２におけるトランジスタＭＮ２のソースの電圧は１Ｖに設定される。データ線ＤＴＬの電圧が１Ｖである場合には、インバータＩＶ３は０Ｖの電圧を出力する。これにより、画素Ｐ１，Ｐ２におけるトランジスタＭＮ２のソースの電圧は０Ｖに設定される。
　画素Ｐ２の電圧状態は、データ線ＤＴＬの電圧に基づいて設定される。例えば、データ線ＤＴＬの電圧が０Ｖである場合には、ノードＮ１の電圧は０Ｖになる。これにより、ノードＮ２の電圧は３Ｖになるので、画素Ｐ２の電圧状態は第１の電圧状態に設定される。また、データ線ＤＴＬの電圧が１Ｖである場合には、インバータＩＶ３は０Ｖの電圧を出力するので、ノードＮ２の電圧は０Ｖになる。これにより、ノードＮ１の電圧は３Ｖになるので、画素Ｐ１の電圧状態は第２の電圧状態に設定される。
　一方、ゲート線ＷＳＬ１の電圧は低レベル（０Ｖ）であるので、画素Ｐ１におけるトランジスタＭＮ１，ＭＮ２はオフ状態であり、電圧設定回路２９におけるトランジスタＭＮ３はオフ状態である。よって、画素Ｐ１の電圧状態は維持される。
　このように、空間光変調器１では、データ線ＤＴＬと、第１の制御線（ゲート線ＷＳＬ）と、第１のインバータ（インバータＩＶ１）と、第２のインバータ（インバータＩＶ２）と、液晶表示素子３０と、第１のトランジスタ（トランジスタＭＮ１）と、第２のトランジスタ（トランジスタＭＮ２）と、電圧設定回路２９とを設けるようにした。第１のトランジスタ（トランジスタＭＮ１）は、第１の制御線（ゲート線ＷＳＬ）に接続されたゲートを有し、オン状態になることによりデータ線ＤＴＬと第１のノード（ノードＮ１）とを接続するようにした。第２のトランジスタ（トランジスタＭＮ２）は、第１の制御線（ゲート線ＷＳＬ）に接続されたゲートを有し、オン状態になることにより第２のノード（ノードＮ２）と第３のノード（ノードＮ３）とを接続するようにした。電圧設定回路２９は、データ線ＤＴＬにおける電圧に基づいて第３のノード（ノードＮ３）の電圧を設定するようにした。
　これにより、空間光変調器１では、１本のデータ線ＤＴＬにおけるデータ信号ＤＴに基づいて、１列分の画素Ｐの電圧状態を設定することができるので、データ線ＤＴＬの数を削減することができる。すなわち、例えば、特許文献１に記載の技術では、データ線ＤＴＬ，ｘＤＴＬにおける信号に基づいて、１列分の画素Ｐの電圧状態を設定するので、データ線の数が増えてしまう。この場合、データ線を駆動する駆動回路は、多くのデータ線を駆動する必要があるので、消費電力が大きくなってしまう。一方、空間光変調器１では、データ線ＤＴＬの数を削減することができるので、データ線駆動回路２２が複数のデータ線ＤＴＬを駆動する際の消費電力を低減することができる。
　また、空間光変調器１では、このようにデータ線ＴＤＬの数を削減することができるので、データ線駆動回路２２におけるドライバの数を削減できるので、回路面積を小さくすることができる。
　また、空間光変調器１では、データ線ＤＴＬにデータ信号ＤＴを印加するデータ線駆動回路２２を設けるようにした。このデータ信号ＤＴの高レベル電圧は、第１のインバータ（インバータＩＶ１）および第２のインバータ（インバータＩＶ２）の電源電圧ＶＣＣ（この例では３Ｖ）よりも低い電圧（この例では１Ｖ）にした。これにより、空間光変調器１では、データ線駆動回路２２が、例えば３Ｖの高レベル電圧を有する信号をデータ線ＤＴＬに印加する場合に比べて、消費電力を低減することができる。
　また、空間光変調器１では、このようにデータ信号ＤＴの高レベル電圧を低くすることができるので、データ線駆動回路２２を、耐圧の低いトランジスタを用いて構成することができる。例えば、耐圧の低いトランジスタの素子サイズは、耐圧が高いトランジスタの素子サイズよりも小さい。よって、空間光変調器１では、データ線駆動回路２２を耐圧の高いトランジスタを用いて構成する場合に比べて、回路面積を小さくすることができる。
　また、空間光変調器１では、ゲート線ＷＳＬにゲート信号ＳＧを印加するゲート線駆動回路２３を設けるようにした。このゲート信号ＳＧの高レベル電圧は、第１のインバータ（インバータＩＶ１）および第２のインバータ（インバータＩＶ２）の電源電圧ＶＣＣ（この例では３Ｖ）よりも低い電圧（この例では１Ｖ）にした。これにより、空間光変調器１では、ゲート線駆動回路２３が、例えば３Ｖの高レベル電圧を有する信号をゲート線ＷＳＬに印加する場合に比べて、消費電力を低減することができる。
　また、空間光変調器１では、このようにゲート信号ＳＧの高レベル電圧を低くすることができるので、ゲート線駆動回路２３を、耐圧の低いトランジスタを用いて構成することができる。よって、空間光変調器１では、ゲート線駆動回路２３を、耐圧の高いトランジスタを用いて構成する場合に比べて、回路面積を小さくすることができる。
　また、空間光変調器１では、電圧設定回路２９に、第３のインバータ（インバータＩＶ３）と、第３のトランジスタ（トランジスタＭＮ３）と、第６のトランジスタ（トランジスタＭＮ６）を設けるようにした。第３のインバータ（インバータＩＶ３）は、第１の電源ノード（電源電圧ＶＤＤが供給された電源ノード）に接続された第１の電源端子と、第４のノード（ノードＮ４）に接続された第２の電源端子とを有するようにした。第３のトランジスタ（トランジスタＭＮ３）は、第１の制御線（ゲート線ＷＳＬ１）に接続されたゲートを有し、オン状態になることにより第４のノード（ノードＮ４）と第２の電源ノード（電源電圧ＶＳＳが供給された電源ノード）とを接続するようにした。第６のトランジスタ（トランジスタＭＮ６）は、第２の制御線（ゲート線ＷＳＬ２）に接続されたゲートを有し、オン状態になることにより第４のノード（ノードＮ４）と第２の電源ノード（電源電圧ＶＳＳが供給された電源ノード）とを接続するようにした。これにより、例えばトランジスタＭＮ３またはトランジスタＭＮ６を介して、ノードＮ４が電源電圧ＶＳＳの電源ノードに接続された場合に、インバータＩＶ３は動作し、ノードＮ４が電源電圧ＶＳＳの電源ノードに接続されていない場合には、インバータＩＶ３は動作しない。このように、空間光変調器１では、インバータＩＶ３の動作期間を短くすることができるので、消費電力を低減することができる。
［効果］
　以上のように本実施の形態では、データ線と、第１の制御線と、第１のインバータと、第２のインバータと、液晶表示素子３０と、第１のトランジスタと、第２のトランジスタと、電圧設定回路２９とを設けるようにした。第１のトランジスタは、第１の制御線に接続されたゲートを有し、オン状態になることによりデータ線と第１のノードとを接続するようにした。第２のトランジスタは、第１の制御線に接続されたゲートを有し、オン状態になることにより第２のノードと第３のノードとを接続するようにした。電圧設定回路は、データ線における電圧に基づいて第３のノードの電圧を設定するようにした。これにより、データ線の数を削減することができるので、消費電力を低減することができる。
　本実施の形態では、データ線にデータ信号を印加するデータ線駆動回路を設け、このデータ信号の高レベル電圧が、第１のインバータおよび第２のインバータの電源電圧ＶＣＣよりも低い電圧にしたので、消費電力を低減することができる。
　本実施の形態では、ゲート線にゲート信号を印加するゲート線駆動回路を設け、このゲート信号の高レベル電圧が、第１のインバータおよび第２のインバータの電源電圧ＶＣＣよりも低い電圧にしたので、消費電力を低減することができる。
　本実施の形態では、電圧設定回路に、第３のインバータと、第３のトランジスタと、第６のトランジスタとを設けるようにした。第３のインバータは、第１の電源ノードに接続された第１の電源端子と、第４のノードに接続された第２の電源端子とを有するようにした。第３のトランジスタは、第１の制御線に接続されたゲートを有し、オン状態になることにより第４のノードと第２の電源ノードとを接続するようにした。第６のトランジスタは、第２の制御線に接続されたゲートを有し、オン状態になることにより第４のノードと第２の電源ノードとを接続するようにした。これにより、第３のインバータの動作期間を短くすることができるので、消費電力を低減することができる。
［変形例１－１］
　上記実施の形態では、各画素ＰにセレクタＳＥＬを設け、セレクタＳＥＬは、制御信号ＣＴＬに基づいて、所定の長さの期間が経過する度に、ノードＮ１およびノードＮ２のうちの、液晶表示素子３０に接続するノードを切り替えたが、これに限定されるものではない。これに代えて、例えば、図６に示す画素Ｐ１，Ｐ２のように、セレクタＳＥＬを省いてもよい。この例では、ノードＮ１は、液晶表示素子３０の反射電極３３に直接接続される。この場合、例えば、データ線駆動回路２２は、共通電圧ＶＣＯＭの遷移に同期して、データ信号ＤＴを反転する。この構成でも、液晶表示素子３０のいわゆる焼き付きを低減することができる。
　なお、この例では、ノードＮ１を液晶表示素子３０の反射電極３３に直接接続したが、これに限定されるものではなく、ノードＮ２を液晶表示素子３０の反射電極３３に直接接続してもよい。また、いわゆる焼き付きがほとんど生じない場合には、データ線駆動回路２２は、データ信号ＤＴを反転しなくてもよい。
［変形例１－２］
　上記実施の形態では、ユニットＵは２つの画素Ｐを有するようにしたが、これに限定されるものではない。これに代えて、例えば、ユニットＵは３つ以上の画素Ｐを有してもよい。図７は、ユニットＵが３つの画素Ｐを有する場合の一構成例を表すものである。ユニットＵは、３つの画素Ｐ（画素Ｐ１～Ｐ３）と、電圧設定回路２９Ｂとを有する。画素Ｐ３に接続されたゲート線ＷＳＬをゲート線ＷＳＬ３と称する。電圧設定回路２９Ｂは、３つの画素ＰにおけるトランジスタＭＮ２のソースにおける電圧を生成するように構成される。電圧設定回路２９Ｂは、トランジスタＭＮ３，ＭＮ６，ＭＮ９，ＭＰ１１，ＭＮ１２を有する。トランジスタＭＮ９は、Ｎ型のトランジスタであり、例えば、１Ｖの電圧に耐え得る低耐圧のトランジスタである。トランジスタＭＮ９のゲートはゲート線ＷＳＬ３に接続され、ドレインはノードＮ４に接続され、ソースは電源電圧ＶＳＳが供給された電源ノードに接続される。
［変形例１－３］
　上記実施の形態では、電圧設定回路２９は、複数の画素ＰにおけるトランジスタＭＮ２のソースの電圧を設定したが、これに限定されるものではなく、図８に示すように、１つの画素ＰにおけるトランジスタＭＮ２のソースの電圧を設定してもよい。画素アレイ２１は、電圧設定回路２９Ｃを有している。電圧設定回路２９Ｃは、１つの画素Ｐに対応して設けられる。電圧設定回路２９Ｃは、トランジスタＭＮ３，ＭＰ１１，ＭＮ１２を有する。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る空間光変調器２について説明する。本実施の形態は、電圧設定回路の構成を、上記第１の実施の形態の場合よりもシンプルにしたものである。なお、上記第１の実施の形態に係る空間光変調器１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図９は、空間光変調器２に係る画素Ｐおよび電圧設定回路３９の一構成例を表すものである。電圧設定回路３９は、１つの画素Ｐに対応して設けられ、その画素ＰにおけるトランジスタＭＮ２のソースにおける電圧を生成するように構成される。電圧設定回路３９は、トランジスタＭＰ１１，ＭＮ１２を有している。トランジスタＭＰ１１のゲートはデータ線ＤＴＬに接続され、ソースはゲート線ＷＳＬに接続され、ドレインはノードＮ３に接続される。トランジスタＭＮ１２のゲートはデータ線ＤＴＬに接続され、ドレインはノードＮ３に接続され、ソースは電源電圧ＶＳＳが供給された電源ノードに接続される。
　図１０は、２つの画素Ｐおよび２つの電圧設定回路３９のレイアウト例を表すものである。この図１０において、上半分は一方の画素Ｐ（画素Ｐ１）のレイアウトを示し、下半分は他方の画素Ｐ（画素Ｐ２）のレイアウトを示す。画素Ｐ１，Ｐ２のレイアウトは、第１の実施の形態の場合（図４）と同様である。図１０の中央付近に、２つの電圧設定回路３９が配置される。電圧設定回路３９における２つのトランジスタＭＰ１１，ＭＮ１２は、低耐圧のトランジスタである。よって、これらの２つのトランジスタＭＰ１１，ＭＮ１２の素子サイズは、他のトランジスタの素子サイズよりも小さい。
　ここで、ゲート線ＷＳＬは、本開示における「第１の制御線」の一具体例に対応する。インバータＩＶ１は、本開示における「第１のインバータ」の一具体例に対応する。インバータＩＶ２は、本開示における「第２のインバータ」の一具体例に対応する。液晶表示素子３０は、本開示における「第１の電気光学素子」の一具体例に対応する。トランジスタＭＮ１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＭＮ２は、本開示における「第２のトランジスタ」の一具体例に対応する。電圧設定回路３９は、本開示における「電圧設定回路」の一具体例に対応する。インバータＩＶ３は、本開示における「第３のインバータ」の一具体例に対応する。
　図１１は、ゲート線ＷＳＬの電圧が高レベルである場合における、画素Ｐの動作を表すものである。
　この例では、ゲート線ＷＳＬの電圧は高レベル（この例では１Ｖ）である。よって、画素ＰにおけるトランジスタＭＮ１，ＭＮ２はオン状態である。また、ゲート線ＷＳＬの電圧は高レベルであるので、インバータＩＶ３は、データ線ＤＴＬの電圧の反転電圧を出力する。データ線ＤＴＬの電圧が０Ｖである場合には、インバータＩＶ３は１Ｖの電圧を出力する。これにより、画素ＰにおけるトランジスタＭＮ２のソースの電圧は１Ｖに設定される。データ線ＤＴＬの電圧が１Ｖである場合には、インバータＩＶ３は０Ｖの電圧を出力する。これにより、画素ＰにおけるトランジスタＭＮ２のソースの電圧は０Ｖに設定される。
　画素Ｐの電圧状態は、データ線ＤＴＬの電圧に基づいて設定される。例えば、データ線ＤＴＬの電圧が０Ｖである場合には、ノードＮ１の電圧は０Ｖになる。これにより、ノードＮ２の電圧は３Ｖになるので、画素Ｐ１の電圧状態は第１の電圧状態に設定される。また、データ線ＤＴＬの電圧が１Ｖである場合には、インバータＩＶ３は０Ｖの電圧を出力するので、ノードＮ２の電圧は０Ｖになる。これにより、ノードＮ１の電圧は３Ｖになるので、画素Ｐ１の電圧状態は第２の電圧状態に設定される。
　このように、空間光変調器２では、電圧設定回路３９に、第３のインバータ（インバータＩＶ３）を設けるようにした。第３のインバータ（インバータＩＶ３）は、第１の制御線（ゲート線ＷＳＬ）に接続された第１の電源端子と、第２の電源ノード（電源電圧ＶＳＳが供給された電源ノード）に接続された第２の電源端子とを有するようにした。これにより、ゲート線ＷＳＬの電圧が高レベルである場合に、インバータＩＶ３は動作し、ゲート線ＷＳＬの電圧が低レベルである場合には、インバータＩＶ３は動作しない。このように、空間光変調器２では、インバータＩＶ３の動作期間を短くすることができるので、消費電力を低減することができる。
　また、空間光変調器２では、トランジスタＭＰ１１のソースをゲート線ＷＳＬに接続したので、画素アレイ２１に、電源電圧ＶＤＤを供給する電源配線を設けないで済む。これにより、画素アレイ２１における配線をシンプルにすることができる。
　また、空間光変調器２では、第１の実施の形態に係る電圧設定回路２９（図３）に比べて、電圧設定回路３９の素子数を減らすことができるので、回路面積を小さくすることができる。
　以上のように本実施の形態では、電圧設定回路に、第３のインバータを設けるようにした。第３のインバータは第１の制御線に接続された第１の電源端子と、第２の電源ノードに接続された第２の電源端子とを有するようにした。これにより、第３のインバータの動作期間を短くすることができるので、消費電力を低減することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２］
　上記実施の形態に係る空間光変調器２に、上記第１の実施の形態の変形例１－１を適用してもよい。
＜３．第３の実施の形態＞
　次に、第３の実施の形態に係る空間光変調器３について説明する。本実施の形態は、電圧設定回路の構成を、上記第２の実施の形態の場合よりもさらにシンプルにしたものである。なお、上記第１の実施の形態に係る空間光変調器１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１２は、空間光変調器３に係るユニットＵを構成する２つの画素Ｐおよび電圧設定回路４９の一構成例を表すものである。電圧設定回路４９は、２つの画素Ｐに対応して設けられ、２つの画素ＰにおけるトランジスタＭＮ２のソースにおける電圧を生成するように構成される。電圧設定回路４９は、トランジスタＭＮ７を有する。トランジスタＭＮ７は、Ｎ型のトランジスタである。トランジスタＭＮ７は、例えば、１Ｖの電圧に耐え得る低耐圧のトランジスタである。トランジスタＭＮ７のゲートはデータ線ＤＴＬに接続され、ドレインはノードＮ３に接続され、ソースは電源電圧ＶＳＳが供給された電源ノードに接続される。トランジスタＭＮ７は、本開示における「第７のトランジスタ」の一具体例に対応する。
　図１３は、ユニットＵのレイアウト例を表すものである。この図１３において、上半分は画素Ｐ１のレイアウトを示し、下半分は画素Ｐ２のレイアウトを示す。画素Ｐ１，Ｐ２のレイアウトは、第１の実施の形態の場合（図４）と同様である。このユニットＵの中央付近に、電圧設定回路４９が配置される。電圧設定回路４９におけるトランジスタＭＮ７は、低耐圧のトランジスタである。よって、このトランジスタＭＮ７の素子サイズは、他のトランジスタの素子サイズよりも小さい。
　図１４Ａは、ゲート線ＷＳＬ１の電圧が高レベルであり、ゲート線ＷＳＬ２の電圧が低レベルである場合における、画素Ｐ１，Ｐ２の動作を表すものである。
　この例では、ゲート線ＷＳＬ１の電圧は高レベル（この例では１Ｖ）であるので、画素Ｐ１におけるトランジスタＭＮ１，ＭＮ２はオン状態である。よって、画素Ｐ１の電圧状態は、データ線ＤＴＬの電圧に基づいて設定される。例えば、データ線ＤＴＬの電圧が０Ｖである場合には、ノードＮ１の電圧は０Ｖになる。これにより、ノードＮ２の電圧は３Ｖになるので、画素Ｐ１の電圧状態は第１の電圧状態に設定される。また、データ線ＤＴＬの電圧が１Ｖである場合には、トランジスタＭＮ７がオン状態になるので、ノードＮ３の電圧は０Ｖになり、その結果、ノードＮ２の電圧は０Ｖになる。これにより、ノードＮ１の電圧は３Ｖになるので、画素Ｐ１の電圧状態は第２の電圧状態に設定される。
　一方、ゲート線ＷＳＬ２の電圧は低レベル（０Ｖ）であるので、画素Ｐ２におけるトランジスタＭＮ１，ＭＮ２はオフ状態である。よって、画素Ｐ２の電圧状態は維持される。
　図１４Ｂは、ゲート線ＷＳＬ２の電圧が高レベルであり、ゲート線ＷＳＬ１の電圧が低レベルである場合における、画素Ｐ１，Ｐ２の動作を表すものである。
　この例では、ゲート線ＷＳＬ２の電圧は高レベル（この例では１Ｖ）であるので、画素Ｐ２におけるトランジスタＭＮ１，ＭＮ２はオン状態である。よって、画素Ｐ２の電圧状態は、データ線ＤＴＬの電圧に基づいて設定される。例えば、データ線ＤＴＬの電圧が０Ｖである場合には、ノードＮ１の電圧は０Ｖになる。これにより、ノードＮ２の電圧は３Ｖになるので、画素Ｐ２の電圧状態は第１の電圧状態に設定される。また、データ線ＤＴＬの電圧が１Ｖである場合には、トランジスタＭＮ７がオン状態になるので、ノードＮ３の電圧は０Ｖになり、その結果、ノードＮ２の電圧は０Ｖになる。これにより、ノードＮ１の電圧は３Ｖになるので、画素Ｐ２の電圧状態は第２の電圧状態に設定される。
　一方、ゲート線ＷＳＬ１の電圧は低レベル（０Ｖ）であるので、画素Ｐ１におけるトランジスタＭＮ１，ＭＮ２はオフ状態である。よって、画素Ｐ１の電圧状態は維持される。
　このように、空間光変調器３では、電圧設定回路４９に、データ線ＤＴＬに接続されたゲートを有し、オン状態になることにより第２の電源ノード（電源電圧ＶＳＳが供給された電源ノード）と第３のノード（ノードＮ３）とを接続するトランジスタＭＮ７を設けるようにした。これにより、空間光変調器３では、電圧設定回路４９において電力がほとんど消費されないので、消費電力を低減することができる。
　また、空間光変調器３では、第１の実施の形態に係る電圧設定回路２９（図３）、および第２の実施の形態に係る電圧設定回路３９（図９）に比べて、電圧設定回路４９の素子数を減らすことができるので、回路面積を小さくすることができる。
　以上のように本実施の形態では、電圧設定回路に、データ線に接続されたゲートを有し、オン状態になることにより第２の電源ノードと第３のノードとを接続するトランジスタを設けるようにしたので、消費電力を低減することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例３］
　上記実施の形態に係る空間光変調器３に、上記第１の実施の形態の各変形例を適用してもよい。
＜４．適用例＞
　次に、上記実施の形態および変形例で説明した技術の適用例について説明する。
　図１５は、本技術を適用したＡＲ（Augmented Reality）グラス１２０の外観の一例を表すものである。ＡＲグラス１２０は、本体部１２１と、アーム部１２２と、鏡筒部１２３とを有する。このＡＲグラス１２０は、眼鏡１２８に装着されている。本体部１２１は、ＡＲグラス１２０の動作を制御するための制御基板や表示部を有している。アーム部１２２は、本体部１２１と鏡筒部１２３とを連結し、鏡筒部１２３を支持する。鏡筒部１２３は、本体部１２１からアーム部１２２を介して供給された画像光を、眼鏡１２８のレンズ１２９を介して、ユーザの目に向かって投射する。本体部１２１における表示部は、上記実施の形態等に係る技術が適用される。
　上記実施の形態等の技術は、このようなＡＲグラスの他、例えば、スマートウォッチや、デジタルサイネージなど、表示部を有する様々な電子機器に適用することができる。
　以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記実施の形態等では、本技術を液晶表示装置に適用したが、これに限定されるものではなく、様々な種類の表示装置に適用することができる。図１６は、第１の実施の形態に係る技術を有機ＥＬ（Electro Luminescence）表示装置に適用した場合の一例を表すものである。ユニットＵは、２つの画素Ｐ（画素Ｐ１，Ｐ２）と、電圧設定回路２９とを有している。画素Ｐは、トランジスタＭＮ２１と、発光素子６１と、電流源６２とを有する。トランジスタＭＮ２１は、Ｎ型のトランジスタであり、ゲートはノードＮ１に接続され、ドレインは発光素子６１に接続され、ソースは電流源６２に接続される。発光素子６１は、有機ＥＬ表示素子であり、アノードは電源電圧ＶＣＣが供給された電源ノードに接続され、カソードはトランジスタＭＮ２１のドレインに接続される。電流源６２の一端はトランジスタＭＮ２１のソースに接続され、他端は電源電圧ＶＳＳが供給された電源ノードに接続される。なお、この例では、Ｎ型のトランジスタＭＮ２１を設けたが、これに代えて、例えばノードＮ２に接続されたゲートを有するＰ型のトランジスタを設けてもよい。ノードＮ１の電圧が高レベルである場合には、トランジスタＭＮ２１がオン状態になり、発光素子６１に電流が流れ、発光素子６１が発光する。ノードＮ１の電圧が低レベルである場合には、トランジスタＭＮ２１がオフ状態になり、発光素子６１は消光する。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、消費電力を低減できる。
（１）
　データ線と、
　第１の制御線と、
　第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１のインバータと、
　前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２のインバータと、
　前記第１のノードの電圧および前記第２のノードの電圧の一方に応じた光学状態をとり得る第１の電気光学素子と、
　前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記データ線と前記第１のノードとを接続可能な第１のトランジスタと、
　前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記第２のノードと第３のノードとを接続可能な第２のトランジスタと、
　前記データ線における電圧に基づいて前記第３のノードの電圧を設定可能な電圧設定回路と
　を備えた電気光学装置。
（２）
　前記電圧設定回路は、前記データ線に接続された入力端子と、前記第３のノードに接続された第３のインバータを有する
　前記（１）に記載の電気光学装置。
（３）
　前記第３のインバータは、第１の電源ノードに接続された第１の電源端子と、第４のノードに接続された第２の電源端子とを有し、
　前記電圧設定回路は、前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記第４のノードと第２の電源ノードとを接続可能な第３のトランジスタを有する
　前記（２）に記載の電気光学装置。
（４）
　前記第１のインバータは、第３の電源ノードに接続された第１の電源端子と、前記第２の電源ノードに接続された第２の電源端子とを有し、
　前記第２のインバータは、前記第３の電源ノードに接続された第１の電源端子と、前記第２の電源ノードに接続された第２の電源端子とを有し、
　前記第１の電源ノードにおける電圧は、前記第３の電源ノードにおける電圧よりも低い
　前記（３）に記載の電気光学装置。
（５）
　第２の制御線と、
　第５のノードにおける電圧の反転電圧を生成し、その反転電圧を第６のノードに印加可能な第４のインバータと、
　前記第６のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第５のノードに印加可能な第５のインバータと、
　前記第５のノードの電圧および前記第６のノードの電圧の一方に応じた光学状態をとり得る第２の電気光学素子と、
　前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記データ線と前記第５のノードとを接続可能な第４のトランジスタと、
　前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記第６のノードと前記第３のノードとを接続可能な第５のトランジスタと
　を有し、
　前記電圧設定回路は、前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記第４のノードと前記第２の電源ノードとを接続可能な第６のトランジスタを有する
　前記（３）または（４）に記載の電気光学装置。
（６）
　前記第３のインバータは、前記第１の制御線に接続された第１の電源端子と、第２の電源ノードに接続された第２の電源端子とを有する
　前記（２）に記載の電気光学装置。
（７）
　前記電圧設定回路は、前記データ線に接続されたゲートを有し、オン状態になることにより第２の電源ノードと前記第３のノードとを接続可能な第７のトランジスタを有する
　前記（１）に記載の電気光学装置。
（８）
　第２の制御線と、
　第５のノードにおける電圧の反転電圧を生成し、その反転電圧を第６のノードに印加可能な第４のインバータと、
　前記第６のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第５のノードに印加可能な第５のインバータと、
　前記第５のノードまたは前記第６のノードに接続可能な第２の電気光学素子と、
　前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記データ線と前記第５のノードとを接続可能な第４のトランジスタと、
　前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記第６のノードと前記第３のノードとを接続可能な第５のトランジスタと
　を有する
　前記（７）に記載の電気光学装置。
（９）
　前記第１の制御線に制御信号を印加する第１の駆動回路をさらに備え、
　前記第１のインバータは、第３の電源ノードに接続された第１の電源端子と、第２の電源ノードに接続された第２の電源端子とを有し、
　前記第２のインバータは、前記第３の電源ノードに接続された第１の電源端子と、前記第２の電源ノードに接続された第２の電源端子とを有し、
　前記制御信号の電圧は、高レベル電圧および低レベル電圧との間で遷移し、
　前記制御信号の前記高レベル電圧は、前記第３の電源ノードにおける電圧よりも低い
　前記（１）から（８）のいずれかに記載の電気光学装置。
（１０）
　前記データ線にデータ信号を印加する第２の駆動回路をさらに備え、
　前記第１のインバータは、第３の電源ノードに接続された第１の電源端子と、第２の電源ノードに接続された第２の電源端子とを有し、
　前記第２のインバータは、前記第３の電源ノードに接続された第１の電源端子と、前記第２の電源ノードに接続された第２の電源端子とを有し、
　前記データ信号の電圧は、高レベル電圧および低レベル電圧との間で遷移し、
　前記データ信号の前記高レベル電圧は、前記第３の電源ノードにおける電圧よりも低い
　前記（１）から（９）のいずれかに記載の電気光学装置。
（１１）
　照明光学系と、
　入力された画像信号に基づいて前記照明光学系からの光を変調することにより画像光を生成可能な電気光学装置と、
　前記画像光を投射可能な投射光学系と
　を備え、
　前記電気光学装置は、
　データ線と、
　第１の制御線と、
　第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１のインバータと、
　前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２のインバータと、
　前記第１のノードの電圧および前記第２のノードの電圧の一方に応じた光学状態をとり得る第１の電気光学素子と、
　前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記データ線と前記第１のノードとを接続可能な第１のトランジスタと、
　前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記第２のノードと第３のノードとを接続可能な第２のトランジスタと、
　前記データ線における電圧に基づいて前記第３のノードの電圧を設定可能な電圧設定回路と
　を有する
　空間光変調器。
　本出願は、日本国特許庁において２０２１年１０月１５日に出願された日本特許出願番号２０２１－１６９４１３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　データ線と、
    　第１の制御線と、
    　第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１のインバータと、
    　前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２のインバータと、
    　前記第１のノードの電圧および前記第２のノードの電圧の一方に応じた光学状態をとり得る第１の電気光学素子と、
    　前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記データ線と前記第１のノードとを接続可能な第１のトランジスタと、
    　前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記第２のノードと第３のノードとを接続可能な第２のトランジスタと、
    　前記データ線における電圧に基づいて前記第３のノードの電圧を設定可能な電圧設定回路と
    　を備えた電気光学装置。
  2. 　前記電圧設定回路は、前記データ線に接続された入力端子と、前記第３のノードに接続された第３のインバータを有する
    　請求項１に記載の電気光学装置。
  3. 　前記第３のインバータは、第１の電源ノードに接続された第１の電源端子と、第４のノードに接続された第２の電源端子とを有し、
    　前記電圧設定回路は、前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記第４のノードと第２の電源ノードとを接続可能な第３のトランジスタを有する
    　請求項２に記載の電気光学装置。
  4. 　前記第１のインバータは、第３の電源ノードに接続された第１の電源端子と、前記第２の電源ノードに接続された第２の電源端子とを有し、
    　前記第２のインバータは、前記第３の電源ノードに接続された第１の電源端子と、前記第２の電源ノードに接続された第２の電源端子とを有し、
    　前記第１の電源ノードにおける電圧は、前記第３の電源ノードにおける電圧よりも低い
    　請求項３に記載の電気光学装置。
  5. 　第２の制御線と、
    　第５のノードにおける電圧の反転電圧を生成し、その反転電圧を第６のノードに印加可能な第４のインバータと、
    　前記第６のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第５のノードに印加可能な第５のインバータと、
    　前記第５のノードの電圧および前記第６のノードの電圧の一方に応じた光学状態をとり得る第２の電気光学素子と、
    　前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記データ線と前記第５のノードとを接続可能な第４のトランジスタと、
    　前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記第６のノードと前記第３のノードとを接続可能な第５のトランジスタと
    　を有し、
    　前記電圧設定回路は、前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記第４のノードと前記第２の電源ノードとを接続可能な第６のトランジスタを有する
    　請求項３に記載の電気光学装置。
  6. 　前記第３のインバータは、前記第１の制御線に接続された第１の電源端子と、第２の電源ノードに接続された第２の電源端子とを有する
    　請求項２に記載の電気光学装置。
  7. 　前記電圧設定回路は、前記データ線に接続されたゲートを有し、オン状態になることにより第２の電源ノードと前記第３のノードとを接続可能な第７のトランジスタを有する
    　請求項１に記載の電気光学装置。
  8. 　第２の制御線と、
    　第５のノードにおける電圧の反転電圧を生成し、その反転電圧を第６のノードに印加可能な第４のインバータと、
    　前記第６のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第５のノードに印加可能な第５のインバータと、
    　前記第５のノードまたは前記第６のノードに接続可能な第２の電気光学素子と、
    　前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記データ線と前記第５のノードとを接続可能な第４のトランジスタと、
    　前記第２の制御線に接続されたゲートを有し、オン状態になることにより前記第６のノードと前記第３のノードとを接続可能な第５のトランジスタと
    　を有する
    　請求項７に記載の電気光学装置。
  9. 　前記第１の制御線に制御信号を印加する第１の駆動回路をさらに備え、
    　前記第１のインバータは、第３の電源ノードに接続された第１の電源端子と、第２の電源ノードに接続された第２の電源端子とを有し、
    　前記第２のインバータは、前記第３の電源ノードに接続された第１の電源端子と、前記第２の電源ノードに接続された第２の電源端子とを有し、
    　前記制御信号の電圧は、高レベル電圧および低レベル電圧との間で遷移し、
    　前記制御信号の前記高レベル電圧は、前記第３の電源ノードにおける電圧よりも低い
    　請求項１に記載の電気光学装置。
  10. 　前記データ線にデータ信号を印加する第２の駆動回路をさらに備え、
    　前記第１のインバータは、第３の電源ノードに接続された第１の電源端子と、第２の電源ノードに接続された第２の電源端子とを有し、
    　前記第２のインバータは、前記第３の電源ノードに接続された第１の電源端子と、前記第２の電源ノードに接続された第２の電源端子とを有し、
    　前記データ信号の電圧は、高レベル電圧および低レベル電圧との間で遷移し、
    　前記データ信号の前記高レベル電圧は、前記第３の電源ノードにおける電圧よりも低い
    　請求項１に記載の電気光学装置。
  11. 　照明光学系と、
    　入力された画像信号に基づいて前記照明光学系からの光を変調することにより画像光を生成可能な電気光学装置と、
    　前記画像光を投射可能な投射光学系と
    　を備え、
    　前記電気光学装置は、
    　データ線と、
    　第１の制御線と、
    　第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１のインバータと、
    　前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２のインバータと、
    　前記第１のノードの電圧および前記第２のノードの電圧の一方に応じた光学状態をとり得る第１の電気光学素子と、
    　前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記データ線と前記第１のノードとを接続可能な第１のトランジスタと、
    　前記第１の制御線に接続されたゲートを有し、オン状態になることにより前記第２のノードと第３のノードとを接続可能な第２のトランジスタと、
    　前記データ線における電圧に基づいて前記第３のノードの電圧を設定可能な電圧設定回路と
    　を有する
    　空間光変調器。
     
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