WO2013061772A1 - 液晶表示装置 - Google Patents

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WO2013061772A1
WO2013061772A1 PCT/JP2012/076135 JP2012076135W WO2013061772A1 WO 2013061772 A1 WO2013061772 A1 WO 2013061772A1 JP 2012076135 W JP2012076135 W JP 2012076135W WO 2013061772 A1 WO2013061772 A1 WO 2013061772A1
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inverter
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switching unit
subframe
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隆行 岩佐
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株式会社Ｊｖｃケンウッド
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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping

Definitions

  • the present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device that performs gradation display by a combination of a plurality of subframes according to a gradation level represented by a plurality of bits.
  • a sub-frame driving method is known as one of halftone display methods in liquid crystal display devices.
  • a predetermined period for example, one frame, which is a display unit of one image in the case of a moving image
  • the gradation to be displayed The pixel is driven by a combination of the corresponding subframes.
  • the gradation to be displayed is determined by the ratio of the pixel driving period in a predetermined period, and this ratio is specified by a combination of subframes.
  • each pixel is known to be composed of a master latch and a slave latch, a liquid crystal display element, and a total of three switching transistors, first to third (for example, see Patent Document 1).
  • the master latch applies 1-bit first data to one of the two input terminals through the first switching transistor and is complementary to the first data on the other input terminal.
  • the second data having the same relationship is applied through the second switching transistor and the pixel is selected by the row selection signal applied through the row scanning line, the first and second switching transistors described above are used. Is turned on to write the first data. For example, when the first data has a logical value “1” and the second data has a logical value “0”, the pixel performs display.
  • the third switching transistors of all the pixels are turned on within the subframe period, and the data written to the master latch is simultaneously read and read to the slave latch.
  • the data latched by the slave latch is applied from the slave latch to the pixel electrode of the liquid crystal display element. Thereafter, the above operation is repeated for each subframe, and a desired gradation display is performed by combining all subframes within one frame period.
  • the sub-frame driving type liquid crystal display device all the sub-frames in one frame period are assigned in advance to the same period or different predetermined periods, and at the time of maximum gradation display in each pixel. Display is performed in all subframes. In the case of the minimum gradation display, no display is performed in all subframes. In the case of other gradations, the subframe to be displayed is selected according to the display gradation.
  • the input data is digital data indicating a gradation, and it is also a digital driving system having a two-stage latch configuration.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a liquid crystal display device capable of downsizing the pixel as compared with a pixel using two SRAMs in the pixel.
  • Another object of the present invention is to provide a liquid crystal display device including pixels that can perform stable operation even in a configuration in which two SRAMs are prepared in each pixel.
  • each of a plurality of pixels provided at an intersection where a plurality of column data lines and a plurality of row scanning lines intersect each other is opposed to each other.
  • Display element in which liquid crystal is filled and sealed between the pixel electrode and the common electrode, and each subframe data for displaying each frame of the video signal in a plurality of subframes having a display period shorter than one frame period of the video signal The first switching unit that samples the data through the column data line, and the first switching unit together with the static random access memory, the first switching unit stores the subframe data sampled by the first switching unit.
  • the dynamic random access memory is configured together with the switching unit, and the stored contents are rewritten with the subframe data stored in the first signal holding unit supplied through the second switching unit, and the output data is applied to the pixel electrode.
  • a second signal holding unit, and among the plurality of pixels constituting the image display unit, the sub-frame data is repeatedly written to the first signal holding unit for each pixel in units of rows, and all of the plurality of pixels are After writing, the second switching unit of all of the plurality of pixels is turned on by the trigger pulse, and the storage contents of the second signal holding unit of the plurality of pixels are stored by the subframe data stored in the first signal holding unit. It has a pixel control part which performs the rewriting operation
  • a liquid crystal display device is an intersection where a plurality of column data lines and a plurality of row scanning lines intersect each other, each of which includes two column data lines.
  • Each of the plurality of pixels provided in the display has a display element in which liquid crystal is filled and sealed between the opposing pixel electrode and the common electrode, and each frame of the video signal has a display period shorter than one frame period of the video signal.
  • a first switching unit that samples normal subframe data to be displayed in a plurality of subframes via one column data line of a set of two column data lines, and normal subframe data;
  • a second switching unit that samples inverted subframe data having an inverse logical value relationship via the other column data line of a set of two column data lines, and a first switching unit and a second switching unit.
  • Yo Each of the sampled normal subframe data and inverted subframe data is stored.
  • the first and second inverters each having an output terminal connected to the other input terminal are used together with the first and second switching units.
  • the stored contents are rewritten with the stored normal subframe data and inverted subframe data, and the output data is applied to the pixel electrode.
  • a second signal holding unit that is composed of third and fourth inverters whose output terminals are connected to the other input terminal, and that constitutes the second static random access memory together with the third and fourth switching units.
  • the driving power of the second inverter whose output terminal is connected to the first switching unit among the first and second inverters, and the driving of the first inverter whose output terminal is connected to the second switching unit The driving force of the first and second inverters is set to be larger than the driving force of the third and fourth inverters, and a plurality of pixels constituting the image display unit Of these, the normal subframe data and the inverted subframe data are repeatedly written to the first signal holding unit for each pixel in a row unit, and then written to all of the plurality of pixels. Further, the third and fourth switching units of all the plurality of pixels are turned on, and the second signal holding unit of the plurality of pixels is determined by the normal subframe data and the inverted subframe data stored in the first signal holding unit. It has a pixel control part which performs the operation
  • each of a plurality of pixels provided at intersections where a plurality of column data lines and a plurality of row scanning lines intersect A display element in which liquid crystal is filled and sealed between the opposing pixel electrode and the common electrode, and each sub for displaying each frame of the video signal in a plurality of sub-frames having a display period shorter than one frame period of the video signal
  • a first switching unit configured by one transistor that samples frame data via a column data line, and a sub-frame data sampled by the first switching unit, each other's output terminal is the other input
  • the first static random access memory is composed of the first and second inverters connected to the terminals and together with the first switching unit.
  • the driving force is set to be smaller than the driving force of the first inverter, and smaller than the driving force of the transistors constituting the first switching unit.
  • the driving power of the fourth inverter whose output terminal is connected to the second switching unit among the third and fourth inverters is set to be smaller than the driving power of the third inverter and the second inverter
  • the driving power of the first inverter is set to be smaller than the driving power of the transistor constituting the switching unit, and the driving power of the fourth inverter is set to be larger than the driving power of the fourth inverter.
  • the sub-frame data is repeatedly written to the first signal holding unit for each pixel in a row unit and written to all of the plurality of pixels, and then the second switching unit of all of the plurality of pixels is activated by the trigger pulse.
  • a pixel control unit that turns on and rewrites the content stored in the second signal holding unit of the plurality of pixels for each subframe using the subframe data stored in the first signal holding unit. It is characterized by doing.
  • the present invention it is possible to reduce the size of the pixel as compared with a conventional liquid crystal display device using two SRAMs in the pixel.
  • a stable operation can be performed as compared with a conventional liquid crystal display device.
  • FIG. 1 is an overall configuration diagram of an embodiment of a liquid crystal display device according to each embodiment.
  • FIG. 2 is a circuit diagram of the pixel according to the first embodiment.
  • FIG. 3 is a circuit diagram of an example of the inverter according to the first embodiment.
  • 4 is a cross-sectional structure diagram of an example of one pixel shown in FIG. 2 according to the first embodiment.
  • FIG. 5 is a timing chart for explaining the operation of the pixel in the liquid crystal display device according to the first embodiment.
  • FIG. 6 is an explanatory diagram for multiplexing the saturation voltage of the liquid crystal and the threshold voltage of the liquid crystal of the liquid crystal display device according to the first embodiment as binary weighted pulse width modulation data.
  • FIG. 7 is a circuit diagram of a pixel according to the second embodiment.
  • FIG. 8 is a diagram for explaining the magnitude relation of the driving force between the inverters constituting the two SRAMs of FIG. 7 according to the second embodiment.
  • FIG. 9 is a circuit diagram of a
  • FIG. 1 shows a block diagram of a liquid crystal display device applicable to each embodiment.
  • a liquid crystal display device 10 includes an image display unit 11 in which a plurality of pixels 12 are regularly arranged, a timing generator 13, a vertical shift register 14, a data latch circuit 15, a horizontal And a driver 16.
  • the horizontal driver 16 includes a horizontal shift register 161, a latch circuit 162, and a level shifter / pixel driver 163.
  • the image display unit 11 is connected to the vertical shift register 14 at one end and extends in the row direction (X direction) with m (m is a natural number of 2 or more) row scanning lines g 1 to g m , level shifters / pixels Provided at each intersection where n (n is a natural number of 2 or more) column data lines d 1 to dn that are connected at one end to the driver 163 and extend in the column direction (Y direction) A total of m ⁇ n pixels 12 are arranged in a matrix. Each embodiment is characterized by the circuit configuration of the pixel 12, and each embodiment will be described later. All the pixels 12 in the image display unit 11 are commonly connected to a trigger line trig having one end connected to the timing generator 13.
  • the column data lines indicate n column data lines d 1 to d n , but the normal data column data line dj and the inverted data column data line dbj are set as one set. In some cases, a total of n column data lines are used. And forward data forward data column data line d j transmits an inverting data column data line d bj for inverted data is transmitted, 1 bit in always a relationship of an inverse logic value (complementary relationship) It is data. Further, although only one trigger line trig is shown in FIG. 1, there are cases where two trigger lines composed of a normal trigger pulse trigger line trig and an inverted trigger pulse trigger line trigb are used. The forward trigger pulse transmitted by the forward trigger pulse trigger line trig and the inverted trigger pulse transmitted by the inverted trigger pulse trigger line trigb are always in the relationship of a reverse logical value (complementary relationship).
  • the timing generator 13 receives external signals such as a vertical synchronization signal Vst, a horizontal synchronization signal Hst, and a basic clock CLK from the host device 20 as input signals, and based on these external signals, the AC signal FR, V start pulses VST, H Various internal signals such as a start pulse HST, clock signals VCK and HCK, a latch pulse LT, and a trigger pulse TRI are generated.
  • external signals such as a vertical synchronization signal Vst, a horizontal synchronization signal Hst, and a basic clock CLK from the host device 20 as input signals, and based on these external signals, the AC signal FR, V start pulses VST, H
  • Various internal signals such as a start pulse HST, clock signals VCK and HCK, a latch pulse LT, and a trigger pulse TRI are generated.
  • the alternating signal FR is a signal whose polarity is inverted every subframe, and a common electrode voltage Vcom described later is applied to the common electrode of the liquid crystal display element in the pixel 12 constituting the image display unit 11.
  • the start pulse VST is a pulse signal output at the start timing of each subframe to be described later, and switching of subframes is controlled by the start pulse VST.
  • the start pulse HST is a pulse signal output at the start timing input to the horizontal shift register 161.
  • the clock signal VCK is a shift clock that defines one horizontal scanning period (1H) in the vertical shift register 14, and the vertical shift register 14 performs a shift operation at the timing of VCK.
  • the clock signal HCK is a shift clock in the horizontal shift register 161, and is a signal for shifting data with a 32-bit width.
  • the latch pulse LT is a pulse signal that is output at a timing when the horizontal shift register 161 has finished shifting the data for the number of pixels in one row in the horizontal direction.
  • the trigger pulse TRI is a pulse signal supplied to all the pixels 12 in the image display unit 11 through the trigger line trig.
  • the trigger pulse TRI is output immediately after data is sequentially written to the first signal holding unit in each pixel 12 in the image display unit 11 within the subframe period, and the image display unit 11 is output within the subframe period.
  • the data of the first signal holding unit of all the pixels 12 is transferred at once to the second signal holding unit of the same pixel.
  • the vertical shift register 14 transfers the V start pulse VST supplied at the beginning of each subframe in accordance with the clock signal VCK, and sequentially exclusives the row scanning signal in units of 1H with respect to the row scanning lines g 1 to g m . To supply. As a result, row scanning lines are sequentially selected in units of 1H from the uppermost row scanning line g 1 to the lowermost row scanning line g m in the image display unit 11.
  • the data latch circuit 15 latches 32-bit width data divided for each subframe supplied from an external circuit (not shown) based on the basic signal CLK from the host device 20, and then synchronizes with the basic signal CLK.
  • an external circuit not shown
  • the horizontal shift register 161 one frame of a video signal is divided into a plurality of subframes having a display period shorter than one frame period of the video signal, and gradation display is performed by combining the subframes.
  • the external circuit described above has gradation data indicating the gradation for each pixel of the video signal as one subframe unit for displaying the gradation of each pixel over the plurality of subframes. Convert to bit subframe data.
  • the external circuit further supplies the sub-frame data for 32 pixels in the same sub-frame together to the data latch circuit 15 as the 32-bit width data.
  • the horizontal shift register 161 starts shifting by the H start pulse HST supplied from the timing generator 13 at the beginning of 1H, and has a 32-bit width supplied from the data latch circuit 15. Data is shifted in synchronization with the clock signal HCK.
  • the latch circuit 162 performs horizontal shift according to the latch pulse LT supplied from the timing generator 13 when the horizontal shift register 161 has finished shifting n bits of data equal to the number of pixels n for one row of the image display unit 11.
  • Data for n bits that is, subframe data for n pixels in the same row supplied in parallel from the register 161 are latched and output to the level shifter of the level shifter / pixel driver 163.
  • the H start pulse is output again from the timing generator 13, and the horizontal shift register 161 resumes shifting the 32-bit width data from the data latch circuit 15 in accordance with the clock signal HCK.
  • the level shifter of the level shifter / pixel driver 163 shifts the signal level of n subframe data corresponding to n pixels in one row supplied by being latched by the latch circuit 162 to the liquid crystal drive voltage.
  • the pixel driver of the level shifter / pixel driver 163 outputs n subframe data corresponding to n pixels in one row after the level shift in parallel to n data lines d 1 to d n .
  • the horizontal shift register 161, the latch circuit 162, and the level shifter / pixel driver 163 constituting the horizontal driver 16 output data for a pixel row to which data is written this time in 1H, and data for a pixel row to which data is written in the next 1H. Shift in parallel. In a certain horizontal scanning period, the latched n subframe data for one row are simultaneously output in parallel to the n data lines d 1 to d n as data signals.
  • n pixels 12 in one row selected by the row scanning signal from the vertical shift register 14 are one row output from the level shifter / pixel driver 163 all at once.
  • N sub-frame data are sampled via n data lines d 1 to d n and written to a first signal holding unit (described later) in each pixel 12.
  • FIG. 2 shows a circuit diagram of a pixel according to the first embodiment.
  • the pixel 12A of the first embodiment is a pixel provided at the intersection of any one column data line d and any one row scanning line g in FIG.
  • the pixel 12A includes a static random access memory (SRAM) 201 including a switch 311 that constitutes a first switching unit and a first signal holding unit (SM) 121, and a switch 312 that constitutes a second switching unit. And a second signal holding unit (DM) 122, a dynamic random access memory (DRAM) 202, and a liquid crystal display element 400.
  • the liquid crystal display element 400 has a known structure in which a liquid crystal 402 is filled and sealed in a space between the reflective electrode 401 and the common electrode 403 that are arranged to be opposed to each other.
  • the switch 311 has an N-channel MOS (Metal-Oxide-Semiconductor) transistor (hereinafter, referred to as a transistor connected to the row scanning line g, a drain connected to the column data line d, and a source connected to the input terminal of the SM 121). NMOS transistor).
  • the SM 121 is a self-holding memory including two inverters 321 and 322 having one output terminal connected to the other input terminal.
  • the input terminal of the inverter 321 is connected to the output terminal of the inverter 322 and the source of the NMOS transistor constituting 311.
  • the input terminal of the inverter 322 is connected to the switch 312 and the output terminal of the inverter 321.
  • Each of the inverters 321 and 322 is a known CMOS including a P-channel MOS transistor (hereinafter referred to as a PMOS transistor) 410 and an NMOS transistor 411 in which the gates and drains are connected to each other as shown in FIG. (Complementary Metal-Oxide-Semiconductor) The configuration of the inverter, but the driving force of each is different.
  • the transistor in the input-side inverter 321 constituting the SM 121 as viewed from the switch 311 has a driving force that is higher than the transistor in the output-side inverter 322 constituting the SM 121 as viewed from the switch 311.
  • a large transistor is used.
  • the driving power of the NMOS transistor constituting the switch 311 is configured with a transistor larger than the driving power of the NMOS transistor constituting the inverter 322.
  • the switch 311 is an NMOS transistor
  • the switch 311 when the switch 311 is turned on, the voltage on the VDD side of the power supplied via the column data line d is not input to the SM 121 by the threshold voltage Vth of the transistor.
  • the H "level voltage is lower than VDD by Vth.
  • the voltage is driven near the Vth of the transistor, almost no current flows. That is, the higher the voltage Va for conducting the switch 311 is, the smaller the current flowing through the switch 311 is.
  • the current flowing through the switch 311 causes the NMOS transistor constituting the transistor of the inverter 322 on the output side to change. It needs to be larger than the flowing current. Therefore, since the driving force of the NMOS transistor constituting the switch 311 is configured to be larger than the driving force of the NMOS transistor constituting the inverter 322, the transistor of the NMOS transistor constituting the switch 311 is considered in consideration of this. It is necessary to determine the size and the transistor size of the NMOS transistor constituting the inverter 322.
  • the switch 312 has a known transmission gate configuration including an NMOS transistor 301 and a PMOS transistor 302 in which the drains are connected to each other and the sources are connected to each other.
  • the gate of the NMOS transistor 301 is connected to the trigger line for normal trigger pulse trig
  • the gate of the PMOS transistor 302 is connected to the trigger line for inverted trigger pulse trigb.
  • the switch 312 has one terminal connected to the SM 121 and the other terminal connected to the DM 122 and the reflective electrode 401 of the liquid crystal display element 400. Therefore, the switch 312 is turned on when the normal rotation trigger pulse supplied via the trigger line trig is at “H” level (in this case, the inverted trigger pulse supplied via the trigger line trigb is “L” level). The data stored in the SM 121 is read out and transferred to the DM 122 and the reflective electrode 401. The switch 312 is off when the normal rotation trigger pulse supplied via the trigger line trig is at “L” level (in this case, the inverted trigger pulse supplied via the trigger line trigb is “H” level). Thus, the storage data of the SM 121 is not read.
  • the switch 312 has a known transmission gate configuration including the NMOS transistor 301 and the PMOS transistor 302, the voltage in the range from GND to VDD can be turned on and off. That is, when the signals applied to the gates of the NMOS transistor 301 and the PMOS transistor 302 are at the GND side potential (“L” level), the PMOS transistor 302 cannot be turned on, but the NMOS transistor 301 has a low resistance. Can be conducted. On the other hand, when the gate input signal is at the VDD side potential (“H” level), the NMOS transistor 301 cannot be turned on, but the PMOS transistor 302 can be turned on with a low resistance.
  • L GND side potential
  • H VDD side potential
  • the voltage range up to VDD can be switched with low resistance and high resistance.
  • DM122 is constituted by the capacitor C 1.
  • the switch 312 when the switch 312 is turned on and the storage data of the SM 121 is transferred to the DM 122, it is necessary to replace the storage data of the DM 122 with the storage data of the SM 121. There is.
  • the driving force of the first embodiment in the form inverter 321 because it is larger than the driving force of the inverter 322, it is possible to charge and discharge driving capacity C 1 constituting the DM122 high speed .
  • the switch 312 When the switch 312 is turned on, the charge stored in the capacitor C 1 also affects the input gate of the inverter 322, but the inverter 322 has a larger driving force than the inverter 322.
  • the SRAM 201 and the DRAM 202 each have a two-stage DRAM configuration including a capacitor and a switch.
  • the capacitor used instead of the SM 121 and the capacitor constituting the DM are made conductive, As a result, neutralization of GND and VDD voltages cannot be obtained.
  • the pixel 12A shown in FIG. 2 1-bit data can be transferred from the SM 121 to the DM 122 with the amplitude of the GND and VDD voltages, and when the liquid crystal display element 400 is applied when driven with the same power supply voltage. It becomes possible to set a high voltage, and a large dynamic range can be obtained.
  • the applied voltage of the liquid crystal display element 400 can be set high, and the dynamic range can be increased. In addition to this, a great effect is obtained that the pixel can be miniaturized. Miniaturization of the pixel, since the inverters 321 and 322 as shown in FIG. 2 is composed of the two transistors, is composed of a total of seven transistors and one capacitor C 1 Tokyo, than conventional pixel In addition to the reason that the pixel can be configured by a small number of constituent elements, the reason why the SM 121, the DM 122, and the reflective electrode 401 can be effectively arranged in the height direction of the element as described below. by.
  • FIG. 4 is a cross-sectional configuration diagram of a main pixel of the liquid crystal display device according to the first embodiment.
  • the capacitor C 1 shown in FIG. 2 includes an MIM (Metal-Insulator-Metal) capacitor that forms a capacitor between wirings, a diffusion capacitor that forms a capacitor between a substrate and polysilicon, and a capacitor between two layers of polysilicon.
  • MIM Metal-Insulator-Metal
  • a PIP (Poly-Insulator-Poly) capacity to be formed can be used.
  • Figure 4 shows a sectional view of a liquid crystal display device in the case of forming the capacitor C 1 by these MIM.
  • the PMOS transistor 413 of the inverter 321 and the PMOS transistor 302 of the switch 312 are connected to each other by sharing a diffusion layer as a drain on the N well 101 formed in the silicon substrate 100. Is formed. Also, the NMOS transistor 412 of the inverter 322 and the NMOS transistor 301 of the switch 312 are formed on the P well 102 formed in the silicon substrate 100 by sharing a diffusion layer serving as a drain to connect the drains. ing. Note that FIG. 4 does not show the NMOS transistor constituting the inverter 321 and the PMOS transistor constituting the inverter 322.
  • each of the transistors 413, 302, 301, and 412 an interlayer insulating film 105 is interposed between the metals, and the first metal 106, the second metal 108, the third metal 110, the electrode 112, and the fourth metal. 114 and the fifth metal 116 are laminated.
  • the fifth metal 116 constitutes a reflective electrode 401 formed for each pixel.
  • Each diffusion layer constituting each source of the NMOS transistor 301 and the PMOS transistor 302 constituting the switch 312 is electrically connected to the first metal 106 by a contact 118, and further, through the through holes 119a, 119b, 119c, and 119e.
  • the second metal 108, the third metal 110, the fourth metal 114, and the fifth metal 116 are electrically connected. That is, the sources of the NMOS transistor 301 and the PMOS transistor 302 constituting the switch 312 are electrically connected to the reflective electrode 401.
  • a passivation film (PSV) 117 is formed on the reflective electrode 401 (fifth metal 116) as a protective film, and is disposed so as to be opposed to the common electrode 403 that is a transparent electrode.
  • a liquid crystal 402 is filled and sealed between the pixel electrode 401 and the common electrode 403 to form a liquid crystal display element 400.
  • an electrode 112 is formed on the third metal 110 via an interlayer insulating film 105.
  • the electrode 112 constitutes a capacitor C 1 together with the third metal 110 and the interlayer insulating film 105 between the third metal 110.
  • the switch 312 is transistor and 1,2-layer wiring of the first metal 106 and the second metal 108, DM122 the MIM wiring using a third metal 110 of the transistor upper Can be formed.
  • Electrode 112 is electrically connected to the fourth metal via the through hole 119d, since it is further fourth metal 114 is electrically connected to the reflective electrode 401 via the through hole 119e, the capacitance C 1 is reflected It is electrically connected to the electrode 401.
  • Light from a light source passes through the common electrode 403 and the liquid crystal 402, is incident on the reflective electrode 401 (fifth metal 116), is reflected, and travels backward through the original incident path and is emitted through the common electrode 403. .
  • the reflective electrode 401 by assigning the fifth metal 116, which is a five-layer wiring, to the reflective electrode 401, the SM 121 and DM 122, and the reflective electrode 401 are effectively arranged in the height direction.
  • pixels with a pitch of 3 ⁇ m or less can be configured with transistors having a power supply voltage of 3.3V.
  • this pixel of 3 ⁇ m pitch a liquid crystal display panel having a diagonal length of 0.55 inches and a horizontal direction of 4000 pixels and a vertical direction of 2000 pixels can be realized.
  • one row scanning line is sequentially provided in units of 1H from the row scanning line g 1 to the row scanning line g m by the row scanning signal from the vertical shift register 14.
  • the plurality of pixels 12 (pixel 12A in the first embodiment) constituting the image display unit 11 are n pixel units in one row commonly connected to the selected row scanning line. The data is written at. Then, after writing to all of the plurality of pixels 12 (pixel 12A in the first embodiment) constituting the image display unit 11, all pixels are simultaneously read based on the trigger pulse.
  • a chart 500 schematically shows a writing period and a reading period of one pixel of 1-bit subframe data output from the horizontal driver 16 to the column data lines d (d 1 to d n ).
  • a slanting line on the left indicates the writing period.
  • “B0b”, “B1b”, and “B2b” indicate inverted data of the data of the bits “B0”, “B1”, and “B2”.
  • a chart 501 shows trigger pulses output from the timing generator 13 to the normal trigger pulse trigger line trig. This trigger pulse is output every subframe.
  • the inversion trigger pulse output to the inversion trigger pulse trigger line trigb is always an inverse logic value with respect to the normal rotation trigger pulse, and is not shown.
  • a chart 502 schematically shows bits of subframe data applied to the reflective electrode 401.
  • the power supply voltage VDD (3.3 V in this case) is applied to the reflective electrode 401, and the bit value is “0”, that is, “L”. At the “level”, 0 V is applied to the reflective electrode 401.
  • a free voltage can be applied as the common electrode voltage Vcom to the common electrode 403 of the liquid crystal display element 400 without being limited to GND or VDD, and a “H” level normal rotation trigger pulse is generated. The voltage is switched to the specified voltage at the same time as the input.
  • the common electrode voltage Vcom is a voltage lower than 0V by the threshold voltage Vtt of the liquid crystal during the subframe period in which the normal rotation subframe data is applied to the reflective electrode 401 as shown in a chart 503 in FIG. Is set.
  • the liquid crystal display element 400 performs gradation display according to the applied voltage of the liquid crystal 402 that is the absolute value of the difference voltage between the applied voltage of the reflective electrode 401 and the common electrode voltage Vcom. Therefore, in one subframe period from time T 1 to time T 2 when normal rotation subframe data of bit “B 0” is applied to the reflective electrode 401, the voltage applied to the liquid crystal 402 is as shown in a chart 504 in FIG.
  • FIG. 6 shows the relationship between the applied voltage (RMS (Root Mean Square value) voltage) of the liquid crystal and the gray scale value of the liquid crystal.
  • RMS Root Mean Square value
  • the black gray scale value corresponds to the RMS voltage of the liquid crystal threshold voltage Vtt
  • the pixel 12A of the inverted subframe data of the bit “B0” as indicated by “B0b” in the chart 500 in FIG. are sequentially written into the SM 121.
  • the SM121 of all the pixels 12A of the image display unit 11 inverted subframe data bit "B0" is written, at time T 2, after the completion of writing, as shown in chart 501 in FIG. 5, "H" level
  • the normal rotation trigger pulse is simultaneously supplied to all the pixels 12 ⁇ / b> A constituting the image display unit 11.
  • the switch 312 of all the pixels 12A is turned on, it is held inverted subframe data bit "B0" stored in the SM121 is transferred to the capacitor C 1 which constitutes the DM122 through the switch 312 At the same time, it is applied to the reflective electrode 401. Retention period of the inverted sub-frame data of the bit “B0" by the capacitor C 1 from the time T 2, as shown in chart 501, until time T 3, a normal rotation trigger pulse of the next "H" level is input 1 subframe period.
  • the inverted subframe data of the bit “B0” is always in a reverse logical value relationship with the normal subframe data of the bit “B0”, the normal subframe data of the bit “B0” is “1”. When the normal subframe data of the bit “B0” is “0”, it is “1”.
  • the common electrode voltage Vcom is set to a voltage higher than the 3.3V threshold voltage Vtt during the subframe period in which the inverted subframe data is applied to the reflective electrode 401 as shown in the chart 503 in FIG.
  • the bit value of the normal subframe data of the bit “B0” is “1”
  • the bit value of the inverted subframe data of the subsequently input bit “B0” is “0”.
  • the applied voltage of the liquid crystal 402 is ⁇ (3.3V + Vtt).
  • the direction of the potential applied to the liquid crystal 402 is opposite to that of the normal rotation subframe data of the bit “B0”, but the absolute value is the same. Therefore, the pixel 12A has the positive polarity of the bit “B0”. Displays the same white color as when displaying subframe data.
  • the bit value of the normal subframe data of bit “B0” is “0”
  • the bit value of the inverted subframe data of bit “B0” that is subsequently input is “1”.
  • the applied voltage of the liquid crystal 402 is ⁇ Vtt. At this time, the direction of the potential applied to the liquid crystal 402 is opposite to that of the normal rotation subframe data of the bit “B0”, but the absolute value is the same, so the pixel 12A displays black.
  • the pixel 12A has the same level in the bit “B0” and the complementary bit “B0b” of the bit “B0” in the two subframe periods from the time T 1 to the time T 3.
  • AC driving is performed in which the potential direction of the liquid crystal 402 is reversed every subframe, so that the liquid crystal 402 can be prevented from being burned.
  • the switches 312 of all the pixels 12A are turned on, so that the normal subframe data of the bit “B1” stored in the SM 121 is transferred to the capacitor C 1 constituting the DM 122 through the switch 312 and held. And applied to the reflective electrode 401. Retention period of the forward subframe data bit "B1" by the capacitor C 1 from the time T 3, as shown in chart 501, the time T 4, a normal rotation trigger pulse of the next "H" level is input 1 subframe period.
  • the common electrode voltage Vcom is set to a voltage lower than 0V by the threshold voltage Vtt of the liquid crystal during the subframe period in which the normal rotation subframe data is applied to the reflective electrode 401, as shown in the chart 503 in FIG.
  • the applied voltage of the liquid crystal 402 is as shown in a chart 504 in FIG.
  • the inverted subframe data of the bit “B1” is displayed.
  • Writing to the SM 121 of the pixel 12A is started in order.
  • the inverted sub-frame data of the bit "B1" to the SM121 of all the pixels 12A of the image display unit 11 is written, at time T 4 after the completion of writing, as shown in chart 501 in FIG. 5, "H" level
  • the normal rotation trigger pulse is simultaneously supplied to all the pixels 12 ⁇ / b> A constituting the image display unit 11.
  • the switches 312 of all the pixels 12A are turned on, so that the inverted subframe data of the bit “B1” stored in the SM 121 is transferred to the capacitor C 1 configuring the DM 122 through the switch 312 and held. At the same time, it is applied to the reflective electrode 401. Retention period of the inverted sub-frame data of the bit “B0" by the capacitor C 1 from the time T 4, as shown in chart 501 in FIG. 5, the time of forward rotation trigger pulse of the next "H" level is input 1 subframe period until T 5.
  • the inverted subframe data of bit “B1” is always in the relationship of the reverse logical value with the normal subframe data of bit “B1”.
  • the pixel 12A has the same level in the bit “B1” and the complementary bit “B1b” of the bit “B1” in the two subframe periods from the time T 3 to the time T 5.
  • AC driving is performed in which the potential direction of the liquid crystal 402 is reversed every subframe, so that the liquid crystal 402 can be prevented from being burned. Thereafter, the same operation as described above is repeated, and according to the liquid crystal display device having the pixel 12A of the present embodiment, gradation display can be performed by combining a plurality of subframes.
  • the display periods of the bit “B0” and the complementary bit “B0b” are the same first subframe period, and the display periods of the bit “B1” and the complementary bit “B1b” are also the same second subframe period.
  • the first subframe period and the second subframe period are not necessarily the same.
  • the second subframe period is set to be twice the first subframe period.
  • the third subframe period which is the display period of the bit “B2” and the complementary bit “B2b”, is set to be twice the second subframe period. .
  • the length of each subframe period is determined to be a predetermined length according to the system, and the number of subframes is also determined to be an arbitrary number.
  • the first signal holding unit configured by the SRAM 201 is the first signal holding unit that samples and stores the subframe data supplied via the column data line d, and the first signal holding unit.
  • the second signal holding unit that holds the sub-frame data supplied from the first frame for a predetermined period and applies the sub-frame data to the reflective electrode is the DM 122 configured by the DRAM 202, thereby realizing a reduction in size of the pixel.
  • the first and second signal holding units are both SRAMs, similar to the pixel described in Patent Document 1 described above. Is.
  • the operation is stabilized as compared with the pixel described in Patent Document 1 by configuring the SRAM in a predetermined configuration.
  • FIG. 7 shows a circuit diagram of a pixel which is a main part of the liquid crystal display device according to the second embodiment.
  • the pixel 12B according to the second embodiment the forward data column data line d j which is connected to one end to the level shifter / pixel driver 163 in FIG. 1 extending in the column direction (Y-direction)
  • This is a pixel provided at an intersection with one arbitrary row scanning line g that has one end connected to the vertical shift register 14 and extends in the row direction (X direction).
  • the pixel 12B includes a first static random access memory (SRAM) 211, a second static random access memory (SRAM) 212, and a liquid crystal display element 400.
  • the first SRAM 211 includes switches 313a and 313b that constitute the first and second switching units, and a first signal holding unit (SM) 123.
  • the second SRAM 212 includes switches 314a and 314b constituting the third and fourth switching units, and a second signal holding unit (SM) 124.
  • the switch 313a includes an NMOS transistor having a gate connected to the row scanning line g, a drain connected to the column data line d, and a source connected to one input terminal of the SM123.
  • the switch 313b includes an NMOS transistor having a gate connected to the row scanning line g, a drain connected to the column data line db, and a source connected to the other input terminal of the SM123.
  • SM123 is a self-holding memory composed of two inverters 323 and 324 having one output terminal connected to the other input terminal.
  • the input terminal of the inverter 323 is connected to the output terminal of the inverter 324, the source of the NMOS transistor constituting the switch 313a, and the switch 314a.
  • the input terminal of the inverter 324 is connected to the output terminal of the inverter 323, the source of the NMOS transistor constituting the switch 313b, and the switch 314b.
  • Inverters 323 and 324 each have a known CMOS inverter configuration as shown in FIG.
  • the switch 314a is configured by an NMOS transistor having a gate connected to the trigger line trig, a drain connected to a connection point between the SM 123 and the switch 313a, and a source connected to one input terminal of the SM 124.
  • the switch 314b is configured by an NMOS transistor having a gate connected to the trigger line trig, a drain connected to a connection point between the SM 123 and the switch 313b, and a source connected to the other input terminal of the SM 124.
  • SM 124 is a self-holding memory composed of two inverters 325 and 326 having one output terminal connected to the other input terminal.
  • the input terminal of the inverter 325 is connected to the output terminal of the inverter 326, the source of the NMOS transistor that constitutes 314 a, and the reflective electrode 401.
  • the input terminal of the inverter 326 is connected to the output terminal of the inverter 325 and the source of the NMOS transistor constituting the switch 314b.
  • Inverters 325 and 326 have a known CMOS inverter configuration as shown in FIG. 3, similarly to inverters 323 and 324.
  • the pixel 12B of the second embodiment performs the same operation as that described with the timing chart of FIG.
  • the switches 313a and 313b are turned on.
  • the switches 313a and 313b are supplied with 1-bit normal subframe data and 1-bit inverted subframe data with opposite logical values via the column data line d and the column data line db.
  • the switches 313a and 313b are configured by NMOS transistors, and when the normal rotation subframe data and the inverted subframe data are voltages on the VDD side ("H"), they are not input by the threshold voltage Vth of the NMOS transistor, Only a voltage lower than VDD by Vth is input. Moreover, almost no current flows at this voltage. For this reason, normal subframe data or inverted subframe data at the GND potential (“L”) sampled by the switch 313 a or 313 b is written in the SM 123.
  • L GND potential
  • Data writing to the SM 124 is performed by the switches 314a and 314b controlled by a trigger pulse supplied via the trigger line trig.
  • the data supplied to the switch 314a from the connection point between the SM 123 and the switch 313a via the wiring 600 and the data supplied from the connection point between the SM 123 and the switch 313b to the switch 314b via the wiring 600b are opposite in logic.
  • the switches 314a and 314b are composed of NMOS transistors, and the voltage (“H” level) on the VDD side is not input by the Vth of the NMOS transistor, and only a voltage lower than VDD by Vth is input. Moreover, since this voltage is driven in the vicinity of Vth of the NMOS transistor, almost no current flows. For this reason, data of the wiring 600 or the wiring 600b at the GND potential (“L” level) is written in the SM 124.
  • the data of the SM 124 is displayed. Needs to be rewritten to the data stored in SM123. That is, the data stored in the SM 124 must not be rewritten with the data stored in the SM 123. For this reason, it is necessary to make the driving force of the inverter constituting SM124 smaller than the driving force of the inverter constituting SM123.
  • the driving force of the inverter 323 needs to be larger than the driving force of the inverter 325 so that the data of the inverter 326 can be rewritten with certainty.
  • the driving force of the inverter 324 needs to be larger than the driving force of the inverter 326 so that the output data of the inverter 324 reliably rewrites the data of the inverter 325.
  • the current is the same as that of the PMOS transistor 414 of the inverter 323.
  • the current flows from VDD to GND through the NMOS transistor 417 of the inverter 325.
  • the voltage of the wiring 600b is determined by a ratio of on-resistances of the PMOS transistor 414 and the NMOS transistor 417.
  • the NMOS transistor constituting the switch 314b is set to ““ of the trigger pulse line trig.
  • the output is turned on by the H ”level trigger pulse and the outputs of the inverter 323 and the inverter 325 become conductive, current flows from VDD to GND through the PMOS transistor 415 of the inverter 325 and the NMOS transistor 416 of the inverter 323.
  • the voltage of the wiring 600b is determined by a ratio of on-resistances of the PMOS transistor 415 and the NMOS transistor 416.
  • an input gate of an inverter 326 (not shown) is connected to the wiring 600b, and the output data of the inverter 326 is determined to be “L” level or “H” level by the input of the voltage level of the wiring 600b. That is, since the output data of SM124 is determined by the voltage level of the wiring 600b, in order to rewrite the data of SM124 with the output data of SM123, the on-resistances of the transistors of the inverters 323 and 324 are set to the values of the inverters 325 and 326. It must be lower than the on-resistance of the transistor. Since the ON resistances of the transistors of the inverters 323 and 324 are low, the output data of SM123 can surely rewrite the data of SM124 regardless of the data level of SM124.
  • the use of a transistor with low on-resistance can be realized by using a transistor with high driving power, and can be realized by reducing the gate length or increasing the gate width.
  • the trigger pulse of the trigger pulse line trig becomes “L” level, and the switches 314a and 314b. Are turned off. Therefore, the SM 124 holds the written 1-bit data, and can fix the potential of the reflective electrode 401 to a potential corresponding to the held data for an arbitrary time (here, one subframe period).
  • the data written in the SM 124 is the normal rotation data and the inverted data switched for each subframe shown in the chart 502 in FIG. 5, while the common electrode potential Vcom is also the above-mentioned value as shown in the chart 503 in FIG. Are alternately switched to a predetermined potential every subframe in synchronization with the writing of. Therefore, according to the liquid crystal display device using the pixel 12B of the second embodiment, the AC driving that is inverted every subframe is performed as in the liquid crystal display device using the pixel 12A of the first embodiment. Therefore, display in which the liquid crystal 402 is prevented from being burned can be performed.
  • switches 313a, 313b, 314a, and 314b may be configured by PMOS transistors, and in this case, the polarity may be considered as being opposite to the above description, and thus the details are omitted.
  • FIG. 9 shows a circuit diagram of a pixel which is a main part of the liquid crystal display device according to the third embodiment.
  • the same components as those in FIG. 7 are denoted by the same reference numerals, and the description thereof is omitted.
  • a pixel 12C has column data lines d 1 to d n connected at one end to the level shifter / pixel driver 163 in FIG. 1 and extending in the column direction (Y direction). Are provided at the intersection of one arbitrary column data line d and one arbitrary row scanning line g which is connected to the vertical shift register 14 and extends in the row direction (X direction).
  • the pixel 12C includes a first static random access memory (SRAM) 213, a second static random access memory (SRAM) 214, and a liquid crystal display element 400.
  • the first SRAM 213 includes a switch 315 constituting a first switching unit and a first signal holding unit (SM) 125.
  • the second SRAM 214 includes a switch 316 constituting a second switching unit and a second signal holding unit (SM) 126.
  • the pixel 12C of the present embodiment is composed of two SRAM stages, similar to the pixel 12B, but is characterized in that writing to the SM 125 in the SRAM 213 and the SM 126 in the SRAM 214 is performed by one switch 315 and 316, respectively. .
  • the switch 315 includes an NMOS transistor having a gate connected to the row scanning line g, a drain connected to the column data line d, and a source connected to one input terminal of the SM 125.
  • the SM 125 is a self-holding memory including two inverters 327 and 328 having one output terminal connected to the other input terminal.
  • the input terminal of the inverter 327 is connected to the output terminal of the inverter 328 and the source of the NMOS transistor constituting the switch 315.
  • the input terminal of the inverter 328 is connected to the output terminal of the inverter 327 and the drain of the NMOS transistor constituting the 316.
  • Inverters 327 and 328 each have a known CMOS inverter configuration as shown in FIG.
  • the switch 316 includes an NMOS transistor having a gate connected to the trigger line trig, a drain connected to the output terminal of the SM 125, and a source connected to the input terminal of the SM 126.
  • the SM 126 is a self-holding memory composed of two inverters 329 and 330 having one output terminal connected to the other input terminal.
  • the input terminal of the inverter 329 is connected to the output terminal of the inverter 330 and the reflective electrode 401.
  • the input terminal of the inverter 330 is connected to the output terminal of the inverter 329 and the source of the NMOS transistor constituting the switch 316.
  • Inverters 329 and 330 are both known CMOS inverter configurations as shown in FIG. 3, as are inverters 327 and 328.
  • the pixel 12C of the present embodiment performs the same operation as that described with the timing chart of FIG.
  • the switch 315 is turned on, and the normal subframe data output to the column data line d at that time is sampled by the switch 315 and written to the SM 125 of the pixel 12C.
  • normal subframe data is written to the SMs 125 of all the pixels 12C constituting the image display unit 11, and after the writing operation is completed, an “H” level trigger pulse is sent to the image display unit 11.
  • an “H” level trigger pulse is sent to the image display unit 11.
  • the switches 316 of all the pixels 12C are turned on, so that the normal rotation subframe data stored in the SM 125 is simultaneously transferred to the SM 126 through the switch 316 and held, and is applied to the reflective electrode 401.
  • the normal subframe data holding period of SM 126 is one subframe period until the next “H” trigger pulse is input to the trigger line trig.
  • each pixel 12C in the pixel display unit 11 is selected in units of rows by the row scanning signal in the same manner as described above, and the previous normal subframe data and the inverted subframe data having the opposite logical value are obtained for each pixel. It is written in SM125.
  • the “H” level trigger pulse is simultaneously supplied to all the pixels 12C constituting the image display unit 11.
  • the switches 316 of all the pixels 12C are turned on, so that the inverted subframe data stored in the SM 125 is simultaneously transferred to the SM 126 through the switch 316 and held, and is applied to the reflective electrode 401.
  • the inversion subframe data holding period of SM 126 is one subframe period until the next “H” trigger pulse is input to the trigger line trig.
  • Data writing to the SM 125 is performed by input from one switch 315 as described above.
  • the transistor in the input-side inverter 327 constituting the SM 125 when viewed from the switch 315 is compared with the transistor in the output-side inverter 328 constituting the SM 125 as viewed from the switch 315.
  • a large transistor is used.
  • the driving power of the NMOS transistor constituting the switch 315 is configured by a transistor larger than the driving power of the NMOS transistor constituting the inverter 328. This is because of the same reason as the relationship between the driving forces of the inverters 321 and 322 of the pixel 12A and the switch 311 described above, and a description thereof will be omitted.
  • data writing to the SM 126 is performed through one switch 316.
  • the transistor in the input-side inverter 329 constituting the SM 126 as viewed from the switch 316 is a transistor having a large driving force
  • the transistor in the output-side inverter 330 constituting the SM 126 as viewed from the switch 316 is used.
  • the transistor a transistor having a small driving force is used.
  • the driving force of the NMOS transistor that constitutes the switch 316 is configured by a transistor that is larger than the driving force of the NMOS transistor that constitutes the inverter 330. This is because when the SM126 data is rewritten, particularly when the SM126 switch 316 side input voltage Vb is "L" level and the SM125 data is "H” level, the voltage is higher than the threshold voltage at which the inverter 329 is inverted. This is because it is necessary to increase Vb.
  • the voltage Vb is determined by the ratio between the current of the NMOS transistor that constitutes the inverter 330 and the current of the switch 316.
  • the switch 316 is an NMOS transistor
  • the voltage on the VDD side is not input by the threshold value Vth of the NMOS transistor, and the “H” level voltage is lower than VDD by Vth.
  • this voltage is driven in the vicinity of Vth of the NMOS transistor, almost no current flows. That is, the higher the voltage Vb that conducts the input switch 316, the smaller the current that flows through the switch 316.
  • the current flowing through the switch 316 needs to be larger than the current flowing through the NMOS transistor constituting the inverter 330. . In consideration of this driving force ratio, it is necessary to determine the transistor size of the switch 316 and the transistor size of the NMOS transistor constituting the inverter 330.
  • the trigger pulse of the trigger pulse line trig becomes “L” level, and the switch 316 is turned off.
  • the SM 126 holds the written 1-bit data, and can fix the potential of the reflective electrode 401 to a potential corresponding to the held data for an arbitrary time (here, one subframe period).
  • the data written in the SM 126 is normal data and inverted data that are switched every subframe shown in the chart 502 in FIG.
  • the common electrode potential Vcom is alternately switched to a predetermined potential every subframe in synchronization with the above writing. Therefore, according to the liquid crystal display device using the pixel 12C of the third embodiment, the alternating current that is inverted every subframe is the same as the liquid crystal display device using the pixel 12A or 12B of each of the above embodiments. Since the drive is performed, display in which the liquid crystal 402 is prevented from being burned can be performed.
  • the driving forces of the inverters 327 and 328 constituting the SM 125, the inverters 329 and 330 constituting the SM 126, and the switches 315 and 316 Since the driving force of each of the transistors constituting the is set to a predetermined relationship, stable and accurate gradation display can be performed.
  • switches 315 and 316 may be constituted by PMOS transistors, and in this case, it is only necessary to consider them as opposite in polarity to the above description, so details are omitted.
  • the present invention is not limited to the above-described embodiment.
  • the pixel electrode has been described as the reflective electrode 401, but may be a transmissive electrode.
  • the liquid crystal display device according to the present invention is useful for a high-definition liquid crystal display device, and is particularly suitable for a full high-vision liquid crystal display device.

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Abstract

　各画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にすると共に、各画素内に２つのＳＲＡＭを用意した場合においた構成でも安定な動作を行う。画素は、列データ線ｄに出力されるデータがスイッチによりサンプリングされてＳＲＡＭに書き込まれる。画像表示部を構成する全ての画素のＳＲＡＭにデータが書き込まれる。その後、トリガパルスにより、全ての画素のスイッチがオンとされ、ＳＲＡＭのデータがＤＲＡＭを構成する容量Ｃに一斉に転送されて保持されると共に、反射電極に印加される。画素は、７個のトランジスタと１つの容量Ｃとから構成されるため、少ない数の構成素子により画素を構成できると共に、ＳＲＡＭとＤＲＡＭと反射電極とを、素子の高さ方向に有効に配置することで、画素の小型化を実現できる。

Description

液晶表示装置
　本発明は液晶表示装置に係り、特に複数ビットで表わされる階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。
　従来より、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
　このサブフレーム駆動方式の液晶表示装置において、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、第１～第３の計３つのスイッチングトランジスタとから構成されるものが知られている（例えば、特許文献１参照）。この画素では、マスターラッチは２つの入力端子のうち一方の入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加されると共に、他方の入力端子に第１のデータとは相補的な関係にある第２のデータが第２のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号によりその画素が選択されたときに、上記の第１及び第２のスイッチングトランジスタをオン状態として第１のデータを書き込む。例えば、第１のデータが論理値「１」で、第２のデータが論理値「０」のとき、その画素が表示を行う。
　全ての画素に対して上記と同様の動作により各データの書き込み後、そのサブフレーム期間内で全画素の第３のスイッチングトランジスタをオン状態としてマスターラッチに書き込んだデータを同時に読み出してスレーブラッチへ読み出しスレーブラッチから液晶表示素子の画素電極にそのスレーブラッチでラッチしたデータを印加する。以下、各サブフレーム毎に上記の動作を繰り返し、１フレーム期間内の全てのサブフレームの組み合わせによって所望の階調表示を行う。
　すなわち、サブフレーム駆動方式の液晶表示装置においては、１フレーム期間内の全てのサブフレームは、その表示期間が同一又は異なる所定の期間に予め割り当てられており、各画素において最大階調表示時は全てのサブフレームにおいて表示を行い、最小階調表示時は全てのサブフレームにおいて非表示とし、それ以外の階調の場合は表示する階調に応じて表示するサブフレームを選択する。この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段ラッチ構成のデジタル駆動方式でもある。
特表２００１－５２３８４７号公報
　しかしながら、上記の従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、スタティックランダムアクセスメモリ（ＳＲＡＭ）で構成されるため、トランジスタ数が多くなり、画素小型化が困難である。また、上記の２つのラッチをＳＲＡＭで構成した場合において、安定した動作ができるＳＲＡＭとスイッチングトランジスタとの具体的回路構成については、上記の特許文献１には開示されていない。
　本発明は以上の点に鑑みなされたもので、画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にした液晶表示装置を提供することを目的とする。
　また、本発明の他の目的は、各画素内に２つのＳＲＡＭを用意した構成においても安定な動作を行い得る画素を備える液晶表示装置を提供することにある。
　上記目的を達成するため、第１の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする第１のスイッチング部と、第１のスイッチング部と共にスタティックランダムアクセスメモリを構成しており、第１のスイッチング部によりサンプリングされたサブフレームデータを記憶する第１の信号保持部と、第１の信号保持部に記憶されたサブフレームデータを出力させる第２のスイッチング部と、第２のスイッチング部と共にダイナミックランダムアクセスメモリを構成しており、第２のスイッチング部を通して供給される第１の信号保持部に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第２の信号保持部とを備え、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第１の信号保持部に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第２のスイッチング部をオンにして、第１の信号保持部に記憶されたサブフレームデータにより複数の画素の第２の信号保持部の記憶内容を書き換える動作をサブフレーム毎に行う画素制御部を有することを特徴とする。
　また、上記目的を達成するため、第２の発明の液晶表示装置は、２本の列データ線を一組とする複数組の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための正転サブフレームデータを、一組の２本の列データ線のうち一方の列データ線を介してサンプリングする第１のスイッチング部と、正転サブフレームデータと逆論理値の関係にある反転サブフレームデータを、一組の２本の列データ線のうち他方の列データ線を介してサンプリングする第２のスイッチング部と、第１及び第２のスイッチング部によりそれぞれサンプリングされた正転サブフレームデータ及び反転サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、第１及び第２のスイッチング部と共に第１のスタティックランダムアクセスメモリを構成する第１の信号保持部と、第１の信号保持部と第１のスイッチング部との接続点から正転サブフレームデータを出力させる第３のスイッチング部と、第１の信号保持部と第２のスイッチング部との接続点から反転サブフレームデータを出力させる第４のスイッチング部と、第３及び第４のスイッチング部を通して供給される第１の信号保持部に記憶された正転サブフレームデータ及び反転サブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、第３及び第４のスイッチング部と共に第２のスタティックランダムアクセスメモリを構成する第２の信号保持部とを備え、第１及び第２のインバータのうち第１のスイッチング部に出力端子が接続された第２のインバータの駆動力が、第２のスイッチング部に出力端子が接続された第１のインバータの駆動力よりも小に設定されると共に、第１及び第２のインバータの駆動力は、第３及び第４のインバータの駆動力よりも大に設定されており、画像表示部を構成する複数の画素のうち、行単位の画素毎に正転サブフレームデータ及び反転サブフレームデータを第１の信号保持部に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第３及び第４のスイッチング部をオンにして、第１の信号保持部に記憶された正転サブフレームデータ及び反転サブフレームデータにより複数の画素の第２の信号保持部の記憶内容を書き換える動作をサブフレーム毎に行う画素制御部を有することを特徴とする。
　更に、上記目的を達成するため、第３の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする１つのトランジスタから構成された第１のスイッチング部と、第１のスイッチング部によりサンプリングされたサブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、第１のスイッチング部と共に第１のスタティックランダムアクセスメモリを構成する第１の信号保持部と、第１の信号保持部に記憶されたサブフレームデータを出力させる１つのトランジスタから構成された第２のスイッチング部と、第２のスイッチング部を通して供給される第１の信号保持部に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、第２のスイッチング部と共に第２のスタティックランダムアクセスメモリを構成する第２の信号保持部とを備え、第１及び第２のインバータのうち第１のスイッチング部に出力端子が接続された第２のインバータの駆動力が、第１のインバータの駆動力よりも小に設定されると共に第１のスイッチング部を構成するトランジスタの駆動力よりも小に設定され、第３及び第４のインバータのうち第２のスイッチング部に出力端子が接続された第４のインバータの駆動力が、第３のインバータの駆動力よりも小に設定されると共に第２のスイッチング部を構成するトランジスタの駆動力よりも小に設定され、かつ、第１のインバータの駆動力は第４のインバータの駆動力よりも大に設定されており、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第１の信号保持部に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第２のスイッチング部をオンにして、第１の信号保持部に記憶されたサブフレームデータにより複数の画素の第２の信号保持部の記憶内容を書き換える動作をサブフレーム毎に行う画素制御部を有することを特徴とする。
　本発明によれば、画素内に２つのＳＲＡＭを用いた従来の液晶表示装置に比べて画素の小型化を可能にできる。また、本発明によれば、画素内に２つのＳＲＡＭを用意した場合においても従来の液晶表示装置に比べて安定な動作を行うことができる。
図１は、各実施の形態に係る液晶表示装置の一実施の形態の全体構成図である。 図２は、第１の実施の形態による画素の回路図である。 図３は、第１の実施形態に係るインバータの一例の回路図である。 図４は、第１の実施形態に係る、図２に示す一画素の一例の断面構造図である。 図５は、第１の実施の形態に係る液晶表示装置における画素の動作説明用タイミングチャートである。 図６は、第１の実施形態に係る液晶表示装置の液晶の飽和電圧および液晶の閾値電圧を、２値重みつきパルス幅変調データとして多重化する説明図である。 図７は、第２の実施の形態による画素の回路図である。 図８は、第２の実施の形態に係る、図７の２つのＳＲＡＭを構成する各インバータ間の駆動力の大小関係を説明する図である。 図９は、第３の実施の形態による画素の回路図である。
　以下、図面を用いて、各実施の形態について説明する。
　図１は、各実施の形態に適用可能な液晶表示装置のブロック図を示す。同図において、本実施の形態の液晶表示装置１０は、複数の画素１２が規則的に配置された画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６とから構成される。更に、水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３とを含んで構成される。
　画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ1～ｇmと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ1～ｄnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、全部でｍ×ｎ個の画素１２を有する。各実施の形態は画素１２の回路構成に特徴があり、その各実施の形態については後述する。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線trigに共通接続されている。
　なお、図１では列データ線はｎ本の列データ線ｄ1～ｄnを示しているが、正転データ用列データ線ｄjと反転データ用列データ線ｄbjとを一組とする、全部でｎ組の列データ線を使用する場合もある。正転データ用列データ線ｄjが伝送する正転データと、反転データ用列データ線ｄbjが伝送する反転データとは、常に逆論理値の関係（相補的な関係）にある１ビットのデータである。また、トリガ線trigも図１では１本のみ示しているが、正転トリガパルス用トリガ線trigと反転トリガパルス用トリガ線trigｂとからなる２本のトリガ線を使用する場合もある。正転トリガパルス用トリガ線trigが伝送する正転トリガパルスと、反転トリガパルス用トリガ線trigｂが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的な関係）にある。
　タイミングジェネレータ１３は、上位装置２０から垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックＣＬＫといった外部信号を入力信号として受け、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ及びＨＣＫ、ラッチパルスＬＴ、トリガパルスＴＲＩなどの各種の内部信号を生成する。
　上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖcomとして供給される。スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。スタートパルスＨＳＴは、水平シフトレジスタ１６１に入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である。
　ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスＴＲＩは、トリガ線trigを通して画像表示部１１内の全画素１２に供給されるパルス信号である。このトリガパルスＴＲＩは、サブフレーム期間内で画像表示部１１内の各画素１２内の第１の信号保持部に順次データを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部１１内の全画素１２の第１の信号保持部のデータを同じ画素内の第２の信号保持部に一度に転送する。
　垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送し、行走査線ｇ1～ｇmに対して行走査信号を１Ｈ単位で順次排他的に供給する。これにより、画像表示部１１おいて最も上にある行走査線ｇ1から最も下にある行走査線ｇmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていく。
　データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、上位装置２０からの基本信号ＣＬＫに基づいてラッチした後、基本信号ＣＬＫに同期して水平シフトレジスタ１６１へ出力する。ここで、各実施の形態では、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う。各実施の形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。
　水平シフトレジスタ１６１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ１３から１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。ラッチ回路１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わった時点でタイミングジェネレータ１３から供給されるラッチパルスＬＴに従って、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。ラッチ回路１６２へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。
　レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本のデータ線ｄ1～ｄnに並列に出力する。
　水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２及びレベルシフタ／画素ドライバ１６３は、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本のデータ線ｄ1～ｄnに並列に、かつ、一斉に出力される。
　画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ1～ｄnを介してサンプリングして各画素１２内の後述する第１の信号保持部に書き込む。
　次に、各実施の形態に係る液晶表示装置の要部の画素１２について詳細に説明する。
　図２は、第１の実施の形態による画素の回路図を示す。同図において、第１の実施の形態の画素１２Ａは、図１中の任意の１本の列データ線ｄと任意の１本の行走査線ｇとの交差部に設けられた画素である。画素１２Ａは、第１のスイッチング部を構成するスイッチ３１１と第１の信号保持部（ＳＭ）１２１とから構成されるスタティックランダムアクセスメモリ（ＳＲＡＭ）２０１と、第２のスイッチング部を構成するスイッチ３１２と第２の信号保持部（ＤＭ）１２２とから構成されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）２０２と、液晶表示素子４００とを含んで構成されている。液晶表示素子４００は、離間対向配置された反射電極４０１と共通電極４０３との間の空間に、液晶４０２が充填封入された公知の構造である。
　スイッチ３１１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２１の入力端子に接続されているＮチャネルＭＯＳ(Metal-Oxide-Semiconductor)型トランジスタ（以下、ＮＭＯＳトランジスタという）により構成されている。ＳＭ１２１は、一方の出力端子が他方の入力端子に接続された２つのインバータ３２１及び３２２からなる自己保持型メモリである。インバータ３２１は、その入力端子がインバータ３２２の出力端子と３１１を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータ３２２は、その入力端子がスイッチ３１２とインバータ３２１の出力端子とに接続されている。インバータ３２１及び３２２は、いずれも図３に示すような、互いのゲート同士及びドレイン同士が接続された、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）４１０及びＮＭＯＳトランジスタ４１１とからなる公知のＣＭＯＳ(Complementary　Metal-Oxide-Semiconductor)インバータの構成であるが、それぞれの駆動力が異なる。
　すなわち、スイッチ３１１から見てＳＭ１２１を構成している入力側のインバータ３２１内のトランジスタは、スイッチ３１１から見てＳＭ１２１を構成している出力側のインバータ３２２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチ３１１を構成しているＮＭＯＳトランジスタの駆動力は、インバータ３２２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。
　これは、ＳＭ１２１のデータを書き換える場合、特にＳＭ１２１のスイッチ３１１の入力側の電圧Ｖａが“Ｌ”レベルで、列データ線ｄを介して送られてくるデータが“Ｈ”レベルの場合、インバータ３２１が反転する入力電圧よりも電圧Ｖａを高くする必要があるからである。“Ｈ”レベルのときの電圧Ｖａはインバータ３２２を構成するＮＭＯＳトランジスタの電流とスイッチ３１１を構成するＮＭＯＳトランジスタの電流との比によって決まる。このとき、スイッチ３１１はＮＭＯＳトランジスタであるため、スイッチ３１１がオンのときは列データ線ｄを介して送られてくる電源のＶＤＤ側の電圧はトランジスタの閾値電圧ＶthによりＳＭ１２１に入力されず、“Ｈ”レベルの電圧はＶＤＤからＶth分低い電圧になる。しかも、この電圧では、トランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、スイッチ３１１を導通する電圧Ｖａが高くなるほど、スイッチ３１１で流す電流は少なくなる。
　つまり、電圧Ｖａが“Ｈ”レベルのときにインバータ３２１の入力側のトランジスタが反転する電圧以上に達するためには、スイッチ３１１に流れる電流が、出力側のインバータ３２２のトランジスタを構成するＮＭＯＳトランジスタを流れる電流よりも大きい必要がある。従って、スイッチ３１１を構成しているＮＭＯＳトランジスタの駆動力はインバータ３２２を構成しているＮＭＯＳトランジスタの駆動力よりも大きく構成するため、これを考慮してスイッチ３１１を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータ３２２を構成しているＮＭＯＳトランジスタのトランジスタサイズとを決める必要がある。
　スイッチ３１２は、互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタ３０１とＰＭＯＳトランジスタ３０２とからなる公知のトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタ３０１のゲートは正転トリガパルス用トリガ線trigに接続され、ＰＭＯＳトランジスタ３０２のゲートは反転トリガパルス用トリガ線trigｂに接続されている。
　また、スイッチ３１２は一方の端子がＳＭ１２１に接続され、他方の端子がＤＭ１２２と液晶表示素子４００の反射電極４０１とにそれぞれ接続されている。従って、スイッチ３１２はトリガ線trigを介して供給される正転トリガパルスが“Ｈ”レベル（このときは、トリガ線trigｂを介して供給される反転トリガパルスは“Ｌ”レベル）のときはオンとされ、ＳＭ１２１の記憶データを読み出してＤＭ１２２及び反射電極４０１へ転送する。また、スイッチ３１２はトリガ線trigを介して供給される正転トリガパルスが“Ｌ”レベル（このときは、トリガ線trigｂを介して供給される反転トリガパルスは“Ｈ”レベル）のときはオフとされ、ＳＭ１２１の記憶データの読み出しは行わない。
　スイッチ３１２はＮＭＯＳトランジスタ３０１とＰＭＯＳトランジスタ３０２とからなる公知のトランスミッションゲートの構成とされているため、ＧＮＤからＶＤＤまでの範囲の電圧をオン、オフすることができる。つまり、ＮＭＯＳトランジスタ３０１とＰＭＯＳトランジスタ３０２の各ゲートに印加される信号がＧＮＤ側の電位（“Ｌ”レベル）のときは、ＰＭＯＳトランジスタ３０２が導通することができない代わりに、ＮＭＯＳトランジスタ３０１が低抵抗で導通することができる。一方、ゲート入力信号がＶＤＤ側の電位（“Ｈ”レベル）のときはＮＭＯＳトランジスタ３０１が導通することができない代わりに、ＰＭＯＳトランジスタ３０２が低抵抗で導通することができる。従って、トリガ線trigを介して供給される正転トリガパルスと、トリガ線trigｂを介して供給される反転トリガパルスとにより、スイッチ３１２を構成するトランスミッションゲートをオン／オフ制御することによって、ＧＮＤからＶＤＤまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。
　ＤＭ１２２は、容量Ｃ１により構成されている。ここで、ＳＭ１２１の記憶データとＤＭ１２２の保持データとが異なっていた場合、スイッチ３１２がオンとされ、ＳＭ１２１の記憶データがＤＭ１２２へ転送されたときには、ＤＭ１２２の保持データをＳＭ１２１の記憶データで置き換える必要がある。
　ＤＭ１２２を構成する容量Ｃ１の保持データが書き換わる場合、その保持データは充電、または放電によって変化し、また容量Ｃ１の充放電はインバータ３２１の出力信号によって駆動される。容量Ｃ１の保持データを充電によって“Ｌ”レベルから“Ｈ”レベルに書き換える場合、インバータ３２１の出力信号は“Ｈ”であり、このとき３２１を構成するＰＭＯＳトランジスタ（図３のＰＭＯＳトランジスタ４１０）がオン、ＮＭＯＳトランジスタ（図３のＮＭＯＳトランジスタ４１１）がオフするため、インバータ３２１のＰＭＯＳトランジスタのソースに接続されている電源電圧ＶＤＤによって容量Ｃ１が充電される。一方、容量Ｃ１の保持データを放電によって“Ｈ”レベルから“Ｌ”レベルに書き換える場合、インバータ３２１の出力信号は“Ｌ”レベルであり、このときインバータ３２１を構成するＮＭＯＳトランジスタ（図３のＮＭＯＳトランジスタ４１１）がオン、ＰＭＯＳトランジスタ（図３のＰＭＯＳトランジスタ４１０）がオフするため、容量Ｃ１の蓄積電荷がインバータ３２１のＮＭＯＳトランジスタ（図３のＮＭＯＳトランジスタ４１１）を通してＧＮＤへ放電される。スイッチ３１２は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量Ｃ１の高速な充放電が可能になる。
　更に、本第１の実施の形態ではインバータ３２１の駆動力は、インバータ３２２の駆動力よりも大きく設定されているため、ＤＭ１２２を構成する容量Ｃ１を高速に充放電駆動することが可能である。また、スイッチ３１２をオンにすると、容量Ｃ１に蓄えられた電荷はインバータ３２２の入力ゲートにも影響を与えるが、インバータ３２２に対してインバータ３２１の駆動力を大きく設定していることにより、インバータ３２２のデータ入力反転よりもインバータ３２１による容量Ｃ１の充放電が優先され、ＳＭ１２１の記憶データを書き換えてしまうことはない。
　なお、ＳＲＡＭ２０１とＤＲＡＭ２０２をそれぞれ容量とスイッチとからなる２段のＤＲＡＭ構成とすることも考えられるが、この場合、ＳＭ１２１の代わりに用いられる容量とＤＭを構成する容量とを導通させた場合、電荷の中和が発生してＧＮＤ，ＶＤＤ電圧の振幅はとれなくなる。これに対し、図２に示した画素１２Ａによれば、ＧＮＤ，ＶＤＤ電圧の振幅で１ビットデータをＳＭ１２１からＤＭ１２２へ転送することができ、同じ電源電圧で駆動した場合、液晶表示素子４００の印加電圧を高く設定することができるようになり、ダイナミックレンジを大きく取ることが可能になる。
　また、ＳＲＡＭ２０１を容量とスイッチとからなる構成に変更し、ＤＲＡＭ２０２をＳＲＡＭに変更することも考えられるが、この場合は、図２の第１の実施の形態の画素１２Ａと比較して動作が不安定となるという問題がある。すなわち、上記構成の場合、ＳＭ１２１の代わりに用いられる容量に蓄えた電荷によってＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データを書き換える必要がある。このとき、通常は容量の電荷保持能力よりもＳＲＡＭによるメモリのデータ保持能力が強いため、ＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データによって前段のＳＭ１２１の代わりに用いられる容量の電荷を書き換えてしまう、という不具合が生じる可能性がある。更に、この場合、ＳＭ１２１の代わりに用いられる容量が後段ＳＲＡＭデータによって書き換わらないようにすると、容量を大きく取る必要があるため、画素ピッチが増大し、画素小型化に向かないという課題がある。
　図２に示した第１の実施の形態の画素１２Ａによれば、上記のように、液晶表示素子４００の印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この画素の小型化は、図２に示したようにインバータ３２１及び３２２が各２個のトランジスタから構成されるので、計７個のトランジスタと１つの容量Ｃ１とから構成され、従来の画素よりも少ない数の構成素子により画素を構成できるからという理由に加えて、以下に説明するように、ＳＭ１２１とＤＭ１２２と反射電極４０１とを、素子の高さ方向に有効に配置することができるという理由による。
　図４は、第１の実施の形態に係る液晶表示装置の要部の画素の断面構成図を示す。図２に示した容量Ｃ１には、配線間で容量を形成するＭＩＭ（Metal-Insulator-Metal）容量や、基板-ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（Poly-Insulator-Poly）容量などを用いることができる。図４は、このうちＭＩＭにより容量Ｃ１を構成した場合の液晶表示装置の断面構成図を示す。
　図４において、シリコン基板１００に形成されたＮウェル１０１上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータ３２１のＰＭＯＳトランジスタ４１３と、スイッチ３１２のＰＭＯＳトランジスタ３０２とが形成されている。また、シリコン基板１００に形成されたＰウェル１０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータ３２２のＮＭＯＳトランジスタ４１２と、スイッチ３１２のＮＭＯＳトランジスタ３０１とが形成されている。なお、図４にはインバータ３２１を構成するＮＭＯＳトランジスタとインバータ３２２を構成するＰＭＯＳトランジスタとは図示されていない。
　また、上記の各トランジスタ４１３、３０２、３０１、４１２の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、電極１１２、第４メタル１１４、第５メタル１１６が積層されている。第５メタル１１６は、画素毎に形成される反射電極４０１を構成している。スイッチ３１２を構成するＮＭＯＳトランジスタ３０１及びＰＭＯＳトランジスタ３０２の各ソースを構成する各拡散層は、コンタクト１１８により第１メタル１０６にそれぞれ電気的に接続され、更に、スルーホール１１９ａ、１１９ｂ、１１９ｃ、１１９ｅを通して第２メタル１０８、第３メタル１１０、第４メタル１１４、第５メタル１１６に電気的に接続されている。すなわち、スイッチ３１２を構成するＮＭＯＳトランジスタ３０１及びＰＭＯＳトランジスタ３０２の各ソースは、反射電極４０１に電気的に接続されている。
　更に、反射電極４０１（第５メタル１１６）上には保護膜としてパッシベーション膜（ＰＳＶ）１１７が形成され、透明電極である共通電極４０３に離間対向配置されている。それら画素電極４０１と共通電極４０３との間に液晶４０２が充填封止されて、液晶表示素子４００を構成している。
　ここで、第３メタル１１０上には層間絶縁膜１０５を介して電極１１２が形成されている。この電極１１２は、第３メタル１１０及び第３メタル１１０との間の層間絶縁膜１０５と共に容量Ｃ１を構成している。ＭＩＭにより容量Ｃ１を構成すると、ＳＭ１２１とスイッチ３１１、スイッチ３１２はトランジスタと第１メタル１０６及び第２メタル１０８の１，２層配線、ＤＭ１２２はトランジスタ上部の第３メタル１１０を利用したＭＩＭ配線にて形成することが可能になる。電極１１２は、スルーホール１１９ｄを介して第４メタルに電気的に接続され、更に第４メタル１１４はスルーホール１１９ｅを介して反射電極４０１に電気的に接続されているため、容量Ｃ１は反射電極４０１に電気的に接続されている。
　図示しない光源からの光は、共通電極４０３及び液晶４０２を透過して反射電極４０１（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極４０３を通して出射される。
　第１の実施の形態によれば、図４に示すように、５層配線である第５メタル１１６を反射電極４０１に割り当てることにより、ＳＭ１２１とＤＭ１２２、反射電極４０１を高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば３μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素では対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
　次に、第１の実施の形態の画素１２Ａを用いた図１の液晶表示装置１０の動作について、図５のタイミングチャートを併せ参照して説明する。
　前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１４からの行走査信号により行走査線ｇ1から行走査線ｇmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていくため、画像表示部１１を構成する複数の画素１２（第１の実施の形態では画素１２Ａ）は、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２（第１の実施の形態では画素１２Ａ）の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。
　図５において、チャート５００は、水平ドライバ１６から列データ線ｄ（ｄ1～ｄn）に出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、チャート５００中、「Ｂ０ｂ」、「Ｂ１ｂ」、「Ｂ２ｂ」はビット「Ｂ０」、「Ｂ１」、「Ｂ２」のデータの反転データであることを示す。また、図５において、チャート５０１は、タイミングジェネレータ１３から正転トリガパルス用トリガ線trigに出力されるトリガパルスを示す。このトリガパルスは１サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線trigｂに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。
　まず、画素１２Ａは、行走査信号により選択されると、スイッチ３１１がオンとされ、その時列データ線ｄに出力されるチャート５００のビット「Ｂ０」の正転サブフレームデータがスイッチ３１１によりサンプリングされて画素１２ＡのＳＭ１２１に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＡのＳＭ１２１にビットＢ０のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の、図５に示す時刻Ｔ１で、チャート５０１に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
　これにより、全ての画素１２Ａのスイッチ３１２がオンとされるため、ＳＭ１２１に記憶されているビット「Ｂ０」の正転サブフレームデータがスイッチ３１２を通してＤＭ１２２を構成する容量Ｃ１に一斉に転送されて保持されると共に、反射電極４０１に印加される。この容量Ｃ１によるビット「Ｂ０」の正転サブフレームデータの保持期間は、時刻Ｔ１から、チャート５０１に示すように、次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ２までの１サブフレーム期間である。図５において、チャート５０２は、反射電極４０１に印加されるサブフレームデータのビットを模式的に示す。
　ここで、サブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極４０１には電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極４０１には０Ｖが印加される。一方、液晶表示素子４００の共通電極４０３には、ＧＮＤ、ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖcomとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極４０１に印加されるサブフレーム期間は、図５において、チャート５０３に示すように、０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。
　液晶表示素子４００は、反射電極４０１の印加電圧と共通電極電圧Ｖcomとの差電圧の絶対値である液晶４０２の印加電圧に応じた階調表示を行う。従って、ビット「Ｂ０」の正転サブフレームデータが反射電極４０１に印加される時刻Ｔ１～Ｔ２の１サブフレーム期間では、液晶４０２の印加電圧は、図５において、チャート５０４に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ－（－Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ－（－Ｖtt））となる。
　図６は、液晶の印加電圧（ＲＭＳ(Root　Mean　Square　value)電圧）と液晶のグレースケール値との関係を示す。図６に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶttのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖsat（＝３.３Ｖ＋Ｖtt）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子４００は上記のように液晶４０２の印加電圧が（３.３Ｖ＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。
　続いて、上記のビットＢ０の正転サブフレームデータを表示しているサブフレーム期間内において、図５においてチャート５００に「Ｂ０ｂ」で示すように、ビット「Ｂ０」の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビット「Ｂ０」の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ２で、図５におけるチャート５０１に示すように、“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
　これにより、全ての画素１２Ａのスイッチ３１２がオンとされるため、ＳＭ１２１に記憶されているビット「Ｂ０」の反転サブフレームデータがスイッチ３１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極４０１に印加される。この容量Ｃ１によるビット「Ｂ０」の反転サブフレームデータの保持期間は、時刻Ｔ２から、チャート５０１に示すように、次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ３までの１サブフレーム期間である。ここで、ビット「Ｂ０」の反転サブフレームデータは、ビット「Ｂ０」の正転サブフレームデータと常に逆論理値の関係にあるため、ビット「Ｂ０」の正転サブフレームデータが「１」のときは「０」、ビット「Ｂ０」の正転サブフレームデータが「０」のときは「１」である。
　一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極４０１に印加されるサブフレーム期間は、図５におけるチャート５０３に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビット「Ｂ０」の反転サブフレームデータが反射電極４０１に印加される時刻Ｔ２～Ｔ３の１サブフレーム期間では、液晶４０２の印加電圧は、サブフレームデータのビット値が「１」のときは－Ｖtt（＝３.３Ｖ－（３.３Ｖ＋Ｖtt））となり、サブフレームデータのビット値が「０」のときは－３.３Ｖ－Ｖtt（＝０Ｖ－（３.３Ｖ＋Ｖtt））となる。
　従って、ビット「Ｂ０」の正転サブフレームデータのビット値が「１」であった場合は、続いて入力されるビット「Ｂ０」の反転サブフレームデータのビット値が「０」であるため、液晶４０２の印加電圧は、－（３.３Ｖ＋Ｖtt）となる。このとき、液晶４０２に印加される電位の方向は、ビット「Ｂ０」の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２Ａは、ビット「Ｂ０」の正転サブフレームデータ表示時と同じ白を表示する。同様に、ビット「Ｂ０」の正転サブフレームデータのビット値が「０」であった場合は、続いて入力されるビット「Ｂ０」の反転サブフレームデータのビット値が「１」であるため、液晶４０２の印加電圧は、－Ｖttとなる。このとき、液晶４０２に印加される電位の方向はビット「Ｂ０」の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２Ａは黒を表示する。
　従って、画素１２Ａは、図５におけるチャート５０４に示すように、時刻Ｔ１～時刻Ｔ３までの２サブフレーム期間は、ビット「Ｂ０」とビット「Ｂ０」の相補ビット「Ｂ０ｂ」とで同じ階調を表示すると共に、液晶４０２の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶４０２の焼き付きを防止することができる。
　続いて、上記の相補ビット「Ｂ０ｂ」の反転サブフレームデータを表示しているサブフレーム期間内において、図５におけるチャート５００に「Ｂ１」で示すように、ビット「Ｂ１」の正転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビット「Ｂ１」の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ３で、図５におけるチャート５０１に示すように、“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
　これにより、全ての画素１２Ａのスイッチ３１２がオンとされるため、ＳＭ１２１に記憶されているビット「Ｂ１」の正転サブフレームデータがスイッチ３１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極４０１に印加される。この容量Ｃ１によるビット「Ｂ１」の正転サブフレームデータの保持期間は、時刻Ｔ３から、チャート５０１に示すように、次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ４までの１サブフレーム期間である。
　一方、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極４０１に印加されるサブフレーム期間は、図５におけるチャート５０３に示すように、０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。従って、ビット「Ｂ１」の正転サブフレームデータが反射電極４０１に印加される時刻Ｔ３～Ｔ４の１サブフレーム期間では、液晶４０２の印加電圧は、図５におけるチャート５０４に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ－（－Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ－（－Ｖtt））となる。
　続いて、上記のビット「Ｂ１」の正転サブフレームデータを表示しているサブフレーム期間内において、図５におけるチャート５００に「Ｂ１ｂ」で示すように、ビット「Ｂ１」の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビット「Ｂ１」の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ４で、図５におけるチャート５０１に示すように、“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
　これにより、全ての画素１２Ａのスイッチ３１２がオンとされるため、ＳＭ１２１に記憶されているビット「Ｂ１」の反転サブフレームデータがスイッチ３１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極４０１に印加される。この容量Ｃ１によるビット「Ｂ０」の反転サブフレームデータの保持期間は、時刻Ｔ４から、図５におけるチャート５０１に示すように、次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ５までの１サブフレーム期間である。ここで、ビット「Ｂ１」の反転サブフレームデータは、ビット「Ｂ１」の正転サブフレームデータと常に逆論理値の関係にある。
　一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極４０１に印加されるサブフレーム期間は、図５におけるチャート５０３に示すように、３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビット「Ｂ１」の反転サブフレームデータが反射電極４０１に印加される時刻Ｔ４～Ｔ５の１サブフレーム期間では、液晶４０２の印加電圧は、サブフレームデータのビット値が「１」のときは－Ｖtt（＝３.３Ｖ－（３.３Ｖ＋Ｖtt））となり、サブフレームデータのビット値が「０」のときは－３.３Ｖ－Ｖtt（＝０Ｖ－（３.３Ｖ＋Ｖtt））となる。
　これにより、画素１２Ａは図５におけるチャート５０４に示すように、時刻Ｔ３～時刻Ｔ５までの２サブフレーム期間は、ビット「Ｂ１」とビット「Ｂ１」の相補ビット「Ｂ１ｂ」とで同じ階調を表示すると共に、液晶４０２の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶４０２の焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素１２Ａを有する液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。
　なお、ビット「Ｂ０」と相補ビット「Ｂ０ｂ」の各表示期間は、同じ第１のサブフレーム期間であり、また、ビット「Ｂ１」と相補ビット「Ｂ１ｂ」の各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間が第１のサブフレーム期間の２倍に設定されている。また、図５におけるチャート５０４に示すように、ビット「Ｂ２」と相補ビット「Ｂ２ｂ」の各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。
　次に、他の実施の形態について説明する。
　第１の実施の形態の画素１２Ａは、列データ線ｄを介して供給されるサブフレームデータをサンプリングして記憶する第１の信号保持部をＳＲＡＭ２０１で構成するＳＭ１２１とし、第１の信号保持部から供給されるサブフレームデータを所定期間保持して反射電極に印加する第２の信号保持部をＤＲＡＭ２０２で構成するＤＭ１２２とすることで、画素の小型化等を実現した。これに対し、以下に説明する第２及び第３の実施の形態による画素は、第１及び第２の信号保持部を、上述した特許文献１に記載の画素と同様に、いずれもＳＲＡＭとしたものである。ただし、第２及び第３の実施の形態による画素では、ＳＲＡＭを所定の構成とすることで特許文献１記載の画素に比べて動作の安定化を実現している。
　図７は、第２の実施の形態による、液晶表示装置の要部である画素の回路図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図７において、第２の実施の形態の画素１２Ｂは、図１中のレベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在する正転データ用列データ線ｄjと反転データ用列データ線ｄbjとを一組とする、全部でｎ組の列データ線のうちの、任意の一組の正転データ用列データ線ｄ及び反転データ用列データ線ｄｂと、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する任意の１本の行走査線ｇとの交差部に設けられた画素である。画素１２Ｂは、第１のスタティックランダムアクセスメモリ（ＳＲＡＭ）２１１と、第２のスタティックランダムアクセスメモリ（ＳＲＡＭ）２１２と、液晶表示素子４００とを含んで構成されている。第１のＳＲＡＭ２１１は、第１及び第２のスイッチング部を構成するスイッチ３１３ａ及び３１３ｂと、第１の信号保持部（ＳＭ）１２３とを含んで構成される。また、第２のＳＲＡＭ２１２は、第３及び第４のスイッチング部を構成するスイッチ３１４ａ及び３１４ｂと、第２の信号保持部（ＳＭ）１２４とを含んで構成される。
　スイッチ３１３ａは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２３の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。スイッチ３１３ｂは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄｂに接続され、ソースがＳＭ１２３の他方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。
　ＳＭ１２３は、一方の出力端子が他方の入力端子に接続された２つのインバータ３２３及び３２４からなる自己保持型メモリである。インバータ３２３は、その入力端子がインバータ３２４の出力端子とスイッチ３１３ａを構成するＮＭＯＳトランジスタのソースとスイッチ３１４ａとに接続されている。インバータ３２４は、その入力端子がインバータ３２３の出力端子とスイッチ３１３ｂを構成するＮＭＯＳトランジスタのソースとスイッチ３１４ｂとに接続されている。インバータ３２３及び３２４は、いずれも図３に示すような公知のＣＭＯＳインバータの構成である。
　また、スイッチ３１４ａは、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２３とスイッチ３１３ａとの接続点に接続され、ソースがＳＭ１２４の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。スイッチ３１４ｂは、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２３とスイッチ３１３ｂとの接続点に接続され、ソースがＳＭ１２４の他方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。
　また、ＳＭ１２４は、一方の出力端子が他方の入力端子に接続された２つのインバータ３２５及び３２６からなる自己保持型メモリである。インバータ３２５は、その入力端子がインバータ３２６の出力端子と３１４ａを構成するＮＭＯＳトランジスタのソースと反射電極４０１とに接続されている。インバータ３２６は、その入力端子がインバータ３２５の出力端子とスイッチ３１４ｂを構成するＮＭＯＳトランジスタのソースとに接続されている。インバータ３２５及び３２６は、インバータ３２３及び３２４と同様にいずれも図３に示すような公知のＣＭＯＳインバータの構成である。
　本第２の実施の形態の画素１２Ｂは、図５のタイミングチャートと共に説明した動作と同様の動作を行う。画素１２Ｂは行走査信号により選択されると、スイッチ３１３ａ及び３１３ｂがオンとされる。スイッチ３１３ａ及び３１３ｂには列データ線ｄと列データ線ｄｂとを介して、互いに逆論理値の１ビットの正転サブフレームデータと１ビットの反転サブフレームデータとが供給されている。ここで、スイッチ３１３ａ及び３１３ｂはＮＭＯＳトランジスタで構成されており、正転サブフレームデータ及び反転サブフレームデータがＶＤＤ側の電圧（“Ｈ”）のときには、ＮＭＯＳトランジスタの閾値電圧Ｖthにより入力されず、ＶＤＤからＶth分低い電圧しか入力されない。しかも、この電圧では電流が殆ど流れなくなる。このため、スイッチ３１３ａ又は３１３ｂによりサンプリングされたＧＮＤ電位（“Ｌ”）になる正転サブフレームデータ又は反転サブフレームデータが、ＳＭ１２３に書き込まれる。
　ＳＭ１２４へのデータ書き込みは、トリガ線trigを介して供給されるトリガパルスにより制御されるスイッチ３１４ａ及び３１４ｂにより行われる。ＳＭ１２３とスイッチ３１３ａとの接続点から配線６００を介してスイッチ３１４ａに供給されるデータと、ＳＭ１２３とスイッチ３１３ｂとの接続点から配線６００ｂを介してスイッチ３１４ｂに供給されるデータとは、互いに逆論理値の関係にある。スイッチ３１４ａ及び３１４ｂは、ＮＭＯＳトランジスタで構成されており、ＶＤＤ側の電圧（“Ｈ”レベル）はＮＭＯＳトランジスタのＶthにより入力されず、ＶＤＤからＶth分低い電圧しか入力さない。しかもこの電圧ではＮＭＯＳトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。このため、ＧＮＤ電位（“Ｌ”レベル）になる配線６００又は配線６００ｂのデータがＳＭ１２４に書き込まれる。
　ここで、画像表示部１１を構成する全ての画素１２ＢのＳＭ１２３にサブフレームデータが書き込まれた直後に、トリガ線trigを介して“Ｈ”レベルのトリガパルスが入力された際に、ＳＭ１２４のデータをＳＭ１２３の記憶データに書き換える必要がある。つまり、ＳＭ１２４に記憶されているデータでＳＭ１２３のデータが書き換わってはならない。このため、ＳＭ１２４を構成するインバータの駆動力は、ＳＭ１２３を構成するインバータの駆動力よりも小さくする必要がある。つまり、ＳＭ１２３とＳＭ１２４の記憶データが異なっていた場合、“Ｈ”レベルのトリガパルスが入力された時にインバータ３２３の出力データとインバータ３２５の出力データとが衝突することになり、インバータ３２３の出力データがインバータ３２６のデータを確実に書き換えるように、インバータ３２３の駆動力をインバータ３２５の駆動力よりも大きくする必要がある。また、インバータ３２４とインバータ３２６との関係では、インバータ３２４の出力データがインバータ３２５のデータを確実に書き換えるように、インバータ３２４の駆動力をインバータ３２６の駆動力よりも大きくする必要がある。
　このことについて図８を用いて更に説明する。インバータ３２３とインバータ３２５の関係を簡単に説明すると、配線６００ｂにおけるＳＭ１２３の出力データが“Ｈ”レベルの場合、インバータ３２３を構成するＰＭＯＳトランジスタ４１４がオンしている状態である。それに対し、ＳＭ１２４の配線６００ｂ側の出力データが既に“Ｌ”レベルであった場合、インバータ３２５を構成するＮＭＯＳトランジスタ４１７がオンしている状態である。
　このとき、トリガパルス線trigの“Ｈ”レベルのトリガパルスによりスイッチ３１４ｂを構成するＮＭＯＳトランジスタがオンし、インバータ３２３とインバータ３２５の出力同士が導通した場合、電流は、インバータ３２３のＰＭＯＳトランジスタ４１４とインバータ３２５のＮＭＯＳトランジスタ４１７とを通してＶＤＤからＧＮＤで流れる。このとき、配線６００ｂの電圧は、ＰＭＯＳトランジスタ４１４とＮＭＯＳトランジスタ４１７のオン抵抗の比によって決まる。
　逆に、配線６００ｂにおけるＳＭ１２３の出力データが“Ｌ”レベルで、ＳＭ１２４の配線６００ｂ側の出力データが既に“Ｈ”レベルであった場合、スイッチ３１４ｂを構成するＮＭＯＳトランジスタがトリガパルス線trigの“Ｈ”レベルのトリガパルスによりオンし、インバータ３２３とインバータ３２５の出力同士が導通した場合、電流はインバータ３２５のＰＭＯＳトランジスタ４１５とインバータ３２３のＮＭＯＳトランジスタ４１６を通してＶＤＤからＧＮＤで流れる。このとき、配線６００ｂの電圧は、ＰＭＯＳトランジスタ４１５とＮＭＯＳトランジスタ４１６のオン抵抗の比によって決まる。
　また、配線６００ｂには図示しないインバータ３２６の入力ゲートが接続されており、インバータ３２６は、配線６００ｂの電圧レベルの入力によって出力データが”Ｌ”レベルか”Ｈ”レベルに確定される。つまり、ＳＭ１２４の出力データは、配線６００ｂの電圧レベルによって決定されるため、ＳＭ１２３の出力データによってＳＭ１２４のデータを書き換えるためには、インバータ３２３およびインバータ３２４のトランジスタのオン抵抗がインバータ３２５およびインバータ３２６のトランジスタのオン抵抗よりも低い必要がある。インバータ３２３およびインバータ３２４のトランジスタのオン抵抗が低いことにより、ＳＭ１２３の出力データはＳＭ１２４のデータレベルによらず、確実にＳＭ１２４のデータを書き換えることができる。
　オン抵抗が低いトランジスタを使用するということは、駆動力が高いトランジスタを使用するということで実現でき、ゲート長を小さくしたり、ゲート幅を大きくしたりすることで実現できる。
　画素表示部１１内の全ての画素１２ＢのＳＭ１２４に対してＳＭ１２３に記憶されていた１ビットのデータが一斉に書き込まれると、トリガパルス線trigのトリガパルスが“Ｌ”レベルとなり、スイッチ３１４ａ及び３１４ｂがそれぞれオフとなる。このため、ＳＭ１２４は書き込んだ１ビットのデータを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極４０１の電位を上記保持データに応じた電位に固定することができる。
　ＳＭ１２４に書き込まれるデータは、図５におけるチャート５０２に示した１サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Ｖcomも、図５におけるチャート５０３に示したように、上記の書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わる。そのため、第２の実施の形態の画素１２Ｂを用いた液晶表示装置によれば、第１の実施の形態の画素１２Ａを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶４０２の焼き付きを防止した表示を行うことができる。更に、第２の実施の形態の画素１２Ｂを用いた液晶表示装置によれば、ＳＭ１２３を構成するインバータ３２３及び３２４と、ＳＭ１２４を構成するインバータ３２５及び３２６の各駆動力と、スイッチ３１３ａ、３１３ｂ、３１４ａ及び３１４ｂを構成する各トランジスタの駆動力ををそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。
　なお、スイッチ３１３ａ、３１３ｂ、３１４ａ及び３１４ｂはＰＭＯＳトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。
　次に、第３の実施の形態による、液晶表示装置の要部である画素について説明する。図９は、第３の実施の形態による、液晶表示装置の要部である画素の回路図を示す。同図中、図７と同一構成部分には同一符号を付し、その説明を省略する。
　図９において、第３の実施の形態の画素１２Ｃは、図１中のレベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在する列データ線ｄ1～ｄnのうちの、任意の１本の列データ線ｄと、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する任意の１本の行走査線ｇとの交差部に設けられた画素である。画素１２Ｃは、第１のスタティックランダムアクセスメモリ（ＳＲＡＭ）２１３と、第２のスタティックランダムアクセスメモリ（ＳＲＡＭ）２１４と、液晶表示素子４００とを含んで構成されている。第１のＳＲＡＭ２１３は、第１のスイッチング部を構成するスイッチ３１５と、第１の信号保持部（ＳＭ）１２５とを含んで構成される。また、第２のＳＲＡＭ２１４は、第２のスイッチング部を構成するスイッチ３１６と、第２の信号保持部（ＳＭ）１２６とを含んで構成される。本実施の形態の画素１２Ｃは、前記画素１２Ｂと同様にＳＲＡＭ２段で構成しているが、ＳＲＡＭ２１３内のＳＭ１２５，ＳＲＡＭ２１４内のＳＭ１２６への書き込みはそれぞれ１スイッチ３１５、３１６で行う点に特徴がある。
　スイッチ３１５は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２５の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。ＳＭ１２５は、一方の出力端子が他方の入力端子に接続された２つのインバータ３２７及び３２８からなる自己保持型メモリである。インバータ３２７は、その入力端子がインバータ３２８の出力端子とスイッチ３１５を構成するＮＭＯＳトランジスタのソースに接続されている。インバータ３２８は、その入力端子がインバータ３２７の出力端子と３１６を構成するＮＭＯＳトランジスタのドレインとに接続されている。インバータ３２７及び３２８は、いずれも図３に示すような公知のＣＭＯＳインバータの構成である。
　また、スイッチ３１６は、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２５の出力端子に接続され、ソースがＳＭ１２６の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。また、ＳＭ１２６は、一方の出力端子が他方の入力端子に接続された２つのインバータ３２９及び３３０からなる自己保持型メモリである。インバータ３２９は、その入力端子がインバータ３３０の出力端子と反射電極４０１とに接続されている。インバータ３３０は、その入力端子がインバータ３２９の出力端子とスイッチ３１６を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータ３２９及び３３０は、インバータ３２７及び３２８と同様にいずれも図３に示すような公知のＣＭＯＳインバータの構成である。
　本実施の形態の画素１２Ｃは、図５のタイミングチャートと共に説明した動作と同様の動作を行う。画素１２Ｃは行走査信号により選択されると、スイッチ３１５がオンとされ、その時列データ線ｄに出力される正転サブフレームデータが、スイッチ３１５によりサンプリングされて画素１２ＣのＳＭ１２５に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＣのＳＭ１２５に正転サブフレームデータの書き込みが行われ、その書き込み動作が終了した後に“Ｈ”レベルのトリガパルスが画像表示部１１を構成する全ての画素１２Ｃに同時に供給される。これにより、全ての画素１２Ｃのスイッチ３１６がオンとされるため、ＳＭ１２５に記憶されている正転サブフレームデータがスイッチ３１６を通してＳＭ１２６に一斉に転送されて保持されると共に、反射電極４０１に印加される。ＳＭ１２６の正転サブフレームデータの保持期間は、次の“Ｈ”のトリガパルスがトリガ線trigに入力されるまでの１サブフレーム期間である。
　続いて、画素表示部１１内の各画素１２Ｃは上記と同様にして行走査信号により行単位で選択されて、各画素毎に直前の正転サブフレームデータと逆論理値の反転サブフレームデータがＳＭ１２５に書き込まれる。画像表示部１１を構成する全ての画素１２ＣのＳＭ１２５への反転サブフレームデータの書き込みが終了すると、“Ｈ”レベルのトリガパルスが画像表示部１１を構成する全ての画素１２Ｃに同時に供給される。これにより、全ての画素１２Ｃのスイッチ３１６がオンとされるため、ＳＭ１２５に記憶されている反転サブフレームデータがスイッチ３１６を通してＳＭ１２６に一斉に転送されて保持されると共に、反射電極４０１に印加される。ＳＭ１２６の反転サブフレームデータの保持期間は、次の“Ｈ”のトリガパルスがトリガ線trigに入力されるまでの１サブフレーム期間である。
　ＳＭ１２５へのデータ書き込みは、上記のように１個のスイッチ３１５からの入力で行われる。この場合、スイッチ３１５から見てＳＭ１２５を構成している入力側のインバータ３２７内のトランジスタは、スイッチ３１５から見てＳＭ１２５を構成している出力側のインバータ３２８内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチ３１５を構成しているＮＭＯＳトランジスタの駆動力は、インバータ３２８を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、前述した画素１２Ａのインバータ３２１及び３２２とスイッチ３１１との駆動力の関係と同様の理由によるので、その説明は省略する。
　また、ＳＭ１２６へのデータ書き込みは１個のスイッチ３１６を通して行われる。この場合、スイッチ３１６から見てＳＭ１２６を構成している入力側のインバータ３２９内のトランジスタは、駆動力が大きいトランジスタを用い、スイッチ３１６から見てＳＭ１２６を構成している出力側のインバータ３３０内のトランジスタは、駆動力の小さいトランジスタを用いている。
　こうすることによって、トリガパルスが”Ｈ”レベルとなってスイッチ３１６がオンした場合において、ＳＭ１２５とＳＭ１２６の記憶データが異なる場合、インバータ３２７の出力データとインバータ３３０の出力データとが衝突することになる。一方、インバータ３２７の駆動力はインバータ３３０の駆動力よりも大きいため、ＳＭ１２５のデータがＳＭ１２６のデータに書き換わることなく、ＳＭ１２６のデータをＳＭ１２５のデータに書き換えることができる。
　更に、スイッチ３１６を構成しているＮＭＯＳトランジスタの駆動力は、インバータ３３０を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、ＳＭ１２６のデータを書き換える場合、特にＳＭ１２６のスイッチ３１６側の入力側の電圧Ｖｂが“Ｌ”レベルで、ＳＭ１２５のデータが“Ｈ”レベルの場合、インバータ３２９が反転する閾値電圧よりも電圧Ｖｂを高くする必要があるからである。
　すなわち、電圧Ｖｂは、インバータ３３０を構成するＮＭＯＳトランジスタの電流とスイッチ３１６の電流との比によって決まる。このとき、スイッチ３１６はＮＭＯＳトランジスタであるため、ＶＤＤ側の電圧はＮＭＯＳトランジスタの閾値Ｖthにより入力されず、“Ｈ”レベルの電圧はＶＤＤからＶth分低い電圧になる。しかも、この電圧ではＮＭＯＳトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、入力スイッチ３１６を導通する電圧Ｖｂが高くなるほど、スイッチ３１６で流す電流は少なくなる。つまり、電圧ＶｂがＳＭ１２６の入力側インバータ３２９が“Ｈ”レベルに反転する閾値電圧以上に達するためには、スイッチ３１６に流れる電流が、インバータ３３０を構成するＮＭＯＳトランジスタを流れる電流より大きい必要がある。この駆動力の比を考慮して、スイッチ３１６のトランジスタサイズと、インバータ３３０を構成するＮＭＯＳトランジスタのトランジスタサイズを決める必要がある。
　全画素１２ＣのＳＭ１２６に対してＳＭ１２５に記憶されていた１ビットのデータが一斉に書き込まれると、トリガパルス線trigのトリガパルスが“Ｌ”レベルとなり、スイッチ３１６がオフとなる。このため、ＳＭ１２６は書き込んだ１ビットのデータを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極４０１の電位を上記保持データに応じた電位に固定することができる。
　ＳＭ１２６に書き込まれるデータは、図５におけるチャート５０２に示した、１サブフレーム毎に切り替わる正転データと反転データである。一方、共通電極電位Ｖcomも、図５におけるチャート５０３に示したように、上記の書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わる。したがって、本第３の実施の形態の画素１２Ｃを用いた液晶表示装置によれば、上記の各実施の形態の画素１２Ａ又は１２Ｂを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶４０２の焼き付きを防止した表示を行うことができる。更に、本第３の実施の形態の画素１２Ｃを用いた液晶表示装置によれば、ＳＭ１２５を構成するインバータ３２７及び３２８と、ＳＭ１２６を構成するインバータ３２９及び３３０の各駆動力と、スイッチ３１５及び３１６を構成する各トランジスタの駆動力をそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。
　なお、スイッチ３１５及び３１６はＰＭＯＳトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。
　なお、本発明は以上の実施の形態に限定されるものではなく、例えば画素電極は反射電極４０１として説明したが、透過電極であってもよい。
　以上のように、本発明に係る液晶表示装置は、高精細の液晶表示装置に有用であり、特に、フルハイビジョンの液晶表示装置に適している。
１０　液晶表示装置
１１　画像表示部
１２、１２Ａ、１２Ｂ、１２Ｃ　画素
１３　タイミングジェネレータ
１４　垂直シフトレジスタ
１５　データラッチ回路
１６　水平ドライバ
１１２　電極
１２１、１２３、１２５　第１の信号保持部（ＳＭ）
１２２　第２の信号保持部（ＤＭ）
１２４、１２６　第２の信号保持部（ＳＭ）　
２０１、２１１～２１４　スタティックランダムアクセスメモリ（ＳＲＡＭ）
２０２　ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
１６１　水平シフトレジスタ
１６２　ラッチ回路
１６３　レベルシフタ／画素ドライバ
３２１、３２２、３２３、３２４、３２７、３２８　インバータ
３０１、４１１、４１２、４１６、４１７　ＮチャネルＭＯＳ型トランジスタ（ＮＭＯＳトランジスタ）
３０２、４１０、４１３、４１４、４１５　ＰチャネルＭＯＳ型トランジスタ（ＰＭＯＳトランジスタ）
４００　液晶表示素子
４０２　液晶
４０１　反射電極
４０３　共通電極
ｄ、ｄ1～ｄn　列データ線
ｇ、ｇ1～ｇm　行走査線
trig　トリガ線
trigｂ　反転トリガパルス用トリガ線
Ｃ１　容量

Claims (6)

  1. 　複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
    　対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
    　映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする第１のスイッチング部と、
    　前記第１のスイッチング部と共にスタティックランダムアクセスメモリを構成しており、前記第１のスイッチング部によりサンプリングされた前記サブフレームデータを記憶する第１の信号保持部と、
    　前記第１の信号保持部に記憶された前記サブフレームデータを出力させる第２のスイッチング部と、
    　前記第２のスイッチング部と共にダイナミックランダムアクセスメモリを構成しており、前記第２のスイッチング部を通して供給される前記第１の信号保持部に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の信号保持部と
    を備え、
    　画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第１の信号保持部に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング部をオンにして、前記第１の信号保持部に記憶された前記サブフレームデータにより前記複数の画素の前記第２の信号保持部の記憶内容を書き換える動作をサブフレーム毎に行う画素制御部を有する
    ことを特徴とする液晶表示装置。
  2. 　前記第２の信号保持部は容量により構成されており、
    　前記第２のスイッチング部は、互いに逆極性の２つの前記トリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されている
    ことを特徴とする請求項１記載の液晶表示装置。
  3. 　前記第１のスイッチング部は１つの第１のトランジスタにより構成され、前記第１の信号保持部は互いの出力端子が他方の入力端子に接続された第１及び第２のインバータから構成されており、
    　前記第１及び第２のインバータのうち、前記第１のトランジスタからみて入力側の前記第１のインバータを構成する第２のトランジスタの駆動力が、前記第１のトランジスタからみて出力側の前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定され、かつ、前記第１のトランジスタの駆動力は前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定されている
    ことを特徴とする請求項１又は２記載の液晶表示装置。
  4. 　前記トランスミッションゲートを構成する２つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、前記多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により前記容量が形成され、前記多層配線層のうち最上層の配線層により前記画素電極が形成されている
    ことを特徴とする請求項２記載の液晶表示装置。
  5. 　２本の列データ線を一組とする複数組の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
    　対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
    　映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための正転サブフレームデータを、一組の前記２本の列データ線のうち一方の列データ線を介してサンプリングする第１のスイッチング部と、
    　前記正転サブフレームデータと逆論理値の関係にある反転サブフレームデータを、一組の前記２本の列データ線のうち他方の列データ線を介してサンプリングする第２のスイッチング部と、
    　前記第１及び第２のスイッチング部によりそれぞれサンプリングされた前記正転サブフレームデータ及び反転サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、前記第１及び第２のスイッチング部と共に第１のスタティックランダムアクセスメモリを構成する第１の信号保持部と、
    　前記第１の信号保持部と前記第１のスイッチング部との接続点から前記正転サブフレームデータを出力させる第３のスイッチング部と、
    　前記第１の信号保持部と前記第２のスイッチング部との接続点から前記反転サブフレームデータを出力させる第４のスイッチング部と、
    　前記第３及び第４のスイッチング部を通して供給される前記第１の信号保持部に記憶された前記正転サブフレームデータ及び反転サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、前記第３及び第４のスイッチング部と共に第２のスタティックランダムアクセスメモリを構成する第２の信号保持部と
    を備え、
    　前記第１及び第２のインバータのうち前記第１のスイッチング部に出力端子が接続された前記第２のインバータの駆動力が、前記第２のスイッチング部に出力端子が接続された前記第１のインバータの駆動力よりも小に設定されると共に、前記第１及び第２のインバータの駆動力は、前記第３及び第４のインバータの駆動力よりも大に設定されており、
    　画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記正転サブフレームデータ及び反転サブフレームデータを前記第１の信号保持部に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第３及び第４のスイッチング部をオンにして、前記第１の信号保持部に記憶された前記正転サブフレームデータ及び反転サブフレームデータにより前記複数の画素の前記第２の信号保持部の記憶内容を書き換える動作をサブフレーム毎に行う画素制御部を有する
    ことを特徴とする液晶表示装置。
  6. 　複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
    　対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
    　映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする１つのトランジスタから構成された第１のスイッチング部と、
    　前記第１のスイッチング部によりサンプリングされた前記サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、前記第１のスイッチング部と共に第１のスタティックランダムアクセスメモリを構成する第１の信号保持部と、
    　前記第１の信号保持部に記憶された前記サブフレームデータを出力させる１つのトランジスタから構成された第２のスイッチング部と、
    　前記第２のスイッチング部を通して供給される前記第１の信号保持部に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、前記第２のスイッチング部と共に第２のスタティックランダムアクセスメモリを構成する第２の信号保持部と
    を備え、
    　前記第１及び第２のインバータのうち前記第１のスイッチング部に出力端子が接続された前記第２のインバータの駆動力が、前記第１のインバータの駆動力よりも小に設定されると共に前記第１のスイッチング部を構成するトランジスタの駆動力よりも小に設定され、前記第３及び第４のインバータのうち前記第２のスイッチング部に出力端子が接続された前記第４のインバータの駆動力が、前記第３のインバータの駆動力よりも小に設定されると共に前記第２のスイッチング部を構成するトランジスタの駆動力よりも小に設定され、かつ、前記第１のインバータの駆動力は前記第４のインバータの駆動力よりも大に設定されており、
    　画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第１の信号保持部に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング部をオンにして、前記第１の信号保持部に記憶された前記サブフレームデータにより前記複数の画素の前記第２の信号保持部の記憶内容を書き換える動作をサブフレーム毎に行う画素制御部を有する
    ことを特徴とする液晶表示装置。
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