WO2020196647A1 - 位相変調装置及び位相変調方法 - Google Patents

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circuit
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崇 名古屋
俊輔 井澤
健正 大江
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株式会社Ｊｖｃケンウッド
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    • G09G2300/0426—Layout of electrodes and connections

Definitions

  • the present invention relates to a phase modulation device and a phase modulation method.
  • Patent Document 1 a phase modulation device using LCOS (Liquid Crystal On Silicon) has been proposed.
  • Paragraph [0015] and the like of Patent Document 1 disclose that the voltage applied to each pixel of the LCOS element is controlled to phase-modulate the incident light.
  • JP 2014-056004A Japanese Unexamined Patent Publication No. 2014-56004
  • a liquid crystal material having a high refractive index anisotropy is basically used, but in addition, firstly, the liquid crystal layer is thickened, and secondly.
  • One example is to increase the voltage applied to the liquid crystal.
  • the method of thickening the liquid crystal layer has a demerit that the orientation of the liquid crystal is easily disturbed.
  • the present invention has been made to solve such a conventional problem, and an object of the present invention is to suppress an increase in the thickness of the liquid crystal layer and to supply a voltage supplied from a column data line to a pixel circuit. It is an object of the present invention to provide a phase modulation device and a phase modulation method capable of ensuring a sufficient phase modulation amount even in infrared light by increasing the voltage applied to the liquid crystal without increasing the voltage.
  • the phase modulator according to the aspect of the present invention is a phase modulator for reflecting incident light at a desired angle, and has a plurality of column data lines and a plurality of row scanning lines orthogonal to each other.
  • a plurality of pixel circuits provided at positions where the plurality of column data lines and the plurality of row scanning lines intersect each other, and a plurality of reflective pixels provided corresponding to the plurality of pixel circuits.
  • a liquid crystal that is provided corresponding to each of the plurality of reflective pixels and whose refractive index with respect to incident light changes depending on a drive voltage supplied from the pixel circuit, and a charge pump control unit are provided.
  • the column data line outputs a control voltage that changes in a range up to a predetermined maximum voltage to each of the pixel circuits.
  • the pixel circuit includes a charge pump capable of amplifying the control voltage.
  • the charge pump control unit When the drive voltage supplied to the liquid crystal is equal to or lower than the maximum voltage, the charge pump control unit outputs the control voltage to the liquid crystal without amplifying the control voltage, and when the drive voltage exceeds the maximum voltage. Controls the charge pump to amplify the control voltage and output it to the liquid crystal.
  • the phase modulation method according to the aspect of the present invention is a phase modulation method for reflecting incident light at a desired angle, and a plurality of column data lines orthogonal to each other and a plurality of row scan lines intersect with each other.
  • a control voltage output step that outputs a control voltage that changes within a range up to a predetermined maximum voltage is provided in a plurality of pixel circuits provided at the positions, and a control voltage output step that is provided corresponding to each of the pixel circuits and is provided according to the input voltage.
  • the non-amplified voltage output step of outputting the control voltage to the liquid crystal without amplifying the control voltage and the drive voltage are
  • the charge pump includes an amplification voltage output step of amplifying the control voltage and outputting the control voltage to the liquid crystal.
  • phase modulation device and the phase modulation method according to the aspect of the present invention it is possible to set a large amount of phase modulation of reflected light without increasing the control voltage supplied from the column data line to the pixel circuit. It is possible to suppress the thicknessing of the liquid crystal layer for securing the phase modulation amount and the disorder of the liquid crystal orientation due to the thickening of the liquid crystal layer.
  • FIG. 1 is a plan view showing a configuration of a phase modulation device according to each embodiment.
  • FIG. 2 is a side sectional view showing the configuration of the phase modulation device according to each embodiment.
  • FIG. 3 is a circuit diagram of the phase modulation apparatus according to the first embodiment and the second embodiment.
  • FIG. 4 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation apparatus according to the first embodiment and the third embodiment.
  • FIG. 5 is an explanatory diagram showing the direction of the reflected light reflected by each pixel circuit provided in the phase modulation device according to each embodiment, where sa1 is the case where the charge pump is off and sb1 is the case where the charge pump is on. Shown.
  • FIG. 1 is a plan view showing a configuration of a phase modulation device according to each embodiment.
  • FIG. 2 is a side sectional view showing the configuration of the phase modulation device according to each embodiment.
  • FIG. 3 is a circuit diagram of the phase modulation apparatus according to the first
  • FIG. 6A is a graph showing each pixel circuit arranged in a matrix
  • FIG. 6B is a graph showing a drive voltage supplied to the liquid crystal from each pixel circuit
  • FIG. 7A is a graph showing the relationship between the gradation set in the liquid crystal and the control voltage supplied to the pixel circuit in the phase modulation apparatus according to the first embodiment, the fourth embodiment, the sixth embodiment, and the eighth embodiment.
  • FIG. 7B is a graph showing the relationship between the gradation set in the liquid crystal and the drive voltage supplied to the liquid crystal in the phase modulation apparatus according to the first embodiment, the fourth embodiment, the sixth embodiment, and the eighth embodiment. Is.
  • FIG. 7A is a graph showing the relationship between the gradation set in the liquid crystal and the control voltage supplied to the pixel circuit in the phase modulation apparatus according to the first embodiment, the fourth embodiment, the sixth embodiment, and the eighth embodiment. Is.
  • FIG. 7B is a graph showing the relationship between the gradation set in the liquid crystal and the drive voltage supplied to the liquid
  • FIG. 8 is a timing chart showing the operation of the second transistor Q2 and the switches S1 to S4 provided in each pixel circuit of the phase modulation apparatus according to the first embodiment.
  • FIG. 9 is an explanatory diagram showing a modified example of the pixel circuit provided in the phase modulation circuit according to the first embodiment and the third embodiment.
  • FIG. 10 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation device according to the second embodiment.
  • FIG. 11A is a graph showing the relationship between the gradation set in the liquid crystal and the control voltage supplied to the pixel circuit in the phase modulation apparatus according to the second embodiment and the third embodiment.
  • FIG. 11B is a graph showing the relationship between the gradation set on the liquid crystal and the drive voltage supplied to the liquid crystal in the phase modulation apparatus according to the second embodiment and the third embodiment.
  • FIG. 12 is a timing chart showing the operation of transistors Q1, Q2, Q3, and switches S1 to S4 provided in each pixel circuit of the phase modulation apparatus according to the second embodiment.
  • FIG. 13 is an explanatory diagram showing a modified example of the pixel circuit provided in the phase modulation circuit according to the second embodiment.
  • FIG. 14 is a circuit diagram of the phase modulation device according to the third embodiment.
  • FIG. 15 is a timing chart showing the operation of the second transistor Q2 and the switches S1 to S4 provided in each pixel circuit of the phase modulation apparatus according to the third embodiment.
  • FIG. 16 is a circuit diagram of the phase modulation apparatus according to the fourth embodiment and the sixth embodiment.
  • FIG. 17 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation device according to the fourth embodiment.
  • FIG. 18A shows the second transistors Q2 provided in each pixel circuit, the switches S1 to S4, and the first changeover switch S6 when the charge pump is not operated in the phase modulation apparatus according to the fourth embodiment and the sixth embodiment.
  • It is a timing chart which shows the operation of the 2nd changeover switch S5.
  • FIG. 18B shows the second transistors Q2 provided in each pixel circuit, the switches S1 to S4, and the first changeover switch S6 when the charge pump is operated in the phase modulation apparatus according to the fourth embodiment and the sixth embodiment.
  • FIG. 19 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation device according to the fifth embodiment.
  • FIG. 20A shows the second transistors Q2 provided in each pixel circuit, the switches S1 to S4, and the first changeover switch S6 when the charge pump is not operated in the phase modulation apparatus according to the fifth embodiment and the seventh embodiment.
  • FIG. 20B shows the second transistors Q2 provided in each pixel circuit, the switches S1 to S4, and the first changeover switch S6 when the charge pump is operated in the phase modulation apparatus according to the fifth embodiment and the seventh embodiment. It is a timing chart which shows the operation of.
  • FIG. 20A shows the second transistors Q2 provided in each pixel circuit, the switches S1 to S4, and the first changeover switch S6 when the charge pump is operated in the phase modulation apparatus according to the fifth embodiment and the seventh embodiment.
  • FIG. 20B shows the second transistors Q2 provided in each pixel circuit, the switches S1 to S4, and the first changeover switch S6 when the charge pump is
  • FIG. 21 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation device according to the sixth embodiment.
  • 22A (a) is a circuit diagram when the well of the source follower Q4 of FIG. 21 is connected to the ground
  • FIG. 22A (b) is a graph showing the relationship between Vin and Vout of FIG. 22A (a).
  • .. 22B (a) is a circuit diagram when the well and the source of the source follower Q4 of FIG. 21 are connected
  • FIG. 22B (b) is a graph showing the relationship between Vin and Vout of FIG. 22B (a).
  • .. FIG. 23 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation device according to the seventh embodiment.
  • FIG. 24 is a circuit diagram of the phase modulation device according to the eighth embodiment.
  • FIG. 25 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation device according to the eighth embodiment.
  • FIG. 26A is a timing chart showing an on / off state of each of the switches S1 to S4 when the control voltage is not amplified by the charge pump in the phase modulation apparatus according to the eighth embodiment.
  • FIG. 26B is a timing chart showing an on / off state of each of the switches S1 to S4 when the control voltage is amplified by the charge pump in the phase modulation apparatus according to the eighth embodiment.
  • FIG. 27 is a circuit diagram of the phase modulation device according to the ninth embodiment.
  • FIG. 28 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation device according to the ninth embodiment.
  • FIG. 29 is a graph showing the relationship between the gradation set in the liquid crystal, the lamp waveform voltage, and the drive voltage supplied to the liquid crystal in the phase modulation apparatus according to the ninth embodiment.
  • FIG. 30A is a graph showing the relationship between the gradation set in the liquid crystal, the control voltage supplied to the pixel circuit, and the drive voltage supplied to the liquid crystal in the phase modulation apparatus according to the ninth embodiment.
  • FIG. 30B is a graph showing the relationship between the gradation set in the liquid crystal, the control voltage supplied to the pixel circuit, and the drive voltage supplied to the liquid crystal in the phase modulation apparatus according to the ninth embodiment.
  • FIG. 29 is a graph showing the relationship between the gradation set in the liquid crystal, the lamp waveform voltage, and the drive voltage supplied to the liquid crystal in the phase modulation apparatus according to the ninth embodiment.
  • FIG. 30A is a graph showing the relationship between
  • FIG. 31 is an explanatory diagram showing a first modification of the pixel circuit provided in the phase modulation circuit according to the ninth embodiment.
  • FIG. 32A shows an example of supplying a monotonically increasing lamp voltage to the pixel circuit according to the second modification of the phase modulation apparatus according to the ninth embodiment.
  • FIG. 32B shows an example of supplying a monotonically decreasing lamp voltage to the pixel circuit according to the second modification of the phase modulation apparatus according to the ninth embodiment.
  • FIG. 33 is a circuit diagram of the phase modulation device according to the tenth embodiment.
  • FIG. 34 is a circuit diagram showing a configuration of each pixel circuit provided in the phase modulation device according to the tenth embodiment.
  • FIG. 35 is a graph showing the relationship between the number of data bits of a digital signal and the number and width of pulses in the phase modulation apparatus according to the tenth embodiment.
  • FIG. 36 is a timing chart showing the operation of the second transistor Q2 provided in each pixel circuit of the phase modulation apparatus according to the tenth embodiment, and the switches S1 to S4.
  • FIG. 37 is an explanatory diagram showing a configuration of each pixel circuit provided in the phase modulation circuit according to the modified example of the tenth embodiment.
  • FIG. 1 is a plan view of the phase modulation device according to each embodiment (here, the first embodiment), and FIG. 2 is a side direction of the phase modulation device according to each embodiment (here, the first embodiment). It is a cross-sectional view of.
  • the phase modulation apparatus 101 according to each embodiment is an LCOS (Liquid Crystal) including a reflective substrate 11, a liquid crystal layer 12, and an opposing substrate 13. On Silicon) It has a panel structure. Then, the light incident from the opposite substrate 13 side (direction of arrow Y1 in FIG. 2) is reflected and separated into a plurality of reflected lights having different phases.
  • the surface of the reflective substrate 11 and the opposing substrate 13 on the side where the light is incident is referred to as a “light incident surface”.
  • a plurality of reflective pixels formed of a metal that reflects light (for example, aluminum) are provided on the light incident surface of the reflective substrate 11, and a pixel circuit is provided for each reflective pixel.
  • a plurality of pixel circuits 21 are arranged in the horizontal direction and the vertical direction, respectively, as will be described later in FIG. Each pixel circuit 21 operates under the control of the control circuit 22.
  • the facing substrate 13 is arranged in parallel with the light incident surface side of the reflective substrate 11 at regular intervals, and is formed of a transparent member (for example, a transparent glass material). That is, the opposed substrate 13 has a function as a transparent substrate. Further, the facing substrate 13 is provided with a transparent electrode. Therefore, the light incident from the light incident surface side of the opposed substrate 13 passes through the transparent member and the transparent electrode and is incident on the liquid crystal layer 12 and the reflective substrate 11.
  • a transparent member for example, a transparent glass material
  • the liquid crystal layer 12 is arranged in a space sandwiched between the reflective substrate 11 and the opposing substrate 13, and the periphery thereof is sealed with a sealing material 14. Further, for convenience of the following description, the liquid crystal layer 12 is considered to be a liquid crystal 42 (see FIG. 4 described later) divided on each reflective pixel (that is, each pixel circuit 21).
  • the liquid crystal 42 has a pixel electrode having light reflectivity (q1 shown in FIG. 4 described later, that is, a reflective pixel) and a common electrode (q2 shown in FIG. 4 described later, that is, a transparent electrode) arranged so as to be separated from the pixel electrode. ) Is filled and sealed. Then, a voltage output from the pixel circuit 21 (hereinafter referred to as “driving voltage”) is supplied to the pixel electrode q1, and a preset common electrode voltage is supplied to the common electrode q2.
  • driving voltage a voltage output from the pixel circuit 21
  • the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is determined by the potential difference between the drive voltage applied by each pixel circuit 21 and the common electrode voltage applied to the common electrode q2. It can be changed every 42 or every predetermined number of groups, and the incident light incident from the light incident surface side of the opposing substrate 13 can be reflected in a desired direction.
  • the speed of incident light incident therein can be adjusted. Due to the difference, the incident light bends and travels, and reflected light at a certain angle can be obtained.
  • the control circuit 22 includes a plurality of (m columns, n rows) pixel circuits 21 arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, and a charge pump control unit 25. ing. Then, the control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21, and applies a drive voltage to the liquid crystal 42 from each pixel circuit 21. Therefore, the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is controlled to be a desired value.
  • a plurality of pixel circuits 21 are formed in a matrix at each intersection (intersection position) of m column data lines (D1 to Dm) orthogonal to each other and n row scanning lines (G1 to Gn). ⁇ n) are arranged.
  • the plurality of pixel circuits 21 are all configured in the same manner.
  • a drive line (L1 to Ln) and a control line (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn).
  • the drive lines (L1 to Ln) and control lines (K1 to Kn) are connected to the charge pump control unit 25.
  • the drive lines (L1 to Ln) are wirings for transmitting control signals for switching on / off of the second transistor Q2 (short-circuit switch; see FIG. 4) provided in each pixel circuit 21.
  • the control lines (K1 to Kn) are wirings for transmitting control signals for switching on / off of switches S1 to S4 (see FIG. 4) provided in each pixel circuit 21.
  • a plurality of control lines (K1 to Kn) are provided (two of K1-1 and K1-2 in FIG. 4), but one control line is provided in FIG. It is shown simply by K1.
  • the column data lines (D1 to Dm) are wirings for supplying an analog voltage (hereinafter referred to as "control voltage") output from the voltage supply line X1 to each pixel circuit 21.
  • the row scanning lines (G1 to Gn) are wirings for outputting a row selection signal (scanning signal) to each pixel circuit 21.
  • FIG. 4 is a circuit diagram showing a detailed configuration of the pixel circuit 21.
  • the configuration of the pixel circuit 21 (referred to as the pixel circuit 21a) arranged at the intersection of the column data line D1 and the row scanning line G1 shown in FIG. 3 will be described.
  • the pixel circuit 21a includes a first transistor Q1, a second transistor Q2, a charge pump 31, and an output capacitor C2.
  • the first transistor Q1 is a switching transistor, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the first transistor Q1 is connected to the column data line D1, and the second terminal (for example, source) is connected to the input terminal p1 of the charge pump 31.
  • the control terminal (for example, the gate) of the first transistor Q1 is connected to the row scanning line G1. Therefore, when the row scanning line G1 is selected and the control voltage is input from the column data line D1, this control voltage is supplied to the input terminal p1 of the charge pump 31.
  • the second transistor Q2 is also a switching transistor like the first transistor Q1 described above, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the second transistor Q2 is connected to the input terminal p1 of the charge pump 31, and the second terminal (for example, the source) is connected to the output terminal p2 of the charge pump 31.
  • control terminal (for example, the gate) of the second transistor Q2 is connected to the drive line L1. Therefore, when an "H" level voltage is supplied to the drive line L1, the second transistor Q2 is turned on, the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited, and the function of the charge pump 31 is stopped. be able to. On the contrary, when a voltage of "L" level is supplied to the drive line L1, the second transistor Q2 is turned off, the input terminal p1 and the output terminal p2 of the charge pump 31 are opened, and the charge pump 31 is operated. Can be made to.
  • the second transistor Q2 has a function as a short-circuit switch that short-circuits the input terminal p1 for supplying the control voltage to the charge pump 31 and the output terminal p2 for outputting the drive voltage from the charge pump 31 to the liquid crystal 42. There is. Then, when the drive voltage for setting the liquid crystal 42 to a desired refractive index is equal to or less than the maximum voltage VLC supplied from the column data line D1, the charge pump control unit 25 (see FIG. 3) controls the second. The two transistors Q2 are short-circuited, and the control voltage is not amplified by the charge pump 31. When the drive voltage exceeds the maximum voltage VLC, the second transistor Q2 is opened so that the control voltage can be amplified by the charge pump 31.
  • the charge pump 31 includes four switches S1 to S4 and a first capacitor C1 for accumulating electric charges, and amplifies the control voltage supplied to the input terminal p1 and outputs the control voltage to the output terminal p2.
  • the first switch S1 and the third switch S3 are connected in series with each other, the end on the first switch S1 side is connected to the input terminal p1, and the end on the third switch S3 side is connected to the output terminal p2. Further, the second switch S2 and the fourth switch S4 are connected in series with each other, the end on the second switch S2 side is connected to the input terminal p1, and the end on the fourth switch S4 side is connected to the ground.
  • a first capacitor C1 is provided between the connection point between the first switch S1 and the third switch S3 and the connection point between the second switch S2 and the fourth switch S4. That is, one end of the first capacitor C1 is connected to the first switch S1 and the third switch S3, and the other end of the first capacitor C1 is connected to the second switch S2 and the fourth switch S4.
  • the output terminal p2 is connected to the ground via the output capacitor C2, and further connected to the pixel electrode q1 of the liquid crystal 42. Further, as described above, the common electrode q2 of the liquid crystal 42 is a transparent electrode provided on the transparent glass. A common electrode voltage is applied to the transparent electrode.
  • the first control line K1-1 is connected to the first switch S1 and the fourth switch S4, and the second control line K1-2 is connected to the second switch S2 and the third switch S3. Then, the on / off of the switches S1 to S4 is controlled by the control signals supplied from the control lines K1-1 and K1-2.
  • FIG. 4 shows a configuration in which two control lines K1-1 and K1-2 are provided, a control line (four control lines) may be provided for each of the switches S1 to S4.
  • the liquid crystal 42 is driven according to the potential difference between the drive voltage given to the pixel electrode q1 from the pixel circuit 21 and the common electrode voltage given to the common electrode q2. Therefore, the incident light incident on the liquid crystal 42 is phase-modulated according to the potential difference between the drive voltage and the common electrode voltage, and is reflected.
  • FIG. 5 is an explanatory diagram schematically showing the angles of the incident light incident on the reflected pixel 20 corresponding to the pixel circuit 21 provided on the reflective substrate 11 and the reflected light reflected by the reflected pixel 20.
  • reference numeral st indicates incident light incident from a direction orthogonal to the reflection pixel 20 (light incident surface of the reflection substrate 11) provided for each pixel circuit 21, and reference numeral sa1 indicates an angle ⁇ a at the reflection pixel 20.
  • the reflected light reflected by is indicated by, and the reference numeral sb1 indicates the reflected light reflected at the angle ⁇ b.
  • phase plane of the incident light st (the plane whose normal direction is the incident light st) is r1
  • the phase plane of the reflected light sa1 is ra1
  • the same phase plane of the reflected light sb1 is rb1.
  • the liquid crystal 42 receives a drive voltage applied to the liquid crystal 42 by the pixel circuit 21.
  • the refractive index of is changed.
  • the maximum of the conventional drive voltage is the voltage Va
  • the reflection angle of the reflected light sa1 obtained when the voltage is gradually changed from the minimum voltage Vmin to the voltage Va in continuous pixels is ⁇ a.
  • the maximum drive voltage is Vb (Vb> Va)
  • the reflected light sb1 reflected at a larger reflection angle ⁇ b can be obtained.
  • the liquid crystal on the pixel obtains a large refractive index nmax, for example, and the liquid crystal on the pixel to which the maximum voltage Va is applied changes to, for example, a small refractive index na. Since the light incident on the liquid crystal having the refractive index na travels faster than the light incident on the liquid crystal having the refractive index nmax, the reflected light is emitted by bending at an angle ⁇ a. On the other hand, since the liquid crystal on the pixel to which the voltage Vb is applied has a refractive index nb smaller than na, the incident light travels even faster. Therefore, the reflected light is emitted at a larger angle of ⁇ b.
  • the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26 and a switch circuit 27 including switches SW1 to SWm.
  • the shift register circuit 26 inputs a horizontal synchronization signal (HST) and a clock signal for horizontal scanning (HCK1, HCK2).
  • the shift register circuit 26 sequentially shifts the clock signals based on the horizontal synchronization signal and the clock signal for horizontal scanning, and outputs a switching signal (referred to as “SD1 to SDm”) to the switch circuit 27. It is generated in a cycle of one horizontal scanning period.
  • the switch circuit 27 includes m switches SW1 to SWm for switching on / off of each column data line (D1 to Dm). Further, each switch SW1 to SWm is controlled to an on state or an off state based on the switching signal (SD1 to SDm) output from the shift register circuit 26.
  • the switches SW1 to SWm are provided corresponding to the column data lines (D1 to Dm), and the control voltage "d" corresponding to each column data line is sequentially input.
  • the switches SW1 to SWm selectively apply the control voltage corresponding to each column data line (D1 to Dm) to the column data line.
  • the switch SW1 is turned on when the switching signal SD1 is at a high level, selects a control voltage corresponding to the column data line D1, and outputs the selected control voltage to the column data line D1.
  • the control voltage "d” supplied from the voltage supply line X1 to each column data line (D1 to Dm) is an analog voltage from “0” (minimum voltage) to "VLC” (maximum voltage).
  • a double voltage (2 ⁇ VLC) which is twice the maximum voltage VLC, is set, and k gradation is further within the range of the voltage “0” to the double voltage “2 ⁇ VLC”. (However, k is an integer of 3 or more).
  • the control voltage (voltage in the range of 0 to VLC) supplied from the column data line is the voltage of the k gradation (range of 0 to 2 ⁇ VLC) described above. It is controlled to be (voltage).
  • FIG. 7A is a graph in which the horizontal axis shows the above-mentioned k gradation (5 gradations in this example), and the vertical axis shows the control voltage supplied from the voltage supply line X1 to the pixel circuit 21 via the column data line. is there.
  • Graph R1 shown in FIG. 7A shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or less
  • graph R2 shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or more. It shows.
  • the graphs R1 and R2 show an example in which the voltage changes linearly, the change is not limited to this, and any change may be any monotonically increasing in the range of 0 to VLC.
  • the above-mentioned double voltage (2 ⁇ VLC) is divided into five equal parts and the gradations 1 to 1 to Set 5. Therefore, the double voltage (2 ⁇ VLC) is divided into five equal parts, and the gradation 1 is (1/5) ⁇ 2 ⁇ VLC voltage, and the gradation 2 is (2/5) ⁇ 2 ⁇ VLC voltage, gradation.
  • the control voltage is (3/5) x 2 x VLC voltage as 3, the (4/5) x 2 x VLC voltage as the gradation 4, and the (5/5) x 2 x VLC voltage as the gradation 5. It suffices if it is supplied to the pixel circuit 21.
  • the control voltage corresponding to the gradations 3 to 5 exceeds the maximum voltage VLC, the control voltage corresponding to the gradations 3 to 5 can be supplied to the pixel circuit 21 from the voltage supply line X1 shown in FIG. Can not.
  • the charge pump 31 amplifies the voltage twice. That is, the control voltage of (3/5) ⁇ VLC as the gradation 3, (4/5) ⁇ VLC as the gradation 4, and VLC as the gradation 5 is output, and the charge pump provided in each pixel circuit 21 is provided. It is amplified twice by 31 and output to the liquid crystal 42.
  • control voltage for obtaining the desired gradation is equal to or less than the maximum voltage VLC (in the case of gradations 1 and 2), as shown in the graph R1 of FIG. 7A, the control voltage is driven without being amplified. It is output to the liquid crystal 42 as a voltage.
  • the charge pump control unit 25 among a plurality of preset gradations in a range up to a voltage (double voltage) larger than the maximum voltage (VLC), the voltage corresponding to any gradation is the maximum voltage ( VLC) In the following cases, the control voltage is output to the liquid crystal 42 without being amplified. On the other hand, when the voltage corresponding to an arbitrary gradation exceeds the maximum voltage (VLC) among the plurality of gradations, the charge pump 31 amplifies the control voltage and controls the liquid crystal 42 to output the control voltage.
  • the pixel circuit 21 has k gradation (5 in the above example).
  • a drive signal corresponding to the gradation) can be generated and supplied to the liquid crystal 42. That is, as shown in the graph R3 of FIG. 7B, it is possible to output the driving voltage of the gradations 1 to 5 obtained by dividing the double voltage (2 ⁇ VLC) into five equal parts to the liquid crystal 42.
  • row scanning lines (G1 to Gn) are connected to the vertical scanning circuit 24.
  • the vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and a clock signal for vertical scanning (VCK1, VCK2).
  • VST vertical synchronization signal
  • VCK1, VCK2 clock signal for vertical scanning
  • the vertical scanning circuit 24 sequentially supplies a row selection signal (scanning signal) from the row scanning line G1 to the row scanning line Gn based on the vertical synchronization signal and the clock signal for vertical scanning in a cycle of one horizontal scanning period. ..
  • the charge pump control unit 25 outputs a drive signal to each drive line (L1 to Ln) shown in FIG. Specifically, of a plurality of gradations (for example, gradations 1 to 5) set within a range up to a voltage (2 ⁇ VLC) larger than the maximum voltage (VLC), any gradation (for example, gradation 1 to gradation 5) For example, when the voltage corresponding to the gradation 1) is equal to or less than the maximum voltage (VLC), an "H" level signal is output to the drive line. Further, when the voltage corresponding to an arbitrary gradation (for example, gradation 3) exceeds the maximum voltage (VLC) among the plurality of gradations, an "L" level signal is output to the drive line.
  • a plurality of gradations for example, gradations 1 to 5
  • any gradation for example, gradation 1 to gradation 5
  • VLC maximum voltage
  • VLC maximum voltage
  • the charge pump control unit 25 does not drive the charge pump 31 when an "H” level signal is supplied to the drive line, and the charge pump does not drive the charge pump 31 when an "L” level signal is supplied to the drive line. It is controlled to drive 31. The operation of the charge pump 31 will be described below.
  • the charge pump control unit 25 sends a control signal for controlling on / off of the switches S1 to S4 shown in FIG. 4 to the control lines K1 (K1-1, K1-2). Output to. Specifically, in the case of driving the charge pump 31, when the control voltage is supplied from the column data line D1, the first switch S1 and the fourth switch S4 are first turned on, and the second switch S2 and the third switch S3 are turned on. Is turned off.
  • the control voltage supplied from the column data line D1 is stored in the first capacitor C1.
  • the first switch S1 and the fourth switch S4 are turned off, and the second switch S2 and the third switch S3 are turned on.
  • the control voltage supplied from the column data line D1 and the voltage stored in the first capacitor C1 are added, and the added voltage is stored in the output capacitor C2. Therefore, a voltage that is twice the control voltage supplied from the column data line D1 is accumulated in the output capacitor C2 and is output to the pixel electrode q1.
  • a block composed of some pixel circuits among the (n ⁇ m) pixel circuits 21 provided in FIG. 3 is set.
  • a block composed of a pixel circuit 21 5 rows ⁇ 6 columns
  • a suffix “-nm” is added to identify the rows (n) and columns (m) of each pixel circuit 21. Therefore, the 1-row, 1-column pixel circuits shown in FIG. 6A are 21-11, and the 1-row, 5-row, and 6-column pixel circuits are 21-56.
  • the same voltage is supplied to the six pixel circuits 21-11 to 21-16 in the same row.
  • the pixel circuits 21-11 to 21-16 are supplied with a control voltage corresponding to gradation 1 among gradations 1 to 5.
  • the gradation is set so as to gradually increase from the top to the bottom in the figure, and the control voltage corresponding to the gradation 5 is supplied to the pixel circuits 21-51 to 21-56 in the lowermost stage.
  • the drive voltage supplied to each liquid crystal 42 corresponds to the gradation 1 to the gradation 5. It is set to change in stages. Therefore, the six pixel circuits 21 can be grouped into one group, and the reflectance can be changed in five ways, and thus the reflected light phase-modulated in five ways can be obtained.
  • FIG. 7B is a graph showing the relationship between the gradation set in five stages and the drive voltage supplied to the liquid crystal 42. Further, as shown in FIG. 6A, an example of having each pixel circuit 21 arranged in a 6 ⁇ 5 matrix and reflection pixels corresponding to each pixel circuit 21 will be described below.
  • a voltage of gradation 1 "(1/5) x 2 x VLC” is supplied to the pixel circuits 21-11 to 21-16 in the second row, and gradation 2 is supplied to the pixel circuits 21-21 to 21-26 in the second row.
  • Voltage "(2/5) x 2 x VLC” is supplied.
  • a voltage of gradation 3 is supplied to the pixel circuits 21-31 to 21-36 on the third line.
  • the voltage supplied to the pixel circuit is "(3/5) x 2 x VLC", which exceeds the maximum voltage VLC. Therefore, as shown in FIG. 7A, "(3/5) x VLC", which is half the above voltage, is output as a control voltage, and this voltage is doubled by the charge pump 31 to "((3/5) x VLC”. A voltage of "3/5) x 2 x VLC" is generated to obtain a voltage of gradation 3.
  • the charge pump 31 When the pixel circuit 21a is set to the above-mentioned gradation 1 and gradation 2, the charge pump 31 is not operated. In this case, as shown at times t0 to t1 in FIG. 8, the charge pump control unit 25 outputs an H level signal to the drive line L1. Further, the switches S1 to S4 of the charge pump 31 are all controlled to be turned off. As a result, the second transistor Q2 shown in FIG. 4 is turned on, and the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited. Therefore, the control voltage supplied from the column data line D1 is amplified by the charge pump 31. It is output to the liquid crystal 42 without being generated. Therefore, as shown by the reference numeral z1 in FIG. 7B, a voltage of "(1/5) x 2 x VLC" can be supplied to the liquid crystal.
  • the charge pump 31 is not operated in the same manner, and as shown by the reference numeral z2 in FIG. 7B, the control voltage supplied from the column data line D1 is not amplified. Output. As a result, a voltage of "(2/5) x 2 x VLC" can be applied to the liquid crystal.
  • the column data line D1 has a voltage “(2/5) ⁇ VLC” which is half of the voltage “(2/5) ⁇ 2 ⁇ VLC” corresponding to the gradation 3. Is output as the control voltage. Further, this control voltage is doubled by the charge pump 31.
  • the charge pump control unit 25 switches the signal supplied to the drive line L1 from the H level to the L level. As a result, the second transistor Q2 is turned off. Further, at time t1, the charge pump control unit 25 controls a control signal that turns on the first switch S1 and the fourth switch S4 shown in FIG. 4 and turns off the second switch S2 and the third switch S3. Output to line K1 (K1-1, K1-2).
  • the control voltage "(3/5) x VLC” is accumulated in the first capacitor C1. Then, at time t2, the first switch S1 and the fourth switch S4 are turned off, and at time t3, the second switch S2 and the third switch S3 are turned on. As a result, a voltage "(3/5) x 2 x VLC” that is twice the control voltage is accumulated in the output capacitor C2. Therefore, as shown by the reference numeral z3 in FIG. 7B, the driving voltage “(3/5) ⁇ 2 ⁇ VLC” of the gradation 3 can be supplied to the liquid crystal 42.
  • the liquid crystal is driven by “(4/5) ⁇ 2 ⁇ VLC” as shown by the reference numeral z4 in FIG. 7B. A voltage can be supplied.
  • the charge pump 31 can be operated in the same manner to supply a driving voltage of “2 ⁇ VLC” to the liquid crystal as shown by the reference numeral z5 in FIG. 7B. it can.
  • each pixel circuit 21 is provided with a charge pump 31. Then, in the case of setting an arbitrary gradation among a plurality of preset gradations in the range from "0" to twice the maximum voltage (2 x VLC), the arbitrary gradation is supported. When the voltage is equal to or less than the maximum voltage (VLC), the control voltage supplied to the pixel circuit 21 from the column data line is output to the liquid crystal 42 without being amplified.
  • VLC maximum voltage
  • the charge pump 31 amplifies the control voltage and controls the output to the liquid crystal 42.
  • the liquid crystal 42 is driven in the range of the voltage (2 ⁇ VLC) which is twice that. It is possible to set the drive voltage of. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, the increase in the thickness of the liquid crystal layer 12 can be suppressed, and the accuracy of phase modulation can be improved.
  • the gradation can be set in a wide voltage range without increasing the maximum voltage VLC of the control voltage supplied to the pixel circuit 21, it is not necessary to increase the withstand voltage of each component constituting the control circuit 22, and the device can be downsized. , It is possible to reduce the weight.
  • the desired drive voltage can be obtained by a simple process of amplifying the control voltage twice. It can be obtained and the circuit configuration can be simplified.
  • the refractive index of the liquid crystal 42 is set to change toward one of the directions orthogonal to each other, that is, the column direction and the row direction shown in FIG. 3, and the other direction.
  • Drive lines (L1 to Ln) for switching on / off of the charge pump are arranged in the. Therefore, it is possible to prevent the orientation of the liquid crystal from being disturbed due to a change in the refractive index.
  • the drive voltage range is set to twice the maximum voltage (2 ⁇ VLC), but the drive voltage range is not limited to this and should be larger than the maximum voltage VLC. Just do it.
  • FIG. 9 is a circuit diagram showing the configuration of the pixel circuit 21'according to the modified example of the first embodiment.
  • the drive line L1 is arranged in the vertical direction. Therefore, the charge pump circuit can be turned ON or OFF in the vertical direction of each pixel circuit 21'arranged in a matrix. Therefore, the direction in which the refractive index changes is the lateral direction.
  • the magnitude of the refractive index of the liquid crystal 42 changes in the vertical direction
  • the first embodiment shown in FIG. 9 has a configuration in which the magnitude of the refractive index changes.
  • the refractive index of the liquid crystal 42 is set to change in the lateral direction.
  • the control circuit 22 includes a plurality of (m columns, n rows) pixel circuits 21 arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, and a charge pump control unit 25. ing. Then, the control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21, and applies a drive voltage to the liquid crystal 42 from each pixel circuit 21. Therefore, the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is controlled to be a desired value.
  • a plurality of pixel circuits 21 are formed in a matrix at each intersection (intersection position) of m column data lines (D1 to Dm) orthogonal to each other and n row scanning lines (G1 to Gn). ⁇ n) are arranged.
  • the plurality of pixel circuits 21 are all configured in the same manner.
  • a drive line (L1 to Ln) and a control line (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn).
  • the drive lines (L1 to Ln) and control lines (K1 to Kn) are connected to the charge pump control unit 25.
  • the drive lines (L1 to Ln) are electric wires for transmitting a control signal for switching on / off of the second transistor Q2 (short-circuit switch; see FIG. 11) provided in each pixel circuit 21.
  • the control lines (K1 to Kn) are a control signal for switching on / off of switches S1 to S4 (see FIG. 10) provided in each pixel circuit 21, and on / off of the third transistor Q3. It is a wiring that transmits a control signal for switching.
  • a plurality of control lines (K1 to Kn) are provided (three lines K1-1, K1-2, and K1-3 in the figure), but in FIG. It is shown simply by one control line K1.
  • the column data lines (D1 to Dm) are wirings for supplying an analog voltage (hereinafter referred to as "control voltage") output from the voltage supply line X1 to each pixel circuit 21.
  • FIG. 10 is a circuit diagram showing a detailed configuration of the pixel circuit 21.
  • the configuration of the pixel circuit 21 (referred to as the pixel circuit 21a) arranged at the intersection of the column data line D1 and the row scanning line G1 shown in FIG. 3 will be described.
  • the pixel circuit 21a includes a first transistor Q1, a second transistor Q2, a third transistor Q3, a charge pump 31, and an output capacitor C2.
  • the first transistor Q1 is a switching transistor, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the first transistor Q1 is connected to the column data line D1, and the second terminal (for example, source) is connected to the input terminal p1 of the charge pump 31.
  • the control terminal (for example, the gate) of the first transistor Q1 is connected to the row scanning line G1. Therefore, when the row scanning line G1 is selected and the control voltage is input from the column data line D1, this control voltage is supplied to the input terminal p1 of the charge pump 31.
  • the second transistor Q2 is also a switching transistor like the first transistor Q1 described above, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the second transistor Q2 is connected to the input terminal p1 of the charge pump 31, and the second terminal (for example, the source) is connected to the output terminal p2 of the charge pump 31.
  • control terminal (for example, the gate) of the second transistor Q2 is connected to the drive line L1. Therefore, when an "H" level voltage is supplied to the drive line L1, the second transistor Q2 is turned on, the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited, and the function of the charge pump 31 is stopped. be able to. On the contrary, when a voltage of "L" level is supplied to the drive line L1, the second transistor Q2 is turned off, the input terminal p1 and the output terminal p2 of the charge pump 31 are opened, and the charge pump 31 is operated. Can be made to.
  • the second transistor Q2 has a function as a short-circuit switch that short-circuits the input terminal p1 for supplying the control voltage to the charge pump 31 and the output terminal p2 for outputting the drive voltage from the charge pump 31 to the liquid crystal 42.
  • the charge pump control unit 25 controls the second.
  • the two transistors Q2 are short-circuited and the drive voltage exceeds the maximum voltage VLC, the second transistor Q2 is opened so that the charge pump 31 can be driven.
  • the third transistor Q3 is also a switching transistor such as a MOSFET like the first transistor Q1 and the second transistor Q2 described above, the first terminal is connected to the input terminal p1 of the charge pump 31, and the second terminal is the voltage Vdd ( The maximum voltage is connected to a power supply (not shown) that outputs VLC). Further, the control terminal (for example, the gate) of the third transistor Q3 is connected to the third control line K1-3.
  • the charge pump 31 includes four switches S1 to S4 and a first capacitor C1 for accumulating electric charges, and amplifies the control voltage supplied to the input terminal p1 and outputs the control voltage to the output terminal p2.
  • the first switch S1 and the third switch S3 are connected in series with each other, the end on the first switch S1 side is connected to the input terminal p1, and the end on the third switch S3 side is connected to the output terminal p2. Further, the second switch S2 and the fourth switch S4 are connected in series with each other, the end on the second switch S2 side is connected to the input terminal p1, and the end on the fourth switch S4 side is connected to the ground.
  • a first capacitor C1 is provided between the connection point between the first switch S1 and the third switch S3 and the connection point between the second switch S2 and the fourth switch S4.
  • the output terminal p2 is connected to the ground via the output capacitor C2, and is further connected to the pixel electrode q1 of the liquid crystal 42. That is, one end of the first capacitor C1 is connected to the first switch S1 and the third switch S3, and the other end of the first capacitor C1 is connected to the second switch S2 and the fourth switch S4.
  • the common electrode q2 of the liquid crystal 42 is a transparent electrode provided on the transparent glass. A common electrode voltage is applied to the transparent electrode.
  • the liquid crystal 42 is driven according to the potential difference between the drive voltage given to the pixel electrode q1 from the pixel circuit 21 and the common electrode given to the common electrode q2. Therefore, the incident light incident on the liquid crystal 42 is phase-modulated according to the potential difference and reflected.
  • the relationship between the incident light incident on the reflected pixel 20 corresponding to the pixel circuit 21 provided on the reflective substrate 11 and the angle of the reflected light reflected by the reflected pixel 20 is shown in the first embodiment. Since it is the same as that described with reference to 5, the description here will be omitted.
  • the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26 and a switch circuit 27 including switches SW1 to SWm.
  • the shift register circuit 26 inputs a horizontal synchronization signal (HST) and a clock signal for horizontal scanning (HCK1, HCK2).
  • the shift register circuit 26 sequentially shifts the clock signals based on the horizontal synchronization signal and the clock signal for horizontal scanning, and outputs a switching signal (referred to as “SD1 to SDm”) to the switch circuit 27. It is generated in a cycle of one horizontal scanning period.
  • the switch circuit 27 includes m switches SW1 to SWm for switching on / off of each column data line (D1 to Dm). Further, each switch SW1 to SWm is controlled to an on state or an off state based on the switching signal (SD1 to SDm) output from the shift register circuit 26.
  • the switches SW1 to SWm are provided corresponding to the column data lines (D1 to Dm), and the control voltage "d" corresponding to each column data line is sequentially input.
  • the switches SW1 to SWm selectively apply the control voltage corresponding to each column data line (D1 to Dm) to the column data line.
  • the switch SW1 is turned on when the switching signal SD1 is at a high level, selects a control voltage corresponding to the column data line D1, and outputs the selected control voltage to the column data line D1.
  • the control voltage "d” supplied from the voltage supply line X1 to each column data line (D1 to Dm) is an analog voltage from “0” (minimum voltage) to "VLC” (maximum voltage).
  • a double voltage (2 ⁇ VLC) which is twice the maximum voltage VLC, is set, and k gradation is further within the range of the voltage “0” to the double voltage “2 ⁇ VLC”. (However, k is an integer of 3 or more).
  • the control voltage (voltage in the range of 0 to VLC) supplied from the column data line is the voltage of the k gradation (range of 0 to 2 ⁇ VLC) described above. It is controlled to be (voltage).
  • FIG. 11A is a graph showing the above-mentioned k gradation (5 gradations in this example) on the horizontal axis and the control voltage supplied from the voltage supply line X1 to the pixel circuit 21 via the column data line on the vertical axis. is there.
  • the graph R1 shown in FIG. 11A shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or less
  • the graph R2 shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or more. It shows.
  • the graphs R1 and R2 show an example in which the voltage changes linearly, the change is not limited to this, and any change may be any monotonically increasing in the range of 0 to VLC.
  • the above-mentioned double voltage (2 ⁇ VLC) is divided into five equal parts.
  • the keys 1 to 5. Therefore, the double voltage (2 ⁇ VLC) is divided into five equal parts, and the gradation 1 is (1/5) ⁇ 2 ⁇ VLC voltage, and the gradation 2 is (2/5) ⁇ 2 ⁇ VLC voltage, gradation.
  • the control voltage is (3/5) x 2 x VLC voltage as 3, the (4/5) x 2 x VLC voltage as the gradation 4, and the (5/5) x 2 x VLC voltage as the gradation 5. It suffices if it is supplied to the pixel circuit 21.
  • the control voltage corresponding to the gradations 3 to 5 exceeds the maximum voltage VLC, the control voltage corresponding to the gradations 3 to 5 can be supplied to the pixel circuit 21 from the voltage supply line X1 shown in FIG. Can not.
  • a voltage obtained by subtracting the voltage VLC from each control voltage is output, and then the voltage VLC is added by the charge pump 31. That is, the control voltage of (1/5) ⁇ VLC as the gradation 3, (3/5) ⁇ VLC as the gradation 4, and VLC as the gradation 5 is output, and the charge pump provided in each pixel circuit 21 is provided.
  • the voltage VLC is added by 31 and output to the liquid crystal 42.
  • control voltage for obtaining the desired gradation is equal to or less than the maximum voltage VLC (in the case of gradations 1 and 2), as shown in the graph R1 of FIG. 11A, the control voltage is driven without being amplified. It is output to the liquid crystal 42 as a voltage.
  • the voltage VLC is subtracted from this voltage as shown in Graph R2 of FIG. 11A.
  • a desired drive voltage is obtained by supplying a voltage as a control voltage to the pixel circuit 21 and then adding a voltage VLC by the charge pump 31. Therefore, the slope of the graph R2 is the same as the slope of the graph R1.
  • the charge pump control unit 25 has a voltage corresponding to an arbitrary gradation among a plurality of preset gradations in a range up to a voltage larger than the maximum voltage (VLC) (double voltage in this example).
  • VLC maximum voltage
  • the control voltage is output to the liquid crystal without being amplified.
  • VLC maximum voltage
  • the charge pump 31 adds the voltage VLC (maximum voltage) and controls the output to the liquid crystal 42.
  • the pixel circuit 21 has k gradation (5 in the above example).
  • a drive signal corresponding to the gradation) can be generated and supplied to the liquid crystal 42. That is, as shown in the graph R3 of FIG. 11B, it is possible to output the driving voltage of the gradations 1 to 5 obtained by dividing the double voltage (2 ⁇ VLC) into five equal parts to the liquid crystal 42.
  • row scanning lines (G1 to Gn) are connected to the vertical scanning circuit 24.
  • the vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and a clock signal for vertical scanning (VCK1, VCK2).
  • VST vertical synchronization signal
  • VCK1, VCK2 clock signal for vertical scanning
  • the vertical scanning circuit 24 sequentially supplies a row selection signal (scanning signal) from the row scanning line G1 to the row scanning line Gn based on the vertical synchronization signal and the clock signal for vertical scanning in a cycle of one horizontal scanning period. ..
  • the charge pump control unit 25 outputs a drive signal to each drive line (L1 to Ln) shown in FIG. Specifically, when the voltage corresponding to an arbitrary gradation is equal to or less than the maximum voltage (VLC) among a plurality of preset gradations in a range up to a double voltage larger than the maximum voltage (VLC). Outputs an "H” level signal to the drive line. Further, when the voltage corresponding to an arbitrary gradation exceeds the maximum voltage (VLC) among the plurality of gradations, an "L" level signal is output to the drive line.
  • the charge pump control unit 25 does not drive the charge pump 31 when an "H" level signal is supplied to the drive line, and charges when an "L” level signal is supplied to the drive line.
  • the pump 31 is controlled to be driven. The operation of the charge pump 31 will be described below.
  • the charge pump control unit 25 sends a control signal for controlling on / off of the switches S1 to S4 shown in FIG. 10 to the first control line K1-1 and the second control line. Output to K1-2. Specifically, when the charge pump 31 is driven, when the control voltage is input from the column data line D1, the first switch S1 and the fourth switch S4 are first turned on, and then the second switch S2 and the third switch S3 are turned on. Is turned off.
  • the control voltage supplied from the column data line D1 is stored in the first capacitor C1.
  • the first switch S1 and the fourth switch S4 are turned off, and the second switch S2 and the third switch S3 are turned on.
  • the first transistor Q1 is turned off and the third transistor Q3 is turned on.
  • the maximum voltage (VLC) supplied from the third transistor Q3 and the voltage stored in the first capacitor C1 are added, and the added voltage is stored in the output capacitor C2. Therefore, a voltage obtained by adding the maximum voltage (VLC) to the control voltage supplied from the column data line D1 is accumulated in the output capacitor C2 and is output to the pixel electrode q1.
  • a block composed of some pixel circuits among the (n ⁇ m) pixel circuits 21 provided in FIG. 3 is set.
  • a block composed of the pixel circuit 21 5 rows ⁇ 6 columns is set.
  • the same voltage is supplied to the six pixel circuits 21-11 to 21-16 in the same row.
  • the pixel circuits 21-11 to 21-16 are supplied with a voltage of gradation 1 among gradations 1 to 5.
  • the gradation is set so as to gradually increase from the top to the bottom in the figure, and the voltage of the gradation 5 is set to be supplied to the pixel circuits 21-51 to 21-56 in the lowermost stage. ..
  • the drive voltage supplied to each liquid crystal 42 is stepwise corresponding to the gradations 1 to 5. It is set to change to. Therefore, the six pixel circuits 21 can be grouped into one group, and the reflectance can be changed in five ways, and thus the reflected light phase-modulated in five ways can be obtained.
  • FIG. 11B is a graph showing the relationship between the gradation set in five stages and the drive voltage supplied to the liquid crystal 42. Further, as shown in FIG. 6A, an example of having each pixel circuit 21 arranged in a 6 ⁇ 5 matrix and reflection pixels corresponding to each pixel circuit 21 will be described below.
  • the range "0 to 2 x VLC" from “0" to double voltage is divided into five gradations, and the pixel circuits 21-11 to the first line shown in FIG. 6A are shown.
  • a gradation 1 voltage "(1/5) x 2 x VLC” is supplied to 21-16, and a gradation 2 voltage "(2/5) x VLC” is supplied to the pixel circuits 21-21 to 21-26 on the second line. 2 x VLC "is supplied.
  • a voltage of gradation 3 is supplied to the pixel circuits 21-31 to 21-36 on the third line.
  • the voltage supplied to the pixel circuit is "(3/5) x 2 x VLC", which exceeds the maximum voltage VLC. Therefore, as shown in graph R2 of FIG. 12A, VLC is derived from the above voltage. The voltage obtained by subtracting the above "(1/5) x VLC" is output as the control voltage.
  • the voltage obtained by subtracting the voltage VLC is output as the control voltage.
  • the charge pump 31 adds the voltage VLC to generate a voltage having gradations 3 to 5.
  • the charge pump control unit 25 When the pixel circuit 21a is set to gradations 1 and 2, the charge pump 31 is not operated. In this case, as shown at times t0 to t1 in FIG. 12, the charge pump control unit 25 outputs an H level signal to the drive line L1. Further, the switches S1 to S4 are all controlled to be turned off, and the third transistor Q3 is controlled to be turned off. Also, the first transistor Q1 is turned on. As a result, the second transistor Q2 shown in FIG. 11 is turned on, the third transistor Q3 is turned off, and the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited, so that the control supplied from the column data line D1 The voltage is output to the liquid crystal 42 without being amplified by the charge pump 31. Therefore, as shown by reference numerals z1 and z2 in FIG. 11B, a desired drive voltage can be supplied to the liquid crystal 42.
  • the charge pump control unit 25 switches the signal supplied to the drive line L1 from the H level to the L level. As a result, the second transistor Q2 is turned off. Further, at time t1, the charge pump control unit 25 controls a control signal that turns on the first switch S1 and the fourth switch S4 shown in FIG. 10 and turns off the second switch S2 and the third switch S3. Output to line K1 (K1-1, K1-2).
  • the control voltage supplied from the column data line is accumulated in the first capacitor C1.
  • the first switch S1, the fourth switch S4, and the first transistor Q1 are turned off, and at time t3, the second switch S2, the third switch S3, and the third transistor Q3 are turned on.
  • a voltage obtained by adding the maximum voltage (VCL) to the control voltage is accumulated in the output capacitor C2. Therefore, as shown by the reference numerals z3 to z5 in FIG. 11B, the driving voltage of the gradation 3 can be supplied to the liquid crystal 42.
  • each pixel circuit 21 is provided with a charge pump 31. Then, when setting to an arbitrary gradation among a plurality of preset gradations in the range of "0" to double voltage (2 x VLC), the voltage corresponding to the arbitrary gradation is the maximum. When the voltage (VLC) or less, the control voltage supplied to the pixel circuit 21 from the column data line is output to the liquid crystal 42 without being amplified.
  • the charge pump 31 When the voltage corresponding to an arbitrary gradation exceeds the maximum voltage (VLC) among the plurality of gradations, the charge pump 31 outputs a voltage obtained by adding the maximum voltage (VCL) to the control voltage to the liquid crystal 42. To do.
  • the maximum value of the control voltage supplied to the pixel circuit 21 from the column data line is the maximum voltage (VLC)
  • VLC maximum voltage
  • the gradation can be set in a wide voltage range without increasing the maximum voltage VLC of the control voltage supplied to the pixel circuit 21, it is not necessary to increase the withstand voltage of each component constituting the control circuit 22, and the device can be downsized. , It is possible to reduce the weight.
  • the desired drive voltage can be obtained by a simple process of amplifying the control voltage twice. It can be obtained and the circuit configuration can be simplified.
  • the refractive index of the liquid crystal 42 is set to change toward one of the directions orthogonal to each other, that is, the column direction and the row direction shown in FIG. 3, and the other direction.
  • Drive lines (L1 to Ln) for switching on / off of the charge pump are arranged in the. Therefore, it is possible to prevent the orientation of the liquid crystal from being disturbed due to a change in the refractive index.
  • the range of the drive voltage is set to twice the maximum voltage (2 ⁇ VLC), but the present invention is not limited to this, and it may be larger than the maximum voltage VLC.
  • FIG. 13 is a circuit diagram showing the configuration of the pixel circuit 21'according to the modified example of the second embodiment.
  • the drive line L1 is arranged in the vertical direction. Therefore, the charge pump 31 can be turned on or off in the vertical direction of each pixel circuit 21'arranged in a matrix. Therefore, the direction in which the refractive index changes is the lateral direction.
  • the magnitude of the refractive index of the liquid crystal 42 changes in the vertical direction
  • the second embodiment shown in FIG. 13 has a configuration in which the magnitude of the refractive index changes.
  • the refractive index of the liquid crystal 42 is set to change in the lateral direction.
  • the voltage supplied to the pixel circuit 21' is set so that the control voltage reaches the maximum voltage VLC in one vertical scanning period.
  • the control circuit 22 includes a plurality of (m columns, n rows) pixel circuits 21 arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, a charge pump control unit 25, and a control voltage. It includes an output unit 28. Then, the control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21, and applies a drive voltage to the liquid crystal 42 from each pixel circuit 21. Therefore, the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is controlled to be a desired value.
  • a plurality of pixel circuits 21 are formed in a matrix at each intersection (intersection position) of m column data lines (D1 to Dm) orthogonal to each other and n row scanning lines (G1 to Gn). ⁇ n) are arranged.
  • the plurality of pixel circuits 21 are all configured in the same manner.
  • a drive line (L1 to Ln) and a control line (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn).
  • the drive lines (L1 to Ln) and control lines (K1 to Kn) are connected to the charge pump control unit 25.
  • the drive lines (L1 to Ln) are wirings for transmitting control signals for switching on / off of the second transistor Q2 (short-circuit switch; see FIG. 4) provided in each pixel circuit 21.
  • the control lines (K1 to Kn) are wirings for transmitting control signals for switching on / off of switches S1 to S4 (see FIG. 4) provided in each pixel circuit 21.
  • a plurality of control lines (K1 to Kn) are provided (two of K1-1 and K1-2 in the figure), but in FIG. 14, one control line K1 is provided. It is shown briefly in.
  • the column data lines (D1 to Dm) are output from the control voltage output unit 28, and the analog voltage (control voltage and maximum voltage VLC) supplied via the voltage supply line X1 is supplied to each pixel circuit 21. It is the wiring of.
  • the row scanning lines (G1 to Gn) are wirings for outputting a row selection signal (scanning signal) to each pixel circuit 21.
  • the "control voltage” indicates a voltage in the range from "0” (minimum voltage) to "VLC” (maximum voltage)
  • the maximum voltage VLC is the maximum output by the control voltage output unit 28. Indicates the voltage.
  • FIG. 4 is a circuit diagram showing a detailed configuration of the pixel circuit 21 in the phase modulation device 101 according to the third embodiment. (Since the configuration of the pixel circuit 21 in the phase modulation device 101 according to the third embodiment is the same as the configuration of the pixel circuit 21 in the phase modulation device 101 according to the first embodiment shown in FIG. 4, the description thereof will be omitted.)
  • the relationship between the incident light incident on the reflected pixel 20 corresponding to the pixel circuit 21 provided on the reflective substrate 11 and the angle of the reflected light reflected by the reflected pixel 20 is shown in the first embodiment. Since it is the same as that described with reference to 5, the description here will be omitted.
  • the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26 and a switch circuit 27 including switches SW1 to SWm.
  • the shift register circuit 26 inputs a horizontal synchronization signal (HST) and a clock signal for horizontal scanning (HCK1, HCK2).
  • the shift register circuit 26 sequentially shifts the clock signals based on the horizontal synchronization signal and the clock signal for horizontal scanning, and outputs a switching signal (referred to as “SD1 to SDm”) to the switch circuit 27. It is generated in a cycle of one horizontal scanning period.
  • the switch circuit 27 includes m switches SW1 to SWm for switching on / off of each column data line (D1 to Dm). Further, each switch SW1 to SWm is controlled to an on state or an off state based on the switching signal (SD1 to SDm) output from the shift register circuit 26.
  • the switches SW1 to SWm are provided corresponding to the column data lines (D1 to Dm), and the control voltage "d" corresponding to each column data line is sequentially input.
  • the switches SW1 to SWm selectively apply the control voltage corresponding to each column data line (D1 to Dm) to the column data line.
  • the switch SW1 is turned on when the switching signal SD1 is at a high level, selects a control voltage corresponding to the column data line D1, and outputs the selected control voltage to the column data line D1.
  • the control voltage output unit 28 outputs an analog voltage in the range from “0” (minimum voltage) to "VLC” (maximum voltage) (this is referred to as a control voltage) and a maximum voltage VLC in time division. Specifically, as shown in FIG. 15 (e) described later, either the control voltage Vh, which is a voltage between “0” and “VLC”, or the maximum voltage VLC is output. Further, as will be described later, when the drive voltage supplied to the liquid crystal 42 is equal to or less than the maximum voltage VLC, the control voltage Vh is continuously output as shown in time t0 to t1 of FIG. 15 (e). .. When the drive voltage exceeds the maximum voltage VLC, the control voltage Vh and the maximum voltage VLC are output in time division as shown at times t1 to t4 in FIG. 15 (e).
  • the voltage (control voltage or maximum voltage) output from the control voltage output unit 28 is supplied from the voltage supply line X1 to each column data line (D1 to Dm).
  • a double voltage (2 ⁇ VLC), which is twice the maximum voltage VLC, is set, and k gradation is further within the range of the voltage “0” to the double voltage “2 ⁇ VLC”.
  • k is an integer of 3 or more.
  • the horizontal axis shows the above-mentioned k gradation (5 gradations in this example), and the vertical axis shows the control voltage (control voltage output) supplied from the voltage supply line X1 to the pixel circuit 21 via the column data line. It is a graph which shows the control voltage output from a part.
  • Graph R1 shown in FIG. 12A shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or less
  • graph R2 shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or more. It shows.
  • the graphs R1 and R2 show an example in which the voltage changes linearly, the change is not limited to this, and any change may be any monotonically increasing in the range of 0 to VLC.
  • the above-mentioned double voltage (2 ⁇ VLC) is divided into five equal parts and the gradations 1 to 1 to Set 5. Therefore, the double voltage (2 ⁇ VLC) is divided into five equal parts, and the gradation 1 is (1/5) ⁇ 2 ⁇ VLC voltage, and the gradation 2 is (2/5) ⁇ 2 ⁇ VLC voltage, gradation.
  • the control voltage is (3/5) x 2 x VLC voltage as 3, the (4/5) x 2 x VLC voltage as the gradation 4, and the (5/5) x 2 x VLC voltage as the gradation 5. It suffices if it is supplied to the pixel circuit 21.
  • the control voltage corresponding to the gradations 3 to 5 described above exceeds the maximum voltage VLC
  • the control voltage corresponding to the gradations 3 to 5 is supplied to the pixel circuit 21 from the voltage supply line X1 shown in FIG. Can't.
  • a voltage obtained by subtracting the maximum voltage VLC from each voltage is output as a control voltage, and then the maximum voltage VLC is added by the charge pump 31. That is, the control voltage of (1/5) ⁇ VLC as the gradation 3, (3/5) ⁇ VLC as the gradation 4, and VLC as the gradation 5 is output, and the charge pump provided in each pixel circuit 21 is provided.
  • the maximum voltage VLC is added by 31 and output to the liquid crystal 42.
  • control voltage for obtaining the desired gradation is equal to or less than the maximum voltage VLC (in the case of gradations 1 and 2), as shown in the graph R1 of FIG. 12A, the control voltage is driven without being amplified. It is output to the liquid crystal 42 as a voltage.
  • the control voltage output unit 28 outputs only the control voltage Vh as shown at times t0 to t1 in FIG. 15 (e).
  • the control voltage output unit 28 outputs the control voltage Vh and the maximum voltage VLC in time division as shown at times t1 to t4 in FIG. 15 (e).
  • the voltage corresponding to an arbitrary gradation is the maximum voltage VLC among a plurality of preset gradations in the range up to a voltage (double voltage) larger than the maximum voltage VLC.
  • the control voltage is output to the liquid crystal 42 without being amplified.
  • the control voltage is amplified by the charge pump 31 (adding the maximum voltage VLC) and output to the liquid crystal 42. Control to do.
  • the pixel circuit 21 has k gradation (5 in the above example).
  • a drive signal corresponding to the gradation) can be generated and supplied to the liquid crystal 42. That is, as shown in the graph R3 of FIG. 12B, it is possible to output the driving voltage of the gradations 1 to 5 obtained by dividing the double voltage (2 ⁇ VLC) into five equal parts to the liquid crystal 42.
  • row scanning lines (G1 to Gn) are connected to the vertical scanning circuit 24.
  • the vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and a clock signal for vertical scanning (VCK1, VCK2).
  • VST vertical synchronization signal
  • VCK1, VCK2 clock signal for vertical scanning
  • the vertical scanning circuit 24 sequentially supplies a row selection signal (scanning signal) from the row scanning line G1 to the row scanning line Gn based on the vertical synchronization signal and the clock signal for vertical scanning in a cycle of one horizontal scanning period. ..
  • the charge pump control unit 25 outputs a drive signal to each drive line (L1 to Ln) shown in FIG. Specifically, when the voltage corresponding to an arbitrary gradation is equal to or less than the maximum voltage VLC among a plurality of gradations set within a range up to a voltage larger than the maximum voltage VLC (2 ⁇ VLC) (for example, In the case of gradations 1 and 2 described above), an "H" level signal is output to the drive line. Further, when the voltage corresponding to an arbitrary gradation exceeds the maximum voltage VLC among a plurality of gradations (for example, in the case of gradations 3 to 5 described above), an "L" level signal is transmitted to the drive line. Output.
  • the charge pump control unit 25 does not drive the charge pump 31 when an "H" level signal is supplied to the drive line, and charges when an "L” level signal is supplied to the drive line.
  • the pump 31 is controlled to be driven. The operation of the charge pump 31 will be described below.
  • the charge pump control unit 25 sends a control signal for controlling on / off of the switches S1 to S4 shown in FIG. 4 to the control lines K1 (K1-1, K1-2). Output to. Specifically, in the case of driving the charge pump 31, when the control voltage output from the control voltage output unit 28 is supplied, the first switch S1 and the fourth switch S4 are first turned on, and then the second switch S2 and The third switch S3 is turned off.
  • the supplied control voltage is stored in the first capacitor C1.
  • the first switch S1 and the fourth switch S4 are turned off, and the second switch S2 and the third switch S3 are turned on.
  • the maximum voltage VLC supplied from the column data line D1 is added to the control voltage stored in the first capacitor C1, and the added voltage is stored in the output capacitor C2.
  • the voltage after addition is output to the pixel electrode q1. That is, it is possible to obtain a driving voltage in five stages of gradations 1 to 5 supplied to the liquid crystal 42.
  • a block composed of some pixel circuits among the (n ⁇ m) pixel circuits 21 provided in FIG. 14 is set.
  • a block composed of the pixel circuit 21 5 rows ⁇ 6 columns) is set as shown in FIG. 6 (a).
  • the same voltage is supplied to the six pixel circuits 21-11 to 21-16 in the same row.
  • the pixel circuits 21-11 to 21-16 are supplied with a control voltage corresponding to gradation 1 among gradations 1 to 5.
  • the gradation is set so as to gradually increase from the top to the bottom in the figure, and the control voltage corresponding to the gradation 5 is supplied to the pixel circuits 21-51 to 21-56 in the lowermost stage.
  • the drive voltage supplied to each liquid crystal 42 corresponds to the gradation 1 to the gradation 5. It is set to change in stages. Therefore, the six pixel circuits 21 can be grouped into one group, and the reflectance can be changed in five ways, and thus the reflected light phase-modulated in five ways can be obtained.
  • FIG. 12B is a graph showing the relationship between the gradation set in five stages and the drive voltage supplied to the liquid crystal 42. Further, as shown in FIG. 6A, an example of having each pixel circuit 21 arranged in a 6 ⁇ 5 matrix and reflection pixels corresponding to each pixel circuit 21 will be described below.
  • the control voltage output unit 28 shown in FIG. 14 outputs the control voltage in the range of “0” to the maximum voltage “VLC” and the maximum voltage VLC to the voltage supply line X1 in a time division manner.
  • the control voltage and the maximum voltage VLC can be supplied to the desired pixel circuit 21.
  • a voltage of gradation 1 "(1/5) x 2 x VLC” is supplied to the pixel circuits 21-11 to 21-16 in the second row, and gradation 2 is supplied to the pixel circuits 21-21 to 21-26 in the second row.
  • Voltage "(2/5) x 2 x VLC” is supplied.
  • a voltage of gradation 3 is supplied to the pixel circuits 21-31 to 21-36 on the third line.
  • the voltage supplied to the pixel circuit is "(3/5) x 2 x VLC", which exceeds the maximum voltage VLC. Therefore, as shown in the graph R2 of FIG. 17A, the voltage obtained by subtracting the maximum voltage VLC from each voltage is output as the control voltage. Further, by driving the charge pump 31, the maximum voltage VLC is added to the control voltage to generate a voltage of "(3/5) x 2 x VLC", which is a voltage of gradation 3.
  • the voltage obtained by subtracting the maximum voltage VLC from each voltage is output as the control voltage. After that, the maximum voltage VLC is added by the charge pump 31 to generate voltages of gradations 4 and 5.
  • the charge pump control unit 25 When the pixel circuit 21a is set to gradation 1, the charge pump 31 is not operated. In this case, as shown in the times t0 to t1 of the charts (a), (b), and (c) of FIG. 15, the charge pump control unit 25 outputs an H level signal to the drive line L1 to the second. The two transistors Q2 are turned on, and the switches S1 to S4 are all controlled to be turned off. Further, as shown in FIG. 15D, the first transistor Q1 is turned on. Further, as shown in FIG. 15 (e), the control voltage output unit outputs a control voltage Vh in the range of “0” to “VLC”.
  • the charge pump 31 is not operated in the same manner, and as shown by the reference numeral z2 in FIG. 12B, the control voltage supplied from the column data line D1 is not amplified. Output. As a result, a voltage of "(2/5) x 2 x VLC" can be applied to the liquid crystal 42.
  • the control voltage output unit 28 When the pixel circuit 21 is set to the gradation 3, the control voltage output unit 28 outputs the voltage “(1/5) ⁇ VLC” corresponding to the gradation 3 to the column data line D1 as the control voltage. Further, the control voltage output unit 28 outputs the maximum voltage VLC. Then, the above control voltage and the maximum voltage VLC are added by the charge pump 31.
  • the charge pump control unit 25 switches the signal supplied to the drive line L1 from the H level to the L level at time t1. As a result, the second transistor Q2 is turned off. Further, as shown in the charts (b) and (c) of FIG. 15, the charge pump control unit 25 turns on the first switch S1 and the fourth switch S4 shown in FIG. 4 at time t2, and the second switch S4 is turned on. A control signal for turning off the switch S2 and the third switch S3 is output to the control lines K1 (K1-1, K1-2).
  • the control voltage "(1/5) x VLC” is accumulated in the first capacitor C1. Then, at time t2, the first switch S1 and the fourth switch S4 are turned off, and at time t3, the second switch S2 and the third switch S3 are turned on. Further, as shown in the chart (e) of FIG. 15, at time t3, the voltage output from the control voltage output unit 28 switches from the control voltage to the maximum voltage VLC. As a result, the voltage "(3/5) x 2 x VLC” in which the maximum voltage VLC is added to the control voltage is accumulated in the output capacitor C2. Therefore, as shown by the reference numeral z3 in FIG. 12B, the driving voltage “(3/5) ⁇ 2 ⁇ VLC” of the gradation 3 can be supplied to the liquid crystal 42.
  • the liquid crystal is driven by “(4/5) ⁇ 2 ⁇ VLC” as shown by the reference numeral z4 in FIG. 12B. A voltage can be supplied.
  • the charge pump 31 can be operated in the same manner to supply a driving voltage of “2 ⁇ VLC” to the liquid crystal as shown by the reference numeral z5 in FIG. 12B. it can.
  • each pixel circuit 21 is provided with a charge pump 31. Then, in the case of setting an arbitrary gradation among a plurality of preset gradations in the range from "0" to twice the maximum voltage (2 x VLC), the arbitrary gradation is supported. When the voltage is equal to or less than the maximum voltage VLC, the control voltage supplied to the pixel circuit 21 from the column data line is output to the liquid crystal 42 without being amplified.
  • the control voltage output unit 28 outputs the control voltage (Vh) and the maximum voltage (VLC) in a time division manner. Will be done. Then, the control voltage (Vh) and the maximum voltage (VLC) are added by the charge pump 31. Specifically, the control voltage (Vh) is output during the period from time t1 to t2 in the chart (e) of FIG. 18, the maximum voltage (VLC) is output during the period from time t3 to t4, and these are output to the charge pump 31. Is added.
  • the maximum control voltage supplied to the pixel circuit 21 from the column data line is the maximum voltage VLC
  • the drive voltage for driving the liquid crystal 42 within the range of the voltage (2 ⁇ VLC) that is twice that. can be set. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, the increase in the thickness of the liquid crystal layer 12 can be suppressed, and the accuracy of phase modulation can be improved.
  • the gradation can be set in a wide voltage range without increasing the maximum voltage VLC of the control voltage supplied to the pixel circuit 21, it is not necessary to increase the withstand voltage of each component constituting the control circuit 22, and the device can be downsized. , It is possible to reduce the weight.
  • the desired drive voltage can be obtained by a simple process of amplifying the control voltage twice. It can be obtained and the circuit configuration can be simplified.
  • the refractive index of the liquid crystal 42 is set to change toward one of the directions orthogonal to each other, that is, the column direction and the row direction shown in FIG. 14, and the other direction.
  • Drive lines (L1 to Ln) for switching on / off of the charge pump are arranged in the. Therefore, it is possible to prevent the orientation of the liquid crystal from being disturbed due to a change in the refractive index.
  • the range of the drive voltage is set to twice the maximum voltage (2 ⁇ VLC), but the present invention is not limited to this, and it may be larger than the maximum voltage VLC.
  • FIG. 9 is a circuit diagram showing the configuration of the pixel circuit 21'according to the modified example of the third embodiment.
  • the drive line L1 is arranged in the vertical direction. Therefore, the charge pump circuit can be turned ON or OFF in the vertical direction of each pixel circuit 21'arranged in a matrix. Therefore, the direction in which the refractive index changes is the lateral direction.
  • the magnitude of the refractive index of the liquid crystal 42 changes in the vertical direction
  • the third embodiment shown in FIG. 9 has a configuration in which the magnitude of the refractive index changes.
  • the refractive index of the liquid crystal 42 is set to change in the lateral direction.
  • the voltage supplied to the pixel circuit 21' is set so that the control voltage reaches the maximum voltage VLC in one vertical scanning period.
  • the control circuit 22 includes a plurality of (m columns, n rows) pixel circuits 21 arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, and a switch control unit 25 (charge pump control unit). , Changeover switch control unit). Then, the control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21, and applies a drive voltage to the liquid crystal 42 from each pixel circuit 21. Therefore, the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is controlled to be a desired value.
  • a plurality of pixel circuits 21 are formed in a matrix at each intersection (intersection position) of m column data lines (D1 to Dm) orthogonal to each other and n row scanning lines (G1 to Gn). ⁇ n) are arranged.
  • the plurality of pixel circuits 21 are all configured in the same manner.
  • a drive line (L1 to Ln) and a control line (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn).
  • the drive lines (L1 to Ln) and control lines (K1 to Kn) are connected to the switch control unit 25.
  • short-circuit lines (J1 to Jn) are provided in parallel with the row scanning lines (G1 to Gn). As shown in FIG. 21, the short-circuit lines (J1 to Jn) are provided with first changeover switches (S6, S6'in FIG. 21) for switching between short-circuiting and opening between pixel circuits 21 adjacent to each other.
  • the refractive index of light is controlled to change in the vertical direction (vertical direction in the figure). Therefore, short-circuit lines (J1 to Jn) are provided in the lateral direction (left-right direction in the figure), which is a direction orthogonal to this direction.
  • the drive lines (L1 to Ln) are wirings for transmitting a control signal for switching on / off of the second transistor Q2 (short-circuit switch; see FIG. 17) provided in each pixel circuit 21.
  • the control lines (K1 to Kn) are control signals for switching on / off of switches S1 to S4 (see FIG. 17) provided in each pixel circuit 21, and the above-mentioned first changeover switch S6 and the first changeover switch S6. 2
  • This is a wiring for transmitting a control signal for switching on / off of the changeover switch S5 (see FIG. 17).
  • a plurality of control lines (K1 to Kn) are provided as shown in FIG. 17 (4 lines of K1-1, K1-2, K1-3, and K1-4 in the figure), but in FIG. It is shown simply by one control line K1.
  • the first control line K1-1 outputs a control signal for controlling the on / off of the first switch S1 and the fourth switch S4 of the charge pump 31.
  • the second control line K1-2 outputs a control signal for controlling the on / off of the second switch S2 and the third switch S3 of the charge pump 31.
  • the third control line K1-3 outputs a control signal for controlling the on / off of the first changeover switches S6 and S6'. Note that S6'is a first changeover switch provided in an adjacent pixel circuit.
  • the fourth control line K1-4 outputs a control signal for controlling the on / off of the second changeover switch S5.
  • the column data lines (D1 to Dm) are wirings for supplying an analog voltage (hereinafter referred to as "control voltage") output from the voltage supply line X1 to each pixel circuit 21.
  • the row scanning lines (G1 to Gn) are wirings for outputting a row selection signal (scanning signal) to each pixel circuit 21.
  • FIG. 17 is a circuit diagram showing a detailed configuration of the pixel circuit 21 in the phase modulation device 101 according to the fourth embodiment.
  • the configuration of the pixel circuit 21 (referred to as the pixel circuit 21a) arranged at the intersection of the column data line D1 and the row scanning line G1 shown in FIG. 16 will be described.
  • the pixel circuit 21a includes a first transistor Q1, a second transistor Q2, a charge pump 31, an output capacitor C2, a source follower Q4 (first source follower), a load transistor Q5, and the like.
  • the second changeover switch S5, the additional capacitor C3, and the first changeover switch S6 are provided.
  • the first transistor Q1 is a switching transistor, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the first transistor Q1 is connected to the column data line D1, and the second terminal (for example, source) is connected to the input terminal p1 of the charge pump 31.
  • the control terminal (for example, the gate) of the first transistor Q1 is connected to the row scanning line G1. Therefore, when the row scanning line G1 is selected and the control voltage is input from the column data line D1, this control voltage is supplied to the input terminal p1 of the charge pump 31.
  • the second transistor Q2 is also a switching transistor like the above-mentioned transistor Q1, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the second transistor Q2 is connected to the input terminal p1 of the charge pump 31, and the second terminal (for example, the source) is connected to the output terminal p2 of the charge pump 31.
  • control terminal (for example, the gate) of the second transistor Q2 is connected to the drive line L1. Therefore, when an "H" level voltage is supplied to the drive line L1, the second transistor Q2 is turned on, the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited, and the function of the charge pump 31 is stopped. be able to. On the contrary, when a voltage of "L" level is supplied to the drive line L1, the second transistor Q2 is turned off, the input terminal p1 and the output terminal p2 of the charge pump 31 are opened, and the charge pump 31 is operated. Can be made to.
  • the second transistor Q2 has a function as a short-circuit switch that short-circuits the input terminal p1 for supplying the control voltage to the charge pump 31 and the output terminal p2 for outputting the drive voltage from the charge pump 31 to the liquid crystal 42. There is. Then, when the drive voltage for setting the liquid crystal 42 to a desired refractive index is equal to or less than the maximum voltage VLC (maximum voltage) supplied from the column data line D1, the switch control unit 25 (see FIG. 16) is controlled. As a result, the second transistor Q2 is short-circuited, and the control voltage is not amplified by the charge pump 31. When the drive voltage exceeds the maximum voltage VLC, the second transistor Q2 is opened so that the control voltage can be amplified by the charge pump 31.
  • VLC maximum voltage
  • the charge pump 31 includes four switches S1 to S4 and a first capacitor C1 for accumulating electric charges, and amplifies the control voltage supplied to the input terminal p1 and outputs the control voltage to the output terminal p2.
  • the first switch S1 and the third switch S3 are connected in series with each other, the end on the first switch S1 side is connected to the input terminal p1, and the end on the third switch S3 side is connected to the output terminal p2. Further, the second switch S2 and the fourth switch S4 are connected in series with each other, the end on the second switch S2 side is connected to the input terminal p1, and the end on the fourth switch S4 side is connected to the ground.
  • a first capacitor C1 is provided between the connection point between the first switch S1 and the third switch S3 and the connection point between the second switch S2 and the fourth switch S4. That is, one end of the first capacitor C1 is connected to the first switch S1 and the third switch S3, and the other end of the first capacitor C1 is connected to the second switch S2 and the fourth switch S4.
  • the output terminal p2 is connected to the ground via the output capacitor C2, and further connected to the gate of the source follower Q4. Further, as described above, the common electrode q2 of the liquid crystal 42 is a transparent electrode provided on the transparent glass. A common electrode voltage is applied to the transparent electrode.
  • the first control line K1-1 is connected to the first switch S1 and the fourth switch S4, and the second control line K1-2 is connected to the second switch S2 and the third switch S3. Then, the on / off of the switches S1 to S4 is controlled by the control signals supplied from the control lines K1-1 and K1-2.
  • the pixel circuit 21 is provided with a series connection circuit of the source follower Q4 and the load transistor Q5, the output terminal p2 of the charge pump 31 is connected to the gate of the source follower Q4, and the source of the load transistor Q5 is connected to the ground. Has been done.
  • the load transistor Q5 is controlled to be turned on when a voltage (control voltage supplied via the transistor Q1 or output voltage of the charge pump 31) is supplied to the gate of the source follower Q4.
  • the control line for controlling the load transistor Q5 is not shown.
  • connection point between the source follower Q4 and the load transistor Q5 (output point q3 of the source follower Q4) is connected to the pixel electrode q1 (supply point) via the second changeover switch S5. Further, the pixel electrode q1 is connected to the ground via the addition capacitor C3 and is connected to the short-circuit line J1.
  • the short-circuit line J1 is provided with a first changeover switch S6 for switching between short-circuiting (on) and opening (off) with the pixel electrodes in the adjacent pixel circuit.
  • the additional capacitor C3 accumulates the voltage output from the source follower Q4 via the second changeover switch S5.
  • the source follower Q4, the load transistor Q5, the second changeover switch S5, and the additional capacitor C3 are driven by being supplied with the voltage after being amplified by the charge pump 31, so a high withstand voltage element is used.
  • each first changeover switch S6 is controlled by a control signal output from the switch control unit 25 via the third control line K1-3.
  • the second changeover switch S5 is turned on and off by a control signal output from the switch control unit 25 via the fourth control line K1-4.
  • the liquid crystal 42 is driven according to the potential difference between the drive voltage given to the pixel electrode q1 from the pixel circuit 21 and the common electrode given to the common electrode q2. Therefore, the incident light incident on the liquid crystal 42 is phase-modulated according to the potential difference and reflected.
  • the relationship between the incident light incident on the reflected pixel 20 corresponding to the pixel circuit 21 provided on the reflective substrate 11 and the angle of the reflected light reflected by the reflected pixel 20 is shown in the first embodiment. Since it is the same as that described with reference to 5, the description here will be omitted.
  • the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26 and a switch circuit 27 including switches SW1 to SWm.
  • the shift register circuit 26 inputs a horizontal synchronization signal (HST) and a clock signal for horizontal scanning (HCK1, HCK2).
  • the shift register circuit 26 sequentially shifts the clock signals based on the horizontal synchronization signal and the clock signal for horizontal scanning, and outputs a switching signal (referred to as “SD1 to SDm”) to the switch circuit 27. It is generated in a cycle of one horizontal scanning period.
  • the switch circuit 27 includes m switches SW1 to SWm for switching on / off of each column data line (D1 to Dm). Further, each switch SW1 to SWm is controlled to an on state or an off state based on the switching signal (SD1 to SDm) output from the shift register circuit 26.
  • the switches SW1 to SWm are provided corresponding to the column data lines (D1 to Dm), and the control voltage "d" corresponding to each column data line is sequentially input.
  • the switches SW1 to SWm selectively apply the control voltage corresponding to each column data line (D1 to Dm) to the column data line.
  • the switch SW1 is turned on when the switching signal SD1 is at a high level, selects a control voltage corresponding to the column data line D1, and outputs the selected control voltage to the column data line D1.
  • the control voltage "d” supplied from the voltage supply line X1 to each column data line (D1 to Dm) is an analog voltage from “0” (minimum voltage) to "VLC” (maximum voltage).
  • a double voltage (2 ⁇ VLC) which is twice the maximum voltage VLC, is set, and k gradation is further provided within the range of the voltage “0” to the double voltage “2 ⁇ VLC”. (However, k is an integer of 3 or more).
  • the control voltage (voltage in the range of 0 to VLC) supplied from the column data line is the voltage of the k gradation (range of 0 to 2 ⁇ VLC) described above. It is controlled to be (voltage).
  • FIG. 7A is a graph in which the horizontal axis shows the above-mentioned k gradation (5 gradations in this example), and the vertical axis shows the control voltage supplied from the voltage supply line X1 to the pixel circuit 21 via the column data line. is there.
  • Graph R1 shown in FIG. 7A shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or less
  • graph R2 shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or more. It shows.
  • the graphs R1 and R2 show an example in which the voltage changes linearly, the change is not limited to this, and any change may be any monotonically increasing in the range of 0 to VLC.
  • the above-mentioned double voltage (2 ⁇ VLC) is divided into five equal parts.
  • Gradation 1 to 5 is set. Therefore, the double voltage (2 ⁇ VLC) is divided into five equal parts, and the gradation 1 is (1/5) ⁇ 2 ⁇ VLC voltage, and the gradation 2 is (2/5) ⁇ 2 ⁇ VLC voltage, gradation.
  • the control voltage is (3/5) x 2 x VLC voltage as 3, the (4/5) x 2 x VLC voltage as the gradation 4, and the (5/5) x 2 x VLC voltage as the gradation 5. It suffices if it is supplied to the pixel circuit 21.
  • the control voltage corresponding to the gradations 3 to 5 exceeds the maximum voltage VLC, the control voltage corresponding to the gradations 3 to 5 can be supplied to the pixel circuit 21 from the voltage supply line X1 shown in FIG. Can not.
  • the charge pump 31 amplifies the voltage twice. That is, the control voltage of (3/5) ⁇ VLC as the gradation 3, (4/5) ⁇ VLC as the gradation 4, and VLC as the gradation 5 is output, and the charge pump provided in each pixel circuit 21 is provided. It is amplified twice by 31.
  • control voltage for obtaining the desired gradation is equal to or less than the maximum voltage VLC (in the case of gradations 1 and 2), as shown in the graph R1 of FIG. 7A, the control voltage is driven without being amplified. Get the voltage.
  • the voltage corresponding to an arbitrary gradation is the maximum voltage (VLC) among a plurality of preset gradations in the range up to a voltage (double voltage) larger than the maximum voltage (VLC).
  • VLC maximum voltage
  • the control voltage is output to the source follower Q4 and thus to the liquid crystal 42 without being amplified.
  • the control voltage is amplified by the charge pump 31 and output to the source follower Q4 and eventually to the liquid crystal 42.
  • the pixel circuit 21 has k gradation (5 in the above example).
  • a drive signal corresponding to the gradation) is generated and output to the source follower Q4. That is, as shown in the graph R3 of FIG. 7B, it is possible to output the drive voltage of the gradations 1 to 5 obtained by dividing the double voltage (2 ⁇ VLC) into five equal parts to the source follower Q4.
  • the drive voltage output to the output point q3 of the source follower Q4 is connected to the pixel electrode q1 via the second changeover switch S5, the source follower is turned on when the second changeover switch S5 is turned on.
  • the drive voltage output from Q4 can be supplied to the liquid crystal 42.
  • the short-circuit line J1 connected to the pixel circuit 21a (one pixel circuit) is switched between short-circuiting and opening with the short-circuit line J1 connected to the pixel circuit (another pixel circuit) adjacent to the pixel circuit 21a.
  • a first changeover switch S6 for this purpose is provided. Therefore, by short-circuiting the first changeover switch S6, it is possible to short-circuit between the pixel electrode q1 of the pixel circuit 21a and the pixel electrode of the adjacent pixel circuit. By turning on the first changeover switch S6, the potential of the pixel electrode q1 between adjacent pixel circuits (pixel circuits controlled to have the same refractive index) can be made constant.
  • the first changeover switch S6 is turned on and off by a control signal supplied from the third control line K1-3.
  • row scanning lines (G1 to Gn) are connected to the vertical scanning circuit 24.
  • the vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and a clock signal for vertical scanning (VCK1, VCK2).
  • VST vertical synchronization signal
  • VCK1, VCK2 clock signal for vertical scanning
  • the vertical scanning circuit 24 sequentially supplies a row selection signal (scanning signal) from the row scanning line G1 to the row scanning line Gn based on the vertical synchronization signal and the clock signal for vertical scanning in a cycle of one horizontal scanning period. ..
  • the switch control unit 25 outputs a drive signal to each drive line (L1 to Ln) shown in FIG. Specifically, of a plurality of gradations (for example, gradations 1 to 5) set within a range up to a voltage (2 ⁇ VLC) larger than the maximum voltage (VLC), any gradation (for example, gradation 1 to gradation 5) For example, when the voltage corresponding to the gradation 1) is equal to or less than the maximum voltage (VLC), an "H" level signal is output to the drive line. Further, when the voltage corresponding to an arbitrary gradation (for example, gradation 3) exceeds the maximum voltage (VLC) among the plurality of gradations, an "L" level signal is output to the drive line.
  • a plurality of gradations for example, gradations 1 to 5
  • any gradation for example, gradation 1 to gradation 5
  • VLC maximum voltage
  • VLC maximum voltage
  • the switch control unit 25 uses the control voltage as the output voltage when the drive voltage supplied to the liquid crystal 42 is equal to or less than the maximum voltage VLC, and charges the switch control unit 25 when the drive voltage supplied to the liquid crystal 42 exceeds the maximum voltage VLC. It has a function as a charge pump control unit that controls to supply the voltage amplified by the pump 31 as an output voltage to the liquid crystal 42.
  • the switch control unit 25 when the switch control unit 25 supplies the output voltage of the one pixel circuit 21 to the liquid crystal 42, the switch control unit 25 opens the first changeover switch S6 and does not supply the output voltage of the one pixel circuit to the liquid crystal 42. It has a function as a changeover switch control unit that controls the first changeover switch S6 so as to short-circuit at least a part of the time.
  • the switch control unit 25 does not drive the charge pump 31 when the drive line L1 is supplied with the “H” level signal, and is not driven when the drive line L1 is supplied with the “L” level signal.
  • the charge pump 31 is controlled to be driven. The operation of the charge pump 31 will be described below.
  • the switch control unit 25 transmits a control signal for controlling on / off of each of the switches S1 to S4 shown in FIG. 17 to the control lines K1 (K1-1, K1-2). Output. Specifically, in the case of driving the charge pump 31, when the control voltage is supplied from the column data line D1, the first switch S1 and the fourth switch S4 are first turned on, and the second switch S2 and the third switch S3 are turned on. Is turned off.
  • the control voltage supplied from the column data line D1 is stored in the first capacitor C1.
  • the first switch S1 and the fourth switch S4 are turned off, and the second switch S2 and the third switch S3 are turned on.
  • the control voltage supplied from the column data line D1 and the voltage stored in the first capacitor C1 are added, and the added voltage is stored in the output capacitor C2. Therefore, a voltage that is twice the control voltage supplied from the column data line D1 is accumulated in the output capacitor C2 and is output to the source follower Q4.
  • a block composed of some pixel circuits among the (n ⁇ m) pixel circuits 21 provided in FIG. 16 is set.
  • a block composed of the pixel circuit 21 5 rows ⁇ 6 columns is set.
  • the same voltage is supplied to the six pixel circuits 21-11 to 21-16 in the same row.
  • the pixel circuits 21-11 to 21-16 are supplied with a control voltage corresponding to gradation 1 among gradations 1 to 5.
  • the gradation is set so as to gradually increase from the top to the bottom in the figure, and the control voltage corresponding to the gradation 5 is supplied to the pixel circuits 21-51 to 21-56 in the lowermost stage.
  • the drive voltage supplied to each liquid crystal 42 is stepwise corresponding to the gradations 1 to 5. It is set to change to. Therefore, the six pixel circuits 21 can be grouped into one group, and the reflectance can be changed in five ways, and thus the reflected light phase-modulated in five ways can be obtained.
  • FIG. 7B is a graph showing the relationship between the gradation set in five stages and the drive voltage supplied to the liquid crystal 42. Further, as shown in FIG. 6A, an example of having each pixel circuit 21 arranged in a 6 ⁇ 5 matrix and reflection pixels corresponding to each pixel circuit 21 will be described below.
  • a voltage of gradation 1 "(1/5) x 2 x VLC” is supplied to the pixel circuits 21-11 to 21-16 in the second row, and gradation 2 is supplied to the pixel circuits 21-21 to 21-26 in the second row.
  • Voltage "(2/5) x 2 x VLC” is supplied.
  • a voltage of gradation 3 is supplied to the pixel circuits 21-31 to 21-36 on the third line.
  • the voltage supplied to the pixel circuit is "(3/5) x 2 x VLC", which exceeds the maximum voltage VLC. Therefore, as shown in FIG. 22A, "(3/5) x VLC", which is half the above voltage, is output as a control voltage, and this voltage is doubled by the charge pump 31 to "((3/5) x VLC”. A voltage of "3/5) x 2 x VLC" is generated to obtain a voltage of gradation 3.
  • the switch control unit 25 When the pixel circuit 21a is set to gradations 1 and 2, the charge pump 31 is not operated. In this case, as shown in the time t0 to t1 of the chart (a) of FIG. 18A, the switch control unit 25 outputs an H level signal to the drive line L1 to turn on the second transistor Q2.
  • the switches S1 to S4 are all controlled to be turned off.
  • the second transistor Q2 shown in FIG. 17 is turned on, and the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited. Therefore, the control voltage supplied from the column data line D1 is amplified by the charge pump 31. It is supplied to the gate of the source follower Q4 without being processed. Further, it is amplified by the source follower Q4 and accumulated in the additional capacitor C3.
  • the second changeover switch S5 is turned off (open), and at time t2, the first changeover switch S6 is turned on (short circuit). That is, in a state where the pixel electrode q1 in the pixel circuit 21a is cut off from the source follower Q4, the pixel electrode q1 and the pixel electrode of the pixel circuit (pixel circuit in which the refractive index is controlled to be the same) adjacent to the pixel circuit 21a are short-circuited. Will be done. Therefore, the potentials of the pixel electrodes of the adjacent pixel circuits are controlled to be the same. Then, as shown by the reference numeral z1 in FIG. 7B, a voltage of "(1/5) x 2 x VLC" can be supplied to the liquid crystal.
  • the second changeover switch S5 is turned off.
  • the source follower Q4 and the pixel electrode q1 are separated.
  • the first changeover switch S6 is turned on and connected to the pixel electrode of the adjacent pixel circuit 21. Therefore, it is possible to reduce the variation in the voltage supplied to the pixel electrodes adjacent to each other. After that, at time t3, the first changeover switch S6 is turned off.
  • time t2 shown in FIG. 18A is set to be slightly later than the time t1 in order to avoid simultaneous on (a state of short-circuiting at the same time) of the first changeover switch S6 and the second changeover switch S5.
  • the charge pump 31 is not operated in the same manner, and as shown by the reference numeral z2 in FIG. 7B, the control voltage supplied from the column data line D1 is not amplified. Output.
  • a voltage of "(2/5) x 2 x VLC" can be applied to the liquid crystal 42, and the variation in the potential of the pixel electrodes of the adjacent pixel circuits can be reduced.
  • the column data line D1 has a voltage “(2/5) ⁇ VLC” which is half of the voltage “(2/5) ⁇ 2 ⁇ VLC” corresponding to the gradation 3. Is output as the control voltage. Further, this control voltage is doubled by the charge pump 31.
  • the switch control unit 25 sets the signal supplied to the drive line L1 to the L level. As a result, as shown in the chart (a) of FIG. 18B, the second transistor Q2 is turned off. Further, at time t10 in the chart (b) of FIG. 23B, the switch control unit 25 turns on the first switch S1 and the fourth switch S4 shown in FIG. 17 and turns off the second switch S2 and the third switch S3.
  • the control signal to be used is output to the control line K1 (K1-1, K1-2).
  • the control voltage "(3/5) x VLC” is accumulated in the first capacitor C1. Then, at time t11, the first switch S1 and the fourth switch S4 are turned off, and further, at time t12, the second switch S2 and the third switch S3 are turned on, as shown in the chart (c) of FIG. 18B. .. As a result, a voltage "(3/5) x 2 x VLC” that is twice the control voltage is accumulated in the output capacitor C2, and is further supplied to the gate of the source follower Q4. Further, it is amplified by the source follower Q4 and accumulated in the additional capacitor C3.
  • the first changeover switch S6 is turned on (short-circuited). That is, in a state where the pixel electrode q1 in the pixel circuit 21a is cut off from the source follower Q4, the pixel electrode q1 and the pixel electrode of the pixel circuit (pixel circuit in which the refractive index is controlled to be the same) adjacent to the pixel circuit 21a are short-circuited. Will be done.
  • the source follower Q4 and the pixel electrode q1 are separated. Since it is connected to the pixel electrodes of the adjacent pixel circuits 21, it is possible to reduce the variation in the voltage supplied to the pixel electrodes adjacent to each other. After that, at time t16, the first changeover switch S6 is turned off.
  • the control voltage supplied from the column data line D1 is supplied as shown by the symbols z4 and z5 in FIG. 7B. Is amplified and output. As a result, the voltage of "(4/5) x 2 x VLC” and "2 x VLC” can be applied to the liquid crystal 42, and the variation in the potential of the pixel electrodes of the adjacent pixel circuits can be reduced.
  • each pixel circuit 21 is provided with a charge pump 31. Then, in the case of setting an arbitrary gradation among a plurality of preset gradations in the range from "0" to twice the maximum voltage (2 x VLC), the arbitrary gradation is supported. When the voltage is equal to or less than the maximum voltage (VLC), the control voltage supplied to the pixel circuit 21 from the column data line is output to the liquid crystal 42 without being amplified.
  • VLC maximum voltage
  • the control voltage is amplified and output by the charge pump 31. Then, the output voltage is amplified by the source follower Q4 and supplied to the pixel electrode q1, and eventually to the liquid crystal 42.
  • the liquid crystal 42 is driven in the range of the voltage (2 ⁇ VLC) which is twice that voltage. It is possible to set the drive voltage. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, the increase in the thickness of the liquid crystal layer 12 can be suppressed, and the accuracy of phase modulation can be improved.
  • each component constituting the control circuit 22 and the charge pump 31 shown in FIG. 21 are configured. It is not necessary to increase the withstand voltage of each component and the first transistor Q1 and the second transistor Q2, and it is possible to reduce the size and weight of the device.
  • the desired drive voltage can be obtained by a simple process of amplifying the control voltage twice. It can be obtained and the circuit configuration can be simplified.
  • the refractive index of the liquid crystal 42 is set to change toward one of the directions orthogonal to each other, that is, the column direction and the row direction shown in FIG. 16, and the other direction.
  • a drive line (L1 to Ln) for switching on / off of the charge pump 31 is arranged therein. Therefore, it is possible to prevent the orientation of the liquid crystal from being disturbed due to a change in the refractive index.
  • the second changeover switch S5 provided between the output point q3 of the source follower Q4 and the pixel electrode q1 (supply point) is turned off, and the first changeover switch S6 is turned on to obtain the pixel electrode q1.
  • the range of the drive voltage is set to twice the maximum voltage (2 ⁇ VLC), but the present invention is not limited to this, and it may be larger than the maximum voltage VLC.
  • the pixel circuit 21a'according to the fifth embodiment is different from the fourth embodiment in that the source follower Q4 shown in FIG. 17 is provided between the transistor Q1 and the charge pump 31. ing. That is, in the fifth embodiment, a series connection circuit between the source follower Q4'(second source follower) and the load transistor Q5 and the source follower Q4'between the first transistor Q1 and the input terminal p1 of the charge pump 31. It is provided with a capacitor Cd provided between the gate and the ground.
  • the output terminal (source) of the first transistor Q1 is branched into two systems, and one branch line is connected to the ground via the capacitor Cd. The other branch line is connected to the gate of the source follower Q4'.
  • the output unit (connection point q3) of the source follower Q4' is connected to the charge pump 31. The connection point q3 is connected to the ground via the load transistor Q5.
  • the output terminal p2 of the charge pump 31 is connected to the pixel electrode q1 and further connected to the short-circuit line J1. Further, as in the fourth embodiment, the short-circuit line J1 is provided with a first changeover switch S6 for switching between short-circuiting and opening with the pixel electrodes of the adjacent pixel circuit 21.
  • the control voltage supplied via the column data line D1 and the first transistor Q1 is amplified by the source follower Q4', and then the charge pump 31 and the second transistor Q2. Supply. Further, as in the fourth embodiment, when the drive voltage of the gradations 1 and 2 is output, the control voltage is not amplified by the charge pump 31, and the drive voltage of the gradations 3, 4 and 5 is output. Amplifies the control voltage with the charge pump 31.
  • the pixel circuit 21a' does not include the second changeover switch S5 shown in FIG. 17 and the fourth control line K1-4 that outputs a control signal to the second changeover switch S5.
  • the input terminal p1 and the output terminal p2 (pixel electrode q1) of the charge pump 31 are controlled by controlling the on / off of the switches S1 to S4 provided on the second transistor Q2 and the charge pump 31. Control to cut off the interval.
  • FIG. 20A is a timing chart showing the operation of the second transistors Q2, the switches S1 to S4, and the first changeover switch S6 provided in the pixel circuit 21 when the charge pump 31 is not operated.
  • the switch control unit 25 When the pixel circuit 21a'is set to gradations 1 and 2, the charge pump 31 is not operated. In this case, as shown in the time t0 to t1 of the chart (a) of FIG. 20A, the switch control unit 25 outputs an H level signal to the drive line L1 to turn on the second transistor Q2.
  • the switches S1 to S4 are all controlled to be turned off.
  • the second transistor Q2 shown in FIG. 19 is turned on, and the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited. Therefore, the control voltage supplied from the column data line D1 is amplified by the source follower Q4'and then supplied to the pixel electrode q1 without being amplified by the charge pump 31.
  • the second transistor Q2 is turned off (open), and at time t2, the first changeover switch S6 is turned on (short circuit). That is, in a state where the input terminal p1 and the output terminal p2 of the charge pump 31 are cut off, the pixel electrode q1 and the pixel electrode of the pixel circuit (pixel circuit in which the refractive index is controlled to be the same) adjacent to the pixel circuit 21a'are It will be short-circuited. Therefore, as in the fourth embodiment, the potentials of the pixel electrodes of the adjacent pixel circuits are controlled to be the same. Then, as shown by the reference numerals z1 and z2 in FIG. 7B, a desired drive voltage can be supplied to the liquid crystal 42.
  • the input terminal p1 and the output terminal p2 are cut off. 1
  • the changeover switch S6 is turned on and connected to the pixel electrode of the adjacent pixel circuit 21. Therefore, it is possible to reduce the variation in the voltage supplied to the pixel electrodes adjacent to each other. After that, at time t3, the first changeover switch S6 is turned off. A short circuit is prevented by setting the time t2 shown in FIG. 20A to be slightly later than the time t1.
  • the switch control unit 25 sets the signal supplied to the drive line L1 to the L level. As a result, as shown in the chart (a) of FIG. 20B, the second transistor Q2 is turned off. Further, at time t10 in the chart (b) of FIG. 20B, the switch control unit 25 turns on the first switch S1 and the fourth switch S4, and turns off the second switch S2 and the third switch S3.
  • the control voltage is accumulated in the first capacitor C1. Then, at time t11, the first switch S1 and the fourth switch S4 are turned off, and further, at time t12, the second switch S2 and the third switch S3 are turned on, as shown in the chart (c) of FIG. 20B. .. As a result, a voltage that is twice the control voltage is accumulated in the output capacitor C2 and supplied to the output terminal p2, which in turn is supplied to the pixel electrode q1.
  • the second switch S2 and the third switch S3 are turned off. That is, since the second transistor Q2 and the switches S1 to S4 are all turned off, the input terminal p1 and the output terminal p2 are cut off. Further, at the time t15 in the chart (d) of FIG. 20B, the first changeover switch S6 is turned on (short-circuited). That is, in a state where the input terminal p1 and the output terminal p2 are cut off, the pixel electrode q1 and the pixel electrode of the pixel circuit (pixel circuit in which the refractive index is controlled to be the same) adjacent to the pixel circuit 21a'are short-circuited. become. Therefore, the potentials of the pixel electrodes of the adjacent pixel circuits are controlled to be the same.
  • the maximum control voltage supplied to the pixel circuit 21 from the column data line is the maximum voltage (VLC), as in the fourth embodiment. It is possible to set the drive voltage for driving the liquid crystal 42 within the range of the voltage (2 ⁇ VLC) which is twice that. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, the increase in the thickness of the liquid crystal layer 12 can be suppressed, and the accuracy of phase modulation can be improved.
  • the gradation can be set in a wide voltage range without increasing the maximum voltage VLC of the control voltage supplied to the pixel circuit 21, it is not necessary to increase the withstand voltage of each component constituting the control circuit 22.
  • the source follower Q4' is provided in front of the charge pump 31 as compared with the fourth embodiment, the source follower Q4', the load transistor Q5, and the capacitor Cd can be composed of low withstand voltage components. it can. Therefore, it is possible to simplify the circuit configuration, and to reduce the size and weight.
  • the short circuit and open circuit of the input terminal p1 and the output terminal p2 are switched by controlling the on / off of the second transistor Q2 and the switches S1 to S4, the second of FIG. 17 shown in the fourth embodiment is shown. It is not necessary to provide the changeover switch S5 and the fourth control line K1-4. Therefore, in the phase modulation apparatus according to the fifth embodiment, the circuit configuration can be further simplified.
  • the basic configuration of the phase modulation apparatus according to the sixth embodiment is the same as the basic configuration of each embodiment shown in FIGS. 1 and 2 described in the first embodiment, the description thereof will be omitted.
  • the control circuit 22 includes a plurality of (m columns, n rows) pixel circuits 21 arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, and a switch control unit 25 (charge pump control unit). , Changeover switch control unit).
  • control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21, and applies a drive voltage to the liquid crystal 42 from each pixel circuit 21. Therefore, the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is controlled to be a desired value.
  • a plurality of pixel circuits 21 are formed in a matrix at each intersection (intersection position) of m column data lines (D1 to Dm) orthogonal to each other and n row scanning lines (G1 to Gn). ⁇ n) are arranged.
  • the plurality of pixel circuits 21 are all configured in the same manner.
  • a drive line (L1 to Ln) and a control line (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn).
  • the drive lines (L1 to Ln) and control lines (K1 to Kn) are connected to the switch control unit 25.
  • short-circuit lines (J1 to Jn) are provided in parallel with the row scanning lines (G1 to Gn). As shown in FIG. 21, the short-circuit lines (J1 to Jn) are provided with first changeover switches (S6, S6'in FIG. 21) for switching between short-circuiting and opening between pixel circuits 21 adjacent to each other.
  • the refractive index of light is controlled to change in the vertical direction (vertical direction in the figure). Therefore, short-circuit lines (J1 to Jn) are provided in the lateral direction (left-right direction in the figure), which is a direction orthogonal to this direction.
  • the drive lines (L1 to Ln) are wirings for transmitting control signals for switching on / off of the second transistor Q2 (short-circuit switch; see FIG. 21) provided in each pixel circuit 21.
  • the control lines (K1 to Kn) are control signals for switching on / off of switches S1 to S4 (see FIG. 21) provided in each pixel circuit 21, and the above-mentioned first changeover switch S6 and the first changeover switch S6. 2
  • This is a wiring for transmitting a control signal for switching on / off of the changeover switch S5 (see FIG. 21).
  • a plurality of control lines (K1 to Kn) are provided (in FIG. 21, four of K1-1, K1-2, K1-3, and K1-4), but FIG. 20 Then, it is simplified and shown by one control line K1.
  • the first control line K1-1 outputs a control signal for controlling the on / off of the first switch S1 and the fourth switch S4 of the charge pump 31.
  • the second control line K1-2 outputs a control signal for controlling the on / off of the second switch S2 and the third switch S3 of the charge pump 31.
  • the third control line K1-3 outputs a control signal for controlling the on / off of the first changeover switches S6 and S6'. Note that S6'is a first changeover switch provided in an adjacent pixel circuit.
  • the fourth control line K1-4 outputs a control signal for controlling the on / off of the second changeover switch S5.
  • the column data lines (D1 to Dm) are wirings for supplying the analog control voltage output from the voltage supply line X1 to each pixel circuit 21.
  • the row scanning lines (G1 to Gn) are wirings for outputting a row selection signal (scanning signal) to each pixel circuit 21.
  • FIG. 21 is a circuit diagram showing a detailed configuration of the pixel circuit 21.
  • the configuration of the pixel circuit 21 (referred to as the pixel circuit 21a) arranged at the intersection of the column data line D1 and the row scanning line G1 shown in FIG. 20 will be described.
  • the pixel circuit 21a includes a first transistor Q1, a second transistor Q2, a charge pump 31, an output capacitor C2, a source follower Q4 (first source follower), a load transistor Q5, and the like.
  • the second changeover switch S5, the additional capacitor C3, and the first changeover switch S6 are provided.
  • the first transistor Q1 is a switching transistor, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the first transistor Q1 is connected to the column data line D1, and the second terminal (for example, source) is connected to the input terminal p1 of the charge pump 31.
  • the control terminal (for example, the gate) of the first transistor Q1 is connected to the row scanning line G1. Therefore, when the row scanning line G1 is selected and the control voltage is input from the column data line D1, this control voltage is supplied to the input terminal p1 of the charge pump 31.
  • the second transistor Q2 is also a switching transistor like the first transistor Q1, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the second transistor Q2 is connected to the input terminal p1 of the charge pump 31, and the second terminal (for example, the source) is connected to the output terminal p2 of the charge pump 31.
  • control terminal (for example, the gate) of the second transistor Q2 is connected to the drive line L1. Therefore, when an "H" level voltage is supplied to the drive line L1, the second transistor Q2 is turned on, the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited, and the function of the charge pump 31 is stopped. be able to. On the contrary, when a voltage of "L" level is supplied to the drive line L1, the transistor Q2 is turned off, the input terminal p1 and the output terminal p2 of the charge pump 31 are opened, and the charge pump 31 is operated. Can be done.
  • the second transistor Q2 has a function as a short-circuit switch that short-circuits the input terminal p1 for supplying the control voltage to the charge pump 31 and the output terminal p2 for outputting the drive voltage from the charge pump 31 to the liquid crystal 42. There is. Then, when the drive voltage for setting the liquid crystal 42 to a desired refractive index is equal to or less than the maximum voltage VLC (maximum voltage) supplied from the column data line D1, the switch control unit 25 (see FIG. 20) is controlled. As a result, the second transistor Q2 is short-circuited, and the control voltage is not amplified by the charge pump 31. When the drive voltage exceeds the maximum voltage VLC, the transistor Q2 is opened so that the control voltage can be amplified by the charge pump 31.
  • VLC maximum voltage
  • the charge pump 31 includes four switches S1 to S4 and a first capacitor C1 for accumulating electric charges, and amplifies the control voltage supplied to the input terminal p1 and outputs the control voltage to the output terminal p2.
  • the first switch S1 and the third switch S3 are connected in series with each other, the end on the first switch S1 side is connected to the input terminal p1, and the end on the third switch S3 side is connected to the output terminal p2. Further, the second switch S2 and the fourth switch S4 are connected in series with each other, the end on the second switch S2 side is connected to the input terminal p1, and the end on the fourth switch S4 side is connected to the ground.
  • a first capacitor C1 is provided between the connection point between the first switch S1 and the third switch S3 and the connection point between the second switch S2 and the fourth switch S4. That is, one end of the first capacitor C1 is connected to the first switch S1 and the third switch S3, and the other end of the first capacitor C1 is connected to the second switch S2 and the fourth switch S4.
  • the output terminal p2 is connected to the ground via the output capacitor (second capacitor) C2, and further connected to the gate of the source follower Q4.
  • the common electrode q2 of the liquid crystal 42 is a transparent electrode provided on transparent glass. A common electrode voltage is applied to the transparent electrode.
  • the first control line K1-1 is connected to the first switch S1 and the fourth switch S4.
  • a second control line K1-2 is connected to the second switch S2 and the third switch S3. Then, the on / off of the switches S1 to S4 is controlled by the control signals supplied from the control lines K1-1 and K1-2.
  • the pixel circuit 21 is provided with a series connection circuit of the source follower Q4 and the load transistor Q5, the output terminal p2 of the charge pump 31 is connected to the gate of the source follower Q4, and the source of the load transistor Q5 is connected to the ground. Has been done.
  • the load transistor Q5 is controlled to be turned on when a voltage (control voltage supplied via the first transistor Q1 or output voltage of the charge pump 31) is supplied to the gate of the source follower Q4. To.
  • the control line for controlling the load transistor Q5 is not shown.
  • connection point between the source follower Q4 and the load transistor Q5 (output point q3 of the source follower Q4) is connected to the pixel electrode q1 (supply point) via the second changeover switch S5. Further, the pixel electrode q1 is connected to the ground via the addition capacitor C3 and is connected to the short-circuit line J1.
  • the short-circuit line J1 is provided with a first changeover switch S6 for switching between short-circuiting (on) and opening (off) with the pixel electrodes in the adjacent pixel circuit.
  • the additional capacitor C3 accumulates the voltage output from the source follower Q4 via the second changeover switch S5.
  • each first changeover switch S6 is controlled by a control signal output from the switch control unit 25 via the third control line K1-3.
  • the second changeover switch S5 is turned on and off by a control signal output from the switch control unit 25 via the fourth control line K1-4.
  • the source follower Q4 As the source follower Q4, a P-channel MOSFET or an N-channel MOSFET can be used.
  • the well region of the source follower Q4 is separated from the surrounding wells and the source is connected. Therefore, the well potential and the source potential are the same potential. With such a configuration, the depletion layer directly under the gate of the source follower Q4 is held at a voltage between the gate voltage Vin and the source voltage Vout, so that the substrate bias effect does not occur.
  • the circuit diagram (a) of FIG. 22A shows a circuit when the source follower Q4 is an N-channel MOSFET and the substrate potential is ground (that is, when the well region and the source are not connected).
  • the voltage Vin input to the gate of the source follower Q4 increases, the voltage between the gate of the source follower Q4 and the substrate increases, the depletion layer formed directly under the gate increases, and the threshold voltage Vth of the source follower Q4 ( The threshold between the gate and the source) rises.
  • the load transistor Q5 is connected to the source follower Q4 and the load transistor Q5 provides a constant current load, the voltage Vgs between the gate voltage Vin and the source voltage Vout is increased by the amount of increase in the threshold voltage Vth. It needs to be large. That is, as shown in the graph (b) of FIG. 22A, the threshold voltage Vth substantially fluctuates depending on the input gate voltage Vin (board bias effect). Therefore, the source voltage Vout does not change linearly with respect to the change in the gate electric Vin, and it becomes impossible to supply the liquid crystal 42 with a voltage having an accurate gradation.
  • the well region of the source follower Q4 is separated from the surrounding wells and connected to the source. Therefore, the well potential and the source potential are the same potential.
  • the depletion layer directly under the gate of the source follower Q4 is held at the voltage between the gate voltage Vin and the source voltage Vout, so that the above-mentioned substrate bias effect does not occur.
  • the source voltage Vout also changes linearly with a substantially same slope with respect to the change in the gate voltage Vin. Therefore, a source voltage Vout that changes linearly with a change in the gate voltage Vin of the source follower Q4 can be obtained. That is, in the sixth embodiment, the well region of the source follower Q4 and the source are connected to make the well potential and the source potential the same potential, so that a stable drive voltage can be supplied to the liquid crystal 42.
  • the liquid crystal 42 is driven according to the potential difference between the drive voltage given to the pixel electrode q1 from the pixel circuit 21 and the common electrode given to the common electrode q2. Therefore, the incident light incident on the liquid crystal 42 is phase-modulated according to the potential difference and reflected.
  • the relationship between the incident light incident on the reflected pixel 20 corresponding to the pixel circuit 21 provided on the reflective substrate 11 and the angle of the reflected light reflected by the reflected pixel 20 is shown in the first embodiment. Since it is the same as that described with reference to 5, the description here will be omitted.
  • the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26 and a switch circuit 27 including switches SW1 to SWm.
  • the shift register circuit 26 inputs a horizontal synchronization signal (HST) and a clock signal for horizontal scanning (HCK1, HCK2).
  • the shift register circuit 26 sequentially shifts the clock signals based on the horizontal synchronization signal and the clock signal for horizontal scanning, and outputs a switching signal (referred to as “SD1 to SDm”) to the switch circuit 27. It is generated in a cycle of one horizontal scanning period.
  • the switch circuit 27 includes m switches SW1 to SWm for switching on / off of each column data line (D1 to Dm). Further, each switch SW1 to SWm is controlled to an on state or an off state based on the switching signal (SD1 to SDm) output from the shift register circuit 26.
  • the switches SW1 to SWm are provided corresponding to the column data lines (D1 to Dm), and the control voltage "d" corresponding to each column data line is sequentially input.
  • the switches SW1 to SWm selectively apply the control voltage corresponding to each column data line (D1 to Dm) to the column data line.
  • the switch SW1 is turned on when the switching signal SD1 is at a high level, selects a control voltage corresponding to the column data line D1, and outputs the selected control voltage to the column data line D1.
  • the control voltage "d” supplied from the voltage supply line X1 to each column data line (D1 to Dm) is an analog voltage from “0” (minimum voltage) to "VLC” (maximum voltage).
  • a double voltage (2 ⁇ VLC) which is twice the maximum voltage VLC, is set, and further, k gradation is set within the range of the voltage “0” to the double voltage “2 ⁇ VLC”. (However, k is an integer of 3 or more).
  • the control voltage (voltage in the range of 0 to VLC) supplied from the column data line is the voltage of the k gradation (range of 0 to 2 ⁇ VLC) described above. It is controlled to be (voltage).
  • FIG. 7A is a graph in which the horizontal axis shows the above-mentioned k gradation (5 gradations in this example), and the vertical axis shows the control voltage supplied from the voltage supply line X1 to the pixel circuit 21 via the column data line. is there.
  • Graph R1 shown in FIG. 7A shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or less
  • graph R2 shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or more. It shows.
  • the graphs R1 and R2 show an example in which the voltage changes linearly, the change is not limited to this, and any change may be any monotonically increasing in the range of 0 to VLC.
  • the above-mentioned double voltage (2 ⁇ VLC) is divided into five equal parts.
  • Gradation 1 to 5 is set. Therefore, the double voltage (2 ⁇ VLC) is divided into five equal parts, and the gradation 1 is (1/5) ⁇ 2 ⁇ VLC voltage, and the gradation 2 is (2/5) ⁇ 2 ⁇ VLC voltage, gradation.
  • the control voltage is (3/5) x 2 x VLC voltage as 3, the (4/5) x 2 x VLC voltage as the gradation 4, and the (5/5) x 2 x VLC voltage as the gradation 5. It suffices if it is supplied to the pixel circuit 21.
  • the control voltage corresponding to the gradations 3 to 5 exceeds the maximum voltage VLC, the control voltage corresponding to the gradations 3 to 5 can be supplied to the pixel circuit 21 from the voltage supply line X1 shown in FIG. Can not.
  • the control voltage of half of each of the gradations 3 to 5 is output, and then the charge pump 31 amplifies the voltage twice. That is, the control voltage of (3/5) ⁇ VLC as the gradation 3, (4/5) ⁇ VLC as the gradation 4, and VLC as the gradation 5 is output, and the charge pump provided in each pixel circuit 21 is provided. It is amplified twice by 31.
  • control voltage for obtaining the desired gradation is the maximum voltage VLC or less (in the case of gradations 1 and 2), as shown in the graph R1 of FIG. 7A, the control voltage is driven without being amplified. Get the voltage.
  • the voltage corresponding to an arbitrary gradation is the maximum voltage (VLC) among a plurality of preset gradations in the range up to a voltage (double voltage) larger than the maximum voltage (VLC).
  • VLC maximum voltage
  • the control voltage is output to the source follower Q4 and thus to the liquid crystal 42 without being amplified.
  • the control voltage is amplified by the charge pump 31 and output to the source follower Q4 and eventually to the liquid crystal 42.
  • the pixel circuit 21 has k gradation (5 in the above example).
  • a drive signal corresponding to the gradation) is generated and output to the source follower Q4. That is, as shown in the graph R3 of FIG. 7B, it is possible to output the drive voltage of the gradations 1 to 5 obtained by dividing the double voltage (2 ⁇ VLC) into five equal parts to the source follower Q4.
  • the drive voltage output to the output point q3 of the source follower Q4 is connected to the pixel electrode q1 via the second changeover switch S5, the source follower is turned on when the second changeover switch S5 is turned on.
  • the drive voltage output from Q4 can be supplied to the liquid crystal 42.
  • the short-circuit line J1 connected to the pixel circuit 21a (one pixel circuit) is switched between short-circuiting and opening with the short-circuit line J1 connected to the pixel circuit (another pixel circuit) adjacent to the pixel circuit 21a.
  • the first changeover switch S6 of is provided. Therefore, by short-circuiting the first changeover switch S6, it is possible to short-circuit between the pixel electrode q1 of the pixel circuit 21a and the pixel electrode of the adjacent pixel circuit. By turning on the first changeover switch S6, the potential of the pixel electrode q1 between adjacent pixel circuits (pixel circuits controlled to have the same refractive index) can be made constant.
  • the first changeover switch S6 is turned on and off by a control signal supplied from the third control line K1-3.
  • line scanning lines (G1 to Gn) are connected to the vertical scanning circuit 24.
  • the vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and a clock signal for vertical scanning (VCK1, VCK2).
  • VST vertical synchronization signal
  • VCK1, VCK2 clock signal for vertical scanning
  • the vertical scanning circuit 24 sequentially supplies a row selection signal (scanning signal) from the row scanning line G1 to the row scanning line Gn based on the vertical synchronization signal and the clock signal for vertical scanning in a cycle of one horizontal scanning period. ..
  • the switch control unit 25 outputs a drive signal to each drive line (L1 to Ln) shown in FIG. Specifically, any gradation (for example, gradation 1 to 5) among a plurality of gradations (for example, gradations 1 to 5) set within a range up to a voltage (2 ⁇ VLC) larger than the maximum voltage (VLC) When the voltage corresponding to the gradation 1) is equal to or less than the maximum voltage (VLC), an "H" level signal is output to the drive line. Further, when the voltage corresponding to an arbitrary gradation (for example, gradation 3) exceeds the maximum voltage (VLC) among the plurality of gradations, an "L" level signal is output to the drive line.
  • any gradation for example, gradation 1 to 5
  • a plurality of gradations for example, gradations 1 to 5
  • VLC maximum voltage
  • the switch control unit 25 uses the control voltage as the output voltage when the drive voltage supplied to the liquid crystal 42 is equal to or less than the maximum voltage VLC, and charges the switch control unit 25 when the drive voltage supplied to the liquid crystal 42 exceeds the maximum voltage VLC. It has a function as a charge pump control unit that controls to supply the voltage amplified by the pump 31 as an output voltage to the liquid crystal 42.
  • the switch control unit 25 when the switch control unit 25 supplies the output voltage of the one pixel circuit 21 to the liquid crystal 42, the switch control unit 25 opens the first changeover switch S6 and does not supply the output voltage of the one pixel circuit to the liquid crystal 42. It has a function as a changeover switch control unit that controls the first changeover switch S6 so as to short-circuit at least a part of the time.
  • the switch control unit 25 does not drive the charge pump 31 when the drive line L1 is supplied with the “H” level signal, and is not driven when the drive line L1 is supplied with the “L” level signal.
  • the charge pump 31 is controlled to be driven. The operation of the charge pump 31 will be described below.
  • the switch control unit 25 transmits a control signal for controlling on / off of each of the switches S1 to S4 shown in FIG. 21 to the control lines K1 (K1-1, K1-2). Output. Specifically, in the case of driving the charge pump 31, when the control voltage is supplied from the column data line D1, the first switch S1 and the fourth switch S4 are first turned on, and the second switch S2 and the third switch S3 are turned on. Is turned off.
  • the control voltage supplied from the column data line D1 is stored in the first capacitor C1.
  • the first switch S1 and the fourth switch S4 are turned off, and the second switch S2 and the third switch S3 are turned on.
  • the control voltage supplied from the column data line D1 and the voltage stored in the first capacitor C1 are added, and the added voltage is stored in the output capacitor C2. Therefore, a voltage that is twice the control voltage supplied from the column data line D1 is accumulated in the output capacitor C2 and is output to the source follower Q4.
  • a block composed of some pixel circuits among the (n ⁇ m) pixel circuits 21 provided in FIG. 20 is set.
  • a block composed of the pixel circuit 21 5 rows ⁇ 6 columns) is set as shown in FIG. 6 (a).
  • the same voltage is supplied to the six pixel circuits 21-11 to 21-16 in the same row.
  • the pixel circuits 21-11 to 21-16 are supplied with a control voltage corresponding to gradation 1 among gradations 1 to 5.
  • the gradation is set so as to gradually increase from the top to the bottom in the figure, and the control voltage corresponding to the gradation 5 is supplied to the pixel circuits 21-51 to 21-56 in the lowermost stage.
  • the drive voltage supplied to each liquid crystal 42 is stepwise corresponding to the gradations 1 to 5. It is set to change to. Therefore, the six pixel circuits 21 can be grouped into one group, and the reflectance can be changed in five ways, and thus the reflected light phase-modulated in five ways can be obtained.
  • FIG. 7B is a graph showing the relationship between the gradation set in five stages and the drive voltage supplied to the liquid crystal 42. Further, as shown in FIG. 6A, an example of having each pixel circuit 21 arranged in a 6 ⁇ 5 matrix and reflection pixels corresponding to each pixel circuit 21 will be described below.
  • a voltage of gradation 1 "(1/5) x 2 x VLC” is supplied to the pixel circuits 21-11 to 21-16 in the second row, and gradation 2 is supplied to the pixel circuits 21-21 to 21-26 in the second row.
  • Voltage "(2/5) x 2 x VLC” is supplied.
  • a voltage of gradation 3 is supplied to the pixel circuits 21-31 to 21-36 on the third line.
  • the voltage supplied to the pixel circuit is "(3/5) x 2 x VLC", which exceeds the maximum voltage VLC. Therefore, as shown in FIG. 29A, "(3/5) x VLC", which is half the above voltage, is output as a control voltage, and this voltage is doubled by the charge pump 31 to "((3/5) x VLC”. A voltage of "3/5) x 2 x VLC" is generated to obtain a voltage of gradation 3.
  • the switch control unit 25 When the pixel circuit 21a is set to gradations 1 and 2, the charge pump 31 is not operated. In this case, as shown at times t0 to t1 in the chart (a) of FIG. 23A, the switch control unit 25 outputs an H level signal to the drive line L1 to turn on the second transistor Q2.
  • the switches S1 to S4 are all controlled to be turned off.
  • the second transistor Q2 shown in FIG. 27 is turned on, and the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited. Therefore, the control voltage supplied from the column data line D1 is amplified by the charge pump 31. It is supplied to the gate of the source follower Q4 without being processed. Further, it is amplified by the source follower Q4 and accumulated in the additional capacitor C3.
  • the second changeover switch S5 is turned off (open), and at time t2, the first changeover switch S6 is turned on (short circuit). That is, in a state where the pixel electrode q1 in the pixel circuit 21a is cut off from the source follower Q4, the pixel electrode q1 and the pixel electrode of the pixel circuit (pixel circuit in which the refractive index is controlled to be the same) adjacent to the pixel circuit 21a are short-circuited. Will be done. Therefore, the potentials of the pixel electrodes of the adjacent pixel circuits are controlled to be the same. Then, as shown by the reference numeral z1 in FIG. 7B, a voltage of "(1/5) x 2 x VLC" can be supplied to the liquid crystal.
  • the second changeover switch S5 is turned off.
  • the source follower Q4 and the pixel electrode q1 are separated.
  • the first changeover switch S6 is turned on and connected to the pixel electrode of the adjacent pixel circuit 21. Therefore, it is possible to reduce the variation in the voltage supplied to the pixel electrodes adjacent to each other. After that, at time t3, the first changeover switch S6 is turned off.
  • time t2 shown in FIG. 23A is set to be slightly later than the time t1 in order to avoid simultaneous on (a state of short-circuiting at the same time) of the first changeover switch S6 and the second changeover switch S5.
  • the charge pump 31 is not operated in the same manner, and as shown by the reference numeral z2 in FIG. 7B, the control voltage supplied from the column data line D1 is not amplified. Output.
  • a voltage of "(2/5) x 2 x VLC" can be applied to the liquid crystal 42, and the variation in the potential of the pixel electrodes of the adjacent pixel circuits can be reduced.
  • the column data line D1 has a voltage “(2/5) ⁇ VLC” which is half of the voltage “(2/5) ⁇ 2 ⁇ VLC” corresponding to the gradation 3. Is output as the control voltage. Further, this control voltage is doubled by the charge pump 31.
  • the switch control unit 25 sets the signal supplied to the drive line L1 to the L level. As a result, as shown in the chart (a) of FIG. 23B, the transistor Q2 is turned off. Further, at time t10 in the chart (b) of FIG. 23B, the switch control unit 25 turns on the first switch S1 and the fourth switch S4 shown in FIG. 21 and turns off the second switch S2 and the third switch S3.
  • the control signal to be used is output to the control line K1 (K1-1, K1-2).
  • the control voltage "(3/5) x VLC” is accumulated in the first capacitor C1. Then, at time t11, the first switch S1 and the fourth switch S4 are turned off, and further, at time t12, the second switch S2 and the third switch S3 are turned on, as shown in the chart (c) of FIG. 23B. .. As a result, a voltage "(3/5) x 2 x VLC” that is twice the control voltage is accumulated in the output capacitor C2, and is further supplied to the gate of the source follower Q4. Further, it is amplified by the source follower Q4 and accumulated in the additional capacitor C3.
  • the second switch S2 and the third switch S3 are turned off, and at time t14 in the chart (d) of FIG. 23B, the second changeover switch S5 is turned off (open), and the chart of FIG. 23B (
  • the first changeover switch S6 is turned on (short-circuited). That is, in a state where the pixel electrode q1 in the pixel circuit 21a is cut off from the source follower Q4, the pixel electrode q1 and the pixel electrode of the pixel circuit (pixel circuit in which the refractive index is controlled to be the same) adjacent to the pixel circuit 21a are short-circuited. Will be done.
  • Vth the threshold voltage between the gate and the source of the source follower Q4 provided in each pixel circuit 21
  • Vth the threshold voltage between the gate and the source of the source follower Q4 provided in each pixel circuit 21
  • the source follower Q4 and the pixel electrode q1 are separated. Since it is connected to the pixel electrodes of the adjacent pixel circuits 21, it is possible to reduce the variation in the voltage supplied to the pixel electrodes adjacent to each other. After that, at time t16, the first changeover switch S6 is turned off.
  • the control voltage supplied from the column data line D1 is supplied as shown by the symbols z4 and z5 in FIG. 7B. Is amplified and output. As a result, the voltage of "(4/5) x 2 x VLC” and "2 x VLC” can be applied to the liquid crystal 42, and the variation in the potential of the pixel electrodes of the adjacent pixel circuits can be reduced.
  • each pixel circuit 21 is provided with a charge pump 31. Then, in the case of setting an arbitrary gradation among a plurality of preset gradations in the range from "0" to twice the maximum voltage (2 x VLC), the arbitrary gradation is supported. When the voltage is equal to or less than the maximum voltage (VLC), the control voltage supplied to the pixel circuit 21 from the column data line is output to the liquid crystal 42 without being amplified.
  • VLC maximum voltage
  • the control voltage is amplified and output by the charge pump 31. Then, the output voltage is amplified by the source follower Q4 and supplied to the pixel electrode q1, and eventually to the liquid crystal 42.
  • the liquid crystal 42 is driven in the range of the voltage (2 ⁇ VLC) which is twice that voltage. It is possible to set the drive voltage. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, the increase in the thickness of the liquid crystal layer 12 can be suppressed, and the accuracy of phase modulation can be improved.
  • the well region of the source follower Q4 and the source are connected and the well potential and the source potential are the same potential, they are supplied to the gate of the source follower Q4 as shown in the graph (b) of FIG. 22B. It is possible to obtain an output voltage that changes almost linearly with respect to the voltage. Therefore, even when the source follower Q4 is used, a stable voltage can be supplied to the liquid crystal 42, and the refractive index of the liquid crystal 42 can be set stably.
  • each component constituting the control circuit 22 and each component constituting the charge pump shown in FIG. 21 can be set. It is not necessary to increase the withstand voltage of the parts and the first transistor Q1 and the second transistor Q2, and it is possible to reduce the size and weight of the device.
  • the desired drive voltage can be obtained by a simple process of amplifying the control voltage twice. It can be obtained and the circuit configuration can be simplified.
  • the refractive index of the liquid crystal 42 is set to change toward one of the directions orthogonal to each other, that is, the column direction and the row direction shown in FIG. 20, and the other direction.
  • Drive lines (L1 to Ln) for switching on / off of the charge pump are arranged in the. Therefore, it is possible to prevent the orientation of the liquid crystal from being disturbed due to a change in the refractive index.
  • the second changeover switch S5 provided between the output point q3 of the source follower Q4 and the pixel electrode q1 (supply point) is turned off, and the first changeover switch S6 is turned on to obtain the pixel electrode q1.
  • the range of the drive voltage is set to twice the maximum voltage (2 ⁇ VLC), but the present invention is not limited to this, and it may be larger than the maximum voltage VLC.
  • the seventh embodiment will be described.
  • the overall configuration of the device of the seventh embodiment is the same as that of FIGS. 1 and 2. Further, since the circuit diagram of the entire device of the seventh embodiment is the same as that of FIG. 20 of the sixth embodiment, the description thereof will be omitted.
  • the configuration of the pixel circuit is different from that in the sixth embodiment.
  • the pixel circuit 21a'according to the seventh embodiment will be described with reference to FIG. 23.
  • the pixel circuit 21a' is provided with the source follower Q4 shown in FIG. 21 between the first transistor Q1 and the charge pump 31. Is different from. That is, in the seventh embodiment, a series connection circuit of the source follower Q4'(second source follower) and the load transistor Q5 is set between the transistor Q1 and the input terminal p1 of the charge pump 31. Further, a capacitor Cd provided between the gate and the ground of the source follower Q4'is provided.
  • the output terminal (source) of the first transistor Q1 is branched into two systems, and one branch line is connected to the ground via the capacitor Cd. The other branch line is connected to the gate of the source follower Q4'.
  • the output unit (connection point q3) of the source follower Q4' is connected to the charge pump 31. The connection point q3 is connected to the ground via the load transistor Q5.
  • the well region of the source follower Q4' is separated from the surrounding wells and the source is connected. Therefore, the well potential and the source potential are the same potential.
  • the output terminal p2 of the charge pump 31 is connected to the pixel electrode q1 and further connected to the short-circuit line J1. Further, as in the sixth embodiment, the short-circuit line J1 is provided with a first changeover switch S6 for switching between short-circuiting and opening with the pixel electrodes of the adjacent pixel circuit 21.
  • the control voltage supplied via the column data line D1 and the first transistor Q1 is amplified by the source follower Q4', and then the charge pump 31 and the second transistor Q2. Supply. Further, as in the sixth embodiment, when the drive voltage of the gradations 1 and 2 is output, the control voltage is not amplified by the charge pump 31, and the drive voltage of the gradations 3, 4 and 5 is output. Amplifies the control voltage with the charge pump 31.
  • the pixel circuit 21a' does not include the second changeover switch S5 shown in FIG. 21 and the fourth control line K1-4 that outputs a control signal to the second changeover switch S5.
  • the input terminal p1 and the output terminal p2 (pixel electrode q1) of the charge pump 31 are controlled by controlling the on / off of the switches S1 to S4 provided on the second transistor Q2 and the charge pump 31. Control to cut off the interval.
  • FIG. 25A is a timing chart showing the operation of the second transistors Q2, the switches S1 to S4, and the first changeover switch S6 provided in the pixel circuit 21 when the charge pump 31 is not operated.
  • the switch control unit 25 When the pixel circuit 21a'is set to gradations 1 and 2, the charge pump 31 is not operated. In this case, as shown in the time t0 to t1 of the chart (a) of FIG. 25A, the switch control unit 25 outputs an H level signal to the drive line L1 to turn on the second transistor Q2.
  • the switches S1 to S4 are all controlled to be turned off.
  • the second transistor Q2 shown in FIG. 23 is turned on, and the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited. Therefore, the control voltage supplied from the column data line D1 is amplified by the source follower Q4'and then supplied to the pixel electrode q1 without being amplified by the charge pump 31.
  • the second transistor Q2 is turned off (open), and at time t2, the first changeover switch S6 is turned on (short circuit). That is, in a state where the input terminal p1 and the output terminal p2 of the charge pump 31 are cut off, the pixel electrode q1 and the pixel electrode of the pixel circuit (pixel circuit in which the refractive index is controlled to be the same) adjacent to the pixel circuit 21a'are It will be short-circuited. Therefore, as in the sixth embodiment, the potentials of the pixel electrodes of the adjacent pixel circuits are controlled to be the same. Then, as shown by the reference numerals z1 and z2 in FIG. 7B, a desired drive voltage can be supplied to the liquid crystal 42.
  • the input terminal p1 and the output terminal p2 are cut off. 1
  • the changeover switch S6 is turned on and connected to the pixel electrode of the adjacent pixel circuit 21. Therefore, it is possible to reduce the variation in the voltage supplied to the pixel electrodes adjacent to each other. After that, at time t3, the first changeover switch S6 is turned off. A short circuit is prevented by setting the time t2 shown in FIG. 25A to be slightly later than the time t1.
  • the switch control unit 25 sets the signal supplied to the drive line L1 to the L level. As a result, as shown in the chart (a) of FIG. 25B, the second transistor Q2 is turned off. Further, at time t10 in the chart (b) of FIG. 25B, the switch control unit 25 turns on the first switch S1 and the fourth switch S4, and turns off the second switch S2 and the third switch S3.
  • the control voltage is accumulated in the first capacitor C1. Then, at time t11, the first switch S1 and the fourth switch S4 are turned off, and further, at time t12, the second switch S2 and the third switch S3 are turned on, as shown in the chart (c) of FIG. 25B. .. As a result, a voltage that is twice the control voltage is accumulated in the output capacitor C2 and supplied to the output terminal p2, which in turn is supplied to the pixel electrode q1.
  • the second switch S2 and the third switch S3 are turned off. That is, since the second transistor Q2 and the switches S1 to S4 are all turned off, the input terminal p1 and the output terminal p2 are cut off. Further, at the time t15 in the chart (d) of FIG. 25B, the first changeover switch S6 is turned on (short-circuited). That is, in a state where the input terminal p1 and the output terminal p2 are cut off, the pixel electrode q1 and the pixel electrode of the pixel circuit (pixel circuit in which the refractive index is controlled to be the same) adjacent to the pixel circuit 21a'are short-circuited. become. Therefore, the potentials of the pixel electrodes of the adjacent pixel circuits are controlled to be the same.
  • the maximum control voltage supplied to the pixel circuit 21 from the column data line is the maximum voltage (VLC), as in the sixth embodiment. It is possible to set the drive voltage for driving the liquid crystal 42 within the range of the voltage (2 ⁇ VLC) which is twice that. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, the increase in the thickness of the liquid crystal layer 12 can be suppressed, and the accuracy of phase modulation can be improved.
  • the well region of the source follower Q4'and the source are connected and the well potential and the source potential are the same, they are supplied to the gate of the source follower Q4'as shown in the graph (b) of FIG. 22B. It is possible to obtain an output voltage that changes substantially linearly with respect to the voltage to be generated. Therefore, even when the source follower Q4'is used, a stable voltage can be supplied to the liquid crystal 42, and the refractive index of the liquid crystal 42 can be set stably.
  • the gradation can be set in a wide voltage range without increasing the maximum voltage VLC of the control voltage supplied to the pixel circuit 21, it is not necessary to increase the withstand voltage of each component constituting the control circuit 22.
  • the source follower Q4' is provided in front of the charge pump 31 as compared with the sixth embodiment, the source follower Q4', the load transistor Q5, and the capacitor Cd can be composed of low withstand voltage components. it can. Therefore, it is possible to simplify the circuit configuration, and to reduce the size and weight.
  • the short circuit and open circuit of the input terminal p1 and the output terminal p2 are switched by controlling the on / off of the second transistor Q2 and the switches S1 to S4, the second of FIG. 27 shown in the fourth embodiment is shown. It is not necessary to provide the changeover switch S5 and the fourth control line K1-4. Therefore, in the phase modulation apparatus according to the seventh embodiment, the circuit configuration can be further simplified.
  • the control circuit 22 includes a plurality of (m columns, n rows) pixel circuits 21 arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, and a charge pump control unit 25. There is. Then, the control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21, and applies a drive voltage to the liquid crystal 42 from each pixel circuit 21. Therefore, the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is controlled to be a desired value.
  • a plurality of pixel circuits 21 are formed in a matrix at each intersection (intersection position) of m column data lines (D1 to Dm) orthogonal to each other and n row scanning lines (G1 to Gn). ⁇ n) are arranged.
  • the plurality of pixel circuits 21 are all configured in the same manner.
  • control lines (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn).
  • the control lines (K1 to Kn) are connected to the charge pump control unit 25.
  • the control lines (K1 to Kn) are wirings for transmitting control signals for switching on / off of switches S1 to S4 (see FIG. 25) provided in each pixel circuit 21. As shown in FIG. 25, a plurality of control lines (K1 to Kn) are provided (in FIG. 25, four lines are K1-1, K1-2, K1-3, and K1-4). In FIG. 24, one control line K1 is simplified.
  • the column data lines (D1 to Dm) are wirings for supplying an analog voltage (hereinafter referred to as "control voltage") output from the voltage supply line X1 to each pixel circuit 21.
  • the row scanning lines (G1 to Gn) are wirings for outputting a row selection signal (scanning signal) to each pixel circuit 21.
  • FIG. 25 is a circuit diagram showing a detailed configuration of the pixel circuit 21.
  • the configuration of the pixel circuit 21 (referred to as the pixel circuit 21a) arranged at the intersection of the column data line D1 and the row scanning line G1 shown in FIG. 24 will be described.
  • the pixel circuit 21a includes a first transistor Q1, a charge pump 31, and an output capacitor C2.
  • the first transistor Q1 is a switching transistor, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the first transistor Q1 is connected to the column data line D1, and the second terminal (for example, source) is connected to the input terminal p1 of the charge pump 31.
  • the control terminal (for example, the gate) of the first transistor Q1 is connected to the row scanning line G1. Therefore, when the row scanning line G1 is selected and the control voltage is input from the column data line D1, this control voltage is supplied to the input terminal p1 of the charge pump 31.
  • the charge pump 31 includes four switches S1 to S4 and a first capacitor C1 for accumulating electric charges, and amplifies the control voltage supplied to the input terminal p1 and outputs the control voltage to the output terminal p2.
  • the first switch S1 and the third switch S3 are connected in series with each other, the end on the first switch S1 side is connected to the input terminal p1, and the end on the third switch S3 side is connected to the output terminal p2. Further, the second switch S2 and the fourth switch S4 are connected in series with each other, the end on the second switch S2 side is connected to the input terminal p1, and the end on the fourth switch S4 side is connected to the ground.
  • a first capacitor C1 is provided between the connection point between the first switch S1 and the third switch S3 and the connection point between the second switch S2 and the fourth switch S4. That is, one end of the first capacitor C1 is connected to the first switch S1 and the third switch S3, and the other end of the first capacitor C1 is connected to the second switch S2 and the fourth switch S4.
  • the four switches S1 to S4 and the first capacitor C1 form a bridge circuit. That is, the charge pump 31 includes a bridge circuit including a plurality of switches S1 to S4. Then, the control voltage can be amplified by controlling the on (short circuit) and off (open) of the switches S1 to S4. Further, by turning on the first switch S1 and the third switch S3 at the same time, the input terminal p1 and the output terminal p2 of the charge pump 31 can be short-circuited.
  • the output terminal p2 is connected to the ground via the output capacitor C2 and is connected to the pixel electrode q1 of the liquid crystal 42. Further, as described above, the common electrode q2 of the liquid crystal 42 is a transparent electrode provided on the transparent glass. A common electrode voltage is applied to the transparent electrode.
  • first control line K1-1 is connected to the first switch S1
  • second control line K1-2 is connected to the second switch S2
  • third control line K1-3 is connected to the third switch S3. It is connected
  • fourth control line K1-4 is connected to the fourth switch S4. Then, the on / off of the switches S1 to S4 is controlled by the control signals supplied from the control lines K1-1, K1-2, K1-1, and K1-2.
  • the first switch S1 and the third switch S3 By outputting control signals for turning on the first switch S1 and the third switch S3 from the first control line K1-1 and the third control line K1-3, the first switch S1 and the third switch Since S3 is turned on at the same time, the operation of the charge pump 31 can be stopped, and the control voltage supplied from the column data line can be supplied to the pixel electrode q1 and eventually to the liquid crystal 42. That is, the first control line K1-1 and the second control line K1-2 have a function as a drive line for switching the charge pump 31 on (short circuit) and off (open). Further, the first switch S1 and the third switch S3 have a function as a short-circuit switch for short-circuiting the input terminal p1 and the output terminal p2 of the charge pump 31.
  • the liquid crystal 42 is driven according to the potential difference between the drive voltage given to the pixel electrode q1 from the pixel circuit 21 and the common electrode given to the common electrode q2. Therefore, the incident light incident on the liquid crystal 42 is phase-modulated according to the potential difference and reflected.
  • the relationship between the incident light incident on the reflected pixel 20 corresponding to the pixel circuit 21 provided on the reflective substrate 11 and the angle of the reflected light reflected by the reflected pixel 20 is shown in the first embodiment. Since it is the same as that described with reference to 5, the description here will be omitted.
  • the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26 and a switch circuit 27 including switches SW1 to SWm.
  • the shift register circuit 26 inputs a horizontal synchronization signal (HST) and a clock signal for horizontal scanning (HCK1, HCK2).
  • the shift register circuit 26 sequentially shifts the clock signals based on the horizontal synchronization signal and the clock signal for horizontal scanning, and outputs a switching signal (referred to as “SD1 to SDm”) to the switch circuit 27. It is generated in a cycle of one horizontal scanning period.
  • the switch circuit 27 includes m switches SW1 to SWm for switching on / off of each column data line (D1 to Dm). Further, each switch SW1 to SWm is controlled to an on state or an off state based on the switching signal (SD1 to SDm) output from the shift register circuit 26.
  • the switches SW1 to SWm are provided corresponding to the column data lines (D1 to Dm), and the control voltage "d" corresponding to each column data line is sequentially input.
  • the switches SW1 to SWm selectively apply the control voltage corresponding to each column data line (D1 to Dm) to the column data line.
  • the switch SW1 is turned on when the switching signal SD1 is at a high level, selects a control voltage corresponding to the column data line D1, and outputs the selected control voltage to the column data line D1.
  • the control voltage "d” supplied from the voltage supply line X1 to each column data line (D1 to Dm) is an analog voltage from “0” (minimum voltage) to "VLC” (maximum voltage).
  • a double voltage (2 ⁇ VLC) which is twice the maximum voltage VLC, is set, and k gradation is further provided within the range of the voltage “0” to the double voltage “2 ⁇ VLC”. (However, k is an integer of 3 or more).
  • the control voltage (voltage in the range of 0 to VLC) supplied from the column data line is the voltage of the k gradation (range of 0 to 2 ⁇ VLC) described above. It is controlled to be (voltage).
  • FIG. 7A is a graph in which the horizontal axis shows the above-mentioned k gradation (5 gradations in this example), and the vertical axis shows the control voltage supplied from the voltage supply line X1 to the pixel circuit 21 via the column data line. is there.
  • Graph R1 shown in FIG. 7A shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or less
  • graph R2 shows the characteristics when the drive voltage supplied to the liquid crystal 42 is the maximum voltage VLC or more. It shows.
  • the graphs R1 and R2 show an example in which the voltage changes linearly, the change is not limited to this, and any change may be any monotonically increasing in the range of 0 to VLC.
  • the above-mentioned double voltage (2 ⁇ VLC) is divided into five equal parts.
  • Gradation 1 to gradation 5 are set. Therefore, the double voltage (2 ⁇ VLC) is divided into five equal parts, and the gradation 1 is (1/5) ⁇ 2 ⁇ VLC voltage, and the gradation 2 is (2/5) ⁇ 2 ⁇ VLC voltage, gradation.
  • the control voltage is (3/5) x 2 x VLC voltage as 3, the (4/5) x 2 x VLC voltage as the gradation 4, and the (5/5) x 2 x VLC voltage as the gradation 5. It suffices if it is supplied to the pixel circuit 21.
  • the control voltage corresponding to the gradations 3 to 5 exceeds the maximum voltage VLC, the control voltage corresponding to the gradations 3 to 5 can be supplied to the pixel circuit 21 from the voltage supply line X1 shown in FIG. 24. Can not.
  • the control voltage of half of each of the gradations 3 to 5 is output, and then the charge pump 31 amplifies the voltage twice. That is, the control voltage of (3/5) ⁇ VLC as the gradation 3, (4/5) ⁇ VLC as the gradation 4, and VLC as the gradation 5 is output, and the charge pump provided in each pixel circuit 21 is provided. It is amplified twice by 31 and output to the liquid crystal 42.
  • control voltage for obtaining the desired gradation is equal to or less than the maximum voltage VLC (in the case of gradations 1 and 2), as shown in the graph R1 of FIG. 7A, the control voltage is driven without being amplified. It is output to the liquid crystal 42 as a voltage.
  • the charge pump control unit 25 among a plurality of preset gradations in a range up to a voltage (double voltage) larger than the maximum voltage (VLC), the voltage corresponding to any gradation is the maximum voltage ( VLC) In the following cases, the control voltage is output to the liquid crystal 42 without being amplified. On the other hand, when the voltage corresponding to an arbitrary gradation exceeds the maximum voltage (VLC) among the plurality of gradations, the charge pump 31 amplifies the control voltage and controls the liquid crystal 42 to output the control voltage.
  • the pixel circuit 21 has k gradation (5 in the above example).
  • a drive signal corresponding to the gradation) can be generated and supplied to the liquid crystal 42. That is, as shown in the graph R3 of FIG. 35B, it is possible to output the driving voltage of the gradations 1 to 5 obtained by dividing the double voltage (2 ⁇ VLC) into five equal parts to the liquid crystal 42.
  • row scanning lines (G1 to Gn) are connected to the vertical scanning circuit 24.
  • the vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and a clock signal for vertical scanning (VCK1, VCK2).
  • VST vertical synchronization signal
  • VCK1, VCK2 clock signal for vertical scanning
  • the vertical scanning circuit 24 sequentially supplies a row selection signal (scanning signal) from the row scanning line G1 to the row scanning line Gn based on the vertical synchronization signal and the clock signal for vertical scanning in a cycle of one horizontal scanning period. ..
  • the charge pump control unit 25 outputs a control signal to the control lines (K1-1, K1-3) that control the on / off of the first switch S1 and the third switch S3 shown in FIG. 25, and the charge pump 31. Control is performed to short-circuit the input terminal p1 and the output terminal p2. Specifically, any gradation (for example, gradation 1 to 5) among a plurality of gradations (for example, gradations 1 to 5) set within a range up to a voltage (2 ⁇ VLC) larger than the maximum voltage (VLC).
  • the first switch S1 and the third switch S3 are turned on at the same time on the first control line K1-1 and the third control line K1-3. Outputs the control signal. Further, when the voltage corresponding to an arbitrary gradation (for example, gradation 3) exceeds the maximum voltage (VLC) among the plurality of gradations, the first switch S1 and the third switch S3 are not turned on at the same time. , Outputs a control signal according to the operation of the normal charge pump 31.
  • VLC maximum voltage
  • the charge pump control unit 25 When driving the charge pump 31, the charge pump control unit 25 sends a control signal for controlling on / off of the switches S1 to S4 shown in FIG. 25 to the control lines K1 (K1-1, K1-2, K1). Output to -3, K1-4). Specifically, when the control voltage is supplied from the column data line D1, the first switch S1 and the fourth switch S4 are turned on, and the second switch S2 and the third switch S3 are turned off. As a result, the control voltage supplied from the column data line D1 is stored in the first capacitor C1.
  • the first switch S1 and the fourth switch S4 are turned off, and the second switch S2 and the third switch S3 are turned on.
  • the control voltage supplied from the column data line D1 and the voltage stored in the first capacitor C1 are added, and the added voltage is stored in the output capacitor C2. Therefore, a voltage that is twice the control voltage supplied from the column data line D1 is accumulated in the output capacitor C2 and is output to the pixel electrode q1.
  • a block composed of some pixel circuits among the (n ⁇ m) pixel circuits 21 provided in FIG. 24 is set.
  • a block composed of the pixel circuit 21 (5 rows ⁇ 6 columns) is set as shown in FIG. 6 (a).
  • the same voltage is supplied to the six pixel circuits 21-11 to 21-16 in the same row.
  • the pixel circuits 21-11 to 21-16 are supplied with a control voltage corresponding to gradation 1 among gradations 1 to 5.
  • the gradation is set so as to gradually increase from the top to the bottom in the figure, and the control voltage corresponding to the gradation 5 is supplied to the pixel circuits 21-51 to 21-56 in the lowermost stage.
  • the drive voltage supplied to each liquid crystal 42 is stepwise corresponding to the gradations 1 to 5. It is set to change to. Therefore, the six pixel circuits 21 can be grouped into one group, and the reflectance can be changed in five ways, and thus the reflected light phase-modulated in five ways can be obtained.
  • FIG. 7B is a graph showing the relationship between the gradation set in five stages and the drive voltage supplied to the liquid crystal 42. Further, as shown in FIG. 6A, an example of having each pixel circuit 21 arranged in a 6 ⁇ 5 matrix and reflection pixels corresponding to each pixel circuit 21 will be described below.
  • a voltage of gradation 1 "(1/5) x 2 x VLC” is supplied to the pixel circuits 21-11 to 21-16 in the second row, and gradation 2 is supplied to the pixel circuits 21-21 to 21-26 in the second row.
  • Voltage "(2/5) x 2 x VLC” is supplied.
  • a voltage of gradation 3 is supplied to the pixel circuits 21-31 to 21-36 on the third line.
  • the voltage supplied to the pixel circuit is "(3/5) x 2 x VLC", which exceeds the maximum voltage VLC. Therefore, as shown in FIG. 7A, "(3/5) x VLC", which is half the above voltage, is output as a control voltage, and this voltage is doubled by the charge pump 31 to "((3/5) x VLC”. A voltage of "3/5) x 2 x VLC" is generated to obtain a voltage of gradation 3.
  • the charge pump 31 When the pixel circuit 21a is set to gradation 1, the charge pump 31 is not operated. In this case, as shown at times t0 to t1 in FIG. 26A, the charge pump control unit 25 turns on the first switch S1 and the third switch S3 at the same time. Further, the second switch S2 and the fourth switch S4 are turned off. As a result, the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited via the first switch S1 and the third switch S3, so that the control voltage supplied from the column data line D1 is amplified by the charge pump 31. It is output to the liquid crystal 42 without any problem. Therefore, as shown by the reference numeral z1 in FIG. 7B, a voltage of "(1/5) x 2 x VLC" can be supplied to the liquid crystal.
  • the charge pump 31 is not operated in the same manner, and as shown by the reference numeral z2 in FIG. 7B, the control voltage supplied from the column data line D1 is not amplified. Output. As a result, a voltage of "(2/5) x 2 x VLC" can be applied to the liquid crystal.
  • the column data line D1 has a voltage “(2/5) ⁇ VLC” which is half of the voltage “(2/5) ⁇ 2 ⁇ VLC” corresponding to the gradation 3. Is output as the control voltage. Further, this control voltage is doubled by the charge pump 31.
  • the first switch S1 is turned on during the period from time t0 to t1 as shown in the charts (a) to (d) of FIG. 26A.
  • the second switch S2 is turned off, the third switch S3 is turned on, and the fourth switch S4 is turned off.
  • the first switch S1 and the fourth switch S4 are in the period from time t10 to t11. Is turned on, and the second switch S2 and the third switch S3 are turned off. As a result, the control voltage "(3/5) x VLC" is accumulated in the first capacitor C1.
  • the second switch S2 and the third switch S3 are turned on, and the first switch S1 and the fourth switch S4 are turned off during the period from time t12 to t13.
  • a voltage "(3/5) x 2 x VLC” that is twice the control voltage is accumulated in the output capacitor C2. Therefore, as shown by the reference numeral z3 in FIG. 7B, the driving voltage “(3/5) ⁇ 2 ⁇ VLC” of the gradation 3 can be supplied to the liquid crystal 42.
  • the liquid crystal is driven by “(4/5) ⁇ 2 ⁇ VLC” as shown by the reference numeral z4 in FIG. 7B. A voltage can be supplied.
  • the charge pump 31 can be operated in the same manner to supply a driving voltage of “2 ⁇ VLC” to the liquid crystal as shown by the reference numeral z5 in FIG. 7B. it can.
  • each pixel circuit 21 is provided with a charge pump 31. Then, in the case of setting an arbitrary gradation among a plurality of preset gradations in the range from "0" to twice the maximum voltage (2 x VLC), the arbitrary gradation is supported. When the voltage is equal to or less than the maximum voltage (VLC), the control voltage supplied to the pixel circuit 21 from the column data line is output to the liquid crystal 42 without being amplified.
  • VLC maximum voltage
  • the charge pump 31 amplifies the control voltage and controls the output to the liquid crystal 42.
  • the liquid crystal 42 is driven in the range of the voltage (2 ⁇ VLC) which is twice that voltage. It is possible to set the drive voltage. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, the increase in the thickness of the liquid crystal layer 12 can be suppressed, and the accuracy of phase modulation can be improved.
  • control voltage supplied from the column data line is supplied to the liquid crystal 42 by turning on the first switch S1 and the third switch S3 provided in the charge pump 31 at the same time. Therefore, it is not necessary to separately provide wiring for connecting the column data line and the pixel electrode q1, and the circuit configuration can be simplified.
  • the gradation can be set in a wide voltage range without increasing the maximum voltage VLC of the control voltage supplied to the pixel circuit 21, it is not necessary to increase the withstand voltage of each component constituting the control circuit 22, and the device can be downsized. , It is possible to reduce the weight.
  • the desired drive voltage can be obtained by a simple process of amplifying the control voltage twice. It can be obtained and the circuit configuration can be simplified.
  • the refractive index of the liquid crystal 42 is set to change toward one of the directions orthogonal to each other, that is, the column direction and the row direction shown in FIG. 24, and the other direction.
  • Drive lines that is, control lines K1-1 and K1-3
  • control lines K1-1 and K1-3 for switching the charge pump on and off are arranged in the sill. Therefore, it is possible to prevent the orientation of the liquid crystal from being disturbed due to a change in the refractive index.
  • the range of the drive voltage is set to twice the maximum voltage (2 ⁇ VLC), but the present invention is not limited to this, and it may be larger than the maximum voltage VLC.
  • the control circuit 22 includes a plurality of (m columns, n rows) pixel circuits 21 arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, and a charge pump control unit 25. There is. Then, the control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21, and a drive voltage is applied from each pixel circuit 21.
  • the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is controlled to be a desired value.
  • a plurality of pixel circuits 21 are formed in a matrix at each intersection (intersection position) of m column data lines (D1 to Dm) orthogonal to each other and n row scanning lines (G1 to Gn). ⁇ n) are arranged.
  • the plurality of pixel circuits 21 are all configured in the same manner.
  • a drive line (L1 to Ln) and a control line (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn).
  • the drive lines (L1 to Ln) and control lines (K1 to Kn) are connected to the charge pump control unit 25.
  • the drive lines (L1 to Ln) are electric wires for transmitting a control signal for switching on / off of the first transistor Q2 (short-circuit switch; see FIG. 28) provided in each pixel circuit 21.
  • the control lines (K1 to Kn) are wirings for transmitting control signals for switching on / off of switches S1 to S4 (see FIG. 4) provided in each pixel circuit 21.
  • a plurality of control lines (K1 to Kn) are provided (three lines K1-1, K1-2, and K1-3 in the figure), but one in FIG. It is shown simply by the control line K1 of.
  • the column data lines (D1 to Dm) are wirings for supplying a lamp wave-shaped voltage (lamp-shaped reference voltage) output from the voltage supply line X1 to each pixel circuit 21.
  • FIG. 28 is a circuit diagram showing a detailed configuration of the pixel circuit 21.
  • the configuration of the pixel circuit 21 (referred to as the pixel circuit 21a) arranged at the intersection of the column data line D1 and the row scanning line G1 shown in FIG. 27 will be described.
  • the pixel circuit 21a includes a capacitor Cd that stores the control voltage supplied from the column data line D1, and a series connection circuit of the source follower Q4 and the load transistor Q5.
  • the pixel circuit 21a further includes a first transistor Q1, a second transistor Q2, a charge pump 31, and an output capacitor C2.
  • the capacitor Cd accumulates the control voltage supplied from the column data line D1 and outputs it to the gate of the source follower Q4.
  • the output of the source follower Q4 is connected to the input terminal p1 of the charge pump 31.
  • the first transistor Q1 is a switching transistor, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the first transistor Q1 is connected to the column data line D1, and the second terminal (for example, source) is connected to the input terminal p1 of the charge pump 31.
  • the control terminal (for example, the gate) of the first transistor Q1 is connected to the row scanning line G1. Therefore, when the row scanning line G1 is selected and the control voltage is input from the column data line D1, this control voltage is supplied to the input terminal p1 of the charge pump 31.
  • the second transistor Q2 is also a switching transistor like the first transistor Q1 described above, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the second transistor Q2 is connected to the input terminal p1 of the charge pump 31, and the second terminal (for example, the source) is connected to the output terminal p2 of the charge pump 31.
  • control terminal (for example, the gate) of the second transistor Q2 is connected to the drive line L1. Therefore, when an "H" level voltage is supplied to the drive line L1, the second transistor Q2 is turned on, the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited, and the function of the charge pump 31 is stopped. be able to. On the contrary, when a voltage of "L" level is supplied to the drive line L1, the transistor Q2 is turned off, the input terminal p1 and the output terminal p2 of the charge pump 31 are opened, and the charge pump 31 is operated. Can be done.
  • the second transistor Q2 functions as a short-circuit switch that short-circuits the input terminal p1 to which the control voltage is supplied to the charge pump 31 and the output terminal p2 to output the voltage (drive voltage) from the charge pump 31 to the liquid crystal 42. It has.
  • the charge pump control unit 25 (see FIG. 27). )
  • the second transistor Q2 is short-circuited.
  • the second transistor Q2 is opened so that the charge pump 31 can be driven.
  • the charge pump 31 includes four switches S1 to S4 and a first capacitor C1 for accumulating electric charges, and is acquired from the control voltage supplied to the input terminal p1, that is, the lamp waveform voltage, and is obtained from the source follower Q4.
  • the control voltage supplied via the above is amplified and output to the output terminal p2.
  • the first switch S1 and the third switch S3 are connected in series with each other, the end on the first switch S1 side is connected to the input terminal p1, and the end on the third switch S3 side is connected to the output terminal p2.
  • the second switch S2 and the fourth switch S4 are connected in series with each other, the end on the second switch S2 side is connected to the input terminal p1, and the end on the fourth switch S4 side is connected to the ground.
  • a first capacitor C1 is provided between the connection point between the first switch S1 and the third switch S3 and the connection point between the second switch S2 and the fourth switch S4.
  • the output terminal p2 is connected to the ground via the output capacitor C2, and is further connected to the pixel electrode q1 of the liquid crystal 42. That is, one end of the first capacitor C1 is connected to the first switch S1 and the third switch S3, and the other end of the first capacitor C1 is connected to the second switch S2 and the fourth switch S4.
  • the common electrode q2 of the liquid crystal 42 is a transparent electrode provided on the transparent glass. A common electrode voltage is applied to the transparent electrode.
  • the liquid crystal 42 is driven according to the potential difference between the drive voltage given to the pixel electrode q1 from the pixel circuit 21 and the common electrode given to the common electrode q2. Therefore, the incident light incident on the liquid crystal 42 is phase-modulated according to the potential difference and reflected.
  • the relationship between the incident light incident on the reflected pixel 20 corresponding to the pixel circuit 21 provided on the reflective substrate 11 and the angle of the reflected light reflected by the reflected pixel 20 is shown in the first embodiment. Since it is the same as that described with reference to 5, the description here will be omitted.
  • the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26, a comparator circuit 28, a counter circuit 29, and a switch circuit 27 including switches SW1 to SWm.
  • the shift register circuit 26 inputs a horizontal synchronization signal (HST) and a clock signal for horizontal scanning (HCK1, HCK2).
  • the shift register circuit 26 sequentially shifts the clock signals based on the horizontal synchronization signal and the clock signal for horizontal scanning to generate, for example, a q-bit digital signal output to the comparator circuit 28 in a cycle of one horizontal scanning period. To do.
  • the shift register circuit 26 inputs digital signals up to 2 ⁇ q (where 2 ⁇ q indicates 2 to the qth power), which is a q-bit digital signal, and further, a digital signal corresponding to each pixel circuit 21. Is latched and output to the comparator circuit 28.
  • 2 ⁇ q (where 2 ⁇ q indicates 2 to the qth power)
  • a digital signal corresponding to each pixel circuit 21 Is latched and output to the comparator circuit 28.
  • a drive voltage corresponding to five gradations from gradation 1 to gradation 5 is supplied to the liquid crystal 42 for control, (1/5) ⁇ 2 ⁇ q, (2/5) ⁇
  • the digital signals of 2 ⁇ q, (3/5) ⁇ 2 ⁇ q, and (4/5) ⁇ 2 ⁇ q, 2 ⁇ q are latched and output to the comparator circuit 28.
  • the shift register circuit 26 has a function of outputting a preset multiple-stage digital signal among the digital signals that change according to the voltage in the range up to a predetermined maximum voltage (VLC).
  • the counter circuit 29 counts the above-mentioned q-bit digital signal within one horizontal scanning period and outputs the count value. That is, the counter circuit 29 has a function of counting up to the maximum value of a predetermined digital gradation and outputting the count value.
  • the switch circuit 27 includes m switches SW1 to SWm for switching on / off of each column data line (D1 to Dm). Further, the switches SW1 to SWm are controlled to an on state or an off state based on the switching control signal output from the comparator circuit 28. When the switches SW1 to SWm are turned on, the voltage value of the lamp waveform voltage at that timing is supplied to each column data line (D1 to Dm) as a control voltage (details will be described later).
  • the comparator circuit 28 includes a comparison circuit (not shown) for each column data line (D1 to Dm), and controls to supply a control voltage to each column data line (D1 to Dm). That is, each switch SW1 to SWm provided in the switch circuit 27 is provided with a comparison circuit that generates a switching control signal for switching the on state and the off state of the switches SW1 to SWm. Then, a digital signal corresponding to any of the gradations (gradations 1 to 5) supplied from the shift register circuit 26 and a count value output from the counter circuit 29 are input to each comparison circuit. .. Then, when both inputs match, a switching control signal is output.
  • the comparator circuit 28 has a function of comparing the gradation value corresponding to each pixel circuit 21 with the count value output from the counter circuit 29 and outputting a switching control signal when they match.
  • the liquid crystal 42 is controlled to have five gradations from gradation 1 to gradation 5, for example, the five comparison circuits or the comparison circuits grouped into five are divided into (1/5). ) ⁇ 2 ⁇ q, (2/5) ⁇ 2 ⁇ q, (3/5) ⁇ 2 ⁇ q, (4/5) ⁇ 2 ⁇ q, 2 ⁇ q
  • a counter circuit When each digital signal is supplied, a counter circuit When the count value output from 29 matches the above digital signal, the switching control signal is output from each comparison circuit.
  • the comparator circuit 28 acquires the lamp waveform voltage corresponding to the change in the count value of the counter circuit 29, and the digital signal output from the shift register circuit 26 and the count value output from the counter circuit 29 match. It has a function to supply the lamp waveform voltage as a control voltage to the column data line.
  • the scale (a) in FIG. 29 shows gradations (gradations 1 to 5) corresponding to digital signals of 0 to 2 ⁇ q.
  • Graph (b) of FIG. 29 shows the lamp waveform voltage output in one horizontal scanning cycle in which a digital signal of 0 to 2 ⁇ q is output.
  • the graph (c) of FIG. 29 shows the drive voltage output to the liquid crystal 42 corresponding to each gradation.
  • the lamp waveform voltage is an analog voltage having two lamp waveforms in a cycle (1 horizontal scanning cycle) in which a q-bit digital signal is output by the shift register circuit 26.
  • the period of time t0 to t1 which is half of the period (1 horizontal scanning period) of time t0 to t2 (first half).
  • monotonically increases from the minimum voltage "0" to the maximum voltage "VLC” and then changes from the intermediate voltage "VLC / 2" to the maximum voltage "VLC” in the period from time t1 to t2, which is a half period (second half). It is a voltage that changes to increase monotonically.
  • a double voltage (2 ⁇ VLC), which is twice the maximum voltage VLC of the lamp waveform voltage, is set, and further, within the range of the voltage “0” to the double voltage “2 ⁇ VLC”.
  • Set the voltage of k gradation (where k is an integer of 3 or more) with (in the case of FIG. 29, k 5).
  • the lamp waveform voltage (voltage in the range of 0 to VLC) supplied from the column data line becomes the voltage of the k gradation (range of 0 to 2 ⁇ VLC) described above.
  • the voltage is controlled to be).
  • the drive voltage corresponding to the gradations 1 to 5 can be generated and supplied to the liquid crystal 42.
  • the charge pump control unit 25 sets an arbitrary gradation among a plurality of preset gradations in a range up to a voltage larger than the maximum voltage (VLC) (for example, a voltage twice the maximum voltage VLC).
  • VLC maximum voltage
  • the control voltage is output to the liquid crystal without being amplified.
  • the charge pump 31 amplifies the control voltage and controls the output to the liquid crystal 42.
  • the pixel circuit 21 has k gradation (5 in the above example).
  • a drive signal corresponding to the gradation) can be generated and supplied to the liquid crystal 42. That is, as shown in the graph (c) of FIG. 29, the driving voltage of the gradation 1 to the gradation 5 obtained by dividing the voltage (2 ⁇ VLC) twice the maximum voltage VCL into five equal parts is applied to the liquid crystal 42. It becomes possible to output.
  • row scanning lines (G1 to Gn) are connected to the vertical scanning circuit 24.
  • the vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and a clock signal for vertical scanning (VCK1, VCK2).
  • VST vertical synchronization signal
  • VCK1, VCK2 clock signal for vertical scanning
  • the vertical scanning circuit 24 sequentially supplies a row selection signal (scanning signal) from the row scanning line G1 to the row scanning line Gn based on the vertical synchronization signal and the clock signal for vertical scanning in a cycle of one horizontal scanning period. ..
  • the charge pump control unit 25 outputs a drive signal to each drive line (L1 to Ln) shown in FIG. Specifically, among a plurality of preset gradations in the range up to a voltage larger than the maximum voltage (VLC) (for example, a voltage twice the maximum voltage), the voltage corresponding to any gradation is the maximum voltage. (VLC) or less, an "H" level signal is output to the drive line. As a result, the second transistor Q2 is turned on.
  • VLC maximum voltage
  • the charge pump control unit 25 does not drive the charge pump 31 when an "H” level signal is supplied to the drive line, and the charge pump does not drive the charge pump 31 when an "L” level signal is supplied to the drive line. It is controlled to drive 31.
  • the charge pump control unit 25 sends a control signal for controlling on / off of the switches S1 to S4 shown in FIG. 28 to the control lines K1 (K1-1, K1-2). Output to. Specifically, when the charge pump 31 is driven, when the control voltage is input from the column data line D1, the first switch S1 and the fourth switch S4 are first turned on, and then the second switch S2 and the third switch S3 are turned on. Is turned off.
  • the control voltage is stored in the first capacitor C1.
  • the first switch S1 and the fourth switch S4 are turned off, and the second switch S2 and the third switch S3 are turned on.
  • the control voltage supplied from the column data line D1 and the voltage stored in the first capacitor C1 are added, and the added voltage is stored in the output capacitor C2. Therefore, a voltage that is twice the control voltage supplied from the column data line D1 is accumulated in the output capacitor C2 and is output to the pixel electrode q1.
  • a block composed of some pixel circuits among the (n ⁇ m) pixel circuits 21 provided in FIG. 27 is set.
  • a block composed of the pixel circuit 21 5 rows ⁇ 6 columns) is set.
  • the same voltage is supplied to the six pixel circuits 21-11 to 21-16 in the same row.
  • the pixel circuits 21-11 to 21-16 are supplied with a control voltage corresponding to gradation 1 among gradations 1 to 5.
  • the gradation is set so as to gradually increase from the top to the bottom in the figure, and the control voltage corresponding to the gradation 5 is supplied to the pixel circuits 21-51 to 21-56 in the lowermost stage.
  • the drive voltage supplied to each liquid crystal 42 is stepwise corresponding to the gradations 1 to 5. It is set to change to. Therefore, the six pixel circuits 21 can be grouped into one group, and the reflectance can be changed in five ways, and thus the reflected light phase-modulated in five ways can be obtained.
  • the comparator circuit 28 sets five levels of gradation (gradations 1 to 5) in the q-bit digital signal (0 to 2 ⁇ q) output by the shift register circuit 26. Then, when a digital signal corresponding to each gradation 1 to 5 is output from the shift register circuit 26, when the count value output from the counter circuit 29 matches the digital signal, the desired switch circuit 27 is desired. Outputs a switching control signal to the switch. Therefore, the lamp waveform voltage at this point can be supplied to the pixel circuit 21 as a control voltage.
  • the lamp waveform voltage is (2/5) ⁇ VLC, and the digital signal corresponding to the gradation 2 is output. If so, the ramp waveform voltage is (4/5) x VLC. Further, when the digital signal corresponding to the gradation 3 is output, the lamp waveform voltage is (3/5) ⁇ VLC, and when the digital signal corresponding to the gradation 4 is output, the lamp waveform. The voltage is (4/5) ⁇ VLC, and when the digital signal corresponding to the gradation 5 is output, the lamp waveform voltage is VLC. Then, a voltage corresponding to each lamp waveform voltage is supplied to the pixel circuit 21 as a control voltage.
  • the control voltage is not amplified, and when it is more than half (time t1 to t2). In the case), the control voltage is amplified by the charge pump 31 to obtain the drive voltage to be output to the liquid crystal 42.
  • control voltage supplied from the column data line is stored in the capacitor Cd via the first transistor Q1 shown in FIG. 28, and further supplied to the input terminal p1 of the charge pump 31 via the source follower Q4. ..
  • FIG. 30A is a timing chart showing changes in each signal when the drive voltage of gradation 2 is output to the liquid crystal 42 as an example.
  • FIG. 30B is a timing chart showing changes in each signal when the drive voltage of gradation 4 is output.
  • a q-bit digital signal 2 ⁇ q is output from the shift register circuit 26 (see FIG. 27).
  • the q-bit digital signal is divided into five equal parts, and gradations 1 to 5 (denoted as “1" to "5" in the figure) are assigned to each digital signal.
  • the comparator circuit 28 outputs the switching control signal to the desired switch among the plurality of switches SW1 to SWm provided in the switch circuit 27.
  • the lamp waveform voltage is supplied to the column data line as a control voltage.
  • two waveforms two serrated waveforms are output as the lamp waveform voltage within one horizontal scanning period.
  • the lamp waveform voltage of (4/5) ⁇ VLC is supplied to the column data line as a control voltage at the time ta when the digital signal corresponding to gradation 2 is output. Will be. This control voltage is stored in the capacitor Cd and held until time t12.
  • the second transistor Q2 continues to be in the ON state even after the time t12, and as shown in the graphs (e) and (f), the switches S1 to S4 are Even after the time t12, all the off states continue. Therefore, the charge pump 31 is not driven, and the lamp waveform voltage supplied to the pixel circuit 21 is not amplified. Then, as shown in the graph (c) of FIG. 30A, the row selection signal G in the vertical scanning circuit 24 is turned on at the time t12, so that the liquid crystal 42 is supplied from the column data line as shown in the graph (g). Control voltage (4/5) x VLC is output. Therefore, the liquid crystal 42 can be supplied with the drive voltage (4/5) ⁇ VLC of the second gradation.
  • the driving voltage (2/5) ⁇ VLC of gradation 1 can be supplied to the liquid crystal 42 in the same manner as described above.
  • the second transistor Q2 is turned off at time t22.
  • the first switch S1 and the fourth switch S4 are turned on, and the voltage (4/5) ⁇ VLC is held in the first capacitor C1.
  • the second switch S2 and the third switch S3 are turned on at the time t24. Therefore, as shown in the graph (g), the output capacitor C2 shown in FIG. A voltage (8/5) ⁇ VLC obtained by doubling the voltage (4/5) ⁇ VLC can be obtained. Therefore, the voltage of the gradation 4 can be supplied to the liquid crystal 42.
  • the liquid crystal 42 can be supplied with the drive voltage (6/5) ⁇ VLC of the gradation 3 and the drive voltage 2 ⁇ VLC of the gradation 5 in the same manner as described above. ..
  • each liquid crystal 42 can be set to a desired gradation, and the liquid crystal 42 connected to each pixel circuit 21 can be set. It is possible to set the refractive index of the above to a desired refractive index.
  • each pixel circuit 21 is provided with a charge pump 31. Then, when the liquid crystal 42 is set to an arbitrary gradation among a plurality of preset gradations in the range from "0" to a voltage (2 x VLC) that is twice the maximum voltage, this arbitrary gradation is set. When the voltage corresponding to the gradation of is less than or equal to the maximum voltage (VLC), the liquid crystal 42 is displayed without amplifying the control voltage (voltage acquired from the lamp waveform voltage) supplied to the pixel circuit 21 from the column data line. Output.
  • VLC maximum voltage
  • the control voltage supplied to the pixel circuit 21 from the column data line is amplified by the charge pump 31. It is controlled to output to the liquid crystal 42.
  • the liquid crystal 42 is driven in the range of the voltage (2 ⁇ VLC) which is twice that voltage. It is possible to set the drive voltage. Therefore, the magnitude of the refractive index of the liquid crystal 42 can be changed in a wider range, the increase in the thickness of the liquid crystal layer 12 can be suppressed, and the accuracy of phase modulation can be improved.
  • the gradation can be set in a wide voltage range without increasing the control voltage VLC supplied to the pixel circuit 21, it is not necessary to increase the withstand voltage of each component constituting the control circuit 22, and the device can be made smaller and lighter. It becomes possible to plan.
  • the voltage which is the range of the voltage for setting the drive voltage of the liquid crystal 42, is set to twice the predetermined maximum voltage (VLC), it is easy to amplify the control voltage twice.
  • VLC predetermined maximum voltage
  • the present invention is limited to this. Instead, the drive voltage may be set larger than the maximum voltage VLC.
  • FIG. 31 is a circuit diagram showing the configuration of the pixel circuit 21 ′ according to the first modification of the ninth embodiment.
  • the drive line L1 is arranged in the vertical direction. Therefore, the same voltage can be output to the liquid crystal 42 in the vertical direction of each pixel circuit 21'arranged in a matrix. Therefore, the direction in which the refractive index changes is the vertical direction.
  • the magnitude of the refractive index of the liquid crystal 42 changes in the vertical direction
  • the ninth embodiment shown in FIG. 31 has a configuration in which the magnitude of the refractive index changes.
  • the configuration is such that the magnitude of the refractive index of the liquid crystal 42 changes in the lateral direction.
  • 32A and 32B are explanatory views showing the temporal change of the lamp waveform voltage according to the second modification of the ninth embodiment.
  • two pixel circuits are connected to the intersections of the column data lines D1 to Dm and the row scanning lines G1 to Gn shown in FIG. 27, respectively. These are referred to as a first pixel circuit 21A and a second pixel circuit 21B.
  • the first pixel circuit 21A has a positive electrode property and the second pixel circuit 21B has a negative electrode property, and the first pixel circuit 21A and the second pixel circuit 21B give a lamp waveform voltage in which the directions in which the voltages change with each other are reversed.
  • the lamp waveform voltage that increases monotonically is applied to the first pixel circuit 21A, and as shown in the graph (a) of FIG. 32B, the second pixel circuit 21B is monotonously increasing. Gives a reduced ramp waveform voltage. Then, in the gradation i, the control voltage VpixH (see FIG. 42A) and the control voltage VpixL (see FIG. 32B) can be obtained. Therefore, as shown in the graph (b) of FIG. 32A, the voltage CceL to VpixH is applied to the voltage CceL of the counter electrode, and the voltage CceH of the counter electrode is used as shown in the graph (b) of FIG. 32B.
  • the voltages of VpixL to CceH can be output to the liquid crystal 42, and the gradation of the liquid crystal 42 can be changed in a time shorter than one horizontal scanning period. Therefore, it is possible to further improve the accuracy of phase modulation.
  • the control circuit 22 includes a plurality of (m columns, n rows) pixel circuits 21 arranged in a matrix, a horizontal scanning circuit 23, a vertical scanning circuit 24, and a charge pump control unit 25. There is. Then, the control circuit 22 outputs an electric signal to each pixel circuit 21 to drive each pixel circuit 21, and a drive voltage is applied from each pixel circuit 21.
  • the refractive index of the liquid crystal 42 on each reflective pixel with respect to the incident light is controlled to be a desired value.
  • a plurality of pixel circuits 21 are formed in a matrix at each intersection (intersection position) of m column data lines (D1 to Dm) orthogonal to each other and n row scanning lines (G1 to Gn). ⁇ n) are arranged.
  • the plurality of pixel circuits 21 are all configured in the same manner.
  • a drive line (L1 to Ln) and a control line (K1 to Kn) are provided in parallel with the row scanning lines (G1 to Gn).
  • the drive lines (L1 to Ln) and control lines (K1 to Kn) are connected to the charge pump control unit 25.
  • the drive lines (L1 to Ln) are electric wires for transmitting a control signal for switching on / off of the second transistor Q2 (short-circuit switch; see FIG. 44) provided in each pixel circuit 21.
  • the control lines (K1 to Kn) are wirings for transmitting control signals for switching on / off of switches S1 to S4 (see FIG. 34) provided in each pixel circuit 21.
  • a plurality of control lines (K1 to Kn) are provided (two of K1-1 and K1-2 in the figure), but in FIG. 33, one control line K1 is provided. It is shown briefly in.
  • the column data lines (D1 to Dm) are wirings for supplying the digital signal output from the digital signal line X1 to each pixel circuit 21.
  • FIG. 34 is a circuit diagram showing a detailed configuration of the pixel circuit 21.
  • the configuration of the pixel circuit 21 (referred to as the pixel circuit 21a) arranged at the intersection of the column data line D1 and the row scanning line G1 shown in FIG. 33 will be described.
  • the pixel circuit 21a includes an SRAM (Static RAM; digital signal holding unit) 32, a first transistor Q1, a second transistor Q2, a charge pump 31, and an output capacitor C2.
  • SRAM Static RAM; digital signal holding unit
  • the SRAM 32 holds a digital signal consisting of a pulse pattern corresponding to each bit supplied from the column data line D1 and outputs a digital signal of voltage VLC having the maximum amplitude. As will be described later, the SRAM 32 outputs a digital signal having a voltage of "0" or "VLC". Specifically, when the pulse is not set, the voltage "VLC” is output, and when the pulse is set, the pulse pattern of the amplitude "VLC” is output. Further, by driving the charge pump 31, the voltage VLC can be amplified to double the voltage "2 x VLC" and supplied to the liquid crystal 42.
  • the SRAM 32 has a function of outputting a digital signal according to the number of pulses or the pulse width of the digital signal supplied to the column data line.
  • the first transistor Q1 is a switching transistor, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the first transistor Q1 is connected to the column data line D1, and the second terminal (for example, source) is connected to the input of the SRAM 32.
  • the control terminal (for example, the gate) of the first transistor Q1 is connected to the row scanning line G1. Therefore, when the row scanning line G1 is selected and a digital signal is input from the column data line D1, this digital signal is supplied to the SRAM 32.
  • the second transistor Q2 is also a switching transistor like the first transistor Q1 described above, and is composed of, for example, an N-channel MOSFET (field effect transistor).
  • the first terminal (for example, drain) of the second transistor Q2 is connected to the input terminal p1 of the charge pump 31, and the second terminal (for example, the source) is connected to the output terminal p2 of the charge pump 31.
  • control terminal (for example, the gate) of the second transistor Q2 is connected to the drive line L1. Therefore, when an "H" level voltage is supplied to the drive line L1, the second transistor Q2 is turned on, the input terminal p1 and the output terminal p2 of the charge pump 31 are short-circuited, and the voltage supplied to the input terminal p1. Can be output to the output terminal p2 as it is, and the function of the charge pump 31 can be stopped. On the contrary, when a voltage of "L" level is supplied to the drive line L1, the second transistor Q2 is turned off, the input terminal p1 and the output terminal p2 of the charge pump 31 are opened, and the charge pump 31 is operated. Can be made to.
  • the second transistor Q2 is a short-circuit switch that short-circuits the input terminal p1 to which the output voltage of the SRAM 32 is supplied to the charge pump 31 and the output terminal p2 to output the voltage (drive voltage) from the charge pump 31 to the liquid crystal 42. It has the function of.
  • the charge pump control unit Under the control of 25 (see FIG. 33), the second transistor Q2 is short-circuited and the drive of the charge pump 31 is stopped.
  • the second transistor Q2 When the number of data bits of the digital signal is in the range of "m / 2 to m", the second transistor Q2 is opened so that the charge pump 31 can be driven.
  • the charge pump 31 includes four switches S1 to S4 and a first capacitor C1 for accumulating electric charges, and amplifies the voltage supplied to the input terminal p1 (the output voltage of the SRAM 32) to the output terminal p2. Output.
  • the first switch S1 and the third switch S3 are connected in series with each other, the end on the first switch S1 side is connected to the input terminal p1, and the end on the third switch S3 side is connected to the output terminal p2.
  • the second switch S2 and the fourth switch S4 are connected in series with each other, the end on the second switch S2 side is connected to the input terminal p1, and the end on the fourth switch S4 side is connected to the ground.
  • a first capacitor C1 is provided between the connection point between the first switch S1 and the third switch S3 and the connection point between the second switch S2 and the fourth switch S4.
  • the output terminal p2 is connected to the ground via the output capacitor C2, and is further connected to the pixel electrode q1 of the liquid crystal 42. That is, one end of the first capacitor C1 is connected to the first switch S1 and the third switch S3, and the other end of the first capacitor C1 is connected to the second switch S2 and the fourth switch S4.
  • the common electrode q2 of the liquid crystal 42 is a transparent electrode provided on the transparent glass. A common electrode voltage is applied to the transparent electrode.
  • the liquid crystal 42 is driven according to the potential difference between the drive voltage given to the pixel electrode q1 from the pixel circuit 21 and the common electrode given to the common electrode q2. Therefore, the incident light incident on the liquid crystal 42 is phase-modulated according to the potential difference and reflected.
  • the relationship between the incident light incident on the reflected pixel 20 corresponding to the pixel circuit 21 provided on the reflective substrate 11 and the angle of the reflected light reflected by the reflected pixel 20 corresponding to the pixel circuit 21 is the first. Since it is the same as that described with reference to FIG. 5 in one embodiment, the description here will be omitted.
  • the refractive index of the liquid crystal is changed by the voltage value, but even when a high-frequency pulse signal is applied to the liquid crystal, the refractive index is changed by the number of pulses, the pulse width, and the pulse pattern. be able to. In the case of a pulse pattern, for example, the larger the number of pulses, the larger the amount of change in the refractive index.
  • the horizontal scanning circuit 23 provided in the control circuit 22 includes a shift register circuit 26 and a switch circuit 27 including switches SW1 to SWm.
  • the shift register circuit 26 inputs a horizontal synchronization signal (HST) and a clock signal for horizontal scanning (HCK1, HCK2).
  • the shift register circuit 26 sequentially shifts the clock signals based on the horizontal synchronization signal and the clock signal for horizontal scanning, and outputs a switching signal (referred to as “SD1 to SDm”) to the switch circuit 27. It is generated in a cycle of one horizontal scanning period.
  • the switch circuit 27 includes m switches SW1 to SWm for switching on / off of each column data line (D1 to Dm). Further, each switch SW1 to SWm is controlled to an on state or an off state based on the switching signal (SD1 to SDm) output from the shift register circuit 26.
  • the switches SW1 to SWm are provided corresponding to the column data lines (D1 to Dm), and the digital signal "d" corresponding to each column data line is sequentially input.
  • Switches SW1 to SWm selectively give digital signals corresponding to each column data line (D1 to Dm) to the column data line.
  • the switch SW1 is turned on when the switching signal SD1 is at a high level, selects a digital signal corresponding to the column data line D1, and outputs the selected digital signal to the column data line D1.
  • the digital signal is supplied from the digital signal line X1.
  • FIG. 35 is a graph showing the relationship between the number of data bits and the number of pulses of a digital signal.
  • the horizontal axis represents the number of data bits (maximum value m) of the digital signal supplied from the column data line D1
  • the vertical axis represents the number of pulses.
  • the charge pump 31 is turned off in the range of 0 to (m / 2) and the charge pump 31 is turned on in the range of (m / 2) to m. That is, the charge pump control unit 25 shown in FIG. 33 turns off the charge pump 31 when the number of data bits of the digital signal is in the range of 0 to (m / 2), and the charge pump is in the range of (m / 2) to m. It is controlled to turn on 31.
  • the pulse pattern corresponding to each bit is output from the SRAM 32 at the voltage VCL which is the maximum amplitude of the digital signal. Will be done.
  • the charge pump 31 is turned on. Therefore, the voltage VLC output from the SRAM 32 is amplified to twice the voltage (2 ⁇ VLC) by the charge pump 31, and the pulse pattern of this voltage (2 ⁇ VLC) is supplied to the liquid crystal 42 as the drive voltage.
  • the voltage output from the SRAM 32 can be set to "VLC", and the drive voltage supplied to the liquid crystal 42 can be set to "VLC". Further, by outputting the voltage VLC from the SRAM 32 and stopping the charge pump 31, the drive voltage supplied to the liquid crystal 42 can be set to "VLC”. Further, by outputting the pulse pattern of the voltage VLC from the SRAM 32 and driving the charge pump 31, this voltage VCL can be amplified twice, so that the amplitude of the drive voltage supplied to the liquid crystal 42 is set to "2 x VLC". can do.
  • the number of pulses is not always linear because the relationship of the phase change with respect to the voltage in the liquid crystal 42 is not always linear. Further, since the polarity of the voltage output from the SRAM 32 is inverted, the voltage whose polarity is inverted is supplied to the pixel electrode q1. Correspondingly, by inverting the voltage supplied to the common electrode q2, it becomes possible to apply a desired voltage to the liquid crystal 42.
  • the liquid crystal 42 can be set to a plurality of gradations by the pulse pattern (pulse width or the number of pulses) of each amplitude.
  • the pixel circuit 21 generates drive signals having a plurality of gradations. It can be supplied to the liquid crystal 42.
  • row scanning lines (G1 to Gn) are connected to the vertical scanning circuit 24.
  • the vertical scanning circuit 24 inputs a vertical synchronization signal (VST) and a clock signal for vertical scanning (VCK1, VCK2).
  • VST vertical synchronization signal
  • VCK1, VCK2 clock signal for vertical scanning
  • the vertical scanning circuit 24 sequentially supplies a row selection signal (scanning signal) from the row scanning line G1 to the row scanning line Gn based on the vertical synchronization signal and the clock signal for vertical scanning in a cycle of one horizontal scanning period. ..
  • the charge pump control unit 25 outputs a drive signal to each drive line (L1 to Ln) shown in FIG. 33. Specifically, when the number of data bits of the digital signal supplied from the column data line is in the range of 0 to (m / 2), an "H" level signal is output to the drive line. When the number of data bits of the digital signal is in the range of (m / 2) to m, an "L" level signal is output to the drive line.
  • the charge pump control unit 25 does not drive the charge pump 31 when an "H" level signal is supplied to the drive line, and charges when an "L” level signal is supplied to the drive line.
  • the pump 31 is controlled to be driven. The operation of the charge pump 31 will be described below.
  • the charge pump control unit 25 transmits a control signal for controlling on / off of the switches S1 to S4 shown in FIG. 34 to the control lines K1 (K1-1, K1-2). Output. Specifically, when the pulse pattern is output from the SRAM 32, the first switch S1 and the fourth switch S4 are turned on first, and the second switch S2 and the third switch S3 are turned off.
  • the voltage due to the pulse pattern of the amplitude VLC output from the SRAM 32 is stored in the first capacitor C1. Then, after the elapse of a predetermined time, the first switch S1 and the fourth switch S4 are turned off, and the second switch S2 and the third switch S3 are turned on. As a result, the voltage of the pulse pattern output from the SRAM 32 and the voltage VLC stored in the first capacitor C1 are added, and the added voltage is stored in the output capacitor C2. Therefore, the voltage stored in the output capacitor C2 is output to the pixel electrode q1.
  • a block composed of some pixel circuits among the (n ⁇ m) pixel circuits 21 provided in FIG. 33 is set.
  • a block composed of the pixel circuit 21 (5 rows ⁇ 6 columns) is set as shown in FIG. 6 (a).
  • the six pixel circuits 21-11 to 21-16 in the same row are set to have the same refractive index.
  • the pixel circuits 21-11 to 21-16 in the first row are set to the first refractive index
  • the pixel circuits 21-21 to 21-26 in the second row are set to the second refractive index.
  • the third line pixel circuits 21-31 to 21-36 are set to the third refractive index
  • the fourth line pixel circuits 21-41 to 21-46 are set to the fourth refractive index
  • the fifth line are set to the fifth refractive index.
  • the refractive index of each liquid crystal 42 is set to change in five stages. Therefore, the six pixel circuits 21 arranged in the horizontal direction can be grouped into one group, the refractive index can be changed to five gradations, and the reflected light phase-modulated in five ways can be obtained.
  • the vertical direction and the horizontal direction may be interchanged.
  • the SRAM 32 when the digital signal pulse is not set, the SRAM 32 outputs the voltage "VLC". Further, as shown in the graph R1 of FIG. 7, when the number of data bits is in the range of 0 to (m / 2) and a pulse is generated, the SRAM 32 outputs a pulse pattern having an amplitude “VLC”. At this time, as shown at times t0 to t1 in FIG. 8, the transistor Q2 is turned on, and all the switches S1 to S4 are turned off. Therefore, the charge pump 31 is not driven. The pulse pattern of the amplitude "VLC” is supplied to the pixel electrode q1 and the liquid crystal 42 via the second transistor Q2.
  • the SRAM 32 when the number of data bits is in the range of (m / 2) to m and a pulse is generated, the SRAM 32 outputs a pulse pattern having an amplitude of “VLC”.
  • the second transistor Q2 is turned off.
  • the first switch S1 and the fourth switch S4 are turned on
  • the second switch S2 and the third switch S3 are turned off
  • at times t3 to t4 the second switch S2 and the third switch S3 are turned on. Since the first switch S1 and the fourth switch S4 are turned off, the pulse pattern output from the SRAM 32 is amplified twice and supplied to the pixel electrode q1 and the liquid crystal 42.
  • the digital signal output from the column data lines (D1 to Dm) is input to the SRAM 32 provided in each pixel circuit 21. Then, by controlling the drive and stop of the charge pump 31, the liquid crystal 42 can be switched to a plurality of gradations within the range of "0" to "2 x VLC".
  • the maximum value of the digital signal output from the SRAM 32 is the voltage VLC
  • the drive voltage for driving the liquid crystal 42 in the range of the voltage (2 ⁇ VLC) which is twice that. It becomes. Therefore, the refractive index of the liquid crystal 42 can be changed in a wider range, and the accuracy of phase modulation can be improved.
  • the gradation can be set in a wide voltage range without increasing the maximum voltage VLC of the voltage supplied to the pixel circuit 21, it is not necessary to increase the withstand voltage of each component constituting the control circuit 22, and the device can be miniaturized. It is possible to reduce the weight.
  • the voltage range for setting the gradation of the liquid crystal 42 is set to twice the predetermined maximum voltage (VLC), it is easy to amplify the voltage output from the SRAM 32 twice.
  • VLC predetermined maximum voltage
  • the refractive index of the liquid crystal 42 is set to change toward one of the directions orthogonal to each other, that is, the column direction and the row direction shown in FIG. 33, and the other direction.
  • Drive lines (L1 to Ln) for switching on / off of the charge pump are arranged in the. Therefore, it is possible to prevent the orientation of the liquid crystal from being disturbed due to a change in the refractive index.
  • the SRAM 32 is used as the digital signal holding unit, it is possible to hold the digital signal in a simple configuration and output it to the charge pump 31. Further, in the tenth embodiment, since the digital signal is used, the operation of switching the gradation can be performed at higher speed.
  • the maximum value of the drive voltage for driving the liquid crystal 42 a voltage (2 ⁇ VLC) that is twice the maximum voltage VLC is set, but the drive voltage is not limited to this. It is sufficient that the maximum value of is larger than the predetermined maximum voltage (VLC).
  • FIG. 37 is a circuit diagram showing the configuration of the pixel circuit 21'according to the modified example of the tenth embodiment.
  • the drive line L1 is arranged in the vertical direction. Therefore, the charge pump circuit can be turned on or off in the vertical direction of each pixel circuit 21'arranged in a matrix. Therefore, the direction in which the refractive index changes is the lateral direction.
  • the magnitude of the refractive index of the liquid crystal 42 changes in the vertical direction
  • the tenth embodiment shown in FIG. 37 has a configuration.
  • the refractive index of the liquid crystal 42 is set to change in the lateral direction.
  • the digital signal supplied to the pixel circuit 21' is set so that the number of pulses or the pulse width changes in one vertical scanning period.

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Abstract

入射光（ｓｔ）を所望の角度に反射させるための位相変調装置（１０１）は、互いに直交する複数の列データ線（Ｄ１－Ｄｍ）と複数の行走査線（Ｇ１－Ｇｎ）とがそれぞれ交差する位置に設けられた複数の画素回路（２１）及び複数の反射画素（２０）と、画素回路（２１）より供給される駆動電圧により入射光（ｓｔ）に対する屈折率が変化する液晶（４２）を備える。列データ線（Ｄ１－Ｄｍ）は、画素回路（２１）に所定の最大電圧（ＶＬＣ）までの範囲で変化する制御電圧を出力する。画素回路（２１）は、制御電圧を増幅可能なチャージポンプ（３１）を備える。液晶（４２）に供給する駆動電圧が最大電圧以下の場合には、制御電圧を増幅せずに液晶（４２）に出力し、液晶（４２）に供給する駆動電圧が最大電圧を超える場合には、チャージポンプ（３１）にて制御電圧を増幅して液晶（４２）に出力する。

Description

位相変調装置及び位相変調方法
　本発明は、位相変調装置及び位相変調方法に関する。
　従来より、特許文献１に開示されているように、ＬＣＯＳ（Liquid Crystal On Silicon）を用いた位相変調装置が提案されている。特許文献１の段落［００１５］等には、ＬＣＯＳ素子の各画素に印加する電圧を制御して、入射した光を位相変調することが開示されている。
特開２０１４－５６００４号公報(JP 2014-056004 A)
　赤外域の光を扱う位相変調装置では、長波長の光を十分に変調させなければならない。そのために、高い変調率を確保するための手段としては、基本として高い屈折率異方性を持つ液晶材料を用いることが挙げられるが、その他に、第一に液晶層を厚くする、第二に液晶への印加電圧を高くすることが挙げられる。液晶層を厚くする方法では、液晶の配向が乱れやすくなるといったデメリットが生じる。
　一方、特許文献１に開示された技術では、駆動回路より各画素に供給する電圧が限られているため、位相を変調する際の変調量を大きくすることができない。駆動回路より出力する電圧を高めると、回路素子の耐圧を高める必要があり、更には消費電力が高まるという問題が発生する。
　本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、液晶層の厚みの増加を抑制するとともに、列データ線から画素回路に供給する電圧を高めることなく、液晶への印加電圧を高めることにより、赤外光においても十分な位相変調量を確保することが可能な位相変調装置及び位相変調方法を提供することにある。
　上記目的を達成するため、本発明の態様に係る位相変調装置は、入射光を所望の角度に反射させるための位相変調装置であって、互いに直交する複数の列データ線と複数の行走査線と、前記複数の列データ線と前記複数の行走査線とがそれぞれ交差する位置に設けられた複数の画素回路と、前記複数の画素回路にそれぞれ対応して設けられた複数の反射画素と、前記複数の反射画素にそれぞれ対応して設けられ、前記画素回路より供給される駆動電圧により入射光に対する屈折率が変化する液晶と、チャージポンプ制御部とを備える。前記列データ線は、各々の前記画素回路に所定の最大電圧までの範囲で変化する制御電圧を出力する。前記画素回路は、前記制御電圧を増幅可能なチャージポンプを備える。前記チャージポンプ制御部は、前記液晶に供給する前記駆動電圧が前記最大電圧以下の場合には、前記制御電圧を増幅せずに前記液晶に出力し、前記駆動電圧が前記最大電圧を超える場合には、前記チャージポンプにて前記制御電圧を増幅して前記液晶に出力する制御を行う。
　また、本発明の態様に係る位相変調方法は、入射光を所望の角度に反射させるための位相変調方法であって、互いに直交する複数の列データ線と複数の行走査線とがそれぞれ交差する位置に設けられた複数の画素回路に、所定の最大電圧までの範囲で変化する制御電圧を出力する制御電圧出力ステップと、各々の前記画素回路に対応して設けられ、入力する電圧に応じて入射光に対する屈折率が変化する液晶に供給する駆動電圧が前記所定の最大電圧以下の場合には、前記制御電圧を増幅せずに前記液晶に出力する非増幅電圧出力ステップと、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプにて前記制御電圧を増幅して前記液晶に出力する増幅電圧出力ステップとを備える。
　本発明の態様に係る位相変調装置および位相変調方法によれば、列データ線から画素回路に供給する制御電圧を大きくすることなく、反射光の位相変調量を大きく設定することが可能となるため、位相変調量の確保のための液晶層の厚化と、この液晶層の厚化による液晶配向の乱れを抑えることができる。
図１は、各実施形態に係る位相変調装置の構成を示す平面図である。 図２は、各実施形態に係る位相変調装置の構成を示す側面方向の断面図である。 図３は、第１実施形態と第２実施形態に係る位相変調装置の回路図である。 図４は、第１実施形態と第３実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図５は、各実施形態に係る位相変調装置に設けられる各画素回路で反射する反射光の方向を示す説明図であり、ｓａ１はチャージポンプがオフの場合、ｓｂ１はチャージポンプがオンの場合を示す。 図６（ａ）はマトリクス状に配置された各画素回路を示し、図６（ｂ）は各画素回路から液晶に供給される駆動電圧を示すグラフである。 図７Ａは、第１実施形態と第４実施形態と第６実施形態と第８実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧の関係を示すグラフである。 図７Ｂは、第１実施形態と第４実施形態と第６実施形態と第８実施形態に係る位相変調装置における、液晶に設定する階調と、液晶に供給する駆動電圧との関係を示すグラフである。 図８は、第１実施形態に係る位相変調装置の各画素回路に設けられる第２トランジスタＱ２、及びスイッチＳ１～Ｓ４の作動を示すタイミングチャートである。 図９は、第１実施形態と第３実施形態に係る位相変調回路に設けられる画素回路の変形例を示す説明図である。 図１０は、第２実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図１１Ａは、第２実施形態と第３実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧の関係を示すグラフである。 図１１Ｂは、第２実施形態と第３実施形態に係る位相変調装置における、液晶に設定する階調と、該液晶に供給する駆動電圧との関係を示すグラフである。 図１２は、第２実施形態に係る位相変調装置の各画素回路に設けられるトランジスタＱ１、Ｑ２、Ｑ３、スイッチＳ１～Ｓ４の作動を示すタイミングチャートである。 図１３は、第２実施形態に係る位相変調回路に設けられる画素回路の変形例を示す説明図である。 図１４は、第３実施形態に係る位相変調装置の回路図である。 図１５は、第３実施形態に係る位相変調装置の各画素回路に設けられる第２トランジスタＱ２、及びスイッチＳ１～Ｓ４の作動を示すタイミングチャートである。 図１６は、第４実施形態と第６実施形態に係る位相変調装置の回路図である。 図１７は、第４実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図１８Ａは、第４実施形態と第６実施形態に係る位相変調装置において、チャージポンプを作動させないときの、各画素回路に設けられる第２トランジスタＱ２、及びスイッチＳ１～Ｓ４、第１切替スイッチＳ６、第２切替スイッチＳ５の作動を示すタイミングチャートである。 図１８Ｂは、第４実施形態と第６実施形態に係る位相変調装置において、チャージポンプを作動させるときの、各画素回路に設けられる第２トランジスタＱ２、及びスイッチＳ１～Ｓ４、第１切替スイッチＳ６、第２切替スイッチＳ５の作動を示すタイミングチャートである。 図１９は、第５実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図２０Ａは、第５実施形態と第７実施形態に係る位相変調装置において、チャージポンプを作動させないときの、各画素回路に設けられる第２トランジスタＱ２、及びスイッチＳ１～Ｓ４、第１切替スイッチＳ６の作動を示すタイミングチャートである。 図２０Ｂは、第５実施形態と第７実施形態に係る位相変調装置において、チャージポンプを作動させるときの、各画素回路に設けられる第２トランジスタＱ２、及びスイッチＳ１～Ｓ４、第１切替スイッチＳ６の作動を示すタイミングチャートである。 図２１は、第６実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図２２Ａの（ａ）は、図２１のソースフォロワＱ４のウェルをグランドに接続したときの回路図、図２２Ａの（ｂ）は図２２Ａの（ａ）のＶinとＶoutの関係を示すグラフである。 図２２Ｂの（ａ）は、図２１のソースフォロワＱ４のウェルとソースを接続したときの回路図、図２２Ｂの（ｂ）は図２２Ｂの（ａ）のＶinとＶoutの関係を示すグラフである。 図２３は、第７実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図２４は、第８実施形態に係る位相変調装置の回路図である。 図２５は、第８実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図２６Ａは、第８実施形態に係る位相変調装置において、制御電圧をチャージポンプで増幅しない場合における各スイッチＳ１～Ｓ４のオン、オフ状態を示すタイミングチャートである。 図２６Ｂは、第８実施形態に係る位相変調装置において、制御電圧をチャージポンプで増幅する場合における各スイッチＳ１～Ｓ４のオン、オフ状態を示すタイミングチャートである。 図２７は、第９実施形態に係る位相変調装置の回路図である。 図２８は、第９実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図２９は、第９実施形態に係る位相変調装置における、液晶に設定する階調とランプ波形電圧、及び液晶に供給する駆動電圧の関係を示すグラフである。 図３０Ａは、第９実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧、液晶に供給する駆動電圧の関係を示すグラフである。 図３０Ｂは、第９実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧、液晶に供給する駆動電圧との関係を示すグラフである。 図３１は、第９実施形態に係る位相変調回路に設けられる画素回路の第１変形例を示す説明図である。 図３２Ａは、第９実施形態に係る位相変調装置の第２変形例に係り、画素回路に単調増加のランプ電圧を供給する例を示す。 図３２Ｂは、第９実施形態に係る位相変調装置の第２変形例に係り、画素回路に単調減少のランプ電圧を供給する例を示す。 図３３は、第１０実施形態に係る位相変調装置の回路図である。 図３４は、第１０実施形態に係る位相変調装置に設けられる各画素回路の構成を示す回路図である。 図３５は、第１０実施形態に係る位相変調装置における、デジタル信号のデータビット数と、パルス数・幅との関係を示すグラフである。 図は３６、第１０実施形態に係る位相変調装置の各画素回路に設けられる第２トランジスタＱ２、及びスイッチＳ１～Ｓ４の作動を示すタイミングチャートである。 図３７は、第１０実施形態の変形例に係る位相変調回路に設けられる各画素回路の構成を示す説明図である。
　［第１実施形態の説明］
　以下、第１実施形態に係る位相変調装置について図面を参照して説明する。図１は、各実施形態（ここでは、第１実施形態）に係る位相変調装置の平面図であり、図２は各実施形態（ここでは、第１実施形態）に係る位相変調装置の側面方向の断面図である。図１、２に示すように、各実施形態（ここでは、第１実施形態）に係る位相変調装置１０１は、反射基板１１と、液晶層１２と、対向基板１３とを備えたＬＣＯＳ（Liquid Crystal On Silicon）パネル構造を有している。そして、対向基板１３側（図２の矢印Ｙ１の方向）から入射した光を反射させて、それぞれ位相が異なる複数の反射光に分別するものである。なお以下では、反射基板１１、及び対向基板１３の光が入射する側の面を「光入射面」とする。
　反射基板１１の光入射面には、光を反射する金属（例えば、アルミニウムなど）で形成される複数の反射画素が設けられ、更に、反射画素ごとにそれぞれ画素回路が設けられている。画素回路２１は、図３にて後述するように、水平方向、及び垂直方向にそれぞれ複数配置されている。各画素回路２１は、制御回路２２の制御により作動する。
　対向基板１３は、反射基板１１の光入射面側に一定の間隔を持って平行に配置されており、透明部材（例えば、透明なガラス材）で形成されている。即ち、対向基板１３は、透明基板としての機能を備えている。更に、対向基板１３には透明電極が設けられている。従って、対向基板１３の光入射面側から入射する光は、透明部材及び透明電極を通過して、液晶層１２、及び反射基板１１に入射することになる。
　液晶層１２は、反射基板１１及び対向基板１３に挟まれた空間に配置され、周囲はシール材１４により封止されている。また、以下の説明の便宜上、液晶層１２を各反射画素（即ち、各画素回路２１）上で区分した液晶４２（後述する図４参照）と考える。液晶４２は、光反射性を有する画素電極（後述の図４に示すｑ１、即ち反射画素）と、画素電極に離間して対向配置された共通電極（後述の図４に示すｑ２、即ち透明電極）との間に充填封止されて構成されている。そして、画素電極ｑ１には、画素回路２１より出力される電圧（以下、「駆動電圧」とする）が供給され、共通電極ｑ２には、予め設定された共通電極電圧が供給される。
　従って、各画素回路２１により印加される駆動電圧と、共通電極ｑ２に印加される共通電極電圧と、の間の電位差により、各反射画素上の液晶４２の入射光に対する屈折率を、個別の液晶４２ごと或いは所定数のグループごとに変化させ、対向基板１３の光入射面側から入射した入射光を所望の方向に反射させることができる。
　ある複数の連続した反射画素上の液晶４２の屈折率を段階的に大から小（或いは、小から大）と変化させることで、そこに入射した入射光の速度（位相の進みや遅れ）に差が生じることから、入射した光は曲がって進み、ある角度を持った反射光を得ることができる。
　次に、第１実施形態に係る位相変調装置おける、各画素回路２１、及び各画素回路２１を制御する制御回路２２の構成を、図３に示すブロック図、及び図４に示す回路図を参照して説明する。図３において、制御回路２２は、マトリクス状に配置された複数（ｍ列、ｎ行）の画素回路２１と、水平走査回路２３と、垂直走査回路２４と、チャージポンプ制御部２５と、を備えている。そして、制御回路２２は、各画素回路２１に電気信号を出力して各画素回路２１を駆動させ、各画素回路２１より液晶４２に駆動電圧を印加する。従って、各反射画素上の液晶４２の入射光に対する屈折率が所望の値になるように制御される。
　画素回路２１は、互いに直交するｍ本の列データ線（Ｄ１～Ｄｍ）と、ｎ本の行走査線（Ｇ１～Ｇｎ）との各交差部（交差する位置）にマトリクス状に複数個（ｍ×ｎ個）配置されている。複数の画素回路２１は、全て同一に構成されている。更に、行走査線（Ｇ１～Ｇｎ）に並行して、駆動線（Ｌ１～Ｌｎ）、及び制御線（Ｋ１～Ｋｎ）が設けられている。駆動線（Ｌ１～Ｌｎ）、制御線（Ｋ１～Ｋｎ）は、チャージポンプ制御部２５に接続されている。
　駆動線（Ｌ１～Ｌｎ）は、各画素回路２１に設けられる第２トランジスタＱ２（短絡スイッチ；図４参照）のオン、オフを切り替えるための制御信号を送信する配線である。また、制御線（Ｋ１～Ｋｎ）は、各画素回路２１に設けられたスイッチＳ１～Ｓ４（図４参照）のオン、オフを切り替えるための制御信号を送信する配線である。なお、制御線（Ｋ１～Ｋｎ）は、図４に示すようにそれぞれ複数本（図４では、Ｋ１-1、Ｋ１-2の２本）設けられているが、図３では１本の制御線Ｋ１で簡略化して示している。
　列データ線（Ｄ１～Ｄｍ）は、電圧供給線Ｘ１より出力されるアナログの電圧（以下、「制御電圧」という）を各画素回路２１に供給するための配線である。行走査線（Ｇ１～Ｇｎ）は、各画素回路２１に、行選択信号（走査信号）を出力するための配線である。
　図４は、画素回路２１の詳細な構成を示す回路図である。なお、ここでは図３に示す列データ線Ｄ１と行走査線Ｇ１の交差部に配置された画素回路２１（これを、画素回路２１ａとする）の構成について説明する。図４に示すように、画素回路２１ａは、第１トランジスタＱ１と、第２トランジスタＱ２と、チャージポンプ３１と、出力キャパシタＣ２とを備えている。
　第１トランジスタＱ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第１トランジスタＱ１の第１端子（例えば、ドレイン）は列データ線Ｄ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の入力端子ｐ１に接続されている。また、第１トランジスタＱ１の制御端子（例えば、ゲート）は、行走査線Ｇ１に接続されている。従って、行走査線Ｇ１が選択され、且つ列データ線Ｄ１より制御電圧が入力された場合には、この制御電圧はチャージポンプ３１の入力端子ｐ１に供給されることになる。
　第２トランジスタＱ２についても前述した第１トランジスタＱ１と同様にスイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第２トランジスタＱ２の第１端子（例えば、ドレイン）はチャージポンプ３１の入力端子ｐ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の出力端子ｐ２に接続されている。
　また、第２トランジスタＱ２の制御端子（例えば、ゲート）は、駆動線Ｌ１に接続されている。従って、駆動線Ｌ１に「Ｈ」レベルの電圧が供給されると、第２トランジスタＱ２がオンとなってチャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡され、チャージポンプ３１の機能を停止させることができる。これとは反対に、駆動線Ｌ１に「Ｌ」レベルの電圧が供給されると、第２トランジスタＱ２がオフとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が開放され、チャージポンプ３１を作動させることができる。
　即ち、第２トランジスタＱ２は、チャージポンプ３１に制御電圧が供給される入力端子ｐ１と、チャージポンプ３１から液晶４２に駆動電圧を出力する出力端子ｐ２とを短絡する短絡スイッチとしての機能を備えている。そして、液晶４２を所望の屈折率に設定するための駆動電圧が、列データ線Ｄ１より供給される最大電圧ＶＬＣ以下の場合には、チャージポンプ制御部２５（図３参照）の制御により、第２トランジスタＱ２を短絡し、チャージポンプ３１による制御電圧の増幅を行わない。また、駆動電圧が最大電圧ＶＬＣを超える場合には、第２トランジスタＱ２を開放し、チャージポンプ３１による制御電圧の増幅が可能な状態とする。
　チャージポンプ３１は、４つのスイッチＳ１～Ｓ４と、電荷を蓄積するための第１キャパシタＣ１を備えており、入力端子ｐ１に供給される制御電圧を増幅して出力端子ｐ２に出力する。
　第１スイッチＳ１と第３スイッチＳ３は互いに直列接続され、第１スイッチＳ１側の端部は入力端子ｐ１に接続され、第３スイッチＳ３側の端部は出力端子ｐ２に接続されている。また、第２スイッチＳ２と第４スイッチＳ４は互いに直列接続され、第２スイッチＳ２側の端部は入力端子ｐ１に接続され、第４スイッチＳ４側の端部はグランドに接続されている。
　第１スイッチＳ１と第３スイッチＳ３の接続点と、第２スイッチＳ２と第４スイッチＳ４の接続点との間には第１キャパシタＣ１が設けられている。即ち、第１キャパシタＣ１の一端は、第１スイッチＳ１と第３スイッチＳ３に接続され、第１キャパシタＣ１の他端は、第２スイッチＳ２と第４スイッチＳ４に接続されている。
　出力端子ｐ２は、出力キャパシタＣ２を介してグランドに接続され、更に液晶４２の画素電極ｑ１に接続されている。また、前述したように、液晶４２の共通電極ｑ２は、透明ガラスに設けられた透明電極である。透明電極には、共通電極電圧が印加される。
　第１スイッチＳ１と第４スイッチＳ４には第１制御線Ｋ１-1が接続され、第２スイッチＳ２と第３スイッチＳ３には第２制御線Ｋ１-2が接続されている。そして、各制御線Ｋ１-1、Ｋ１-2より供給される制御信号により、各スイッチＳ１～Ｓ４のオン、オフが制御される。なお、図４では、２本の制御線Ｋ１-1、Ｋ１-2を設ける構成を示しているが、各スイッチＳ１～Ｓ４毎の制御線（４本の制御線）を設ける構成としてもよい。
　液晶４２は、画素回路２１から画素電極ｑ１に与えられる駆動電圧と、共通電極ｑ２に与えられる共通電極電圧との間の電位差に応じて駆動される。従って、液晶４２に入射した入射光が、駆動電圧と共通電極電圧との間の電位差に応じて位相変調されて、反射することになる。
　図５は、反射基板１１に設けられる画素回路２１に対応する反射画素２０に入射する入射光と、反射画素２０で反射する反射光の角度を模式的に示す説明図である。図５において、符号ｓｔは、各画素回路２１ごとに設けられる反射画素２０（反射基板１１の光入射面）に直交する方向から入射する入射光を示し、符号ｓａ１は反射画素２０にて角度θａで反射した反射光を示し、符号ｓｂ１は角度θｂで反射した反射光を示している。入射光ｓｔの同一位相面（入射光ｓｔの方向を法線とする面）はｒ１であり、反射光ｓａ１の位相面はｒａ１であり、反射光ｓｂ１の同一位相面はｒｂ１である。
　図５に示すように、反射画素２０に対してほぼ直交する方向から入射光ｓｔが照射され、反射画素２０に入射すると、画素回路２１により液晶４２に印加される駆動電圧に応じて、液晶４２の屈折率が変化する。例えば、従来の駆動電圧の最大が電圧Ｖａである場合には、連続した画素で段階的に最小電圧Ｖminから電圧Ｖａまで電圧を変化させた際に得られる反射光ｓａ１の反射角度はθａなのに対して、チャージポンプ３１を駆動させた場合には、駆動電圧の最大がＶｂ（Ｖｂ＞Ｖａ）となり、より大きな反射角度θｂで反射する反射光ｓｂ１が得られる。
　この際、Ｖminが印加されているが画素上の液晶では例えば大きな屈折率ｎmaxが得られ、最大の電圧Ｖａが印加される画素上の液晶では例えば小さな屈折率ｎａに変化する。屈折率ｎmaxの液晶に入射する光に対して、屈折率ｎａの液晶に入射する光の方が速く進むため、反射光は角度θａに曲がって出射される。一方で、電圧Ｖｂが印加される画素上の液晶はｎａより小さい屈折率ｎｂとなるので、入射する光はさらに速く進む。そのため、反射光はより大きな角度のθｂで出射されることになる。
　図３に示すように、制御回路２２に設けられる水平走査回路２３は、シフトレジスタ回路２６と、スイッチＳＷ１～ＳＷｍを含むスイッチ回路２７を備えている。
　シフトレジスタ回路２６は、水平同期信号（ＨＳＴ）、及び水平走査用のクロック信号（ＨＣＫ１、ＨＣＫ２）を入力する。シフトレジスタ回路２６は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、スイッチ回路２７に出力するスイッチング信号（これを、「ＳＤ１～ＳＤｍ」とする）を１水平走査期間の周期で生成する。
　スイッチ回路２７は、各列データ線（Ｄ１～Ｄｍ）のオン、オフを切り替えるためのｍ個のスイッチＳＷ１～ＳＷｍを備えている。また、各スイッチＳＷ１～ＳＷｍは、シフトレジスタ回路２６より出力されるスイッチング信号（ＳＤ１～ＳＤｍ）に基づいてオン状態またはオフ状態に制御される。スイッチＳＷ１～ＳＷｍは、列データ線（Ｄ１～Ｄｍ）に対応して設けられ、各列データ線に対応した制御電圧「ｄ」を順次入力する。
　スイッチＳＷ１～ＳＷｍは、各列データ線（Ｄ１～Ｄｍ）に対応した制御電圧を選択的に列データ線に与える。例えばスイッチＳＷ１は、スイッチング信号ＳＤ１がハイレベルのときにオン状態となり、列データ線Ｄ１に対応した制御電圧を選択し、選択した制御電圧を列データ線Ｄ１に出力する。
　電圧供給線Ｘ１より、各列データ線（Ｄ１～Ｄｍ）に供給される制御電圧「ｄ」は、「０」（最小電圧）から「ＶＬＣ」（最大電圧）までのアナログの電圧である。第１実施形態では、最大電圧ＶＬＣの２倍の電圧である２倍電圧（２×ＶＬＣ）を設定し、更に、電圧「０」から２倍電圧「２×ＶＬＣ」の範囲内でｋ階調（但し、ｋは３以上の整数）の電圧を設定する。そして、チャージポンプ３１の駆動、停止を切り替えることにより、列データ線より供給される制御電圧（０～ＶＬＣの範囲の電圧）が、上記したｋ階調の電圧（０～２×ＶＬＣの範囲の電圧）となるように制御する。
　以下、図７Ａを参照して、第１実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧の関係を詳細に説明する。図７Ａは、横軸が上記したｋ階調（この例では５階調）を示し、縦軸が電圧供給線Ｘ１から列データ線を介して画素回路２１に供給される制御電圧を示すグラフである。
　図７Ａに示すグラフＲ１は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下である場合の特性を示し、グラフＲ２は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以上である場合の特性を示している。なお、グラフＲ１、Ｒ２では電圧が直線的に変化する例を示しているが、これには限定されず、０～ＶＬＣの範囲で単調増加する変化であればよい。
　例えば、液晶４２に供給する駆動電圧の階調数を「５」とした場合には（即ち、ｋ＝５）、上記した２倍電圧（２×ＶＬＣ）を５等分して階調１～５を設定する。従って、２倍電圧（２×ＶＬＣ）を５等分し、階調１として（１／５）×２×ＶＬＣの電圧、階調２として（２／５）×２×ＶＬＣの電圧、階調３として（３／５）×２×ＶＬＣの電圧、階調４として（４／５）×２×ＶＬＣの電圧、階調５として（５／５）×２×ＶＬＣの電圧が、制御電圧として画素回路２１に供給されればよいことになる。
　しかし、階調３～５に対応する制御電圧は最大電圧ＶＬＣを超えているので、図３に示す電圧供給線Ｘ１より階調３～５に対応する制御電圧を画素回路２１に供給することができない。第１実施形態では、階調３～５については、それぞれの半分の制御電圧を出力し、その後、チャージポンプ３１により２倍に増幅する。つまり、階調３として（３／５）×ＶＬＣ、階調４として（４／５）×ＶＬＣ、階調５としてＶＬＣ、の制御電圧を出力し、各画素回路２１に設けられているチャージポンプ３１により２倍に増幅して液晶４２に出力する。
　つまり、所望の階調を得るための制御電圧が最大電圧ＶＬＣ以下の場合（階調１、２の場合）には、図７ＡのグラフＲ１に示すように、この制御電圧を増幅することなく駆動電圧として液晶４２に出力する。
　一方、所望の階調を得るための電圧が最大電圧ＶＬＣを超える場合（階調３、４、５の場合）には、図７ＡのグラフＲ２に示すように、この電圧の半分の電圧を制御電圧として画素回路２１に供給し、その後チャージポンプ３１で２倍に増幅することにより、所望の駆動電圧を得る。従って、グラフＲ２の傾きは、グラフＲ１の傾きの半分となっている。
　即ち、チャージポンプ制御部２５は、最大電圧（ＶＬＣ）よりも大きい電圧（２倍電圧）までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、制御電圧を増幅せずに液晶４２に出力する。一方、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧を増幅して液晶４２に出力するように制御する。
　このように、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍのオン、オフを制御し、且つ、チャージポンプ３１の駆動を制御することにより、画素回路２１は、ｋ階調（上記の例では５階調）に対応する駆動信号を生成して液晶４２に供給することができる。即ち、図７ＢのグラフＲ３に示すように、２倍電圧（２×ＶＬＣ）を５等分して得られる階調１～５の駆動電圧を、液晶４２に出力することが可能となる。
　図３に示すように、垂直走査回路２４には、行走査線（Ｇ１～Ｇｎ）が接続されている。垂直走査回路２４は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１、ＶＣＫ２）を入力する。垂直走査回路２４は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号（走査信号）を、１水平走査期間の周期で供給する。
　チャージポンプ制御部２５は、図３に示す各駆動線（Ｌ１～Ｌｎ）に駆動信号を出力する。具体的に、最大電圧（ＶＬＣ）よりも大きい電圧（２×ＶＬＣ）までの範囲内において設定されている複数の階調（例えば、階調１～階調５）のうち、任意の階調（例えば、階調１）に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、駆動線に「Ｈ」レベルの信号を出力する。また、複数の階調のうち、任意の階調（例えば、階調３）に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、駆動線に「Ｌ」レベルの信号を出力する。
　更に、チャージポンプ制御部２５は、駆動線に「Ｈ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させず、駆動線に「Ｌ」レベルの信号が供給さる場合にはチャージポンプ３１を駆動させるように制御する。以下、チャージポンプ３１の作動について説明する。
　チャージポンプ制御部２５は、チャージポンプ３１を駆動させる場合には、図４に示した各スイッチＳ１～Ｓ４のオン、オフを制御する制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。具体的に、チャージポンプ３１を駆動させる場合において、列データ線Ｄ１より制御電圧が供給された際に、まず第１スイッチＳ１と第４スイッチＳ４をオンとし、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　従って、列データ線Ｄ１より供給された制御電圧は、第１キャパシタＣ１に蓄積される。所定時間の経過後に、第１スイッチＳ１と第４スイッチＳ４をオフとし、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、列データ線Ｄ１より供給される制御電圧と、第１キャパシタＣ１に蓄積された電圧が加算され、加算後の電圧が出力キャパシタＣ２に蓄積される。従って、出力キャパシタＣ２には、列データ線Ｄ１より供給される制御電圧の２倍となる電圧が蓄積されて、画素電極ｑ１に出力されることになる。
　そして、第１実施形態に係る位相変調装置１０１では、図３に示した（ｎ×ｍ）個設けられた各画素回路２１のうちの、いくつかの画素回路からなるブロックを設定する。例えば、図６（ａ）に示すように（５行×６列）の画素回路２１からなるブロックを設定する。なお、図６（ａ）では、各画素回路２１の行（ｎ）及び列（ｍ）を特定するために、それぞれサフィックス「-nm」を付して示す。従って、図６（ａ）に示す１行、１列の画素回路は２１-11、５行、６列の画素回路は２１-56である。
　図６（ａ）において、同一の行の６個の画素回路２１-11～２１-16に、それぞれ同一の電圧を供給する。例えば、画素回路２１-11～２１－16には、階調１～階調５のうち階調１に対応する制御電圧を供給する。また、垂直方向の、図中上から下に向けて徐々に階調が高まるように設定し、最下段の画素回路２１-51～２１－56に階調５に対応する制御電圧を供給する。
　具体的に、図６（ｂ）に示すように、垂直方向に並ぶ各画素回路２１-11～２１-51において、各液晶４２に供給する駆動電圧が階調１～階調５に対応して段階的に変化するように設定される。従って、６個の画素回路２１を一つのグループとし、５通りに反射率を変化させることができ、ひいては５通りに位相変調された反射光を得ることが可能となる。
　［第１実施形態の動作の説明］
　次に、第１実施形態に係る位相変調装置１０１の動作を、図７Ａ、７Ｂに示すグラフ、及び図８に示すタイミングチャートを参照して説明する。図７Ｂは５段階に設定した階調と液晶４２に供給する駆動電圧との関係を示すグラフである。また、以下では図６（ａ）に示したように、６×５のマトリクス状に配置された各画素回路２１、及び各画素回路２１に対応する反射画素を有する場合の例について説明する。
　図３に示した水平走査回路２３は、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍ（ここでは、ｍ＝６）のオン、オフを制御することにより、電圧供給線Ｘ１より供給される制御電圧を、所望の列データ線に供給する。
　更に、垂直走査回路２４を駆動させることにより、各行走査線（Ｇ１～Ｇｎ）（ここでは、ｎ＝５）のうち所望の画素回路２１に対応する走査線を選択する。その結果、所望の画素回路２１に制御電圧を供給することができる。
　例えば、「０」から最大電圧の２倍電圧までの範囲の電圧「０～２×ＶＬＣ」を５つの階調（即ち、ｋ＝１～５）に区分し、図６（ａ）に示す１行目の画素回路２１-11～２１-16に階調１の電圧「（１／５）×２×ＶＬＣ」を供給し、２行目の画素回路２１-21～２１-26に階調２の電圧「（２／５）×２×ＶＬＣ」を供給する。
　更に、３行目の画素回路２１-31～２１-36に階調３の電圧を供給する。この場合、画素回路に供給する電圧は、「（３／５）×２×ＶＬＣ」となり、最大電圧ＶＬＣを超えることになる。従って、図７Ａに示したように、上記の半分の電圧である「（３／５）×ＶＬＣ」を制御電圧として出力し、更に、チャージポンプ３１によりこの電圧を２倍に増幅して「（３／５）×２×ＶＬＣ」の電圧を生成して階調３の電圧とする。
　４行目の画素回路２１-41～２１-46、５行目の画素回路２１-51～２１-56についても同様に、それぞれ半分の電圧を制御電圧として出力し、その後、チャージポンプ３１で２倍に増幅することにより、階調４、階調５の電圧を生成する。
　次に、画素回路２１における動作を、図８に示すタイミングチャートを参照して説明する。一例として、列データ線Ｄ１、行走査線Ｇ１に接続された画素回路２１ａにおけるチャージポンプ３１の動作について説明する。
　画素回路２１ａを、上述した階調１、階調２に設定する場合には、チャージポンプ３１を作動させない。この場合には、図８の時刻ｔ０～ｔ１に示すように、チャージポンプ制御部２５は、駆動線Ｌ１にＨレベルの信号を出力する。更に、チャージポンプ３１の各スイッチＳ１～Ｓ４が全てオフとなるように制御する。その結果、図４に示した第２トランジスタＱ２がオンとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡されるので、列データ線Ｄ１より供給される制御電圧は、チャージポンプ３１で増幅されることなく、液晶４２に出力される。従って、図７Ｂの符号ｚ１に示すように液晶に「（１／５）×２×ＶＬＣ」の電圧を供給することができる。
　また、画素回路２１ａを階調２に設定する場合についても同様にチャージポンプ３１を作動させず、図７Ｂの符号ｚ２に示すように、列データ線Ｄ１より供給される制御電圧を増幅せずに出力する。その結果、液晶に「（２／５）×２×ＶＬＣ」の電圧を印加することができる。
　画素回路２１を階調３に設定する場合には、列データ線Ｄ１に、階調３に対応する電圧「（２／５）×２×ＶＬＣ」の半分の電圧「（２／５）×ＶＬＣ」を制御電圧として出力する。更に、この制御電圧をチャージポンプ３１により２倍に増幅する。
　具体的に、図８の時刻ｔ１においてチャージポンプ制御部２５は、駆動線Ｌ１に供給する信号をＨレベルからＬレベルに切り替える。その結果、第２トランジスタＱ２がオフとなる。更に、時刻ｔ１において、チャージポンプ制御部２５は、図４に示す第１スイッチＳ１と第４スイッチＳ４をオンとし、且つ、第２スイッチＳ２と第３スイッチＳ３をオフとする制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。
　その結果、第１キャパシタＣ１に制御電圧「（３／５）×ＶＬＣ」が蓄積される。そして、時刻ｔ２において、第１スイッチＳ１と第４スイッチＳ４をオフとし、更に、時刻ｔ３において、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、出力キャパシタＣ２には、制御電圧の２倍となる電圧「（３／５）×２×ＶＬＣ」が蓄積されることになる。このため、図７Ｂの符号ｚ３に示すように、液晶４２に階調３の駆動電圧「（３／５）×２×ＶＬＣ」を供給することができる。
　また、画素回路２１ａを階調４に設定する場合についても同様にチャージポンプ３１を作動させることにより、図７Ｂの符号ｚ４に示すように液晶に「（４／５）×２×ＶＬＣ」の駆動電圧を供給することができる。
　更に、画素回路２１ａを階調５に設定する場合についても同様にチャージポンプ３１を作動させることにより、図７Ｂの符号ｚ５に示すように液晶に「２×ＶＬＣ」の駆動電圧を供給することができる。
　［第１実施形態の効果の説明］
　第１実施形態に係る位相変調装置１０１では、図４に示すように、各画素回路２１にチャージポンプ３１を備えている。そして、「０」から最大電圧の２倍電圧（２×ＶＬＣ）までの範囲で予め設定された複数の階調のうち、任意の階調に設定する場合において、この任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、列データ線より画素回路２１に供給される制御電圧を増幅せずに液晶４２に出力する。
　また、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧を増幅して液晶４２に出力するように制御する。
　従って、列データ線より画素回路２１に供給される制御電圧の最大値が最大電圧（ＶＬＣ）である場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　更に、画素回路２１に供給する制御電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。
　また、液晶４２の駆動電圧を設定するための電圧の範囲を、最大電圧ＶＬＣの２倍の電圧に設定しているので、制御電圧を２倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。
　また、第１実施形態では、互いに直交する方向、即ち、図３に示す列方向及び行方向のうちの、一方の方向に向けて液晶４２の屈折率が変化するように設定し、他方の方向に、チャージポンプのオン、オフを切り替える駆動線（Ｌ１～Ｌｎ）を配置している。従って、屈折率の変化による液晶の配向の乱れを防止することが可能となる。
　なお、第１実施形態では、駆動電圧の範囲を最大電圧の２倍の電圧（２×ＶＬＣ）に設定したが、駆動電圧の範囲はこれに限定されるものではなく、最大電圧ＶＬＣよりも大きければ良い。
　［第１実施形態の変形例の説明］
　次に、第１実施形態の変形例について説明する。図９は、第１実施形態の変形例に係る画素回路２１’の構成を示す回路図である。図９に示すように、画素回路２１’は、駆動線Ｌ１が縦方向に配置されている。従って、マトリクス状に配置された各画素回路２１’の縦方向に向けてチャージポンプ回路のＯＮもしくはＯＦＦが設定できる。このため、屈折率が変化する方向が横方向となる。
　即ち、図６（ａ）、６（ｂ）に示した例では、縦方向に向けて液晶４２の屈折率の大小が変化する構成であるのに対して、図９に示す第１実施形態の変形例では、横方向に向けて液晶４２の屈折率の大小が変化するように設定する構成となる。
　［第２実施形態の説明］
　第２実施形態に係る位相変調装置の基本構成は、第１実施形態で説明した図１，２に示す各実施形態の基本構成と同様のため、説明を省略する。
　第２実施形態に係る位相変調装置１０１おける、各画素回路２１、及び各画素回路２１を制御する制御回路２２の構成を、図３に示すブロック図、及び図１１に示す回路図を参照して説明する。図３において、制御回路２２は、マトリクス状に配置された複数（ｍ列、ｎ行）の画素回路２１と、水平走査回路２３と、垂直走査回路２４と、チャージポンプ制御部２５と、を備えている。そして、制御回路２２は、各画素回路２１に電気信号を出力して各画素回路２１を駆動させ、各画素回路２１より液晶４２に駆動電圧を印加する。従って、各反射画素上の液晶４２の入射光に対する屈折率が所望の値になるように制御される。
　画素回路２１は、互いに直交するｍ本の列データ線（Ｄ１～Ｄｍ）と、ｎ本の行走査線（Ｇ１～Ｇｎ）との各交差部（交差する位置）にマトリクス状に複数個（ｍ×ｎ個）配置されている。複数の画素回路２１は、全て同一に構成されている。更に、行走査線（Ｇ１～Ｇｎ）に並行して、駆動線（Ｌ１～Ｌｎ）、及び制御線（Ｋ１～Ｋｎ）が設けられている。駆動線（Ｌ１～Ｌｎ）、制御線（Ｋ１～Ｋｎ）は、チャージポンプ制御部２５に接続されている。
　駆動線（Ｌ１～Ｌｎ）は、各画素回路２１に設けられる第２トランジスタＱ２（短絡スイッチ；図１１参照）のオン、オフを切り替えるための制御信号を送信する電線である。また、制御線（Ｋ１～Ｋｎ）は、各画素回路２１に設けられたスイッチＳ１～Ｓ４（図１０参照）のオン、オフを切り替えるための制御信号、及び、第３トランジスタＱ３のオン、オフを切り替えるための制御信号を送信する配線である。なお、各々の制御線（Ｋ１～Ｋｎ）は、図１０に示すようにそれぞれ複数本（図では、Ｋ１-1、Ｋ１-2、Ｋ１-3の３本）設けられているが、図３では１本の制御線Ｋ１で簡略化して示している。
　列データ線（Ｄ１～Ｄｍ）は、電圧供給線Ｘ１より出力されるアナログの電圧（以下、「制御電圧」という）を各画素回路２１に供給するための配線である。
　図１０は、画素回路２１の詳細な構成を示す回路図である。なお、ここでは図３に示す列データ線Ｄ１と行走査線Ｇ１の交差部に配置された画素回路２１（これを、画素回路２１ａとする）の構成について説明する。図１０に示すように、画素回路２１ａは、第１トランジスタＱ１と、第２トランジスタＱ２と、第３トランジスタＱ３と、チャージポンプ３１と、出力キャパシタＣ２とを備えている。
　第１トランジスタＱ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第１トランジスタＱ１の第１端子（例えば、ドレイン）は列データ線Ｄ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の入力端子ｐ１に接続されている。また、第１トランジスタＱ１の制御端子（例えば、ゲート）は、行走査線Ｇ１に接続されている。従って、行走査線Ｇ１が選択され、且つ列データ線Ｄ１より制御電圧が入力された場合には、この制御電圧はチャージポンプ３１の入力端子ｐ１に供給されることになる。
　第２トランジスタＱ２についても前述した第１トランジスタＱ１と同様にスイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第２トランジスタＱ２の第１端子（例えば、ドレイン）はチャージポンプ３１の入力端子ｐ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の出力端子ｐ２に接続されている。
　また、第２トランジスタＱ２の制御端子（例えば、ゲート）は、駆動線Ｌ１に接続されている。従って、駆動線Ｌ１に「Ｈ」レベルの電圧が供給されると、第２トランジスタＱ２がオンとなってチャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡され、チャージポンプ３１の機能を停止させることができる。これとは反対に、駆動線Ｌ１に「Ｌ」レベルの電圧が供給されると、第２トランジスタＱ２がオフとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が開放され、チャージポンプ３１を作動させることができる。
　即ち、第２トランジスタＱ２は、チャージポンプ３１に制御電圧が供給される入力端子ｐ１と、チャージポンプ３１から液晶４２に駆動電圧を出力する出力端子ｐ２とを短絡する短絡スイッチとしての機能を備えている。そして、液晶４２を所望の屈折率に設定するための駆動電圧が、列データ線Ｄ１より供給される最大電圧ＶＬＣ以下の場合には、チャージポンプ制御部２５（図３参照）の制御により、第２トランジスタＱ２を短絡し、駆動電圧が最大電圧ＶＬＣを超える場合には、第２トランジスタＱ２を開放し、チャージポンプ３１を駆動可能な状態とする。
　第３トランジスタＱ３についても前述した第１トランジスタＱ１や第２トランジスタＱ２と同様にＭＯＳＦＥＴなどのスイッチングトランジスタであり、第１端子はチャージポンプ３１の入力端子ｐ１に接続され、第２端子は電圧Ｖdd（最大電圧はＶＬＣ）を出力する電源（図示省略）に接続されている。また、第３トランジスタＱ３の制御端子（例えば、ゲート）は、第３制御線Ｋ１-3に接続されている。
　チャージポンプ３１は、４つのスイッチＳ１～Ｓ４と、電荷を蓄積するための第１キャパシタＣ１を備えており、入力端子ｐ１に供給される制御電圧を増幅して出力端子ｐ２に出力する。
　第１スイッチＳ１と第３スイッチＳ３は互いに直列接続され、第１スイッチＳ１側の端部は入力端子ｐ１に接続され、第３スイッチＳ３側の端部は出力端子ｐ２に接続されている。また、第２スイッチＳ２と第４スイッチＳ４は互いに直列接続され、第２スイッチＳ２側の端部は入力端子ｐ１に接続され、第４スイッチＳ４側の端部はグランドに接続されている。
　第１スイッチＳ１と第３スイッチＳ３の接続点と、第２スイッチＳ２と第４スイッチＳ４の接続点との間には第１キャパシタＣ１が設けられている。出力端子ｐ２は、出力キャパシタＣ２を介してグランドに接続され、更に、液晶４２の画素電極ｑ１に接続されている。即ち、第１キャパシタＣ１の一端は、第１スイッチＳ１と第３スイッチＳ３に接続され、第１キャパシタＣ１の他端は、第２スイッチＳ２と第４スイッチＳ４に接続されている。また、前述したように、液晶４２の共通電極ｑ２は、透明ガラスに設けられた透明電極である。透明電極には、共通電極電圧が印加される。
　液晶４２は、画素回路２１から画素電極ｑ１に与えられる駆動電圧と、共通電極ｑ２に与えられる共通電極との間の電位差に応じて駆動される。従って、該液晶４２に入射した入射光が、上記電位差に応じて位相変調されて、反射することになる。
　第２実施形態でも、反射基板１１に設けられる画素回路２１に対応する反射画素２０に入射する入射光と、反射画素２０で反射する反射光の角度についての関係は、第１実施形態において、図５を用いて説明したものと同様であるため、ここでの説明は省略する。
　図３に示すように、制御回路２２に設けられる水平走査回路２３は、シフトレジスタ回路２６と、スイッチＳＷ１～ＳＷｍを含むスイッチ回路２７を備えている。
　シフトレジスタ回路２６は、水平同期信号（ＨＳＴ）、及び水平走査用のクロック信号（ＨＣＫ１、ＨＣＫ２）を入力する。シフトレジスタ回路２６は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、スイッチ回路２７に出力するスイッチング信号（これを、「ＳＤ１～ＳＤｍ」とする）を１水平走査期間の周期で生成する。
　スイッチ回路２７は、各列データ線（Ｄ１～Ｄｍ）のオン、オフを切り替えるためのｍ個のスイッチＳＷ１～ＳＷｍを備えている。また、各スイッチＳＷ１～ＳＷｍは、シフトレジスタ回路２６より出力されるスイッチング信号（ＳＤ１～ＳＤｍ）に基づいてオン状態またはオフ状態に制御される。スイッチＳＷ１～ＳＷｍは、列データ線（Ｄ１～Ｄｍ）に対応して設けられ、各列データ線に対応した制御電圧「ｄ」を順次入力する。
　スイッチＳＷ１～ＳＷｍは、各列データ線（Ｄ１～Ｄｍ）に対応した制御電圧を選択的に列データ線に与える。例えばスイッチＳＷ１は、スイッチング信号ＳＤ１がハイレベルのときにオン状態となり、列データ線Ｄ１に対応した制御電圧を選択し、選択した制御電圧を列データ線Ｄ１に出力する。
　電圧供給線Ｘ１より、各列データ線（Ｄ１～Ｄｍ）に供給される制御電圧「ｄ」は、「０」（最小電圧）から「ＶＬＣ」（最大電圧）までのアナログの電圧である。第２実施形態では、最大電圧ＶＬＣの２倍の電圧である２倍電圧（２×ＶＬＣ）を設定し、更に、電圧「０」から２倍電圧「２×ＶＬＣ」の範囲内でｋ階調（但し、ｋは３以上の整数）の電圧を設定する。そして、チャージポンプ３１の駆動、停止を切り替えることにより、列データ線より供給される制御電圧（０～ＶＬＣの範囲の電圧）が、上記したｋ階調の電圧（０～２×ＶＬＣの範囲の電圧）となるように制御する。
　以下、図１１Ａを参照して、第２実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧の関係を詳細に説明する。図１１Ａは、横軸が上記したｋ階調（この例では５階調）を示し、縦軸が電圧供給線Ｘ１から列データ線を介して画素回路２１に供給される制御電圧を示すグラフである。
　図１１Ａに示すグラフＲ１は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下である場合の特性を示し、グラフＲ２は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以上である場合の特性を示している。なお、グラフＲ１、Ｒ２では電圧が直線的に変化する例を示しているが、これには限定されず、０～ＶＬＣの範囲で単調増加する変化であればよい。
　図１１Ａにおいて、例えば液晶４２に供給する駆動電圧の階調数を「５」とした場合には（即ち、ｋ＝５）、上記した２倍電圧（２×ＶＬＣ）を５等分して階調１～５を設定する。従って、２倍電圧（２×ＶＬＣ）を５等分し、階調１として（１／５）×２×ＶＬＣの電圧、階調２として（２／５）×２×ＶＬＣの電圧、階調３として（３／５）×２×ＶＬＣの電圧、階調４として（４／５）×２×ＶＬＣの電圧、階調５として（５／５）×２×ＶＬＣの電圧が、制御電圧として画素回路２１に供給されればよいことになる。
　しかし、階調３～５に対応する制御電圧は最大電圧ＶＬＣを超えているので、図３に示す電圧供給線Ｘ１より階調３～５に対応する制御電圧を画素回路２１に供給することができない。第２実施形態では、階調３～５については、それぞれの制御電圧から電圧ＶＬＣを減算した電圧を出力し、その後、チャージポンプ３１により電圧ＶＬＣを加算する。つまり、階調３として（１／５）×ＶＬＣ、階調４として（３／５）×ＶＬＣ、階調５としてＶＬＣ、の制御電圧を出力し、各画素回路２１に設けられているチャージポンプ３１により電圧ＶＬＣを加算して液晶４２に出力する。
　即ち、所望の階調を得るための制御電圧が最大電圧ＶＬＣ以下の場合（階調１、２の場合）には、図１１ＡのグラフＲ１に示すように、この制御電圧を増幅することなく駆動電圧として液晶４２に出力する。
　一方、所望の階調を得るための電圧が最大電圧ＶＬＣを超える場合（階調３、４、５の場合）には、図１１ＡのグラフＲ２に示すように、この電圧から電圧ＶＬＣを減算した電圧を制御電圧として画素回路２１に供給し、その後チャージポンプ３１で電圧ＶＬＣを加算することにより、所望の駆動電圧を得る。従って、グラフＲ２の傾きは、グラフＲ１の傾きと同一となっている。
　即ち、チャージポンプ制御部２５は、最大電圧（ＶＬＣ）よりも大きい電圧（この例では２倍電圧）までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、制御電圧を増幅せずに前記液晶に出力する。一方、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、この階調に対応する電圧から最大電圧（ＶＬＣ）を減じた電圧を制御電圧として出力し、その後、チャージポンプ３１により電圧ＶＬＣ（最大電圧）を加算して液晶４２に出力するように制御する。
　このように、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍのオン、オフを制御し、且つ、チャージポンプ３１の駆動を制御することにより、画素回路２１は、ｋ階調（上記の例では５階調）に対応する駆動信号を生成して液晶４２に供給することができる。即ち、図１１ＢのグラフＲ３に示すように、２倍電圧（２×ＶＬＣ）を５等分して得られる階調１～５の駆動電圧を、液晶４２に出力することが可能となる。
　図３に示すように、垂直走査回路２４には、行走査線（Ｇ１～Ｇｎ）が接続されている。垂直走査回路２４は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１、ＶＣＫ２）を入力する。垂直走査回路２４は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号（走査信号）を、１水平走査期間の周期で供給する。
　チャージポンプ制御部２５は、図３に示す各駆動線（Ｌ１～Ｌｎ）に駆動信号を出力する。具体的に、最大電圧（ＶＬＣ）よりも大きい２倍電圧までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、駆動線に「Ｈ」レベルの信号を出力する。また、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、駆動線に「Ｌ」レベルの信号を出力する。
　更に、チャージポンプ制御部２５は、駆動線に「Ｈ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させず、駆動線に「Ｌ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させるように制御する。以下、チャージポンプ３１の作動について説明する。
　チャージポンプ制御部２５は、チャージポンプ３１を駆動させる場合には、図１０に示した各スイッチＳ１～Ｓ４のオン、オフを制御する制御信号を、第１制御線Ｋ１-1、第２制御線Ｋ１-2に出力する。具体的に、チャージポンプ３１を駆動させる場合において、列データ線Ｄ１より制御電圧が入力された際に、まず第１スイッチＳ１と第４スイッチＳ４をオンとし、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　従って、列データ線Ｄ１より供給された制御電圧は、第１キャパシタＣ１に蓄積される。所定時間の経過後に、第１スイッチＳ１と第４スイッチＳ４をオフとし、第２スイッチＳ２と第３スイッチＳ３をオンとする。このとき、第１トランジスタＱ１をオフとし、第３トランジスタＱ３をオンとする。その結果、第３トランジスタＱ３より供給される最大電圧（ＶＬＣ）と、第１キャパシタＣ１に蓄積された電圧が加算され、加算後の電圧が出力キャパシタＣ２に蓄積される。従って、出力キャパシタＣ２には、列データ線Ｄ１より供給される制御電圧に最大電圧（ＶＬＣ）が加算された電圧が蓄積されて、画素電極ｑ１に出力されることになる。
　そして、第２実施形態に係る位相変調装置１０１では、図３に示した（ｎ×ｍ）個設けられた各画素回路２１のうちの、いくつかの画素回路からなるブロックを設定する。例えば、第２実施形態でも、第１実施形態と同様に、図６（ａ）に示すように（５行×６列）の画素回路２１からなるブロックを設定する。
　図６（ａ）において、同一の行の６個の画素回路２１-11～２１-16に、それぞれ同一の電圧を供給する。例えば、画素回路２１-11～２１－16には、階調１～階調５のうち階調１の電圧を供給する。また、垂直方向の、図中上から下に向けて徐々に階調が高まるように設定し、最下段の画素回路２１-51～２１－56に階調５の電圧を供給するように設定する。
　具体的に、図６（ｂ）に示すように、垂直方向に並ぶ各画素回路２１-11～２１-51において、各液晶４２に供給する駆動電圧が階調１～５に対応して段階的に変化するように設定される。従って、６個の画素回路２１を一つのグループとし、５通りに反射率を変化させることができ、ひいては５通りに位相変調された反射光を得ることが可能となる。
　［第２実施形態の動作の説明］
　次に、第２実施形態に係る位相変調装置１０１の動作を、図１１Ａ、１１Ｂに示すグラフ、及び図１２に示すタイミングチャートを参照して説明する。図１１Ｂは５段階に設定した階調と液晶４２に供給する駆動電圧との関係を示すグラフである。また、以下では図６（ａ）に示したように、６×５のマトリクス状に配置された各画素回路２１、及び各画素回路２１に対応する反射画素を有する場合の例について説明する。
　図３に示した水平走査回路２３は、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍ（ここでは、ｍ＝６）のオン、オフを制御することにより、電圧供給線Ｘ１より供給される制御電圧を、所望の列データ線に供給する。
　更に、垂直走査回路２４を駆動させることにより、各行走査線（Ｇ１～Ｇｎ）（ここでは、ｎ＝５）のうち所望の画素回路２１に対応する走査ラインを選択する。その結果、所望の画素回路２１に制御電圧を供給することができる。
　即ち、前述したように、「０」から２倍電圧までの範囲「０～２×ＶＬＣ」を５つの階調に区分し、図６（ａ）に示す１行目の画素回路２１-11～２１-16に階調１の電圧「（１／５）×２×ＶＬＣ」を供給し、２行目の画素回路２１-21～２１-26に階調２の電圧「（２／５）×２×ＶＬＣ」を供給する。
　更に、３行目の画素回路２１-31～２１-36に階調３の電圧を供給する。この場合、画素回路に供給する電圧は、「（３／５）×２×ＶＬＣ」となり、最大電圧ＶＬＣを超えることになるので、図１２ＡのグラフＲ２に示したように、上記の電圧からＶＬＣを減算した電圧である「（１／５）×ＶＬＣ」を制御電圧として出力する。
　４行目の画素回路２１-41～２１-46、５列目の画素回路２１-51～２１-56についても同様に、それぞれ電圧ＶＬＣを減じた電圧を制御電圧として出力する。その後、チャージポンプ３１で電圧ＶＬＣを加算することにより、階調３～５の電圧を生成する。
　次に、画素回路２１における動作を、図１２に示すタイミングチャートを参照して説明する。一例として、列データ線Ｄ１、行走査線Ｇ１に接続された画素回路２１ａにおけるチャージポンプ３１の動作について説明する。
　画素回路２１ａを、階調１、２に設定する場合には、チャージポンプ３１を作動させない。この場合には、図１２の時刻ｔ０～ｔ１に示すように、チャージポンプ制御部２５は、駆動線Ｌ１にＨレベルの信号を出力する。更に、各スイッチＳ１～Ｓ４が全てオフとなるように制御し、第３トランジスタＱ３がオフとなるように制御する。また、第１トランジスタＱ１をオンとする。その結果、図１１に示した第２トランジスタＱ２がオンとなり、第３トランジスタＱ３がオフとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡されるので、列データ線Ｄ１より供給される制御電圧は、チャージポンプ３１で増幅されることなく、液晶４２に出力される。従って、図１１Ｂの符号ｚ１、ｚ２に示すように液晶４２に所望の駆動電圧を供給することができる。
　一方、画素回路２１を階調３に設定する場合には、列データ線Ｄ１に、階調３に対応する電圧「（６／５）×ＶＬＣ」から電圧ＶＬＣを減じた電圧「（１／５）×ＶＬＣ」を制御電圧として出力する。更に、チャージポンプ３１により、この制御電圧に電圧ＶＬＣを加算する。
　具体的に、図１２の時刻ｔ１において、チャージポンプ制御部２５は、駆動線Ｌ１に供給する信号をＨレベルからＬレベルに切り替える。その結果、第２トランジスタＱ２がオフとなる。更に、時刻ｔ１において、チャージポンプ制御部２５は、図１０に示す第１スイッチＳ１と第４スイッチＳ４をオンとし、且つ、第２スイッチＳ２と第３スイッチＳ３をオフとする制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。
　その結果、第１キャパシタＣ１には、列データ線より供給される制御電圧が蓄積されることになる。その後、時刻ｔ２において、第１スイッチＳ１、第４スイッチＳ４、第１トランジスタＱ１をオフとし、更に、時刻ｔ３において、第２スイッチＳ２、第３スイッチＳ３、第３トランジスタＱ３をオンとする。その結果、出力キャパシタＣ２には、制御電圧に最大電圧（ＶＣＬ）が加算された電圧が蓄積されることになる。このため、図１１Ｂの符号ｚ３～ｚ５に示すように、液晶４２に階調３の駆動電圧を供給することができる。
　［第２実施形態の効果の説明］
　第２実施形態に係る位相変調装置１０１では、各画素回路２１にチャージポンプ３１を備えている。そして、「０」から２倍電圧（２×ＶＬＣ）までの範囲で予め設定された複数の階調のうち、任意の階調に設定する場合において、この任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、列データ線より画素回路２１に供給される制御電圧を増幅せずに液晶４２に出力する。
　また、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧に最大電圧（ＶＣＬ）を加算した電圧を液晶４２に出力する。
　従って、列データ線より画素回路２１に供給される制御電圧の最大値が最大電圧（ＶＬＣ）である場合に、その２倍である２倍電圧（２×ＶＬＣ）の範囲で、液晶４２に供給する駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　更に、画素回路２１に供給する制御電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。
　また、液晶４２の駆動電圧を設定するための電圧の範囲を、最大電圧ＶＬＣの２倍の電圧に設定しているので、制御電圧を２倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。
　また、第２実施形態では、互いに直交する方向、即ち、図３に示す列方向及び行方向のうちの、一方の方向に向けて液晶４２の屈折率が変化するように設定し、他方の方向に、チャージポンプのオン、オフを切り替える駆動線（Ｌ１～Ｌｎ）を配置している。従って、屈折率の変化による液晶の配向の乱れを防止することが可能となる。
　なお、第２実施形態では、駆動電圧の範囲を最大電圧の２倍の電圧（２×ＶＬＣ）に設定したが、これに限定されるものではなく、最大電圧ＶＬＣよりも大きければ良い。
　［第２実施形態の変形例の説明］
　次に、第２実施形態の変形例について説明する。図１３は、第２実施形態の変形例に係る画素回路２１’の構成を示す回路図である。図１３に示すように、画素回路２１’は、駆動線Ｌ１が縦方向に配置されている。従って、マトリクス状に配置された各画素回路２１’の縦方向に向けてチャージポンプ３１のオンもしくはオフが設定できる。このため、屈折率が変化する方向が横方向となる。
　即ち、図６（ａ）、６（ｂ）に示した例では、縦方向に向けて液晶４２の屈折率の大小が変化する構成であるのに対して、図１３に示す第２実施形態の変形例では、横方向に向けて液晶４２の屈折率の大小が変化するように設定する構成となる。この場合には、１垂直走査期間において、制御電圧が最大電圧ＶＬＣに達するように、画素回路２１’に供給する電圧を設定する。
　［第３実施形態の説明］
　第３実施形態に係る位相変調装置の基本構成は、第１実施形態で説明した図１，２に示す各実施形態の基本構成と同様のため、説明を省略する。
　第３実施形態に係る位相変調装置１０１おける、各画素回路２１、及び各画素回路２１を制御する制御回路２２の構成を、図１４に示すブロック図、及び図４に示す回路図を参照して説明する。図４において、制御回路２２は、マトリクス状に配置された複数（ｍ列、ｎ行）の画素回路２１と、水平走査回路２３と、垂直走査回路２４と、チャージポンプ制御部２５と、制御電圧出力部２８とを備えている。そして、制御回路２２は、各画素回路２１に電気信号を出力して各画素回路２１を駆動させ、各画素回路２１より液晶４２に駆動電圧を印加する。従って、各反射画素上の液晶４２の入射光に対する屈折率が所望の値になるように制御される。
　画素回路２１は、互いに直交するｍ本の列データ線（Ｄ１～Ｄｍ）と、ｎ本の行走査線（Ｇ１～Ｇｎ）との各交差部（交差する位置）にマトリクス状に複数個（ｍ×ｎ個）配置されている。複数の画素回路２１は、全て同一に構成されている。更に、行走査線（Ｇ１～Ｇｎ）に並行して、駆動線（Ｌ１～Ｌｎ）、及び制御線（Ｋ１～Ｋｎ）が設けられている。駆動線（Ｌ１～Ｌｎ）、制御線（Ｋ１～Ｋｎ）は、チャージポンプ制御部２５に接続されている。
　駆動線（Ｌ１～Ｌｎ）は、各画素回路２１に設けられる第２トランジスタＱ２（短絡スイッチ；図４参照）のオン、オフを切り替えるための制御信号を送信する配線である。また、制御線（Ｋ１～Ｋｎ）は、各画素回路２１に設けられたスイッチＳ１～Ｓ４（図４参照）のオン、オフを切り替えるための制御信号を送信する配線である。なお、制御線（Ｋ１～Ｋｎ）は、図４に示すようにそれぞれ複数本（図では、Ｋ１-1、Ｋ１-2の２本）設けられているが、図１４では１本の制御線Ｋ１で簡略化して示している。
　列データ線（Ｄ１～Ｄｍ）は、制御電圧出力部２８より出力され、電圧供給線Ｘ１を経由して供給されるアナログの電圧（制御電圧及び最大電圧ＶＬＣ）を各画素回路２１に供給するための配線である。行走査線（Ｇ１～Ｇｎ）は、各画素回路２１に、行選択信号（走査信号）を出力するための配線である。後述するように「制御電圧」とは、「０」（最小電圧）から「ＶＬＣ」（最大電圧）までの範囲の電圧を示し、最大電圧ＶＬＣとは、制御電圧出力部２８が出力する最大の電圧を示す。
　図４は、第３実施形態に係る位相変調装置１０１おける画素回路２１の詳細な構成を示す回路図である。（第３実施形態に係る位相変調装置１０１おける画素回路２１の構成は、図４に示す第１実施形態に係る位相変調装置１０１おける画素回路２１の構成と同一なため、説明を省略する。）
　第３実施形態でも、反射基板１１に設けられる画素回路２１に対応する反射画素２０に入射する入射光と、反射画素２０で反射する反射光の角度についての関係は、第１実施形態において、図５を用いて説明したものと同様であるため、ここでの説明は省略する。
　図１４に示すように、制御回路２２に設けられる水平走査回路２３は、シフトレジスタ回路２６と、スイッチＳＷ１～ＳＷｍを含むスイッチ回路２７を備えている。
　シフトレジスタ回路２６は、水平同期信号（ＨＳＴ）、及び水平走査用のクロック信号（ＨＣＫ１、ＨＣＫ２）を入力する。シフトレジスタ回路２６は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、スイッチ回路２７に出力するスイッチング信号（これを、「ＳＤ１～ＳＤｍ」とする）を１水平走査期間の周期で生成する。
　スイッチ回路２７は、各列データ線（Ｄ１～Ｄｍ）のオン、オフを切り替えるためのｍ個のスイッチＳＷ１～ＳＷｍを備えている。また、各スイッチＳＷ１～ＳＷｍは、シフトレジスタ回路２６より出力されるスイッチング信号（ＳＤ１～ＳＤｍ）に基づいてオン状態またはオフ状態に制御される。スイッチＳＷ１～ＳＷｍは、列データ線（Ｄ１～Ｄｍ）に対応して設けられ、各列データ線に対応した制御電圧「ｄ」を順次入力する。
　スイッチＳＷ１～ＳＷｍは、各列データ線（Ｄ１～Ｄｍ）に対応した制御電圧を選択的に列データ線に与える。例えばスイッチＳＷ１は、スイッチング信号ＳＤ１がハイレベルのときにオン状態となり、列データ線Ｄ１に対応した制御電圧を選択し、選択した制御電圧を列データ線Ｄ１に出力する。
　制御電圧出力部２８は、「０」（最小電圧）から「ＶＬＣ」（最大電圧）までの範囲のアナログの電圧（これを、制御電圧とする）、及び最大電圧ＶＬＣを時分割で出力する。具体的には、後述する図１５の（ｅ）に示すように、「０」から「ＶＬＣ」の間の電圧である制御電圧Ｖｈ、或いは最大電圧ＶＬＣのいずれかを出力する。また、後述するように、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下である場合には、図１５の（ｅ）の時刻ｔ０～ｔ１に示すように、制御電圧Ｖｈを継続して出力する。また、上記の駆動電圧が最大電圧ＶＬＣを超える場合には、図１５の（ｅ）の時刻ｔ１～ｔ４に示すように、制御電圧Ｖｈ、及び最大電圧ＶＬＣを時分割で出力する。
　制御電圧出力部２８より出力される電圧（制御電圧または最大電圧）は、電圧供給線Ｘ１より、各列データ線（Ｄ１～Ｄｍ）に供給される。
　第３実施形態では、最大電圧ＶＬＣの２倍の電圧である２倍電圧（２×ＶＬＣ）を設定し、更に、電圧「０」から２倍電圧「２×ＶＬＣ」の範囲内でｋ階調（但し、ｋは３以上の整数）の電圧を設定する。そして、チャージポンプ３１の駆動、停止を切り替えることにより、列データ線より供給される制御電圧（０～ＶＬＣの範囲の電圧）が、上記したｋ階調の電圧（０～２×ＶＬＣの範囲の電圧）となるように制御する。
　以下、図１２Ａを参照して、第３実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧の関係を詳細に説明する。図１２Ａは、横軸が上記したｋ階調（この例では５階調）を示し、縦軸が電圧供給線Ｘ１から列データ線を介して画素回路２１に供給される制御電圧（制御電圧出力部より出力される制御電圧）を示すグラフである。
　図１２Ａに示すグラフＲ１は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下である場合の特性を示し、グラフＲ２は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以上である場合の特性を示している。なお、グラフＲ１、Ｒ２では電圧が直線的に変化する例を示しているが、これには限定されず、０～ＶＬＣの範囲で単調増加する変化であればよい。
　例えば、液晶４２に供給する駆動電圧の階調数を「５」とした場合には（即ち、ｋ＝５）、上記した２倍電圧（２×ＶＬＣ）を５等分して階調１～５を設定する。従って、２倍電圧（２×ＶＬＣ）を５等分し、階調１として（１／５）×２×ＶＬＣの電圧、階調２として（２／５）×２×ＶＬＣの電圧、階調３として（３／５）×２×ＶＬＣの電圧、階調４として（４／５）×２×ＶＬＣの電圧、階調５として（５／５）×２×ＶＬＣの電圧が、制御電圧として画素回路２１に供給されればよいことになる。
　しかし、上記の階調３～５に対応する制御電圧は最大電圧ＶＬＣを超えているので、図１４に示す電圧供給線Ｘ１より階調３～５に対応する制御電圧を画素回路２１に供給することができない。第３実施形態では、階調３～５については、それぞれの電圧から最大電圧ＶＬＣを減じた電圧を制御電圧として出力し、その後、チャージポンプ３１により最大電圧ＶＬＣを加算する。つまり、階調３として（１／５）×ＶＬＣ、階調４として（３／５）×ＶＬＣ、階調５としてＶＬＣ、の制御電圧を出力し、各画素回路２１に設けられているチャージポンプ３１により最大電圧ＶＬＣを加算して液晶４２に出力する。
　即ち、所望の階調を得るための制御電圧が最大電圧ＶＬＣ以下の場合（階調１、２の場合）には、図１２ＡのグラフＲ１に示すように、この制御電圧を増幅することなく駆動電圧として液晶４２に出力する。この場合は、制御電圧出力部２８は、図１５の（ｅ）の時刻ｔ０～ｔ１に示しているように制御電圧Ｖｈのみを出力する。
　一方、所望の階調を得るための電圧が最大電圧ＶＬＣを超える場合（階調３、４、５の場合）には、図１２ＡのグラフＲ２に示すように、この電圧から最大電圧ＶＬＣを減じた電圧を制御電圧として画素回路２１に供給し、その後チャージポンプ３１により最大電圧ＶＬＣを加算することにより、所望の駆動電圧（加算電圧）を得る。この場合は、制御電圧出力部２８は、図１５の（ｅ）の時刻ｔ１～ｔ４に示しているように制御電圧Ｖｈと最大電圧ＶＬＣを時分割で出力する。
　換言すれば、チャージポンプ制御部２５は、最大電圧ＶＬＣよりも大きい電圧（２倍電圧）までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧ＶＬＣ以下の場合には、制御電圧を増幅せずに液晶４２に出力する。一方、複数の階調のうち、任意の階調に対応する電圧が最大電圧ＶＬＣを超える場合には、チャージポンプ３１により制御電圧を増幅して（最大電圧ＶＬＣを加算して）液晶４２に出力するように制御する。
　このように、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍのオン、オフを制御し、且つ、チャージポンプ３１の駆動を制御することにより、画素回路２１は、ｋ階調（上記の例では５階調）に対応する駆動信号を生成して液晶４２に供給することができる。即ち、図１２ＢのグラフＲ３に示すように、２倍電圧（２×ＶＬＣ）を５等分して得られる階調１～５の駆動電圧を、液晶４２に出力することが可能となる。
　図１４に示すように、垂直走査回路２４には、行走査線（Ｇ１～Ｇｎ）が接続されている。垂直走査回路２４は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１、ＶＣＫ２）を入力する。垂直走査回路２４は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号（走査信号）を、１水平走査期間の周期で供給する。
　チャージポンプ制御部２５は、図１４に示す各駆動線（Ｌ１～Ｌｎ）に駆動信号を出力する。具体的に、最大電圧ＶＬＣよりも大きい電圧（２×ＶＬＣ）までの範囲内において設定されている複数の階調のうち、任意の階調に対応する電圧が最大電圧ＶＬＣ以下の場合（例えば、上述した階調１、２の場合）には、駆動線に「Ｈ」レベルの信号を出力する。また、複数の階調のうち、任意の階調に対応する電圧が最大電圧ＶＬＣを超える場合（例えば、上述した階調３～５の場合）には、駆動線に「Ｌ」レベルの信号を出力する。
　更に、チャージポンプ制御部２５は、駆動線に「Ｈ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させず、駆動線に「Ｌ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させるように制御する。以下、チャージポンプ３１の作動について説明する。
　チャージポンプ制御部２５は、チャージポンプ３１を駆動させる場合には、図４に示した各スイッチＳ１～Ｓ４のオン、オフを制御する制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。具体的に、チャージポンプ３１を駆動させる場合において、制御電圧出力部２８より出力される制御電圧が供給された際に、まず第１スイッチＳ１と第４スイッチＳ４をオンとし、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　従って、供給された制御電圧は、第１キャパシタＣ１に蓄積される。その後、制御電圧出力部２８より、最大電圧ＶＬＣが供給された際には、第１スイッチＳ１と第４スイッチＳ４をオフとし、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、第１キャパシタＣ１に蓄積されている制御電圧に対して、列データ線Ｄ１より供給される最大電圧ＶＬＣが加算され、加算後の電圧が出力キャパシタＣ２に蓄積される。そして、加算後の電圧が画素電極ｑ１に出力されることになる。つまり、液晶４２に供給する階調１～５の５段階の駆動電圧を得ることができる。
　そして、第３実施形態に係る位相変調装置１０１では、図１４に示した（ｎ×ｍ）個設けられた各画素回路２１のうちの、いくつかの画素回路からなるブロックを設定する。例えば、第３実施形態でも、第１実施形態と同様に、図６（ａ）に示すように（５行×６列）の画素回路２１からなるブロックを設定する。
　図６（ａ）において、同一の行の６個の画素回路２１-11～２１-16に、それぞれ同一の電圧を供給する。例えば、画素回路２１-11～２１－16には、階調１～階調５のうち階調１に対応する制御電圧を供給する。また、垂直方向の、図中上から下に向けて徐々に階調が高まるように設定し、最下段の画素回路２１-51～２１－56に階調５に対応する制御電圧を供給する。
　具体的に、図６（ｂ）に示すように、垂直方向に並ぶ各画素回路２１-11～２１-51において、各液晶４２に供給する駆動電圧が階調１～階調５に対応して段階的に変化するように設定される。従って、６個の画素回路２１を一つのグループとし、５通りに反射率を変化させることができ、ひいては５通りに位相変調された反射光を得ることが可能となる。
　［第３実施形態の動作の説明］
　次に、第３実施形態に係る位相変調装置１０１の動作を、図１２Ａ、図１２Ｂに示すグラフ、及び図１５に示すタイミングチャートを参照して説明する。図１２Ｂは５段階に設定した階調と液晶４２に供給する駆動電圧との関係を示すグラフである。また、以下では図６（ａ）に示したように、６×５のマトリクス状に配置された各画素回路２１、及び各画素回路２１に対応する反射画素を有する場合の例について説明する。
　図１４に示した制御電圧出力部２８は、「０」から最大電圧「ＶＬＣ」の範囲の制御電圧と最大電圧ＶＬＣを時分割で電圧供給線Ｘ１に出力する。
　また、水平走査回路２３は、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍ（ここでは、ｍ＝６）のオン、オフを制御することにより、電圧供給線Ｘ１より供給される制御電圧或いは最大電圧ＶＬＣを、所望の列データ線に供給する。
　更に、垂直走査回路２４を駆動させることにより、各行走査線（Ｇ１～Ｇｎ）（ここでは、ｎ＝５）のうち所望の画素回路２１に対応する走査ラインを選択する。その結果、所望の画素回路２１に制御電圧、及び最大電圧ＶＬＣを供給することができる。
　例えば、「０」から最大電圧の２倍電圧までの範囲の電圧「０～２×ＶＬＣ」を５つの階調（即ち、ｋ＝１～５）に区分し、図６（ａ）に示す１行目の画素回路２１-11～２１-16に階調１の電圧「（１／５）×２×ＶＬＣ」を供給し、２行目の画素回路２１-21～２１-26に階調２の電圧「（２／５）×２×ＶＬＣ」を供給する。
　更に、３行目の画素回路２１-31～２１-36に階調３の電圧を供給する。この場合、画素回路に供給する電圧は、「（３／５）×２×ＶＬＣ」となり、最大電圧ＶＬＣを超えることになる。従って、図１７ＡのグラフＲ２に示したように、それぞれの電圧から最大電圧ＶＬＣを減じた電圧を制御電圧として出力する。更に、チャージポンプ３１を駆動させることにより、制御電圧に最大電圧ＶＬＣを加算して「（３／５）×２×ＶＬＣ」の電圧を生成し、階調３の電圧とする。
　４行目の画素回路２１-41～２１-46、５行目の画素回路２１-51～２１-56についても同様に、それぞれの電圧から最大電圧ＶＬＣを減算した電圧を制御電圧として出力し、その後、チャージポンプ３１で最大電圧ＶＬＣを加算して、階調４、５の電圧を生成する。
　次に、画素回路２１における動作を、図１５に示すタイミングチャートを参照して説明する。一例として、列データ線Ｄ１、行走査線Ｇ１に接続された画素回路２１ａにおけるチャージポンプ３１の動作について説明する。
　画素回路２１ａを、階調１に設定する場合には、チャージポンプ３１を作動させない。この場合には、図１５のチャート（ａ）、（ｂ）、（ｃ）の時刻ｔ０～ｔ１に示すように、チャージポンプ制御部２５は、駆動線Ｌ１にＨレベルの信号を出力して第２トランジスタＱ２をオンとする、更に、各スイッチＳ１～Ｓ４が全てオフとなるように制御する。また、図１５の（ｄ）に示すように、第１トランジスタＱ１をオンとする。更に、図１５の（ｅ）に示すように、制御電圧出力部は、「０」～「ＶＬＣ」の範囲の制御電圧Ｖｈを出力する。
　第２トランジスタＱ２がオンとなることにより、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡されるので、列データ線Ｄ１より供給される制御電圧は、チャージポンプ３１で増幅されることなく、液晶４２に出力される。従って、図７Ｂの符号ｚ１に示すように液晶４２に「（１／５）×２×ＶＬＣ」の電圧を供給することができる。
　また、画素回路２１ａを階調２に設定する場合についても同様にチャージポンプ３１を作動させず、図１２Ｂの符号ｚ２に示すように、列データ線Ｄ１より供給される制御電圧を増幅せずに出力する。その結果、液晶４２に「（２／５）×２×ＶＬＣ」の電圧を印加することができる。
　画素回路２１を階調３に設定する場合には、制御電圧出力部２８は列データ線Ｄ１に、階調３に対応する電圧「（１／５）×ＶＬＣ」を制御電圧として出力する。更に、制御電圧出力部２８は、最大電圧ＶＬＣを出力する。そして、上記の制御電圧と最大電圧ＶＬＣをチャージポンプ３１により加算する。
　具体的に、図１５のチャート（ａ）に示すようにチャージポンプ制御部２５は、時刻ｔ１にて駆動線Ｌ１に供給する信号をＨレベルからＬレベルに切り替える。その結果、第２トランジスタＱ２がオフとなる。更に、図１５のチャート（ｂ）、（ｃ）に示すように、チャージポンプ制御部２５は、時刻ｔ２において、図４に示す第１スイッチＳ１と第４スイッチＳ４をオンとし、且つ、第２スイッチＳ２と第３スイッチＳ３をオフとする制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。
　その結果、第１キャパシタＣ１に制御電圧「（１／５）×ＶＬＣ」が蓄積される。そして、時刻ｔ２において、第１スイッチＳ１と第４スイッチＳ４をオフとし、更に、時刻ｔ３において、第２スイッチＳ２と第３スイッチＳ３をオンとする。更に、図１５のチャート（ｅ）に示すように、時刻ｔ３において、制御電圧出力部２８より出力される電圧は制御電圧から最大電圧ＶＬＣに切り替わる。その結果、出力キャパシタＣ２には、制御電圧に最大電圧ＶＬＣが加算された電圧「（３／５）×２×ＶＬＣ」が蓄積されることになる。このため、図１２Ｂの符号ｚ３に示すように、液晶４２に階調３の駆動電圧「（３／５）×２×ＶＬＣ」を供給することができる。
　また、画素回路２１ａを階調４に設定する場合についても同様にチャージポンプ３１を作動させることにより、図１２Ｂの符号ｚ４に示すように液晶に「（４／５）×２×ＶＬＣ」の駆動電圧を供給することができる。
　更に、画素回路２１ａを階調５に設定する場合についても同様にチャージポンプ３１を作動させることにより、図１２Ｂの符号ｚ５に示すように液晶に「２×ＶＬＣ」の駆動電圧を供給することができる。
　［第３実施形態の効果の説明］
　第３実施形態に係る位相変調装置１０１では、各画素回路２１にチャージポンプ３１を備えている。そして、「０」から最大電圧の２倍電圧（２×ＶＬＣ）までの範囲で予め設定された複数の階調のうち、任意の階調に設定する場合において、この任意の階調に対応する電圧が最大電圧ＶＬＣ以下の場合には、列データ線より画素回路２１に供給される制御電圧を増幅せずに液晶４２に出力する。
　また、複数の階調のうち、任意の階調に対応する電圧が最大電圧ＶＬＣを超える場合には、制御電圧出力部２８より、制御電圧（Ｖｈ）と最大電圧（ＶＬＣ）が時分割で出力される。そして、チャージポンプ３１により制御電圧（Ｖｈ）と最大電圧（ＶＬＣ）を加算する。具体的に、図１８のチャート（ｅ）の時刻ｔ１～ｔ２の期間に制御電圧（Ｖｈ）を出力し、時刻ｔ３～ｔ４の期間で最大電圧（ＶＬＣ）を出力し、これらをチャージポンプ３１にて加算している。
　従って、列データ線より画素回路２１に供給される制御電圧の最大が最大電圧ＶＬＣである場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　更に、画素回路２１に供給する制御電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。
　また、液晶４２の駆動電圧を設定するための電圧の範囲を、最大電圧ＶＬＣの２倍の電圧に設定しているので、制御電圧を２倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。
　また、第３実施形態では、互いに直交する方向、即ち、図１４に示す列方向及び行方向のうちの、一方の方向に向けて液晶４２の屈折率が変化するように設定し、他方の方向に、チャージポンプのオン、オフを切り替える駆動線（Ｌ１～Ｌｎ）を配置している。従って、屈折率の変化による液晶の配向の乱れを防止することが可能となる。
　なお、第３実施形態では、駆動電圧の範囲を最大電圧の２倍の電圧（２×ＶＬＣ）に設定したが、これに限定されるものではなく、最大電圧ＶＬＣよりも大きければ良い。
　［第３実施形態の変形例の説明］
　次に、第３実施形態の変形例について説明する。図９は、第３実施形態の変形例に係る画素回路２１’の構成を示す回路図である。図９に示すように、画素回路２１’は、駆動線Ｌ１が縦方向に配置されている。従って、マトリクス状に配置された各画素回路２１’の縦方向に向けてチャージポンプ回路のＯＮもしくはＯＦＦが設定できる。このため、屈折率が変化する方向が横方向となる。
　即ち、図６（ａ）、６（ｂ）に示した例では、縦方向に向けて液晶４２の屈折率の大小が変化する構成であるのに対して、図９に示す第３実施形態の変形例では、横方向に向けて液晶４２の屈折率の大小が変化するように設定する構成となる。この場合には、１垂直走査期間において、制御電圧が最大電圧ＶＬＣに達するように、画素回路２１’に供給する電圧を設定する。
　［第４実施形態の説明］
　第４実施形態に係る位相変調装置の基本構成は、第１実施形態で説明した図１，２に示す各実施形態の基本構成と同様のため、説明を省略する。
　第４実施形態に係る位相変調装置１０１おける、各画素回路２１、及び各画素回路２１を制御する制御回路２２の構成を、図１６に示すブロック図、及び図１７に示す回路図を参照して説明する。図１６において、制御回路２２は、マトリクス状に配置された複数（ｍ列、ｎ行）の画素回路２１と、水平走査回路２３と、垂直走査回路２４と、スイッチ制御部２５（チャージポンプ制御部、切替スイッチ制御部）と、を備えている。そして、制御回路２２は、各画素回路２１に電気信号を出力して各画素回路２１を駆動させ、各画素回路２１より液晶４２に駆動電圧を印加する。従って、各反射画素上の液晶４２の入射光に対する屈折率が所望の値になるように制御される。
　画素回路２１は、互いに直交するｍ本の列データ線（Ｄ１～Ｄｍ）と、ｎ本の行走査線（Ｇ１～Ｇｎ）との各交差部（交差する位置）にマトリクス状に複数個（ｍ×ｎ個）配置されている。複数の画素回路２１は、全て同一に構成されている。更に、行走査線（Ｇ１～Ｇｎ）に並行して、駆動線（Ｌ１～Ｌｎ）、及び制御線（Ｋ１～Ｋｎ）が設けられている。駆動線（Ｌ１～Ｌｎ）、制御線（Ｋ１～Ｋｎ）は、スイッチ制御部２５に接続されている。
　また、行走査線（Ｇ１～Ｇｎ）に並行して短絡線（Ｊ１～Ｊｎ）が設けられている。短絡線（Ｊ１～Ｊｎ）には、図２１に示すように、互いに隣接する画素回路２１間での短絡、開放を切り替える第１切替スイッチ（図２１におけるＳ６、Ｓ６’）が設けられている。
　なお、図１６に示す例では縦方向（図中、上下方向）に向けて光の屈折率が変化するように制御する。従って、この方向に直交する方向である横方向（図中、左右方向）に向けて短絡線（Ｊ１～Ｊｎ）を設けている。
　駆動線（Ｌ１～Ｌｎ）は、各画素回路２１に設けられる第２トランジスタＱ２（短絡スイッチ；図１７参照）のオン、オフを切り替えるための制御信号を送信する配線である。また、制御線（Ｋ１～Ｋｎ）は、各画素回路２１に設けられたスイッチＳ１～Ｓ４（図１７参照）のオン、オフを切り替えるための制御信号、及び上述した第１切替スイッチＳ６、及び第２切替スイッチＳ５（図１７参照）のオン、オフを切り替えるための制御信号を送信する配線である。制御線（Ｋ１～Ｋｎ）は、図１７に示すようにそれぞれ複数本（図では、Ｋ１-1、Ｋ１-2、Ｋ１-3、Ｋ１-4の４本）設けられているが、図１６では１本の制御線Ｋ１で簡略化して示している。
　図１７に示すように、第１制御線Ｋ１-1は、チャージポンプ３１の第１スイッチＳ１と第４スイッチＳ４のオン、オフを制御する制御信号を出力する。第２制御線Ｋ１-2は、チャージポンプ３１の第２スイッチＳ２と第３スイッチＳ３のオン、オフを制御する制御信号を出力する。第３制御線Ｋ１-3は、第１切替スイッチＳ６、Ｓ６’のオン、オフを制御する制御信号を出力する。なお、Ｓ６’は、隣接する画素回路に設けられる第１切替スイッチである。第４制御線Ｋ１-4は、第２切替スイッチＳ５のオン、オフを制御する制御信号を出力する。
　列データ線（Ｄ１～Ｄｍ）は、電圧供給線Ｘ１より出力されるアナログの電圧（以下、「制御電圧」という）を各画素回路２１に供給するための配線である。行走査線（Ｇ１～Ｇｎ）は、各画素回路２１に、行選択信号（走査信号）を出力するための配線である。
　図１７は、第４実施形態に係る位相変調装置１０１おける画素回路２１の詳細な構成を示す回路図である。なお、ここでは図１６に示す列データ線Ｄ１と行走査線Ｇ１の交差部に配置された画素回路２１（これを、画素回路２１ａとする）の構成について説明する。図１７に示すように、画素回路２１ａは、第１トランジスタＱ１と、第２トランジスタＱ２と、チャージポンプ３１と、出力キャパシタＣ２と、ソースフォロワＱ４（第１ソースフォロワ）と、負荷トランジスタＱ５と、第２切替スイッチＳ５と、付加キャパシタＣ３と、第１切替スイッチＳ６とを備えている。
　第１トランジスタＱ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第１トランジスタＱ１の第１端子（例えば、ドレイン）は列データ線Ｄ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の入力端子ｐ１に接続されている。また、第１トランジスタＱ１の制御端子（例えば、ゲート）は、行走査線Ｇ１に接続されている。従って、行走査線Ｇ１が選択され、且つ列データ線Ｄ１より制御電圧が入力された場合には、この制御電圧はチャージポンプ３１の入力端子ｐ１に供給されることになる。
　第２トランジスタＱ２についても前述したトランジスタＱ１と同様にスイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第２トランジスタＱ２の第１端子（例えば、ドレイン）はチャージポンプ３１の入力端子ｐ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の出力端子ｐ２に接続されている。
　また、第２トランジスタＱ２の制御端子（例えば、ゲート）は、駆動線Ｌ１に接続されている。従って、駆動線Ｌ１に「Ｈ」レベルの電圧が供給されると、第２トランジスタＱ２がオンとなってチャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡され、チャージポンプ３１の機能を停止させることができる。これとは反対に、駆動線Ｌ１に「Ｌ」レベルの電圧が供給されると、第２トランジスタＱ２がオフとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が開放され、チャージポンプ３１を作動させることができる。
　即ち、第２トランジスタＱ２は、チャージポンプ３１に制御電圧が供給される入力端子ｐ１と、チャージポンプ３１から液晶４２に駆動電圧を出力する出力端子ｐ２とを短絡する短絡スイッチとしての機能を備えている。そして、液晶４２を所望の屈折率に設定するための駆動電圧が、列データ線Ｄ１より供給される最大電圧ＶＬＣ（最大電圧）以下の場合には、スイッチ制御部２５（図１６参照）の制御により、第２トランジスタＱ２を短絡し、チャージポンプ３１による制御電圧の増幅を行わない。また、駆動電圧が最大電圧ＶＬＣを超える場合には、第２トランジスタＱ２を開放し、チャージポンプ３１による制御電圧の増幅を可能な状態とする。
　チャージポンプ３１は、４つのスイッチＳ１～Ｓ４と、電荷を蓄積するための第１キャパシタＣ１を備えており、入力端子ｐ１に供給される制御電圧を増幅して出力端子ｐ２に出力する。
　第１スイッチＳ１と第３スイッチＳ３は互いに直列接続され、第１スイッチＳ１側の端部は入力端子ｐ１に接続され、第３スイッチＳ３側の端部は出力端子ｐ２に接続されている。また、第２スイッチＳ２と第４スイッチＳ４は互いに直列接続され、第２スイッチＳ２側の端部は入力端子ｐ１に接続され、第４スイッチＳ４側の端部はグランドに接続されている。
　第１スイッチＳ１と第３スイッチＳ３の接続点と、第２スイッチＳ２と第４スイッチＳ４の接続点との間には第１キャパシタＣ１が設けられている。即ち、第１キャパシタＣ１の一端は、第１スイッチＳ１と第３スイッチＳ３に接続され、第１キャパシタＣ１の他端は、第２スイッチＳ２と第４スイッチＳ４に接続されている。
　出力端子ｐ２は、出力キャパシタＣ２を介してグランドに接続され、更に、ソースフォロワＱ４のゲートに接続されている。また、前述したように、液晶４２の共通電極ｑ２は、透明ガラスに設けられた透明電極である。透明電極には、共通電極電圧が印加される。
　第１スイッチＳ１と第４スイッチＳ４には第１制御線Ｋ１-1が接続され、第２スイッチＳ２と第３スイッチＳ３には第２制御線Ｋ１-2が接続されている。そして、各制御線Ｋ１-1、Ｋ１-2より供給される制御信号により、各スイッチＳ１～Ｓ４のオン、オフが制御される。
　画素回路２１には、ソースフォロワＱ４と負荷トランジスタＱ５との直列接続回路が設けられており、チャージポンプ３１の出力端子ｐ２はソースフォロワＱ４のゲートに接続され、負荷トランジスタＱ５のソースはグランドに接続されている。
　負荷トランジスタＱ５は、ソースフォロワＱ４のゲートに電圧（トランジスタＱ１を経由して供給される制御電圧、或いはチャージポンプ３１の出力電圧）が供給されているときに、オンとなるように制御される。なお、負荷トランジスタＱ５を制御するための制御線については図示を省略している。
　ソースフォロワＱ４と負荷トランジスタＱ５の接続点（ソースフォロワＱ４の出力点ｑ３）は、第２切替スイッチＳ５を介して画素電極ｑ１（供給点）に接続されている。更に、該画素電極ｑ１は付加キャパシタＣ３を介してグランドに接続され、且つ、短絡線Ｊ１に接続されている。短絡線Ｊ１には、隣接する画素回路における画素電極との短絡（オン）、開放（オフ）を切り替えるための第１切替スイッチＳ６が設けられている。
　付加キャパシタＣ３は、ソースフォロワＱ４より第２切替スイッチＳ５を介して出力される電圧を蓄積する。
　ソースフォロワＱ４、負荷トランジスタＱ５、第２切替スイッチＳ５、付加キャパシタＣ３は、チャージポンプ３１で増幅した後の電圧が供給されて駆動するので、高耐圧の素子を用いている。
　各第１切替スイッチＳ６は、スイッチ制御部２５より第３制御線Ｋ１-3を介して出力される制御信号により、オン、オフが制御される。第２切替スイッチＳ５は、スイッチ制御部２５より第４制御線Ｋ１-4を介して出力される制御信号により、オン、オフが制御される。
　液晶４２は、画素回路２１から画素電極ｑ１に与えられる駆動電圧と、共通電極ｑ２に与えられる共通電極との間の電位差に応じて駆動される。従って、液晶４２に入射した入射光が、上記電位差に応じて位相変調されて、反射することになる。
　第４実施形態でも、反射基板１１に設けられる画素回路２１に対応する反射画素２０に入射する入射光と、反射画素２０で反射する反射光の角度についての関係は、第１実施形態において、図５を用いて説明したものと同様であるため、ここでの説明は省略する。
　図１６に示すように、制御回路２２に設けられる水平走査回路２３は、シフトレジスタ回路２６と、スイッチＳＷ１～ＳＷｍを含むスイッチ回路２７を備えている。
　シフトレジスタ回路２６は、水平同期信号（ＨＳＴ）、及び水平走査用のクロック信号（ＨＣＫ１、ＨＣＫ２）を入力する。シフトレジスタ回路２６は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、スイッチ回路２７に出力するスイッチング信号（これを、「ＳＤ１～ＳＤｍ」とする）を１水平走査期間の周期で生成する。
　スイッチ回路２７は、各列データ線（Ｄ１～Ｄｍ）のオン、オフを切り替えるためのｍ個のスイッチＳＷ１～ＳＷｍを備えている。また、各スイッチＳＷ１～ＳＷｍは、シフトレジスタ回路２６より出力されるスイッチング信号（ＳＤ１～ＳＤｍ）に基づいてオン状態またはオフ状態に制御される。スイッチＳＷ１～ＳＷｍは、列データ線（Ｄ１～Ｄｍ）に対応して設けられ、各列データ線に対応した制御電圧「ｄ」を順次入力する。
　スイッチＳＷ１～ＳＷｍは、各列データ線（Ｄ１～Ｄｍ）に対応した制御電圧を選択的に列データ線に与える。例えばスイッチＳＷ１は、スイッチング信号ＳＤ１がハイレベルのときにオン状態となり、列データ線Ｄ１に対応した制御電圧を選択し、選択した制御電圧を列データ線Ｄ１に出力する。
　電圧供給線Ｘ１より、各列データ線（Ｄ１～Ｄｍ）に供給される制御電圧「ｄ」は、「０」（最小電圧）から「ＶＬＣ」（最大電圧）までのアナログの電圧である。第４実施形態では、最大電圧ＶＬＣの２倍の電圧である２倍電圧（２×ＶＬＣ）を設定し、更に、電圧「０」から２倍電圧「２×ＶＬＣ」の範囲内でｋ階調（但し、ｋは３以上の整数）の電圧を設定する。そして、チャージポンプ３１の駆動、停止を切り替えることにより、列データ線より供給される制御電圧（０～ＶＬＣの範囲の電圧）が、上記したｋ階調の電圧（０～２×ＶＬＣの範囲の電圧）となるように制御する。
　以下、図７Ａを参照して、第４実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧の関係を詳細に説明する。図７Ａは、横軸が上記したｋ階調（この例では５階調）を示し、縦軸が電圧供給線Ｘ１から列データ線を介して画素回路２１に供給される制御電圧を示すグラフである。
　図７Ａに示すグラフＲ１は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下である場合の特性を示し、グラフＲ２は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以上である場合の特性を示している。なお、グラフＲ１、Ｒ２では電圧が直線的に変化する例を示しているが、これには限定されず、０～ＶＬＣの範囲で単調増加する変化であればよい。
　図７Ａにおいて、例えば、液晶４２に供給する駆動電圧の階調数を「５」とした場合には（即ち、ｋ＝５）、上記した２倍電圧（２×ＶＬＣ）を５等分して階調１～５を設定する。従って、２倍電圧（２×ＶＬＣ）を５等分し、階調１として（１／５）×２×ＶＬＣの電圧、階調２として（２／５）×２×ＶＬＣの電圧、階調３として（３／５）×２×ＶＬＣの電圧、階調４として（４／５）×２×ＶＬＣの電圧、階調５として（５／５）×２×ＶＬＣの電圧が、制御電圧として画素回路２１に供給されればよいことになる。
　しかし、階調３～５に対応する制御電圧は最大電圧ＶＬＣを超えているので、図１６に示す電圧供給線Ｘ１より階調３～５に対応する制御電圧を画素回路２１に供給することができない。第４実施形態では、階調３～５については、それぞれの半分の制御電圧を出力し、その後、チャージポンプ３１により２倍に増幅する。つまり、階調３として（３／５）×ＶＬＣ、階調４として（４／５）×ＶＬＣ、階調５としてＶＬＣ、の制御電圧を出力し、各画素回路２１に設けられているチャージポンプ３１により２倍に増幅する。
　つまり、所望の階調を得るための制御電圧が最大電圧ＶＬＣ以下の場合（階調１、２の場合）には、図７ＡのグラフＲ１に示すように、この制御電圧を増幅することなく駆動電圧を得る。
　一方、所望の階調を得るための電圧が最大電圧ＶＬＣを超える場合（階調３、４、５の場合）には、図７ＡのグラフＲ２に示すように、この電圧の半分の電圧を制御電圧として画素回路２１に供給し、その後チャージポンプ３１で２倍に増幅することにより、所望の駆動電圧を得る。従って、グラフＲ２の傾きは、グラフＲ１の傾きの半分となっている。
　即ち、スイッチ制御部２５は、最大電圧（ＶＬＣ）よりも大きい電圧（２倍電圧）までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、制御電圧を増幅せずにソースフォロワＱ４ひいては液晶４２に出力する。一方、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧を増幅して、ソースフォロワＱ４ひいては液晶４２に出力するように制御する。
　このように、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍのオン、オフを制御し、且つ、チャージポンプ３１の駆動を制御することにより、画素回路２１は、ｋ階調（上記の例では５階調）に対応する駆動信号を生成して、ソースフォロワＱ４に出力する。即ち、図７ＢのグラフＲ３に示すように、２倍電圧（２×ＶＬＣ）を５等分して得られる階調１～５の駆動電圧を、ソースフォロワＱ４に出力することが可能となる。
　更に、ソースフォロワＱ４の出力点ｑ３に出力された駆動電圧は、第２切替スイッチＳ５を介して画素電極ｑ１に接続されているので、該第２切替スイッチＳ５がオンとされているときにはソースフォロワＱ４より出力される駆動電圧を液晶４２に供給することができる。
　また、画素回路２１ａ（一の画素回路）に接続される短絡線Ｊ１には、該画素回路２１ａに隣接する画素回路（他の画素回路）に接続される短絡線Ｊ１との短絡、開放を切り替えるための第１切替スイッチＳ６が設けられている。従って、第１切替スイッチＳ６を短絡させることにより、画素回路２１ａの画素電極ｑ１と、隣接する画素回路の画素電極との間を短絡させることができる。第１切替スイッチＳ６をオンとすることにより、隣接する画素回路（同一の屈折率に制御する画素回路）どうしの、画素電極ｑ１の電位を一定にすることができる。第１切替スイッチＳ６のオン、オフは、第３制御線Ｋ１-3より供給される制御信号により実施される。
　図１６に示すように、垂直走査回路２４には、行走査線（Ｇ１～Ｇｎ）が接続されている。垂直走査回路２４は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１、ＶＣＫ２）を入力する。垂直走査回路２４は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号（走査信号）を、１水平走査期間の周期で供給する。
　スイッチ制御部２５は、図１６に示す各駆動線（Ｌ１～Ｌｎ）に駆動信号を出力する。具体的に、最大電圧（ＶＬＣ）よりも大きい電圧（２×ＶＬＣ）までの範囲内において設定されている複数の階調（例えば、階調１～階調５）のうち、任意の階調（例えば、階調１）に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、駆動線に「Ｈ」レベルの信号を出力する。また、複数の階調のうち、任意の階調（例えば、階調３）に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、駆動線に「Ｌ」レベルの信号を出力する。
　即ち、スイッチ制御部２５は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下の場合には、制御電圧を出力電圧とし、液晶４２に供給する駆動電圧が最大電圧ＶＬＣを超える場合には、チャージポンプ３１で増幅された電圧を出力電圧として、液晶４２に供給する制御を行うチャージポンプ制御部としての機能を備えている。
　また、スイッチ制御部２５は、一の画素回路２１の出力電圧を液晶４２に供給しているときには、第１切替スイッチＳ６を開放し、一の画素回路の出力電圧を液晶４２に供給していないときの少なくとも一部の時間に第１切替スイッチＳ６を短絡するように制御する切替スイッチ制御部としての機能を備えている。
　更に、スイッチ制御部２５は、駆動線Ｌ１に「Ｈ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させず、駆動線Ｌ１に「Ｌ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させるように制御する。以下、チャージポンプ３１の作動について説明する。
　スイッチ制御部２５は、チャージポンプ３１を駆動させる場合には、図１７に示した各スイッチＳ１～Ｓ４のオン、オフを制御する制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。具体的に、チャージポンプ３１を駆動させる場合において、列データ線Ｄ１より制御電圧が供給された際に、まず第１スイッチＳ１と第４スイッチＳ４をオンとし、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　従って、列データ線Ｄ１より供給された制御電圧は、第１キャパシタＣ１に蓄積される。所定時間の経過後に、第１スイッチＳ１と第４スイッチＳ４をオフとし、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、列データ線Ｄ１より供給される制御電圧と、第１キャパシタＣ１に蓄積された電圧が加算され、加算後の電圧が出力キャパシタＣ２に蓄積される。従って、出力キャパシタＣ２には、列データ線Ｄ１より供給される制御電圧の２倍となる電圧が蓄積されて、ソースフォロワＱ４に出力されることになる。
　そして、第４実施形態に係る位相変調装置１０１では、図１６に示した（ｎ×ｍ）個設けられた各画素回路２１のうちの、いくつかの画素回路からなるブロックを設定する。例えば、第４実施形態でも、第１実施形態と同様に、図６（ａ）に示すように（５行×６列）の画素回路２１からなるブロックを設定する。
　図６（ａ）において、同一の行の６個の画素回路２１-11～２１-16に、それぞれ同一の電圧を供給する。例えば、画素回路２１-11～２１－16には、階調１～階調５のうち階調１に対応する制御電圧を供給する。また、垂直方向の、図中上から下に向けて徐々に階調が高まるように設定し、最下段の画素回路２１-51～２１－56に階調５に対応する制御電圧を供給する。
　具体的に、図６（ｂ）に示すように、垂直方向に並ぶ各画素回路２１-11～２１-51において、各液晶４２に供給する駆動電圧が階調１～５に対応して段階的に変化するように設定される。従って、６個の画素回路２１を一つのグループとし、５通りに反射率を変化させることができ、ひいては５通りに位相変調された反射光を得ることが可能となる。
　［第４実施形態の動作の説明］
　次に、第４実施形態に係る位相変調装置１０１の動作を、図７Ａ、７Ｂに示すグラフ、及び図１８Ａ，１８Ｂに示すタイミングチャートを参照して説明する。図７Ｂは５段階に設定した階調と液晶４２に供給する駆動電圧との関係を示すグラフである。また、以下では図６（ａ）に示したように、６×５のマトリクス状に配置された各画素回路２１、及び各画素回路２１に対応する反射画素を有する場合の例について説明する。
　図１６に示した水平走査回路２３は、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍ（ここでは、ｍ＝６）のオン、オフを制御することにより、電圧供給線Ｘ１より供給される制御電圧を、所望の列データ線に供給する。
　更に、垂直走査回路２４を駆動させることにより、各行走査線（Ｇ１～Ｇｎ）（ここでは、ｎ＝５）のうち所望の画素回路２１に対応する走査ラインを選択する。その結果、所望の画素回路２１に制御電圧を供給することができる。
　例えば、「０」から最大電圧の２倍電圧までの範囲の電圧「０～２×ＶＬＣ」を５つの階調（即ち、ｋ＝１～５）に区分し、図６（ａ）に示す１行目の画素回路２１-11～２１-16に階調１の電圧「（１／５）×２×ＶＬＣ」を供給し、２行目の画素回路２１-21～２１-26に階調２の電圧「（２／５）×２×ＶＬＣ」を供給する。
　更に、３行目の画素回路２１-31～２１-36に階調３の電圧を供給する。この場合、画素回路に供給する電圧は、「（３／５）×２×ＶＬＣ」となり、最大電圧ＶＬＣを超えることになる。従って、図２２Ａに示したように、上記の半分の電圧である「（３／５）×ＶＬＣ」を制御電圧として出力し、更に、チャージポンプ３１によりこの電圧を２倍に増幅して「（３／５）×２×ＶＬＣ」の電圧を生成して階調３の電圧とする。
　４行目の画素回路２１-41～２１-46、５行目の画素回路２１-51～２１-56についても同様に、それぞれ半分の電圧を制御電圧として出力し、その後、チャージポンプ３１で２倍に増幅することにより、階調４、５の電圧を生成する。
　次に、画素回路２１における動作を、図１８Ａ、１８Ｂに示すタイミングチャートを参照して説明する。一例として、列データ線Ｄ１、行走査線Ｇ１に接続された画素回路２１ａにおけるチャージポンプ３１の動作について説明する。
　画素回路２１ａを、階調１、２に設定する場合には、チャージポンプ３１を作動させない。この場合には、図１８Ａのチャート（ａ）の時刻ｔ０～ｔ１に示すように、スイッチ制御部２５は、駆動線Ｌ１にＨレベルの信号を出力して、第２トランジスタＱ２をオンとする。
　更に、図１８Ａのチャート（ｂ）、（ｃ）に示すように、各スイッチＳ１～Ｓ４が全てオフとなるように制御する。その結果、図１７に示した第２トランジスタＱ２がオンとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡されるので、列データ線Ｄ１より供給される制御電圧は、チャージポンプ３１で増幅されることなく、ソースフォロワＱ４のゲートに供給される。更に、ソースフォロワＱ４にて増幅され、付加キャパシタＣ３に蓄積される。
　その後、時刻ｔ１において、第２切替スイッチＳ５をオフ（開放）とし、時刻ｔ２において、第１切替スイッチＳ６をオン（短絡）とする。つまり、画素回路２１ａにおける画素電極ｑ１がソースフォロワＱ４から遮断された状態で、画素電極ｑ１と、画素回路２１ａに隣接する画素回路（屈折率が同一に制御される画素回路）の画素電極が短絡されることになる。このため、隣接する画素回路の画素電極の電位が同一となるように制御される。そして、図７Ｂの符号ｚ１に示すように液晶に「（１／５）×２×ＶＬＣ」の電圧を供給することができる。
　このように、各画素回路２１に設けられるソースフォロワＱ４のゲート～ソース間のしきい値電圧（これを「Ｖth」とする）にばらつきが生じる場合であっても、第２切替スイッチＳ５をオフとしてソースフォロワＱ４と画素電極ｑ１を切り離す。更に、第１切替スイッチＳ６をオンとして、隣接する画素回路２１の画素電極に接続する。従って、互いに隣接する画素電極に供給される電圧のばらつきを低減することができる。その後、時刻ｔ３において、第１切替スイッチＳ６をオフとする。
　なお、第１切替スイッチＳ６と第２切替スイッチＳ５の同時オン（同時に短絡する状態）を回避するために、図１８Ａに示す時刻ｔ２は、時刻ｔ１よりも若干遅くなるように設定されている。
　また、画素回路２１ａを階調２に設定する場合についても同様にチャージポンプ３１を作動させず、図７Ｂの符号ｚ２に示すように、列データ線Ｄ１より供給される制御電圧を増幅せずに出力する。その結果、液晶４２に「（２／５）×２×ＶＬＣ」の電圧を印加することができ、且つ、隣接する画素回路の画素電極の電位のばらつきを低減できる。
　画素回路２１を階調３に設定する場合には、列データ線Ｄ１に、階調３に対応する電圧「（２／５）×２×ＶＬＣ」の半分の電圧「（２／５）×ＶＬＣ」を制御電圧として出力する。更に、この制御電圧をチャージポンプ３１により２倍に増幅する。
　具体的に、図１８Ｂに示す時刻ｔ１０においてスイッチ制御部２５は、駆動線Ｌ１に供給する信号をＬレベルとする。その結果、図１８Ｂのチャート（ａ）に示すように、第２トランジスタＱ２がオフとなる。更に、図２３Ｂのチャート（ｂ）の時刻ｔ１０において、スイッチ制御部２５は、図１７に示す第１スイッチＳ１と第４スイッチＳ４をオンとし、且つ、第２スイッチＳ２と第３スイッチＳ３をオフとする制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。
　その結果、第１キャパシタＣ１に制御電圧「（３／５）×ＶＬＣ」が蓄積される。そして、時刻ｔ１１において、第１スイッチＳ１と第４スイッチＳ４をオフとし、更に、図１８Ｂのチャート（ｃ）に示すように、時刻ｔ１２において、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、出力キャパシタＣ２には、制御電圧の２倍となる電圧「（３／５）×２×ＶＬＣ」が蓄積され、更に、ソースフォロワＱ４のゲートに供給される。更に、ソースフォロワＱ４にて増幅され、付加キャパシタＣ３に蓄積される。
　その後、時刻ｔ１３において、第２スイッチＳ２と第３スイッチＳ３をオフとし、更に、図１８のチャート（ｄ）の時刻ｔ１４において、第２切替スイッチＳ５をオフ（開放）とし、図１８のチャート（ｅ）の時刻ｔ１５において、第１切替スイッチＳ６をオン（短絡）とする。つまり、画素回路２１ａにおける画素電極ｑ１がソースフォロワＱ４から遮断された状態で、画素電極ｑ１と、画素回路２１ａに隣接する画素回路（屈折率が同一に制御される画素回路）の画素電極が短絡されることになる。このため、隣接する画素回路の画素電極の電位が同一となるように制御される。そして、図７Ｂの符号ｚ３に示すように液晶４２に「（３／５）×２×ＶＬＣ」の電圧を供給することができる。
　従って、各画素回路２１に設けられるソースフォロワＱ４のゲート～ソース間のしきい値電圧（これを「Ｖth」とする）にばらつきが生じる場合であっても、ソースフォロワＱ４と画素電極ｑ１を切り離して、隣接する画素回路２１の画素電極に接続するので、互いに隣接する画素電極に供給される電圧のばらつきを低減できる。その後、時刻ｔ１６において、第１切替スイッチＳ６をオフとする。
　また、画素回路２１ａを階調４、５に設定する場合についても同様にチャージポンプ３１を作動させることにより、図７Ｂの符号ｚ４、ｚ５に示すように、列データ線Ｄ１より供給される制御電圧を増幅して出力する。その結果、液晶４２に「（４／５）×２×ＶＬＣ」、「２×ＶＬＣ」の電圧を印加することができ、且つ、隣接する画素回路の画素電極の電位のばらつきを低減できる。
　［第４実施形態の効果の説明］
　第４実施形態に係る位相変調装置１０１では、各画素回路２１にチャージポンプ３１を備えている。そして、「０」から最大電圧の２倍電圧（２×ＶＬＣ）までの範囲で予め設定された複数の階調のうち、任意の階調に設定する場合において、この任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、列データ線より画素回路２１に供給される制御電圧を増幅せずに液晶４２に出力する。
　また、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧を増幅して出力する。そして、上記の出力電圧をソースフォロワＱ４にて増幅して画素電極ｑ１に供給し、ひいては液晶４２に供給する。
　従って、列データ線より画素回路２１に供給される制御電圧の最大が最大電圧（ＶＬＣ）である場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　更に、画素回路２１に供給する制御電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品、及び図２１に示すチャージポンプ３１を構成する各部品、及び第１トランジスタＱ１と第２トランジスタＱ２の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。
　また、液晶４２の駆動電圧を設定するための電圧の範囲を、最大電圧ＶＬＣの２倍の電圧に設定しているので、制御電圧を２倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。
　また、第４実施形態では、互いに直交する方向、即ち、図１６に示す列方向及び行方向のうちの、一方の方向に向けて液晶４２の屈折率が変化するように設定し、他方の方向に、チャージポンプ３１のオン、オフを切り替える駆動線（Ｌ１～Ｌｎ）を配置している。従って、屈折率の変化による液晶の配向の乱れを防止することが可能となる。
　更に、ソースフォロワＱ４の出力点ｑ３と画素電極ｑ１（供給点）との間に設けた第２切替スイッチＳ５をオフとし、更に、第１切替スイッチＳ６をオンとすることにより、画素電極ｑ１と、隣接する画素回路２１の画素電極とを接続する。従って、各画素回路２１のソースフォロワＱ４のしきい値電圧のばらつきを低減することができ、ひいてはノイズの発生を防止することができる。
　なお、第４実施形態では、駆動電圧の範囲を最大電圧の２倍の電圧（２×ＶＬＣ）に設定したが、これに限定されるものではなく、最大電圧ＶＬＣよりも大きければ良い。
　また、第４実施形態では、ソースフォロワＱ４に負荷トランジスタＱ５を接続する構成について説明したが、負荷トランジスタＱ５の代わりに負荷抵抗を設ける構成としてもよい。
　［第５実施形態の説明］
　次に、第５実施形態について説明する。第５実施形態の装置の全体構成は、図１、２と同様である。また、第５実施形態の装置全体の回路図は第４実施形態の図１６と同様であるので説明を省略する。第５実施形態では、第４実施形態と対比して画素回路の構成が相違している。以下、図１９を参照して第５実施形態に係る画素回路２１ａ’について説明する。
　図１９に示すように、５実施形態に係る画素回路２１ａ’は、図１７に示したソースフォロワＱ４を、トランジスタＱ１とチャージポンプ３１との間に設けている点で第４実施形態と相違している。即ち、第５実施形態では、第１トランジスタＱ１とチャージポンプ３１の入力端子ｐ１との間に、ソースフォロワＱ４’（第２ソースフォロワ）と負荷トランジスタＱ５との直列接続回路、及びソースフォロワＱ４’のゲートとグランドとの間に設けられたキャパシタＣｄを備えている。
　第１トランジスタＱ１の出力端子（ソース）は２系統に分岐しており、一方の分岐線はキャパシタＣｄを介してグランドに接続されている。他方の分岐線はソースフォロワＱ４’のゲートに接続されている。ソースフォロワＱ４’の出力部（接続点ｑ３）は、チャージポンプ３１に接続されている。接続点ｑ３は、負荷トランジスタＱ５を介してグランドに接続されている。
　チャージポンプ３１の出力端子ｐ２は、画素電極ｑ１に接続され、更に、短絡線Ｊ１に接続されている。また、第４実施形態と同様に短絡線Ｊ１には、隣接する画素回路２１の画素電極との短絡、開放を切り替えるための第１切替スイッチＳ６が設けられている。
　第５実施形態に係る画素回路２１ａ’では、列データ線Ｄ１及び第１トランジスタＱ１を経由して供給される制御電圧をソースフォロワＱ４’で増幅した後、チャージポンプ３１、及び第２トランジスタＱ２に供給する。また、第４実施形態と同様に、階調１、２の駆動電圧を出力する場合には制御電圧をチャージポンプ３１で増幅せず、階調３、４、５の駆動電圧を出力する場合には制御電圧をチャージポンプ３１で増幅する。
　また、第５実施形態に係る画素回路２１ａ’は、図１７に示した第２切替スイッチＳ５、及び第２切替スイッチＳ５に制御信号を出力する第４制御線Ｋ１-4を備えていない。その代わりに、第２トランジスタＱ２、及びチャージポンプ３１に設けられている各スイッチＳ１～Ｓ４のオン、オフを制御して、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２（画素電極ｑ１）との間を遮断する制御を行う。
　以下、図２０Ａ、２０Ｂを参照して詳細に説明する。図２０Ａは、チャージポンプ３１を作動させないときの、画素回路２１に設けられる第２トランジスタＱ２、スイッチＳ１～Ｓ４、及び第１切替スイッチＳ６の作動を示すタイミングチャートである。
　画素回路２１ａ’を階調１、２に設定する場合には、チャージポンプ３１を作動させない。この場合には、図２０Ａのチャート（ａ）の時刻ｔ０～ｔ１に示すように、スイッチ制御部２５は、駆動線Ｌ１にＨレベルの信号を出力して、第２トランジスタＱ２をオンとする。
　更に、図２０Ａのチャート（ｂ）、（ｃ）に示すように、各スイッチＳ１～Ｓ４が全てオフとなるように制御する。その結果、図１９に示した第２トランジスタＱ２がオンとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡される。従って、列データ線Ｄ１より供給される制御電圧は、ソースフォロワＱ４’で増幅された後、チャージポンプ３１で増幅されることなく、画素電極ｑ１に供給される。
　その後、時刻ｔ１において、第２トランジスタＱ２をオフ（開放）とし、時刻ｔ２において、第１切替スイッチＳ６をオン（短絡）とする。つまり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が遮断された状態で、画素電極ｑ１と、画素回路２１ａ’に隣接する画素回路（屈折率が同一に制御される画素回路）の画素電極が短絡されることになる。このため、第４実施形態と同様に、隣接する画素回路の画素電極の電位が同一となるように制御される。そして、図７Ｂの符号ｚ１、ｚ２に示したように、所望の駆動電圧を液晶４２に供給することができる。
　このように、画素回路２１ａ’に設けられるソースフォロワＱ４’のゲート～ソース間のしきい値電圧Ｖthにばらつきが生じる場合であっても、入力端子ｐ１と出力端子ｐ２を遮断した状態で、第１切替スイッチＳ６をオンとして、隣接する画素回路２１の画素電極に接続する。従って、互いに隣接する画素電極に供給される電圧のばらつきを低減することができる。その後、時刻ｔ３において、第１切替スイッチＳ６をオフとする。なお、図２０Ａに示す時刻ｔ２を時刻ｔ１よりも若干遅くすることにより、短絡を防止している。
　一方、画素回路２１ａ’を階調３、４、５に設定する場合には、列データ線Ｄ１より供給される制御電圧をチャージポンプ３１により２倍に増幅する。
　具体的に、図２０Ｂに示す時刻ｔ１０においてスイッチ制御部２５は、駆動線Ｌ１に供給する信号をＬレベルとする。その結果、図２０Ｂのチャート（ａ）に示すように、第２トランジスタＱ２がオフとなる。更に、図２０Ｂのチャート（ｂ）の時刻ｔ１０において、スイッチ制御部２５は、第１スイッチＳ１と第４スイッチＳ４をオンとし、且つ、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　その結果、第１キャパシタＣ１に制御電圧が蓄積される。そして、時刻ｔ１１において、第１スイッチＳ１と第４スイッチＳ４をオフとし、更に、図２０Ｂのチャート（ｃ）に示すように、時刻ｔ１２において、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、出力キャパシタＣ２には、制御電圧の２倍となる電圧が蓄積され、出力端子ｐ２に供給され、ひいては、画素電極ｑ１に供給される。
　その後、時刻ｔ１３において、第２スイッチＳ２と第３スイッチＳ３をオフとする。即ち、第２トランジスタＱ２、及び各スイッチＳ１～Ｓ４が全てオフとなるので、入力端子ｐ１と出力端子ｐ２が遮断される。更に、図２０Ｂのチャート（ｄ）の時刻ｔ１５において、第１切替スイッチＳ６をオン（短絡）とする。つまり、入力端子ｐ１と出力端子ｐ２が遮断された状態で、画素電極ｑ１と、画素回路２１ａ’に隣接する画素回路（屈折率が同一に制御される画素回路）の画素電極が短絡されることになる。このため、隣接する画素回路の画素電極の電位が同一となるように制御される。
　従って、各画素回路２１に設けられるソースフォロワＱ４’のゲート～ソース間のしきい値電圧Ｖthにばらつきが生じる場合であっても、入力端子ｐ１と出力端子ｐ２を遮断した状態で、隣接する画素回路２１の画素電極に接続するので、互いに隣接する画素電極に供給される電圧のばらつきを低減できる。その後、時刻ｔ１６において、第１切替スイッチＳ６をオフとする。そして、図７Ｂの符号ｚ３～ｚ５に示したように、所望の駆動電圧を液晶４２に供給することができる。
　このようにして、第５実施形態に係る位相変調装置においても第４実施形態と同様に、列データ線より画素回路２１に供給される制御電圧の最大が最大電圧（ＶＬＣ）である場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　更に、画素回路２１に供給する制御電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品の耐圧を高める必要がない。加えて、第４実施形態と対比して、ソースフォロワＱ４’をチャージポンプ３１の前段に設けているので、ソースフォロワＱ４’、負荷トランジスタＱ５、及びキャパシタＣｄを低耐圧の部品で構成することができる。このため、回路構成を簡素化し、且つ小型化、軽量化を図ることが可能となる。
　更に、第２トランジスタＱ２及びスイッチＳ１～Ｓ４のオン、オフを制御することにより、入力端子ｐ１と出力端子ｐ２の短絡、開放を切り替えているので、第４実施形態で示した図１７の第２切替スイッチＳ５、及び第４制御線Ｋ１-4を設ける必要がない。従って、第５実施形態に係る位相変調装置では、回路構成をより一層簡素化することが可能となる。
　［第６実施形態の説明］
　第６実施形態に係る位相変調装置の基本構成は、第１実施形態で説明した図１，２に示す各実施形態の基本構成と同様のため、説明を省略する。
第６実施形態に係る位相変調装置１０１おける、各画素回路２１、及び各画素回路２１を制御する制御回路２２の構成を、図２０に示すブロック図、及び図２１に示す回路図を参照して説明する。図２０において、制御回路２２は、マトリクス状に配置された複数（ｍ列、ｎ行）の画素回路２１と、水平走査回路２３と、垂直走査回路２４と、スイッチ制御部２５（チャージポンプ制御部、切替スイッチ制御部）とを備えている。そして、制御回路２２は、各画素回路２１に電気信号を出力して各画素回路２１を駆動させ、各画素回路２１より液晶４２に駆動電圧を印加する。従って、各反射画素上の液晶４２の入射光に対する屈折率が所望の値になるように制御される。
　画素回路２１は、互いに直交するｍ本の列データ線（Ｄ１～Ｄｍ）と、ｎ本の行走査線（Ｇ１～Ｇｎ）との各交差部（交差する位置）にマトリクス状に複数個（ｍ×ｎ個）配置されている。複数の画素回路２１は、全て同一に構成されている。更に、行走査線（Ｇ１～Ｇｎ）に並行して、駆動線（Ｌ１～Ｌｎ）、及び制御線（Ｋ１～Ｋｎ）が設けられている。駆動線（Ｌ１～Ｌｎ）、制御線（Ｋ１～Ｋｎ）は、スイッチ制御部２５に接続されている。
　また、行走査線（Ｇ１～Ｇｎ）に並行して短絡線（Ｊ１～Ｊｎ）が設けられている。短絡線（Ｊ１～Ｊｎ）には、図２１に示すように、互いに隣接する画素回路２１間での短絡、開放を切り替える第１切替スイッチ（図２１におけるＳ６、Ｓ６’）が設けられている。
　なお、図２０に示す例では縦方向（図中、上下方向）に向けて光の屈折率が変化するように制御する。従って、この方向に直交する方向である横方向（図中、左右方向）に向けて短絡線（Ｊ１～Ｊｎ）を設けている。
　駆動線（Ｌ１～Ｌｎ）は、各画素回路２１に設けられる第２トランジスタＱ２（短絡スイッチ；図２１参照）のオン、オフを切り替えるための制御信号を送信する配線である。また、制御線（Ｋ１～Ｋｎ）は、各画素回路２１に設けられたスイッチＳ１～Ｓ４（図２１参照）のオン、オフを切り替えるための制御信号、及び上述した第１切替スイッチＳ６、及び第２切替スイッチＳ５（図２１参照）のオン、オフを切り替えるための制御信号を送信する配線である。制御線（Ｋ１～Ｋｎ）は、図２１に示すようにそれぞれ複数本（図２１では、Ｋ１-1、Ｋ１-2、Ｋ１-3、Ｋ１-4の４本）設けられているが、図２０では１本の制御線Ｋ１で簡略化して示している。
　図２１に示すように、第１制御線Ｋ１-1は、チャージポンプ３１の第１スイッチＳ１と第４スイッチＳ４のオン、オフを制御する制御信号を出力する。第２制御線Ｋ１-2は、チャージポンプ３１の第２スイッチＳ２と第３スイッチＳ３のオン、オフを制御する制御信号を出力する。第３制御線Ｋ１-3は、第１切替スイッチＳ６、Ｓ６’のオン、オフを制御する制御信号を出力する。なお、Ｓ６’は、隣接する画素回路に設けられる第１切替スイッチである。第４制御線Ｋ１-4は、第２切替スイッチＳ５のオン、オフを制御する制御信号を出力する。
　列データ線（Ｄ１～Ｄｍ）は、電圧供給線Ｘ１より出力されるアナログの制御電圧を各画素回路２１に供給するための配線である。行走査線（Ｇ１～Ｇｎ）は、各画素回路２１に、行選択信号（走査信号）を出力するための配線である。
　図２１は、画素回路２１の詳細な構成を示す回路図である。なお、ここでは図２０に示す列データ線Ｄ１と行走査線Ｇ１の交差部に配置された画素回路２１（これを、画素回路２１ａとする）の構成について説明する。図２１に示すように、画素回路２１ａは、第１トランジスタＱ１と、第２トランジスタＱ２と、チャージポンプ３１と、出力キャパシタＣ２と、ソースフォロワＱ４（第１ソースフォロワ）と、負荷トランジスタＱ５と、第２切替スイッチＳ５と、付加キャパシタＣ３と、第１切替スイッチＳ６とを備えている。
　第１トランジスタＱ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第１トランジスタＱ１の第１端子（例えば、ドレイン）は列データ線Ｄ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の入力端子ｐ１に接続されている。また、第１トランジスタＱ１の制御端子（例えば、ゲート）は、行走査線Ｇ１に接続されている。従って、行走査線Ｇ１が選択され、且つ列データ線Ｄ１より制御電圧が入力された場合には、この制御電圧はチャージポンプ３１の入力端子ｐ１に供給されることになる。
　第２トランジスタＱ２についても第１トランジスタＱ１と同様にスイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第２トランジスタＱ２の第１端子（例えば、ドレイン）はチャージポンプ３１の入力端子ｐ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の出力端子ｐ２に接続されている。
　また、第２トランジスタＱ２の制御端子（例えば、ゲート）は、駆動線Ｌ１に接続されている。従って、駆動線Ｌ１に「Ｈ」レベルの電圧が供給されると、第２トランジスタＱ２がオンとなってチャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡され、チャージポンプ３１の機能を停止させることができる。これとは反対に、駆動線Ｌ１に「Ｌ」レベルの電圧が供給されると、トランジスタＱ２がオフとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が開放され、チャージポンプ３１を作動させることができる。
　即ち、第２トランジスタＱ２は、チャージポンプ３１に制御電圧が供給される入力端子ｐ１と、チャージポンプ３１から液晶４２に駆動電圧を出力する出力端子ｐ２とを短絡する短絡スイッチとしての機能を備えている。そして、液晶４２を所望の屈折率に設定するための駆動電圧が、列データ線Ｄ１より供給される最大電圧ＶＬＣ（最大電圧）以下の場合には、スイッチ制御部２５（図２０参照）の制御により、第２トランジスタＱ２を短絡し、チャージポンプ３１による制御電圧の増幅を行わない。また、駆動電圧が最大電圧ＶＬＣを超える場合には、トランジスタＱ２を開放し、チャージポンプ３１による制御電圧の増幅が可能な状態とする。
　チャージポンプ３１は、４つのスイッチＳ１～Ｓ４と、電荷を蓄積するための第１キャパシタＣ１を備えており、入力端子ｐ１に供給される制御電圧を増幅して出力端子ｐ２に出力する。
　第１スイッチＳ１と第３スイッチＳ３は互いに直列接続され、第１スイッチＳ１側の端部は入力端子ｐ１に接続され、第３スイッチＳ３側の端部は出力端子ｐ２に接続されている。また、第２スイッチＳ２と第４スイッチＳ４は互いに直列接続され、第２スイッチＳ２側の端部は入力端子ｐ１に接続され、第４スイッチＳ４側の端部はグランドに接続されている。
　第１スイッチＳ１と第３スイッチＳ３の接続点と、第２スイッチＳ２と第４スイッチＳ４の接続点との間には第１キャパシタＣ１が設けられている。即ち、第１キャパシタＣ１の一端は、第１スイッチＳ１と第３スイッチＳ３に接続され、第１キャパシタＣ１の他端は、第２スイッチＳ２と第４スイッチＳ４に接続されている。
　出力端子ｐ２は、出力キャパシタ（第２キャパシタ）Ｃ２を介してグランドに接続され、更に、ソースフォロワＱ４のゲートに接続されている。液晶４２の共通電極ｑ２は、透明ガラスに設けられた透明電極である。透明電極には、共通電極電圧が印加される。
　第１スイッチＳ１と第４スイッチＳ４には第１制御線Ｋ１-1が接続されている。第２スイッチＳ２と第３スイッチＳ３には第２制御線Ｋ１-2が接続されている。そして、各制御線Ｋ１-1、Ｋ１-2より供給される制御信号により、各スイッチＳ１～Ｓ４のオン、オフが制御される。
　画素回路２１には、ソースフォロワＱ４と負荷トランジスタＱ５との直列接続回路が設けられており、チャージポンプ３１の出力端子ｐ２はソースフォロワＱ４のゲートに接続され、負荷トランジスタＱ５のソースはグランドに接続されている。
　負荷トランジスタＱ５は、ソースフォロワＱ４のゲートに電圧（第１トランジスタＱ１を経由して供給される制御電圧、或いはチャージポンプ３１の出力電圧）が供給されているときに、オンとなるように制御される。なお、負荷トランジスタＱ５を制御するための制御線については図示を省略している。
　ソースフォロワＱ４と負荷トランジスタＱ５の接続点（ソースフォロワＱ４の出力点ｑ３）は、第２切替スイッチＳ５を介して画素電極ｑ１（供給点）に接続されている。更に、該画素電極ｑ１は付加キャパシタＣ３を介してグランドに接続され、且つ、短絡線Ｊ１に接続されている。短絡線Ｊ１には、隣接する画素回路における画素電極との短絡（オン）、開放（オフ）を切り替えるための第１切替スイッチＳ６が設けられている。
　付加キャパシタＣ３は、ソースフォロワＱ４より第２切替スイッチＳ５を介して出力される電圧を蓄積する。
　なお、上述したソースフォロワＱ４、負荷トランジスタＱ５、第２切替スイッチＳ５、付加キャパシタＣ３は、チャージポンプ３１で増幅した後の電圧が供給されて駆動するので、高耐圧の素子を用いている。
　各第１切替スイッチＳ６は、スイッチ制御部２５より第３制御線Ｋ１-3を介して出力される制御信号により、オン、オフが制御される。第２切替スイッチＳ５は、スイッチ制御部２５より第４制御線Ｋ１-4を介して出力される制御信号により、オン、オフが制御される。
　ソースフォロワＱ４は、ＰチャネルのＭＯＳＦＥＴ、或いはＮチャネルのＭＯＳＦＥＴを用いることができる。ソースフォロワＱ４のウェル領域は、周囲のウェルと分離され且つソースが接続されている。このため、ウェル電位とソース電位が同電位となっている。このような構成とすることにより、ソースフォロワＱ４のゲート直下の空乏層はゲート電圧Ｖinとソース電圧Ｖoutの間の電圧に保持されるので、基板バイアス効果が発生しない。
　以下、詳細に説明する。図２２Ａの回路図（ａ）は、ソースフォロワＱ４がＮチャネルのＭＯＳＦＥＴであり、基板電位がグランドである場合（即ち、ウェル領域とソースが接続されていない場合）の回路を示している。ソースフォロワＱ４のゲートに入力する電圧Ｖinが増加すると、ソースフォロワＱ４のゲート～基板間の電圧が大きくなり、ゲート直下に形成される空乏層が大きくなり、ソースフォロワＱ４のしきい値電圧Ｖth（ゲート～ソース間のしきい値）が上昇する。
　一方、ソースフォロワＱ４には負荷トランジスタＱ５が接続され、負荷トランジスタＱ５により定電流負荷となっているので、しきい値電圧Ｖthが上昇した分だけ、ゲート電圧Ｖinとソース電圧Ｖout間の電圧Ｖgsを大きくする必要がある。即ち、図２２Ａのグラフ（ｂ）に示すように、入力ゲート電圧Ｖinによって実質的にしきい値電圧Ｖthが変動してしまう（基板バイアス効果）。このため、ゲート電Ｖinの変化に対してソース電圧Ｖoutがリニアに変化せず、液晶４２に正確な階調の電圧を供給することができなくなってしまう。
　これに対して第６実施形態では、図２２Ｂの回路図（ａ）に示すように、ソースフォロワＱ４のウェル領域は周囲のウェルと分離され、且つソースに接続されている。従って、ウェル電位とソース電位が同電位となっている。このような構成とすることにより、ソースフォロワＱ４のゲート直下の空乏層はゲート電圧Ｖinとソース電圧Ｖout間の電圧に保持されるので、上記の基板バイアス効果が発生しない。即ち、図２２Ｂのグラフ（ｂ）に示すように、ゲート電圧Ｖinの変化に対して、ソース電圧Ｖoutもほぼ同一の傾きでリニアに変化することになる。このため、ソースフォロワＱ４のゲート電圧Ｖinの変化に対してリニアに変化するソース電圧Ｖoutが得られる。即ち、第６実施形態は、ソースフォロワＱ４のウェル領域とソースを接続して、ウェル電位とソース電位を同電位とすることにより、液晶４２に安定した駆動電圧を供給することが可能となる。
　図２７に示すように、液晶４２は、画素回路２１から画素電極ｑ１に与えられる駆動電圧と、共通電極ｑ２に与えられる共通電極との間の電位差に応じて駆動される。従って、液晶４２に入射した入射光が、上記電位差に応じて位相変調されて、反射することになる。
　第６実施形態でも、反射基板１１に設けられる画素回路２１に対応する反射画素２０に入射する入射光と、反射画素２０で反射する反射光の角度についての関係は、第１実施形態において、図５を用いて説明したものと同様であるため、ここでの説明は省略する。
　図２０に示すように、制御回路２２に設けられる水平走査回路２３は、シフトレジスタ回路２６と、スイッチＳＷ１～ＳＷｍを含むスイッチ回路２７を備えている。
　シフトレジスタ回路２６は、水平同期信号（ＨＳＴ）、及び水平走査用のクロック信号（ＨＣＫ１、ＨＣＫ２）を入力する。シフトレジスタ回路２６は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、スイッチ回路２７に出力するスイッチング信号（これを、「ＳＤ１～ＳＤｍ」とする）を１水平走査期間の周期で生成する。
　スイッチ回路２７は、各列データ線（Ｄ１～Ｄｍ）のオン、オフを切り替えるためのｍ個のスイッチＳＷ１～ＳＷｍを備えている。また、各スイッチＳＷ１～ＳＷｍは、シフトレジスタ回路２６より出力されるスイッチング信号（ＳＤ１～ＳＤｍ）に基づいてオン状態またはオフ状態に制御される。スイッチＳＷ１～ＳＷｍは、列データ線（Ｄ１～Ｄｍ）に対応して設けられ、各列データ線に対応した制御電圧「ｄ」を順次入力する。
　スイッチＳＷ１～ＳＷｍは、各列データ線（Ｄ１～Ｄｍ）に対応した制御電圧を選択的に列データ線に与える。例えばスイッチＳＷ１は、スイッチング信号ＳＤ１がハイレベルのときにオン状態となり、列データ線Ｄ１に対応した制御電圧を選択し、選択した制御電圧を列データ線Ｄ１に出力する。
　電圧供給線Ｘ１より、各列データ線（Ｄ１～Ｄｍ）に供給される制御電圧「ｄ」は、「０」（最小電圧）から「ＶＬＣ」（最大電圧）までのアナログの電圧である。第６実施形態では、最大電圧ＶＬＣの２倍の電圧である２倍電圧（２×ＶＬＣ）を設定し、更に、電圧「０」から２倍電圧「２×ＶＬＣ」の範囲内でｋ階調（但し、ｋは３以上の整数）の電圧を設定する。そして、チャージポンプ３１の駆動、停止を切り替えることにより、列データ線より供給される制御電圧（０～ＶＬＣの範囲の電圧）が、上記したｋ階調の電圧（０～２×ＶＬＣの範囲の電圧）となるように制御する。
　以下、図７Ａを参照して、第６実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧の関係を詳細に説明する。図７Ａは、横軸が上記したｋ階調（この例では５階調）を示し、縦軸が電圧供給線Ｘ１から列データ線を介して画素回路２１に供給される制御電圧を示すグラフである。
　図７Ａに示すグラフＲ１は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下である場合の特性を示し、グラフＲ２は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以上である場合の特性を示している。なお、グラフＲ１、Ｒ２では電圧が直線的に変化する例を示しているが、これには限定されず、０～ＶＬＣの範囲で単調増加する変化であればよい。
　図７Ａにおいて、例えば、液晶４２に供給する駆動電圧の階調数を「５」とした場合には（即ち、ｋ＝５）、上記した２倍電圧（２×ＶＬＣ）を５等分して階調１～５を設定する。従って、２倍電圧（２×ＶＬＣ）を５等分し、階調１として（１／５）×２×ＶＬＣの電圧、階調２として（２／５）×２×ＶＬＣの電圧、階調３として（３／５）×２×ＶＬＣの電圧、階調４として（４／５）×２×ＶＬＣの電圧、階調５として（５／５）×２×ＶＬＣの電圧が、制御電圧として画素回路２１に供給されればよいことになる。
　しかし、階調３～５に対応する制御電圧は最大電圧ＶＬＣを超えているので、図２０に示す電圧供給線Ｘ１より階調３～５に対応する制御電圧を画素回路２１に供給することができない。第６実施形態では、階調３～５については、それぞれの半分の制御電圧を出力し、その後、チャージポンプ３１により２倍に増幅する。つまり、階調３として（３／５）×ＶＬＣ、階調４として（４／５）×ＶＬＣ、階調５としてＶＬＣ、の制御電圧を出力し、各画素回路２１に設けられているチャージポンプ３１により２倍に増幅する。
　つまり、所望の階調を得るための制御電圧が最大電圧ＶＬＣ以下の場合（階調１、２の場合）には、図７ＡのグラフＲ１に示すように、この制御電圧を増幅することなく駆動電圧を得る。
　一方、所望の階調を得るための電圧が最大電圧ＶＬＣを超える場合（階調３、４、５の場合）には、図７ＡのグラフＲ２に示すように、この電圧の半分の電圧を制御電圧として画素回路２１に供給し、その後チャージポンプ３１で２倍に増幅することにより、所望の駆動電圧を得る。従って、グラフＲ２の傾きは、グラフＲ１の傾きの半分となっている。
　即ち、スイッチ制御部２５は、最大電圧（ＶＬＣ）よりも大きい電圧（２倍電圧）までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、制御電圧を増幅せずにソースフォロワＱ４ひいては液晶４２に出力する。一方、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧を増幅して、ソースフォロワＱ４ひいては液晶４２に出力するように制御する。
　このように、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍのオン、オフを制御し、且つ、チャージポンプ３１の駆動を制御することにより、画素回路２１は、ｋ階調（上記の例では５階調）に対応する駆動信号を生成して、ソースフォロワＱ４に出力する。即ち、図７ＢのグラフＲ３に示すように、２倍電圧（２×ＶＬＣ）を５等分して得られる階調１～５の駆動電圧を、ソースフォロワＱ４に出力することが可能となる。
　更に、ソースフォロワＱ４の出力点ｑ３に出力された駆動電圧は、第２切替スイッチＳ５を介して画素電極ｑ１に接続されているので、該第２切替スイッチＳ５がオンとされているときにはソースフォロワＱ４より出力される駆動電圧を液晶４２に供給することができる。
　また、画素回路２１ａ（一の画素回路）に接続される短絡線Ｊ１には、画素回路２１ａに隣接する画素回路（他の画素回路）に接続される短絡線Ｊ１との短絡、開放を切り替えるための第１切替スイッチＳ６が設けられている。従って、第１切替スイッチＳ６を短絡させることにより、画素回路２１ａの画素電極ｑ１と、隣接する画素回路の画素電極との間を短絡させることができる。第１切替スイッチＳ６をオンとすることにより、隣接する画素回路（同一の屈折率に制御する画素回路）どうしの、画素電極ｑ１の電位を一定にすることができる。第１切替スイッチＳ６のオン、オフは、第３制御線Ｋ１-3より供給される制御信号により実施される。
　図２０に示すように、垂直走査回路２４には、行走査線（Ｇ１～Ｇｎ）が接続されている。垂直走査回路２４は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１、ＶＣＫ２）を入力する。垂直走査回路２４は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号（走査信号）を、１水平走査期間の周期で供給する。
　スイッチ制御部２５は、図２０に示す各駆動線（Ｌ１～Ｌｎ）に駆動信号を出力する。具体的に、最大電圧（ＶＬＣ）よりも大きい電圧（２×ＶＬＣ）までの範囲内において設定されている複数の階調（例えば、階調１～５）のうち、任意の階調（例えば、階調１）に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、駆動線に「Ｈ」レベルの信号を出力する。また、複数の階調のうち、任意の階調（例えば、階調３）に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、駆動線に「Ｌ」レベルの信号を出力する。
　即ち、スイッチ制御部２５は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下の場合には、制御電圧を出力電圧とし、液晶４２に供給する駆動電圧が最大電圧ＶＬＣを超える場合には、チャージポンプ３１で増幅された電圧を出力電圧として、液晶４２に供給する制御を行うチャージポンプ制御部としての機能を備えている。
　また、スイッチ制御部２５は、一の画素回路２１の出力電圧を液晶４２に供給しているときには、第１切替スイッチＳ６を開放し、一の画素回路の出力電圧を液晶４２に供給していないときの少なくとも一部の時間に第１切替スイッチＳ６を短絡するように制御する切替スイッチ制御部としての機能を備えている。
　更に、スイッチ制御部２５は、駆動線Ｌ１に「Ｈ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させず、駆動線Ｌ１に「Ｌ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させるように制御する。以下、チャージポンプ３１の作動について説明する。
　スイッチ制御部２５は、チャージポンプ３１を駆動させる場合には、図２１に示した各スイッチＳ１～Ｓ４のオン、オフを制御する制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。具体的に、チャージポンプ３１を駆動させる場合において、列データ線Ｄ１より制御電圧が供給された際に、まず第１スイッチＳ１と第４スイッチＳ４をオンとし、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　従って、列データ線Ｄ１より供給された制御電圧は、第１キャパシタＣ１に蓄積される。所定時間の経過後に、第１スイッチＳ１と第４スイッチＳ４をオフとし、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、列データ線Ｄ１より供給される制御電圧と、第１キャパシタＣ１に蓄積された電圧が加算され、加算後の電圧が出力キャパシタＣ２に蓄積される。従って、出力キャパシタＣ２には、列データ線Ｄ１より供給される制御電圧の２倍となる電圧が蓄積されて、ソースフォロワＱ４に出力されることになる。
　そして、第６実施形態に係る位相変調装置１０１では、図２０に示した（ｎ×ｍ）個設けられた各画素回路２１のうちの、いくつかの画素回路からなるブロックを設定する。例えば、第６実施形態でも、第１実施形態と同様に、図６（ａ）に示すように（５行×６列）の画素回路２１からなるブロックを設定する。
　図６（ａ）において、同一の行の６個の画素回路２１-11～２１-16に、それぞれ同一の電圧を供給する。例えば、画素回路２１-11～２１－16には、階調１～５のうち階調１に対応する制御電圧を供給する。また、垂直方向の、図中上から下に向けて徐々に階調が高まるように設定し、最下段の画素回路２１-51～２１－56に階調５に対応する制御電圧を供給する。
　具体的に、図６（ｂ）に示すように、垂直方向に並ぶ各画素回路２１-11～２１-51において、各液晶４２に供給する駆動電圧が階調１～５に対応して段階的に変化するように設定される。従って、６個の画素回路２１を一つのグループとし、５通りに反射率を変化させることができ、ひいては５通りに位相変調された反射光を得ることが可能となる。
　［第６実施形態の動作の説明］
　次に、第６実施形態に係る位相変調装置１０１の動作を、図７Ａ、７Ｂに示すグラフ、及び図２３Ａ、２３Ｂに示すタイミングチャートを参照して説明する。図７Ｂは５段階に設定した階調と液晶４２に供給する駆動電圧との関係を示すグラフである。また、以下では図６（ａ）に示したように、６×５のマトリクス状に配置された各画素回路２１、及び各画素回路２１に対応する反射画素を有する場合の例について説明する。
　図２０に示した水平走査回路２３は、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍ（ここでは、ｍ＝６）のオン、オフを制御することにより、電圧供給線Ｘ１より供給される制御電圧を、所望の列データ線に供給する。
　更に、垂直走査回路２４を駆動させることにより、各行走査線（Ｇ１～Ｇｎ）（ここでは、ｎ＝５）のうち所望の画素回路２１に対応する走査ラインを選択する。その結果、所望の画素回路２１に制御電圧を供給することができる。
　例えば、「０」から最大電圧の２倍電圧までの範囲の電圧「０～２×ＶＬＣ」を５つの階調（即ち、ｋ＝１～５）に区分し、図６（ａ）に示す１行目の画素回路２１-11～２１-16に階調１の電圧「（１／５）×２×ＶＬＣ」を供給し、２行目の画素回路２１-21～２１-26に階調２の電圧「（２／５）×２×ＶＬＣ」を供給する。
　更に、３行目の画素回路２１-31～２１-36に階調３の電圧を供給する。この場合、画素回路に供給する電圧は、「（３／５）×２×ＶＬＣ」となり、最大電圧ＶＬＣを超えることになる。従って、図２９Ａに示したように、上記の半分の電圧である「（３／５）×ＶＬＣ」を制御電圧として出力し、更に、チャージポンプ３１によりこの電圧を２倍に増幅して「（３／５）×２×ＶＬＣ」の電圧を生成して階調３の電圧とする。
　４行目の画素回路２１-41～２１-46、５行目の画素回路２１-51～２１-56についても同様に、それぞれ半分の電圧を制御電圧として出力し、その後、チャージポンプ３１で２倍に増幅することにより、階調４、５の電圧を生成する。
　次に、画素回路２１における動作を、図２３Ａ、２３Ｂに示すタイミングチャートを参照して説明する。一例として、列データ線Ｄ１、行走査線Ｇ１に接続された画素回路２１ａにおけるチャージポンプ３１の動作について説明する。
　画素回路２１ａを、階調１、２に設定する場合には、チャージポンプ３１を作動させない。この場合には、図２３Ａのチャート（ａ）の時刻ｔ０～ｔ１に示すように、スイッチ制御部２５は、駆動線Ｌ１にＨレベルの信号を出力して、第２トランジスタＱ２をオンとする。
　更に、図２３Ａのチャート（ｂ）、（ｃ）に示すように、各スイッチＳ１～Ｓ４が全てオフとなるように制御する。その結果、図２７に示した第２トランジスタＱ２がオンとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡されるので、列データ線Ｄ１より供給される制御電圧は、チャージポンプ３１で増幅されることなく、ソースフォロワＱ４のゲートに供給される。更に、ソースフォロワＱ４にて増幅され、付加キャパシタＣ３に蓄積される。
　その後、時刻ｔ１において、第２切替スイッチＳ５をオフ（開放）とし、時刻ｔ２において、第１切替スイッチＳ６をオン（短絡）とする。つまり、画素回路２１ａにおける画素電極ｑ１がソースフォロワＱ４から遮断された状態で、画素電極ｑ１と、画素回路２１ａに隣接する画素回路（屈折率が同一に制御される画素回路）の画素電極が短絡されることになる。このため、隣接する画素回路の画素電極の電位が同一となるように制御される。そして、図７Ｂの符号ｚ１に示すように液晶に「（１／５）×２×ＶＬＣ」の電圧を供給することができる。
　このように、各画素回路２１に設けられるソースフォロワＱ４のゲート・ソース間のしきい値電圧（これを「Ｖth」とする）にばらつきが生じる場合であっても、第２切替スイッチＳ５をオフとしてソースフォロワＱ４と画素電極ｑ１を切り離す。更に、第１切替スイッチＳ６をオンとして、隣接する画素回路２１の画素電極に接続する。従って、互いに隣接する画素電極に供給される電圧のばらつきを低減することができる。その後、時刻ｔ３において、第１切替スイッチＳ６をオフとする。
　なお、第１切替スイッチＳ６と第２切替スイッチＳ５の同時オン（同時に短絡する状態）を回避するために、図２３Ａに示す時刻ｔ２は、時刻ｔ１よりも若干遅くなるように設定されている。
　また、画素回路２１ａを階調２に設定する場合についても同様にチャージポンプ３１を作動させず、図７Ｂの符号ｚ２に示すように、列データ線Ｄ１より供給される制御電圧を増幅せずに出力する。その結果、液晶４２に「（２／５）×２×ＶＬＣ」の電圧を印加することができ、且つ、隣接する画素回路の画素電極の電位のばらつきを低減できる。
　画素回路２１を階調３に設定する場合には、列データ線Ｄ１に、階調３に対応する電圧「（２／５）×２×ＶＬＣ」の半分の電圧「（２／５）×ＶＬＣ」を制御電圧として出力する。更に、この制御電圧をチャージポンプ３１により２倍に増幅する。
　具体的に、図２３Ｂに示す時刻ｔ１０においてスイッチ制御部２５は、駆動線Ｌ１に供給する信号をＬレベルとする。その結果、図２３Ｂのチャート（ａ）に示すように、トランジスタＱ２がオフとなる。更に、図２３Ｂのチャート（ｂ）の時刻ｔ１０において、スイッチ制御部２５は、図２１に示す第１スイッチＳ１と第４スイッチＳ４をオンとし、且つ、第２スイッチＳ２と第３スイッチＳ３をオフとする制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。
　その結果、第１キャパシタＣ１に制御電圧「（３／５）×ＶＬＣ」が蓄積される。そして、時刻ｔ１１において、第１スイッチＳ１と第４スイッチＳ４をオフとし、更に、図２３Ｂのチャート（ｃ）に示すように、時刻ｔ１２において、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、出力キャパシタＣ２には、制御電圧の２倍となる電圧「（３／５）×２×ＶＬＣ」が蓄積され、更に、ソースフォロワＱ４のゲートに供給される。更に、ソースフォロワＱ４にて増幅され、付加キャパシタＣ３に蓄積される。
　その後、時刻ｔ１３において、第２スイッチＳ２と第３スイッチＳ３をオフとし、更に、図２３Ｂのチャート（ｄ）の時刻ｔ１４において、第２切替スイッチＳ５をオフ（開放）とし、図２３Ｂのチャート（ｅ）の時刻ｔ１５において、第１切替スイッチＳ６をオン（短絡）とする。つまり、画素回路２１ａにおける画素電極ｑ１がソースフォロワＱ４から遮断された状態で、画素電極ｑ１と、画素回路２１ａに隣接する画素回路（屈折率が同一に制御される画素回路）の画素電極が短絡されることになる。このため、隣接する画素回路の画素電極の電位が同一となるように制御される。そして、図７Ｂの符号ｚ３に示すように液晶４２に「（３／５）×２×ＶＬＣ」の電圧を供給することができる。
　従って、各画素回路２１に設けられるソースフォロワＱ４のゲート・ソース間のしきい値電圧（これを「Ｖth」とする）にばらつきが生じる場合であっても、ソースフォロワＱ４と画素電極ｑ１を切り離して、隣接する画素回路２１の画素電極に接続するので、互いに隣接する画素電極に供給される電圧のばらつきを低減できる。その後、時刻ｔ１６において、第１切替スイッチＳ６をオフとする。
　また、画素回路２１ａを階調４、５に設定する場合についても同様にチャージポンプ３１を作動させることにより、図７Ｂの符号ｚ４、ｚ５に示すように、列データ線Ｄ１より供給される制御電圧を増幅して出力する。その結果、液晶４２に「（４／５）×２×ＶＬＣ」、「２×ＶＬＣ」の電圧を印加することができ、且つ、隣接する画素回路の画素電極の電位のばらつきを低減できる。
　［第６実施形態の効果の説明］
　第６実施形態に係る位相変調装置１０１では、各画素回路２１にチャージポンプ３１を備えている。そして、「０」から最大電圧の２倍電圧（２×ＶＬＣ）までの範囲で予め設定された複数の階調のうち、任意の階調に設定する場合において、この任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、列データ線より画素回路２１に供給される制御電圧を増幅せずに液晶４２に出力する。
　また、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧を増幅して出力する。そして、上記の出力電圧をソースフォロワＱ４にて増幅して画素電極ｑ１に供給し、ひいては液晶４２に供給する。
　従って、列データ線より画素回路２１に供給される制御電圧の最大が最大電圧（ＶＬＣ）である場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　また、ソースフォロワＱ４のウェル領域とソースが接続され、ウェル電位とソース電位が同電位とされているので、図２２Ｂのグラフ（ｂ）に示したように、ソースフォロワＱ４のゲートに供給される電圧に対して、ほぼリニアに対応して変化する出力電圧を得ることができる。従って、ソースフォロワＱ４を用いた場合であっても、液晶４２に安定した電圧を供給することができ、ひいては液晶４２の屈折率を安定的に設定することが可能となる。
　更に、画素回路２１に供給する制御電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品、及び図２１に示すチャージポンプを構成する各部品、及び第１トランジスタＱ１、第２トランジスタＱ２の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。
　また、液晶４２の駆動電圧を設定するための電圧の範囲を、最大電圧ＶＬＣの２倍の電圧に設定しているので、制御電圧を２倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。
　また、第６実施形態では、互いに直交する方向、即ち、図２０に示す列方向及び行方向のうちの、一方の方向に向けて液晶４２の屈折率が変化するように設定し、他方の方向に、チャージポンプのオン、オフを切り替える駆動線（Ｌ１～Ｌｎ）を配置している。従って、屈折率の変化による液晶の配向の乱れを防止することが可能となる。
　更に、ソースフォロワＱ４の出力点ｑ３と画素電極ｑ１（供給点）との間に設けた第２切替スイッチＳ５をオフとし、更に、第１切替スイッチＳ６をオンとすることにより、画素電極ｑ１と、隣接する画素回路２１の画素電極とを接続する。従って、各画素回路２１のソースフォロワＱ４のしきい値電圧のばらつきを低減することができ、ひいてはノイズの発生を防止することができる。
　なお、第６実施形態では、駆動電圧の範囲を最大電圧の２倍の電圧（２×ＶＬＣ）に設定したが、これに限定されるものではなく、最大電圧ＶＬＣよりも大きければ良い。
　また、第６実施形態では、ソースフォロワＱ４に負荷トランジスタＱ５を接続する構成について説明したが、負荷トランジスタＱ５の代わりに負荷抵抗を設ける構成としてもよい。
　［第７実施形態の説明］
　次に、第７実施形態について説明する。第７実施形態の装置の全体構成は、図１、２と同様である。また、第７実施形態の装置全体の回路図は第６実施形態の図２０と同様であるので説明を省略する。第７実施形態では、第６実施形態と対比して画素回路の構成が相違している。以下、図２３を参照して第７実施形態に係る画素回路２１ａ’について説明する。
　図２３に示すように、第７実施形態に係る画素回路２１ａ’は、図２１に示したソースフォロワＱ４を、第１トランジスタＱ１とチャージポンプ３１との間に設けている点で第６実施形態と相違している。即ち、第７実施形態では、トランジスタＱ１とチャージポンプ３１の入力端子ｐ１との間に、ソースフォロワＱ４’（第２ソースフォロワ）と負荷トランジスタＱ５との直列接続回路を設定している。更に、ソースフォロワＱ４’のゲートとグランドとの間に設けられたキャパシタＣｄを備えている。
　第１トランジスタＱ１の出力端子（ソース）は２系統に分岐しており、一方の分岐線はキャパシタＣｄを介してグランドに接続されている。他方の分岐線はソースフォロワＱ４’のゲートに接続されている。ソースフォロワＱ４’の出力部（接続点ｑ３）は、チャージポンプ３１に接続されている。接続点ｑ３は、負荷トランジスタＱ５を介してグランドに接続されている。
　第６実施形態と同様に、ソースフォロワＱ４’のウェル領域は、周囲のウェルと分離され且つソースが接続されている。このため、ウェル電位とソース電位が同電位となっている。
　チャージポンプ３１の出力端子ｐ２は、画素電極ｑ１に接続され、更に、短絡線Ｊ１に接続されている。また、第６実施形態と同様に短絡線Ｊ１には、隣接する画素回路２１の画素電極との短絡、開放を切り替えるための第１切替スイッチＳ６が設けられている。
　第７実施形態に係る画素回路２１ａ’では、列データ線Ｄ１及び第１トランジスタＱ１を経由して供給される制御電圧をソースフォロワＱ４’で増幅した後、チャージポンプ３１、及び第２トランジスタＱ２に供給する。また、第６実施形態と同様に、階調１、２の駆動電圧を出力する場合には制御電圧をチャージポンプ３１で増幅せず、階調３、４、５の駆動電圧を出力する場合には制御電圧をチャージポンプ３１で増幅する。
　また、第７実施形態に係る画素回路２１ａ’は、図２１に示した第２切替スイッチＳ５、及び第２切替スイッチＳ５に制御信号を出力する第４制御線Ｋ１-4を備えていない。その代わりに、第２トランジスタＱ２、及びチャージポンプ３１に設けられている各スイッチＳ１～Ｓ４のオン、オフを制御して、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２（画素電極ｑ１）との間を遮断する制御を行う。
　以下、図２５Ａ、２５Ｂを参照して詳細に説明する。図２５Ａは、チャージポンプ３１を作動させないときの、画素回路２１に設けられる第２トランジスタＱ２、スイッチＳ１～Ｓ４、及び第１切替スイッチＳ６の作動を示すタイミングチャートである。
　画素回路２１ａ’を階調１、２に設定する場合には、チャージポンプ３１を作動させない。この場合には、図２５Ａのチャート（ａ）の時刻ｔ０～ｔ１に示すように、スイッチ制御部２５は、駆動線Ｌ１にＨレベルの信号を出力して、第２トランジスタＱ２をオンとする。
　更に、図２５Ａのチャート（ｂ）、（ｃ）に示すように、各スイッチＳ１～Ｓ４が全てオフとなるように制御する。その結果、図２３に示した第２トランジスタＱ２がオンとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡される。従って、列データ線Ｄ１より供給される制御電圧は、ソースフォロワＱ４’で増幅された後、チャージポンプ３１で増幅されることなく、画素電極ｑ１に供給される。
　その後、時刻ｔ１において、第２トランジスタＱ２をオフ（開放）とし、時刻ｔ２において、第１切替スイッチＳ６をオン（短絡）とする。つまり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が遮断された状態で、画素電極ｑ１と、画素回路２１ａ’に隣接する画素回路（屈折率が同一に制御される画素回路）の画素電極が短絡されることになる。このため、第６実施形態と同様に、隣接する画素回路の画素電極の電位が同一となるように制御される。そして、図７Ｂの符号ｚ１、ｚ２に示したように、所望の駆動電圧を液晶４２に供給することができる。
　このように、画素回路２１ａ’に設けられるソースフォロワＱ４’のゲート～ソース間のしきい値電圧Ｖthにばらつきが生じる場合であっても、入力端子ｐ１と出力端子ｐ２を遮断した状態で、第１切替スイッチＳ６をオンとして、隣接する画素回路２１の画素電極に接続する。従って、互いに隣接する画素電極に供給される電圧のばらつきを低減することができる。その後、時刻ｔ３において、第１切替スイッチＳ６をオフとする。なお、図２５Ａに示す時刻ｔ２を時刻ｔ１よりも若干遅くすることにより、短絡を防止している。
　一方、画素回路２１ａ’を階調３、４、５に設定する場合には、列データ線Ｄ１より供給される制御電圧をチャージポンプ３１により２倍に増幅する。
　具体的に、図２５Ｂに示す時刻ｔ１０においてスイッチ制御部２５は、駆動線Ｌ１に供給する信号をＬレベルとする。その結果、図２５Ｂのチャート（ａ）に示すように、第２トランジスタＱ２がオフとなる。更に、図２５Ｂのチャート（ｂ）の時刻ｔ１０において、スイッチ制御部２５は、第１スイッチＳ１と第４スイッチＳ４をオンとし、且つ、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　その結果、第１キャパシタＣ１に制御電圧が蓄積される。そして、時刻ｔ１１において、第１スイッチＳ１と第４スイッチＳ４をオフとし、更に、図２５Ｂのチャート（ｃ）に示すように、時刻ｔ１２において、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、出力キャパシタＣ２には、制御電圧の２倍となる電圧が蓄積され、出力端子ｐ２に供給され、ひいては、画素電極ｑ１に供給される。
　その後、時刻ｔ１３において、第２スイッチＳ２と第３スイッチＳ３をオフとする。即ち、第２トランジスタＱ２、及び各スイッチＳ１～Ｓ４が全てオフとなるので、入力端子ｐ１と出力端子ｐ２が遮断される。更に、図２５Ｂのチャート（ｄ）の時刻ｔ１５において、第１切替スイッチＳ６をオン（短絡）とする。つまり、入力端子ｐ１と出力端子ｐ２が遮断された状態で、画素電極ｑ１と、画素回路２１ａ’に隣接する画素回路（屈折率が同一に制御される画素回路）の画素電極が短絡されることになる。このため、隣接する画素回路の画素電極の電位が同一となるように制御される。
　従って、各画素回路２１に設けられるソースフォロワＱ４’のゲート～ソース間のしきい値電圧Ｖthにばらつきが生じる場合であっても、入力端子ｐ１と出力端子ｐ２を遮断した状態で、隣接する画素回路２１の画素電極に接続するので、互いに隣接する画素電極に供給される電圧のばらつきを低減できる。その後、時刻ｔ１６において、第１切替スイッチＳ６をオフとする。そして、図７Ｂの符号ｚ３～ｚ５に示したように、所望の駆動電圧を液晶４２に供給することができる。
　このようにして、第７実施形態に係る位相変調装置においても第６実施形態と同様に、列データ線より画素回路２１に供給される制御電圧の最大が最大電圧（ＶＬＣ）である場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　また、ソースフォロワＱ４’のウェル領域とソースが接続され、ウェル電位とソース電位が同電位とされているので、図２２Ｂのグラフ（ｂ）に示したように、ソースフォロワＱ４’のゲートに供給される電圧に対して、ほぼリニアに対応して変化する出力電圧を得ることができる。従って、ソースフォロワＱ４’を用いた場合であっても、液晶４２に安定した電圧を供給することができ、ひいては液晶４２の屈折率を安定的に設定することが可能となる。
　更に、画素回路２１に供給する制御電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品の耐圧を高める必要がない。加えて、第６実施形態と対比して、ソースフォロワＱ４’をチャージポンプ３１の前段に設けているので、ソースフォロワＱ４’、負荷トランジスタＱ５、及びキャパシタＣｄを低耐圧の部品で構成することができる。このため、回路構成を簡素化し、且つ小型化、軽量化を図ることが可能となる。
　更に、第２トランジスタＱ２及びスイッチＳ１～Ｓ４のオン、オフを制御することにより、入力端子ｐ１と出力端子ｐ２の短絡、開放を切り替えているので、第４実施形態で示した図２７の第２切替スイッチＳ５、及び第４制御線Ｋ１-4を設ける必要がない。従って、第７実施形態に係る位相変調装置では、回路構成をより一層簡素化することが可能となる。
　［第８実施形態の説明］
　第８実施形態に係る位相変調装置の基本構成は、第１実施形態で説明した図１，２に示す各実施形態の基本構成と同様のため、説明を省略する。
　第８実施形態に係る位相変調装置１０１おける、各画素回路２１、及び各画素回路２１を制御する制御回路２２の構成を、図２４に示すブロック図、及び図２５に示す回路図を参照して説明する。図２４において、制御回路２２は、マトリクス状に配置された複数（ｍ列、ｎ行）の画素回路２１と、水平走査回路２３と、垂直走査回路２４と、チャージポンプ制御部２５とを備えている。そして、制御回路２２は、各画素回路２１に電気信号を出力して各画素回路２１を駆動させ、各画素回路２１より液晶４２に駆動電圧を印加する。従って、各反射画素上の液晶４２の入射光に対する屈折率が所望の値になるように制御される。
　画素回路２１は、互いに直交するｍ本の列データ線（Ｄ１～Ｄｍ）と、ｎ本の行走査線（Ｇ１～Ｇｎ）との各交差部（交差する位置）にマトリクス状に複数個（ｍ×ｎ個）配置されている。複数の画素回路２１は、全て同一に構成されている。更に、行走査線（Ｇ１～Ｇｎ）に並行して、制御線（Ｋ１～Ｋｎ）が設けられている。制御線（Ｋ１～Ｋｎ）は、チャージポンプ制御部２５に接続されている。
　制御線（Ｋ１～Ｋｎ）は、各画素回路２１に設けられたスイッチＳ１～Ｓ４（図２５参照）のオン、オフを切り替えるための制御信号を送信する配線である。なお、制御線（Ｋ１～Ｋｎ）は、図２５に示すようにそれぞれ複数本（図２５では、Ｋ１-1、Ｋ１-2、Ｋ１-3、Ｋ１-4の４本）設けられているが、図２４では１本の制御線Ｋ１で簡略化して示している。
　列データ線（Ｄ１～Ｄｍ）は、電圧供給線Ｘ１より出力されるアナログの電圧（以下、「制御電圧」という）を各画素回路２１に供給するための配線である。行走査線（Ｇ１～Ｇｎ）は、各画素回路２１に、行選択信号（走査信号）を出力するための配線である。
　図２５は、画素回路２１の詳細な構成を示す回路図である。なお、ここでは図２４に示す列データ線Ｄ１と行走査線Ｇ１の交差部に配置された画素回路２１（これを、画素回路２１ａとする）の構成について説明する。図２５に示すように、画素回路２１ａは、第１トランジスタＱ１と、チャージポンプ３１と、出力キャパシタＣ２とを備えている。
　第１トランジスタＱ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第１トランジスタＱ１の第１端子（例えば、ドレイン）は列データ線Ｄ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の入力端子ｐ１に接続されている。また、第１トランジスタＱ１の制御端子（例えば、ゲート）は、行走査線Ｇ１に接続されている。従って、行走査線Ｇ１が選択され、且つ列データ線Ｄ１より制御電圧が入力された場合には、この制御電圧はチャージポンプ３１の入力端子ｐ１に供給されることになる。
　チャージポンプ３１は、４つのスイッチＳ１～Ｓ４と、電荷を蓄積するための第１キャパシタＣ１を備えており、入力端子ｐ１に供給される制御電圧を増幅して出力端子ｐ２に出力する。
　第１スイッチＳ１と第３スイッチＳ３は互いに直列接続され、第１スイッチＳ１側の端部は入力端子ｐ１に接続され、第３スイッチＳ３側の端部は出力端子ｐ２に接続されている。また、第２スイッチＳ２と第４スイッチＳ４は互いに直列接続され、第２スイッチＳ２側の端部は入力端子ｐ１に接続され、第４スイッチＳ４側の端部はグランドに接続されている。
　第１スイッチＳ１と第３スイッチＳ３の接続点と、第２スイッチＳ２と第４スイッチＳ４の接続点との間には、第１キャパシタＣ１が設けられている。即ち、第１キャパシタＣ１の一端は、第１スイッチＳ１と第３スイッチＳ３に接続され、第１キャパシタＣ１の他端は、第２スイッチＳ２と第４スイッチＳ４に接続されている。このように、４つのスイッチＳ１～Ｓ４、及び第１キャパシタＣ１はブリッジ回路を構成している。即ち、チャージポンプ３１は、複数のスイッチＳ１～Ｓ４からなるブリッジ回路を含んでいる。そして、各スイッチＳ１～Ｓ４のオン（短絡）、オフ（開放）を制御することにより、制御電圧を増幅することができる。また、第１スイッチＳ１と第３スイッチＳ３を同時にオンとすることにより、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２を短絡することができる。
　出力端子ｐ２は、出力キャパシタＣ２を介してグランドに接続され、液晶４２の画素電極ｑ１に接続されている。また、前述したように、液晶４２の共通電極ｑ２は、透明ガラスに設けられた透明電極である。透明電極には、共通電極電圧が印加される。
　更に、第１スイッチＳ１には第１制御線Ｋ１-1が接続され、第２スイッチＳ２には第２制御線Ｋ１-2が接続され、第３スイッチＳ３には第３制御線Ｋ１-3が接続され、第４スイッチＳ４には第４制御線Ｋ１-4が接続されている。そして、各制御線Ｋ１-1、Ｋ１-2、Ｋ１-1、Ｋ１-2より供給される制御信号により、各スイッチＳ１～Ｓ４のオン、オフが制御される。
　また、第１制御線Ｋ１-1と第３制御線Ｋ１-3より、第１スイッチＳ１と第３スイッチＳ３をオンとするための制御信号を出力することにより、第１スイッチＳ１と第３スイッチＳ３が同時にオンとなるので、チャージポンプ３１の作動を停止し、列データ線より供給される制御電圧を画素電極ｑ１、ひいては液晶４２に供給することができる。即ち、第１制御線Ｋ１-1と第２制御線Ｋ１-2は、チャージポンプ３１のオン（短絡）、オフ（開放）を切り替える駆動線としての機能を備えている。また、第１スイッチＳ１と第３スイッチＳ３は、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２を短絡する短絡スイッチとしての機能を備えている。
　液晶４２は、画素回路２１から画素電極ｑ１に与えられる駆動電圧と、共通電極ｑ２に与えられる共通電極との間の電位差に応じて駆動される。従って、液晶４２に入射した入射光が、上記電位差に応じて位相変調されて、反射することになる。
　第８実施形態でも、反射基板１１に設けられる画素回路２１に対応する反射画素２０に入射する入射光と、反射画素２０で反射する反射光の角度についての関係は、第１実施形態において、図５を用いて説明したものと同様であるため、ここでの説明は省略する。
　図２４に示すように、制御回路２２に設けられる水平走査回路２３は、シフトレジスタ回路２６と、スイッチＳＷ１～ＳＷｍを含むスイッチ回路２７を備えている。
　シフトレジスタ回路２６は、水平同期信号（ＨＳＴ）、及び水平走査用のクロック信号（ＨＣＫ１、ＨＣＫ２）を入力する。シフトレジスタ回路２６は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、スイッチ回路２７に出力するスイッチング信号（これを、「ＳＤ１～ＳＤｍ」とする）を１水平走査期間の周期で生成する。
　スイッチ回路２７は、各列データ線（Ｄ１～Ｄｍ）のオン、オフを切り替えるためのｍ個のスイッチＳＷ１～ＳＷｍを備えている。また、各スイッチＳＷ１～ＳＷｍは、シフトレジスタ回路２６より出力されるスイッチング信号（ＳＤ１～ＳＤｍ）に基づいてオン状態またはオフ状態に制御される。スイッチＳＷ１～ＳＷｍは、列データ線（Ｄ１～Ｄｍ）に対応して設けられ、各列データ線に対応した制御電圧「ｄ」を順次入力する。
　スイッチＳＷ１～ＳＷｍは、各列データ線（Ｄ１～Ｄｍ）に対応した制御電圧を選択的に列データ線に与える。例えばスイッチＳＷ１は、スイッチング信号ＳＤ１がハイレベルのときにオン状態となり、列データ線Ｄ１に対応した制御電圧を選択し、選択した制御電圧を列データ線Ｄ１に出力する。
　電圧供給線Ｘ１より、各列データ線（Ｄ１～Ｄｍ）に供給される制御電圧「ｄ」は、「０」（最小電圧）から「ＶＬＣ」（最大電圧）までのアナログの電圧である。第８実施形態では、最大電圧ＶＬＣの２倍の電圧である２倍電圧（２×ＶＬＣ）を設定し、更に、電圧「０」から２倍電圧「２×ＶＬＣ」の範囲内でｋ階調（但し、ｋは３以上の整数）の電圧を設定する。そして、チャージポンプ３１の駆動、停止を切り替えることにより、列データ線より供給される制御電圧（０～ＶＬＣの範囲の電圧）が、上記したｋ階調の電圧（０～２×ＶＬＣの範囲の電圧）となるように制御する。
　以下、図７Ａを参照して、第８実施形態に係る位相変調装置における、液晶に設定する階調と、画素回路に供給する制御電圧の関係を詳細に説明する。図７Ａは、横軸が上記したｋ階調（この例では５階調）を示し、縦軸が電圧供給線Ｘ１から列データ線を介して画素回路２１に供給される制御電圧を示すグラフである。
　図７Ａに示すグラフＲ１は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以下である場合の特性を示し、グラフＲ２は、液晶４２に供給する駆動電圧が最大電圧ＶＬＣ以上である場合の特性を示している。なお、グラフＲ１、Ｒ２では電圧が直線的に変化する例を示しているが、これには限定されず、０～ＶＬＣの範囲で単調増加する変化であればよい。
　図７Ａにおいて、例えば、液晶４２に供給する駆動電圧の階調数を「５」とした場合には（即ち、ｋ＝５）、上記した２倍電圧（２×ＶＬＣ）を５等分して階調１～階調５を設定する。従って、２倍電圧（２×ＶＬＣ）を５等分し、階調１として（１／５）×２×ＶＬＣの電圧、階調２として（２／５）×２×ＶＬＣの電圧、階調３として（３／５）×２×ＶＬＣの電圧、階調４として（４／５）×２×ＶＬＣの電圧、階調５として（５／５）×２×ＶＬＣの電圧が、制御電圧として画素回路２１に供給されればよいことになる。
　しかし、階調３～５に対応する制御電圧は最大電圧ＶＬＣを超えているので、図２４に示す電圧供給線Ｘ１より階調３～５に対応する制御電圧を画素回路２１に供給することができない。第８実施形態では、階調３～５については、それぞれの半分の制御電圧を出力し、その後、チャージポンプ３１により２倍に増幅する。つまり、階調３として（３／５）×ＶＬＣ、階調４として（４／５）×ＶＬＣ、階調５としてＶＬＣ、の制御電圧を出力し、各画素回路２１に設けられているチャージポンプ３１により２倍に増幅して液晶４２に出力する。
　つまり、所望の階調を得るための制御電圧が最大電圧ＶＬＣ以下の場合（階調１、２の場合）には、図７ＡのグラフＲ１に示すように、この制御電圧を増幅することなく駆動電圧として液晶４２に出力する。
　一方、所望の階調を得るための電圧が最大電圧ＶＬＣを超える場合（階調３、４、５の場合）には、図７ＡのグラフＲ２に示すように、この電圧の半分の電圧を制御電圧として画素回路２１に供給し、その後チャージポンプ３１で２倍に増幅することにより、所望の駆動電圧を得る。従って、グラフＲ２の傾きは、グラフＲ１の傾きの半分となっている。
　即ち、チャージポンプ制御部２５は、最大電圧（ＶＬＣ）よりも大きい電圧（２倍電圧）までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、制御電圧を増幅せずに液晶４２に出力する。一方、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧を増幅して液晶４２に出力するように制御する。
　このように、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍのオン、オフを制御し、且つ、チャージポンプ３１の駆動を制御することにより、画素回路２１は、ｋ階調（上記の例では５階調）に対応する駆動信号を生成して液晶４２に供給することができる。即ち、図３５ＢのグラフＲ３に示すように、２倍電圧（２×ＶＬＣ）を５等分して得られる階調１～５の駆動電圧を、液晶４２に出力することが可能となる。
　図２４に示すように、垂直走査回路２４には、行走査線（Ｇ１～Ｇｎ）が接続されている。垂直走査回路２４は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１、ＶＣＫ２）を入力する。垂直走査回路２４は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号（走査信号）を、１水平走査期間の周期で供給する。
　チャージポンプ制御部２５は、図２５に示す第１スイッチＳ１と第３スイッチＳ３のオン、オフを制御する制御線（Ｋ１-1、Ｋ１-3）に制御信号を出力して、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２を短絡する制御を行う。具体的には、最大電圧（ＶＬＣ）よりも大きい電圧（２×ＶＬＣ）までの範囲内において設定されている複数の階調（例えば、階調１～５）のうち、任意の階調（例えば、階調１）に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、第１制御線Ｋ１-1と第３制御線Ｋ１-3に、第１スイッチＳ１と第３スイッチＳ３を同時にオンとする制御信号を出力する。また、複数の階調のうち、任意の階調（例えば、階調３）に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、第１スイッチＳ１と第３スイッチＳ３を同時にオンとせず、通常のチャージポンプ３１の作動に応じた制御信号を出力する。以下、チャージポンプ３１の作動について詳細に説明する。
　チャージポンプ制御部２５は、チャージポンプ３１を駆動させる際において、図２５に示した各スイッチＳ１～Ｓ４のオン、オフを制御する制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2、Ｋ１-3、Ｋ１-4）に出力する。具体的に、列データ線Ｄ１より制御電圧が供給された際に、まず第１スイッチＳ１と第４スイッチＳ４をオンとし、第２スイッチＳ２と第３スイッチＳ３をオフとする。これにより、列データ線Ｄ１より供給された制御電圧は、第１キャパシタＣ１に蓄積される。
　所定時間の経過後に、第１スイッチＳ１と第４スイッチＳ４をオフとし、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、列データ線Ｄ１より供給される制御電圧と、第１キャパシタＣ１に蓄積された電圧が加算され、加算後の電圧が出力キャパシタＣ２に蓄積される。従って、出力キャパシタＣ２には、列データ線Ｄ１より供給される制御電圧の２倍となる電圧が蓄積されて、画素電極ｑ１に出力されることになる。
　そして、第８実施形態に係る位相変調装置１０１では、図２４に示した（ｎ×ｍ）個設けられた各画素回路２１のうちの、いくつかの画素回路からなるブロックを設定する。例えば、第８実施形態でも、第１実施形態と同様に、図６（ａ）に示すように（５行×６列）の画素回路２１からなるブロックを設定する。
　図６（ａ）において、同一の行の６個の画素回路２１-11～２１-16に、それぞれ同一の電圧を供給する。例えば、画素回路２１-11～２１－16には、階調１～５のうち階調１に対応する制御電圧を供給する。また、垂直方向の、図中上から下に向けて徐々に階調が高まるように設定し、最下段の画素回路２１-51～２１－56に階調５に対応する制御電圧を供給する。
　具体的に、図６（ｂ）に示すように、垂直方向に並ぶ各画素回路２１-11～２１-51において、各液晶４２に供給する駆動電圧が階調１～５に対応して段階的に変化するように設定される。従って、６個の画素回路２１を一つのグループとし、５通りに反射率を変化させることができ、ひいては５通りに位相変調された反射光を得ることが可能となる。
　［第８実施形態の動作の説明］
　次に、第８実施形態に係る位相変調装置１０１の動作を、図７Ａ、７Ｂに示すグラフ、及び図２６Ａ，２６Ｂに示すタイミングチャートを参照して説明する。図７Ｂは５段階に設定した階調と液晶４２に供給する駆動電圧との関係を示すグラフである。また、以下では図６（ａ）に示したように、６×５のマトリクス状に配置された各画素回路２１、及び各画素回路２１に対応する反射画素を有する場合の例について説明する。
　図２４に示した水平走査回路２３は、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍ（ここでは、ｍ＝６）のオン、オフを制御することにより、電圧供給線Ｘ１より供給される制御電圧を、所望の列データ線に供給する。
　更に、垂直走査回路２４を駆動させることにより、各行走査線（Ｇ１～Ｇｎ）（ここでは、ｎ＝５）のうち所望の画素回路２１に対応する走査ラインを選択する。その結果、所望の画素回路２１に制御電圧を供給することができる。
　例えば、「０」から最大電圧の２倍電圧までの範囲の電圧「０～２×ＶＬＣ」を５つの階調（即ち、ｋ＝１～５）に区分し、図６（ａ）に示す１行目の画素回路２１-11～２１-16に階調１の電圧「（１／５）×２×ＶＬＣ」を供給し、２行目の画素回路２１-21～２１-26に階調２の電圧「（２／５）×２×ＶＬＣ」を供給する。
　更に、３行目の画素回路２１-31～２１-36に階調３の電圧を供給する。この場合、画素回路に供給する電圧は、「（３／５）×２×ＶＬＣ」となり、最大電圧ＶＬＣを超えることになる。従って、図７Ａに示したように、上記の半分の電圧である「（３／５）×ＶＬＣ」を制御電圧として出力し、更に、チャージポンプ３１によりこの電圧を２倍に増幅して「（３／５）×２×ＶＬＣ」の電圧を生成して階調３の電圧とする。
　４行目の画素回路２１-41～２１-46、５行目の画素回路２１-51～２１-56についても同様に、それぞれ半分の電圧を制御電圧として出力し、その後、チャージポンプ３１で２倍に増幅することにより、階調４、５の電圧を生成する。
　次に、画素回路２１における動作を、図２６Ａ，２６Ｂに示すタイミングチャートを参照して説明する。一例として、列データ線Ｄ１、行走査線Ｇ１に接続された画素回路２１ａにおけるチャージポンプ３１の動作について説明する。
　画素回路２１ａを、階調１に設定する場合には、チャージポンプ３１を作動させない。この場合には、図２６Ａの時刻ｔ０～ｔ１に示すように、チャージポンプ制御部２５は、第１スイッチＳ１と第３スイッチＳ３を同時にオンとする。また、第２スイッチＳ２と第４スイッチＳ４をオフとする。その結果、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が第１スイッチＳ１と第３スイッチＳ３を介して短絡されるので、列データ線Ｄ１より供給される制御電圧は、チャージポンプ３１で増幅されることなく、液晶４２に出力される。従って、図７Ｂの符号ｚ１に示すように液晶に「（１／５）×２×ＶＬＣ」の電圧を供給することができる。
　また、画素回路２１ａを階調２に設定する場合についても同様にチャージポンプ３１を作動させず、図７Ｂの符号ｚ２に示すように、列データ線Ｄ１より供給される制御電圧を増幅せずに出力する。その結果、液晶に「（２／５）×２×ＶＬＣ」の電圧を印加することができる。
　画素回路２１を階調３に設定する場合には、列データ線Ｄ１に、階調３に対応する電圧「（２／５）×２×ＶＬＣ」の半分の電圧「（２／５）×ＶＬＣ」を制御電圧として出力する。更に、この制御電圧をチャージポンプ３１により２倍に増幅する。
　具体的に、画素回路２１ａを階調１、２に設定する場合には、図２６Ａのチャート（ａ）～（ｄ）に示すように、時刻ｔ０～ｔ１の期間で、第１スイッチＳ１をオン、第２スイッチＳ２をオフ、第３スイッチＳ３をオン、第４スイッチＳ４をオフとするように制御する。
　一方、画素回路２１ａを階調３～５に設定する場合には、図２６Ｂのチャート（ａ）、（ｄ）に示すように、時刻ｔ１０～ｔ１１の期間で第１スイッチＳ１と第４スイッチＳ４をオンとし、且つ第２スイッチＳ２と第３スイッチＳ３をオフとする。その結果、第１キャパシタＣ１に制御電圧「（３／５）×ＶＬＣ」が蓄積される。
　その後、時刻ｔ１２～ｔ１３の期間で第２スイッチＳ２と第３スイッチＳ３をオンとし、第１スイッチＳ１と第４スイッチＳ４をオフとする。その結果、出力キャパシタＣ２には、制御電圧の２倍となる電圧「（３／５）×２×ＶＬＣ」が蓄積されることになる。このため、図７Ｂの符号ｚ３に示すように、液晶４２に階調３の駆動電圧「（３／５）×２×ＶＬＣ」を供給することができる。
　また、画素回路２１ａを階調４に設定する場合についても同様にチャージポンプ３１を作動させることにより、図７Ｂの符号ｚ４に示すように液晶に「（４／５）×２×ＶＬＣ」の駆動電圧を供給することができる。
　更に、画素回路２１ａを階調５に設定する場合についても同様にチャージポンプ３１を作動させることにより、図７Ｂの符号ｚ５に示すように液晶に「２×ＶＬＣ」の駆動電圧を供給することができる。
　［第８実施形態の効果の説明］
　第８実施形態に係る位相変調装置１０１では、各画素回路２１にチャージポンプ３１を備えている。そして、「０」から最大電圧の２倍電圧（２×ＶＬＣ）までの範囲で予め設定された複数の階調のうち、任意の階調に設定する場合において、この任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、列データ線より画素回路２１に供給される制御電圧を増幅せずに液晶４２に出力する。
　また、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により制御電圧を増幅して液晶４２に出力するように制御する。
　従って、列データ線より画素回路２１に供給される制御電圧の最大が最大電圧（ＶＬＣ）である場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　また、列データ線より供給される制御電圧は、チャージポンプ３１に設けられる第１スイッチＳ１と第３スイッチＳ３を同時にオンとすることにより、液晶４２に供給する。従って、列データ線と画素電極ｑ１との間を接続するための配線を別途設ける必要がなく、回路構成を簡素化することが可能となる。
　更に、画素回路２１に供給する制御電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。
　また、液晶４２の駆動電圧を設定するための電圧の範囲を、最大電圧ＶＬＣの２倍の電圧に設定しているので、制御電圧を２倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。
　また、第８実施形態では、互いに直交する方向、即ち、図２４に示す列方向及び行方向のうちの、一方の方向に向けて液晶４２の屈折率が変化するように設定し、他方の方向に、チャージポンプのオン、オフを切り替える駆動線（即ち、制御線Ｋ１-1、Ｋ１-3）を配置している。従って、屈折率の変化による液晶の配向の乱れを防止することが可能となる。
　なお、第８実施形態では、駆動電圧の範囲を最大電圧の２倍の電圧（２×ＶＬＣ）に設定したが、これに限定されるものではなく、最大電圧ＶＬＣよりも大きければ良い。
　［第９実施形態の説明］
　第９実施形態に係る位相変調装置の基本構成は、第１実施形態で説明した図１，２に示す各実施形態の基本構成と同様のため、説明を省略する。
　第９実施形態に係る位相変調装置１０１おける、各画素回路２１、及び各画素回路２１を制御する制御回路２２の構成を、図２７に示すブロック図、及び図２８に示す回路図を参照して説明する。図２７において、制御回路２２は、マトリクス状に配置された複数（ｍ列、ｎ行）の画素回路２１と、水平走査回路２３と、垂直走査回路２４と、チャージポンプ制御部２５とを備えている。そして、制御回路２２は、各画素回路２１に電気信号を出力して各画素回路２１を駆動させ、各画素回路２１より駆動電圧が印加される。各反射画素上の液晶４２の入射光に対する屈折率が所望の値になるように制御する。
　画素回路２１は、互いに直交するｍ本の列データ線（Ｄ１～Ｄｍ）と、ｎ本の行走査線（Ｇ１～Ｇｎ）との各交差部（交差する位置）にマトリクス状に複数個（ｍ×ｎ個）配置されている。複数の画素回路２１は、全て同一に構成されている。更に、行走査線（Ｇ１～Ｇｎ）に並行して、駆動線（Ｌ１～Ｌｎ）、及び制御線（Ｋ１～Ｋｎ）が設けられている。駆動線（Ｌ１～Ｌｎ）、制御線（Ｋ１～Ｋｎ）は、チャージポンプ制御部２５に接続されている。
　後述するように、駆動線（Ｌ１～Ｌｎ）は、各画素回路２１に設けられる第１トランジスタＱ２（短絡スイッチ；図２８参照）のオン、オフを切り替えるための制御信号を送信する電線である。また、制御線（Ｋ１～Ｋｎ）は、各画素回路２１に設けられたスイッチＳ１～Ｓ４（図４参照）のオン、オフを切り替えるための制御信号を送信する配線である。なお、制御線（Ｋ１～Ｋｎ）は、図２８に示すようにそれぞれ複数本（図では、Ｋ１-1、Ｋ１-2、Ｋ１-3の３本）設けられているが、図３では１本の制御線Ｋ１で簡略化して示している。
　列データ線（Ｄ１～Ｄｍ）は、電圧供給線Ｘ１より出力されるランプ波形状の電圧（ランプ状の参照電圧）を各画素回路２１に供給するための配線である。
　図２８は、画素回路２１の詳細な構成を示す回路図である。なお、ここでは図２７に示す列データ線Ｄ１と行走査線Ｇ１の交差部に配置された画素回路２１（これを、画素回路２１ａとする）の構成について説明する。図２８に示すように画素回路２１ａは、列データ線Ｄ１より供給される制御電圧を蓄積するキャパシタＣｄと、ソースフォロワＱ４及び負荷トランジスタＱ５の直列接続回路を備えている。画素回路２１ａは、更に第１トランジスタＱ１と、第２トランジスタＱ２と、チャージポンプ３１と、出力キャパシタＣ２とを備えている。
　キャパシタＣｄは、列データ線Ｄ１より供給される制御電圧を蓄積し、ソースフォロワＱ４のゲートに出力する。ソースフォロワＱ４の出力は、チャージポンプ３１の入力端子ｐ１に接続されている。
　第１トランジスタＱ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第１トランジスタＱ１の第１端子（例えば、ドレイン）は列データ線Ｄ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の入力端子ｐ１に接続されている。また、第１トランジスタＱ１の制御端子（例えば、ゲート）は、行走査線Ｇ１に接続されている。従って、行走査線Ｇ１が選択され、且つ列データ線Ｄ１より制御電圧が入力された場合には、この制御電圧はチャージポンプ３１の入力端子ｐ１に供給されることになる。
　第２トランジスタＱ２についても前述した第１トランジスタＱ１と同様にスイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第２トランジスタＱ２の第１端子（例えば、ドレイン）はチャージポンプ３１の入力端子ｐ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の出力端子ｐ２に接続されている。
　また、第２トランジスタＱ２の制御端子（例えば、ゲート）は、駆動線Ｌ１に接続されている。従って、駆動線Ｌ１に「Ｈ」レベルの電圧が供給されると、第２トランジスタＱ２がオンとなってチャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡され、チャージポンプ３１の機能を停止させることができる。これとは反対に、駆動線Ｌ１に「Ｌ」レベルの電圧が供給されると、トランジスタＱ２がオフとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が開放され、チャージポンプ３１を作動させることができる。
　即ち、第２トランジスタＱ２は、チャージポンプ３１に制御電圧が供給される入力端子ｐ１と、チャージポンプ３１から液晶４２に電圧（駆動電圧）を出力する出力端子ｐ２とを短絡する短絡スイッチとしての機能を備えている。
　そして、液晶４２を所望の屈折率に設定するための駆動電圧が、列データ線Ｄ１より供給される電圧の最大値である最大電圧ＶＣＬ以下の場合には、チャージポンプ制御部２５（図２７参照）の制御により、第２トランジスタＱ２は短絡される。また、上記駆動電圧が最大電圧ＶＣＬを超える場合には、第２トランジスタＱ２は開放され、チャージポンプ３１を駆動可能な状態にする。
　チャージポンプ３１は、４つのスイッチＳ１～Ｓ４と、電荷を蓄積するための第１キャパシタＣ１を備えており、入力端子ｐ１に供給される制御電圧、即ち、ランプ波形電圧より取得され、ソースフォロワＱ４を経由して供給される制御電圧を増幅して出力端子ｐ２に出力する。
　チャージポンプ３１において、第１スイッチＳ１と第３スイッチＳ３は互いに直列接続され、第１スイッチＳ１側の端部は入力端子ｐ１に接続され、第３スイッチＳ３側の端部は出力端子ｐ２に接続されている。また、第２スイッチＳ２と第４スイッチＳ４は互いに直列接続され、第２スイッチＳ２側の端部は入力端子ｐ１に接続され、第４スイッチＳ４側の端部はグランドに接続されている。
　第１スイッチＳ１と第３スイッチＳ３の接続点と、第２スイッチＳ２と第４スイッチＳ４の接続点との間には第１キャパシタＣ１が設けられている。出力端子ｐ２は、出力キャパシタＣ２を介してグランドに接続され、更に、液晶４２の画素電極ｑ１に接続されている。即ち、第１キャパシタＣ１の一端は、第１スイッチＳ１と第３スイッチＳ３に接続され、第１キャパシタＣ１の他端は、第２スイッチＳ２と第４スイッチＳ４に接続されている。また、前述したように、液晶４２の共通電極ｑ２は、透明ガラスに設けられた透明電極である。透明電極には、共通電極電圧が印加される。
　液晶４２は、画素回路２１から画素電極ｑ１に与えられる駆動電圧と、共通電極ｑ２に与えられる共通電極との間の電位差に応じて駆動される。従って、液晶４２に入射した入射光が、上記電位差に応じて位相変調されて、反射することになる。
　第９実施形態でも、反射基板１１に設けられる画素回路２１に対応する反射画素２０に入射する入射光と、反射画素２０で反射する反射光の角度についての関係は、第１実施形態において、図５を用いて説明したものと同様であるため、ここでの説明は省略する。
　図２７に示すように、制御回路２２に設けられる水平走査回路２３は、シフトレジスタ回路２６と、コンパレータ回路２８と、カウンタ回路２９と、スイッチＳＷ１～ＳＷｍを含むスイッチ回路２７を備えている。
　シフトレジスタ回路２６は、水平同期信号（ＨＳＴ）、及び水平走査用のクロック信号（ＨＣＫ１、ＨＣＫ２）を入力する。シフトレジスタ回路２６は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、コンパレータ回路２８に出力する例えばｑビットのデジタル信号を１水平走査期間の周期で生成する。
　シフトレジスタ回路２６は、ｑビットのデジタル信号である２＾ｑ（但し、２＾ｑは、２のｑ乗を示す）までのデジタル信号を入力し、更に、各画素回路２１に対応するデジタル信号をラッチして、コンパレータ回路２８に出力する。例えば、液晶４２に階調１から階調５までの５段階の階調に相当する駆動電圧を供給して制御する場合には、（１／５）×２＾ｑ、（２／５）×２＾ｑ、（３／５）×２＾ｑ、（４／５）×２＾ｑ、２＾ｑ、のそれぞれのデジタル信号をラッチして、コンパレータ回路２８に出力する。
　即ち、シフトレジスタ回路２６は、所定の最大電圧（ＶＬＣ）までの範囲の電圧に対応して変化するデジタル信号のうち、予め設定した複数段階のデジタル信号を出力する機能を備えている。
　カウンタ回路２９は、上述したｑビットのデジタル信号を１水平走査期間内にカウントし、カウント値を出力する。即ち、カウンタ回路２９は、所定のデジタル階調の最大値までカウントし、カウント値を出力する機能を備えている。
　スイッチ回路２７は、各列データ線（Ｄ１～Ｄｍ）のオン、オフを切り替えるためのｍ個のスイッチＳＷ１～ＳＷｍを備えている。また、各スイッチＳＷ１～ＳＷｍは、コンパレータ回路２８より出力されるスイッチング制御信号に基づいてオン状態またはオフ状態に制御される。各スイッチＳＷ１～ＳＷｍがオンとされることにより、そのタイミングにおけるランプ波形電圧の電圧値が制御電圧（詳細は後述）として各列データ線（Ｄ１～Ｄｍ）に供給される。
　コンパレータ回路２８は、各列データ線（Ｄ１～Ｄｍ）ごとに比較回路（図示省略）を備えており、各列データ線（Ｄ１～Ｄｍ）に制御電圧を供給する制御を行う。即ち、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍごとに、各スイッチＳＷ１～ＳＷｍのオン状態、オフ状態を切り替えるスイッチング制御信号を生成する比較回路を備えている。そして、各比較回路には、シフトレジスタ回路２６より供給される各階調（階調１～５）のいずれかに対応するデジタル信号、及び、カウンタ回路２９より出力されるカウント値とが入力される。そして、双方の入力が一致したときに、スイッチング制御信号を出力する。
　即ち、コンパレータ回路２８は、各画素回路２１に対応した階調値とカウンタ回路２９から出力されるカウント値を比較して一致した場合にスイッチング制御信号を出力する機能を備えている。
　従って、液晶４２を階調１から階調５までの５段階の階調に制御する場合には、例えば、５つの比較回路、或いは５つにグループ分けされた比較回路にそれぞれ、（１／５）×２＾ｑ、（２／５）×２＾ｑ、（３／５）×２＾ｑ、（４／５）×２＾ｑ、２＾ｑのそれぞれのデジタル信号を供給すると、カウンタ回路２９より出力されるカウント値が上記のデジタル信号と一致した際に、各比較回路よりスイッチング制御信号が出力されることになる。
　即ち、コンパレータ回路２８は、カウンタ回路２９のカウント値の変化に対応するランプ波形電圧を取得し、シフトレジスタ回路２６より出力されるデジタル信号と、カウンタ回路２９より出力されるカウント値とが一致するときの、ランプ波形電圧を制御電圧として列データ線に供給する機能を備えている。
　以下、図２９を参照してランプ波形電圧について説明する。図２９の目盛り（ａ）は、０～２＾ｑのデジタル信号に対応する階調（階調１～５）を示す。図２９のグラフ（ｂ）は０～２＾ｑのデジタル信号が出力される１水平走査周期において出力されるランプ波形電圧を示す。図２９のグラフ（ｃ）は、各階調に対応して液晶４２に出力する駆動電圧を示す。
　ランプ波形電圧は、シフトレジスタ回路２６により、ｑビットのデジタル信号を出力する周期（１水平走査周期）において、２つのランプ波形を有するアナログ電圧である。具体的に、図２９の目盛り（ａ）、グラフ（ｂ）に示すように、時刻ｔ０～ｔ２の期間（１水平走査期間）のうち、半分の期間（前半）である時刻ｔ０～ｔ１の期間において、最小電圧「０」から最大電圧「ＶＬＣ」に単調増加し、その後、半分の期間（後半）である時刻ｔ１～ｔ２の期間において、中間電圧「ＶＬＣ／２」から最大電圧「ＶＬＣ」に単調増加するように変化する電圧である。
　第９実施形態では、ランプ波形電圧の最大電圧ＶＬＣの２倍の電圧である２倍電圧（２×ＶＬＣ）を設定し、更に、電圧「０」から２倍電圧「２×ＶＬＣ」の範囲内でｋ階調（但し、ｋは３以上の整数）の電圧を設定する（図２９の場合は、ｋ＝５）。そして、チャージポンプ３１の駆動、停止を切り替えることにより、列データ線より供給されるランプ波形電圧（０～ＶＬＣの範囲の電圧）が、上記したｋ階調の電圧（０～２×ＶＬＣの範囲の電圧）となるように制御する。
　例えば、図２８に示した液晶４２に、階調１の電圧を供給する場合には、電圧（２／５）×ＶＬＣを出力する。階調２の電圧を供給する場合には、電圧（４／５）×ＶＬＣを出力する。
　更に、階調３の電圧を供給する場合には、電圧（６／５）×ＶＬＣを出力する必要がある。しかし、最大電圧「ＶＬＣ」を超えるので、半分の電圧（３／５）×ＶＬＣを制御電圧として入力し、チャージポンプ３１により２倍に増幅して液晶４２に供給する。階調４である電圧「８／５×ＶＬＣ」、電圧「２×ＶＬＣ」についても同様に、半分の電圧（４／５）×ＶＬＣ、ＶＬＣを制御電圧として入力し、チャージポンプ３１により２倍に増幅して液晶４２に供給する。従って、図２９のグラフ（ｂ）の時刻ｔ１～ｔ２間のグラフの傾きは、時刻ｔ０～ｔ１間のグラフの傾きの半分となっている。
　その結果、図２９のグラフ（ｃ）に示すように、階調１～５に対応する駆動電圧を生成して、液晶４２に供給することができる。
　つまり、所望の階調を得るために液晶４２に供給する駆動電圧が、ランプ波形電圧の最大値である最大電圧ＶＬＣ以下の場合（上記の例では、階調１、２の場合）には、図２９のグラフ（ｂ）の時刻ｔ０～ｔ１に示すように、この制御電圧を増幅することなく駆動電圧として液晶４２に出力する。一方、駆動電圧が最大電圧ＶＬＣよりも大きい場合（上記の例では、階調３、４、５の場合）には、図２９のグラフ（ｂ）の時刻ｔ１～ｔ２に示すように、駆動電圧の半分の制御電圧を２倍に増幅して、所望の駆動電圧を生成する。
　即ち、チャージポンプ制御部２５は、最大電圧（ＶＬＣ）よりも大きい電圧（例えば、最大電圧ＶＬＣの２倍の電圧）までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、制御電圧を増幅せずに前記液晶に出力する。一方、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、チャージポンプ３１により、制御電圧を増幅して液晶４２に出力するように制御する。
　このように、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍのオン、オフを制御し、且つ、チャージポンプ３１の駆動を制御することにより、画素回路２１は、ｋ階調（上記の例では５階調）に対応する駆動信号を生成して液晶４２に供給することができる。即ち、図２９のグラフ（ｃ）に示すように、最大電圧ＶＣＬの２倍の電圧（２×ＶＬＣ）を５等分して得られる階調１～階調５の駆動電圧を、液晶４２に出力することが可能となる。
　図２７に示すように、垂直走査回路２４には、行走査線（Ｇ１～Ｇｎ）が接続されている。垂直走査回路２４は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１、ＶＣＫ２）を入力する。垂直走査回路２４は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号（走査信号）を、１水平走査期間の周期で供給する。
　チャージポンプ制御部２５は、図３に示す各駆動線（Ｌ１～Ｌｎ）に駆動信号を出力する。具体的に、最大電圧（ＶＬＣ）よりも大きい電圧（例えば、最大電圧の２倍の電圧）までの範囲で予め設定された複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、駆動線に「Ｈ」レベルの信号を出力する。その結果、第２トランジスタＱ２がオン状態とされる。
　また、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、駆動線に「Ｌ」レベルの信号を出力する。その結果、図２８に示す第２トランジスタＱ２がオフ状態とされる。
　更に、チャージポンプ制御部２５は、駆動線に「Ｈ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させず、駆動線に「Ｌ」レベルの信号が供給さる場合にはチャージポンプ３１を駆動させるように制御する。
　次に、チャージポンプ３１の作動について説明する。チャージポンプ制御部２５は、チャージポンプ３１を駆動させる場合には、図２８に示した各スイッチＳ１～Ｓ４のオン、オフを制御する制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。具体的に、チャージポンプ３１を駆動させる場合において、列データ線Ｄ１より制御電圧が入力された際に、まず第１スイッチＳ１と第４スイッチＳ４をオンとし、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　従って、制御電圧は第１キャパシタＣ１に蓄積される。所定時間の経過後に、第１スイッチＳ１と第４スイッチＳ４をオフとし、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、列データ線Ｄ１より供給される制御電圧と、第１キャパシタＣ１に蓄積された電圧が加算され、加算後の電圧が出力キャパシタＣ２に蓄積される。従って、出力キャパシタＣ２には、列データ線Ｄ１より供給される制御電圧の２倍となる電圧が蓄積されて、画素電極ｑ１に出力されることになる。
　そして、第９実施形態に係る位相変調装置１０１では、図２７に示した（ｎ×ｍ）個設けられた各画素回路２１のうちの、いくつかの画素回路からなるブロックを設定する。例えば、第９実施形態でも、第１実施形態と同様に、図６（ａ）に示すように（５行×６列）の画素回路２１からなるブロックを設定する。
　図６（ａ）において、同一の行の６個の画素回路２１-11～２１-16に、それぞれ同一の電圧を供給する。例えば、画素回路２１-11～２１－16には、階調１～５のうち階調１に対応する制御電圧を供給する。また、垂直方向の、図中上から下に向けて徐々に階調が高まるように設定し、最下段の画素回路２１-51～２１－56に階調５に対応する制御電圧を供給する。
　具体的に、図６（ｂ）に示すように、垂直方向に並ぶ各画素回路２１-11～２１-51において、各液晶４２に供給する駆動電圧が階調１～５に対応して段階的に変化するように設定される。従って、６個の画素回路２１を一つのグループとし、５通りに反射率を変化させることができ、ひいては５通りに位相変調された反射光を得ることが可能となる。
　［第９実施形態の動作の説明］
　第９実施形態に係る位相変調装置１０１の動作について説明する。ここでは、図６（ａ）に示したように、６×５のマトリクス状に配置された画素回路２１を制御して各液晶の屈折率を設定する例について説明する。
　図２７に示したコンパレータ回路２８は、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍ（ここでは、ｍ＝６）のオン、オフを制御することにより、電圧供給線Ｘ１より供給されるランプ波形電圧から所望の電圧を取り出して制御電圧とし、所望の列データ線に供給する。
　更に、垂直走査回路２４を駆動させることにより、各行走査線（Ｇ１～Ｇｎ）（ここでは、ｎ＝５）のうち所望の画素回路２１に対応する走査ラインを選択する。その結果、所望の画素回路２１に制御電圧を供給することができる。
　例えば、コンパレータ回路２８は、シフトレジスタ回路２６により出力されるｑビットのデジタル信号（０～２＾ｑ）に、５段階の階調（階調１～５）を設定する。そして、シフトレジスタ回路２６より各階調１～５に対応するデジタル信号が出力された場合には、カウンタ回路２９より出力されるカウント値がこのデジタル信号と一致する時点で、スイッチ回路２７における所望のスイッチにスイッチング制御信号を出力する。従って、この時点におけるランプ波形電圧を制御電圧として画素回路２１に供給することができる。
　例えば、図２９に示したように、階調１に対応するデジタル信号が出力された場合には、ランプ波形電圧は（２／５）×ＶＬＣであり、階調２に対応するデジタル信号が出力された場合には、ランプ波形電圧は（４／５）×ＶＬＣである。また、階調３に対応するデジタル信号が出力された場合には、ランプ波形電圧は（３／５）×ＶＬＣであり、階調４に対応するデジタル信号が出力された場合には、ランプ波形電圧は（４／５）×ＶＬＣであり、階調５に対応するデジタル信号が出力された場合には、ランプ波形電圧はＶＬＣである。そして、各ランプ波形電圧に対応する電圧が制御電圧として画素回路２１に供給される。
　この際、前述したようにデジタル信号が２＾ｑの数値の半分以下の場合（図２９の時刻ｔ０～ｔ１の場合）には制御電圧を増幅せず、半分以上の場合（時刻ｔ１～ｔ２の場合）には、チャージポンプ３１により制御電圧を増幅して、液晶４２に出力する駆動電圧とする。
　そして、列データ線より供給される制御電圧は、図２８に示す第１トランジスタＱ１を経由してキャパシタＣｄに蓄積され、更にソースフォロワＱ４を経由してチャージポンプ３１の入力端子ｐ１に供給される。
　以下、図３０Ａ、３０Ｂに示すタイミングチャートを参照して、チャージポンプ３１の作動について説明する。図３０Ａは、一例として液晶４２に階調２の駆動電圧を出力する際の、各信号の変化を示すタイミングチャートである。また、図３０Ｂは、階調４の駆動電圧を出力する際の、各信号の変化を示すタイミングチャートである。
　図３０Ａの目盛り（ａ）に示すように、シフトレジスタ回路２６（図２７参照）より、ｑビットのデジタル信号２＾ｑが出力される。この際、ｑビットのデジタル信号は５等分され、それぞれのデジタル信号に階調１～５（図では「１」～「５」と表記）が割り当てられている。
　そして、カウンタ回路２９より出力されるカウント値がデジタル信号と一致した際に、コンパレータ回路２８よりスイッチ回路２７に設けられる複数のスイッチＳＷ１～ＳＷｍのうち所望のスイッチにスイッチング制御信号が出力され、このスイッチがオン状態となって、列データ線にランプ波形電圧が制御電圧として供給される。また、前述したようにランプ波形電圧は図３０Ａのグラフ（ｂ）に示すように、１水平走査期間内に２つの波形（２つの鋸歯状波形）が出力される。
　液晶４２を階調２に設定する場合には、階調２に対応するデジタル信号が出力される時刻ｔａにおいて、（４／５）×ＶＬＣのランプ波形電圧が制御電圧として列データ線に供給されることになる。この制御電圧は、キャパシタＣｄに蓄積され時刻ｔ１２まで保持される。
　また、図３０Ａのグラフ（ｄ）に示すように、第２トランジスタＱ２は時刻ｔ１２を過ぎてもオン状態が継続され、グラフ（ｅ）、（ｆ）に示すように、各スイッチＳ１～Ｓ４は時刻ｔ１２を過ぎても全てオフ状態が継続されている。従って、チャージポンプ３１は駆動せず、画素回路２１に供給されたランプ波形電圧は増幅されない。そして、図３０Ａのグラフ（ｃ）に示すように、時刻ｔ１２において垂直走査回路２４における行選択信号Ｇがオンとなるので、グラフ（ｇ）に示すように液晶４２には列データ線より供給された制御電圧（４／５）×ＶＬＣが出力される。従って、液晶４２に、第２階調の駆動電圧（４／５）×ＶＬＣを供給することができる。
　なお、階調１の場合においても上記と同様に、液晶４２に、階調１の駆動電圧（２／５）×ＶＬＣを供給することができる。
　一方、液晶４２を階調４に設定する場合には、図３０Ｂの目盛り（ａ）に示すように、階調４に対応するデジタル信号が出力される時刻ｔｂにおいて、（４／５）×ＶＬＣのランプ波形電圧が制御電圧として列データ線に供給されることになる。この制御電圧は、キャパシタＣｄに蓄積され時刻ｔ２２まで保持される。
　また、図３０Ｂのグラフ（ｄ）に示すように、第２トランジスタＱ２は時刻ｔ２２においてオフ状態となる。更に、グラフ（ｅ）に示すように、時刻ｔ２２～ｔ２３の期間において、第１スイッチＳ１と第４スイッチＳ４がオンとなって、第１キャパシタＣ１に電圧（４／５）×ＶＬＣが保持される。その後、グラフ（ｆ）に示すように、時刻ｔ２４において、第２スイッチＳ２と第３スイッチＳ３がオンとされるので、グラフ（ｇ）に示すように、図２８に示す出力キャパシタＣ２には、電圧（４／５）×ＶＬＣを２倍にした電圧（８／５）×ＶＬＣが得られることになる。従って、液晶４２に階調４の電圧を供給することができる。
　なお、階調３、５の場合においても上記と同様に、液晶４２に、階調３の駆動電圧（６／５）×ＶＬＣ、及び階調５の駆動電圧２×ＶＬＣを供給することができる。
　そして上記のように、各画素回路２１より液晶４２に供給する駆動電圧を制御することにより、各液晶４２を所望の階調に設定することが可能となり、各画素回路２１に接続される液晶４２の屈折率を所望の屈折率に設定することが可能となる。
　［第９実施形態の効果の説明］
　第９実施形態に係る位相変調装置１０１では、各画素回路２１にチャージポンプ３１を備えている。そして、液晶４２を、「０」から最大電圧の２倍となる電圧（２×ＶＬＣ）までの範囲で予め設定された複数の階調のうち、任意の階調に設定する場合において、この任意の階調に対応する電圧が最大電圧（ＶＬＣ）以下の場合には、列データ線より画素回路２１に供給される制御電圧（ランプ波形電圧から取得される電圧）を増幅せずに液晶４２に出力する。
　また、複数の階調のうち、任意の階調に対応する電圧が最大電圧（ＶＬＣ）を超える場合には、列データ線より画素回路２１に供給される制御電圧を、チャージポンプ３１により増幅して液晶４２に出力するように制御する。
　従って、列データ線より画素回路２１に供給される制御電圧の最大が最大電圧（ＶＬＣ）である場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率の大小をより広い範囲で変化させることができ、液晶層１２の厚みの増加を抑制するとともに、位相変調の精度を向上させることができる。
　更に、画素回路２１に供給する制御電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。
　また、液晶４２の駆動電圧を設定するための電圧の範囲である電圧を、所定の最大電圧（ＶＬＣ）の２倍の電圧に設定しているので、制御電圧を２倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。
　なお、第９実施形態では、液晶４２の駆動電圧を設定するための電圧の範囲を、所定の最大電圧（ＶＬＣ）の２倍の電圧に設定する例について説明したが、これに限定されるものではなく、駆動電圧を最大電圧ＶＬＣよりも大きく設定すれば良い。
　［第９実施形態の第１変形例の説明］
　次に、第９実施形態の第１変形例について説明する。図３１は、第９実施形態の第１変形例に係る画素回路２１’の構成を示す回路図である。図３１に示すように、画素回路２１’は、駆動線Ｌ１が縦方向に配置されている。従って、マトリクス状配置された各画素回路２１’の縦方向に向けて同一の電圧を液晶４２に出力することができる。このため、屈折率が変化する方向が縦方向となる。
　即ち、図６（ａ）、６（ｂ）に示した例では、縦方向に向けて液晶４２の屈折率の大小が変化する構成であるのに対して、図３１に示す第９実施形態の第１変形例では、横方向に向けて液晶４２の屈折率の大小が変化するように設定する構成となる。
　［第９実施形態の第２変形例の説明］
　次に、第９実施形態の第２変形例について説明する。図３２Ａ、３２Ｂは、第９実施形態の第２変形例に係るランプ波形電圧の時間的な変化を示す説明図である。第９実施形態の第２変形例では、図２７に示した各列データ線Ｄ１～Ｄｍと、行走査線Ｇ１～Ｇｎとの交差部に、それぞれ画素回路を２個接続する。これらを第１画素回路２１Ａ、第２画素回路２１Ｂとする。
　そして、第１画素回路２１Ａを正極性、第２画素回路２１Ｂを負極性とし、第１画素回路２１Ａと第２画素回路２１Ｂで、互いに電圧が変化する方向が反転したランプ波形電圧を与える。
　即ち、図３２Ａのグラフ（ａ）に示すように、第１画素回路２１Ａには単調増加するランプ波形電圧を与え、図３２Ｂのグラフ（ａ）に示すように、第２画素回路２１Ｂには単調減少ランプ波形電圧を与える。そして、階調ｉにおいて、制御電圧ＶpixＨ（図４２Ａ参照）、及び制御電圧ＶpixＬ（図３２Ｂ参照）を得ることができる。このため、図３２Ａのグラフ（ｂ）に示すように、対向電極の電圧ＣceＬに対して、ＣceＬ～ＶpixＨの電圧、及び、図３２Ｂのグラフ（ｂ）に示すように、対向電極の電圧ＣceＨに対して、ＶpixＬ～ＣceＨの電圧を液晶４２に出力することができ、１水平走査期間よりも短い時間で液晶４２の階調を変化させることが可能となる。このため、位相変調の精度をより一層向上させることが可能となる。
　［第１０実施形態の説明］
　第１０実施形態に係る位相変調装置の基本構成は、第１実施形態で説明した図１，２に示す各実施形態の基本構成と同様のため、説明を省略する。
　第１０実施形態に係る位相変調装置１０１おける、各画素回路２１、及び各画素回路２１を制御する制御回路２２の構成を、図３３に示すブロック図、及び図３４に示す回路図を参照して説明する。図３３において、制御回路２２は、マトリクス状に配置された複数（ｍ列、ｎ行）の画素回路２１と、水平走査回路２３と、垂直走査回路２４と、チャージポンプ制御部２５とを備えている。そして、制御回路２２は、各画素回路２１に電気信号を出力して各画素回路２１を駆動させ、各画素回路２１より駆動電圧が印加される。各反射画素上の液晶４２の入射光に対する屈折率が所望の値になるように制御する。
　画素回路２１は、互いに直交するｍ本の列データ線（Ｄ１～Ｄｍ）と、ｎ本の行走査線（Ｇ１～Ｇｎ）との各交差部（交差する位置）にマトリクス状に複数個（ｍ×ｎ個）配置されている。複数の画素回路２１は、全て同一に構成されている。更に、行走査線（Ｇ１～Ｇｎ）に並行して、駆動線（Ｌ１～Ｌｎ）、及び制御線（Ｋ１～Ｋｎ）が設けられている。駆動線（Ｌ１～Ｌｎ）、制御線（Ｋ１～Ｋｎ）は、チャージポンプ制御部２５に接続されている。
　駆動線（Ｌ１～Ｌｎ）は、各画素回路２１に設けられる第２トランジスタＱ２（短絡スイッチ；図４４参照）のオン、オフを切り替えるための制御信号を送信する電線である。また、制御線（Ｋ１～Ｋｎ）は、各画素回路２１に設けられたスイッチＳ１～Ｓ４（図３４参照）のオン、オフを切り替えるための制御信号を送信する配線である。なお、制御線（Ｋ１～Ｋｎ）は、図３４に示すようにそれぞれ複数本（図では、Ｋ１-1、Ｋ１-2の２本）設けられているが、図３３では１本の制御線Ｋ１で簡略化して示している。
　列データ線（Ｄ１～Ｄｍ）は、デジタル信号線Ｘ１より出力されるデジタル信号を各画素回路２１に供給するための配線である。
　図３４は、画素回路２１の詳細な構成を示す回路図である。なお、ここでは図３３に示す列データ線Ｄ１と行走査線Ｇ１の交差部に配置された画素回路２１（これを、画素回路２１ａとする）の構成について説明する。図３４に示すように画素回路２１ａは、ＳＲＡＭ（Static RAM；デジタル信号保持部）３２と、第１トランジスタＱ１と、第２トランジスタＱ２と、チャージポンプ３１と、出力キャパシタＣ２を備えている。
　ＳＲＡＭ３２は、列データ線Ｄ１より供給される各ビットに対応したパルスパターンからなるデジタル信号を保持し、最大振幅となる電圧ＶＬＣのデジタル信号を出力する。後述するように、ＳＲＡＭ３２は、電圧「０」或いは「ＶＬＣ」のデジタル信号を出力する。具体的に、パルスが立っていない場合には電圧「ＶＬＣ」を出力し、パルスが立っている場合には振幅「ＶＬＣ」のパルスパターンを出力する。また、チャージポンプ３１を駆動させることにより、電圧ＶＬＣを２倍の電圧「２×ＶＬＣ」に増幅して液晶４２に供給することができる。
　即ち、ＳＲＡＭ３２は、列データ線に供給されるデジタル信号のパルス数またはパルス幅に応じたデジタル信号を出力する機能を備えている。
　第１トランジスタＱ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第１トランジスタＱ１の第１端子（例えば、ドレイン）は列データ線Ｄ１に接続され、第２端子（例えば、ソース）はＳＲＡＭ３２の入力に接続されている。また、第１トランジスタＱ１の制御端子（例えば、ゲート）は、行走査線Ｇ１に接続されている。従って、行走査線Ｇ１が選択され、且つ列データ線Ｄ１よりデジタル信号が入力された場合には、このデジタル信号はＳＲＡＭ３２に供給されることになる。
　第２トランジスタＱ２についても前述した第１トランジスタＱ１と同様にスイッチングトランジスタであり、例えばＮチャネルのＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。第２トランジスタＱ２の第１端子（例えば、ドレイン）はチャージポンプ３１の入力端子ｐ１に接続され、第２端子（例えば、ソース）はチャージポンプ３１の出力端子ｐ２に接続されている。
　また、第２トランジスタＱ２の制御端子（例えば、ゲート）は、駆動線Ｌ１に接続されている。従って、駆動線Ｌ１に「Ｈ」レベルの電圧が供給されると、第２トランジスタＱ２がオンとなってチャージポンプ３１の入力端子ｐ１と出力端子ｐ２が短絡され、入力端子ｐ１に供給された電圧をそのまま出力端子ｐ２に出力することができ、チャージポンプ３１の機能を停止させることができる。これとは反対に、駆動線Ｌ１に「Ｌ」レベルの電圧が供給されると、第２トランジスタＱ２がオフとなり、チャージポンプ３１の入力端子ｐ１と出力端子ｐ２が開放され、チャージポンプ３１を作動させることができる。
　即ち、第２トランジスタＱ２は、チャージポンプ３１にＳＲＡＭ３２の出力電圧が供給される入力端子ｐ１と、チャージポンプ３１から液晶４２に電圧（駆動電圧）を出力する出力端子ｐ２とを短絡する短絡スイッチとしての機能を備えている。
　そして、後述するように、列データ線Ｄ１より供給されるデジタル信号のデータビット数が「０～ｍ／２」（但し、ｍは最大ビット数）の範囲である場合には、チャージポンプ制御部２５（図３３参照）の制御により、第２トランジスタＱ２を短絡し、チャージポンプ３１の駆動を停止する。また、デジタル信号のデータビット数が「ｍ／２～ｍ」の範囲である場合には、第２トランジスタＱ２を開放し、チャージポンプ３１を駆動可能な状態にする。
　チャージポンプ３１は、４つのスイッチＳ１～Ｓ４と、電荷を蓄積するための第１キャパシタＣ１を備えており、入力端子ｐ１に供給される電圧（ＳＲＡＭ３２の出力電圧）を増幅して出力端子ｐ２に出力する。
　チャージポンプ３１において、第１スイッチＳ１と第３スイッチＳ３は互いに直列接続され、第１スイッチＳ１側の端部は入力端子ｐ１に接続され、第３スイッチＳ３側の端部は出力端子ｐ２に接続されている。また、第２スイッチＳ２と第４スイッチＳ４は互いに直列接続され、第２スイッチＳ２側の端部は入力端子ｐ１に接続され、第４スイッチＳ４側の端部はグランドに接続されている。
　更に、第１スイッチＳ１と第３スイッチＳ３の接続点と、第２スイッチＳ２と第４スイッチＳ４の接続点との間には、第１キャパシタＣ１が設けられている。出力端子ｐ２は、出力キャパシタＣ２を介してグランドに接続され、更に、液晶４２の画素電極ｑ１に接続されている。即ち、第１キャパシタＣ１の一端は、第１スイッチＳ１と第３スイッチＳ３に接続され、第１キャパシタＣ１の他端は、第２スイッチＳ２と第４スイッチＳ４に接続されている。また、前述したように、液晶４２の共通電極ｑ２は、透明ガラスに設けられた透明電極である。透明電極には、共通電極電圧が印加される。
　液晶４２は、画素回路２１から画素電極ｑ１に与えられる駆動電圧と、共通電極ｑ２に与えられる共通電極との間の電位差に応じて駆動される。従って、液晶４２に入射した入射光が、上記電位差に応じて位相変調されて、反射することになる。
　第９実施形態でも、反射基板１１に設けられる画素回路２１に対応する反射画素２０に入射する入射光と、画素回路２１に対応する反射画素２０で反射する反射光の角度についての関係は、第１実施形態において、図５を用いて説明したものと同様であるため、ここでの説明は省略する。
　なお、第１実施形態では、電圧値による液晶の屈折率の変化として説明しているが、液晶に高周波のパルス信号を加えた場合でも、パルス数やパルス幅、パルスパターンによって屈折率を変化させることができる。パルスパターンの場合は、例えばパルス本数が多いほど屈折率の変化量を大きくすることができる。
　図３３に示すように、制御回路２２に設けられる水平走査回路２３は、シフトレジスタ回路２６と、スイッチＳＷ１～ＳＷｍを含むスイッチ回路２７を備えている。
　シフトレジスタ回路２６は、水平同期信号（ＨＳＴ）、及び水平走査用のクロック信号（ＨＣＫ１、ＨＣＫ２）を入力する。シフトレジスタ回路２６は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることで、スイッチ回路２７に出力するスイッチング信号（これを、「ＳＤ１～ＳＤｍ」とする）を１水平走査期間の周期で生成する。
　スイッチ回路２７は、各列データ線（Ｄ１～Ｄｍ）のオン、オフを切り替えるためのｍ個のスイッチＳＷ１～ＳＷｍを備えている。また、各スイッチＳＷ１～ＳＷｍは、シフトレジスタ回路２６より出力されるスイッチング信号（ＳＤ１～ＳＤｍ）に基づいてオン状態またはオフ状態に制御される。スイッチＳＷ１～ＳＷｍは、列データ線（Ｄ１～Ｄｍ）に対応して設けられ、各列データ線に対応したデジタル信号「ｄ」を順次入力する。
　スイッチＳＷ１～ＳＷｍは、各列データ線（Ｄ１～Ｄｍ）に対応したデジタル信号を選択的に列データ線に与える。例えばスイッチＳＷ１は、スイッチング信号ＳＤ１がハイレベルのときにオン状態となり、列データ線Ｄ１に対応したデジタル信号を選択し、選択したデジタル信号を列データ線Ｄ１に出力する。デジタル信号は、デジタル信号線Ｘ１より供給される。
　図３５は、デジタル信号のデータビット数とパルス数との関係を示すグラフである。図３５において、横軸は列データ線Ｄ１より供給されるデジタル信号のデータビット数（最大値ｍ）を示し、縦軸はパルス数を示す。なお、パルス数の代わりにパルス幅とすることも可能であるが、以下ではパルス数として説明することにする。
　図３５に示すように、データビット数が０～（ｍ／２）の範囲では、グラフＲ１に示すように、パルス数は０から最大値Ｗmaxの範囲で変化する。また、データビット数が（ｍ／２）～ｍの範囲では、グラフＲ２に示すように、パルス数は（Ｗmax／２）～Ｗmaxの範囲で変化する。そして、データビット数が０～（ｍ／２）の範囲でチャージポンプ３１をオフとし、（ｍ／２）～ｍの範囲でチャージポンプ３１をオンとする。即ち、図３３に示したチャージポンプ制御部２５は、デジタル信号のデータビット数が０～（ｍ／２）の範囲においてチャージポンプ３１をオフとし、（ｍ／２）～ｍの範囲においてチャージポンプ３１をオンとするように制御する。
　図３５において、デジタル信号のパルスが立っていない場合には、列データ線より供給される電圧は「０」である。このとき、ＳＲＡＭ３２の出力電圧は「ＶＬＣ」である。パルスが立っている場合で、データビット数が０～（ｍ／２）の範囲である場合には、ＳＲＡＭ３２よりデジタル信号の最大振幅となる電圧ＶＣＬで各ビットに対応したパルスパターンが出力される。この際、チャージポンプ３１はオフとされる。従って、ＳＲＡＭ３２より出力される電圧ＶＬＣは、チャージポンプ３１で増幅されずに駆動電圧として液晶４２に供給される。
　また、パルスが立っている場合で、データビット数が（ｍ／２）～ｍの範囲である場合には、ＳＲＡＭ３２よりデジタル信号の最大振幅となる電圧ＶＣＬで各ビットに対応したパルスパターンが出力される。この際、チャージポンプ３１はオンとされる。従って、ＳＲＡＭ３２より出力される電圧ＶＬＣは、チャージポンプ３１で２倍の電圧（２×ＶＬＣ）に増幅され、この電圧（２×ＶＬＣ）のパルスパターンが駆動電圧として液晶４２に供給される。
　このため、パルスが立っていない場合には、ＳＲＡＭ３２より出力する電圧を「ＶＬＣ」とし、液晶４２に供給する駆動電圧を「ＶＬＣ」にすることができる。また、ＳＲＡＭ３２より電圧ＶＬＣを出力し、且つチャージポンプ３１を停止することにより、液晶４２に供給する駆動電圧を「ＶＬＣ」にすることができる。更に、ＳＲＡＭ３２より電圧ＶＬＣのパルスパターンを出力し、且つチャージポンプ３１を駆動することにより、この電圧ＶＣＬを２倍に増幅できるので、液晶４２に供給する駆動電圧の振幅を「２×ＶＬＣ」にすることができる。
　なお、図３５に示すグラフＲ１、Ｒ２はリニアに示しているが、液晶４２における電圧に対する位相変化の関係がリニアとは限らないので、パルス数もリニアになるとは限らない。また、ＳＲＡＭ３２より出力される電圧は極性が反転するので、画素電極ｑ１には極性が反転した電圧が供給される。これに対応して、共通電極ｑ２に供給する電圧を反転させることにより、液晶４２に所望の電圧を印加することが可能になる。
　このように、チャージポンプ３１の動作により、液晶４２に供給するパルスパターンの駆動電圧の振幅を「０」、「ＶＬＣ」、「２×ＶＬＣ」の３通りに設定することが可能となる。そして、各振幅のパルスパターン（パルス幅、或いはパルス数）により、液晶４２を複数の階調に設定することが可能になる。
　従って、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍのオン、オフを制御し、且つ、チャージポンプ３１の駆動を制御することにより、画素回路２１は、複数の階調の駆動信号を生成して液晶４２に供給することができる。
　図３３に示すように、垂直走査回路２４には、行走査線（Ｇ１～Ｇｎ）が接続されている。垂直走査回路２４は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１、ＶＣＫ２）を入力する。垂直走査回路２４は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号（走査信号）を、１水平走査期間の周期で供給する。
　チャージポンプ制御部２５は、図３３に示す各駆動線（Ｌ１～Ｌｎ）に駆動信号を出力する。具体的に、列データ線より供給されるデジタル信号のデータビット数が０～（ｍ／２）の範囲である場合には、駆動線に「Ｈ」レベルの信号を出力する。また、上記デジタル信号のデータビット数が（ｍ／２）～ｍの範囲である場合には、駆動線に「Ｌ」レベルの信号を出力する。
　更に、チャージポンプ制御部２５は、駆動線に「Ｈ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させず、駆動線に「Ｌ」レベルの信号が供給される場合にはチャージポンプ３１を駆動させるように制御する。以下、チャージポンプ３１の作動について説明する。
　チャージポンプ制御部２５は、チャージポンプ３１を駆動させる場合において、図３４に示した各スイッチＳ１～Ｓ４のオン、オフを制御する制御信号を、制御線Ｋ１（Ｋ１-1、Ｋ１-2）に出力する。具体的に、ＳＲＡＭ３２よりパルスパターンが出力された際に、まず第１スイッチＳ１と第４スイッチＳ４をオンとし、第２スイッチＳ２と第３スイッチＳ３をオフとする。
　従って、ＳＲＡＭ３２より出力された振幅ＶＬＣのパルスパターンによる電圧は、第１キャパシタＣ１に蓄積される。そして所定時間の経過後に、第１スイッチＳ１と第４スイッチＳ４をオフとし、第２スイッチＳ２と第３スイッチＳ３をオンとする。その結果、ＳＲＡＭ３２より出力されるパルスパターンの電圧と、第１キャパシタＣ１に蓄積された電圧ＶＬＣが加算され、加算後の電圧が出力キャパシタＣ２に蓄積される。従って、出力キャパシタＣ２に蓄積された電圧が画素電極ｑ１に出力されることになる。
　そして、第１０実施形態に係る位相変調装置１０１では、図３３に示した（ｎ×ｍ）個設けられた各画素回路２１のうちの、いくつかの画素回路からなるブロックを設定する。例えば、第１０実施形態でも、第１実施形態と同様に、図６（ａ）に示すように（５行×６列）の画素回路２１からなるブロックを設定する。
　図６（ａ）において、同一の行の６個の画素回路２１-11～２１-16を、それぞれ同一の屈折率に設定する。例えば、１行目の画素回路２１-11～２１－16を第１の屈折率に設定し、２行目の画素回路２１-21～２１-26を第２の屈折率に設定する。３行目の画素回路２１-31～２１-36を第３の屈折率に設定し、４行目の画素回路２１-41～２１－46を第４の屈折率に設定し、５行目の画素回路２１-51～２１－56を第５の屈折率に設定する。
　具体的に、図６（ｂ）に示すように、垂直方向に並ぶ各画素回路２１-11～２１-51において、各液晶４２の屈折率が５段階に変化するように設定される。従って、水平方向に並ぶ６個の画素回路２１を一つのグループとし、５つの階調に屈折率を変化させることができ、ひいては５通りに位相変調された反射光を得ることが可能となる。なお、垂直方向と水平方向を入れ替えてもよい。
　［第１０実施形態の動作の説明］
　第１０実施形態に係る位相変調装置１０１の動作を、図４５に示すグラフ、及び図３６に示すタイミングチャートを参照して説明する。また、以下では図６（ａ）に示したように、６×５のマトリクス状に配置された各画素回路２１、及び各画素回路２１に対応する反射画素を有する場合の例について説明する。
　図３３に示した水平走査回路２３は、スイッチ回路２７に設けられる各スイッチＳＷ１～ＳＷｍ（ここでは、ｍ＝６）のオン、オフを制御することにより、デジタル信号線Ｘ１より供給されるデジタル信号を、所望の列データ線に供給する。
　更に、垂直走査回路２４を駆動させることにより、各行走査線（Ｇ１～Ｇｎ）（ここでは、ｎ＝５）のうち所望の画素回路２１に対応する走査ラインを選択する。その結果、所望の画素回路２１のＳＲＡＭ３２にデジタル信号を供給することができる。
　具体的には、デジタル信号のパルスが立っていない場合には、ＳＲＡＭ３２は電圧「ＶＬＣ」を出力する。また、図７のグラフＲ１に示したように、データビット数が０～（ｍ／２）の範囲でありパルスが立っている場合には、ＳＲＡＭ３２は振幅「ＶＬＣ」のパルスパターンを出力する。この際、図８の時刻ｔ０～ｔ１に示すように、トランジスタＱ２をオンとし、且つ、各スイッチＳ１～Ｓ４を全てオフにする。従って、チャージポンプ３１は駆動しない。振幅「ＶＬＣ」のパルスパターンは、第２トランジスタＱ２を経由して画素電極ｑ１及び液晶４２に供給される。
　一方、図３５のグラフＲ２に示したように、データビット数が（ｍ／２）～ｍの範囲でありパルスが立っている場合には、ＳＲＡＭ３２は振幅「ＶＬＣ」のパルスパターンを出力する。この際、図３６の時刻ｔ１～ｔ４に示すように、第２トランジスタＱ２はオフとされる。更に、時刻ｔ１～ｔ２において第１スイッチＳ１と第４スイッチＳ４がオン、第２スイッチＳ２と第３スイッチＳ３がオフとされ、時刻ｔ３～ｔ４において、第２スイッチＳ２と第３スイッチＳ３がオン、第１スイッチＳ１と第４スイッチＳ４がオフとされるので、ＳＲＡＭ３２より出力されたパルスパターンは２倍に増幅されて、画素電極ｑ１及び液晶４２に供給される。
　［第１０実施形態の効果の説明］
　第１０実施形態に係る位相変調装置１０１では、列データ線（Ｄ１～Ｄｍ）より出力されるデジタル信号を、各画素回路２１に設けられたＳＲＡＭ３２に入力する。そして、チャージポンプ３１の駆動、停止を制御することにより、液晶４２を「０」～「２×ＶＬＣ」の範囲内で複数の階調に切り替えることができる。
　従って、ＳＲＡＭ３２より出力されるデジタル信号の最大値が電圧ＶＬＣである場合に、その２倍である電圧（２×ＶＬＣ）の範囲で、液晶４２を駆動するための駆動電圧を設定することが可能となる。従って、液晶４２の屈折率をより広い範囲で変化させることができ、位相変調の精度を向上させることができる。
　更に、画素回路２１に供給する電圧の最大電圧ＶＬＣを高めることなく広い電圧の範囲で階調を設定できるので、制御回路２２を構成する各部品の耐圧を高める必要がなく、装置の小型化、軽量化を図ることが可能となる。
　また、液晶４２の階調を設定するための電圧の範囲を、所定の最大電圧（ＶＬＣ）の２倍の電圧に設定しているので、ＳＲＡＭ３２より出力される電圧を２倍に増幅するという簡単な処理で所望の駆動電圧を得ることができ、回路構成を簡素化することができる。
　また、第１０実施形態では、互いに直交する方向、即ち、図３３に示す列方向及び行方向のうちの、一方の方向に向けて液晶４２の屈折率が変化するように設定し、他方の方向に、チャージポンプのオン、オフを切り替える駆動線（Ｌ１～Ｌｎ）を配置している。従って、屈折率の変化による液晶の配向の乱れを防止することが可能となる。
　更に、デジタル信号保持部としてＳＲＡＭ３２を用いているので、デジタル信号を簡単な構成で保持してチャージポンプ３１に出力することが可能となる。更に、第１０実施形態では、デジタル信号を用いているので、階調を切り替える操作をより高速に行うことが可能になる。
　なお、第１０実施形態では、液晶４２を駆動する駆動電圧の最大値として、最大電圧ＶＬＣの２倍となる電圧（２×ＶＬＣ）を設定したが、これに限定されるものではなく、駆動電圧の最大値が所定の最大電圧（ＶＬＣ）よりも大きければ良い。
　［第１０実施形態の変形例の説明］
　次に、第１０実施形態の変形例について説明する。図３７は、第１０実施形態の変形例に係る画素回路２１’の構成を示す回路図である。図３７に示すように、画素回路２１’は、駆動線Ｌ１が縦方向に配置されている。従って、マトリクス状に配置された各画素回路２１’の縦方向に向けてチャージポンプ回路のオン、もしくはオフが設定できる。このため、屈折率が変化する方向が横方向となる。
　即ち、図６（ａ）、６（ｂ）に示した例では、縦方向に向けて液晶４２の屈折率の大小が変化する構成であるのに対して、図３７に示す第１０実施形態の変形例では、横方向に向けて液晶４２の屈折率の大小が変化するように設定する構成となる。この場合には、１垂直走査期間において、パルス数、或いはパルス幅が変化するように、画素回路２１’に供給するデジタル信号を設定する。
　以上、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
 

Claims (22)

  1. 　入射光を所望の角度に反射させるための位相変調装置であって、
    　互いに直交する複数の列データ線と複数の行走査線と、
    　前記複数の列データ線と前記複数の行走査線とがそれぞれ交差する位置に設けられた複数の画素回路と、
    　前記複数の画素回路にそれぞれ対応して設けられた複数の反射画素と、
    　前記複数の反射画素にそれぞれ対応して設けられ、前記画素回路より供給される駆動電圧により入射光に対する屈折率が変化する液晶と、
    　チャージポンプ制御部と
    を備え、
    　前記列データ線は、各々の前記画素回路に所定の最大電圧までの範囲で変化する制御電圧を出力し、
    　各々の前記画素回路は、前記制御電圧を増幅可能なチャージポンプを備え、
    　前記チャージポンプ制御部は、前記液晶に供給する前記駆動電圧が前記最大電圧以下の場合には、前記制御電圧を増幅せずに前記液晶に出力し、前記駆動電圧が前記最大電圧を超える場合には、前記チャージポンプにて前記制御電圧を増幅して前記液晶に出力する制御を行う
    位相変調装置。
  2. 　前記チャージポンプは、前記制御電圧に前記最大電圧を加算することにより前記制御電圧を増幅する
    請求項１に記載の位相変調装置。
  3. 　前記画素回路を制御する制御回路を更に備え、
    　前記制御回路は、前記所定の最大電圧までの範囲で変化する前記制御電圧、及び前記所定の最大電圧を時分割で出力する制御電圧出力部を備え、
    　前記チャージポンプ制御部は、前記駆動電圧が前記所定の最大電圧以下の場合には、前記制御電圧出力部より出力される前記制御電圧を増幅せずに前記液晶に出力し、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプにて前記制御電圧出力部より時分割で出力される前記制御電圧と前記所定の最大電圧を加算することにより前記制御電圧を増幅して前記液晶に出力する制御を行う
    請求項１に記載の位相変調装置。
  4. 　前記画素回路を制御する制御回路を更に備え、
    　前記制御回路は、
    　　前記駆動電圧が前記所定の最大電圧以下の場合には、前記制御電圧を出力電圧とし、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプで増幅された電圧を出力電圧として、前記液晶に供給する制御を行う前記チャージポンプ制御部と、
    　　一の画素回路における前記出力電圧を供給する供給点と、前記一の画素回路に隣接する他の画素回路における前記出力電圧を供給する供給点と、の短絡、開放を切り替える第１切替スイッチと、
    　　前記一の画素回路の出力電圧を前記液晶に供給しているときには、前記第１切替スイッチを開放し、前記一の画素回路の出力電圧を前記液晶に供給していないときの少なくとも一部の時間に前記第１切替スイッチを短絡するように制御する切替スイッチ制御部と、
    を備える
    請求項１に記載の位相変調装置。
  5. 　前記画素回路を制御する制御回路を更に備え、
    　前記画素回路は、前記制御電圧または前記チャージポンプで増幅された前記制御電圧を増幅するソースフォロワを更に備え、
    　前記制御回路は、前記駆動電圧が前記所定の最大電圧以下の場合には、前記制御電圧を出力電圧とし、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプで増幅された電圧を出力電圧として、前記液晶に供給する制御を行う前記チャージポンプ制御部を備え、
    　前記ソースフォロワのウェルとソースが接続され、ウェル電位とソース電位が同電位とされている
    請求項１に記載の位相変調装置。
  6. 　前記画素回路を制御する制御回路を更に備え、
    　前記画素回路は、
    　　前記列データ線より出力される制御電圧を増幅するソースフォロワと、
    　　前記制御電圧としての前記ソースフォロワの出力電圧を増幅する前記チャージポンプと
    を備え、
    　前記制御回路は、前記駆動電圧が前記所定の最大電圧以下の場合には、前記ソースフォロワの出力を出力電圧とし、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプで増幅された電圧を出力電圧として、前記液晶に供給する制御を行う前記チャージポンプ制御部を備え、
    　前記ソースフォロワのウェルとソースが接続され、ウェル電位とソース電位が同電位とされている
    請求項１に記載の位相変調装置。
  7. 　前記画素回路は、複数のスイッチからなるブリッジ回路を更に備え、
    　前記チャージポンプ制御部は、前記駆動電圧が前記所定の最大電圧以下の場合には、前記複数のスイッチを制御して前記チャージポンプの入力端子と出力端子を短絡させて前記制御電圧を増幅せずに前記液晶に出力し、前記駆動電圧が前記所定の最大電圧を超える場合には、前記複数のスイッチの短絡と開放を制御して前記制御電圧を増幅し、前記液晶に出力する制御を行う
    請求項１に記載の位相変調装置。
  8. 　前記画素回路の駆動を制御する制御回路を更に備え、
    　前記制御回路は、
    　　前記チャージポンプ制御部と、
    　　所定のデジタル階調の最大値までカウントするカウンタ回路と、
    　　各々の前記画素回路に対応した階調値とカウンタ回路から出力されるカウント値を比較して、一致した場合にスイッチング制御信号を出力するコンパレータ回路と
    を備え、
    　前記列データ線とスイッチ回路を介して接続された配線に前記所定の最大電圧まで変化するランプ状の参照電圧が印加されており、
    　前記スイッチング制御信号のタイミングで前記スイッチ回路が切れることで、前記制御電圧を決定し、各画素回路に保持される
    請求項１に記載の位相変調装置。
  9. 　前記画素回路の駆動を制御する制御回路を更に備え、
    　前記画素回路は、
    　　所定のパルス幅またはパルス数を有するデジタル信号が供給された際に、前記デジタル信号を保持するデジタル信号保持部と、
    　　前記制御電圧として前記デジタル信号保持部より出力される前記デジタル信号を増幅可能な前記チャージポンプと
    を備え、
    　前記制御回路は、前記駆動電圧が前記デジタル信号の最大振幅以下の場合には、前記デジタル信号を増幅せずに前記液晶に出力し、前記駆動電圧が前記最大振幅を超える場合には、前記デジタル信号を前記チャージポンプで増幅して前記液晶に出力する制御を行う前記チャージポンプ制御部を備える
    請求項１に記載の位相変調装置。
  10. 　前記互いに直交する方向のうちの、一方の方向に向けて前記液晶の屈折率が変化するように設定し、他方の方向に、前記チャージポンプのオン、オフを切り替えるための駆動線を配置した
    請求項１から９のいずれか１項に記載の位相変調装置。
  11. 　前記画素回路は、前記チャージポンプに前記制御電圧が供給される入力端子と、前記チャージポンプから液晶に電圧を出力する出力端子と、を短絡する短絡スイッチを備え、
    　前記チャージポンプ制御部は、前記液晶に出力する駆動電圧が前記所定の最大電圧以下の場合には前記短絡スイッチを短絡し、前記液晶に出力する駆動電圧が前記所定の最大電圧を超える場合には前記短絡スイッチを開放する
    請求項１から１０のいずれか１項に記載の位相変調装置。
  12. 　前記画素回路は、前記液晶に供給する電圧を蓄積する出力キャパシタを更に備え、
    　前記チャージポンプは、
    　　電荷を蓄積する第１キャパシタと、
    　　前記第１キャパシタの一端と、前記制御電圧が供給される入力端子との間に設けられた第１スイッチと、
    　　前記第１キャパシタの他端と、前記入力端子との間に設けられた第２スイッチと、
    　　前記第１キャパシタの前記一端と、出力キャパシタの一端との間に設けられた第３スイッチと、
    　　前記第１キャパシタの前記他端と、前記出力キャパシタの他端との間に設けられた第４スイッチと
    を備える
    請求項１から１１のいずれか１項に記載の位相変調装置。
  13. 　前記液晶に供給する駆動電圧の最大電圧を、前記所定の最大電圧の２倍に設定する
    請求項１から１２のいずれか１項に記載の位相変調装置。
  14. 　入射光を所望の角度に反射させるための位相変調方法であって、
    　互いに直交する複数の列データ線と複数の行走査線とがそれぞれ交差する位置に設けられた複数の画素回路に、所定の最大電圧までの範囲で変化する制御電圧を出力する制御電圧出力ステップと、
    　各々の前記画素回路に対応して設けられ、入力する電圧に応じて入射光に対する屈折率が変化する液晶に供給する駆動電圧が前記所定の最大電圧以下の場合には、前記制御電圧を増幅せずに前記液晶に出力する非増幅電圧出力ステップと、
    　前記駆動電圧が前記所定の最大電圧を超える場合には、チャージポンプにて前記制御電圧を増幅して前記液晶に出力する増幅電圧出力ステップと
    を備えた位相変調方法。
  15. 　前記増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプにて前記制御電圧に前記所定の最大電圧を加算することにより前記制御電圧を増幅して前記液晶に出力する
    請求項１４に記載の位相変調方法。 
  16. 　前記制御電圧出力ステップは、前記複数の画素回路に、前記所定の最大電圧までの範囲で変化する前記制御電圧、及び前記所定の最大電圧を時分割で出力し、
    　前記増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプにて前記制御電圧に前記所定の最大電圧を加算することにより前記制御電圧を増幅して前記液晶に出力する
    請求項１４に記載の位相変調方法。
  17. 　前記非増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧以下の場合には、前記制御電圧を増幅しない電圧を供給点に出力し、
    　前記非増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプにて前記制御電圧を増幅した電圧を前記供給点に出力し、
    　第１切替スイッチ制御ステップは、前記供給点の電圧を前記液晶に供給するときには、一の画素回路における供給点と、前記一の画素回路に隣接する他の画素回路における供給点との短絡、開放を切り替える第１切替スイッチを開放し、前記供給点の電圧を前記液晶に供給しないときの少なくとも一部の時間に、前記第１切替スイッチを短絡するように制御する
    請求項１４に記載の位相変調方法。
  18. 　前記非増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧以下の場合には、前記チャージポンプにて前記制御電圧を増幅しない電圧を、ソースフォロワで増幅して供給点に出力し、
    　前記増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプにて前記制御電圧を増幅した電圧を、前記ソースフォロワで増幅して前記供給点に出力し、
    　前記ソースフォロワのウェルとソースが接続され、ウェル電位とソース電位が同電位とされている
    請求項１４に記載の位相変調方法。
  19. 　前記制御電圧をソースフォロワにて増幅する制御電圧増幅ステップを更に備え、
    　前記非増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧以下の場合には、前記チャージポンプにて前記ソースフォロワの出力電圧を増幅せずに供給点に出力し、
    　前記増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧を超える場合には、前記チャージポンプにて前記ソースフォロワの出力電圧を増幅して前記供給点に出力し、
    　前記ソースフォロワのウェルとソースが接続され、ウェル電位とソース電位が同電位とされている
    請求項１４に記載の位相変調方法。
  20. 　前記非増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧以下の場合には、前記チャージポンプのブリッジ回路に含まれる複数のスイッチを制御して入力端子と出力端子を短絡させ、前記制御電圧を増幅せずに前記液晶に出力し、
    　前記増幅電圧出力ステップは、前記駆動電圧が前記所定の最大電圧を超える場合には、前記複数のスイッチの短絡と開放を制御して前記制御電圧を増幅し、前記液晶に出力する
    請求項１４に記載の位相変調方法。
  21. 　前記画素回路ごとに対応した階調値と、カウンタ回路でのカウント値とが、一致したタイミングでのスイッチング制御によって、前記所定の最大電圧まで変化するランプ状の参照電圧から前記制御電圧が決定される制御電圧決定ステップを更に備え、
    　前記制御電圧出力ステップは、前記複数の画素回路に前記制御電圧決定ステップで決定された前記制御電圧を出力する
    請求項１４に記載の位相変調方法。 
  22. 　前記制御電圧出力ステップは、前記複数の画素回路に、前記制御電圧として所定のパルス幅またはパルス数のデジタル信号を出力し、
    　デジタル信号保持ステップが、前記デジタル信号を保持し、
    　前記非増幅電圧出力ステップは、前記駆動電圧が前記デジタル信号の最大振幅以下の場合には、前記デジタル信号を増幅せずに前記液晶に出力し、
    　前記増幅電圧出力ステップは、前記駆動電圧が前記最大振幅を超える場合には、前記チャージポンプにて前記デジタル信号を増幅して前記液晶に出力する
    請求項１４に記載の位相変調方法。 
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