JP6394715B2 - 液晶表示装置及び液晶表示装置の検査方法 - Google Patents

Description

本発明は液晶表示装置及び液晶表示装置検査方法に係り、構成する画素の小型化を可能
にすると共に、画素検査を正確に行うことを可能とする液晶表示装置及び液晶検査方法に
関する。

従来から、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式
が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（
例えば、動画像の場合には１画像の表示単位である１フレーム）を複数のサブフレームに
分割し、表示されるべき階調にあわせて、それらのサブフレームを組み合わせて、各画素
の駆動を行う。表示されるべき階調は、所定の期間内に占める画素の駆動期間の割合によ
って定まる。そして、所定の期間内に占める画素の駆動期間の割合は、分割された各サブ
フレームの組み合わせによって定まる。

前述のようなサブフレーム駆動方式を採用した液晶表示装置として、例えば特許文献１
に記載されているように、各画素が、マスターラッチ、スレーブラッチ、液晶表示素子、
及び第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られてい
る。

この場合、各画素では、マスターラッチは２つの入力端子のうち、一方の入力端子に対
しては、第１のスイッチングトランジスタを通して１ビットの第１のデータが印加される
と共に、他方の入力端子に対しては、第２のスイッチングトランジスタを通して、第１の
データとは相補的な関係にある１ビットの第２のデータが印加される。そして行走査線を
介した行選択信号の印加に基づき、対象となる画素が選択されると、これら第１のスイッ
チングトランジスタ及び第２のスイッチングトランジスタがオン状態となり、第１のデー
タが書き込まれる。第１のデータが論理値「１」で、第２のデータが論理値「０」のとき
、その画素はデータに基づいた表示を行う。

あるサブフレーム期間内で、全ての画素に対して上述したような動作により各データが
書き込まれた後、そのサブフレーム期間内で、全画素の第３のスイッチングトランジスタ
がオン状態とされる。そして、マスターラッチに書き込まれたデータが同時にスレーブラ
ッチへ読み出される。そしてスレーブラッチされたデータが液晶表示素子の画素電極に、
そのスレーブラッチでラッチされたデータを印加する。サブフレーム毎に前述の一連の動
作が繰り返され、１フレーム期間内の全てのサブフレームの組み合わせに基づき、所望の
階調表示が行われる。

すなわち、サブフレーム駆動方式を採用した液晶表示装置では、１フレーム期間内に存
在する全てのサブフレームについて、同一又は異なる所定の表示期間が各サブフレームに
割り当てられている。そして、各画素は、最大階調表示時は全てのサブフレームで白表示
を行い（表示とされ）、最小階調表示時は全てのサブフレームが白表示を行わない（非表
示とされる、換言すれば黒表示とされる）。そして最大階調表示時および最小階調表示時
以外の場合は、表示される階調に応じて、表示されるサブフレームが選択される。なお、
この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段
ラッチ構成のデジタル駆動方式を用いている。

特表２００１−５２３８４７号公報

しかしながら、前述の従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、
いわゆるＳＲＡＭ（Static Random Access Memory）で構成されるため、回路を構成する
トランジスタの数が多くなってしまう。そのため、画素の小型化が困難であるという問題
を有している。

また、前述の従来の液晶表示装置の各画素は通常、シフトレジスタなどを含んだ回路を
構成したシリコンバックプレーンを用いるが、これは大規模半導体集積回路（ＬＳＩ:Lar
ge Scale Integrated circuit）工程を介して作成される。ウェハ作成後のプローブ検査
において、画素検査が正常に行えない課題という問題を有している。この問題は、画素検
査が行われる場合、列データ線にデータを入力してその入力データをＳＲＡＭに書き込ん
だ後、正常に書き込まれたかどうかを検査するため、列データ線からＳＲＡＭに書き込ま
れたデータを読み出すが、このとき列データ線に溜まっていた電荷によってＳＲＡＭが書
き換わってしまう可能性があるために生じる。

これまでの議論に加えて、前述した特許文献１に記載されている液晶表示装置は２つの
相補ビット線をもつ２スイッチ型のＳＲＡＭであるが、関連する従来技術として、１つの
ビット線と１つのスイッチで構成される１スイッチ型のＳＲＡＭを採用した場合の問題に
ついても述べる。

例えば、いわゆるフルハイビジョン（ＦＨＤ）の解像度を有する液晶表示装置の場合、
画面縦方向の画素数は１０８０画素となり、各列データ線の容量は１ｐＦ程度になる。例
えば、列データ線が“Ｌ”レベルで０Ｖとする。そして例えば、列データ線に接続された
スイッチングトランジスタと共にＳＲＡＭを構成する、互いに、第1のインバータの入力
端子が第２のインバータの出力端子に接続され、また第２のインバータの入力端子が第１
のインバータの入力端子し接続された２つのインバータのうち、上記スイッチングトラン
ジスタに接続された方のインバータの入力端子の電圧が“Ｈ”レベルで３.３Ｖとする。
この場合、画素検査を行うためにＳＲＡＭに書き込まれたデータを列データ線から読み出
すことを目的として上記スイッチングトランジスタをオン状態としたときに、そのスイッ
チングトランジスタに出力端子が接続された他方のインバータを構成しているＰチャネル
ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（以下、ＰＭＯＳトラン
ジスタという）を通して電源から、上記の１ｐＦ程度の電荷容量に充電されることになる
。

このとき、上記の他方のインバータを構成しているトランジスタの駆動力は、上記の一
方のインバータを構成しているトランジスタの駆動力よりも小さいため、充電時間が長く
なる傾向がある。そのため必要な充電が完全に行われないまま、上記の一方のインバータ
の入力端子の電圧がその反転電圧を下回ってしまう傾向を有する。そして、上記の一方の
インバータの入力端子の電圧、すなわちＳＲＡＭの書き込まれるべきデータが書き換えら
れてしまう。このため、ＳＲＡＭのデータを列データ線に出力することができず、正確な
画素検査が行えないという問題が有る。

本発明は以上の点に鑑みなされたもので、構成する画素の小型化を可能にすると共に、
画素検査を正確に行うことを可能とする液晶表示装置及びその画素検査方法を提供するこ
とを目的とする。

前述の課題を解決するため本発明は、複数本の列データ線と複数本の行走査線とが交差
する各交差部に設けられた複数の画素からなる液晶表示装置であって、前記画素は、対向
する画素電極と共通電極との間に液晶が充填封入された表示素子と、入力された映像信号
の各フレームデータについて、表示期間が１フレーム期間よりも短いサブフレームを複数
用いて表示するためのサンプリングを、前記列データ線を介して行う第１のスイッチング
部と、前記第１のスイッチング部と共にＳＲＡＭを構成し、前記第１のスイッチング部が
前記サンプリングしたサブフレームデータを保持する第１の保持部と、前記第１の保持部
が保持した前記サブフレームデータを出力させる第２のスイッチング部と、前記第２のス
イッチング部と共にＤＲＡＭを構成し、前記第２のスイッチング部を通して入力される前
記第１の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出
力データを前記画素電極に印加する第２の保持部と、前記複数の画素に行単位で、前記サ
ブフレームデータを前記第１の保持部に書き込むことを繰り返し、前記サブフレームデー
タが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての
前記第２のスイッチング部をオンにして、前記第１の保持部に保持された前記サブフレー
ムデータにより前記複数の画素の前記第２の保持部の記憶内容を書き換える動作を前記サ
ブフレーム毎に行う画素制御部とを備え、前記複数の画素について、第１の画素と第２の
画素のペア毎に、前記第１の画素に接続されている第１のデータ線と、前記第２の画素に
接続されている第２のデータ線とが、それぞれ接続されたセンスアンプとを備える
ことを特徴とする液晶表示装置を提供する。

また本発明は、上記目的を達成するため、上述の液晶表示装置の検査方法であって、前
記第１の画素に接続されている前記第１のデータ線に１ビットの検査用信号を入力すると
ともに、前記第２の画素に接続されている前記第２のデータ線に、前記入力された検査用
信号の反転信号を入力するステップと、前記第１の画素のＳＲＡＭに前記検査用信号をラ
ッチするとともに、前記第２の画素のＳＲＡＭに前記反転信号をラッチするステップと、
前記ラッチされた前記検査用信号を前記第１のデータ線に供給するとともに、前記ラッチ
された前記反転信号を前記第２のデータ線に供給するステップと、前記供給された前記検
査用信号と、前記供給された前記反転信号とに基づく電位差を前記センスアンプにより増
幅するステップとを備えることを特徴とする液晶表示装置の検査方法を提供する。

本発明によれば、構成する画素の小型化を可能にすると共に、画素検査を正確に行うこ
とを可能とする液晶表示装置及びその画素検査方法を提供することができる。

本発明の実施の形態に係る液晶表示装置１の全体構成図である。 本発明の第１の実施の形態に係る回路図である。 本発明の実施の形態に係るインバータの一例の回路図である。 本発明の実施の形態に係る画素の断面構造図の例である。 本発明の実施の形態に係る液晶表示装置１における画素の書き込み／読み出し動作説明用タイミングチャートである。 本発明の実施の形態に係る液晶表示装置１の液晶の、飽和電圧および液晶の閾値電圧を２値重みつきパルス幅変調データとして多重化する説明図である。 本発明の実施の形態に係るセンスアンプ回路の構成図である。 本発明の実施の形態に係る画素検査の動作説明用タイミングチャートである。 本発明の実施の形態に係る液晶表示装置１のＤＲＡＭをオンした場合とオフした場合を説明する画素回路模式図である。

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態
に係る液晶表示装置１のブロック図である。液晶表示装置１は、複数の画素１２Ａ及び画
素１２Ｂが規則的に配置された画像表示部と、タイミングジェネレータと、垂直シフトレ
ジスタと、データラッチ回路と、水平ドライバと、センスアンプと、画素読み出し用シフ
トレジスタとから構成される。

水平ドライバは、水平シフトレジスタと、ラッチ回路と、レベルシフタ／画素ドライバ
とから構成される。また、画素読み出し用シフトレジスタは、１行分の画素数の半分の画
素数に相当する段数を有するシフトレジスタである。

画像表示部は、垂直シフトレジスタに一端が接続されて行方向（Ｘ方向）に延在するｍ
本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバに一端
が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ1
〜ｄｎとが交差する各交差部に設けられ、二次元マトリクス状に配置された、それぞれ（
ｍ×ｎ）／２個ずつの画素１２Ａ及び１２Ｂをから構成される（図１では、画像表示部を
破線で囲んだブロックで示す。）。画素１２Ａと画素１２Ｂとは、同じ行走査線に接続さ
れた隣接する２つの画素である。画像表示部内の全ての画素１２Ａ及び１２Ｂは、一端が
タイミングジェネレータに接続されたトリガパルス用トリガ線ｔｒｉｇ及びｔｒｉｇｂに
共通接続されている。

正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスと、反転トリガパル
ス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的
な関係）にある。

タイミングジェネレータは、上位装置から垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、
基本クロックＣＬＫといった外部信号を入力信号として受ける。そしてタイミングジェネ
レータは、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、Ｈ
スタートパルスＨＳＴ、クロック信号ＶＣＫ及びクロック信号ＨＣＫ、ラッチパルスＬＴ
、トリガパルスｔｒｉｇ／ｔｒｉｇｂ、画素読み出し用シフトレジスタクロック信号ＴＣ
Ｋ／ＴＣＫｂなどの各種の内部信号を生成する。

上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であ
る。交流化信号ＦＲは、画像表示部を構成する画素１２Ａ及び画素１２Ｂ内の液晶表示素
子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。スタートパルスＶＳ
Ｔは、後述する各サブフレームの開始のタイミングで出力されるパルス信号である。この
スタートパルスＶＳＴによって、サブフレームの切替わりが制御される。

スタートパルスＨＳＴは、水平シフトレジスタに入力する開始タイミングに出力される
パルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタにおける１水平走査期間
（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングにあわせて
垂直シフトレジスタがシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタに
おけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である
。ラッチパルスＬＴは、水平シフトレジスタが水平方向の１行の画素数分のデータをシフ
トし終わったタイミングで出力されるパルス信号である。

また、タイミングジェネレータは、正転トリガパルスを、正転トリガパルス用トリガ線
ｔｒｉｇを通して、また反転トリガパルスを、反転トリガパルス用トリガ線ｔｒｉｇｂを
通して画像表示部内の全画素１２Ａ及び１２Ｂに供給する。正転トリガパルスと反転トリ
ガパルスとは、画像表示部内の各各画素１２Ａ及び１２Ｂに設けられた（図１では図示を
省略した）第１の信号保持手段に対し順次、データの書き込みが完了された直後に出力さ
れる。そして、そのサブフレーム期間内で、画像表示部内の全画素１２Ａ及び１２Ｂの第
１の信号保持手段のデータが同じ画素内の（図１では図示を省略した）第２の信号保持手
段に一度に転送される。なお、第１の信号保持手段及び第２の信号保持手段については、
後に詳述する。

垂直シフトレジスタは、それぞれのサブフレームの最初に供給されるＶスタートパルス
ＶＳＴを、クロック信号ＶＣＫに従って転送する。そして垂直シフトレジスタは、行走査
線ｇ１〜ｇｍに対して行走査信号を１Ｈ単位で順次排他的に供給する。また垂直シフトレ
ジスタは、１フレーム期間では全ての行走査線ｇ１〜ｇｍに行走査線を供給する。これに
より、１フレーム期間において、画像表示部において最も上にある行走査線ｇ１から最も
下にある行走査線ｇｍまで、行走査線が１本ずつ順次１Ｈ単位で選択されていく。

データラッチ回路は、図示しない外部回路から供給される１サブフレーム毎に分割され
た３２ビット幅のデータを、上位装置からの基本信号ＣＬＫに基づいてラッチした後、基
本信号ＣＬＫに同期して水平シフトレジスタへ出力する。

ここで、映像信号の１フレームが、その映像信号の１フレーム期間より短い表示期間を
持つ複数のサブフレームに分割されて、それらサブフレームの組み合わせによって階調表
示が行われる本実施の形態では、前述したような画素と周辺回路の外部にある上位構成回
路において、映像信号の画素毎の階調を示す階調データが、上記複数のサブフレーム全体
で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに
変換される。そして、これら画素と周辺回路の外部にある上位構成回路において、更に同
じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット
幅のデータとしてデータラッチ回路に供給している。

水平シフトレジスタは、１ビットシリアルデータの処理系でみた場合、タイミングジェ
ネレータから１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、デ
ータラッチ回路から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシ
フトする。ラッチ回路は、水平シフトレジスタが画像表示部の１行分の画素数ｎと同じｎ
ビット分のデータをシフトし終わった時点で、タイミングジェネレータから供給されるラ
ッチパルスＬＴに従って、水平シフトレジスタから並列に供給されるｎビット分のデータ
（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素
ドライバのレベルシフタへ出力する。

ラッチ回路へのデータ転送が終了すると、タイミングジェネレータからＨスタートパル
スが再び出力され、水平シフトレジスタはクロック信号ＨＣＫに従ってデータラッチ回路
からの３２ビット幅のデータのシフトを再開する。

レベルシフタ／画素ドライバに設けられたレベルシフタは、ラッチ回路によりラッチさ
れて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを、液晶
駆動電圧までレベルシフトする。レベルシフタ／画素ドライバに設けられた画素ドライバ
は、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータを、ｎ本の列デ
ータ線ｄ１〜ｄｎに並列に出力する。

水平ドライバを構成する水平シフトレジスタ、ラッチ回路、及びレベルシフタ／画素ド
ライバは、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１
Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査
期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそ
れぞれｎ本の列データ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。

ここで、列データ線ｄ１〜ｄｎは、画素検査時は隣接する２本の列データ線単位で用い
られる。隣接する２本のデータ線はセンスアンプに接続されており、微弱な電位信号差を
増幅してＶＤＤ、ＧＮＤ信号（ここでは、ＶＤＤは電源電圧であり、ＧＮＤは基準電圧で
ある。）に変換し、変換された各画素検査信号は、ＴＥＳＴをオン制御することによって
１Ｈの半分の画素数分の画素検査信号が一斉に画素読み出し用シフトレジスタに格納され
る。その後、ＴＥＳＴをオフ制御し、画素読み出し用シフトレジスタに画素検査信号をラ
ッチする。画素読み出し用シフトレジスタクロック信号ＴＣＫは、２本の列データ線毎に
配置されたセンスアンプから入力された信号を転送するためのクロックである。画素読み
出し用シフトレジスタクロック信号ＴＣＫ/ＴＣＫｂに従って画素検査された信号がシリ
アルに出力端子ＴＯＵＴから順次読み出される。

画像表示部を構成する複数の画素１２Ａ及び１２Ｂのうち、垂直シフトレジスタからの
行走査信号により選択された１行のｎ／２個ずつの画素１２Ａ及び画素１２Ｂは、レベル
シフタ／画素ドライバから一斉に出力された１行分のｎ個のサブフレームデータをｎ本の
データ線ｄ１〜ｄｎを介してサンプリングし、各画素１２Ａ及び画素１２Ｂ内の（図１で
は図示を省略した）後述する第１の信号保持手段に書き込む。

次に、本発明の液晶表示装置の要部の画素１２Ａ及び画素１２Ｂの各実施の形態につい
て詳細に説明する。
（第１の実施の形態）
本発明が有する多数の側面のうちの一つの側面を、第１の実施の形態として図２に示し
、以下に説明する。図２は液晶表示装置１の各画素を、その周辺回路と共に示した図であ
る。図２において、画素１２Ａ（図２中では破線で示す。）及び画素１２Ｂ（図２中では
破線で示す。）は、図１中の任意の同じ１本の行走査線ｇに接続された、列方向に隣接す
る２つの画素であり、画素１２Ａは任意の１本の列データ線ｄ１と１本の行走査線ｇとの
交差部に設けられ、画素１２Ｂは上記列データ線ｄ１に隣接する列データ線ｄ２と行走査
線ｇとの交差部に設けられている。また、列データ線ｄ１と列データ線ｄ２はセンスアン
プに接続されている。センスアンプはｄ１とｄ２から入力される微弱な電位差を増幅する
回路である。

画素１２Ａは、第１のスイッチング手段であるスイッチＳＷ１１、スイッチＳＷ１１の
オン／オフに応じて信号（データ）を保持する第１の保持手段ＳＭ１２１、第２のスイッ
チング手段であるスイッチＳＷ１２、スイッチＳＷ１２のオン／オフに応じて信号を保持
する第２の保持手段である容量Ｃ１１、画素電極である反射電極ＰＥ１と液晶ＬＣ１、共
通電極であるＣＥから構成される。第１の保持手段ＳＭ１２１は、インバータＩＮＶ１１
とインバータＩＮＶ１２とから構成される。スイッチＳＷ１１と、第１の保持手段ＳＭ１
２１は、ＳＲＡＭ（Static Random Access Memory）を構成する（図２中ではＳＲＡＭ１
）。スイッチＳＷ１２と、容量Ｃ１１とは、ＤＲＡＭ（Dynamic Random Access Memory）
を構成する（図２中ではＤＭ１２２）。

画素１２Ｂは、第１のスイッチング手段であるスイッチＳＷ２１、スイッチＳＷ２１の
オン／オフに応じて信号（データ）を保持する第１の保持手段ＳＭ１２３、第２のスイッ
チング手段であるスイッチＳＷ２２、スイッチＳＷ２２のオン／オフに応じて信号を保持
する第２の保持手段である容量Ｃ２１、画素電極である反射電極ＰＥ２と液晶ＬＣ２、共
通電極であるＣＥから構成される。第１の保持手段ＳＭ１２３は、インバータＩＮＶ２１
とインバータＩＮＶ２２とから構成される。スイッチＳＷ２１と、第１の保持手段ＳＭ１
２３は、ＳＲＡＭ（Static Random Access Memory）を構成する（図２中ではＳＲＡＭ２
）。スイッチＳＷ２２と、容量Ｃ２１とは、ＤＲＡＭ（Dynamic Random Access Memory）
を構成する（図２中ではＤＭ１２４）。

液晶表示素子ＬＭＣ１及び液晶表示素子ＬＭＣ２は、離間対向配置された光反射特性を
有する画素電極である反射電極ＰＥ１及び反射電極ＰＥ２と、光透過性を有する共通電極
ＣＥとの間の空間に、液晶ＬＣ１及び液晶ＬＣ２が充填封入された構造からなる。

スイッチＳＷ１１及びスイッチＳＷ２１は、ゲートが行走査線ｇに共通に接続され、ド
レインが列データ線ｄ１及びｄ２に別々に接続され、ソースがＳＭ１２１及びＳＭ１２３
の入力端子に別々に接続されている、各１個のＮチャネルＭＯＳ型トランジスタ（以下、
ＮＭＯＳトランジスタという）により構成されている。ＳＭ１２１は、一方の出力端子が
他方の入力端子に接続された２つのインバータＩＮＶ１１及びインバータＩＮＶ１２から
なる自己保持型メモリである。同様にＳＭ１２３は、一方の出力端子が他方の入力端子に
接続された２つのインバータＩＮＶ２１及びインバータＩＮＶ２２からなる自己保持型メ
モリである。

インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とスイッチ
ＳＷ１１を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮ
Ｖ１２は、その入力端子がスイッチＳＷ１２とインバータＩＮＶ１１の出力端子とに接続
されている。同様に、インバータＩＮＶ２１は、その入力端子がインバータＩＮＶ２２の
出力端子とスイッチＳＷ２１を構成するＮＭＯＳトランジスタのソースとに接続されてい
る。インバータＩＮＶ２２は、その入力端子がスイッチＳＷ２２とインバータＩＮＶ２１
の出力端子とに接続されている。

インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ２１、及びインバー
タＩＮＶ２２は、いずれも図３に示すような、互いのゲート同士及びドレイン同士が接続
された、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＰＴ
ｒ及びＮＭＯＳトランジスタＮＴｒとからなるＣＭＯＳインバータの構成であるが、それ
ぞれの駆動力が異なるように設計されている。

スイッチＳＷ１１及びスイッチＳＷ２１各々から見てＳＭ１２１及びＳＭ１２３を構成
している入力側のインバータＩＮＶ１１及びインバータＩＮＶ２１内のトランジスタは、
スイッチＳＷ１１及びＳＷ２１各々から見てＳＭ１２１及びＳＭ１２３を構成している出
力側のインバータＩＮＶ１２及びインバータＩＮＶ２２内のトランジスタに比較して、駆
動力の大きいトランジスタを用いている。さらにスイッチＳＷ１１及びＳＷ２１を構成し
ているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ１２及びインバータＩＮＶ２
２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されて
いる。

これは、スイッチＳＷ１１及びスイッチＳＷ２１の入力側の電圧が “Ｈ”レベルのと
きにインバータＩＮＶ１１及びインバータＩＮＶ２１の入力側のトランジスタが反転する
電圧以上に達するためには、スイッチＳＷ１１及びスイッチＳＷ２１に流れる電流が、出
力側のインバータＩＮＶ１２及びインバータＩＮＶ２２のトランジスタを構成するＮＭＯ
Ｓトランジスタを流れる電流よりも大きい必要があるためである。

従って、スイッチＳＷ１１及びスイッチＳＷ２１を構成しているＮＭＯＳトランジスタ
の駆動力はインバータＩＮＶ１２及びインバータＩＮＶ２２を構成しているＮＭＯＳトラ
ンジスタの駆動力よりも大きく構成するため、これを考慮してスイッチＳＷ１１及びスイ
ッチＳＷ２１を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータ
ＩＮＶ１２及びインバータＩＮＶ２２を構成しているＮＭＯＳトランジスタのトランジス
タサイズとを決める必要がある。

スイッチＳＷ１２及びスイッチＳＷ２２は、それぞれ互いのドレイン同士が接続され、
かつ互いのソース同士が接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとから
なるトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタのゲートは正
転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタのゲートは反転ト
リガパルス用トリガ線ｔｒｉｇｂに接続されている。

また、スイッチＳＷ１２及びスイッチＳＷ２２は一方の端子がＳＭ１２１及びＳＭ１２
３にそれぞれ接続され、他方の端子が容量Ｃ１１及び容量Ｃ２１と液晶表示素子ＬＣＭ１
及び液晶表示素子ＬＣＭ２の反射電極ＰＥ１及び反射電極ＰＥ２とにそれぞれ接続されて
いる。従って、スイッチＳＷ１２及びスイッチＳＷ２２はトリガ線ｔｒｉｇを介して供給
される正転トリガパルスが“Ｈ”レベル（このときは、トリガ線ｔｒｉｇｂを介して供給
される反転トリガパルスは“Ｌ”レベル）のときはオン状態とされ、ＳＭ１２１及びＳＭ
１２３の記憶データを読み出して容量Ｃ１１及び容量Ｃ２１及び反射電極ＰＥ１及び反射
電極ＰＥ２へ転送する。

また、スイッチＳＷ１２及びスイッチＳＷ２２はトリガ線ｔｒｉｇを介して供給される
正転トリガパルスが“Ｌ”レベル（このときは、トリガ線ｔｒｉｇｂを介して供給される
反転トリガパルスは“Ｈ”レベル）のときはオフ状態とされ、ＳＭ１２１及びＳＭ１２３
の記憶データの読み出しは行わない。

スイッチＳＷ１２及びスイッチＳＷ２２はトランスミッションゲートの構成とされてい
るため、図３に示すＧＮＤからＶＤＤまでの範囲の電圧をオン・オフすることができる。
つまり、トランスミッションゲートを構成するＮＭＯＳトランジスタとＰＭＯＳトランジ
スタの各ゲートに印加される信号がＧＮＤ側の電位（“Ｌ”レベル）のときは、ＰＭＯＳ
トランジスタが導通することができない代わりに、ＮＭＯＳトランジスタが低抵抗で導通
することができる。一方、ゲート入力信号がＶＤＤ側の電位（“Ｈ”レベル）のときはＮ
ＭＯＳトランジスタが導通することができない代わりに、ＰＭＯＳトランジスタが低抵抗
で導通することができる。

従って、トリガ線ｔｒｉｇを介して供給される正転トリガパルスと、トリガ線ｔｒｉｇ
ｂを介して供給される反転トリガパルスとにより、スイッチＳＷ１２及びスイッチＳＷ２
２を構成するトランスミッションゲートをオン／オフ制御することによって、ＧＮＤから
ＶＤＤまでの電圧範囲を低抵抗／高抵抗でスイッチングすることができる。

容量Ｃ１１はスイッチＳＷ１２と共にＤＭ１２２のＤＲＡＭを構成しており、容量Ｃ２
１はスイッチＳＷ２２と共にＤＭ１２４のＤＲＡＭを構成している。ここで、ＳＭ１２１
及びＳＭ１２３の記憶データと容量Ｃ１１及び容量Ｃ２１の保持データとが異なっていた
場合、スイッチＳＷ１２及びスイッチＳＷ２２がオンとされ、ＳＭ１２１及びＳＭ１２３
の記憶データが容量Ｃ１１及び容量Ｃ２１へ転送されたときには、容量Ｃ１１及び容量Ｃ
２１の保持データがＳＭ１２１及びＳＭ１２３の記憶データで置き換えられる必要がある
。

容量Ｃ１１及び容量Ｃ２１の保持データが書き換わる場合、その保持データは充電、ま
たは放電によって変化し、また容量Ｃ１１の充放電はインバータＩＮＶ１１の出力信号に
よって、容量Ｃ２１の充放電はインバータＩＮＶ２１の出力信号によってそれぞれ駆動さ
れる。容量Ｃ１１及び容量Ｃ２１の保持データを充電によって“Ｌ”レベルから“Ｈ”レ
ベルに書き換える場合、インバータＩＮＶ１１及びインバータＩＮＶ２１の出力信号は“
Ｈ”であり、このときインバータＩＮＶ１１及びインバータＩＮＶ２１を構成するＰＭＯ
Ｓトランジスタ（図３のＰＴｒ）がオン、ＮＭＯＳトランジスタ（後述する図３のＮＴｒ
）がオフするため、インバータＩＮＶ１１、インバータＩＮＶ２１のＰＭＯＳトランジス
タのソースに接続されている電源電圧ＶＤＤによって容量Ｃ１１、容量Ｃ２１が充電され
る。

一方、容量Ｃ１１、容量Ｃ２１の保持データを放電によって“Ｈ”レベルから“Ｌ”レ
ベルに書き換える場合、インバータＩＮＶ１１及びインバータＩＮＶ２１の出力信号は“
Ｌ”レベルであり、このときインバータＩＮＶ１１及びインバータＩＮＶ２１を構成する
ＮＭＯＳトランジスタ（後述する図３のＮＴｒ）がオン、ＰＭＯＳトランジスタ（図３の
ＰＴｒ）がオフするため、容量Ｃ１１及び容量Ｃ２１の蓄積電荷がインバータＩＮＶ１１
及びインバータＩＮＶ２１のＮＭＯＳトランジスタ（後述する図３のＮＴｒ）を通してＧ
ＮＤへ放電される。スイッチＳＷ１２及びスイッチＳＷ２２は、上述したトランスミッシ
ョンゲートを用いたアナログスイッチの構成であるため、上記の容量Ｃ１１及び容量Ｃ２
１の高速な充放電が可能になる。

更に、本実施の形態ではインバータＩＮＶ１１及びインバータＩＮＶ２１の駆動力は、
インバータＩＮＶ１２及びインバータＩＮＶ２２の駆動力よりも大きく設定されているた
め、容量Ｃ１１及び容量Ｃ２１を高速に充放電駆動することが可能である。また、スイッ
チＳＷ１２及びスイッチＳＷ２２をオンにすると、容量Ｃ１１及び容量Ｃ２１に蓄えられ
た電荷はインバータＩＮＶ１２及びインバータＩＮＶ２２の入力ゲートにも影響を与える
が、インバータＩＮＶ１２及びインバータＩＮＶ２２に対してインバータＩＮＶ１１及び
インバータＩＮＶ２１の駆動力を大きく設定していることにより、インバータＩＮＶ１２
及びインバータＩＮＶ２２のデータ入力反転よりもインバータＩＮＶ１１及びインバータ
ＩＮＶ２１による容量Ｃ１１、容量Ｃ２１の充放電が優先され、ＳＭ１２１、ＳＭ１２３
の記憶データを書き換えてしまうことはない。

図２に示した本実施の形態の画素１２Ａ及び画素１２Ｂによれば、上記のように、液晶
表示素子ＬＣＭ１及びＬＣＭ２の印加電圧を高く設定することができ、ダイナミックレン
ジを大きく取ることが可能になるという効果を得られる。

さらに、画素の小型化が可能であるという顕著な効果が得られる。この２つの画素１２
Ａ及び１２Ｂの小型化は、図２に示したように計１４個のトランジスタと２つの容量Ｃ１
１及び容量Ｃ２１とから構成され、従来の２つの画素よりも少ない数の構成素子により画
素を構成できるからという理由に加えて、以下に説明するように、ＳＭ１２１、ＳＭ１２
３、ＤＭ１２２、ＤＭ１２４、反射電極ＰＥ１、及び反射電極ＰＥ２を、素子の高さ方向
に有効に配置することができるという理由による。

図４は、本発明の実施形態に係る画素の断面構成図である。図２に示した容量Ｃ１１や
容量Ｃ２１には、配線間で容量を形成するＭＩＭ（Metal−Insulator−Metal）容量や、
基板-ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成
するＰＩＰ（Poly−Insulator−Poly）容量などを用いることができる。図４は、このう
ちＭＩＭにより容量Ｃ１１を構成した場合の液晶表示装置の断面構成図を示す。なお、図
４は画素１２Ａの一部の構成断面図を示している。

図４において、シリコン基板に形成されたＮウェル上に、ドレインとなる拡散層を共通
化することでドレイン同士が接続されたインバータＩＮＶ１１のＰＭＯＳトランジスタＰ
Ｔｒ１１と、スイッチＳＷ１２のＰＭＯＳトランジスタＴｒ２とが形成されている。また
、シリコン基板に形成されたＰウェル上に、ドレインとなる拡散層を共通化することでド
レイン同士が接続されたインバータＩＮＶ１２のＮＭＯＳトランジスタＮＴｒ１２と、ス
イッチＳＷ１２のＮＭＯＳトランジスタＴｒ１とが形成されている。なお、図４にはイン
バータＩＮＶ１１を構成するＮＭＯＳトランジスタとインバータＩＮＶ１２を構成するＰ
ＭＯＳトランジスタとは図示されていない。

また、上記の各トランジスタＰＴｒ１１、Ｔｒ２、Ｔｒ１、ＮＴｒ１２の上方には、層
間絶縁膜をメタル間に介在させて第１メタル、第２メタル、第３メタル、電極、第４メタ
ル、及び第５メタルが積層されている。第５メタルは画素毎に形成される反射電極ＰＥを
構成している。スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴｒ１及びＰＭＯＳト
ランジスタＴｒ２の各ソースを構成する各拡散層は、コンタクトにより第１メタルにそれ
ぞれ電気的に接続され、更に、スルーホールを通して第２メタル、第３メタル、第４メタ
ル、及び第５メタルに電気的に接続されている。すなわち、スイッチＳＷ１２を構成する
ＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２の各ソースは、反射電極Ｐ
Ｅに電気的に接続されている。

更に、反射電極ＰＥ（第５メタル）上には保護膜としてパッシベーション膜（ＰＳＶ）
が形成され、透明電極である共通電極ＣＥに離間対向配置されている。それら画素電極Ｐ
Ｅ１と共通電極ＣＥとの間に液晶ＬＣ１が充填封止されて、液晶表示素子ＬＣＭ１を構成
している。

ここで、第３メタル上には層間絶縁膜を介してＭＩＭ電極が形成されている。このＭＩ
Ｍ電極は、第３メタル及び第３メタルとＭＩＭ電極との間の層間絶縁膜と共に容量Ｃ１１
を構成している。ＭＩＭにより容量Ｃ１１を構成すると、ＳＭ１２１とスイッチＳＷ１１
、スイッチＳＷ１２はトランジスタと第１メタル及び第２メタルの各層の配線、ＤＭ１２
２はトランジスタ上部の第３メタルを利用したＭＩＭ配線にて形成することが可能になる
。ＭＩＭ電極は、スルーホールを介して第４メタルに電気的に接続され、更に第４メタル
はスルーホールを介して反射電極ＰＥ１に電気的に接続されているため、容量Ｃ１１は反
射電極ＰＥ１に電気的に接続されている。

図４中で図示を省略した光源が照射した光は、共通電極ＣＥ及び液晶ＬＣ１を透過して
反射電極ＰＥ１（第５メタル）に入射して反射され、元の入射経路を逆進して共通電極Ｃ
Ｅを通して射出される。

本実施の形態によれば、図４に示すように、５層配線である第５メタルを反射電極ＰＥ
１に割り当てることにより、ＳＭ１２１とＤＭ１２２の容量部、反射電極ＰＥ１を高さ方
向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば３
μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピ
ッチの画素では対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の
液晶表示パネルを実現できる。

次に、本実施の形態の画素１２Ａ及び画素１２Ｂを用いた図１の液晶表示装置１のデー
タ書き込み及び読み出し動作について、図５のタイミングチャートを併せ参照して説明す
る。前述したように、液晶表示装置１において、垂直シフトレジスタからの行走査信号に
より行走査線ｇ１から行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択さ
れていくため、画像表示部を構成する複数の画素１２Ａ及び画素１２Ｂは、選択された行
走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして
、画像表示部を構成する複数の画素１２Ａ及び画素１２Ｂの全てに書き込みが終わった後
、トリガパルスに基づいて全画素一斉に読み出しが行われる。

図５（Ａ）に、水平ドライバから列データ線ｄ１〜ｄｎに出力される１ビットのサブフ
レームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線
が書き込み期間を示す。なお、図５（Ａ）において、Ｂ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢ
Ｏ、Ｂ１、Ｂ２のデータの反転データであることを示す。

また、図５（Ｂ）は、タイミングジェネレータから正転トリガパルス用トリガ線ｔｒｉ
ｇに出力されるトリガパルスを示す。このトリガパルスは１サブフレーム毎に出力される
。なお、反転トリガパルス用トリガ線ｔｒｉｇｂに出力される反転トリガパルスは正転ト
リガパルスと常に逆論理値であるのでその図示は省略してある。

まず、行走査信号により選択された１行の複数の画素１２Ａ及び１２Ｂのうち、画素１
２Ａは、スイッチＳＷ１１がオン状態とされ、その時列データ線ｄ１に出力される図５（
Ａ）のビットＢ０の正転サブフレームデータがスイッチＳＷ１１によりサンプリングされ
ることでＳＭ１２１に書き込まれる。また、画素１２Ｂは、スイッチＳＷ２１がオン状態
とされ、その時列データ線ｄ２に出力される図５（Ａ）のビットＢ０の正転サブフレーム
データがスイッチＳＷ２１によりサンプリングされてＳＭ１２３に書き込まれる。以下、
同様にして、画像表示部を構成する全ての画素のＳＭ１２１及びＳＭ１２３にビットＢ０
のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図５に示す
時間Ｔ１で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１
を構成する全ての画素１２Ａ及び１２Ｂに同時に供給される。

これにより、全ての画素１２Ａ及び１２ＢのスイッチＳＷ１２及びＳＷ２２がオン状態
とされるため、ＳＭ１２１及びＳＭ１２３に記憶されているビットＢ０の正転サブフレー
ムデータがスイッチＳＷ１２を通して容量Ｃ１１及びＣ２１に一斉に転送されて保持され
ると共に、反射電極ＰＥ１及びＰＥ２に印加される。この容量Ｃ１１及びＣ２１によるビ
ットＢ０の正転サブフレームデータの保持期間は、時間Ｔ１から図５（Ｂ）に示すように
次の“Ｈ”レベルの正転トリガパルスが入力される時間Ｔ２までの１サブフレーム期間で
ある。図５（Ｃ）は、反射電極ＰＥ１及びＰＥ２に印加されるサブフレームデータのビッ
トを模式的に示す。

ここで、サブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反
射電極ＰＥ１、反射電極ＰＥ２には電源電圧ＶＤＤ（ここでは例えば３.３Ｖ）が印加さ
れ、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥ１及び反射電極Ｐ
Ｅ２には０Ｖが印加される。一方、共通電極ＣＥには、ＧＮＤ及びＶＤＤに制限されるこ
となく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、“Ｈ”
レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるよ
うにされている。ここでは、共通電極電圧Ｖｃｏｍは、正転サブフレームデータが反射電
極ＰＥ１及び反射電極ＰＥ２に印加されるサブフレーム期間は、図５（Ｄ）に示すように
０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

図２で示した液晶ＬＣ１及び液晶ＬＣ２は、反射電極ＰＥ１及び反射電極ＰＥ２の印加
電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である、液晶ＬＣ１及び液晶ＬＣ２の印
加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータが反射電
極ＰＥ１及び反射電極ＰＥ２に印加される時刻Ｔ１〜Ｔ２の１サブフレーム期間では、液
晶ＬＣ１及び液晶ＬＣ２の印加電圧は、図５（Ｅ）に示すように、サブフレームデータの
ビット値が「１」のときは３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ−（−Ｖｔｔ））となり、サブフ
レームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。

図６に、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図
６に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧Ｖｔｔ
のＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝３.３Ｖ＋
Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線
の有効部分に一致させることが可能である。従って、液晶ＬＣは上記のように液晶ＬＣＭ
の印加電圧が（３.３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する
。

続いて、上記のビットＢ０の正転サブフレームデータを表示しているサブフレーム期間
内において、図５（Ａ）にＢ０ｂで示すようにビットＢ０の反転サブフレームデータの画
素１２Ａ及び画素１２ＢのＳＭ１２１及びＳＭ１２３への書き込みが順番に開始される。
そして、画像表示部１１の全画素のＳＭ１２１及びＳＭ１２３にビットＢ０の反転サブフ
レームデータが書き込まれ、その書き込み終了後の時刻Ｔ２で図５（Ｂ）に示すように“
Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素に同時に供給され
る。

これにより、全ての画素１２Ａ及び画素１２ＢのスイッチＳＷ１２及びスイッチＳＷ２
２がオンとされるため、ＳＭ１２１及びＳＭ１２３に記憶されているビットＢ０の反転サ
ブフレームデータがスイッチＳＷ１２及びスイッチＳＷ２２を通して容量Ｃ１１及び容量
Ｃ２１に転送されて保持されると共に、反射電極ＰＥ１、反射電極ＰＥ２に印加される。
この容量Ｃ１１及び容量Ｃ２１によるビットＢ０の反転サブフレームデータの保持期間は
、時刻Ｔ２から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力され
る時刻Ｔ３までの１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデ
ータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ
０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデ
ータが「０」のときは「１」である。

一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極ＰＥ１及び反射電
極ＰＥ２に印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶
の閾値電圧Ｖｔｔだけ高い電圧に設定される。従って、ビットＢ０の反転サブフレームデ
ータが反射電極ＰＥ１及び反射電極ＰＥ２に印加される時刻Ｔ２〜Ｔ３の１サブフレーム
期間では、液晶ＬＣ１及び液晶ＬＣ２の印加電圧は、サブフレームデータのビット値が「
１」のときは−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ））となり、サブフレームデータ
のビット値が「０」のときは−３.３Ｖ−Ｖｔｔ（＝０Ｖ−（３.３Ｖ＋Ｖｔｔ））となる
。

従って、ビットＢ０の正転サブフレームデータのビット値が「１」であった時は続いて
入力されるビットＢ０の反転サブフレームデータのビット値が「０」であるため、液晶Ｌ
Ｃ１及び液晶ＬＣ２の印加電圧は、−（３.３Ｖ＋Ｖｔｔ）となり、液晶ＬＣ１及び液晶
ＬＣ２に印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となる
が絶対値が同じであるため、画素１２Ａ及び１２ＢはビットＢ０の正転サブフレームデー
タ表示時と同じ白を表示する。同様に、ビットＢ０の正転サブフレームデータのビット値
が「０」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値
が「１」であるため、液晶ＬＣ１及び液晶ＬＣ２の印加電圧は、−Ｖｔｔとなり、液晶Ｌ
Ｃ１及び液晶ＬＣ２に印加される電位の方向はビットＢ０の正転サブフレームデータの時
とは逆となるが絶対値が同じであるため、画素１２Ａ及び１２Ｂは黒を表示する。

従って、画素１２Ａ及び画素１２Ｂは図５（Ｅ）に示すように、時刻Ｔ１〜時刻Ｔ３ま
での２サブフレーム期間は、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を
表示すると共に、液晶ＬＣ１及び液晶ＬＣ２の電位方向がサブフレーム毎に反転する交流
駆動が行われるため、液晶ＬＣ１及び液晶ＬＣ２の焼き付きを防止することができる。

続いて、上記の相補ビットＢ０ｂの反転サブフレームデータを表示しているサブフレー
ム期間内において、図５（Ａ）にＢ１で示すようにビットＢ１の正転サブフレームデータ
の画素１２Ａ及び画素１２ＢのＳＭ１２１及びＳＭ１２３への書き込みが順番に開始され
る。そして、画像表示部１１の全画素１２Ａ及び画素１２ＢのＳＭ１２１及びＳＭ１２３
にビットＢ１の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ３で
図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全
ての画素に同時に供給される。

これにより、全ての画素のスイッチＳＷ１２及びＳＷ２２がオンとされるため、ＳＭ１
２１及びＳＭ１２３に記憶されているビットＢ１の正転サブフレームデータがスイッチＳ
Ｗ１２及びスイッチＳＷ２２を通して容量Ｃ１１、Ｃ２１に転送されて保持されると共に
、反射電極ＰＥ１、ＰＥ２に印加される。この容量Ｃ１１及び容量Ｃ２１によるビットＢ
１の正転サブフレームデータの保持期間は、時刻Ｔ３から図５（Ｂ）に示すように次の“
Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ４までの１サブフレーム期間である。

一方、共通電極電圧Ｖｃｏｍは、正転サブフレームデータが反射電極ＰＥ１及び反射電
極ＰＥ２に印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾
値電圧Ｖｔｔだけ低い電圧に設定される。従って、ビットＢ１の正転サブフレームデータ
が反射電極ＰＥ１及び反射電極ＰＥ２に印加される時刻Ｔ３〜Ｔ４の１サブフレーム期間
では、液晶ＬＣ１、液晶ＬＣ２の印加電圧は、図５（Ｅ）に示すように、サブフレームデ
ータのビット値が「１」のときは３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ−（−Ｖｔｔ））となり、
サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））とな
る。

続いて、上記のビットＢ１の正転サブフレームデータを表示しているサブフレーム期間
内において、図５（Ａ）にＢ１ｂで示すようにビットＢ１の反転サブフレームデータの画
素１２Ａ及び画素１２ＢのＳＭ１２１及びＳＭ１２３への書き込みが順番に開始される。
そして、画像表示部１１の全画素のＳＭ１２１及びＳＭ１２３にビットＢ１の反転サブフ
レームデータが書き込まれ、その書き込み終了後の時刻Ｔ４で図５（Ｂ）に示すように“
Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素に同時に供給され
る。

これにより、全ての画素１２Ａ及び画素１２ＢのスイッチＳＷ１２及びスイッチＳＷ２
２がオン状態とされるため、ＳＭ１２１及びＳＭ１２３に記憶されているビットＢ１の反
転サブフレームデータがスイッチＳＷ１２及びスイッチＳＷ２２を通して容量Ｃ１１及び
Ｃ２１に転送されて保持されると共に、反射電極ＰＥ１及び反射電極ＰＥ２に印加される
。この容量Ｃ１１及び容量Ｃ２１によるビットＢ０の反転サブフレームデータの保持期間
は、時刻Ｔ４から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力さ
れる時刻Ｔ５までの１サブフレーム期間である。ここで、ビットＢ１の反転サブフレーム
データはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。

一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極ＰＥ１及び反射電
極ＰＥ２に印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶
の閾値電圧Ｖｔｔだけ高い電圧に設定される。従って、ビットＢ１の反転サブフレームデ
ータが反射電極ＰＥ１及び反射電極ＰＥ２に印加される時間Ｔ４〜時間Ｔ５の１サブフレ
ーム期間では、液晶ＬＣの印加電圧は、サブフレームデータのビット値が「１」のときは
−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が
「０」のときは−３.３Ｖ−Ｖｔｔ（＝０Ｖ−（３.３Ｖ＋Ｖｔｔ））となる。

これにより、画素１２Ａ及び画素１２Ｂは図５（Ｅ）に示すように、時間Ｔ３〜時間Ｔ
５までの２サブフレーム期間はビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調
を表示すると共に、液晶表示素子ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動
が行われるため、液晶ＬＣの焼き付きを防止することができる。

以下、上記と同様の動作が繰り返され、本実施の形態の画素１２Ａ及び１２Ｂを有する
液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことが
できる。

なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であ
り、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間で
あるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない
。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定
されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期
間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。
他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長
さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。

次に、本発明の実施の形態に係る液晶表示装置１の画素検査の基本動作について、適宜
図２を参照して説明する。まず、画素検査の開始時にある特定の行走査線ｇに“Ｈ”レベ
ルの行走査信号を供給してスイッチＳＷ１１及びスイッチＳＷ２１をそれぞれオンにする
。また、トリガ線ｔｒｉｇとｔｒｉｇｂにそれぞれ“Ｈ”レベルのトリガパルス及び“Ｌ
”レベルの反転トリガパルスを供給して、スイッチＳＷ１２及びスイッチＳＷ２２もそれ
ぞれオンにする。

次に、列データ線ｄ１に１ビットの検査信号として“Ｌ”レベルのデータを供給する。
これにより、画素１２ＡのＳＭ１２１を構成するインバータＩＮＶ１１の入力端子とイン
バータＩＮＶ１２の出力端子との接続点であるａ点に“Ｌ”レベルのデータが書き込まれ
、またインバータＩＮＶ１１の出力端子及びインバータＩＮＶ１２の入力端子がスイッチ
ＳＷ１２を介して容量Ｃ１１に接続された接続点であるｂ点に“Ｈ”レベルのデータが書
き込まれる。このとき、画素１２ＡのＳＭ１２１において、インバータＩＮＶ１１を構成
するトランジスタの駆動力が、インバータＩＮＶ１２を構成するトランジスタの駆動力よ
りも大きいため、ａ点はＳＭ１２１の入力として、ｂ点はＳＭ１２１の出力としてそれぞ
れ機能する。ここでスイッチＳＷ１２はオン状態となっており、Ｃ１１も“Ｈ”レベルの
データが書き込まれた状態になっている。

一方、列データ線ｄ２に１ビットの検査信号として“Ｈ”レベルのデータを供給する。
これにより、画素１２ＢのＳＭ１２３を構成するインバータＩＮＶ２１の入力端子とイン
バータＩＮＶ２２の出力端子との接続点であるｃ点に“Ｈ”レベルのデータが書き込まれ
、またインバータＩＮＶ２１の出力端子及びインバータＩＮＶ２２の入力端子がスイッチ
ＳＷ２２を介して容量Ｃ２１に接続された接続点であるｄ点に“Ｌ”レベルのデータが書
き込まれる。このとき、画素１２ＢのＳＭ１２３において、インバータＩＮＶ２１を構成
するトランジスタの駆動力がインバータＩＮＶ２２を構成するトランジスタの駆動力より
も大きいため、ｃ点はスイッチＳＭ１２３の入力として、ｄ点はスイッチＳＭ１２３の出
力としてそれぞれ機能する。ここでスイッチＳＷ２２はオンしているため、Ｃ２１も“Ｌ
”レベルのデータが書き込まれた状態になっている。

次に、行走査線ｇを“Ｌ”レベルにすると、画素１２Ａの反射電極ＰＥ１と画素１２Ｂ
の反射電極ＰＥ２はそれぞれ入力データを反転した“Ｈ”レベルのデータと“Ｌ”レベル
のデータがラッチされた状態になる。

データの書込みが終わった後、ｄ１とｄ２に接続されたセンスアンプの入力をｎｕｔを
オンすることにより、中間電圧を供給したｍｉｄに接続する。これにより、センスアンプ
の入力のｄ１とｄ２は中間電圧の１．６５Ｖにプリチャージされる。その後、ｎｕｔをオ
フする。ｄ１とｄ２は信号線の容量があるため、１．６５Ｖの電圧が保持される。

次に、行走査線ｇを“Ｈ”レベルにすると、画素１２Ａと画素１２Ｂに書き込まれたデ
ータが信号線ｄ１と信号線ｄ２にそれぞれ出力される。画素１２Ａと画素１２Ｂは入力と
出力が予め定められたＳＲＡＭであるため、ｄ１とｄ２の信号線に保持されている１．６
５Ｖが画素１２Ａと画素１２Ｂに書き込まれることになるが、画素１２Ａと画素１２Ｂに
書き込まれたデータも信号線ｄ１と信号線ｄ２にそれぞれ出力されることになり、信号線
ｄ１と信号線ｄ２はそれぞれ画素１２Ａと画素１２Ｂに書き込まれたデータに影響されて
信号線のレベルが変化する。

つまり、信号線ｄ１は画素１２Ａに書き込まれたデータによりインバータＩＮＶ１２に
よって“Ｌ”レベルに駆動され、信号線ｄ２は画素１２Ｂに書き込まれたデータによりイ
ンバータＩＮＶ２２によって“Ｈ”レベルに駆動される。インバータＩＮＶ１２とインバ
ータＩＮＶ２２の駆動力は非常に小さく信号線容量は大きいため、信号線をそれぞれ“Ｌ
”レベルと“Ｈ”レベルに駆動するには時間がかかるが、信号線ｄ１と信号線ｄ２がそれ
ぞれわずかに電位差が発生すれば、信号線ｄ１と信号線ｄ２から入力されたセンスアンプ
が電位差を増幅し、“Ｌ”レベルに出力される。

このセンスアンプによって取り出された信号は、バッファにて信号波形を整形され、画
素読み出し用シフトレジスタの所定の場所に入力される。この後、タイミングジェネレー
タから送られてくるＴＣＫ/ＴＣＫｂの信号に従って、シリアルに出力端子ＴＯＵＴから
信号を取り出す。

以上の画素検査を２つの画素１２Ａ及び１２Ｂに対し、列データ線ｄ１から“Ｌ”レベ
ルのデータを入力して、列データ線ｄ２から“Ｈ”レベルのデータを入力して、それぞれ
の信号を読み出す第１の検査方法と、列データ線ｄ１から“Ｈ”レベルのデータを入力し
て、列データ線ｄ２から“Ｌ”レベルのデータを入力して、それぞれの信号を読み出す第
２の検査方法との２種類を、タイミングを変えて２回実行する。

これにより、画素１２Ａ及び画素１２Ｂにおいて“Ｌ”レベルの電圧や“Ｈ”レベルの
電圧を読み出すことが可能になるため、メモリとしてロジックの画素機能検査が可能にな
る。このとき、例えばプロセスにより、容量Ｃ１１や容量Ｃ２１がＧＮＤやＶＤＤに接続
された配線などにショートしていれば、画素検査において任意のデータを読み出すことが
不可能である。またＳＭ１２１やＳＭ１２３がショートしていたり、断線していたりして
いた場合においても本発明に係る画素検査において任意のデータを読み出すことが不可能
である。以上のデータ読み出しが不可能な場合は、不良画素が存在する液晶表示装置であ
ると判断して、ビジネス上適切な対応をとることが可能となる。

続いて、センスアンプ回路の構成図を図７に示す。センスアンプ回路は、＋／−の２つ
のゲート入力の差電圧を回路内部で増幅して出力する。電圧源回路はセンスアンプに供給
するアナログ電圧を抵抗分割により形成している。なお、センスアンプ回路は図７の構成
とは限らない。さらにゲインの高い高性能なセンスアンプを用いる場合もありうる。

次に、本実施の形態における前述した動作不良に対応した画素検査の動作について、図
１、図２、及び図８のタイミングチャートを併せ参照して更に詳細に説明する。

画素検査時において、まず、偶数番目の列データ線ｄｅｖ（ｄ２、ｄ４、ｄ６、・・・
、ｄｎ）に接続された画素１２ＢをＨデータ書込み側とし、奇数番目の列データ線ｄｏｄ
（ｄ１、ｄ３、ｄ５、・・・、ｄｎ−１）に接続された画素１２ＡをＬデータ書き込み側
とするものとする。この場合、画素検査時の最初の時間ｔ１において、ｔｒｉｇが“Ｈ”
レベル、ｔｒｉｇｂが“Ｌ”レベルとし、画素１２ＡのＳＷ１２、及び画素１２ＢのＳＷ
２２がオンに制御される。

次に時間ｔ２から時間ｔ３までの間、ＬＴを“Ｈ”レベルに制御し、列データ線ｄ１〜
ｄｎに所定のデータを書き込む。このとき、前述したように、偶数番目の列データ線ｄｅ
ｖ（ｄ２、ｄ４、ｄ６、・・・、ｄｎ）に“Ｈ”レベルのデータを書込み、奇数番目の列
データ線ｄｏｄ（ｄ１、ｄ３、ｄ５、・・・、ｄｎ−１）に“Ｌ”レベルのデータを書込
む。時間ｔ２から時間ｔ４において、画像表示部の或る１本の行走査線ｇ１を“Ｈ”レベ
ルに制御し、レベルシフタ／画素ドライバから列データ線ｄ１〜ｄｎに書き込まれたデー
タを１行分の画素１２Ａと画素１２Ｂに書き込む。

次に画素に書き込まれたデータの読み出し動作を行う。時間ｔ４．５においてＴｌａｔ
を“Ｌ”レベルにして、全ての列データ線をオープン状態にする。これにより列データ線
ｄ１〜ｄｎは容量のみで電圧が確定される状態となる。

時間ｔ５において、奇数番目の列データ線ｄｏｄと、偶数番目の列データ線ｄｅｖを制
御信号ｎｕｔを“Ｈ”レベルとすることにより、ｍｉｄ信号（１．６５Ｖ）にショートさ
せる。これにより、列データ線ｄ１とｄ２は１．６５Ｖとなる。その後、制御信号ｎｕｔ
を“Ｌ”レベルとすることにより、全ての列データ線をオープン状態にする。これにより
列データ線ｄ１〜ｄｎは容量のみで１．６５Ｖの電圧が確定されている状態となる。

時間ｔ６で行走査線ｇ１を“Ｈ”レベルに制御することによって、画素１２Ａと画素１
２Ｂに書き込んだデータを読み出す。Ｔ６のタイミングで、画素１２ＡのインバータＩＮ
Ｖ１２によって列データ線ｄ１が駆動され、画素１２ＢのインバータＩＮＶ２２によって
列データ線ｄ２が駆動される。インバータＩＮＶ１２とインバータＩＮＶ２２の駆動力は
非常に小さいものであるため、最初はわずかに列データ線の電位が変動するが、時間をか
けてそれぞれ“Ｌ”レベル、“Ｈ”レベルのデータとなる。これにより、列データ線ｄ１
は“Ｌ”レベル方向に駆動され、列データ線ｄ２は“Ｈ”レベル方向に駆動される。

このわずかなｄ１とｄ２の電圧差をセンスアンプが増幅し、センスアンプの出力に接続
されたバッファに入力される。バッファによってＶＤＤ（電源電圧），ＧＮＤ（基準電圧
）レベルにデータが整形される。時間ｔ６でＴＥＳＴを“Ｈ”レベルに制御することによ
って、センスアンプの出力に接続されたバッファの出力ｅ１からｅｎを一斉に画素読み出
し用シフトレジスタにラッチする。時間ｔ７でＴＥＳＴを“Ｌ”レベルにして画素読み出
し用シフトレジスタのラッチを完了する。

時間ｔ７から、画素読み出し用シフトレジスタに供給される、互いに逆位相の図８に示
すクロック信号ＴＣＫｂ及びクロック信号ＴＣＫを交互にオン、オフを繰り返す。これに
より、画素読み出し用シフトレジスタに格納された読出し信号のうち、列センスアンプバ
ッファ出力ｅｎからの読出し信号から列センスアンプバッファ出力ｅ１からの読出し信号
に向かって順番に出力端子ＴＯＵＴへ出力される。クロック信号ＴＣＫｂ及びクロック信
号ＴＣＫは、１行分の画素数の半分の数のオン／オフを繰り返すことによって、全データ
を読み出して１行分の検査を終了する。この１行分の画素の読み出し信号と入力検査信号
とを比較し、両者が同じであるか否かにより画素検査ができる。

以上の動作終了後、今度は垂直シフトレジスタを制御することによって、次の画素行の
各画素１２Ａ及び画素１２Ｂの組を選択し、上記と同様にして画素検査を行う。これらを
繰り返し、垂直方向の画素数分の検査を実行し、画像表示部を構成する全ての画素におい
て、検査を実施する。なお、入力する検査信号は上記のように列データ線ｄ１に“Ｌ”レ
ベル、列データ線ｄ２に“Ｈ”レベルにする必要は無く、反対のデータを書き込んで検査
してもよい。

このようにして、本実施の形態によれば、画素検査を正確に実施することができる。本
実施の形態によれば、画素検査のために画素１２Ａ及び画素１２Ｂに検査用のトランジス
タを増加させること無く検査が行えるため、画素内に２つのＳＲＡＭを用いた従来の液晶
表示装置に比べて画素の小型化を可能にでき、しかも画素検査が正確にできる。

以上はＤＲＡＭをオンに制御したときの画素検査であったが、本発明はＤＲＡＭをオフ
にした場合の画素検査も行える。このとき、図９において、ｔｒｉｇを“Ｌ”レベル、ｔ
ｉｒｇｂを“Ｈ”レベルに制御することによってＤＲＡＭをオフにした検査も行える。そ
の他のタイミングチャートは上記と同様であるため省略する。

この場合、ＤＲＡＭをオンにした場合とオフにした場合の２種類の画素検査を行い、検
査結果を比較することでＤＲＡＭのオープン検査を行うことが出来る。

ＤＲＡＭがある場合とない場合の模式図を図９に、図９（Ａ）および図９（Ｂ）として
それぞれ示す。ＤＲＡＭがある場合は図２のスイッチＳＷ１２及びスイッチＳＷ２２がオ
ンの場合、ＤＲＡＭがない場合はｂ点及びｄ点において、プロセスの不具合にて配線が切
断され、Ｃ１１とＣ２１が接続されていない場合を示している。換言すると、図９では、
画素回路内のインバータＩＮＶ１２とインバータＩＮＶ２２にそれぞれ容量Ｃ１１と容量
Ｃ２１が接続されているかいないかが、（Ａ）と（Ｂ）の相違点である。

このとき、インバータＩＮＶ１２に容量Ｃ１１が接続されインバータＩＮＶ２２に容量
Ｃ２１が接続されている場合（Ａ）には、インバータの駆動力が強く、インバータＩＮＶ
１２に容量Ｃ１１が接続されずインバータＩＮＶ２２に容量Ｃ２１が接続されていない場
合（Ｂ）にはインバータの駆動力が弱い。これはインバータＩＮＶ１２を構成するゲート
電圧は液晶ＬＣ１と容量Ｃ１１の容量で決定されるのだが、図９に図示しない（図２に図
示）インバータＩＮＶ１１の出力電圧で充電されて決定される。インバータＩＮＶ１１の
出力電圧は、インバータＩＮＶ１１の入力電圧レベルによって決定されるが、インバータ
ＩＮＶ１１の入力電圧は１．６５Ｖに書き込まれたｄ１電圧によって、１．６５Ｖ程度に
決定される。

つまり図２のｂ点に“Ｌ”レベルの電圧が書き込まれていた場合、読み出すときはイン
バータＩＮＶ１１によってｂ点の電圧を１．６５Ｖに書き換えようとする。しかしながら
、ｂ点における液晶ＬＣ１と容量Ｃ１１の容量が大きい場合１．６５Ｖに書き換えるのに
時間がかかり、その結果としてわずかに“Ｈ”レベルの反転電圧がａ点に出力される。こ
のわずかにａ点が“Ｈ”レベルになることによって、インバータＩＮＶ１１はわずかに“
Ｌ”レベルを出力しようとする。これらを繰り返すことによって、少しずつ列データ線ｄ
１は“Ｈ”レベルになっていく。

これは画素１２Ａの場合であるが、画素１２Ｂには画素１２Ａの反転電圧を書き込むた
め、ｃ点の電圧はわずかに“Ｌ”レベルの電圧が出力され、徐々に列データ線ｄ２は“Ｌ
”レベルになっていく。この結果、センスアンプが判定できる電位差がｄ１とｄ２に出力
され、センスアンプの出力には“Ｈ”レベル（ＶＤＤ）電圧が出力されて画素検査が行え
ることになる。

このとき、ＤＲＡＭが断線されており接続されていない場合には、ｂ点には液晶ＬＣ１
の容量しかなく、この容量をインバータＩＮＶ１１で１．６５Ｖに書き換えようとする。
ｂ点の容量が小さい場合、１．６５Ｖに短時間で書き換えてしまうため、インバータＩＮ
Ｖ１２の入力電圧は１．６５Ｖになってしまい、a点の電圧は１．６５Vになってしまう。
画素１２Ｂにおいてもｃ点の電圧も１．６５Vとなり、接続されているｄ１とｄ２の電位
差がほとんどなく、センスアンプが不感となり、正規判定の電圧を出力することが出来な
い。

このため、図８において時間ｔ６からｄ１とｄ２が所定の電圧に変動していく時間が（
Ａ）と比較して（Ｂ）の方が長くなる。センスアンプが正常に動作しだす電位差が決まっ
ているため、時間ｔ６から時間ｔ７までの時間をある時間（Ｘ）に調整することで、（Ａ
）では正常に検査可能だが、（Ｂ）では正常に検査できないようにすることができる。

このＸ時間においてＤＲＡＭを接続して検査する（Ａ）を採用することにより、画素内
のＤＲＡＭ部がオープン（切断されている）であると正常に検査できないことになる。こ
れにより、ＤＲＡＭのオープン検査を実施することができるようになる。通常、オープン
検査は画素電極をシリーズにスルーホールを経由して検査する必要があるが、この本発明
に係る方法によれば、画素構成を変更することが無いため、画素ピッチを拡大することが
なくＤＲＡＭのオープン検査を実施することが出来る。

なお、前述した各実施の形態に示す具体的な数値等は、発明の理解を容易とするための
例示にすぎず、特に断る場合を除き、本発明を限定するものではない。

１ 液晶表示装置
１２Ａ、１２Ｂ 画素
ＣＥ 共通電極
ＬＣ１、ＬＣ２ 液晶
ＰＥ１、ＰＥ２ 反射電極
ＬＣＭ１、ＬＣＭ２ 液晶表示素子
Ｃ１１、Ｃ２１ 容量
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２ スイッチ
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２ インバータ
ｄ１、ｄ２ 列データ線
ｇ 行走査線

Claims (2)

1. 複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる液晶表示装置であって、
   前記画素は、
   対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
   入力された映像信号の各フレームデータについて、表示期間が１フレーム期間よりも短いサブフレームを複数用いて表示するためのサンプリングを、前記列データ線を介して行う第１のスイッチング部と、
   前記第１のスイッチング部と共にＳＲＡＭを構成し、前記第１のスイッチング部が前記サンプリングしたサブフレームデータを保持する第１の保持部と、
   前記第１の保持部が保持した前記サブフレームデータを出力させる第２のスイッチング部と、
   前記第２のスイッチング部と共にＤＲＡＭを構成し、前記第２のスイッチング部を通して入力される前記第１の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の保持部と、
   前記複数の画素に行単位で、前記サブフレームデータを前記第１の保持部に書き込むことを繰り返し、前記サブフレームデータが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング部をオンにして、前記第１の保持部に保持された前記サブフレームデータにより前記複数の画素の前記第２の保持部の記憶内容を書き換える動作を前記サブフレーム毎に行う画素制御部とを備え、
   前記複数の画素について、第１の画素と第２の画素のペア毎に、前記第１の画素の前記第１のスイッチング部に接続されている第１の列データ線と、前記第２の画素の前記第１のスイッチング部に接続されている第２の列データ線とが、それぞれ接続されたセンスアンプとを備え、
   前記第１の保持部は、第１のインバータ及び第２のインバータを含み、前記第１のインバータの入力端子は前記第２のインバータの出力端子及び前記第１のスイッチング部に接続されており、前記第２のインバータの入力端子は前記第１のインバータの出力端子及び前記第２のスイッチング部に接続されており、前記第１のインバータの駆動力は前記第２のインバータの駆動力より大である
   ことを特徴とする液晶表示装置。
2. 前記請求項１に記載の液晶表示装置の検査方法であって、
   前記第１の画素の前記第１のスイッチング部に接続されている前記第１の列データ線に１ビットの検査用信号を入力するとともに、前記第２の画素の前記第１のスイッチング部に接続されている前記第２の列データ線に前記検査用信号の反転信号を入力するステップと、
   前記第１の画素のＳＲＡＭに前記検査用信号をラッチするとともに、前記第２の画素のＳＲＡＭに前記反転信号をラッチするステップと、
   前記第１の画素の前記第２のスイッチング部をオンにして、前記第１の画素のＳＲＡＭにラッチした前記検査用信号を前記第１の画素の前記ＤＲＡＭにラッチするステップと、
   前記第２の画素の前記第２のスイッチング部をオンにして、前記第２の画素のＳＲＡＭにラッチした前記反転信号を前記第２の画素の前記ＤＲＡＭにラッチするステップと、
   前記第１の画素の前記第２のスイッチング部をオンにして、前記第１の画素のＤＲＡＭにラッチした前記検査用信号を前記第１の画素のＳＲＡＭに読み出すステップと、
   前記第２の画素の前記第２のスイッチング部をオンにして、前記第２の画素のＤＲＡＭにラッチした前記反転信号を前記第２の画素のＳＲＡＭに読み出すステップと、
   前記ラッチされた前記検査用信号を前記第１の列データ線に供給するとともに、前記ラッチされた前記反転信号を前記第２の列データ線に供給するステップと、
   前記供給された前記検査用信号と、前記供給された前記反転信号とに基づく電位差を前記センスアンプにより増幅するステップと
   を含むことを特徴とする液晶表示装置の検査方法。

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