JP3879668B2 - 液晶表示装置とその検査方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、アクティブマトリックス型液晶表示装置に適用される液晶表示装置とその検査方法に関し、特に、基板の画素欠陥の検査に関する。
【０００２】
【従来の技術】
アクティブマトリックス型液晶表示装置は、データ信号線とゲート信号線の交差位置にスイッチング用のＴＦＴ(Thin Film Transistor:薄膜トランジスタ）と透明電極とを設け、透明電極の電圧を制御する構成とされている。例えば、小型であり、解像度が高いＳｉベースの液晶パネルが携帯電話機、ＰＤＡ(PersonalDigital Assistants)等に搭載されつつある。
【０００３】
Ｓｉベースの液晶パネルでは、Ｓｉウエーハ上に画素毎にトランジスタ、キャパシタ素子および画素電極（例えば反射板）を形成したＬＳＩ(Large Scale Integrated Circuit：大規模集積回路)と、ガラス基板に被着された透明電極との間に液晶を封止した構成を有している。ＬＳＩは、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor：相補性金属酸化膜半導体）プロセスで製造される。本明細書では、反射電極を形成する前の段階、または液晶を封止する前の段階のＬＳＩを液晶表示装置基板と称している。
【０００４】
一般的に、アクティブマトリクス液晶表示装置基板においては、画素部の占める面積が大きいので、駆動回路部に比して画素部の方が良品率が低く、その結果製造コストが高いことが問題となっており、画素部の良品率の改善が大きな課題となっている。この良品率改善のためには、画素欠陥の検査方法の開発が不可欠である。画素欠陥検査を行なう方法として、液晶注入後に実際に液晶を駆動し、その表示画像を画像処理装置で解析し、欠陥検査を行なう方法や、目視により欠陥を検出する方法が採用されている。
【０００５】
しかしながら、このような方法は、実際に液晶表示装置を駆動させ、画像を表示させての検査になるため、測定時間が長くかかり、高い生産性も期待できない。また、このような画素欠陥の検査を、液晶注入後に行なっていたのでは、仮に画素欠陥が生じていることが発見された場合に、その欠陥が発見された液晶表示装置を破棄しなければならないという問題点を有している。一旦、液晶を注入した液晶表示装置の液晶を抜き取り、欠陥部分を補償後、再度液晶を入れなおすことは、製造コストなどの点で現実的でないからである。よって、特に液晶注入前に検査を行なって良品と不良品とを振り分けることは、以後の工程でのコスト削減と、製造プロセスへの早期の欠陥情報のフィードバックにつながるので、重要な技術である。
【０００６】
そこで、液晶表示装置の画素欠陥の検査を液晶の注入工程前に行なう方法に関して、下記の特許文献１に説明されている。
【０００７】
【特許文献１】
特許第２７２８７４８号明細書
【０００８】
図１２は、上記特許文献１に記載されている液晶表示装置を示している。参照符号１が水平走査回路としてのシフトレジスタを示し、参照符号２が垂直走査回路としてのゲート駆動回路を示す。簡単のために、（４×４＝１６）個の画素を有している。シフトレジスタ１の並列出力端子のそれぞれがアナログスイッチ３のゲートに接続される。アナログスイッチ３のドレインが信号スイッチ４のドレインに共通に接続される。信号スイッチ４のドレインがリセットスイッチ５のドレイン・ソース間を介して接地されると共に、ソースホロワ回路６に接続される。
【０００９】
アナログスイッチ３のそれぞれのソースから４本のデータ信号線Ｄ１，Ｄ２，Ｄ３，Ｄ４が導出される。ゲート駆動回路２の出力端子からゲート信号線Ｇ１，Ｇ２，Ｇ３，Ｇ４がそれぞれ導出される。データ信号線Ｄ１〜Ｄ４とゲート信号線Ｇ１〜Ｇ４とのそれぞれの交差する位置に画素トランジスタＳとキャパシタＣｓからなる画素部が構成される。キャパシタＣｓと並列に画素電極（図示しない）が接続される。画素電極と対向する透明電極間に液晶が封止される。透明電極は、ガラス基板に被着されたものである。
【００１０】
通常動作では、シフトレジスタ１、ゲート駆動回路２によりデータ信号線およびゲート信号線の両者に信号が送られた画素がアクティブとなり、信号スイッチ４を介して印加された信号電位がデータ信号線に導かれ、画素トランジスタＳを介して画素に書き込まれる。各画素に設けられたキャパシタＣｓは、次の書き込みまでの間、信号電位を保持することを目的とした補助容量である。
【００１１】
上記の特許文献１には、液晶工程導入前に画素部のトランジスタＳまたはキャパシタＣｓの容量不足等の画素欠陥を判定する方法が記載されている。最初に、信号スイッチ４を介して常にハイレベル（以下、適宜"H"と表記する）の電圧を発生する書き込みモードとされる。書き込みモードでは、ゲート電極例えばＧ２を"H"とし、シフトレジスタ１の出力を順番に"H"とし、第２行の４個の画素部の画素トランジスタ７を順にオンとし、画素部に対して順に信号電荷を書き込む。
【００１２】
全ての画素部に対して書き込みが終了すると、信号スイッチ４のゲートが接地電位とされ、アナログスイッチ３のドレイン側がハイインピーダンスとされる読み出しモードとされる。例えば第２行のゲート信号線Ｇ２が"H"とされ、シフトレジスタ１によって第２行の各画素部の信号を順に読み出す。１画素の信号が読み出される度にリセットトランジスタ５がオンとされ、次の画素部の読み出し前にリセット動作がなされる。
【００１３】
各画素から順に読み出された信号がアナログスイッチ３とソースホロワ回路６を介して出力される。ソースホロワ回路６の出力信号が観察され、この出力信号から画素欠陥が検査される。例えば第２行の第３番目の画素部に不良がある場合には、その画素部に対応するソースホロワ回路６の出力が発生せず、不良箇所を判定できる。すなわち、特許文献１に記載のものは、電荷量に応じた波形を検出することによって画素の欠陥を検出する方法である。
【００１４】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の方法は、１画素ずつの評価になるため、（１２８０×１０２４）、（１９２０×１２００）等の画素数が１００万画素以上、２００万画素以上となる高解像度の液晶パネルの場合では、全画素を評価する際には測定時間がかかる問題がある。また、アナログ検出波形を高精度に評価するシステムの構築が必要となると考えられる。さらに、画素毎に設けられた容量素子の大きさに比べ、データ信号線の寄生容量がはるかに大きく（例えば２００倍）、且つ、寄生容量が生産ばらつきを持っている。評価系例えばテスタ系の容量も存在する。これらの各チップ・評価系のバラツキにより、得られる検出波形例えばその振幅がばらつくことなる。この結果、データ信号線の寄生容量、テスタ系の容量をよく考慮しないと、検出値から画素の容量を正確に評価することができな問題があった。
【００１５】
したがって、この発明の目的は、ディジタル信号によって画素欠陥の有無を検査することができ、検査時間の短縮化、寄生容量、評価系の容量の影響を受けない高精度の検査が可能な液晶表示装置とその検査方法を提供することにある。
【００１６】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極がゲート信号線に接続され、画素トランジスタの入力電極がデータ信号線にそれぞれ接続されると共に、画素トランジスタの出力電極がキャパシタに接続された液晶表示装置において、
２本のデータ信号線毎に設けられ、２本のデータ信号線の電圧を比較する比較手段を備えたことを特徴とする液晶表示装置である。
【００１８】
請求項４の発明は、複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極がゲート信号線に接続され、画素トランジスタの入力電極がデータ信号線にそれぞれ接続されると共に、画素トランジスタの出力電極がキャパシタに接続された液晶表示装置の検査方法において、
隣接する２つのデータ信号線に異なる電圧を供給し、２本のデータ信号線に接続された画素トランジスタを介して２つのデータ信号線に接続されたキャパシタへ異なる電圧を蓄積させる書き込みステップと、
書き込みステップにおいて電圧が蓄積されたキャパシタから２つのデータ信号線へ読み出された隣接データ信号線間の電圧を比較する比較ステップとを有する液晶表示装置の検査方法である。
【００１９】
請求項６の発明は、複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極がゲート信号線に接続され、画素トランジスタの入力電極がデータ信号線にそれぞれ接続されると共に、画素トランジスタの出力電極がキャパシタに接続された液晶表示装置の検査方法において、
２本のデータ信号線に異なる電圧を供給し、２本のデータ信号線に接続された画素トランジスタを介してキャパシタへ異なる電圧を蓄積させる第１のステップと、
データ信号線の全てを基準電位にプリチャージし、プリチャージ後にキャパシタに蓄積されている電圧を２本のデータ信号線へ読み出す第２のステップと、
２本のデータ信号線の電圧を比較する第３のステップとからなる液晶表示装置の検査方法である。
【００２０】
この発明では、アナログ波形を評価する方法と異なり、ディジタル出力でもって画素欠陥を検出することが可能となる。したがって、アナログ検出波形を高精度に評価するシステムの構築が不要となり、また、データ信号線の寄生容量のバラツキ、または評価系例えばテスタ系の容量のバラツキの影響を受けないで、正確な検査を行うことが可能となる。
【００２１】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照して説明する。図１は、一実施形態の構成を示し、参照符号１１が水平走査回路としてのシフトレジスタを示し、参照符号１２が垂直走査回路としてのゲート駆動回路を示す。画素数を一般的に、（Ｈ×Ｖ）と表すと、Ｈ本のデータ信号線とＶ本のゲート信号線とが設けられている。データ信号線とゲート信号線のそれぞれの交差する位置に画素トランジスタＳとキャパシタＣｓとからなる画素部が設けられている。キャパシタＣｓと並列に画素電極が接続される。画素電極と対向電極間に液晶が封止される。
【００２２】
図１の構成では、隣接する２画素を同時にアクティブとする構成とされている。すなわち、一方の入力信号端子１４ａに対して奇数番目のトランジスタ１３ａのドレインが共通に接続され、他方の信号入力端子１４ｂに対して偶数番目のトランジスタ１３ｂのドレインが共通に接続される。トランジスタ１３ａのソースに対して奇数番目のデータ信号線ＤＡ１，ＤＡ２，・・・，ＤＡｎがそれぞれ接続される。ｎ＝Ｈ／２の関係である。トランジスタ１３ｂのソースに対して偶数番目のデータ信号線ＤＢ１，ＤＢ２，・・・，ＤＢｎがそれぞれ接続される。ｍ（ｍ＝１〜ｎ）番目のデータ信号線をＤＡｍ、ＤＢｍと表記する。
【００２３】
一例として隣接する２本のデータ信号線の出力信号がコンパレータＣＭＰ１，ＣＭＰ２，・・・，ＣＭＰｎのそれぞれの入力端子に対して供給される。ｍ番目のコンパレータをＣＭＰｍと表記する。コンパレータＣＭＰ１〜ＣＭＰｎは、画素部が形成される半導体基板例えばＳｉ基板上に画素部と同様にＣＭＯＳプロセスによって形成される。
【００２４】
コンパレータＣＭＰｍは、一方のデータ信号線ＤＡｍから入力される電位が他方のデータ信号線ＤＢｍから入力される電位に比して高い場合に"H"の比較出力を発生し、逆にＤＡｍの電位がＤＢｍに比して低い場合に"L"の比較出力を発生するものである。コンパレータＣＭＰ１〜ＣＭＰｍのディジタルの比較出力を観察することにより画素欠陥を検出するようになされている。
【００２５】
通常動作では、信号入力端子１４ａおよび１４ｂに対して並列化された信号が入力され、トランジスタ１３ａおよび１３ｂの例えば第１番目のものがオンされ、第１番目のゲート信号線Ｇ１が"H"とされることによって、隣接する２個の画素トランジスタが同時にオンし、オンしたトランジスタに接続されているキャパシタに対して信号電荷が蓄積される。キャパシタＣｓは、１フレーム後の次の書き込みまで、信号電位を保持するものである。このように、水平方向に隣接する２画素毎に信号が書き込まれる。
【００２６】
なお、水平方向に隣接する２画素を同時にアクティブとする構成は一例であって、隣接しない２画素を同時にアクティブとしたり、４画素以上の偶数個の画素を同時にアクティブとするようにしても良い。このように、複数の画素を同時にアクティブとするのは、通常の動作において１枚のパネルの全画素に対する信号の書き込みおよび読み出しを高速に行うためである。
【００２７】
コンパレータＣＭＰ１〜ＣＭＰｎのそれぞれの出力を外部に直接的に導出しても良いが、ＬＳＩの端子ピンの数が増える問題がある。例えば水平方向の画素数がＨ＝１９２０の場合には、ｎ＝９６０となり、９６０個の端子を導出する必要がある。この点に対処するための構成の一例を図２に示す。
【００２８】
図２では、簡単のため、図１の構成におけるコンパレータＣＭＰ１〜ＣＭＰｎのみを示している。コンパレータＣＭＰ１〜ＣＭＰｎの全ての出力がエクスクルーシブＯＲゲート１５に供給される。エクスクルーシブＯＲゲート１５は、画素部およびコンパレータＣＭＰ１〜ＣＭＰｎが形成される半導体基板例えばＳｉ基板上に画素部と同様にＣＭＯＳプロセスによって形成される。
【００２９】
あるゲート信号線Ｇｍに接続された画素部の全てが正常であると、コンパレータＣＭＰ１〜ＣＭＰｎの出力が全て"H"または"L"となり、エクスクルーシブＯＲゲート１５の出力が"L"となる。若し、１つの画素でも正常でないと、エクスクルーシブＯＲゲート１５の出力が"H"となる。したがって、図２の構成によれば、各ゲート信号線につながる画素の欠陥の有無がエクスクルーシブＯＲゲート１５の出力で瞬時に分かる。
【００３０】
図３は、コンパレータＣＭＰ１〜ＣＭＰｎの出力の処理の他の構成例を示す。あるゲート信号線Ｇｍに接続された画素部に関するコンパレータＣＭＰ１〜ＣＭＰｎの出力がパラレル・シリアル変換器１７の並列入力端子に供給される。パラレル・シリアル変換器１７は、同時に入力されたｎ個のコンパレータの出力をシリアル出力端子１８から順番に出力する。パラレル・シリアル変換器１７は、画素部およびコンパレータＣＭＰ１〜ＣＭＰｎが形成される半導体基板例えばＳｉ基板上に画素部と同様にＣＭＯＳプロセスによって形成される。図３の構成では、期待値を出力しなかったシリアルデータの位置から欠陥画素の位置を判定することが可能となる。
【００３１】
図４は、基板検査時の構成例の概略を示すものである。２１が被試験用の基板を示す。ＬＳＩテスタがテスタ本体２２、コンピュータ２３およびテストヘッドに２４よって構成されている。コンピュータ２３には、テストのためのアプリケーションプログラムがインストールされている。テスタ本体２２は、テストに必要な信号を発生し、テストヘッド２４を介して基板２１に与える。コンパレータＣＭＰ１〜ＣＭＰｎの出力、エクスクルーシブＯＲゲート１５の出力またはパラレル・シリアル変換器１７のシリアル出力がテストヘッド２４を介してテスタ本体２２またはコンピュータ２３に供給され、比較出力を解析することによって画素欠陥のテストがなされる。
【００３２】
図５は、上述した液晶表示装置基板の一実施形態における画素欠陥の検査方法の一例の概略を示す。最初に、一方の入力端子１４ａに所定の電圧Ｖａを印加し、他方の入力端子１４ｂに所定の電圧Ｖｂ（Ｖａ＞Ｖｂ）を印加して第１回目の書き込み処理Ｓ１０がなされる。電圧ＶａとＶｂとの差は、画素欠陥によって大小関係が変化するように、比較的小さいものとされる。次に、第１回目の読み出し処理Ｓ２０がなされる。読み出し処理Ｓ２０において得られた比較出力から画素欠陥の検査がなされる。
【００３３】
次に信号電圧の入替処理Ｓ３０がなされる。すなわち、一方の入力端子１４ａに所定の電圧Ｖｂが印加され、他方の入力端子１４ｂに所定の電圧Ｖａ（Ｖａ＞Ｖｂ）が印加される。その後、第２回目の書き込み処理Ｓ４０および第２回目の読み出し処理Ｓ５０がなされる。第２回目の読み出し処理Ｓ５０において得られた比較出力から画素欠陥の検査がなされる。
【００３４】
さらに、この一実施形態における検査方法についてより詳細に説明する。図６は、第１回目の書き込み処理Ｓ１０をより詳しく示している。書き込み処理では、第１行の全画素に対する同時書き込みがなされ、次に、第２行の全画素に対する同時書き込みがなされ、以下、順番に第３行から最後の第Ｖ行までの書き込みがなされ、書き込み処理Ｓ１０が終了する。
【００３５】
第１行に対する書き込みを行う場合、まず、実際の駆動時と同様のタイミングにてゲート駆動回路１２によりゲート信号線Ｇ１をアクティブにし、ゲート信号線Ｇ１に接続されている全ての画素トランジスタをオンさせる。次に、実際の駆動時と同様のタイミングで、入力端子１４ａおよび１４ｂに対してそれぞれ所定の信号電位Ｖａ、Ｖｂ（Ｖａ＞Ｖｂ）を印加し、シフトレジスタ１１によってデータ信号線をアクティブにするスイッチトランジスタ１３ａおよび１３ｂの全てを一斉にオンさせ、ゲート信号線Ｇ１に接続されている画素のキャパシタＣｓに信号電位を蓄積させる。
【００３６】
スイッチトランジスタ１３ａのソースに接続されているデータ信号線ＤＡ１〜ＤＡｎを介して電位Ｖａが画素トランジスタＳを介してキャパシタＣｓに蓄積される。スイッチトランジスタ１３ｂのソースに接続されているデータ信号線ＤＢ１〜ＤＢｎを介して電位Ｖｂが画素トランジスタＳを介してキャパシタＣｓに蓄積される。信号電位ＶａおよびＶｂは、欠陥が存在することを検出できるように適切な値に選定される。例えばＶａ＝５Ｖ、Ｖｂ＝４Ｖとされる。
【００３７】
そして、実際の駆動時と同様のタイミングで、ゲート駆動回路１２によりゲート信号線Ｇ１を非アクティブにし、ゲート信号線Ｇ１に接続されている１行の画素トランジスタＳの全てをオフさせる。この状態で、実際の駆動と同じ時間例えば１フレーム期間、キャパシタＣｓに信号電位ＶａまたはＶｂを保持する。
【００３８】
図７は、第１回目の読み出し処理を詳しく示している。読み出し処理では、先ず、ステップＳ２１において、信号電位を保持させている時間を利用して、全データ信号線を基準電位にプリチャージする。すなわち、入力端子１４ａおよび１４ｂに等しい基準電位Ｖｐを印加し、シフトレジスタ１１によってスイッチトランジスタ１３ａおよび１３ｂの全てを同時にオンさせ、全てのデータ信号線ＤＡ１〜ＤＡｎおよびＤＢ１〜ＤＢｎをアクティブにする。それによって、全てのデータ信号線ＤＡ１〜ＤＡｎおよびＤＢ１〜ＤＢｎが基準電位Ｖｐにチャージされる。そして、スイッチトランジスタ１３ａおよび１３ｂの全てをオフし、ハイインピーダンス状態とする。ハイインピーダンス状態とすることによって、基準電位が書き込まれることが防止される。基準電位Ｖｐは、任意の電位で良い。例えばＶｐ＝４．５Ｖとされる。
【００３９】
実際の駆動時と同じ時間だけキャパシタＣｓに信号電位を保持させた後、第１行の読み出し処理Ｓ２２がなされる。すなわち、ゲート駆動回路２を用いて、ゲート信号線Ｇ１を再びアクティブにし、ゲート信号線Ｇ１に接続されている１行の画素トランジスタＳの全てをオンさせる。それによって、ゲート信号線Ｇ１に接続されている第１行の画素のキャパシタＣｓに保持されていた信号電位がデータ信号線に読み出される。
【００４０】
第１行の比較処理Ｓ２２において、第１行の全画素のキャパシタＣｓから読み出された信号電位がコンパレータＣＭＰ１〜ＣＭＰｎにおいて比較され、ｎ個の比較出力が得られる。データ信号線ＤＡ１〜ＤＡｎには、信号電位Ｖａが書き込まれており、データ信号線ＤＢ１〜ＤＢｎには、信号電位Ｖｂ（Ｖａ＞Ｖｂ）が書き込まれている。第１行の全画素に欠陥がないと仮定すると、データ信号線ＤＡ１〜ＤＡｎに読み出された電位は、データ信号線ＤＢ１〜ＤＢｎに読み出された電位より高くなる。
【００４１】
図８は、書き込み、プリチャージ、読み出しの各動作におけるデータ信号線の電位の変化を概略的に示している。図８Ａに示すように、書き込み時には、データ信号線例えばＤＡ１がＶａ＝５Ｖの信号電位とされ、ＤＢ１がＶｂ＝４Ｖの信号電位とされ、第１行の全画素に対する書き込みがなされる。
【００４２】
次に、プリチャージ動作では、全データ信号線が基準電位Ｖｐ＝４．５Ｖとされる。そして、例えば第１行の全画素の読み出しがなされる。この場合、第１行の隣接する２画素に欠陥がなければ、データ信号線ＤＡ１に読み出された電位が例えば４．７Ｖとなり、データ信号線ＤＢ１に読み出された電位例えば４．３Ｖよりも高いものとなり、コンパレータＣＭＰ１の比較出力が"H"となる。
【００４３】
図８Ｂは、基準電位Ｖｐを（Ｖｐ＞Ｖａ）例えばＶｐ＝８Ｖとした例を示す。この例では、プリチャージによって、データ信号線が８Ｖにプリチャージされる。そして、読み出し動作によって、各画素のキャパシタＣｓの蓄積電荷が読み出される。画素に欠陥がなければ、例えばデータ信号線ＤＡ１に読み出された電位が破線で示すデータ信号線ＤＢ１に読み出された電位より高い関係となる。
【００４４】
このように、コンパレータＣＭＰ１〜ＣＭＰｎは、データ信号線ＤＢ１〜ＤＢｎの電位を基準にして、データ信号線ＤＡ１〜ＤＡｎの電位が高ければ、例えば"H"の比較出力を発生し、逆の関係にあれば、"L"の比較出力を発生するように構成されている。両方の入力が等しければ、例えば"L"の比較出力を発生するようになされている。したがって、コンパレータＣＭＰ１〜ＣＭＰｎの全ての出力が"H"であれば、第１行の全画素が正常と判断でき、コンパレータＣＭＰ１〜ＣＭＰｎの１つの出力でも"L"であれば、第１行に欠陥な画素が含まれていると判断できる。
【００４５】
すなわち、電位Ｖａを書き込んだはずであるのに、電位Ｖｂ以下の電位が読み出される画素は、キャパシタＣｓのリークが多い画素、目的の画素を書き込む能力のない画素トランジスタを持つ画素、接地とのショートがある画素等と判定される。一方、電位Ｖｂを書き込んだはずであるのに、電位Ｖａ以上の電位が読み出される画素は、高めにプルアップされた画素、画素トランジスタが常にオンしたり、または常にオフしたりする異常がある画素等と判定される。
【００４６】
第１行の読み出し処理Ｓ２２および第１行の比較処理Ｓ２２が終了すると、
次に、第２行の読み出し処理および第２行の比較処理が同様になされる。以下、最後の第Ｖ行の読み出し処理および第２行の比較処理Ｓ２４まで、処理が繰り返され、基板上の全画素の欠陥検査がなされる。各行の欠陥検査の結果は、図４の検査システムにおけるコンピュータ２３に接続されたディスプレイ（図示しない）の画面上に表示され、必要に応じてプリンタ（図示しない）に出力される。
【００４７】
図５に示すように、第１回目の書き込み処理および第１回目の読み出し処理が終了すると、入力端子１４ａおよび１４ｂに供給される信号電位ＶａおよびＶｂが入れ替えられる処理Ｓ３０がなされる。すなわち、信号電位Ｖａが入力端子１４ｂに供給され、信号電位Ｖｂが入力端子１４ａに供給される。そして、第１回目の書き込み処理Ｓ１０と同様の第２回目の書き込み処理Ｓ４０と、第２回目の書き込み処理Ｓ２０と同様の第２回目の読み出し処理Ｓ５０とがなされる。
【００４８】
上述した第１回目の書き込み処理および読み出し処理でなされる検査は、（Ｖａ＞Ｖｂ）の相対的関係を検出するので、電位Ｖａを書き込んだはずであるのにさらに高めの電位に変化していたり、電位Ｖｂを書き込んだはずであるのにさらに低めの電位に変化している欠陥を検出できない。しかしながら、このような欠陥は、上述した信号電圧の入替処理を行うことによって検出することができる。入替処理の後では、欠陥がない場合に、コンパレータの出力が"L"となり、欠陥がある場合に、コンパレータの出力が"H"となる。
【００４９】
図９は、この発明の他の実施形態を示す。図１と対応する部分には、同一の参照符号を付して示す。他の実施形態は、並列に複数の画素の書き込みを行わないで、１画素ずつ信号を書き込む例である。したがって、データ信号線は、Ｄ１〜Ｄｈのｈ本であり、ゲート信号線は、Ｇ１〜ＧｖのＶ本である。信号電圧は、入力端子１４に印加され、トランジスタ１３の１つがオンすることで、点順次で書き込みがなされる。
【００５０】
他の実施形態では、データ信号線Ｄ１〜Ｄｎのそれぞれと並行に補助的データ信号線Ｄ１’〜Ｄｎ’を設ける。各画素部の画素トランジスタＳとキャパシタＣｓの接続点が補助的データ信号線Ｄ１’〜Ｄｎ’に接続される。さらに、図１０に示すように、全画素に対応するアンドゲートＡＮ１１〜ＡＮｖｈが設けられている。アンドゲートＡＮ１１に対して補助的データ信号線Ｄ１’の電圧と、ゲート信号線Ｇ１の電圧とが入力される。アンドゲートＡＮ２１に対して補助的データ信号線Ｄ１’の電圧と、ゲート信号線Ｇ２の電圧とが入力される。以下同様に、アンドゲートＡＮｉｊに対して補助的データ信号線Ｄｊの電圧と、ゲート信号線Ｇｉの電圧とが入力される。
【００５１】
上述したアンドゲートＡＮ１１〜ＡＮｖｈの出力Ｃ１１〜Ｃｖｈが例えば外部のメモリに記憶され、図１１に示すように、ビットマップが構成される。このビットマップがコンピュータの制御によってディスプレイ上のドットとして表示される。また、コンピュータにインストールされたソフトウェアによって、ビットマップ上の"H"または"L"の画素の個数が計数され、正常または欠陥画素数として測定される。さらに、ビットマップ上の欠陥の画素位置を示す情報がコンピュータによって作成される。
【００５２】
上述したこの発明の他の実施形態において、欠陥検査時には、信号入力端子１４に対して所定の電圧を印加し、全画素のキャパシタＣｓに対して所定の電圧を充電する。この場合に、各画素部について、所定の電圧に充電されているかどうかをアンドゲートＡＮ１１〜ＡＮｖｈの出力Ｃ１１〜Ｃｖｈによって検出する。所定の電圧に充電されている場合には、アンドゲートの出力が"H"となり、そうでない場合にアンドゲートの出力が"L"となる。この出力Ｃ１１〜Ｃｖｈがビットマップとしてメモリに記憶される。ビットマップの中で、"L"のビットを発生しているアンドゲートの位置が欠陥として検出される。
【００５３】
この発明は、上述したこの発明の一実施形態等に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えばコンパレータに対しては、必ずしも隣接する２本のデータ信号線の電位を供給する必要はなく、隣接しない２本のデータ信号線の電位をコンパレータに入力しても良い。また、この発明は、反射型液晶表示装置に限らず、透過型の液晶表示装置の基板に対しても適用することができる。
【００５４】
さらに、上述した一実施形態においては、２本のデータ信号線に異なる電圧を供給する検査方法について説明したが、コンパレータの代わりに例えばＡＮＤ回路を用いることにより、同じ電圧を供給して不良箇所の有無を判断することができる。すなわち、不良箇所でなければ、ＡＮＤ回路に対する二つの入力が共に"H"であり、その出力が"H"であるが、例えばキャパシタの不良が存在すると、その出力が"L"となる。このようにして不良箇所の有無を検出できる。
【００５５】
【発明の効果】
この発明では、デジタル信号にて、画素欠陥の有無を評価することができ、アナログの波形に基づいて、画素欠陥の有無を評価するのと比較して、検査を容易とし、また、検査時間を短縮化することができる。また、この発明では、検査の際にデータ信号線の寄生容量のばらつきの影響を受けず、また、評価系（例えばテスタ系）の容量の影響を受けず、正確な検査を行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態の構成を示す接続図である。
【図２】この発明の一実施形態におけるコンパレータの出力を処理する構成の一例を示す接続図である。
【図３】この発明の一実施形態におけるコンパレータの出力を処理する構成の他の例を示す接続図である。
【図４】この発明の一実施形態の検査システムの概略を説明するためのブロック図である。
【図５】この発明の一実施形態による基板の欠陥検査方法の手順を示すフローチャートである。
【図６】欠陥検査方法における書き込み処理の手順をより詳細に示すフローチャートである。
【図７】欠陥検査方法における読み出し処理の手順をより詳細に示すフローチャートである。
【図８】この発明の一実施形態における電圧変化を概略的に示す略線図である。
【図９】この発明の他の実施形態の構成を示す接続図である。
【図１０】この発明の他の実施形態において各画素に対応する検査出力を生成するための構成を示すブロック図である。
【図１１】各画素に対応する検査出力の処理の一例を示す略線図である。
【図１２】先に提案されている液晶表示装置基板を説明するための接続図である。
【符号の説明】
１１・・・シフトレジスタ、１２・・・ゲート駆動回路、１４ａ、１４ｂ・・・信号入力端子、１５・・・エクスクルーシブオアゲート、１７・・・パラレル・シリアル変換器、Ｇ１、Ｇ２・・・ゲート信号線、ＤＡ１〜ＤＡｎ、ＤＢ１〜ＤＢｎ・・・データ信号線、ＣＭＰ１〜ＣＭＰｎ・・・コンパレータ
【発明の属する技術分野】
この発明は、アクティブマトリックス型液晶表示装置に適用される液晶表示装置とその検査方法に関し、特に、基板の画素欠陥の検査に関する。
【０００２】
【従来の技術】
アクティブマトリックス型液晶表示装置は、データ信号線とゲート信号線の交差位置にスイッチング用のＴＦＴ(Thin Film Transistor:薄膜トランジスタ）と透明電極とを設け、透明電極の電圧を制御する構成とされている。例えば、小型であり、解像度が高いＳｉベースの液晶パネルが携帯電話機、ＰＤＡ(PersonalDigital Assistants)等に搭載されつつある。
【０００３】
Ｓｉベースの液晶パネルでは、Ｓｉウエーハ上に画素毎にトランジスタ、キャパシタ素子および画素電極（例えば反射板）を形成したＬＳＩ(Large Scale Integrated Circuit：大規模集積回路)と、ガラス基板に被着された透明電極との間に液晶を封止した構成を有している。ＬＳＩは、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor：相補性金属酸化膜半導体）プロセスで製造される。本明細書では、反射電極を形成する前の段階、または液晶を封止する前の段階のＬＳＩを液晶表示装置基板と称している。
【０００４】
一般的に、アクティブマトリクス液晶表示装置基板においては、画素部の占める面積が大きいので、駆動回路部に比して画素部の方が良品率が低く、その結果製造コストが高いことが問題となっており、画素部の良品率の改善が大きな課題となっている。この良品率改善のためには、画素欠陥の検査方法の開発が不可欠である。画素欠陥検査を行なう方法として、液晶注入後に実際に液晶を駆動し、その表示画像を画像処理装置で解析し、欠陥検査を行なう方法や、目視により欠陥を検出する方法が採用されている。
【０００５】
しかしながら、このような方法は、実際に液晶表示装置を駆動させ、画像を表示させての検査になるため、測定時間が長くかかり、高い生産性も期待できない。また、このような画素欠陥の検査を、液晶注入後に行なっていたのでは、仮に画素欠陥が生じていることが発見された場合に、その欠陥が発見された液晶表示装置を破棄しなければならないという問題点を有している。一旦、液晶を注入した液晶表示装置の液晶を抜き取り、欠陥部分を補償後、再度液晶を入れなおすことは、製造コストなどの点で現実的でないからである。よって、特に液晶注入前に検査を行なって良品と不良品とを振り分けることは、以後の工程でのコスト削減と、製造プロセスへの早期の欠陥情報のフィードバックにつながるので、重要な技術である。
【０００６】
そこで、液晶表示装置の画素欠陥の検査を液晶の注入工程前に行なう方法に関して、下記の特許文献１に説明されている。
【０００７】
【特許文献１】
特許第２７２８７４８号明細書
【０００８】
図１２は、上記特許文献１に記載されている液晶表示装置を示している。参照符号１が水平走査回路としてのシフトレジスタを示し、参照符号２が垂直走査回路としてのゲート駆動回路を示す。簡単のために、（４×４＝１６）個の画素を有している。シフトレジスタ１の並列出力端子のそれぞれがアナログスイッチ３のゲートに接続される。アナログスイッチ３のドレインが信号スイッチ４のドレインに共通に接続される。信号スイッチ４のドレインがリセットスイッチ５のドレイン・ソース間を介して接地されると共に、ソースホロワ回路６に接続される。
【０００９】
アナログスイッチ３のそれぞれのソースから４本のデータ信号線Ｄ１，Ｄ２，Ｄ３，Ｄ４が導出される。ゲート駆動回路２の出力端子からゲート信号線Ｇ１，Ｇ２，Ｇ３，Ｇ４がそれぞれ導出される。データ信号線Ｄ１〜Ｄ４とゲート信号線Ｇ１〜Ｇ４とのそれぞれの交差する位置に画素トランジスタＳとキャパシタＣｓからなる画素部が構成される。キャパシタＣｓと並列に画素電極（図示しない）が接続される。画素電極と対向する透明電極間に液晶が封止される。透明電極は、ガラス基板に被着されたものである。
【００１０】
通常動作では、シフトレジスタ１、ゲート駆動回路２によりデータ信号線およびゲート信号線の両者に信号が送られた画素がアクティブとなり、信号スイッチ４を介して印加された信号電位がデータ信号線に導かれ、画素トランジスタＳを介して画素に書き込まれる。各画素に設けられたキャパシタＣｓは、次の書き込みまでの間、信号電位を保持することを目的とした補助容量である。
【００１１】
上記の特許文献１には、液晶工程導入前に画素部のトランジスタＳまたはキャパシタＣｓの容量不足等の画素欠陥を判定する方法が記載されている。最初に、信号スイッチ４を介して常にハイレベル（以下、適宜"H"と表記する）の電圧を発生する書き込みモードとされる。書き込みモードでは、ゲート電極例えばＧ２を"H"とし、シフトレジスタ１の出力を順番に"H"とし、第２行の４個の画素部の画素トランジスタ７を順にオンとし、画素部に対して順に信号電荷を書き込む。
【００１２】
全ての画素部に対して書き込みが終了すると、信号スイッチ４のゲートが接地電位とされ、アナログスイッチ３のドレイン側がハイインピーダンスとされる読み出しモードとされる。例えば第２行のゲート信号線Ｇ２が"H"とされ、シフトレジスタ１によって第２行の各画素部の信号を順に読み出す。１画素の信号が読み出される度にリセットトランジスタ５がオンとされ、次の画素部の読み出し前にリセット動作がなされる。
【００１３】
各画素から順に読み出された信号がアナログスイッチ３とソースホロワ回路６を介して出力される。ソースホロワ回路６の出力信号が観察され、この出力信号から画素欠陥が検査される。例えば第２行の第３番目の画素部に不良がある場合には、その画素部に対応するソースホロワ回路６の出力が発生せず、不良箇所を判定できる。すなわち、特許文献１に記載のものは、電荷量に応じた波形を検出することによって画素の欠陥を検出する方法である。
【００１４】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の方法は、１画素ずつの評価になるため、（１２８０×１０２４）、（１９２０×１２００）等の画素数が１００万画素以上、２００万画素以上となる高解像度の液晶パネルの場合では、全画素を評価する際には測定時間がかかる問題がある。また、アナログ検出波形を高精度に評価するシステムの構築が必要となると考えられる。さらに、画素毎に設けられた容量素子の大きさに比べ、データ信号線の寄生容量がはるかに大きく（例えば２００倍）、且つ、寄生容量が生産ばらつきを持っている。評価系例えばテスタ系の容量も存在する。これらの各チップ・評価系のバラツキにより、得られる検出波形例えばその振幅がばらつくことなる。この結果、データ信号線の寄生容量、テスタ系の容量をよく考慮しないと、検出値から画素の容量を正確に評価することができな問題があった。
【００１５】
したがって、この発明の目的は、ディジタル信号によって画素欠陥の有無を検査することができ、検査時間の短縮化、寄生容量、評価系の容量の影響を受けない高精度の検査が可能な液晶表示装置とその検査方法を提供することにある。
【００１６】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極がゲート信号線に接続され、画素トランジスタの入力電極がデータ信号線にそれぞれ接続されると共に、画素トランジスタの出力電極がキャパシタに接続された液晶表示装置において、
２本のデータ信号線毎に設けられ、２本のデータ信号線の電圧を比較する比較手段を備えたことを特徴とする液晶表示装置である。
【００１８】
請求項４の発明は、複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極がゲート信号線に接続され、画素トランジスタの入力電極がデータ信号線にそれぞれ接続されると共に、画素トランジスタの出力電極がキャパシタに接続された液晶表示装置の検査方法において、
隣接する２つのデータ信号線に異なる電圧を供給し、２本のデータ信号線に接続された画素トランジスタを介して２つのデータ信号線に接続されたキャパシタへ異なる電圧を蓄積させる書き込みステップと、
書き込みステップにおいて電圧が蓄積されたキャパシタから２つのデータ信号線へ読み出された隣接データ信号線間の電圧を比較する比較ステップとを有する液晶表示装置の検査方法である。
【００１９】
請求項６の発明は、複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極がゲート信号線に接続され、画素トランジスタの入力電極がデータ信号線にそれぞれ接続されると共に、画素トランジスタの出力電極がキャパシタに接続された液晶表示装置の検査方法において、
２本のデータ信号線に異なる電圧を供給し、２本のデータ信号線に接続された画素トランジスタを介してキャパシタへ異なる電圧を蓄積させる第１のステップと、
データ信号線の全てを基準電位にプリチャージし、プリチャージ後にキャパシタに蓄積されている電圧を２本のデータ信号線へ読み出す第２のステップと、
２本のデータ信号線の電圧を比較する第３のステップとからなる液晶表示装置の検査方法である。
【００２０】
この発明では、アナログ波形を評価する方法と異なり、ディジタル出力でもって画素欠陥を検出することが可能となる。したがって、アナログ検出波形を高精度に評価するシステムの構築が不要となり、また、データ信号線の寄生容量のバラツキ、または評価系例えばテスタ系の容量のバラツキの影響を受けないで、正確な検査を行うことが可能となる。
【００２１】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照して説明する。図１は、一実施形態の構成を示し、参照符号１１が水平走査回路としてのシフトレジスタを示し、参照符号１２が垂直走査回路としてのゲート駆動回路を示す。画素数を一般的に、（Ｈ×Ｖ）と表すと、Ｈ本のデータ信号線とＶ本のゲート信号線とが設けられている。データ信号線とゲート信号線のそれぞれの交差する位置に画素トランジスタＳとキャパシタＣｓとからなる画素部が設けられている。キャパシタＣｓと並列に画素電極が接続される。画素電極と対向電極間に液晶が封止される。
【００２２】
図１の構成では、隣接する２画素を同時にアクティブとする構成とされている。すなわち、一方の入力信号端子１４ａに対して奇数番目のトランジスタ１３ａのドレインが共通に接続され、他方の信号入力端子１４ｂに対して偶数番目のトランジスタ１３ｂのドレインが共通に接続される。トランジスタ１３ａのソースに対して奇数番目のデータ信号線ＤＡ１，ＤＡ２，・・・，ＤＡｎがそれぞれ接続される。ｎ＝Ｈ／２の関係である。トランジスタ１３ｂのソースに対して偶数番目のデータ信号線ＤＢ１，ＤＢ２，・・・，ＤＢｎがそれぞれ接続される。ｍ（ｍ＝１〜ｎ）番目のデータ信号線をＤＡｍ、ＤＢｍと表記する。
【００２３】
一例として隣接する２本のデータ信号線の出力信号がコンパレータＣＭＰ１，ＣＭＰ２，・・・，ＣＭＰｎのそれぞれの入力端子に対して供給される。ｍ番目のコンパレータをＣＭＰｍと表記する。コンパレータＣＭＰ１〜ＣＭＰｎは、画素部が形成される半導体基板例えばＳｉ基板上に画素部と同様にＣＭＯＳプロセスによって形成される。
【００２４】
コンパレータＣＭＰｍは、一方のデータ信号線ＤＡｍから入力される電位が他方のデータ信号線ＤＢｍから入力される電位に比して高い場合に"H"の比較出力を発生し、逆にＤＡｍの電位がＤＢｍに比して低い場合に"L"の比較出力を発生するものである。コンパレータＣＭＰ１〜ＣＭＰｍのディジタルの比較出力を観察することにより画素欠陥を検出するようになされている。
【００２５】
通常動作では、信号入力端子１４ａおよび１４ｂに対して並列化された信号が入力され、トランジスタ１３ａおよび１３ｂの例えば第１番目のものがオンされ、第１番目のゲート信号線Ｇ１が"H"とされることによって、隣接する２個の画素トランジスタが同時にオンし、オンしたトランジスタに接続されているキャパシタに対して信号電荷が蓄積される。キャパシタＣｓは、１フレーム後の次の書き込みまで、信号電位を保持するものである。このように、水平方向に隣接する２画素毎に信号が書き込まれる。
【００２６】
なお、水平方向に隣接する２画素を同時にアクティブとする構成は一例であって、隣接しない２画素を同時にアクティブとしたり、４画素以上の偶数個の画素を同時にアクティブとするようにしても良い。このように、複数の画素を同時にアクティブとするのは、通常の動作において１枚のパネルの全画素に対する信号の書き込みおよび読み出しを高速に行うためである。
【００２７】
コンパレータＣＭＰ１〜ＣＭＰｎのそれぞれの出力を外部に直接的に導出しても良いが、ＬＳＩの端子ピンの数が増える問題がある。例えば水平方向の画素数がＨ＝１９２０の場合には、ｎ＝９６０となり、９６０個の端子を導出する必要がある。この点に対処するための構成の一例を図２に示す。
【００２８】
図２では、簡単のため、図１の構成におけるコンパレータＣＭＰ１〜ＣＭＰｎのみを示している。コンパレータＣＭＰ１〜ＣＭＰｎの全ての出力がエクスクルーシブＯＲゲート１５に供給される。エクスクルーシブＯＲゲート１５は、画素部およびコンパレータＣＭＰ１〜ＣＭＰｎが形成される半導体基板例えばＳｉ基板上に画素部と同様にＣＭＯＳプロセスによって形成される。
【００２９】
あるゲート信号線Ｇｍに接続された画素部の全てが正常であると、コンパレータＣＭＰ１〜ＣＭＰｎの出力が全て"H"または"L"となり、エクスクルーシブＯＲゲート１５の出力が"L"となる。若し、１つの画素でも正常でないと、エクスクルーシブＯＲゲート１５の出力が"H"となる。したがって、図２の構成によれば、各ゲート信号線につながる画素の欠陥の有無がエクスクルーシブＯＲゲート１５の出力で瞬時に分かる。
【００３０】
図３は、コンパレータＣＭＰ１〜ＣＭＰｎの出力の処理の他の構成例を示す。あるゲート信号線Ｇｍに接続された画素部に関するコンパレータＣＭＰ１〜ＣＭＰｎの出力がパラレル・シリアル変換器１７の並列入力端子に供給される。パラレル・シリアル変換器１７は、同時に入力されたｎ個のコンパレータの出力をシリアル出力端子１８から順番に出力する。パラレル・シリアル変換器１７は、画素部およびコンパレータＣＭＰ１〜ＣＭＰｎが形成される半導体基板例えばＳｉ基板上に画素部と同様にＣＭＯＳプロセスによって形成される。図３の構成では、期待値を出力しなかったシリアルデータの位置から欠陥画素の位置を判定することが可能となる。
【００３１】
図４は、基板検査時の構成例の概略を示すものである。２１が被試験用の基板を示す。ＬＳＩテスタがテスタ本体２２、コンピュータ２３およびテストヘッドに２４よって構成されている。コンピュータ２３には、テストのためのアプリケーションプログラムがインストールされている。テスタ本体２２は、テストに必要な信号を発生し、テストヘッド２４を介して基板２１に与える。コンパレータＣＭＰ１〜ＣＭＰｎの出力、エクスクルーシブＯＲゲート１５の出力またはパラレル・シリアル変換器１７のシリアル出力がテストヘッド２４を介してテスタ本体２２またはコンピュータ２３に供給され、比較出力を解析することによって画素欠陥のテストがなされる。
【００３２】
図５は、上述した液晶表示装置基板の一実施形態における画素欠陥の検査方法の一例の概略を示す。最初に、一方の入力端子１４ａに所定の電圧Ｖａを印加し、他方の入力端子１４ｂに所定の電圧Ｖｂ（Ｖａ＞Ｖｂ）を印加して第１回目の書き込み処理Ｓ１０がなされる。電圧ＶａとＶｂとの差は、画素欠陥によって大小関係が変化するように、比較的小さいものとされる。次に、第１回目の読み出し処理Ｓ２０がなされる。読み出し処理Ｓ２０において得られた比較出力から画素欠陥の検査がなされる。
【００３３】
次に信号電圧の入替処理Ｓ３０がなされる。すなわち、一方の入力端子１４ａに所定の電圧Ｖｂが印加され、他方の入力端子１４ｂに所定の電圧Ｖａ（Ｖａ＞Ｖｂ）が印加される。その後、第２回目の書き込み処理Ｓ４０および第２回目の読み出し処理Ｓ５０がなされる。第２回目の読み出し処理Ｓ５０において得られた比較出力から画素欠陥の検査がなされる。
【００３４】
さらに、この一実施形態における検査方法についてより詳細に説明する。図６は、第１回目の書き込み処理Ｓ１０をより詳しく示している。書き込み処理では、第１行の全画素に対する同時書き込みがなされ、次に、第２行の全画素に対する同時書き込みがなされ、以下、順番に第３行から最後の第Ｖ行までの書き込みがなされ、書き込み処理Ｓ１０が終了する。
【００３５】
第１行に対する書き込みを行う場合、まず、実際の駆動時と同様のタイミングにてゲート駆動回路１２によりゲート信号線Ｇ１をアクティブにし、ゲート信号線Ｇ１に接続されている全ての画素トランジスタをオンさせる。次に、実際の駆動時と同様のタイミングで、入力端子１４ａおよび１４ｂに対してそれぞれ所定の信号電位Ｖａ、Ｖｂ（Ｖａ＞Ｖｂ）を印加し、シフトレジスタ１１によってデータ信号線をアクティブにするスイッチトランジスタ１３ａおよび１３ｂの全てを一斉にオンさせ、ゲート信号線Ｇ１に接続されている画素のキャパシタＣｓに信号電位を蓄積させる。
【００３６】
スイッチトランジスタ１３ａのソースに接続されているデータ信号線ＤＡ１〜ＤＡｎを介して電位Ｖａが画素トランジスタＳを介してキャパシタＣｓに蓄積される。スイッチトランジスタ１３ｂのソースに接続されているデータ信号線ＤＢ１〜ＤＢｎを介して電位Ｖｂが画素トランジスタＳを介してキャパシタＣｓに蓄積される。信号電位ＶａおよびＶｂは、欠陥が存在することを検出できるように適切な値に選定される。例えばＶａ＝５Ｖ、Ｖｂ＝４Ｖとされる。
【００３７】
そして、実際の駆動時と同様のタイミングで、ゲート駆動回路１２によりゲート信号線Ｇ１を非アクティブにし、ゲート信号線Ｇ１に接続されている１行の画素トランジスタＳの全てをオフさせる。この状態で、実際の駆動と同じ時間例えば１フレーム期間、キャパシタＣｓに信号電位ＶａまたはＶｂを保持する。
【００３８】
図７は、第１回目の読み出し処理を詳しく示している。読み出し処理では、先ず、ステップＳ２１において、信号電位を保持させている時間を利用して、全データ信号線を基準電位にプリチャージする。すなわち、入力端子１４ａおよび１４ｂに等しい基準電位Ｖｐを印加し、シフトレジスタ１１によってスイッチトランジスタ１３ａおよび１３ｂの全てを同時にオンさせ、全てのデータ信号線ＤＡ１〜ＤＡｎおよびＤＢ１〜ＤＢｎをアクティブにする。それによって、全てのデータ信号線ＤＡ１〜ＤＡｎおよびＤＢ１〜ＤＢｎが基準電位Ｖｐにチャージされる。そして、スイッチトランジスタ１３ａおよび１３ｂの全てをオフし、ハイインピーダンス状態とする。ハイインピーダンス状態とすることによって、基準電位が書き込まれることが防止される。基準電位Ｖｐは、任意の電位で良い。例えばＶｐ＝４．５Ｖとされる。
【００３９】
実際の駆動時と同じ時間だけキャパシタＣｓに信号電位を保持させた後、第１行の読み出し処理Ｓ２２がなされる。すなわち、ゲート駆動回路２を用いて、ゲート信号線Ｇ１を再びアクティブにし、ゲート信号線Ｇ１に接続されている１行の画素トランジスタＳの全てをオンさせる。それによって、ゲート信号線Ｇ１に接続されている第１行の画素のキャパシタＣｓに保持されていた信号電位がデータ信号線に読み出される。
【００４０】
第１行の比較処理Ｓ２２において、第１行の全画素のキャパシタＣｓから読み出された信号電位がコンパレータＣＭＰ１〜ＣＭＰｎにおいて比較され、ｎ個の比較出力が得られる。データ信号線ＤＡ１〜ＤＡｎには、信号電位Ｖａが書き込まれており、データ信号線ＤＢ１〜ＤＢｎには、信号電位Ｖｂ（Ｖａ＞Ｖｂ）が書き込まれている。第１行の全画素に欠陥がないと仮定すると、データ信号線ＤＡ１〜ＤＡｎに読み出された電位は、データ信号線ＤＢ１〜ＤＢｎに読み出された電位より高くなる。
【００４１】
図８は、書き込み、プリチャージ、読み出しの各動作におけるデータ信号線の電位の変化を概略的に示している。図８Ａに示すように、書き込み時には、データ信号線例えばＤＡ１がＶａ＝５Ｖの信号電位とされ、ＤＢ１がＶｂ＝４Ｖの信号電位とされ、第１行の全画素に対する書き込みがなされる。
【００４２】
次に、プリチャージ動作では、全データ信号線が基準電位Ｖｐ＝４．５Ｖとされる。そして、例えば第１行の全画素の読み出しがなされる。この場合、第１行の隣接する２画素に欠陥がなければ、データ信号線ＤＡ１に読み出された電位が例えば４．７Ｖとなり、データ信号線ＤＢ１に読み出された電位例えば４．３Ｖよりも高いものとなり、コンパレータＣＭＰ１の比較出力が"H"となる。
【００４３】
図８Ｂは、基準電位Ｖｐを（Ｖｐ＞Ｖａ）例えばＶｐ＝８Ｖとした例を示す。この例では、プリチャージによって、データ信号線が８Ｖにプリチャージされる。そして、読み出し動作によって、各画素のキャパシタＣｓの蓄積電荷が読み出される。画素に欠陥がなければ、例えばデータ信号線ＤＡ１に読み出された電位が破線で示すデータ信号線ＤＢ１に読み出された電位より高い関係となる。
【００４４】
このように、コンパレータＣＭＰ１〜ＣＭＰｎは、データ信号線ＤＢ１〜ＤＢｎの電位を基準にして、データ信号線ＤＡ１〜ＤＡｎの電位が高ければ、例えば"H"の比較出力を発生し、逆の関係にあれば、"L"の比較出力を発生するように構成されている。両方の入力が等しければ、例えば"L"の比較出力を発生するようになされている。したがって、コンパレータＣＭＰ１〜ＣＭＰｎの全ての出力が"H"であれば、第１行の全画素が正常と判断でき、コンパレータＣＭＰ１〜ＣＭＰｎの１つの出力でも"L"であれば、第１行に欠陥な画素が含まれていると判断できる。
【００４５】
すなわち、電位Ｖａを書き込んだはずであるのに、電位Ｖｂ以下の電位が読み出される画素は、キャパシタＣｓのリークが多い画素、目的の画素を書き込む能力のない画素トランジスタを持つ画素、接地とのショートがある画素等と判定される。一方、電位Ｖｂを書き込んだはずであるのに、電位Ｖａ以上の電位が読み出される画素は、高めにプルアップされた画素、画素トランジスタが常にオンしたり、または常にオフしたりする異常がある画素等と判定される。
【００４６】
第１行の読み出し処理Ｓ２２および第１行の比較処理Ｓ２２が終了すると、
次に、第２行の読み出し処理および第２行の比較処理が同様になされる。以下、最後の第Ｖ行の読み出し処理および第２行の比較処理Ｓ２４まで、処理が繰り返され、基板上の全画素の欠陥検査がなされる。各行の欠陥検査の結果は、図４の検査システムにおけるコンピュータ２３に接続されたディスプレイ（図示しない）の画面上に表示され、必要に応じてプリンタ（図示しない）に出力される。
【００４７】
図５に示すように、第１回目の書き込み処理および第１回目の読み出し処理が終了すると、入力端子１４ａおよび１４ｂに供給される信号電位ＶａおよびＶｂが入れ替えられる処理Ｓ３０がなされる。すなわち、信号電位Ｖａが入力端子１４ｂに供給され、信号電位Ｖｂが入力端子１４ａに供給される。そして、第１回目の書き込み処理Ｓ１０と同様の第２回目の書き込み処理Ｓ４０と、第２回目の書き込み処理Ｓ２０と同様の第２回目の読み出し処理Ｓ５０とがなされる。
【００４８】
上述した第１回目の書き込み処理および読み出し処理でなされる検査は、（Ｖａ＞Ｖｂ）の相対的関係を検出するので、電位Ｖａを書き込んだはずであるのにさらに高めの電位に変化していたり、電位Ｖｂを書き込んだはずであるのにさらに低めの電位に変化している欠陥を検出できない。しかしながら、このような欠陥は、上述した信号電圧の入替処理を行うことによって検出することができる。入替処理の後では、欠陥がない場合に、コンパレータの出力が"L"となり、欠陥がある場合に、コンパレータの出力が"H"となる。
【００４９】
図９は、この発明の他の実施形態を示す。図１と対応する部分には、同一の参照符号を付して示す。他の実施形態は、並列に複数の画素の書き込みを行わないで、１画素ずつ信号を書き込む例である。したがって、データ信号線は、Ｄ１〜Ｄｈのｈ本であり、ゲート信号線は、Ｇ１〜ＧｖのＶ本である。信号電圧は、入力端子１４に印加され、トランジスタ１３の１つがオンすることで、点順次で書き込みがなされる。
【００５０】
他の実施形態では、データ信号線Ｄ１〜Ｄｎのそれぞれと並行に補助的データ信号線Ｄ１’〜Ｄｎ’を設ける。各画素部の画素トランジスタＳとキャパシタＣｓの接続点が補助的データ信号線Ｄ１’〜Ｄｎ’に接続される。さらに、図１０に示すように、全画素に対応するアンドゲートＡＮ１１〜ＡＮｖｈが設けられている。アンドゲートＡＮ１１に対して補助的データ信号線Ｄ１’の電圧と、ゲート信号線Ｇ１の電圧とが入力される。アンドゲートＡＮ２１に対して補助的データ信号線Ｄ１’の電圧と、ゲート信号線Ｇ２の電圧とが入力される。以下同様に、アンドゲートＡＮｉｊに対して補助的データ信号線Ｄｊの電圧と、ゲート信号線Ｇｉの電圧とが入力される。
【００５１】
上述したアンドゲートＡＮ１１〜ＡＮｖｈの出力Ｃ１１〜Ｃｖｈが例えば外部のメモリに記憶され、図１１に示すように、ビットマップが構成される。このビットマップがコンピュータの制御によってディスプレイ上のドットとして表示される。また、コンピュータにインストールされたソフトウェアによって、ビットマップ上の"H"または"L"の画素の個数が計数され、正常または欠陥画素数として測定される。さらに、ビットマップ上の欠陥の画素位置を示す情報がコンピュータによって作成される。
【００５２】
上述したこの発明の他の実施形態において、欠陥検査時には、信号入力端子１４に対して所定の電圧を印加し、全画素のキャパシタＣｓに対して所定の電圧を充電する。この場合に、各画素部について、所定の電圧に充電されているかどうかをアンドゲートＡＮ１１〜ＡＮｖｈの出力Ｃ１１〜Ｃｖｈによって検出する。所定の電圧に充電されている場合には、アンドゲートの出力が"H"となり、そうでない場合にアンドゲートの出力が"L"となる。この出力Ｃ１１〜Ｃｖｈがビットマップとしてメモリに記憶される。ビットマップの中で、"L"のビットを発生しているアンドゲートの位置が欠陥として検出される。
【００５３】
この発明は、上述したこの発明の一実施形態等に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えばコンパレータに対しては、必ずしも隣接する２本のデータ信号線の電位を供給する必要はなく、隣接しない２本のデータ信号線の電位をコンパレータに入力しても良い。また、この発明は、反射型液晶表示装置に限らず、透過型の液晶表示装置の基板に対しても適用することができる。
【００５４】
さらに、上述した一実施形態においては、２本のデータ信号線に異なる電圧を供給する検査方法について説明したが、コンパレータの代わりに例えばＡＮＤ回路を用いることにより、同じ電圧を供給して不良箇所の有無を判断することができる。すなわち、不良箇所でなければ、ＡＮＤ回路に対する二つの入力が共に"H"であり、その出力が"H"であるが、例えばキャパシタの不良が存在すると、その出力が"L"となる。このようにして不良箇所の有無を検出できる。
【００５５】
【発明の効果】
この発明では、デジタル信号にて、画素欠陥の有無を評価することができ、アナログの波形に基づいて、画素欠陥の有無を評価するのと比較して、検査を容易とし、また、検査時間を短縮化することができる。また、この発明では、検査の際にデータ信号線の寄生容量のばらつきの影響を受けず、また、評価系（例えばテスタ系）の容量の影響を受けず、正確な検査を行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態の構成を示す接続図である。
【図２】この発明の一実施形態におけるコンパレータの出力を処理する構成の一例を示す接続図である。
【図３】この発明の一実施形態におけるコンパレータの出力を処理する構成の他の例を示す接続図である。
【図４】この発明の一実施形態の検査システムの概略を説明するためのブロック図である。
【図５】この発明の一実施形態による基板の欠陥検査方法の手順を示すフローチャートである。
【図６】欠陥検査方法における書き込み処理の手順をより詳細に示すフローチャートである。
【図７】欠陥検査方法における読み出し処理の手順をより詳細に示すフローチャートである。
【図８】この発明の一実施形態における電圧変化を概略的に示す略線図である。
【図９】この発明の他の実施形態の構成を示す接続図である。
【図１０】この発明の他の実施形態において各画素に対応する検査出力を生成するための構成を示すブロック図である。
【図１１】各画素に対応する検査出力の処理の一例を示す略線図である。
【図１２】先に提案されている液晶表示装置基板を説明するための接続図である。
【符号の説明】
１１・・・シフトレジスタ、１２・・・ゲート駆動回路、１４ａ、１４ｂ・・・信号入力端子、１５・・・エクスクルーシブオアゲート、１７・・・パラレル・シリアル変換器、Ｇ１、Ｇ２・・・ゲート信号線、ＤＡ１〜ＤＡｎ、ＤＢ１〜ＤＢｎ・・・データ信号線、ＣＭＰ１〜ＣＭＰｎ・・・コンパレータ
Claims (6)
- 複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極が上記ゲート信号線に接続され、上記画素トランジスタの入力電極が上記データ信号線にそれぞれ接続されると共に、上記画素トランジスタの出力電極がキャパシタに接続された液晶表示装置において、
２本の上記データ信号線毎に設けられ、上記２本のデータ信号線の電圧を比較する比較手段を備えたことを特徴とする液晶表示装置。 - 請求項１において、
上記複数の比較手段に接続された排他的論理和手段をさらに備えたことを特徴とする液晶表示装置。 - 請求項１において、
上記複数の比較手段の接続され、並列的に供給されたデータを直列的に出力するデータ変換手段をさらに備えたことを特徴とする液晶表示装置。 - 複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極が上記ゲート信号線に接続され、上記画素トランジスタの入力電極が上記データ信号線にそれぞれ接続されると共に、上記画素トランジスタの出力電極がキャパシタに接続された液晶表示装置の検査方法において、
隣接する２つの上記データ信号線に異なる電圧を供給し、上記２本のデータ信号線に接続された上記画素トランジスタを介して上記２つのデータ信号線に接続されたキャパシタへ上記異なる電圧を蓄積させる書き込みステップと、
上記書き込みステップにおいて上記電圧が蓄積された上記キャパシタから上記２つのデータ信号線へ読み出された隣接データ信号線間の電圧を比較する比較ステップとを有する液晶表示装置の検査方法。 - 複数のデータ信号線のそれぞれと複数のゲート信号線のそれぞれとが交差し、各々の交差位置において画素トランジスタの制御電極が上記ゲート信号線に接続され、上記画素トランジスタの入力電極が上記データ信号線にそれぞれ接続されると共に、上記画素トランジスタの出力電極がキャパシタに接続された液晶表示装置の検査方法において、
２本の上記データ信号線に異なる電圧を供給し、上記２本のデータ信号線に接続された上記画素トランジスタを介して上記キャパシタへ上記異なる電圧を蓄積させる第１のステップと、
上記データ信号線の全てを基準電位にプリチャージし、プリチャージ後に上記キャパシタに蓄積されている電圧を上記２本のデータ信号線へ読み出す第２のステップと、
上記２本のデータ信号線の電圧を比較する第３のステップとからなる液晶表示装置の検査方法。 - 請求項５において、
上記２本のデータ信号線に印加する上記異なる電圧の大小関係を逆にしてさらに上記第１から第３のステップを行う液晶表示装置の検査方法。
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