JP2003330034A - 画像表示素子の検査方法および検査装置 - Google Patents

Abstract

(57)【要約】 【課題】 多重画素構造を有する画像表示素子に対する
適切な検査方法を提供する。 【解決手段】 ｎ番目の走査信号線とｎ＋１番目の走査
信号線との間に配設され、かつ共通する表示信号線から
表示信号が供給される第１の画素および第２の画素と、
共通する表示信号線と第１の画素との間に配設される第
１のＴＦＴと、ｎ＋１番目の走査信号線に接続されると
ともに、第１のＴＦＴとｎ＋２番目の走査信号線との間
に配設される第２のＴＦＴと、第２の画素への表示信号
の供給を制御する第３のＴＦＴとを備える画像表示装置
を対象とし、電荷蓄積ステップにおいて、はじめにｎ＋
１番目の走査信号線およびｎ＋２番目の走査信号線を選
択電位とし、次いで、ｎ＋１番目の走査信号線を選択電
位、ｎ＋２番目の走査信号線を非選択電位とし、さら
に、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信
号線を非選択電位とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、能動素子がマトリ
ックス状に配列された画像表示装置、特に液晶表示装置
に用いられるアレイの検査方法に関するものである。

【０００２】

【従来の技術】米国特許第５１７９３４５号（日本国特
許第２６２０４０５号）は、薄膜トランジスタ（ＴＦ
Ｔ:Thin Film Transistor）液晶表示装置（ＬＣＤ）に
用いられるＴＦＴアレイの検査方法を示している。従来
型のＴＦＴ―ＬＣＤにおいては、走査信号線と表示信号
線とがマトリックス状に配列され、その交点にスイッチ
ング素子としてのＴＦＴに接続され電気容量を持った画
素が配置されている画像表示素子としてＴＦＴアレイを
用いる。それぞれの画素に接続されているＴＦＴは走査
信号線に与えられた選択電位または非選択電位を含む走
査信号によりオン・オフの制御がなされる。このとき、
従来のＴＦＴアレイは、１本の走査信号線に接続されて
いるＴＦＴは全て同時に制御され、走査信号線に選択電
位が与えられた時に、画素にはそれぞれ別の表示信号線
から画素の持つ電気容量に対して電荷が書き込まれる。
アレイの検査時には、画素に電荷が書き込まれた後、所
定の時間をおいて表示信号線を積分器に接続してから再
び走査信号線に選択電位を与えることで画素に蓄えられ
た電荷を読み出し、読み出された電荷量をもって画素の
良否を判定する。米国特許第５５４６０１３号（日本国
特許第２８１０８４４号）に開示されているように、電
荷読み出し時の走査信号は、電荷書き込み時と同様にス
キャンすればよかった。

【０００３】ここで簡単にアレイの検査方法（アレイテ
スタ２０の動作）を図２に基づいて説明する。検査時に
プローブ（Probe）はアレイ基板上に設けられた各表示
信号線に接続されている。検査は次の（１）から（９）
の手順でなされ、画素の電気容量に蓄えられた電荷量を
検出することで画素の良否を判定する。 （１）リセット・スイッチ２１を接続し、積分器２２を
リセットする。コンデンサＣに充電する。 （２）スイッチ２３を電位Ｖｄに接続し、プローブ２４
の先の表示信号線に電位Ｖｄを印加する。 （３）走査信号線に選択電位ＶｇＨを印加すると、画素
の蓄積容量に電位Ｖｄが充電される。 （４）走査信号線に非選択電位ＶｇＬを印加する。 （５）スイッチ２３を積分器２２に接続する。そうする
と、表示信号線の電位はＧＮＤ（グランド）レベルにな
る。 （６）リセット・スイッチ２１を開放する。 （７）走査信号線に再び選択電位ＶｇＨを印加し、画素
の蓄積容量に蓄えられていた電荷が、積分器２２のコン
デンサＣに移動する。それに伴い、積分器２２の出力電
位が低下する。 （８）走査信号線に再び非選択電位ＶｇＬを印加する。 （９）所定の時間後、積分値の出力電位をサンプルホー
ルドし、ＡＤコンバータ２５にてデジタル値に変換す
る。

【０００４】

【発明が解決しようとする課題】ところで、近年の高精
細化に対応するために、新しい画素構造が提案されてい
る。この画素構造は、複数の走査信号線に同時に与えら
れる選択信号による選択論理によって、同一の表示信号
線から時分割で画素に電荷を与える。この画素構造を多
重画素構造と呼ぶことにする。従来のアレイ検査方法で
は、このような多重画素構造は、全く考慮されていなか
った。新しい多重画素構造においては、アレイ検査時の
画素への電荷書き込みおよび電荷読み出しを、ＴＦＴ−
ＬＣＤの最終製品における走査信号と同様の信号入力と
したのでは、正しく検査ができない。このため、多重画
素構造に対しても前記米国特許の検査方法と同等の検査
ができることが強く望まれる。本発明の目的は、多重画
素構造を有する画像表示素子に対する適切な検査方法を
提供することである。

【０００５】

【課題を解決するための手段】本発明が対象とする多重
画素構造の画像表示素子は、表示信号を供給する複数の
表示信号線と、走査信号を供給する複数の走査信号線と、
ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走
査信号線との間に配設され、かつ共通する前記表示信号
線に接続される２または３以上の画素とを備え、前記画
素のうちの１つがｎ＋１番目の走査信号線からの第１の
走査信号およびｎ＋ｍ（ｍは０，１を除く整数）番目の
走査信号線からの第２の走査信号に基づき駆動され、前
記画素のうちの少なくとも他の１つが前記ｎ＋１番目の
走査信号線からの走査信号により駆動される。この画像
表示素子に対して、電荷の蓄積および蓄積した電荷の検
出を行うのが本発明の検査方法の基本的な要素である。

【０００６】本発明の検査方法においては、電荷の蓄積
の過程において、まず、共通する表示信号線に選択電位
を供給している間に、ｎ＋１番目の走査信号線およびｎ
＋ｍ番目の走査信号線に選択電位を同時に供給する。そ
の後、ｎ＋１番目の走査信号線に選択電位の供給を維持
するが、ｎ＋ｍ番目の走査信号線には非選択電位を供給
する。ｎ＋１番目の走査信号線への選択電位の供給およ
びｎ＋ｍ番目の走査信号線への非選択電位の供給は同時
に行われる。後述する実施の形態でも述べるが、ｎ＋ｍ
番目の走査信号線に、ｎ＋１番目の走査信号線よりも先
に非選択電位を供給することにより、当該画素に蓄積さ
れた電荷の漏洩を防止することができる。電荷の漏洩が
あると、電荷の検出時に正しい電荷量を検出することが
できなくなるためである。次いで、ｎ＋１番目の走査信
号線およびｎ＋ｍ番目の走査信号線の両者に非選択電位
を同時に供給する。

【０００７】以上の電荷の蓄積を終えて所定時間後に電
荷の検出を行なう。電荷の検出は、はじめに、ｎ＋１番
目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電
位を同時に供給する。その後、ｎ＋１番目の走査信号線
に非選択電位を、ｎ＋ｍ番目の走査信号線に選択電位を
同時に供給する。次いで、ｎ＋１番目の走査信号線およ
びｎ＋ｍ番目の走査信号線に非選択電位を同時に供給す
る。電荷の検出時には、ｎ＋１番目の走査信号線および
ｎ＋ｍ番目の走査信号線の両者に選択電位を供給した後
に、前段側の走査信号線であるｎ＋１番目の走査信号線
に非選択電位を供給する点で、電荷の蓄積時との相違が
ある。後述する実施の形態でも述べるように、電荷を適
正に検出するためには、この順番で走査信号線に対して
選択電位および非選択電位を供給する必要がある。

【０００８】以上では、ｎ＋１番目の走査信号線および
ｎ＋ｍ番目の走査信号線についてのみ触れたが、本発明
は、画像表示素子に存在する複数の走査信号線の全てに
ついて同様の順番で選択電位、非選択電位を供給するこ
とができる。このとき、複数の表示信号線に対して電荷
の蓄積のための電位供給を走査信号線の順に順次行い、
各々所定時間経過した後に、複数の表示信号線に対して
電荷の検出を順次行なうと、画像表示素子全体に対する
検査を迅速に実行することができる。本発明において
は、画像表示素子内の所定の画素または画素群毎に電荷
を検出することができる。そして、検出された電荷量
と、検出対象となった所定の画素または画素群について
の正常な電荷量とを比較することにより、検出対象とな
った所定の画素または画素群の欠陥有無を特定すること
が可能となる。正常な電荷量としては、同一の表示信号
線から読み出される各画素に蓄えられた電荷量の平均値
とすることもできる。

【０００９】本発明の画像表示素子の検査方法におい
て、表示信号線へ第１の選択電位を供給して電荷の蓄積
および電荷の検出を行った後に、表示信号線へ第２の選
択電位を供給して電荷の蓄積および電荷の検出を行なう
ことができる。そして、第１の選択電位を供給して得た
検出結果と、第２の選択電位を供給して得た検出結果に
基づいて検査結果を求めることができる。このとき、第
１の選択電位および第２の選択電位の一方を０Ｖ（ボル
ト）とし、他方を０Ｖ以外の電位とすることができる。
また、本発明の画像表示素子の検査方法において、ｎ＋
１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非
選択電位を同時に供給した後に、ｎ＋１番目の走査信号
線に非選択電位を、ｎ＋ｍ番目の走査信号線に選択電位
を同時に供給することができる。

【００１０】以上説明したように、画素に一旦蓄積され
た電荷を、電荷の検出までの期間に漏洩させずに保持す
るために、走査信号線への選択電位・非選択電位の供給
順位を特定している。この観点に基づいた検査方法を本
発明は提案する。この検査方法は、表示信号を供給する
複数の表示信号線と走査信号を供給する複数の走査信号
線とがマトリックス状に配設され、共通する前記表示信
号線に接続された複数の画素の各々に対して、走査信号
線との間に設けられたスイッチング素子のオン・オフを
制御することにより、時分割で前記表示信号を供給する
画像表示素子を検査の対象とする。この検査方法は、表
示信号線に電荷蓄積のための所定の電位を供給するとと
もに、走査信号線に前記スイッチング素子に対する選択
電位および非選択電位を所定の順番で供給することによ
り画素に所定の電荷を蓄積する電荷蓄積ステップと、電
荷の蓄積から所定時間経過後に、走査信号線にスイッチ
ング素子に対する選択電位および非選択電位を所定の順
番で供給することにより画素に蓄積された電荷を検出す
る電荷検出ステップとを含んである。そして、この電荷
蓄積ステップでは、所定の電荷の、画素からの漏洩を阻
止するように前記所定の順番を設定することが本発明の
特徴の一つである。この特徴は、所定の電荷を蓄積して
から電荷の検出までの間、スイッチング素子の電位を非
選択電位とすることにより実現される。そうすることに
より、所定の電荷の画素からの漏洩を阻止する。逆に、
スイッチング素子の電位を選択電位にする期間がある
と、その期間に蓄積された電荷が漏洩してしまう。

【００１１】本発明は、ｎ（ｎはＮ以下の正の整数）番
目の走査信号線とｎ＋１番目の走査信号線との間に配設
され、かつ共通する表示信号線から表示信号が供給され
る第１の画素および第２の画素と、共通する表示信号線
と前記第１の画素との間に配設され、かつ表示信号の供
給を制御するゲート電極を備えた第１のスイッチング素
子と、そのゲート電極がｎ番目の走査信号線に接続され
るとともに、第１のスイッチング素子の前記ゲート電極
と前記ｎ番目の走査信号線よりも走査方向の後段に位置
するｎ＋１番目の走査信号線との間に配設される第２の
スイッチング素子と、所定の表示信号線に接続され、か
つ第２の画素への前記表示信号の供給を制御する第３の
スイッチング素子と、を備えた画像表示素子を検査対象
とすることができる。この画像表示素子は、２つの画素
が共通する１つの表示信号線から時分割で表示信号の供
給を受けるため、２重画素構造と呼ぶことがある。

【００１２】２重画素構造の場合、電荷蓄積ステップに
おける第１の画素への電荷の蓄積は、ｎ＋１番目の走査
信号線およびｎ＋２番目の走査信号線に対して選択電位
を同時に供給し、次いで、ｎ＋１番目の走査信号線に対
して選択電位、ｎ＋２番目の走査信号線に対して非選択
電位を同時に供給し、さらに、ｎ＋１番目の走査信号線
およびｎ＋２番目の走査信号線に対して非選択電位を同
時に供給するという一連の走査過程で行われる。また、
電荷検出ステップにおいては、第１の画素からの電荷の
検出は、ｎ＋１番目の走査信号線およびｎ＋２番目の走
査信号線に対して同時に選択電位を供給し、次いで、ｎ
＋１番目の走査信号線に対して非選択電位、ｎ＋２番目
の走査信号線に対して選択電位を同時に供給し、さら
に、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信
号線に対して非選択電位を同時に供給するという一連の
走査過程で行われる。

【００１３】本発明が検査対象とする画像表示素子は、
上記した構造の画素がマトリックス状に連続して形成さ
れている。ここで、ｎ＋１番目の走査信号線とｎ＋２番
目の走査信号線との間に配設され、かつ共通する表示信
号線から表示信号が供給される画素を第３の画素とす
る。この第３の画素には、第４のスイッチング素子が接
続されている。第４のスイッチング素子は、共通する表
示信号線と第３の画素との間に配設され、かつそのゲー
ト電極がｎ＋２番目の走査信号線に接続されるものとす
る。この画素構造を有していると、電荷検出ステップに
おいて検出される電荷は、第１の画素に蓄積されていた
電荷および第３の画素に蓄積されていた電荷の合計とす
ることができる。

【００１４】以上では２重画素構造の画像表示素子につ
いて触れたが、本発明は３重画素構造の画像表示素子の
検査を行なうこともできる。３重画素構造の素子は、ｎ
（ｎはＮ以下の正の整数）番目の走査信号線とｎ＋１番
目の走査信号線との間に配設され、かつ共通する表示信
号線から表示信号が供給される第１の画素、第２の画素
および第３の画素と、共通する表示信号線からの表示信
号の第１の画素への供給を制御し、かつｎ＋３番目の走
査信号線からの走査信号により駆動される第１のスイッ
チング素子と、ｎ＋１番目の走査信号線からの走査信号
により駆動され、かつ第１のスイッチング素子のオン・
オフを制御する第２のスイッチング素子と、共通する表
示信号線からの表示信号の第２の画素への供給を制御
し、かつｎ＋１番目の走査信号線からの走査信号により
駆動される第３のスイッチング素子と、共通する表示信
号線からの表示信号の第３の画素への供給を制御し、か
つｎ＋２番目の走査信号線からの走査信号により駆動さ
れる第４のスイッチング素子と、ｎ＋２番目の走査信号
線からの走査信号により駆動され、かつ第４のスイッチ
ング素子のオン・オフを制御する第５のスイッチング素
子とを備えている。

【００１５】以上の３重画素構造の表示素子を検査対象
とする場合、電荷蓄積ステップにおける第１の画素への
電荷の蓄積は、ｎ＋１番目の走査信号線、ｎ＋２番目お
よびｎ＋３番目の走査信号線に対して選択電位を同時に
供給する。次いで、ｎ＋１番目の走査信号線およびｎ＋
２番目またはｎ＋３番目の走査信号線に対して選択電
位、ｎ＋３番目またはｎ＋２番目の走査信号線に対して
非選択電位を同時に供給する。次いで、ｎ＋１番目の走
査信号線に対して選択電位、ｎ＋２番目の走査信号線お
よびｎ＋３番目の走査信号線に対して非選択電位を同時
に供給し、さらに、ｎ＋１番目の走査信号線、ｎ＋２番
目およびｎ＋３番目の走査信号線に対して非選択電位を
同時に供給する。一旦、ｎ＋１番目〜ｎ＋３番目の走査
信号線の全てに選択電位を供給することにより、画像表
示素子内の当該画素は、表示信号線からの電位の供給を
受けて所定の電荷を蓄積する。その後、上記のような順
番で非選択電位をｎ＋１番目〜ｎ＋３番目の走査信号線
に供給することにより、各画素に接続されたスイッチン
グ素子を順次閉じるので、各画素に蓄積された電荷の漏
洩を阻止することができる。

【００１６】電荷検出ステップにおける第１の画素から
の電荷の検出は、電荷の蓄積とは異なり、以下のように
ｎ＋１番目〜ｎ＋３番目の走査信号線に選択電位・非選
択電位を供給する。なお、共通する表示信号線には、電
荷検出ステップの間を通じて非選択電位が供給される。
はじめに、ｎ＋１番目の走査信号線、ｎ＋２番目および
ｎ＋３番目の走査信号線に対して選択電位を同時に供給
する。次いで、ｎ＋１番目の走査信号線に対して非選択
電位、ｎ＋２番目の走査信号線およびｎ＋３番目の走査
信号線に対して選択電位を同時に供給し、次いで、ｎ＋
１番目の走査信号線およびｎ＋２番目またはｎ＋３番目
の走査信号線に対して非選択電位、ｎ＋３番目またはｎ
＋２番目の走査信号線に対して選択電位を同時に供給
し、さらに、ｎ＋１番目の走査信号線、ｎ＋２番目およ
びｎ＋３番目の走査信号線に対して非選択電位を同時に
供給するという一連の走査過程で行われる。

【００１７】本発明は、以上の検査方法に用いる以下の
検査装置を提供する。この検査装置は、表示信号を供給
する複数の表示信号線と、走査信号を供給する複数の走
査信号線と、ｎ（ｎは正の整数）番目の走査信号線とｎ
＋１番目の走査信号線との間に配設され、かつ共通する
表示信号線に接続される２または３以上の画素とを備
え、この画素のうちの１つがｎ＋１番目の走査信号線か
らの第１の走査信号およびｎ＋ｍ（ｍは０，１を除く整
数）番目の走査信号線からの第２の走査信号に基づき駆
動され、画素のうちの少なくとも他の１つがｎ＋１番目
の走査信号線からの走査信号により駆動される画像表示
素子を検査対象とする。本発明の検査装置は、この画像
表示素子中の画素に所定の電荷を蓄積し、かつ蓄積した
前記電荷を検査する以下の要素を含む検査装置である。

【００１８】はじめに、本発明の検査装置は、表示信号
線に電荷を蓄積するための所定の電位を供給する第１の
電位供給手段を備えている。また、本発明の検査装置
は、走査信号線にスイッチング素子に対する選択電位お
よび非選択電位を所定の順番で供給する第２の電位供給
手段を備えている。この第２の電位供給手段は、電荷の
蓄積時には、ｎ＋１番目の走査信号線およびｎ＋ｍ番目
の走査信号線に選択電位を同時に供給し、その後、ｎ＋
１番目の走査信号線に選択電位を、ｎ＋ｍ番目の走査信
号線に非選択電位を同時に供給する。さらに、ｎ＋１番
目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択
電位を同時に供給する。第２の電位供給手段は、電荷の
検出時には、ｎ＋１番目の走査信号線およびｎ＋ｍ番目
の走査信号線に選択電位を同時に供給し、その後、ｎ＋
１番目の走査信号線に非選択電位を、ｎ＋ｍ番目の走査
信号線に選択電位を同時に供給する。さらに、ｎ＋１番
目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択
電位を同時に供給する。

【００１９】

【発明の実施の形態】（第１の実施の形態）図１は、本
実施の形態にかかる検査方法が適用される画像表示素子
としてのアレイ基板１およびアレイ検査装置１０の主要
構成を示す概略図である。本発明が適用されるアレイ基
板１は、１つの共通する表示信号線を挟んで隣接する２
つの画素が当該表示信号線を共有することにより、表示
信号線の本数を半減したところに特徴を有している。

【００２０】図１に示すように、アレイ基板１上にはＴ
ＦＴアレイ２が形成されている。ＴＦＴアレイ２内に
は、多数の表示信号線３および多数の走査信号線４がマ
トリックス状に配線されており、詳しくは後述するが、
表示信号線３および走査信号線４の交点にＴＦＴ（図示
せず）が配設される。各表示信号線３は、表示信号線電
極即ち表示信号線パッド５で終端している。また、各走
査信号線４は、走査信号線電極即ち走査信号線パッド６
で終端している。

【００２１】図１に示すように、アレイ検査装置１０
は、テスト・プローブ１３を介して表示信号線パッド５
に接続される表示信号線駆動感知回路１１と、テスト・
プローブ１４を介して走査信号線パッド６に接続される
走査信号線駆動回路１２と、表示信号線駆動感知回路１
１および走査信号線駆動回路１２の動作を制御するコン
トローラ１５とを備えている。なお、表示信号線駆動感
知回路１１は、前述した図２に示したアレイテスタ２０
を含んでいる。

【００２２】次に、図３に基づいて、ＴＦＴアレイ２に
おける回路構成を説明する。なお、図３はＴＦＴアレイ
２の一部についてのみ記載しており、実際のＴＦＴアレ
イ２には図３に示す構造の回路が連続的に形成されてい
る。図３において、表示信号線Ｄｍを挟んで隣接する画
素ＡおよびＢについて、第１のＴＦＴ Ｍ１、第２のＴ
ＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３つのＴＦＴが以
下のように配置されている。まず、第１のＴＦＴ Ｍ１
は、そのソース電極が表示信号線Ｄｍに、またそのドレ
イン電極が画素Ａに接続されている。また、第１のＴＦ
Ｔ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２のソース電極
に接続されている。ここで、ＴＦＴは３端子のスイッチ
ング素子であり、アレイ基板１において、表示信号線３
に接続される側をソース電極と、また画素に接続される
側をドレイン電極と呼ぶ例があるが、逆の例もある。つ
まり、ゲート電極を除く２つの電極のいずれをソース電
極と、またドレイン電極と呼ぶかは一義的に定まってい
ない。そこで以下では、ゲート電極を除く２つの電極を
ともにソース／ドレイン電極と呼ぶことにする。

【００２３】次に、第２のＴＦＴ Ｍ２は、そのソース
／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極に、
またそのソース／ドレイン電極が走査信号線Ｇｎ＋１に
接続されている。したがって、第１のＴＦＴ Ｍ１のゲ
ート電極は第２のＴＦＴ Ｍ２を介して走査信号線Ｇｎ
＋１に接続されることになる。また、第２のＴＦＴ Ｍ
２のゲート電極は走査信号線Ｇｎに接続される。したが
って、隣接する２本の走査信号線ＧｎとＧｎ＋１が同時
に選択電位が供給されている期間にのみ、第１のＴＦＴ
Ｍ１がＯＮになり表示信号線Ｄｍの電位が画素Ａに供
給される。このことは、第２のＴＦＴ Ｍ２が第１のＴ
ＦＴ Ｍ１のＯＮ・ＯＦＦを制御することを示唆してい
る。第３のＴＦＴ Ｍ３は、そのソース／ドレイン電極
が表示信号線Ｄｍに、またそのソース／ドレイン電極が
画素Ｂに接続されている。また、第３のＴＦＴ Ｍ３の
ゲート電極は走査信号線Ｇｎに接続されている。したが
って、走査信号線Ｇｎに選択電位が供給されているとき
に、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍの
電位が画素Ｂに供給される。なお、各画素と走査信号線
との間には蓄積容量Ｃｓが配置されている。

【００２４】次に、図４〜図７の回路図を参照しつつ、
走査信号線Ｇｎ〜Ｇｎ＋２への選択電位、非選択電位の
供給による画素Ａ〜画素Ｄの動作について説明する。な
お、この動作は液晶表示装置としての動作である。図４
に示すように走査信号線Ｇｎと走査信号線Ｇｎ＋１の両
方に選択電位が供給されてから走査信号線Ｇｎ＋１に非
選択電位が供給されるまでの期間には、第１のＴＦＴ
Ｍ１〜第３のＴＦＴ Ｍ３がＯＮされる。図４に示すよ
うに画素Ａ、画素Ｂおよび画素Ｄに、表示信号線Ｄｍか
ら画素Ａに与えるべき電位ＶＡが書き込まれる。ここで
画素Ａの電位ＶＡが決まる。なお、図４において走査信
号線Ｇｎと走査信号線Ｇｎ＋１に選択電位が供給されて
いることを、当該線図を太線で示している。

【００２５】走査信号線Ｇｎ＋１が非選択電位になった
後に、表示信号線Ｄｍから供給される電位は画素Ｂに与
えるべき電位ＶＢに変わる。走査信号線Ｇｎ＋１が非選
択電位になった後の期間も引き続き走査信号線Ｇｎに選
択電位を供給しておくことで、図５に示すように画素Ｂ
には電位ＶＢが書き込まれ、画素Ｂの電位が決まる。こ
のように、表示信号線Ｄｍの電位が時分割で画素Ａおよ
び画素Ｂに供給される。走査信号線Ｇｎに非選択電位が
供給された後に、表示信号線Ｄｍの電位は画素Ｃに与え
るべき電位ＶＣに変わる。

【００２６】また、走査信号線Ｇｎが非選択電位になっ
た後の期間に、走査信号線Ｇｎ＋１が再び選択電位にな
るとともに走査信号線Ｇｎ＋２が選択電位になると、図
６に示すように画素Ｃ、画素Ｄおよび画素Ｆに電位ＶＣ
が書き込まれる。ここで画素Ｃの電位ＶＣが決まる。走
査信号線Ｇｎ＋２が非選択電位になった後に、表示信号
線Ｄｍから供給される電位は画素Ｄに与えるべき電位Ｖ
Ｄに変わる。走査信号線Ｇｎ＋２が非選択電位になった
後の期間も引き続き走査信号線Ｇｎ＋１を選択電位にし
ておくことで、図７に示すように画素Ｄには電位ＶＤが
書き込まれ、画素Ｄの電位が決まる。

【００２７】以上説明した新しい画素構造を有するアレ
イ基板１を検査する場合、画素からの電荷読み出し時の
走査信号のタイミングは、電荷書き込み時と異なる必要
があることが判った。まず、米国特許第５５４６０１３
号（日本国特許第２８１０８４４号）で言うところのイ
ンターリーブ・タイミングによる検査、すなわち、各画
素へのＮ回（Ｎは走査信号線の数）の電荷書き込み動作
を走査信号をスキャンすることで行い、所定の時間をお
いてからそれらの画素からＮ回の電荷読み出し動作を同
じ順で行なう検査に対応した方法を説明する。本実施の
形態における表示信号および走査信号の供給タイミング
を図８に示し、以下に動作を時間順に説明する。

【００２８】図８は、図４に示すＴＦＴアレイ２のなか
で、画素Ｃ、ＤおよびＦを対象として電荷の書き込みお
よび電荷の読み出しを行う場合の、表示信号、走査信号
の供給タイミングを示している。なお、表示信号および
走査信号の供給は、コントローラ１５の指示により表示
信号線駆動感知回路１１および走査信号線駆動回路１２
が実行する。また読み出した電荷の検知は前述のアレイ
テスタ２０が実行する。はじめに、図８のＴ４のタイミ
ングにおいて、表示信号線Ｄｍに選択電位が供給されて
いるとともに、走査信号線Ｇｎ＋１とＧｎ＋２に同時に
選択電位が供給されている。したがって、画素Ｄに付随
するＴＦＴ Ｍ６（図３）がオンになる。また、画素Ｃ
に付随するＴＦＴ Ｍ４およびＴＦＴ Ｍ５がオンにな
る。さらに、画素Ｆに付随するＴＦＴ Ｍ９がオンにな
る。そうすると、表示信号線Ｄｍに選択電位が供給され
ているために、図９に示すように、画素Ｃ、ＤにはＣｓ
（Ｖｄ−ＶｇＬ）、画素ＦにＣｓ（Ｖｄ−ＶｇＨ）の電
荷量が蓄積される。なお、図９〜図１４において、選択
電位が供給されている走査信号線を実線で、非選択電位
が供給されている走査信号線を点線で示している。ここ
で、蓄積容量Ｃｓを各画素Ａ…の蓄積容量Ｃｓの電気容
量、表示信号線Ｄｍの選択電位をＶｄ、走査信号線Ｇｎ
…の選択電位をＶｇＨおよび走査信号線Ｇｎ…の非選択
電位をＶｇＬとする。また、各画素Ａ…の電気容量のう
ちＣｓ以外の寄生容量はＣｓに比べて十分に小さいもの
とする。

【００２９】次に、Ｔ５のタイミングにおいては、図８
および図１０に示すように、走査信号線Ｇｎ＋２に非選
択電位が供給されるために、画素Ｃに付随するＴＦＴ
Ｍ４および５、ならびに画素Ｆに付随するＴＦＴ Ｍ９
がオフになる。このとき、画素Ｃに付随するＴＦＴ Ｍ
４のゲート電位がＶｇＬに確定される。電荷書き込み時
には、走査信号線Ｇｎ＋２に走査信号線Ｇｎ＋１より先
行して非選択電位を供給することが必要である。もし、
この逆に、つまり走査信号線Ｇｎ＋１に走査信号線Ｇｎ
＋２より先行して非選択電位が供給すると、画素Ｃに付
随するＴＦＴＭ４のゲート電位がＶｇＨとなる。そうす
ると、蓄積されていた電荷がその後に漏洩してしまい、
電荷の検出時に正確な値を検出できなくなる。

【００３０】Ｔ６のタイミングにおいては、図８に示す
ように、走査信号線Ｇｎ＋１とＧｎ＋２がともに非選択
電位となる。したがって、画素Ｄに付随するＴＦＴ Ｍ
６がオフになる。Ｔ６のタイミングにおいて各画素に蓄
積されている電荷量は、画素Ｃ、Ｄに Ｃｓ（Ｖｄ−Ｖ
ｇＬ）、画素Ｆに Ｃｓ（Ｖｄ−ＶｇＨ）である。Ｔ６
の後に、走査信号線Ｇｎ＋２に選択電位が供給されるた
めに、画素Ｆの電荷量は、図１１に示すように、従前の
Ｃｓ（Ｖｄ−ＶｇＨ）からＣｓ（Ｖｄ−ＶｇＬ）に上書
きされる。以上が画素Ｃ、ＤおよびＦに関する電荷の書
き込み、蓄積処理を示している。なお、ここでは画素
Ｃ、ＤおよびＦについて説明したが、実際には、ＴＦＴ
アレイ２に存在する全ての画素について同様の手順によ
る電荷の書き込みが実行されることは言うまでもない。

【００３１】以上のように電荷を書き込んでから所定の
時間だけ蓄積した後に、電荷の読み出し処理に移行す
る。ここでも、画素Ｃ、ＤおよびＦを対象として説明す
る。Ｔ７のタイミングにおいて走査信号線ＧｎおよびＧ
ｎ＋１に選択電位が供給され、また、Ｔ８のタイミング
において走査信号線Ｇｎに非選択電位が供給されるの
で、この間に画素Ｄの電荷は読み出される。したがっ
て、Ｔ９のタイミングにおいて画素Ｄに蓄積されている
電荷量は、図１２に示すように、Ｃｓ（ＧＮＤ−Ｖｇ
Ｌ）となる。一方、画素Ｄ、Ｆについては、それが正常
な画素であれば、Ｔ９のタイミングにおいてもＴ６のタ
イミングと蓄積されている電荷量はほぼ同じである。し
たがって、Ｔ９で蓄積される電荷量は、画素Ｄにおける
電荷量と、画素Ｃおよび画素Ｆの電荷量の和である、Ｃ
ｓ（ＧＮＤ−ＶｇＬ）＋Ｃｓ（Ｖｄ−ＶｇＬ）×２とな
る。

【００３２】次に、Ｔ１０のタイミングでは、走査信号
線Ｇｎ＋１およびＧｎ＋２に選択電位が供給されている
から、画素Ｃ、ＤおよびＦの各々に付随するＴＦＴ Ｍ
４，Ｍ５，Ｍ６およびＭ９が再びオンになり、この間に
各画素に蓄積される電荷量は、図１３に示すように画素
Ｃ、ＤにＣｓ（ＧＮＤ−ＶｇＬ）、画素ＦにＣｓ(ＧＮ
Ｄ−ＶｇＨ)となる。このとき検出される電荷量は、
（Ｔ９での電荷量−Ｔ１０での電荷量）＋Ｃｘ（ＶｇＨ
−ＶｇＬ）×２ となる。なお、Ｃｘは走査信号線と表
示信号線との交差部１つあたりの電気容量とする。ここ
で、（Ｔ９での電荷量−Ｔ１０での電荷量）は、下記式
により求められる。 （Ｔ９での電荷量 − Ｔ１０での電荷量） ＝｛Ｃｓ（Ｖｄ−ＶｇＬ）×２＋Ｃｓ（ＧＮＤ−ＶｇＬ）｝ −Ｃｓ（ＧＮＤ−ＶｇＬ）×２−Ｃｓ（ＧＮＤ−ＶｇＨ） ＝ＣｓＶｄ×２＋Ｃｓ（ＶｇＨ−ＶｇＬ） したがって、Ｔ１０のタイミングで検出される電荷量Ｑ
₁₀は、 Ｑ₁₀＝２ＣｓＶｄ＋Ｃｓ（ＶｇＨ−ＶｇＬ）＋２Ｃｘ
（ＶｇＨ−ＶｇＬ） となる。

【００３３】図８のＴ１１のタイミングでは、走査信号
線Ｇｎ＋１を非選択電位に落とす。そうすると、図１４
に示すように、画素Ｃおよび画素Ｄに蓄積される電荷量
は、Ｃｓ（ＧＮＤ−ＶｇＬ）で変わらないが、画素Ｆに
蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＨ）からＣｓ
（ＧＮＤ−ＶｇＬ）に変動する。また、走査信号線Ｇｎ
＋１と表示信号線Ｄｍとの交差部に蓄えられている電荷
量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがっ
て、Ｔ１１で検出される電荷量Ｑ₁₁は、以下のとおりで
ある。 Ｑ₁₁＝Ｑ₁₀−Ｃｓ（ＶｇＨ−ＶｇＬ）−Ｃｘ（ＶｇＨ−ＶｇＬ） ＝２ＣｓＶｄ＋Ｃｓ（ＶｇＨ−ＶｇＬ）＋２Ｃｘ（ＶｇＨ−ＶｇＬ） −｛Ｃｓ（ＶｇＨ−ＶｇＬ）＋Ｃｘ（ＶｇＨ−ＶｇＬ）｝ ＝２ＣｓＶｄ＋Ｃｘ（ＶｇＨ−ＶｇＬ）

【００３４】本実施の形態において、Ｔ１１のタイミン
グにおいて、電荷の書き込み時と違い、走査信号線Ｇｎ
＋１を走査信号線Ｇｎ＋２よりも先に非選択電位に落と
すことが重要である。つまり、電荷の書き込み時は、走
査信号線Ｇｎ＋１および走査信号線Ｇｎ＋２を選択電位
とした後、まずＧｎ＋２を非選択電位とし、次いで走査
信号線Ｇｎ＋１を非選択電位としていた。ところが、電
荷の読み出し時において、電荷の書き込み時と同様の順
序で走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋２を選
択電位とした後、まず走査信号線Ｇｎ＋２を非選択電位
とし、次いで走査信号線Ｇｎ＋１を非選択電位とする
と、電荷の読み出しを行うことができない。

【００３５】次に、図８のＴ１２のタイミングにおい
て、走査信号線Ｇｎ＋２を非選択電位に落とす。そうす
ると、走査信号線Ｇｎ＋２と表示信号線Ｄｍとの交差部
に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だ
け変動する。したがって、Ｔ１２のタイミングで検出さ
れる電荷量Ｑ₁₂は、以下のとおりである。 Ｑ₁₂＝Ｑ₁₁−Ｃｘ（ＶｇＨ−ＶｇＬ） ＝２ＣｓＶｄ＋Ｃｘ（ＶｇＨ−ＶｇＬ）−Ｃｘ（ＶｇＨ−ＶｇＬ）＝２Ｃｓ Ｖｄ 結果として、Ｔ１０〜１２の間に、画素Ｃ、Ｆの電荷量
の和である２ＣｓＶｄが検出されることになる。なお、
ＣｓＶｄは、画素Ｃ、Ｆが正常な場合の値であって、検
出される電荷量がＣｓＶｄでないときは、画素Ｃ、Ｄ、
Ｆのいずれかに欠陥があることを示唆している。

【００３６】なお、以上の結果は、次の考え方によって
も導出される。Ｔ１０〜１２の間に検出される電荷量
Ｑｃｆは（Ｔ９で画素に蓄積されている電荷量）−（Ｔ
１２で画素に蓄積されている電荷量）である。したがっ
て、 Ｑｃｆ＝２Ｃｓ（Ｖｄ−ＶｇＬ）＋Ｃｓ（ＧＮＤ−ＶｇＬ）−３Ｃｓ（ＧＮＤ− ＶｇＬ） ＝２ＣｓＶｄ となる。

【００３７】以上説明したように、図３のような画素構
造のアレイ基板１の検査においても、走査信号を図８に
示したようなタイミングで検査対象のＴＦＴアレイ２に
与えることで、アレイ全体に配列された画素から、それ
ぞれに蓄えられた電荷量を毎回２画素ずつ同時に読み出
すことができる。

【００３８】次に、以上説明した方法で、電荷量が正常
でないと判断、つまりＱ₁₂として２ＣｓＶｄと異なる値
が検出された場合に、どの画素が欠陥画素であるかを特
定する手法について説明する。走査信号線Ｇｎ＋１、Ｇ
ｎ＋２に選択電位を与えたときの測定に際して、画素
Ｃ、Ｄ、Ｆがその動作に関与してくる。それらが全て正
常な画素であれば画素Ｃ、Ｆの２画素分の電荷量が読み
出されるが、これらの３画素のいずれかが正常でない場
合は、読み出される電荷量が何であるか不明確であるた
め、欠陥画素を特定するための工夫が必要となる。

【００３９】欠陥画素を含む画素群から欠陥画素を特定
する方法の例を、次に図１５に基づいて説明する。第１
の実施の形態において、走査信号線Ｇｎ＋１、Ｇｎ＋２
に選択電位を与えたときの測定に際して、読み出された
電荷量が正常でない（２ＣｓＶｄでない）と判断された
場合には、画素Ｃ、ＤおよびＦのいずれかに欠陥があ
る。そこで、まず、走査信号線Ｇｎ＋２に選択電位を与
えて画素Ｆに電荷を蓄積し、所定時間後にその電荷を検
出する（図１５ Ｓ１０１）。検出された電荷がＣｓＶ
ｄに一致しなければ（図１５ Ｓ１０３）、画素Ｆに欠
陥があるものと判断する（図１５ Ｓ１１１）。検出さ
れた電荷がＣｓＶｄに一致すれば（図１５ Ｓ１０
３）、画素Ｆは正常と判断する。次いで、走査信号線Ｇ
ｎ＋１に選択電位を供給して画素Ｄに電荷を蓄積すると
ともに、所定時間後に蓄積された電荷を検出する（図１
５ Ｓ１０５）。検出された電荷がＣｓＶｄに一致しな
ければ（図１５ Ｓ１０７）、画素Ｄに欠陥があるもの
と判断する（図１５ Ｓ１１３）。検出された電荷がＣ
ｓＶｄに一致すれば（図１５ Ｓ１０７）、画素Ｄを正
常と判断する。そうすると、残る画素Ｃに欠陥があるも
のと判断する（図１５ Ｓ１０９）。画素ＦやＤに欠陥
があると判断される場合も、画素Ｃが正常であるとは限
らないので、読み出される電荷量などから判断する必要
がある（図１５ Ｓ１１５）。

【００４０】（第２の実施の形態）第１の実施の形態で
は、ＴＦＴアレイ２全体の高速な検査に適したインター
リーブ・タイミングによる検査に対応した、図３に示す
画素構造を持つアレイ基板１に対する新しい走査信号タ
イミングの動作を説明した。本発明は、ＴＦＴアレイ２
全体の検査のみならず、ＴＦＴアレイ２内の特定の画素
群の選択的な検査に対応することも可能である。そこで
第２の実施の形態では、この特定の画素群の選択的な検
査を実施する例について説明する。図１６は、図３に示
すＴＦＴアレイ２のなかで、画素Ｃ、ＤおよびＦを対象
として電荷の書き込みおよび電荷の読み出しを行う場合
の、データ信号、走査信号の供給タイミングを示してい
る。なお、電荷の書き込みおよび読み出しは、第１の実
施の形態と同様に、コントローラ１５の指示により表示
信号線駆動感知回路１１および走査信号線駆動回路１２
が実行する。

【００４１】はじめに、Ｔ２１のタイミングにおいて、
表示信号線Ｄｍが選択電位になっているとともに、走査
信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位となってい
る。したがって、画素Ｃに付随するＴＦＴ Ｍ４および
Ｍ５がオンになる。また、画素Ｄに付随するＴＦＴ Ｍ
６がオンになる。さらに、画素Ｆに付随するＴＦＴ Ｍ
９がオンになる。そうすると、表示信号線Ｄｍに選択電
位が供給されているために、画素Ｃ、ＤにはＣｓ（Ｖｄ
−ＶｇＬ）、画素Ｆに Ｃｓ（Ｖｄ−ＶｇＨ）の電荷量
が蓄積される。ここで、Ｃｓ、Ｖｄ、ＶｇＨ、ＶｇＬは
第１の実施の形態と同様に定義され、また各画素Ａ…の
電気容量のうちＣｓ以外の寄生容量がＣｓに比べて十分
に小さいという前提も第１の実施の形態と同様とする。

【００４２】次に、Ｔ２２のタイミングにおいては、図
１６に示すように、走査信号線Ｇｎ＋２が非選択電位と
なるために、画素Ｃに付随するＴＦＴ Ｍ４および画素
Ｆに付随するＴＦＴ Ｍ９がオフになる。このとき画素
Ｃに付随するＴＦＴ Ｍ４のゲート電位がＶｇＬに確定
する。電荷書込み時には、走査信号線Ｇｎ＋２を走査信
号線Ｇｎ＋１に先行して非選択電位にすることが必要で
ある。

【００４３】次に、Ｔ２３のタイミングにおいては、図
１６に示すように、走査信号線Ｇｎ＋１とＧｎ＋２がと
もに非選択電位となる。したがって、画素Ｃに付随する
ＴＦＴ Ｍ６がオフになる。Ｔ２３のタイミングにおい
て各画素に蓄積されている電荷量は、画素Ｃ、ＤにＣｓ
（Ｖｄ−ＶｇＬ）、画素ＦにＣｓ（Ｖｄ−ＶｇＨ）であ
る。しかし、このときの画素Ｆの電位に注目すると、Ｖ
ｄ−（ＶｇＨ−ＶｇＬ）程度になっており、この電位は
そのときの走査信号線Ｇｎ＋２の電位ＶｇＬよりも十分
に低いため、画素Ｆに付随するＴＦＴ Ｍ９には電流が
流れ、画素Ｆの電荷量は漏れ出してしまう。そして、画
素電位はＶｇＬ−Ｖｔｈ程度に収束する。これは、画素
の保持する電荷量としては、Ｃｓ（（ＶｇＬ−Ｖｔｈ）
−ＶｇＬ）＝−ＣｓＶｔｈとなることを示している。こ
こで、ＶｔｈはＴＦＴのしきい電位である。

【００４４】以上の電荷を所定の時間保持した後に、Ｔ
２４以降の電荷読み出し処理に移行する。ここでも、画
素Ｃ、ＤおよびＦを対象として説明する。Ｔ２４のタイ
ミングにおいて、走査信号線Ｇｎ＋１およびＧｎ＋２が
選択電位となり、画素Ｃ、Ｄ、Ｆに付随するＴＦＴ Ｍ
４〜６，９が再びオンになる。この間、各画素に蓄積さ
れる電荷量は、画素Ｃ、ＤがＣｓ（ＧＮＤ−ＶｇＬ）、
画素ＦがＣｓ（ＧＮＤ−ＶｇＨ）となる。このとき検出
される電荷量はＱ₂₄は、（Ｔ２４直前の電荷量−Ｔ２４
での電荷量）＋Ｃｘ（ＶｇＨ−ＶｇＬ）×２となる。こ
こで、Ｃｘは走査信号線と表示信号線との交差部１つあ
たりの電荷容量である。結局、Ｑ₂₄は、以下のとおりと
なる。 Ｑ₂₄＝（Ｔ２４直前の電荷量−Ｔ２４での電荷量）＋２Ｃｘ（ＶｇＨ−ＶｇＬ） ＝Ｃｓ（Ｖｄ−ＶｇＬ）×２−ＣｓＶｔｈ−２Ｃs（ＧＮＤ−ＶｇＬ） −Ｃs（ＧＮＤ−ＶｇＨ）＋２Ｃｘ（ＶｇＨ−Ｖｔｈ） ＝２ＣｓＶｄ＋Ｃｓ（ＶｇＨ−Ｖｔｈ）＋２Ｃｘ（ＶｇＨ−ＶｇＬ）

【００４５】図１６のＴ２５のタイミングでは、走査信
号線Ｇｎ＋１を非選択電位に落とす。そうすると、画素
Ｃおよび画素Ｄに蓄積される電荷量は変わらないが、画
素Ｆに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＨ）か
らＣｓ（ＧＮＤ−ＶｇＬ）に変動する。また、走査信号
線Ｇｎ＋１と表示信号線Ｄｍとの交差部における電荷量
が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがっ
て、Ｔ２５で検出される電荷量Ｑ₂₅は、以下のとおりで
ある。 Ｑ₂₅＝Ｑ₂₄−Ｃｓ（ＶｇＨ−ＶｇＬ）−Ｃｘ（ＶｇＨ−ＶｇＬ） ＝２ＣｓＶｄ＋Ｃｓ（ＶｇＨ−Ｖｔｈ）＋２Ｃｘ（ＶｇＨ−ＶｇＬ） −｛Ｃｓ（ＶｇＨ−ＶｇＬ）＋Ｃｘ（ＶｇＨ−ＶｇＬ）｝ ＝２ＣｓＶｄ＋Ｃｓ（ＶｇＬ−Ｖｔｈ）＋Ｃｘ（ＶｇＨ−ＶｇＬ）

【００４６】次に、Ｔ２６のタイミングにおいて、走査
信号線Ｇｎ＋２を非選択電位に落とす。そうすると、走
査信号線Ｇｎ＋２と表示信号線Ｄｍとの交差部における
電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。した
がって、Ｔ２６のタイミングで検出される電荷量Ｑ
₂₆は、以下のとおりである。 Ｑ₂₆＝Ｑ₂₅−Ｃｘ（ＶｇＨ−ＶｇＬ） ＝２ＣｓＶｄ＋Ｃｓ（ＶｇＬ−Ｖｔｈ）＋Ｃｘ（ＶｇＨ−ＶｇＬ） −Ｃｘ（ＶｇＨ−ＶｇＬ） ＝２ＣｓＶｄ＋Ｃｓ（ＶｇＬ−Ｖｔｈ） 結果として、Ｔ２４〜２６の間に、２ＣｓＶｄ＋Ｃｓ
（ＶｇＬ−Ｖｔｈ）の電荷量が検出されることになる。

【００４７】以上の結果は、次の考え方によっても導出
される。Ｔ２４〜２６の間に検出される電荷量 Ｑｃｄ*
は（Ｔ２４直前に画素に蓄積されている電荷量）−
（Ｔ２６で画素に蓄積されている電荷量）である。した
がって、 Ｑｃｄ* ＝２Ｃｓ（Ｖｄ−ＶｇＬ）−ＣｓＶｔｈ−３Ｃｓ（ＧＮＤ−Ｖ ｇＬ） ＝２ＣｓＶｄ＋Ｃｓ（ＶｇＬ−Ｖｔｈ） となる。

【００４８】さて、以上のようにして読み出された電荷
量は、画素Ｃ、Ｄに蓄えられた電荷量の和よりも小さい
値になっている。本実施の形態では、この電荷測定のベ
ースラインをＶｄ＝０とすることで、正しく画素Ｃ、Ｄ
の２画素分の電荷量を測定することが可能となる。すな
わち、（電荷書き込み時の表示信号線電位Ｖｄのときの
検出電荷量）−（電荷書き込み時の表示信号線電位０Ｖ
のときの検出電荷量）を測定値とすることで、画素Ｃ、
Ｄの２画素の電荷量の和を測定することができる。

【００４９】（第３の実施の形態）第２の実施の形態で
は、特定の画素群の選択的な検査に対応する走査信号タ
イミングの動作の一例を説明した。この第３の実施の形
態では、特定の画素群の選択的な検査に対応する走査信
号タイミングの他の例を説明する。図１７は、図３に示
すＴＦＴアレイ２のなかで、画素Ｃ、ＤおよびＦを対象
として電荷の書き込みおよび電荷の読み出しを行う場合
の、データ信号、走査信号の供給タイミングを示してい
る。なお、電荷の書き込みおよび読み出しは、第１の実
施の形態と同様に、コントローラ１５の指示により表示
信号線駆動感知回路１１および走査信号線駆動回路１２
が実行する。図１７において、Ｔ３１〜Ｔ３３までの動
作、処理は、第２の実施の形態Ｔ２１〜Ｔ２３と同様で
ある。そこで、ここではＴ３４以降の処理について説明
する。

【００５０】第２の実施の形態で述べたように、画素Ｆ
の電荷量が漏れ出してしまう。そこで、第３の実施の形
態では、図１７に示すように、Ｔ３３の後、Ｔ３４のタ
イミングで走査信号線Ｇｎ＋２に再度選択電位を与え
る。そうすると、画素Ｆに付随するＴＦＴ Ｍ９が再び
オンになる。このとき、画素Ｆには、画素Ｃ、Ｄに蓄え
られている電荷量Ｃｓ（Ｖｄ−ＶｇＬ）と同じ電荷量が
蓄えられる。

【００５１】以上の電荷を所定の時間保持した後に、図
１７に示すように、Ｔ３６以降の電荷読み出し処理に移
行する。Ｔ３６のタイミングにおいて、図１７に示すよ
うに、走査信号線Ｇｎ＋１およびＧｎ＋２が選択電位と
なり、画素Ｃ、Ｄ、Ｆに付随するＴＦＴ Ｍ４〜６，９
が再びオンになる。この間、各画素に蓄積される電荷量
は、画素Ｃ、ＤにＣｓ（ＧＮＤ−ＶｇＬ）、画素ＦにＣ
ｓ（ＧＮＤ−ＶｇＨ）である。このとき検出される電荷
量Ｑ₃₆は、（Ｔ５での電荷量−Ｔ６での電荷量）＋Ｃｘ
（ＶｇＨ−ＶｇＬ）×２となる。ここに Ｃｘは走査信
号線と表示信号線との交差部１つあたりの電気容量であ
る。結局、Ｑ₃₆は、以下のとおりとなる。 Ｑ₃₆＝（Ｔ５での電荷量−Ｔ６での電荷量）＋２Ｃｘ（ＶｇＨ−ＶｇＬ） ＝３Ｃs（Ｖｄ−ＶｇＬ）−２Ｃｓ（ＧＮＤ−ＶｇＬ）−Ｃｓ（ＧＮＤ−Ｖ ｇＨ） ＝３ＣｓＶｄ＋Ｃｓ（ＶｇＨ−ＶｇＬ）＋２Ｃｘ（ＶｇＨ−ＶｇＬ）

【００５２】図１７に示すように、Ｔ３７のタイミング
で走査信号線Ｇｎ＋１を非選択電位に落とす。そうする
と、画素Ｃおよび画素Ｄに蓄積される電荷量は変わらな
いが、画素Ｆに蓄積される電荷量は、Ｃｓ（ＧＮＤ−Ｖ
ｇＨ）からＣｓ（ＧＮＤ−ＶｇＬ）に変動する。また、
走査信号線Ｇｎ＋１と表示信号線Ｄｍとの交差部に蓄え
られている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動
する。したがって、Ｔ３７で検出される電荷量Ｑ₃₇は、
以下のとおりとなる。 Ｑ₃₇＝｛３ＣｓＶｄ＋Ｃｓ（ＶｇＨ−ＶｇＬ）＋２Ｃｘ（ＶｇＨ−ＶｇＬ）｝− Ｃｓ（ＶｇＨ−ＶｇＬ）−Ｃｘ（ＶｇＨ−ＶｇＬ） ＝３ＣｓＶｄ＋Ｃｘ（ＶｇＨ−ＶｇＬ）

【００５３】次に、図１７に示すように、Ｔ３８のタイ
ミングでは、走査信号線Ｇｎ＋２を非選択電位に落と
す。そうすると、走査信号線Ｇｎ＋２と表示信号線Ｄｍ
との交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−
ＶｇＬ）だけ変動する。したがって、Ｔ３８のタイミン
グで検出される電荷量Ｑ₃₈は、以下のとおりである。 Ｑ₃₈＝Ｑ₃₇−Ｃｘ（ＶｇＨ−ＶｇＬ） ＝｛３ＣｓＶｄ＋Ｃｘ（ＶｇＨ−ＶｇＬ）｝−Ｃｘ（ＶｇＨ−ＶｇＬ） ＝３ＣｓＶｄ 結果として、Ｔ３６〜Ｔ３８の間に、電荷量３ＣｓＶｄ
が検出されることになる。この電荷量は、画素Ｃ、Ｄ
およびＦの３画素分の値である。

【００５４】以上の結果は、次の考え方によっても導出
される。Ｔ３６〜３８の間に画素Ｃ、ＤおよびＦについ
て検出される電荷量Ｑｃｄｆは、（Ｔ５で画素に蓄積さ
れている電荷量）−（Ｔ８で画素に蓄積されている電荷
量）である。したがって、 Ｑｃｄｆ＝３Ｃｓ（Ｖｄ −ＶｇＬ ）− ３Ｃｓ（ＧＮＤ−ＶｇＬ） ＝３ＣｓＶｄ となる。なお、以上では画素Ｃ、ＤおよびＦの３画素分
について電荷量を検出したが、表示信号線Ｄｍの電位
を、Ｔ３４の前に非選択電位０Ｖ（ＧＮＤ）に落として
おくことで、Ｔ３６〜３８の間に検出される電荷量を、
画素Ｃ、Ｄの和である２ＣｓＶｄとすることもできる。

【００５５】（第４の実施の形態）第１〜第３の実施の
形態では、図３に示す画素構造、つまり２つの画素に１
つの共通する表示信号線Ｄｍから表示信号を供給するＴ
ＦＴアレイ２の検査について説明した。第４の実施の形
態では、図１８に示す画素構造、つまり３つの画素に１
つの共通する表示信号線Ｄｍから表示信号を供給するＴ
ＦＴアレイの検査について、アレイ全体の高速な検査に
適した従来のインターリーブ・タイミングによる検査に
対応した、新規な走査信号タイミングの動作を時間順に
説明する。

【００５６】ＴＦＴアレイの検査についての説明に入る
前に、図１８に示した画素構造を有するＴＦＴアレイ４
０について説明する。なお、図１８はＴＦＴアレイ４０
の一部についてのみ記載しており、実際のＴＦＴアレイ
４０には図１８に示す構造の回路が連続的に形成されて
いる。図１８に示すように、ＴＦＴアレイ４０において
は、表示信号線Ｄｍを画素Ａ（画素Ｄ、…）、画素Ｂ
（画素Ｅ、…）および画素Ｃ（画素Ｆ、…）の３つの画
素が共有している。そして、画素電極Ａには、走査信号
線Ｇｎ＋１および走査信号線Ｇｎ＋３の両者が選択電位
となったときに、表示信号線Ｄｍのデータ電位が書き込
まれる。また、画素電極Ｂには、走査信号線Ｇｎ＋１お
よび走査信号線Ｇｎ＋２が選択電位となったときに、表
示信号線Ｄｍのデータ電位が書き込まれる。また、画素
電極Ｃには、走査信号線Ｇｎ＋１が選択電位となったと
きに、表示信号線Ｄｍのデータ電位が書き込まれる。

【００５７】以上のような動作を行うために、ＴＦＴア
レイ４０ではスイッチング素子としての第１のＴＦＴ
Ｍ２１〜第５のＴＦＴ Ｍ２５の配置を以下に説明する
ように設定している。すなわち、図１８に示すように、
第１のＴＦＴ Ｍ２１は、その一方のソース／ドレイン
電極が画素電極Ａに、また他方のソース／ドレイン電極
が表示信号線Ｄｍに接続される。また、第１のＴＦＴ
Ｍ２１のゲート電極は第２のＴＦＴ Ｍ２２のソース／
ドレイン電極に接続されている。第２のＴＦＴ Ｍ２２
は、その一方のソース／ドレイン電極が走査信号線Ｇｎ
＋３に、またその他方のソース／ドレイン電極が第１の
ＴＦＴ Ｍ２１のゲート電極に接続されている。したが
って、第１のＴＦＴ Ｍ２１のゲート電極は第２のＴＦ
Ｔ Ｍ２２を介して走査信号線Ｇｎ＋３に接続されるこ
とになる。また、第２のＴＦＴ Ｍ２２のゲート電極は
走査信号線Ｇｎ＋１に接続される。したがって、２本の
走査信号線Ｇｎ＋１とＧｎ＋３が同時に選択電位になっ
ている期間にのみ、第１のＴＦＴ Ｍ２１がＯＮになり
表示信号線Ｄｍの電位が画素電極Ａに書き込まれる。第
３のＴＦＴ Ｍ２３は、その一方のソース／ドレイン電
極が表示信号線Ｄｍに、他方のソース／ドレイン電極が
画素電極Ｃに接続されている。また、第３のＴＦＴ Ｍ
２３のゲート電極は走査信号線Ｇｎ＋１に接続されてい
る。第４のＴＦＴ Ｍ２４は、その一方のソース／ドレ
イン電極が表示信号線Ｄｍに、他方のソース／ドレイン
電極が画素電極Ｂに接続されている。また、第４のＴＦ
Ｔ Ｍ２４のゲート電極は第５のＴＦＴ Ｍ２５のソース
／ドレイン電極に接続されている。また、第５のＴＦＴ
Ｍ２５は、その一方のソース／ドレイン電極が走査信
号線Ｇｎ＋２に、また他方のソース／ドレイン電極が第
４のＴＦＴ Ｍ２４のゲート電極に接続されている。し
たがって、第４のＴＦＴ Ｍ２４のゲート電極は第５の
ＴＦＴ Ｍ２５を介して走査信号線Ｇｎ＋２に接続され
ることになる。また、第５のＴＦＴ Ｍ２５のゲート電
極は走査信号線Ｇｎ＋１に接続される。したがって、２
本の走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位に
なっている期間にのみ、第４のＴＦＴ Ｍ２４がＯＮに
なり表示信号線Ｄｍの電位が画素電極Ｂに供給される。
以上では、画素Ａ、ＢおよびＣについて第１〜第５のＴ
ＦＴ Ｍ２１〜Ｍ２５について説明したが、画素Ｄ、Ｅ
およびＦについても同様に第１〜第５のＴＦＴＭ３１〜
Ｍ３５が、また、画素ａ、ｂおよびｃについても同様に
第１〜第５のＴＦＴ Ｍ４１〜Ｍ４５が接続されてい
る。

【００５８】以上のＴＦＴアレイ４０について検査を行
う場合、まず、電荷の書き込みを行い、所定時間経過後
に電荷の読み出しを行う。図１９は、電荷の書き込みを
行う際の走査信号線の選択・非選択のタイミングを示し
ている。図１９において、Ｔ４１〜Ｔ４４の期間に、画
素Ａ、ＢおよびＣに検査用の電荷を書き込む。また、Ｔ
４５〜Ｔ４８の期間に画素Ｄ、ＥおよびＦに検査用の電
荷を書きこむ。以下、この書き込みの処理の具体的な内
容を説明する。はじめに、画素Ａ、ＢおよびＣへの電荷
の書き込み処理を説明する。Ｔ４１においては、走査信
号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋３が選択電位とな
っている。したがって、画素Ａに付随する第１のＴＦＴ
Ｍ２１および第２のＴＦＴ Ｍ２２、画素Ｂに付随する
第４のＴＦＴ Ｍ２４および第５のＴＦＴ Ｍ２５、画
素Ｃに付随する第３のＴＦＴ Ｍ２３がオンになる。し
たがって、図２１に示すように、画素Ａ、ＢおよびＣに
は、各々、Ｃｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積される。
また、画素Ｅに付随する第４のＴＦＴ Ｍ３４および第
５のＴＦＴ Ｍ３５、画素Ｆに付随する第３のＴＦＴ Ｍ
３３、画素ｃに付随する第３のＴＦＴ Ｍ４３がオンに
なる。したがって、図２１に示すように、画素Ｅ、Ｆお
よびｃには、各々、Ｃｓ（Ｖｄ−ＶｇＨ）の電荷が蓄積
される。なお、Ｖｄ、ＶｇＨおよびＶｇＬは、第１の実
施の形態と同様に定義される。

【００５９】次に、図１９および図２２に示すように、
Ｔ４２では走査信号線Ｇｎ＋３を非選択電位に落とす。
そうすると、画素Ａに付随する第１のＴＦＴ Ｍ２１が
オフになり、そのゲート電位はＶｇＬに確定される。各
画素に蓄積される電荷量は、図２２に示すとおり、Ｔ４
１の状態を維持する。図１９および図２３に示すよう
に、Ｔ４３では走査信号線Ｇｎ＋２も非選択電位に落と
す。そうすると、画素Ｂに付随する第４のＴＦＴ Ｍ２
４がオフになり、そのゲート電位はＶｇＬに確定する。
各画素に蓄積される電荷量は、図２３に示すとおり、Ｔ
４１の状態を維持する。さらに、図１９および図２４に
示すように、Ｔ４４では走査信号線Ｇｎも非選択電位に
落とす。そうすると、画素Ｃに付随する第３のＴＦＴ
Ｍ２３がオフになり、そのゲート電位はＶｇＬに確定す
る。各画素に蓄積される電荷量は、図２４に示すとお
り、Ｔ４１の状態を維持する。

【００６０】以上の一連の処理により画素Ａ、Ｂおよび
Ｃに検査用の電荷が書き込まれた。次に画素Ｄ、Ｅおよ
びＦに対する電荷の書き込み処理について説明する。図
１９および図２５に示すように、Ｔ４５のタイミングで
は、走査信号線Ｇｎ＋２、Ｇｎ＋３およびＧｎ＋４が選
択電位となる。走査信号線Ｇｎ＋２、Ｇｎ＋３およびＧ
ｎ＋４が選択電位となるので、画素Ｄに付随する第１の
ＴＦＴ Ｍ３１および第２のＴＦＴ Ｍ３２、画素Ｅに付
随する第４のＴＦＴ Ｍ３４および第５のＴＦＴ Ｍ３
５、画素Ｆに付随する第３のＴＦＴ Ｍ３３がオンにな
る。したがって、図２５に示すように、画素Ｄ、Ｅおよ
びＦには、各々、Ｃｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積さ
れる。また、画素ｂ、ｃおよびｆには、各々、Ｃｓ（Ｖ
ｄ−ＶｇＨ）の電荷が蓄積される。

【００６１】図１９および図２６に示すように、Ｔ４６
のタイミングでは走査信号線Ｇｎ＋４を非選択電位に落
とす。そうすると、画素Ｄに付随する第１のＴＦＴ Ｍ
３１がオフになり、そのゲート電位はＶｇＬに確定され
る。各画素に蓄積される電荷量は、図２６に示すとお
り、Ｔ４５の状態を維持する。図１９および図２７に示
すように、Ｔ４７では走査信号線Ｇｎ＋３も非選択電位
に落とす。そうすると、画素Ｅに付随する第４のＴＦＴ
Ｍ３４がオフになり、そのゲート電位はＶｇＬに確定
する。各画素に蓄積される電荷量は、図２７に示すとお
り、Ｔ４５の状態を維持する。さらに、図１９および図
２８に示すように、Ｔ４８では走査信号線Ｇｎ＋２も非
選択電位に落とす。そうすると、画素Ｆに付随する第３
のＴＦＴ Ｍ３３がオフになり、そのゲート電位はＶｇ
Ｌに確定する。各画素に蓄積される電荷量は、図２８に
示すとおり、Ｔ４５の状態を維持する。以上の一連の処
理により、画素Ｄ、ＥおよびＦにＣｓ（Ｖｄ−ＶｇＬ）
の電荷が蓄積される。結局、Ｔ４８の時点では、図２８
に示すように、画素Ａ〜Ｆの各々にＣｓ（Ｖｄ−Ｖｇ
Ｌ）の電荷が蓄積されることになる。

【００６２】次に、画素からの電荷読み出し時の動作
を、図２０に示すタイミング・チャートおよび図２９に
基づいて説明する。図２０のＴ５１、つまり走査信号線
Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋３に選択電位を与えた
際に、選択される画素は、図２９において実線で囲まれ
る画素Ａ、Ｂ、Ｃ、Ｅ、Ｆおよびｃである。ところが、
画素Ｂ、ＣおよびＦについては、図２９において点線で
示される前段または一点鎖線で示される前々段の選択時
に、電荷が読み出されている。したがって、Ｔ５１の際
に読み出される電荷量は、画素Ａ、Ｅおよびｃの３画素
分である。このとき、Ｔ５１〜Ｔ５４の間に検出される
電荷量ＱＡＥｃは、第１の実施の形態でも示したよう
に、（Ｔ５１直前に画素（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、ｃ）に
蓄積されている電荷量）−（Ｔ５４で画素（Ａ、Ｂ、
Ｃ、Ｅ、Ｆ、ｃ）に蓄積されている電荷量）である。し
たがって、 ＱＡＥｃ＝３Ｃs（Ｖｄ−ＶｇＬ）＋３Ｃｓ（ＧＮＤ−ＶｇＬ）−６Ｃｓ（ＧＮ Ｄ−ＶｇＬ） ＝３ＣｓＶｄ となる。以上説明したように、図１８に示す画素構造の
アレイの検査においても、走査信号を図１９、図２０に
示したようなタイミングで検査対象のアレイに与えるこ
とで、アレイ全体に配列された画素から、それぞれに蓄
えられた電荷量を毎回３画素ずつ同時に読み出してゆく
ことで、高速で正しい検査が実現できる。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
多重画素構造のアレイ基板の検査を適切に、さらには迅
速に行うことができる。

【図面の簡単な説明】

【図１】 第１の実施の形態にかかるアレイ検査方法が
適用されるアレイ基板およびアレイ検査装置の主要構成
を示す図である。

【図２】 第１の実施の形態に用いるアレイテスタの構
成を示す図である。

【図３】 第１の実施の形態における表示素子の回路構
成を示す図である。

【図４】 第１の実施の形態における表示素子の動作を
説明するための図である。

【図５】 第１の実施の形態における表示素子の動作を
説明するための図であって、図４の次の状態を示す図で
ある。

【図６】 第１の実施の形態における表示素子の動作を
説明するための図であって、図５の次の状態を示す図で
ある。

【図７】 第１の実施の形態における表示素子の動作を
説明するための図であって、図６の次の状態を示す図で
ある。

【図８】 第１の実施の形態における、表示信号線、走
査信号線への選択・非選択電位の供給タイミングを示す
図である。

【図９】 図８のＴ４のタイミングにおける電荷の書き
込み状況を示す図である。

【図１０】 図８のＴ５のタイミングにおける電荷の書
き込み状況を示す図である。

【図１１】 図８のＴ６後のタイミングにおける電荷の
書き込み状況を示す図である。

【図１２】 図８のＴ９のタイミングにおける電荷の書
き込み状況を示す図である。

【図１３】 図８のＴ１０のタイミングにおける電荷の
書き込み状況を示す図である。

【図１４】 図８のＴ１１のタイミングにおける電荷の
書き込み状況を示す図である。

【図１５】 第１の実施の形態において、欠陥画素を含
む画素群から欠陥画素を特定する手順を示すフローチャ
ートである。

【図１６】 第２の実施の形態における、表示信号線、
走査信号線への選択・非選択電位の供給タイミングを示
す図である。

【図１７】 第３の実施の形態における、表示信号線、
走査信号線への選択・非選択電位の供給タイミングを示
す図である。

【図１８】 第４の実施の形態における表示素子の回路
構成を示す図である。

【図１９】 第４の実施の形態において、電荷の書き込
みを行なう際の走査信号線の選択・非選択のタイミング
を示している。

【図２０】 第４の実施の形態において、電荷の読み出
しを行う際の走査信号線の選択・非選択のタイミングを
示している。

【図２１】 図１９のＴ４１のタイミングにおける電荷
の書き込み状況を示す図である。

【図２２】 図１９のＴ４２のタイミングにおける電荷
の書き込み状況を示す図である。

【図２３】 図１９のＴ４３のタイミングにおける電荷
の書き込み状況を示す図である。

【図２４】 図１９のＴ４４のタイミングにおける電荷
の書き込み状況を示す図である。

【図２５】 図１９のＴ４５のタイミングにおける電荷
の書き込み状況を示す図である。

【図２６】 図１９のＴ４６のタイミングにおける電荷
の書き込み状況を示す図である。

【図２７】 図１９のＴ４７のタイミングにおける電荷
の書き込み状況を示す図である。

【図２８】 図１９のＴ４８のタイミングにおける電荷
の書き込み状況を示す図である。

【図２９】 第４の実施の形態において、電荷が読み出
される画素を示す図である。

【符号の説明】

１…アレイ基板、２，４０…ＴＦＴアレイ、３…表示信
号線、４…走査信号線、５…表示信号線パッド、６…走
査信号線パッド、１０…アレイ検査装置、１１…表示信
号線駆動感知回路、１２…走査信号線駆動回路、１３…
テスト・プローブ、１４…テスト・プローブ、１５…コ
ントローラ、Ｄｍ、Ｄｍ＋１…表示信号線、Ｇｎ，Ｇｎ
＋１，Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４…走査信号線、
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，ａ，ｂ，ｃ…画素、Ｍ
１，Ｍ２，Ｍ３…ＴＦＴ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１４年５月１０日（２００２．５．１
０）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２０

【補正方法】変更

【補正内容】

【図２０】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古立 学 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 田口 知幸 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H088 FA13 HA06 MA20 2H092 GA24 JA24 JB21 JB77 NA30 PA06 5G435 AA19 BB12 CC09 KK10

Claims (14)

【特許請求の範囲】
1. 【請求項１】 表示信号を供給する複数の表示信号
   線と、走査信号を供給する複数の走査信号線と、ｎ（ｎは
   正の整数）番目の走査信号線とｎ＋１番目の走査信号線
   との間に配設され、かつ共通する前記表示信号線に接続
   される２または３以上の画素とを備え、前記画素のうち
   の１つがｎ＋１番目の走査信号線からの第１の走査信号
   およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査信号
   線からの第２の走査信号に基づき駆動され、前記画素の
   うちの少なくとも他の１つが前記ｎ＋１番目の走査信号
   線からの走査信号により駆動される画像表示素子に、電
   荷の蓄積および蓄積した電荷の検出を行なう検査方法で
   あって、 前記電荷の蓄積は、 前記共通する表示信号線に選択電位を供給している間
   に、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目
   の走査信号線に選択電位を供給し、その後、前記ｎ＋１
   番目の走査信号線に選択電位を、前記ｎ＋ｍ番目の走査
   信号線に非選択電位を供給し、次いで、前記ｎ＋１番目
   の走査信号線および前記ｎ＋ｍ番目の走査信号線に非選
   択電位を供給することを特徴とする画像表示素子の検査
   方法。
2. 【請求項２】 前記電荷の検出は、 前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走
   査信号線に選択電位を供給し、その後、前記ｎ＋１番目
   の走査信号線に非選択電位を、前記ｎ＋ｍ番目の走査信
   号線に選択電位を供給し、次いで、前記ｎ＋１番目の走
   査信号線および前記ｎ＋ｍ番目の走査信号線に非選択電
   位を供給することを特徴とする請求項１に記載の画像表
   示素子の検査方法。
3. 【請求項３】 前記複数の表示信号線に対して前記電荷
   の蓄積のための電位供給を順次行い、所定時間経過した
   後に、前記複数の表示信号線に対して前記電荷の検出を
   順次行うことを特徴とする請求項２に記載の画像表示素
   子の検査方法。
4. 【請求項４】 所定の前記画素から検出された電荷量
   と、前記所定の画素についての正常な電荷量とを比較す
   ることを特徴とする請求項１に記載の画像表示素子の検
   査方法。
5. 【請求項５】 前記表示信号線へ第１の選択電位を供給
   して前記電荷の蓄積および前記電荷の検出を行った後
   に、 前記表示信号線へ第２の選択電位を供給して前記電荷の
   蓄積および前記電荷の検出を行なうことを特徴とする請
   求項１に記載の画像表示素子の検査方法。
6. 【請求項６】 前記ｎ＋１番目の走査信号線および前記
   ｎ＋ｍ番目の走査信号線に非選択電位を同時に供給した
   後に、 前記ｎ＋１番目の走査信号線に非選択電位を、前記ｎ＋
   ｍ番目の走査信号線に選択電位を同時に供給することを
   特徴とする請求項１に記載の画像表示素子の検査方法。
7. 【請求項７】 表示信号を供給する複数の表示信号線と
   走査信号を供給する複数の走査信号線とがマトリックス
   状に配設され、かつ共通する前記表示信号線に接続され
   た複数の画素の各々に対して、前記走査信号線との間に
   設けられたスイッチング素子のオン・オフを制御するこ
   とにより、時分割で前記表示信号を供給する画像表示素
   子の検査方法であって、 前記表示信号線に電荷蓄積のための所定の電位を供給す
   るとともに、前記走査信号線に前記スイッチング素子に
   対する選択電位および非選択電位を所定の順番で供給す
   ることにより前記画素に所定の電荷を蓄積する電荷蓄積
   ステップと、 前記電荷の蓄積から所定時間経過後に、前記走査信号線
   に前記スイッチング素子に対する選択電位および非選択
   電位を所定の順番で供給することにより前記画素に蓄積
   された前記電荷を検出する電荷検出ステップとを備え、 前記電荷蓄積ステップでは、前記画素からの前記所定の
   電荷の漏洩を阻止するように前記所定の順番を設定する
   ことを特徴とする画像表示素子の検査方法。
8. 【請求項８】 前記所定の電荷を蓄積してから前記電荷
   の検出までの間、前記スイッチング素子の電位を非選択
   電位とすることにより、前記画素からの前記所定の電荷
   の漏洩を阻止することを特徴とする請求項７に記載の画
   像表示素子の検査方法。
9. 【請求項９】 前記画像表示素子は、ｎ（ｎは正の整
   数）番目の走査信号線とｎ＋１番目の走査信号線との間
   に配設され、かつ共通する表示信号線から表示信号が供
   給される第１の画素および第２の画素と、前記共通する
   表示信号線と前記第１の画素との間に配設され、かつ前
   記表示信号の供給を制御するゲート電極を備えた第１の
   スイッチング素子と、そのゲート電極が前記ｎ＋１番目
   の走査信号線に接続されるとともに、前記第１のスイッ
   チング素子の前記ゲート電極と前記ｎ＋１番目の走査信
   号線よりも走査方向の後段に位置するｎ＋２番目の走査
   信号線との間に配設される第２のスイッチング素子と、
   所定の表示信号線に接続され、かつ前記第２の画素への
   前記表示信号の供給を制御する第３のスイッチング素子
   と、を備え、 前記電荷蓄積ステップにおける前記第１の画素への電荷
   の蓄積は、前記ｎ＋１番目の走査信号線および前記ｎ＋
   ２番目の走査信号線に対して選択電位を供給し、次い
   で、前記ｎ＋１番目の走査信号線に対して選択電位を、
   前記ｎ＋２番目の走査信号線に対して非選択電位を供給
   し、さらに、前記ｎ＋１番目の走査信号線および前記ｎ
   ＋２番目の走査信号線に対して非選択電位を供給するこ
   とにより行われることを特徴とする請求項７に記載の画
   像表示素子の検査方法。
10. 【請求項１０】 前記電荷検出ステップにおける前記第
    １の画素からの電荷の検出は、 前記ｎ＋１番目の走査信号線および前記ｎ＋２番目の走
    査信号線に対して選択電位を供給し、次いで、前記ｎ＋
    １番目の走査信号線に対して非選択電位、前記ｎ＋２番
    目の走査信号線に対して選択電位を供給し、さらに、前
    記ｎ＋１番目の走査信号線および前記ｎ＋２番目の走査
    信号線に対して非選択電位を供給することにより行われ
    ることを特徴とする請求項９に記載の画像表示素子の検
    査方法。
11. 【請求項１１】 前記画像表示素子は、 前記ｎ＋１番目の走査信号線と前記ｎ＋２番目の走査信
    号線との間に配設され、かつ前記共通する表示信号線か
    ら表示信号が供給される第３の画素と、前記共通する表
    示信号線と前記第３の画素との間に配設され、かつその
    ゲート電極が前記ｎ＋２番目の走査信号線に接続される
    第４のスイッチング素子と、を備え、 前記電荷検出ステップにおいて検出される電荷は、前記
    第１の画素に蓄積されていた電荷および前記第３の画素
    に蓄積されていた電荷の和であることを特徴とする請求
    項１０に記載の画像表示素子の検査方法。
12. 【請求項１２】 前記画像表示素子は、ｎ（ｎはＮ以下
    の正の整数）番目の走査信号線とｎ＋１番目の走査信号
    線との間に配設され、かつ共通する表示信号線から表示
    信号が供給される第１の画素、第２の画素および第３の
    画素と、前記共通する表示信号線からの表示信号の前記
    第１の画素への供給を制御し、かつｎ＋３番目の走査信
    号線からの走査信号により駆動される第１のスイッチン
    グ素子と、前記ｎ＋１番目の走査信号線からの走査信号
    により駆動され、かつ前記第１のスイッチング素子のオ
    ン・オフを制御する第２のスイッチング素子と、前記共
    通する表示信号線からの表示信号の前記第２の画素への
    供給を制御し、かつ前記ｎ＋１番目の走査信号線からの
    走査信号により駆動される第３のスイッチング素子と、
    前記共通する表示信号線からの表示信号の前記第３の画
    素への供給を制御し、かつｎ＋２番目の走査信号線から
    の走査信号により駆動される第４のスイッチング素子
    と、前記ｎ＋２番目の走査信号線からの走査信号により
    駆動され、かつ前記第４のスイッチング素子のオン・オ
    フを制御する第５のスイッチング素子とを備え、 前記電荷蓄積ステップにおける前記第１の画素への電荷
    の蓄積は、 前記ｎ＋１番目の走査信号線、前記ｎ＋２番目および前
    記ｎ＋３番目の走査信号線に対して選択電位を供給し、 次いで、前記ｎ＋１番目の走査信号線および前記ｎ＋２
    番目または前記ｎ＋３番目の走査信号線に対して選択電
    位を、前記ｎ＋３番目または前記ｎ＋２番目の走査信号
    線に対して非選択電位を同時に供給し、 次いで、前記ｎ＋１番目の走査信号線に対して選択電位
    を、前記ｎ＋２番目の走査信号線および前記ｎ＋３番目
    の走査信号線に対して非選択電位を同時に供給し、 さらに、前記ｎ＋１番目の走査信号線、前記ｎ＋２番目
    の走査信号線および前記ｎ＋３番目の走査信号線に対し
    て非選択電位を供給することにより行われることを特徴
    とする請求項７に記載の画像表示素子の検査方法。
13. 【請求項１３】 前記電荷検出ステップにおける前記第
    １の画素からの電荷の検出は、 前記ｎ＋１番目の走査信号線、前記ｎ＋２番目および前
    記ｎ＋３番目の走査信号線に対して選択電位を供給し、 次いで、前記ｎ＋１番目の走査信号線に対して非選択電
    位を、前記ｎ＋２番目の走査信号線および前記ｎ＋３番
    目の走査信号線に対して選択電位を供給し、 次いで、前記ｎ＋１番目の走査信号線および前記ｎ＋２
    番目または前記ｎ＋３番目の走査信号線に対して非選択
    電位を、前記ｎ＋３番目または前記ｎ＋２番目の走査信
    号線に対して選択電位を供給し、 さらに、前記ｎ＋１番目の走査信号線、前記ｎ＋２番目
    および前記ｎ＋３番目の走査信号線に対して非選択電位
    を供給することにより行われることを特徴とする請求項
    １２に記載の画像表示素子の検査方法。
14. 【請求項１４】 表示信号を供給する複数の表示信号線
    と、走査信号を供給する複数の走査信号線と、ｎ（ｎは正
    の整数）番目の走査信号線とｎ＋１番目の走査信号線と
    の間に配設され、かつ共通する前記表示信号線に接続さ
    れる２または３以上の画素とを備え、前記画素のうちの
    １つがｎ＋１番目の走査信号線からの第１の走査信号お
    よびｎ＋ｍ（ｍは０，１を除く整数）番目の走査信号線
    からの第２の走査信号に基づき駆動され、前記画素のう
    ちの少なくとも他の１つが前記ｎ＋１番目の走査信号線
    からの走査信号により駆動される画像表示素子の前記画
    素に所定の電荷を蓄積し、かつ蓄積した前記電荷を検出
    する検査装置であって、 前記表示信号線に前記電荷を蓄積するための所定の電位
    を供給する第１の電位供給手段と、 前記走査信号線にスイッチング素子に対する選択電位お
    よび非選択電位を所定の順番で供給する第２の電位供給
    手段と、を備え、 前記第２の電位供給手段は、前記電荷の蓄積時に、前記
    ｎ＋１番目の走査信号線および前記ｎ＋ｍ番目の走査信
    号線に選択電位を同時に供給し、その後、前記ｎ＋１番
    目の走査信号線に選択電位を、前記ｎ＋ｍ番目の走査信
    号線に非選択電位を同時に供給し、次いで、前記ｎ＋１
    番目の走査信号線および前記ｎ＋ｍ番目の走査信号線に
    非選択電位を同時に供給し、次に実施される前記電荷の
    検出時に、前記ｎ＋１番目の走査信号線および前記ｎ＋
    ｍ番目の走査信号線に選択電位を同時に供給し、その
    後、前記ｎ＋１番目の走査信号線に非選択電位を、前記
    ｎ＋ｍ番目の走査信号線に選択電位を同時に供給し、次
    いで、前記ｎ＋１番目の走査信号線および前記ｎ＋ｍ番
    目の走査信号線に非選択電位を同時に供給することを特
    徴とする検査装置。