JP2009058595A - アクティブマトリックス型表示装置 - Google Patents

Abstract

【課題】 画素間寄生容量が存在する場合であっても画質を向上することができるアクティブマトリックス型表示装置を提供する。
【解決手段】 第一後書込画素と第一先書込画素を隣接配置し、第一先書込画素とは逆側に第一データ信号ラインを挟んで第一後書込画素に隣接する第二先書込画素を配置し、第一後書込画素とは逆側に第二データ信号ラインを挟んで第一先書込画素に隣接する第二後書込画素を配置し、第一後書込画素と第二先書込画素が第一データ信号ラインを共用し、第一先書込画素と第二後書込画素が第二データ信号ラインを共用し、各先書込画素を第一走査信号ラインに接続し、各後書込画素を第二走査信号ラインに接続するアクティブマトリックス型表示装置であって、各後書込画素の仮書込期間Ｄｓｒと本書込期間Ｄｍｒとの間に書込調整期間Ｄｄを設け、書込調整期間Ｄｄ中に各先書込画素の本書込期間Ｄｍｆを終了する走査線駆動回路を備える。
【選択図】 図１３

Description

本発明は、アクティブマトリックス型表示装置に関する。

近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス型表示装置が開発されている。

アクティブマトリックス型表示装置は、その表示領域に、マトリックス状に配置された複数の画素と、各画素を行毎に順次走査するための複数の走査信号ライン、各画素に書込むデータを供給するための複数のデータ信号ラインとが形成されている。各画素は、ゲート電極が走査信号ラインに接続されドレイン電極がデータ信号ラインに接続されたスイッチング素子としてのＴＦＴと、ＴＦＴのソース電極に接続された画素電極と、各画素で共通の電位に設定される共通電極と、画素電極と共通電極との電位差を所定の電位差に保つための電荷を蓄積する補助容量と、を備えている。ここで、画素電極と共通電極との間には、例えば、画素電極と共通電極との間の電位差に応じてその配向状態が変化する液晶が配されている。

表示領域の周囲には、各走査信号ラインに接続され、この各走査信号ラインを介して前記各ＴＦＴを走査するための（オン／オフ制御するための）ゲートドライバや、各データ信号ラインに接続され、この各データ信号ラインを介して各画素（各補助容量や液晶）に所定のデータ電圧を出力するデータドライバが形成されている。

ところで、アクティブマトリックス型表示装置は、携帯電話やデジタルカメラ等の小型携帯機器のモニター部として組み込まれることがある。このようなときには、表示領域の外周部としての額縁を狭額縁化できることが好ましく、比較的その占有面積が広くなってしまうゲートドライバやソースドライバを額縁の何れか一辺側に集約配置している。また、ゲートドライバやソースドライバを集約配置することによりこれらの実装工程を簡略化することもできるようになっている。しかし、このようなときには、ゲートドライバやソースドライバの配置位置に応じて、走査信号ラインまたはデータ信号ラインが表示領域の周囲（額縁）を長い距離に亘って引き回されることになるが、この引き回し領域を更に少なくするために、走査信号ラインの数を２倍にする代わりに、データ信号ラインの数を半分にした画素結線の構成が考えられている。（例えば、特許文献１の図５）

図１５は、そのような狭額縁化を達成するための一手法として考えられた表示画面内における画素結線例の概略図である。これは、１本のデータ信号ラインＳ（ｉ）を隣接する２つの画素Ｐ（ｉ，ｊ）で共用するものである。この場合、それら２つの画素Ｐ（ｉ，ｊ）に対応するＴＦＴは、それぞれ異なる走査信号ラインＧ（ｊ）に接続されている。

例えば、図１５において、左上の画素Ｐ（１，１）に対応するＴＦＴは、走査信号ラインＧ（１）とデータ信号ラインＳ（１）に接続され、その右隣の画素Ｐ（１，２）に対応するＴＦＴは、走査信号ラインＧ（２）とデータ信号ラインＳ（１）に接続されている。

図１６は、このようなアクティブマトリクス型表示装置における各画素Ｐ（ｉ，ｊ）に映像信号Ｖｓｉｇを書き込むときの走査信号ラインＧ（ｊ）の走査方向（各走査信号波形）と、データ信号ラインＳ（ｉ）を共用した隣接画素Ｐ（ｉ，ｊ）間での書き込み順位を示している。例えば、データ信号ラインＳ（１）に接続された各画素Ｐ（１，ｊ）は、画素Ｐ（１，１）、画素Ｐ（１，２）、画素Ｐ（１，３）、画素Ｐ（１，４）の順に書き込まれていく。
特開２００４−１８５００６号公報

上述したようなデータ信号ラインの数を半分にするための画素結線において、走査信号ラインの延伸方向に隣接した画素間にはデータ信号ラインがある箇所とない箇所とがある。そして、画素間にデータ信号ラインのない隣接画素間には、画素間にデータ信号ラインのある隣接画素間と比較して、隣接画素間に発生する画素間寄生容量Ｃｐｐが非常に大きくなる。図１７は、このときの等価回路を示す図である。画素間にデータ信号ラインのない隣接画素間では、画素間寄生容量Ｃｐｐの影響により電圧リークが発生する。このため、互いの隣接画素は、一方の画素にデータが書き込まれる際に、他方の画素にその影響を与えてしまう。

このとき、上述の隣接画素のうち、各フレームにおいて後にデータが書き込まれる画素（「後書込画素Ｐｒ」と称す）は、先にデータが書き込まれる画素（「先書込画素Ｐｆ」と称す）がデータを書き込まれる際にその電位の影響を受けた後、１走査期間の間に、新たなデータが書き込まれることとなる。しかし、先書込画素Ｐｆは、後書込画素Ｐｒがデータを書き込まれる際にその電位の影響を受けた後、次フレームに新たなデータが書き込まれるまで、その影響を留めることとなる。つまり、２つの隣接画素は、画素間寄生容量Ｃｐｐによって与えられるその影響度合いが異なるため、それが画面上に表示ムラとして現れてしまう。特に、前フレームと現フレームとで液晶に印加する電圧の極性を反転するようなとき（例えばフレーム反転駆動）では、後書込画素Ｐｒに新たなデータ電位を書き込む際に、先書込画素Ｐｆに新たに書き込まれたデータ電位（現フレームのデータ電位）と後書込画素Ｐｒにこれまで書き込まれていたデータ電位（前フレームのデータ電位）との差が大きくなるため、画素間寄生容量Ｃｐｐによる先書込画素Ｐｆへの電位変動も大きくなり、表示ムラも顕著なものとなる。また、図１６に示したように画素の書き込み順位は変化することがないため、画素間寄生容量Ｃｐｐを起因とした表示ムラは、例えば図１８に示すように、データ信号ラインに沿った方向の縞模様状の表示ムラとなる。

本発明は、かかる従来の課題に鑑みてなされたものであり、画素間寄生容量が存在する場合であっても画質を向上することができるアクティブマトリックス型表示装置を提供することを目的とする。

上述の目的を達成するため、請求項１に記載の発明にかかるアクティブマトリックス型表示装置は、所定方向に第一の画素と第二の画素が隣接して配置され、前記第二の画素とは逆の方向に、第一のデータ信号ラインを挟んで前記第一の画素に隣接する第三の画素が配置され、前記第一の画素とは逆の方向に、第二のデータ信号ラインを挟んで前記第二の画素に隣接する第四の画素が配置され、前記第一の画素と前記第三の画素が前記第一のデータ信号ラインを共用し、前記第二の画素と前記第四の画素が前記第二のデータ信号ラインを共用し、前記第一の画素と前記第四の画素が第一の走査信号ラインに接続され、前記第二の画素と前記第三の画素が第二の走査信号ラインに接続されているアクティブマトリックス型表示装置であって、前記第一の走査信号ラインと前記第二の走査信号ラインを第一の期間だけ同時に選択するとともに、前記第一の走査信号ラインの選択を解除するよりも前に前記第二の走査信号ラインの選択を解除し、次回の前記第二の走査信号ラインの選択時までに前記第一の走査信号ラインの選択を解除する走査線駆動回路を備えたことを特徴とする。

また、請求項２に記載の発明にかかるアクティブマトリックス型表示装は、所定方向に第一の後書込画素と第一の先書込画素が隣接して配置され、前記第一の先書込画素とは逆の方向に、第一のデータ信号ラインを挟んで前記第一の後書込画素に隣接する第二の先書込画素が配置され、前記第一の後書込画素とは逆の方向に、第二のデータ信号ラインを挟んで前記第一の先書込画素に隣接する第二の後書込画素が配置され、前記第一の後書込画素と前記第二の先書込画素が前記第一のデータ信号ラインを共用し、前記第一の先書込画素と前記第二の後書込画素が前記第二のデータ信号ラインを共用し、前記各先書込画素が第一の走査信号ラインに接続され、前記各後書込画素が第二の走査信号ラインに接続されているアクティブマトリックス型表示装置であって、前記各後書込画素の仮書込期間と本書込期間との間に、所定の書き込み調整期間を設け、前記書き込み調整期間中に、前記各先書込画素の本書き込み期間を終了させる走査線駆動回路を備えたことを特徴とする。

本発明によれば、画素間寄生容量が存在する場合であっても画質を向上することができる。

以下、本発明を実施するための形態を、図面を参照して説明する。

本発明に係るアクティブマトリックス型表示装置１の概略全体構成は、図１、図２に示すように後述する複数の画素が配置された液晶表示部１０と、該液晶表示部１０の各画素を駆動制御するドライバ回路１１と、液晶表示部１０に共通電圧Ｖｃｏｍを供給するＶｃｏｍ回路１２と、から構成されている。

液晶表示部１０は、対向配置され、シール材１０ｃにより接着された２枚の基板間１０ａ、１０ｂに液晶ＬＣが挟持された構成となっている。そして、一方の基板１０ｂの対向面側には、図３及び図４に示すように、マトリックス状に配置された複数の画素Ｐ（ｉ、ｊ）と、各画素Ｐ（ｉ，ｊ）を行毎に順次走査するための複数の走査信号ラインＧ（ｊ）と、各画素Ｐ（ｉ，ｊ）に書き込むデータを供給するための複数のデータ信号ラインＳ（ｉ）とが形成されている。各画素Ｐ（ｉ，ｊ）は、ゲート電極が走査信号ラインＧ（ｊ）に接続されドレイン電極がデータ信号ラインＳ（ｉ）に接続されたスイッチング素子としてのＴＦＴと、ＴＦＴのソース電極に接続された画素電極ｐｉｘと、画素電極ｐｉｘと他方の基板１０ａに形成された共通電極ＧＮＤとの間の電位差を所定の電位差に保つための電荷を蓄積する補助容量Ｃｃｓと、を備えている。なお、ｉ＝１，２，３，・・・，ｘ。ｊ＝１，２，３，・・・，ｙ。また、共通電極ＧＮＤは、各画素で同電位となるように構成されている。つまり、共通電極ＧＮＤは、例えば他方の基板１０ａの対向面側に、一面に亘って形成されている。

ここで、データ信号ラインＳ（ｉ）と走査信号ラインＧ（ｊ）とは、互いに交差するように配置されている。そして、各画素Ｐ（ｉ，ｊ）は、それぞれスイッチング素子としてのＴＦＴを介して、上述のようにデータ信号ラインＳ（ｉ）の何れか及び走査信号ラインＧ（ｊ）の何れかと互いの交点近傍で接続されている。また、２画素毎に、１本のデータ信号ラインＳ（ｉ）を隣接する２つの画素Ｐ（ｉ，ｊ）で共用するよう接続されている。さらに、それら２つの画素Ｐ（ｉ，ｊ）に対応するＴＦＴは、それぞれ異なる走査信号ラインＧ（ｊ）に接続されている。

例えば、図３や図４において、左上の画素Ｐ（１，１）に対応するＴＦＴは、走査信号ラインＧ（１）とデータ信号ラインＳ（１）に接続され、その右隣の画素Ｐ（１，２）に対応するＴＦＴは、走査信号ラインＧ（２）とデータ信号ラインＳ（１）に接続されている。

また、画素Ｐ（１，２）は、画素Ｐ（１，１）とはデータ信号ラインＳ（１）を挟んで隣接して配置されているが、画素Ｐ（１，１）の方向とは逆の方向に隣接する画素Ｐ（２，１）とはデータ信号ラインＳ（ｉ）を挟むことなく隣接配置されている。画素Ｐ（２，１）は、データ信号ラインＳ（２）を挟んで画素Ｐ（２，２）と隣接して配置されている。

なお、各画素Ｐ（ｉ，ｊ）の構造についての詳細は後述するが、奇数番目の走査信号ラインＧ（ｊ）に接続される各画素Ｐ（ｉ，ｊ）は、ＴＦＴや補助容量の構造、そして、それらに対応する走査信号ラインＧ（ｊ）やデータ信号ラインＳ（ｉ）との配置関係は、等しくなるように構成されている。また偶数番目の走査信号ラインＧ（ｊ）に接続される各画素Ｐ（ｉ，ｊ）は、ＴＦＴや補助容量の構造、そして、それらに対応する走査信号ラインＧ（ｊ）やデータ信号ラインＳ（ｉ）との配置関係は、等しくなるように構成されている。

ここで、図５及び図６に基づいて各画素Ｐ（ｉ，ｊ）の具体的な構成について説明する。一方の基板１０ｂにはゲート電極５１を含む走査信号ラインＧ（ｊ）が設けられている。この走査信号ラインＧ（ｊ）と同一層に補助容量ライン４８が設けられている。つまり、走査信号ラインＧ（ｊ）と補助容量ライン４８とは一括形成される。そして、その上面全体にはゲート絶縁膜５２が設けられている。ゲート絶縁膜５２の上面には真性アモルファスシリコンからなる半導体薄膜５３が設けられている。半導体薄膜５３の上面ほぼ中央部にはチャネル保護膜５４が設けられている。チャネル保護膜５４の上面両側およびその両側における半導体薄膜５３の上面にはｎ型アモルファスシリコンからなるコンタクト層５５、５６が設けられている。

一方のコンタクト層５５の上面にはソース電極５７が設けられている。他方のコンタクト層５６の上面およびゲート絶縁膜５２の上面にはドレイン電極５８を含むデータ信号ラインＳ（ｉ）が設けられている。

そして、ゲート電極５１、ゲート絶縁膜５２、半導体薄膜５３、チャネル保護膜５４、コンタクト層５５、５６、ソース電極５７およびドレイン電極５８により、ＴＦＴが構成されている。

ＴＦＴ等を含むゲート絶縁膜５２の上面全体には平坦化膜５９が設けられている。平坦化膜５９のソース電極５７の所定の箇所に対応する部分にはコンタクトホール６０が設けられている。平坦化膜５９の上面の所定の個所にはＩＴＯからなる画素電極ｐｉｘが設けられている。画素電極ｐｉｘはコンタクトホール６０を介してソース電極５７に接続されている。

ここで、補助容量ライン４８のうちの画素電極ｐｉｘと重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Ｃｃｓが形成されている。なお、各画素Ｐ（ｉ，ｊ）における補助容量Ｃｃｓの大きさは、それぞれ等しくなるように構成されている。また、補助容量ライン４８は、共通電極ＧＮＤと電気的に接続されている（同電位となっている）。

そして、各画素Ｐ（ｉ，ｊ）では、画素電極ｐｉｘと共通電極ＧＮＤとの間に配されることとなる液晶の配向状態を、画素電極ｐｉｘと共通電極ＧＮＤとの間の電位差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。

なお、液晶ＬＣは、画素電極ｐｉｘと共通電極ＧＮＤによって挟持されることとなるため、これらによって液晶容量Ｃｌｃが形成される。そして、各画素間で、液晶容量Ｃｌｃが等しくなるように構成されている。つまり、各画素Ｐ（ｉ，ｊ）間で、例えば、対応する領域の液晶層の厚さや画素電極ｐｉｘの面積が等しくなるように構成されている。

また、共通電極ＧＮＤは、一方の基板１０ｂにも備えられる構成となっていてもよい。つまり、本実施の形態においては、基板面内方向に電位差を発生させてそれを液晶に印加する横電界方式や、２枚の基板間で電位差を発生させてそれを液晶に印加する縦電界方式の何れにも適用可能である。

図１、図２に戻り、各データ信号ラインＳ（ｉ）及び各走査信号ラインＧ（ｊ）は、液晶表示部１０の周辺領域における一方の基板１０ｂ上を引き回された配線群２０Ｓ，２０Ｇによって、液晶表示部１０の右側に集約配置されたドライバ回路１１に電気的に接続されている。また、共通電極ＧＮＤは、Ｖｃｏｍ回路１２に電気的に接続されている。

なお、液晶表示部１０内では、データ信号ラインＳ（ｉ）は、ドライバ回路１１と平行となる方向に延伸されて形成され、また、走査信号ラインＧ（ｊ）は、その延伸方向側にドライバ回路１１がくるように形成されている。そして、上述したような配線構成とすることにより、走査信号ライン方向に配列される画素毎にそれぞれ異なるデータ信号線を対応付ける構成のものと比較して、配線群２０Ｓの幅を半減させることが可能な構成となっている。

ドライバ回路１１は、図７に示すように、ゲートドライバブロック２２、ソースドライバブロック２４、レベルシフタ回路２６、タイミングジェネレータ（以下、ＴＧと略記する）部ロジック回路２８、ガンマ（以下、γと略記する）回路ブロック３０、チャージポンプ／レギュレータブロック３２、アナログブロック３４、その他のブロックから構成されている。

ここで、ゲートドライバブロック２２は、各走査信号ラインＧ（ｊ）を順次選択するものであり、ソースドライバブロック２４は、各データ信号ラインＳ（ｉ）に、表示すべき情報に従った映像信号Ｖｓｉｇを出力するものである。

レベルシフタ回路２６は、外部から供給される信号のレベルを所定レベルにシフトするものである。ＴＧ部ロジック回路２８は、このレベルシフタ回路２６によって所定レベルにシフトされた信号及び外部から供給された信号に基づいて必要なタイミング信号や制御信号を生成して、該ドライバ回路１１内の各部に供給するものである。

γ回路ブロック３０は、上記ソースドライバブロック２４から出力する映像信号Ｖｓｉｇを良好な階調特性とするようにγ補正をかけるためのものである。

チャージポンプ／レギュレータブロック３２は、外部電源から必要な論理レベルの各種電圧を発生するものであり、アナログブロック３４は、このチャージポンプ／レギュレータブロック３２で発生された電圧から更に各種の電圧を発生するものである。上記Ｖｃｏｍ回路１２は、このアナログブロック３４で発生した電圧ＶＶＣＯＭから共通電位Ｖｃｏｍを発生して、共通電極ＧＮＤに供給する。

図８は、ゲートドライバブロック２２の構成例を示す図である。ここでは、説明及び図示の簡単化のため、走査信号ラインＧ（ｊ）の数を８本として説明する。この場合、該ゲートドライバブロック２２は、３ビットカウンタ３６と、９個のＡＮＤゲートと、２個のＯＲゲートと、３個のＮＯＴゲートと、１個のＮＡＮＤゲートとで構成される。

即ち、３ビットカウンタ３６には、ＴＧ部ロジック回路２８からゲートクロックとアップ／ダウン（以下、Ｕ／Ｄと略記する）信号とが供給される。Ｕ／Ｄ信号は、通常表示である非反転シフト駆動時には「１」、表示画像の上下が反転した表示を行う上下反転シフト駆動時には「０」となるものである。これは、非反転シフト駆動時と上下反転シフト駆動時では、走査信号ラインによる走査方向が上下逆になり、その結果、先にデータが書き込まれる画素（先書込画素Ｐｆ）と後にデータが書き込まれる画素（後書込画素Ｐｒ）とが逆転するため、それに応じて動作を切り替える必要があるからである。

この３ビットカウンタ３６のＱ１出力は、ＯＲゲートを介して、偶数番目の走査信号ラインＧ（２），Ｇ（４），Ｇ（６），Ｇ（８）用のＡＮＤゲートに与えられる。ＯＲゲートには、上記Ｕ／Ｄ信号と上記ＴＧ部ロジック回路２８から与えられたゲートダブル（以下、ＧＤＯＵＢＬＥと記す）信号との論理演算を行うＡＮＤゲートの出力信号が与えられる。ここで、ＧＤＯＵＢＬＥ信号は、通常の表示状態であるノーマルモードでは「０」、本実施形態の表示ムラ低減用の駆動（以下、ゲート２度書き駆動と称する）を行うゲート２度書きモードでは「１」となるものである。また、上記３ビットカウンタ３６の上記Ｑ１出力は更に、ＮＡＮＤゲートを介して、奇数数番目の走査信号ラインＧ（１），Ｇ（３），Ｇ（５），Ｇ（７）用のＡＮＤゲートに与えられる。ＮＡＮＤゲートには、上記Ｕ／Ｄ信号と上記ＧＤＯＵＢＬＥ信号をＮＯＴゲートで反転した信号との論理演算を行うＯＲゲートゲートの出力信号が与えられ、ＮＡＮＤゲートの出力が奇数番目の走査信号ラインＧ（１），Ｇ（３），Ｇ（５），Ｇ（７）用のＡＮＤゲートに与えられる。

また、上記３ビットカウンタ３６のＱ２出力は、上記走査信号ラインＧ（３），Ｇ（４），Ｇ（７），Ｇ（８）用のＡＮＤゲートに与えられると共に、ＮＯＴゲートを介して、上記走査信号ラインＧ（１），Ｇ（２），Ｇ（５），Ｇ（６）用のＡＮＤゲートに与えられる。

そして、上記３ビットカウンタ３６のＱ３出力は、上記走査信号ラインＧ（５），Ｇ（６），Ｇ（７），Ｇ（８）用のＡＮＤゲートに与えられると共に、ＮＯＴゲートを介して、上記走査信号ラインＧ（１），Ｇ（２），Ｇ（３），Ｇ（４）用のＡＮＤゲートに与えられる。

図９は、このような構成のゲートドライバブロック２２により実行されるゲート２度書きモードでの、非反転シフト駆動時のタイミングチャートを示す図である。また、図１０は、同じく上下反転シフト駆動時のタイミングチャートを示す図である。

非反転シフト駆動時には、図９に示すように、奇数番目の走査信号ラインＧ（１），Ｇ（３），Ｇ（５），Ｇ（７）に、ゲートクロック１発分に相当する期間、偶数番目の走査信号ラインＧ（２），Ｇ（４），Ｇ（６），Ｇ（８）に、ゲートクロック２発分に相当する期間、それぞれ順番にＨｉレベル信号が出力されることとなる。即ち、タイミング的には、走査信号ラインＧ（１）及び走査信号ラインＧ（２）のみが選択状態 → 走査信号ラインＧ（２）のみが選択状態 → 走査信号ラインＧ（３）及び走査信号ラインＧ（４）のみが選択状態 →走査信号ラインＧ（４）のみが選択状態 → 走査信号ラインＧ（５）及び走査信号ラインＧ（６）のみが選択状態 → 走査信号ラインＧ（６）のみが選択状態 → 走査信号ラインＧ（７）及び走査信号ラインＧ（８）のみが選択状態 → 走査信号ラインＧ（８）のみが選択状態、となっていく。そして、奇数番目の走査信号ラインＧ（１），Ｇ（３），Ｇ（５），Ｇ（７）に対応して接続されている画素、つまり、画素Ｐ（ｉ，１），Ｐ（ｉ，３），Ｐ（ｉ，５），Ｐ（ｉ，７）が先書込画素Ｐｆとなり、偶数番目の走査信号ラインＧ（２），Ｇ（４），Ｇ（６），Ｇ（８）に対応して接続されている画素、つまり、画素Ｐ（ｉ，２），Ｐ（ｉ，４），Ｐ（ｉ，６），Ｐ（ｉ，８）が後書込画素Ｐｒとなる。

また、上下反転シフト駆動時には、図１０に示すように、偶数番目の走査信号ラインＧ（２），Ｇ（４），Ｇ（６），Ｇ（８）に、ゲートクロック１発分に相当する期間が、奇数番目の走査信号ラインＧ（１），Ｇ（３），Ｇ（５），Ｇ（７）に、ゲートクロック２発分に相当する期間、それぞれ逆方向に順番にＨｉレベル信号が出力されることとなる。即ち、タイミング的には、走査信号ラインＧ（８）及び走査信号ラインＧ（７）のみが選択状態 →走査信号ラインＧ（７）のみが選択状態 → 走査信号ラインＧ（６）及び走査信号ラインＧ（５）のみが選択状態 → 走査信号ラインＧ（５）のみが選択状態 → 走査信号ラインＧ（４）及び走査信号ラインＧ（３）のみが選択状態 → 走査信号ラインＧ（３）のみが選択状態 → 走査信号ラインＧ（２）及び走査信号ラインＧ（１）のみが選択状態 → 走査信号ラインＧ（１）のみが選択状態、となっていく。そして、偶数番目の走査信号ラインＧ（２），Ｇ（４），Ｇ（６），Ｇ（８）に対応して接続されている画素、即ち、画素Ｐ（ｉ，２），Ｐ（ｉ，４），Ｐ（ｉ，６），Ｐ（ｉ，８）が先書込画素Ｐｆとなり、奇数番目の走査信号ラインＧ（１），Ｇ（３），Ｇ（５），Ｇ（７）に対応して接続されている画素、即ち、画素Ｐ（ｉ，１），Ｐ（ｉ，３），Ｐ（ｉ，５），Ｐ（ｉ，７）が後書込画素Ｐｒとなる。

そして、ドライバ回路１１は、非反転シフト駆動時においては、先書込画素Ｐｆとしての画素Ｐ（ｉ，１），Ｐ（ｉ，３），Ｐ（ｉ，５），Ｐ（ｉ，７）にデータ信号ラインＳ（ｉ）を介して新たなデータを書き込む際に、当該画素に隣接する後書込画素Ｐｒにも、当該画素と同一のデータを書き込む。また、上下反転シフト駆動時においては、先書込画素Ｐｆとしての画素Ｐ（ｉ，２），Ｐ（ｉ，４），Ｐ（ｉ，６），Ｐ（ｉ，８）に、データ信号ラインＳ（ｉ）を介して新たなデータを書き込む際に、当該画素に隣接する後書込画素Ｐｒにも、当該画素と同一のデータを書き込む。

つまり、ドライバ回路１１は、先書込画素Ｐｆへの本書き込み時に後書込画素Ｐｒの仮書き込みを実行するとともに、先書込画素Ｐｆへの本書き込み後に後書込画素Ｐｒの本書き込みを実行する。

従って、本実施の形態におけるアクティブマトリックス表示装置１では、非反転シフト駆動時、上下反転シフト駆動時のともに、現フレームにおける先書込画素Ｐｆのデータと同極性のデータを後書込画素Ｐｒに前もって書き込んでおくことが可能となるため、後書込画素Ｐｒに本来のデータを書き込む際の先書込画素Ｐｆのデータ電位と後書込画素Ｐｒのデータ電位との差を小さくすることができ、結果として、画素間寄生容量Ｃｐｐにより発生する表示ムラを低減することができる。

ところで、本実施の形態のアクティブマトリックス表示装置１では、図４に示すように、走査信号ラインＧ（ｊ）と画素電極ｐｉｘとの間、或いは、ＴＦＴにおけるゲート電極５１とソース電極５７との間に、寄生容量Ｃｇｓが発生する。

このため、図１１に示すように、先書込画素Ｐｆに対応するＴＦＴがオフされるタイミングＴ１，Ｔ３では、先書込画素Ｐｆには、当該画素の寄生容量Ｃｇｓによって引き込み電圧ΔＶＦａが発生する。このとき、後書込画素Ｐｒに対応するＴＦＴはオン状態が継続されているため、後書込画素Ｐｒは、この時点では、当該画素への書き込み電位を維持している。

また、後書込画素Ｐｒに対応するＴＦＴがオフされるタイミングＴ２，Ｔ４では、後書込画素Ｐｒは、当該画素における寄生容量Ｃｇｓによって引き込み電圧ΔＶＲが発生する。このとき、先書込画素Ｐｆに対応するＴＦＴはオフ状態となっているため、先書込画素Ｐｆでは、先書込画素Ｐｆと後書込画素Ｐｒとの間の画素間寄生容量Ｃｐｐにより、後書込画素Ｐｒでの引き込み電圧ΔＶＲの影響を受け、引き込み電圧ΔＶＦｂが発生する。

このため、画素電位の保持期間中（ＴＦＴがオフ状態の期間中）の多くは、書き込まれるべき電位に対して、先書込画素ＰｆではΔＶＦｃ（ΔＶＦｃ＝ΔＶＦａ＋ΔＶＦｂ）の電位シフトが発生しているとともに、後書込画素ＰｒではΔＶＲの電位シフトが発生している。

寄生容量Ｃｇｓの影響による上述したような画素電極ｐｉｘの電位シフトは、液晶ＬＣに印加される実行電圧に影響を与え、フリッカ現象として表示に現れる。本実施の形態では、共通電極ＧＮＤの電位シフトを行うことで、画素電極ｐｉｘの電位シフトにより発生する液晶ＬＣに印加される実行電圧の変化に対する補正を行うものとする。ところで、アクティブマトリックス型表示装置をより簡易な構成とするためには、共通電極ＧＮＤの電位は、各画素間で共通とすることが好ましい。そして、共通電極ＧＮＤの電位を各画素間で共通としながらも、先書込画素Ｐｆと後書込画素Ｐｒとに発生するフリッカ現象をともに解消するためには、先書込画素Ｐｆに発生する引き込み電圧ΔＶＦｃと後書込画素Ｐｒに発生する引き込み電圧ΔＶＲとが等しいことが好ましい。

ここで、先書込画素Ｐｆと後書込画素Ｐｒとの関係は、例えば画素Ｐ（１，２）が先書込画素Ｐｆであれば、画素Ｐ（２，１）をそれに対応する後書込画素Ｐｒとすることができる。そして、Ｃｐｐは、画素Ｐ（２，１）と画素Ｐ（１，２）との間の画素間寄生容量となる。また例えば画素Ｐ（１，４）が先書込画素Ｐｆであれば、画素Ｐ（２，３）をそれに対応する後書込画素Ｐｒとすることができる。そして、Ｃｐｐは、画素Ｐ（２，３）と画素Ｐ（１，４）との間の画素間寄生容量となる。

以下、ΔＶＦｃ及びΔＶＲについて図１２に基づいて詳述する。なお、図１２は、図４に示した等価回路図を部分的に抽出して拡大した等価回路図である。また、先書込画素Ｐｆ及び後書込画素Ｐｒに対応して発生する寄生容量Ｃｇｓの容量値は等しいものとする。即ち、各画素間で、それらに対応するＴＦＴの構造や、画素電極ｐｉｘと走査信号ラインとの距離関係が等しくなるように構成されているものとする。また、先書込画素Ｐｆに対応する補助容量Ｃｃｓと、後書込画素Ｐｒに対応する補助容量Ｃｃｓとは、それらの容量値は等しいものとする。即ち、当該補助容量を構成する補助容量電極の面積Ａや、補助容量電極と画素電極ｐｉｘとの間に挟持される誘電体（ゲート絶縁膜５２や平坦化膜５９）の誘電率、厚さを適宜調整することにより、各画素間で補助容量が等しくなるように構成されているものとする。

図１２に示す等価回路では、走査信号ラインＧ（ｑ）の電位変動ΔＶｇ１に伴って発生するノードＮａにおける電位変動をΔＶｎａ１、同じくノードＮｂにおける電位変動をΔＶｎｂ１とすると（数１）が成り立つ。なお、ここでは、共通電極ＧＮＤは、所定の電位に固定され、その電位が変化しない場合について示す。

（数１）
Cgs・（ΔVna1−ΔVg1）＋ΔVna1（Ccs＋Clc）＋Cpp（ΔVna1−ΔVnb1）＝ 0

また、走査信号ラインＧ（ｑ＋１）の電位変動ΔＶｇ２に伴って発生するノードＮｂにおける電位変動をΔＶｎｂ２、同じくノードＮａにおける電位変動をΔＶｎａ２とすると（数２）が成り立つ。なお、ここにおいても、共通電極ＧＮＤは、所定の電位に固定され、その電位が変化しない場合について示す。

（数２）
Cgs・（ΔVnb2−ΔVg2）＋ΔVnb2（Ccs＋Clc）＋Cpp（ΔVnb2−ΔVna2）＝ 0

ここで、各走査信号ラインＧ（ｑ），Ｇ（ｑ＋１）の電位変動幅（オン時のゲート電位Ｈとオフ時のゲート電位Ｌとの差）は等しくなるように駆動するものとすれば、ΔＶｇ１＝ΔＶｇ２＝Ｖｇと書き換えることができ、（数１）及び（数２）は、それぞれ（数３）及び（数４）のように書き換えることができる。

（数３）
Cgs・（ΔVna1−Vg）＋ΔVna1（Ccs＋Clc）＋Cpp（ΔVna1−ΔVnb1）＝ 0

（数４）
Cgs・（ΔVnb2−Vg）＋ΔVnb2（Ccs＋Clc）＋Cpp（ΔVnb2−ΔVna2）＝ 0

そして、（数３）及び（数４）に基づけば、図１１に示すタイミングＴ１，Ｔ３で先書込画素Ｐｆに発生する引き込み電圧ΔＶＦａは、（数５）のように表すことができる。

また、図１１に示すタイミングＴ２，Ｔ４で先書込画素Ｐｆに発生する引き込み電圧ΔＶＦｂは、（数６）のように表すことができる。

よって、先書込画素Ｐｒに発生する最終的な引き込み電圧ΔＶＦｃは、（数７）のように表すことができる。

一方、図１１に示すタイミングＴ２，Ｔ４で後書込画素Ｐｒに発生する引き込み電圧ΔＶＲは、（数８）のように表すことができる。

従って、例えば図１１に示したような、走査信号で各走査信号ラインを駆動したような場合には、先書込画素Ｐｆで発生する最終的な引き込み電圧ΔＶＦｃは、後書込画素Ｐｒで発生する最終的な引き込み電圧ΔＶＦｃよりも、Γ×Ｃｐｐ／（Ｃｌｃ＋Ｃｃｓ）だけ大きくなってしまう。

そこで、現フレームにおける先書込画素Ｐｆのデータと同極性のデータを後書込画素Ｐｒに前もって書き込んでおくことが可能となりながらも、さらに、先書込画素Ｐｆで発生する最終的な引き込み電圧と、後書込画素Ｐｒで発生する最終的な引き込み電圧とを等しくすることができる走査信号の例を図１３に示す。

図１３に示す走査信号では、後書込画素Ｐｒに対する走査信号に対して、仮書き込み期間Ｄｓｒと本書き込み期間Ｄｍｒとの間に、一旦ＴＦＴをオフ状態にする書き込み調整期間Ｄｄが設けられている。そして、書き込み調整期間Ｄｄは、先書込画素Ｐｆに対する走査信号の本書き込み期間Ｄｍｆ中に開始され、先書込画素Ｐｆに対する走査信号の本書き込み期間Ｄｍｆ終了後に終了する。

つまり、後書込画素Ｐｒに対する走査信号の書き込み調整期間Ｄｄ中に、先書込画素Ｐｆに対する走査信号の本書き込み期間Ｄｍｆを終了させる。

以下、図１３に示す走査信号で駆動した場合の引き込み電圧について詳述する。後書込画素Ｐｒに対応するＴＦＴがオフされるタイミングＴａ，Ｔｅ（仮書き込み期間Ｄｄの終了時）では、後書込画素Ｐｒには、当該画素の寄生容量Ｃｇｓによって引き込み電圧ΔＶＲ１が発生する。このとき、先書込画素Ｐｆに対応するＴＦＴはオン状態が継続されているため、先書込画素Ｐｆは、この時点では、当該画素への書き込み電位を維持している。そして、引き込み電圧ΔＶＲ１は、（数９）のように表すことができる。

また、先書込画素Ｐｆに対応するＴＦＴがオフされるタイミングＴｂ，Ｔｆ（本書き込み期間Ｄｍｆの終了時）では、先書込画素Ｐｆには、当該画素の寄生容量Ｃｇｓによって引き込み電圧ΔＶＦ２が発生する。このとき、後書込画素Ｐｒに対応するＴＦＴはオフ状態となっているため、後書込画素Ｐｒでは、先書込画素Ｐｆと後書込画素Ｐｒとの間の画素間寄生容量Ｃｐｐにより、先書込画素Ｐｆでの引き込み電圧ΔＶＦ２の影響を受け、引き込み電圧ΔＶＲ２が発生する。そして、引き込み電圧ΔＶＦ２及びΔＶＲ２は、それぞれ（数１０）、（数１１）のように表すことができる。

また、後書込画素Ｐｒに対応するＴＦＴがオンされるタイミングＴｃ，Ｔｇ（本書き込み期間Ｄｍｒの開始時）では、後書込画素Ｐｒには、目的とする電位が書き込まれることにより、本来書き込まれるべき電位まで回復する。つまり、タイミングＴｃ，Ｔｇまでに後書込画素Ｐｒに発生していた引き込み電圧ΔＶＲ１＋ΔＶＲ２が解消される。一方、このとき、先書込画素Ｐｆでは、先書込画素Ｐｆに対応するＴＦＴはオフ状態となっているため、先書込画素Ｐｆと後書込画素Ｐｒとの間の画素間寄生容量Ｃｐｐにより、後書込画素Ｐｒでの電位変動の影響を受け、引き込み解消電圧ΔＶＦ３が発生する。そして、引き込み解消電圧ΔＶＦ３は、（数１２）のように表すことができる。

また、後書込画素Ｐｒに対応するＴＦＴがオフされるタイミングＴｄ，Ｔｈ（本書き込み期間Ｄｍｒの終了時）では、後書込画素Ｐｒには、当該画素の寄生容量Ｃｇｓによって引き込み電圧ΔＶＲ４が発生する。このとき、先書込画素Ｐｆに対応するＴＦＴはオフ状態となっているため、先書込画素Ｐｆでは、先書込画素Ｐｆと後書込画素Ｐｒとの間の画素間寄生容量Ｃｐｐにより、後書込画素Ｐｒでの引き込み電圧ΔＶＲ４の影響を受け、引き込み電圧ΔＶＦ４が発生する。そして、引き込み電圧ΔＶＲ４及びΔＶＦ４は、それぞれ（数１３）、（数１４）のように表すことができる。

つまり、先書込画素Ｐｆに発生する最終的な引き込み電圧ΔＶＦ５は、（数１５）に示すように、後書込画素Ｐｒに発生する最終的な引き込み電圧ΔＶＲ４と等しくなることがわかる。

このように、後書込画素Ｐｒに対する走査信号の書き込み調整期間Ｄｄ中に、先書込画素Ｐｆに対する走査信号の本書き込み期間Ｄｓｆを終了させれば、現フレームにおける先書込画素Ｐｆのデータと同極性のデータを後書込画素Ｐｒに前もって書き込んでおくことが可能となりながらも、さらに、先書込画素Ｐｆで発生する最終的な引き込み電圧と、後書込画素Ｐｒで発生する最終的な引き込み電圧とを等しくすることができる。そして、これにより、共通電極ＧＮＤの電位シフトを行うことで、先書込画素Ｐｆと後書込画素Ｐｒとに発生するフリッカ現象をともに解消することができ、結果として、画質を向上することができる。

なお、上述の実施形態においては、各画素がストライプ状に配列されるストライプ配列の場合について説明したが、例えば図１４に示すようなデルタ配列の場合にも適用することができる。

また、上述の実施形態においては、各画素間で寄生容量Ｃｇｓや補助容量Ｃｃｓなどが等しくなるように各画素を形成するとともに、先書込画素Ｐｆと後書込画素Ｐｒとの間でオン時のゲート電位とオフ時のゲート電位との差が異なるように構成した場合について説明したが、これに限定するものではなく、先書込画素Ｐｆと後書込画素Ｐｒとの間で、引き込み電圧が等しくなるように構成されていればよい。つまり、上述の実施形態では、引き込み電圧ΔＶＦ５と引き込み電圧ΔＶＲ４とが等しくなるように構成されていればよい。

本発明に係るアクティブマトリックス型表示装置の概略平面構成図 本発明に係るアクティブマトリックス型表示装置の概略断面構成図 液晶表示部における各画素の配置図 液晶表示部における等価回路図 画素の平面構成図 画素の断面構成図 ドライバ回路のブロック構成図 ゲートドライバブロックの構成例 ゲート２度書きモードでの非反転シフト駆動時のタイミングチャート ゲート２度書きモードでの上下反転シフト駆動時のタイミングチャート 各引き込み電圧の発生量及び発生タイミングの説明図 等価回路図 各引き込み電圧の発生量及び発生タイミングの説明図 デルタ配列の説明図 画素結線例の概略図 従来技術における走査方法 画素間寄生容量の説明図 表示ムラの例

符号の説明

１：アクティブマトリクス型表示装置
１０：液晶表示部
１１：ドライバ回路
１２：Ｖｃｏｍ回路
Ｓ（ｉ）：データ信号ライン（ｉ＝１，２，３，・・・，ｘ）
Ｇ（ｊ）：走査信号ライン（ｊ＝１，２，３，・・・，ｙ）
Ｐ（ｉ，ｊ）：画素
ｐｉｘ：画素電極
Ｃｌｃ：液晶容量
Ｃｃｓ：補助容量
Ｃｇｓ：寄生容量
Ｃｐｐ：画素間寄生容量
Ｄｍｆ：先書込画素に対する走査信号の本書き込み期間
Ｄｓｒ：後書込画素に対する走査信号の仮書き込み期間
Ｄｍｒ：後書込画素に対する走査信号の本書き込み期間
Ｄｄ：後書込画素に対する走査信号の書き込み調整期間

Claims (2)

1. 所定方向に第一の画素と第二の画素が隣接して配置され、
   前記第二の画素とは逆の方向に、第一のデータ信号ラインを挟んで前記第一の画素に隣接する第三の画素が配置され、
   前記第一の画素とは逆の方向に、第二のデータ信号ラインを挟んで前記第二の画素に隣接する第四の画素が配置され、
   前記第一の画素と前記第三の画素が前記第一のデータ信号ラインを共用し、
   前記第二の画素と前記第四の画素が前記第二のデータ信号ラインを共用し、
   前記第一の画素と前記第四の画素が第一の走査信号ラインに接続され、
   前記第二の画素と前記第三の画素が第二の走査信号ラインに接続されているアクティブマトリックス型表示装置であって、
   前記第一の走査信号ラインと前記第二の走査信号ラインを第一の期間だけ同時に選択するとともに、前記第一の走査信号ラインの選択を解除するよりも前に前記第二の走査信号ラインの選択を解除し、次回の前記第二の走査信号ラインの選択時までに前記第一の走査信号ラインの選択を解除する走査線駆動回路を備えたことを特徴とするアクティブマトリックス型表示装置。
2. 所定方向に第一の後書込画素と第一の先書込画素が隣接して配置され、
   前記第一の先書込画素とは逆の方向に、第一のデータ信号ラインを挟んで前記第一の後書込画素に隣接する第二の先書込画素が配置され、
   前記第一の後書込画素とは逆の方向に、第二のデータ信号ラインを挟んで前記第一の先書込画素に隣接する第二の後書込画素が配置され、
   前記第一の後書込画素と前記第二の先書込画素が前記第一のデータ信号ラインを共用し、
   前記第一の先書込画素と前記第二の後書込画素が前記第二のデータ信号ラインを共用し、
   前記各先書込画素が第一の走査信号ラインに接続され、前記各後書込画素が第二の走査信号ラインに接続されているアクティブマトリックス型表示装置であって、
   前記各後書込画素の仮書込期間と本書込期間との間に、所定の書き込み調整期間を設け、
   前記書き込み調整期間中に、前記各先書込画素の本書き込み期間を終了させる走査線駆動回路を備えたことを特徴とするアクティブマトリックス型表示装置。

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