JP2002196357A - 画像表示素子、画像表示装置、画像表示素子の駆動方法 - Google Patents
画像表示素子、画像表示装置、画像表示素子の駆動方法Info
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- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
Abstract
(57)【要約】
【課題】 スイッチング素子の大きさを大きくすること
なくデータ線、ひいてはデータ・ドライバの数を１／２
以下に低減することができる液晶表示素子を提供する。 【解決手段】 画素電極Ａ１への表示信号の供給を制御
する第１のＴＦＴ Ｍ１と、第１のＴＦＴ Ｍ１に接続さ
れる第２のＴＦＴ Ｍ２と、データ線Ｄｍに接続され、
かつ画素電極Ｂ１への表示信号の供給を制御する第３の
ＴＦＴ Ｍ３とを備える。そして、第２のＴＦＴ Ｍ２お
よび第３のＴＦＴ Ｍ３をゲート線Ｇｎ＋１に、また第
１のＴＦＴ Ｍ１をゲート線Ｇｎ＋２に接続する。
なくデータ線、ひいてはデータ・ドライバの数を１／２
以下に低減することができる液晶表示素子を提供する。 【解決手段】 画素電極Ａ１への表示信号の供給を制御
する第１のＴＦＴ Ｍ１と、第１のＴＦＴ Ｍ１に接続さ
れる第２のＴＦＴ Ｍ２と、データ線Ｄｍに接続され、
かつ画素電極Ｂ１への表示信号の供給を制御する第３の
ＴＦＴ Ｍ３とを備える。そして、第２のＴＦＴ Ｍ２お
よび第３のＴＦＴ Ｍ３をゲート線Ｇｎ＋１に、また第
１のＴＦＴ Ｍ１をゲート線Ｇｎ＋２に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は画像表示装置、特に
液晶表示装置の高精細化に寄与する技術に関するもので
ある。
液晶表示装置の高精細化に寄与する技術に関するもので
ある。
【０００２】
【従来の技術】ＣＲＴディスプレイにおいて進歩の遅か
ったディスプレイの高解像度化は、液晶をはじめとする
新たな技術の導入とともに飛躍的な進歩を遂げようとし
ている。つまり、液晶表示装置は微細加工を施すことに
よりＣＲＴディスプレイに比べて高精細化が比較的容易
である。液晶表示装置として、スイッチング素子として
のＴＦＴ（Thin Film Transistor、薄膜トランジスタ）
を用いたアクティブマトリックス方式の液晶表示装置が
知られている。このアクティブマトリックス方式の液晶
表示装置は、走査線と信号線とをマトリックス状に配設
し、その交点に薄膜トランジスタが配設されたＴＦＴア
レイ基板と、その基板と所定の間隙を隔てて配置される
対向基板との間に液晶材料を封入し、この液晶材料に与
える電圧を薄膜トランジスタにより制御して、液晶の電
気光学的効果を利用して表示を可能としている。図２７
はＴＦＴアレイ基板の等価回路図を示す。図２７に示す
ように、信号線３０と走査線４０とがマトリックス状に
配設され、信号線３０と走査線４０とで囲まれた領域が
単一の画素を形成する。単一の画素は、画素電極２０
と、これに接続したＴＦＴ１０を備えている。
ったディスプレイの高解像度化は、液晶をはじめとする
新たな技術の導入とともに飛躍的な進歩を遂げようとし
ている。つまり、液晶表示装置は微細加工を施すことに
よりＣＲＴディスプレイに比べて高精細化が比較的容易
である。液晶表示装置として、スイッチング素子として
のＴＦＴ（Thin Film Transistor、薄膜トランジスタ）
を用いたアクティブマトリックス方式の液晶表示装置が
知られている。このアクティブマトリックス方式の液晶
表示装置は、走査線と信号線とをマトリックス状に配設
し、その交点に薄膜トランジスタが配設されたＴＦＴア
レイ基板と、その基板と所定の間隙を隔てて配置される
対向基板との間に液晶材料を封入し、この液晶材料に与
える電圧を薄膜トランジスタにより制御して、液晶の電
気光学的効果を利用して表示を可能としている。図２７
はＴＦＴアレイ基板の等価回路図を示す。図２７に示す
ように、信号線３０と走査線４０とがマトリックス状に
配設され、信号線３０と走査線４０とで囲まれた領域が
単一の画素を形成する。単一の画素は、画素電極２０
と、これに接続したＴＦＴ１０を備えている。
【０００３】
【発明が解決しようとする課題】アクティブマトリック
ス方式の液晶表示装置の高精細化に伴う画素数の増大に
つれて以下のような問題が提起されている。すなわち、
画素数の増大に伴う信号線および走査線の数量が非常に
多くなり、駆動ＩＣの数も膨大となり、コストの上昇を
招いている。また、駆動ＩＣとアレイ基板における接続
のための電極ピッチが狭くなり、接続が困難になるとと
もに接続作業の歩留まりを低下させる。この問題を同時
に解決するために、隣接する２つの画素に１本の信号線
から時分割で電位を与えることで、必要な駆動ＩＣの数
を減らし、接続端子のピッチを大きくする提案がこれま
で数多くなされている。例えば、特開平６−１３８８５
１号公報、特開平６−１４８６８０号公報、特開平１１
−２８３７号公報、特開平５−２６５０４５号公報、特
開平５−１８８３９５号公報、特開平５−３０３１１４
号公報である。この中で特開平６−１３８８５１号公報
には、画素マトリクスの外側にマルチプレクサ回路を設
け、１つのデータ・ドライバ出力から複数の信号線に電
位を供給する構造が示されている。また、特開平６−１
４８６８０号公報では、Ｎ行，Ｍ列の画素からなるマト
リクスパネルにおいて各列行毎の隣接するＴＦＴ薄膜の
ドレイン電極をｔ個単位（但し、ｔは任意）でまとめて
共通に接続して１本の信号線で形成するとともに共通に
接続された各々のＴＦＴを独立に制御できるように各行
毎につきｔ本の信号線を形成する提案がなされている。
さらに特開平１１−２８３７号公報では、画素１行に対
して２本ずつ割り当てられた走査線と画素２列に対して
１本ずつ割り当てられた信号線と、共通電極に接続する
共通線を持ち、２本の走査線のうちの一方の走査線によ
り選択されるＴＦＴを介して駆動される第１群の画素
と、他方の走査線により選択されるＴＦＴを介して駆動
される第２群の画素を有する画素アレイ配置を行い、さ
らに第１群の画素と第２群の画素が共通電極の一部を共
有するように構成する提案がなされている。
ス方式の液晶表示装置の高精細化に伴う画素数の増大に
つれて以下のような問題が提起されている。すなわち、
画素数の増大に伴う信号線および走査線の数量が非常に
多くなり、駆動ＩＣの数も膨大となり、コストの上昇を
招いている。また、駆動ＩＣとアレイ基板における接続
のための電極ピッチが狭くなり、接続が困難になるとと
もに接続作業の歩留まりを低下させる。この問題を同時
に解決するために、隣接する２つの画素に１本の信号線
から時分割で電位を与えることで、必要な駆動ＩＣの数
を減らし、接続端子のピッチを大きくする提案がこれま
で数多くなされている。例えば、特開平６−１３８８５
１号公報、特開平６−１４８６８０号公報、特開平１１
−２８３７号公報、特開平５−２６５０４５号公報、特
開平５−１８８３９５号公報、特開平５−３０３１１４
号公報である。この中で特開平６−１３８８５１号公報
には、画素マトリクスの外側にマルチプレクサ回路を設
け、１つのデータ・ドライバ出力から複数の信号線に電
位を供給する構造が示されている。また、特開平６−１
４８６８０号公報では、Ｎ行，Ｍ列の画素からなるマト
リクスパネルにおいて各列行毎の隣接するＴＦＴ薄膜の
ドレイン電極をｔ個単位（但し、ｔは任意）でまとめて
共通に接続して１本の信号線で形成するとともに共通に
接続された各々のＴＦＴを独立に制御できるように各行
毎につきｔ本の信号線を形成する提案がなされている。
さらに特開平１１−２８３７号公報では、画素１行に対
して２本ずつ割り当てられた走査線と画素２列に対して
１本ずつ割り当てられた信号線と、共通電極に接続する
共通線を持ち、２本の走査線のうちの一方の走査線によ
り選択されるＴＦＴを介して駆動される第１群の画素
と、他方の走査線により選択されるＴＦＴを介して駆動
される第２群の画素を有する画素アレイ配置を行い、さ
らに第１群の画素と第２群の画素が共通電極の一部を共
有するように構成する提案がなされている。
【０００４】しかし、特開平６−１３８８５１号公報の
提案によれば、マルチプレクサ回路に用いるトランジス
タが、数μｓから数十μｓといった所定の短い時間内
に、信号線の容量に電荷を貯めるために巨大なものとな
ってしまい、製造歩留まりが低下してしまう問題があ
る。また、特開平６−１４８６８０号公報、特開平１１
−２８３７号公報の提案によれば、巨大なマルチプレク
サ回路を必要としないかわりに、ゲート・ドライバ出力
数および走査線数が倍になってしまう問題がある。
提案によれば、マルチプレクサ回路に用いるトランジス
タが、数μｓから数十μｓといった所定の短い時間内
に、信号線の容量に電荷を貯めるために巨大なものとな
ってしまい、製造歩留まりが低下してしまう問題があ
る。また、特開平６−１４８６８０号公報、特開平１１
−２８３７号公報の提案によれば、巨大なマルチプレク
サ回路を必要としないかわりに、ゲート・ドライバ出力
数および走査線数が倍になってしまう問題がある。
【０００５】これら提案に対して、特開平５−２６５０
４５号公報、特開平５−１８８３９５号公報、特開平５
−３０３１１４号公報に開示された提案は、以上のよう
な問題を有しない。特開平５−２６５０４５号公報に開
示された提案の１つを図２８に示すが、２つの画素がＴ
ＦＴ Ｐ１〜Ｐ３を介して１本の信号線に接続された構
造をなしている。したがって、信号線の数は従来の半分
で足りるから、データ・ドライバの出力数も従来の半分
にすることができる。ところが、現在までこの技術が実
用化されたという情報はない。したがって本発明は、巨
大なマルチプレクサの存在あるいは走査線の数を増大す
ることなく信号線の数を従来の半分に低減することがで
きる画像表示素子の提供を課題とする。
４５号公報、特開平５−１８８３９５号公報、特開平５
−３０３１１４号公報に開示された提案は、以上のよう
な問題を有しない。特開平５−２６５０４５号公報に開
示された提案の１つを図２８に示すが、２つの画素がＴ
ＦＴ Ｐ１〜Ｐ３を介して１本の信号線に接続された構
造をなしている。したがって、信号線の数は従来の半分
で足りるから、データ・ドライバの出力数も従来の半分
にすることができる。ところが、現在までこの技術が実
用化されたという情報はない。したがって本発明は、巨
大なマルチプレクサの存在あるいは走査線の数を増大す
ることなく信号線の数を従来の半分に低減することがで
きる画像表示素子の提供を課題とする。
【０００６】
【課題を解決するための手段】本発明者は図２８に示す
回路について検討したところ、以下のことを知見した。
図２８に示す回路は、ＴＦＴ Ｐ１とＴＦＴ Ｐ２とを直
列に接続しているために、所望する電流を得るためにＴ
ＦＴ Ｐ１およびＴＦＴ Ｐ２を２倍の大きさにしなけれ
ばならない。ＴＦＴの大きさが大きくなれば、その分だ
け画素の面積が減少するから、画素開口率が小さくなっ
てしまう。また、図２８に示す回路において、画素電極
に必要な蓄積容量を、画素電極に隣接する２本の走査線
のいずれの間に設ける場合も、画素電極に信号線から電
位が供給された直後に走査線電位が選択電位から非選択
電位に大きく変動するため、画素電位が大きく変動して
しまい、画素電位を精度良く制御できない。これは、画
質上大きな問題となる。以上の問題点から、特開平５−
２６５０４５号公報等に開示された提案がこれまで実用
化されなかったものと推察される。本発明は以上の知見
に基づきなされたものであって、表示信号を供給するた
めの複数の信号線と、走査信号を供給するための複数の
走査線と、所定の信号線から表示信号が供給される第１
の画素電極および第２の画素電極と、前記所定の信号線
と前記第１の画素電極との間に配設され、かつ前記表示
信号の供給を制御するゲート電極を備えた第１のスイッ
チング素子と、前記第１のスイッチング素子の前記ゲー
ト電極と所定の走査線との間に配設される第２のスイッ
チング素子と、前記所定の信号線に接続され、かつ前記
第２の画素電極への前記表示信号の供給を制御する第３
のスイッチング素子と、 を備えることを特徴とする画
像表示素子である。本発明の画像表示素子は、第１の画
素電極および第２の画素電極に対して、共通する所定の
信号線から表示信号を供給することができる。したがっ
て、Ｍ列の画素が存在する場合に、信号線、つまりデー
タ・ドライバの数をＭ／２にすることができる。また本
発明の画像表示素子は、第１の画素電極と所定の信号線
との間に配設された第１のスイッチング素子のゲート電
極と所定の走査線との間に第２のスイッチング素子を配
設する構成を採用した。つまり、第１の画素電極と所定
の信号線との間に２つのスイッチング素子を直列に配置
することがない。したがって、ＴＦＴに代表されるスイ
ッチング素子を大型化する必要がない。一方、第２の画
素電極には第３のスイッチング素子が接続されており、
この第３のスイッチング素子がオンになったときに信号
線からの表示信号を第２の画素電極に供給することがで
きる。なお、ここでは第１の画素電極および第２の画素
電極と２つの画素電極について述べた。しかし、以上の
本発明の趣旨は、３つ以上の画素電極が１本の信号線を
共有する形態にも適用することができる。本発明はもち
ろんこの形態をも包含している。
回路について検討したところ、以下のことを知見した。
図２８に示す回路は、ＴＦＴ Ｐ１とＴＦＴ Ｐ２とを直
列に接続しているために、所望する電流を得るためにＴ
ＦＴ Ｐ１およびＴＦＴ Ｐ２を２倍の大きさにしなけれ
ばならない。ＴＦＴの大きさが大きくなれば、その分だ
け画素の面積が減少するから、画素開口率が小さくなっ
てしまう。また、図２８に示す回路において、画素電極
に必要な蓄積容量を、画素電極に隣接する２本の走査線
のいずれの間に設ける場合も、画素電極に信号線から電
位が供給された直後に走査線電位が選択電位から非選択
電位に大きく変動するため、画素電位が大きく変動して
しまい、画素電位を精度良く制御できない。これは、画
質上大きな問題となる。以上の問題点から、特開平５−
２６５０４５号公報等に開示された提案がこれまで実用
化されなかったものと推察される。本発明は以上の知見
に基づきなされたものであって、表示信号を供給するた
めの複数の信号線と、走査信号を供給するための複数の
走査線と、所定の信号線から表示信号が供給される第１
の画素電極および第２の画素電極と、前記所定の信号線
と前記第１の画素電極との間に配設され、かつ前記表示
信号の供給を制御するゲート電極を備えた第１のスイッ
チング素子と、前記第１のスイッチング素子の前記ゲー
ト電極と所定の走査線との間に配設される第２のスイッ
チング素子と、前記所定の信号線に接続され、かつ前記
第２の画素電極への前記表示信号の供給を制御する第３
のスイッチング素子と、 を備えることを特徴とする画
像表示素子である。本発明の画像表示素子は、第１の画
素電極および第２の画素電極に対して、共通する所定の
信号線から表示信号を供給することができる。したがっ
て、Ｍ列の画素が存在する場合に、信号線、つまりデー
タ・ドライバの数をＭ／２にすることができる。また本
発明の画像表示素子は、第１の画素電極と所定の信号線
との間に配設された第１のスイッチング素子のゲート電
極と所定の走査線との間に第２のスイッチング素子を配
設する構成を採用した。つまり、第１の画素電極と所定
の信号線との間に２つのスイッチング素子を直列に配置
することがない。したがって、ＴＦＴに代表されるスイ
ッチング素子を大型化する必要がない。一方、第２の画
素電極には第３のスイッチング素子が接続されており、
この第３のスイッチング素子がオンになったときに信号
線からの表示信号を第２の画素電極に供給することがで
きる。なお、ここでは第１の画素電極および第２の画素
電極と２つの画素電極について述べた。しかし、以上の
本発明の趣旨は、３つ以上の画素電極が１本の信号線を
共有する形態にも適用することができる。本発明はもち
ろんこの形態をも包含している。
【０００７】本発明の画像表示素子によれば、前記第１
の画素電極および前記第２の画素電極の駆動にかかわら
ない走査線と、前記第１の画素電極および前記第２の画
素電極との間に蓄積容量を形成することができる。した
がって、画質の劣化を防ぐことができる。より具体的な
形態として、第１の画素電極および第２の画素電極より
前段側に位置する所定の走査線と第１の画素電極および
第２の画素電極との間に蓄積容量を形成することができ
る。ここで、前段とは走査方向と逆の方向を、また後段
とは走査方向を意味するものとする。
の画素電極および前記第２の画素電極の駆動にかかわら
ない走査線と、前記第１の画素電極および前記第２の画
素電極との間に蓄積容量を形成することができる。した
がって、画質の劣化を防ぐことができる。より具体的な
形態として、第１の画素電極および第２の画素電極より
前段側に位置する所定の走査線と第１の画素電極および
第２の画素電極との間に蓄積容量を形成することができ
る。ここで、前段とは走査方向と逆の方向を、また後段
とは走査方向を意味するものとする。
【０００８】また本発明は、表示信号を供給するための
信号線と、前記信号線を挟んで配設される第１の画素電
極および第２の画素電極と、前記信号線に接続され、か
つ前記第１の画素電極への前記表示信号の供給を制御す
る第１のスイッチング素子と、前記第１のスイッチング
素子に接続される第２のスイッチング素子と、前記信号
線に接続され、かつ前記第２の画素電極への前記表示信
号の供給を制御する第３のスイッチング素子と、前記第
２のスイッチング素子および前記第３のスイッチング素
子に対して走査信号を供給する第１の走査線と、前記第
１のスイッチング素子に対して走査信号を供給する第２
の走査線と、を備えたことを特徴とする画像表示素子を
提供する。本発明の画像表示素子は、第１の画素電極お
よび第２の画素電極に対して、この２つの画素電極に共
通する信号線から表示信号を供給することができる。し
たがって、Ｍ列の画素が存在する場合に、信号線、つま
りデータ・ドライバの数をＭ／２にすることができる。
また本発明の画像表示素子は、第１の画素電極に、第１
のスイッチング素子と第２のスイッチング素子とが接続
されており、この２つのスイッチング素子がオンになっ
たときに信号線からの表示信号を第１の画素電極に供給
する。ここで、第１のスイッチング素子は信号線に接続
され、かつ第２のスイッチング素子は第１のスイッチン
グ素子に接続されるとともに第１の走査線に接続され
る。つまり、第１の画素電極と信号線との間に２つのス
イッチング素子を直列に配置する形態をとる必要がな
い。より直接的な表現をすれば、本発明の画像表示素子
は、第１のスイッチング素子は第１の画素電極と信号線
とを直接接続している。したがって、ＴＦＴに代表され
るスイッチング素子を大型化する必要がない。一方、第
２の画素電極には第３のスイッチング素子が接続されて
おり、この第３のスイッチング素子がオンになったとき
に信号線からの表示信号を第２の画素電極に供給するこ
とができる。
信号線と、前記信号線を挟んで配設される第１の画素電
極および第２の画素電極と、前記信号線に接続され、か
つ前記第１の画素電極への前記表示信号の供給を制御す
る第１のスイッチング素子と、前記第１のスイッチング
素子に接続される第２のスイッチング素子と、前記信号
線に接続され、かつ前記第２の画素電極への前記表示信
号の供給を制御する第３のスイッチング素子と、前記第
２のスイッチング素子および前記第３のスイッチング素
子に対して走査信号を供給する第１の走査線と、前記第
１のスイッチング素子に対して走査信号を供給する第２
の走査線と、を備えたことを特徴とする画像表示素子を
提供する。本発明の画像表示素子は、第１の画素電極お
よび第２の画素電極に対して、この２つの画素電極に共
通する信号線から表示信号を供給することができる。し
たがって、Ｍ列の画素が存在する場合に、信号線、つま
りデータ・ドライバの数をＭ／２にすることができる。
また本発明の画像表示素子は、第１の画素電極に、第１
のスイッチング素子と第２のスイッチング素子とが接続
されており、この２つのスイッチング素子がオンになっ
たときに信号線からの表示信号を第１の画素電極に供給
する。ここで、第１のスイッチング素子は信号線に接続
され、かつ第２のスイッチング素子は第１のスイッチン
グ素子に接続されるとともに第１の走査線に接続され
る。つまり、第１の画素電極と信号線との間に２つのス
イッチング素子を直列に配置する形態をとる必要がな
い。より直接的な表現をすれば、本発明の画像表示素子
は、第１のスイッチング素子は第１の画素電極と信号線
とを直接接続している。したがって、ＴＦＴに代表され
るスイッチング素子を大型化する必要がない。一方、第
２の画素電極には第３のスイッチング素子が接続されて
おり、この第３のスイッチング素子がオンになったとき
に信号線からの表示信号を第２の画素電極に供給するこ
とができる。
【０００９】本発明の画像表示素子において、第１の走
査線を第１の画素電極および第２の画素電極より後段側
に配設し、第２の走査線を第１の走査線より後段側に配
設することができる。そうすると、第１の画素電極およ
び第２の画素電極は、自身より後段側に位置する走査線
により駆動されることになる。そしてこの場合には、第
１の画素電極および第２の画素電極より前段側に位置す
る走査線を第３の走査線とすると、第１の画素電極およ
び第２の画素電極と第３の走査線との間に蓄積容量を形
成することができる。第３の走査線は、第１の画素電極
および第２の画素電極の動作には直接かかわらないか
ら、第１の画素電極および第２の画素電極と第３の走査
線との間に蓄積容量を形成しても、画質劣化の原因とは
ならない。もっとも本発明の画像表示素子によれば、第
１の走査線を第１の画素電極および第２の画素電極の前
段側に配設し、第２の走査線を第１の画素電極および第
２の画素電極の後段側に配設することもできる。この場
合でも、第１の画素電極と信号線との間に２つのスイッ
チング素子を直列に配置する形態をとる必要がない、と
いう本発明の利益を享受することができる。さらに本発
明の画像表示素子は、第３のスイッチング素子に接続さ
れ、かつ第２の走査線から走査信号が供給される第４の
スイッチング素子を備えることができる。第１の画素電
極および第２の画素電極に各々接続されるスイッチング
素子の数を等しくすることにより、各画素間の電気的な
特性の均一性を向上することができる。
査線を第１の画素電極および第２の画素電極より後段側
に配設し、第２の走査線を第１の走査線より後段側に配
設することができる。そうすると、第１の画素電極およ
び第２の画素電極は、自身より後段側に位置する走査線
により駆動されることになる。そしてこの場合には、第
１の画素電極および第２の画素電極より前段側に位置す
る走査線を第３の走査線とすると、第１の画素電極およ
び第２の画素電極と第３の走査線との間に蓄積容量を形
成することができる。第３の走査線は、第１の画素電極
および第２の画素電極の動作には直接かかわらないか
ら、第１の画素電極および第２の画素電極と第３の走査
線との間に蓄積容量を形成しても、画質劣化の原因とは
ならない。もっとも本発明の画像表示素子によれば、第
１の走査線を第１の画素電極および第２の画素電極の前
段側に配設し、第２の走査線を第１の画素電極および第
２の画素電極の後段側に配設することもできる。この場
合でも、第１の画素電極と信号線との間に２つのスイッ
チング素子を直列に配置する形態をとる必要がない、と
いう本発明の利益を享受することができる。さらに本発
明の画像表示素子は、第３のスイッチング素子に接続さ
れ、かつ第２の走査線から走査信号が供給される第４の
スイッチング素子を備えることができる。第１の画素電
極および第２の画素電極に各々接続されるスイッチング
素子の数を等しくすることにより、各画素間の電気的な
特性の均一性を向上することができる。
【００１０】また本発明は、表示信号を供給する複数の
信号線と走査信号を供給する複数の走査線とがマトリッ
クス状に配置された画像表示素子であって、ｎ（ｎは正
の整数）番目の走査線とｎ＋１番目の走査線との間に配
設され、かつ所定の信号線からの表示信号が供給される
第１の画素電極および第２の画素電極と、前記ｎ＋１番
目の走査線およびｎ＋ｍ（ｍは０，１を除く整数）番目
の走査線がともに選択されている際に前記第１の画素電
極に走査信号の通過を許容する第１のスイッチング機構
と、前記ｎ＋１番目の走査線が選択されている際に前記
第２の画素電極に走査信号の通過を許容する第２のスイ
ッチング機構と、を備えたことを特徴とする画像表示素
子を提供する。本発明の画像表示素子は、第１の画素電
極および第２の画素電極が、所定の信号線を共有して、
その信号線から表示信号が供給される。また本発明の画
像表示素子は、第１の画素電極に対してｎ＋１番目の走
査線およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査
線がともに選択されている際に走査信号が供給され、か
つ第２の画素電極に対してｎ＋１番目の走査線が選択さ
れている際に走査信号が供給される。したがって、ｍを
選択することにより、第１の画素電極および第２の画素
電極の駆動に関与しない前段の走査線との間に蓄積容量
を形成することができる。本発明の画像表示素子におい
て、第１のスイッチング機構は、所定の信号線に接続さ
れ、かつｎ＋１番目の走査線から供給される走査信号に
より駆動される第１のスイッチング素子と、第１のスイ
ッチング素子に接続され、かつｎ＋ｍ番目の走査線から
供給される走査信号により駆動される第２のスイッチン
グ素子と、から構成することができる。
信号線と走査信号を供給する複数の走査線とがマトリッ
クス状に配置された画像表示素子であって、ｎ（ｎは正
の整数）番目の走査線とｎ＋１番目の走査線との間に配
設され、かつ所定の信号線からの表示信号が供給される
第１の画素電極および第２の画素電極と、前記ｎ＋１番
目の走査線およびｎ＋ｍ（ｍは０，１を除く整数）番目
の走査線がともに選択されている際に前記第１の画素電
極に走査信号の通過を許容する第１のスイッチング機構
と、前記ｎ＋１番目の走査線が選択されている際に前記
第２の画素電極に走査信号の通過を許容する第２のスイ
ッチング機構と、を備えたことを特徴とする画像表示素
子を提供する。本発明の画像表示素子は、第１の画素電
極および第２の画素電極が、所定の信号線を共有して、
その信号線から表示信号が供給される。また本発明の画
像表示素子は、第１の画素電極に対してｎ＋１番目の走
査線およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査
線がともに選択されている際に走査信号が供給され、か
つ第２の画素電極に対してｎ＋１番目の走査線が選択さ
れている際に走査信号が供給される。したがって、ｍを
選択することにより、第１の画素電極および第２の画素
電極の駆動に関与しない前段の走査線との間に蓄積容量
を形成することができる。本発明の画像表示素子におい
て、第１のスイッチング機構は、所定の信号線に接続さ
れ、かつｎ＋１番目の走査線から供給される走査信号に
より駆動される第１のスイッチング素子と、第１のスイ
ッチング素子に接続され、かつｎ＋ｍ番目の走査線から
供給される走査信号により駆動される第２のスイッチン
グ素子と、から構成することができる。
【００１１】さらに本発明は、表示信号を供給する複数
の信号線と、走査信号を供給する複数の走査線と、ｎ
（ｎは正の整数）番目の走査線とｎ＋１番目の走査線と
の間に配設され、かつ所定の信号線に接続された第１の
画素電極と、前記所定の信号線に接続された第２の画素
電極と、を備え、前記第１の画素電極は、ｎ＋１番目の
走査線からの第１の走査信号およびｎ＋ｍ（ｍは０，１
を除く整数）番目の走査線からの第２の走査信号に基づ
き駆動され、前記第２の画素電極は前記ｎ＋１番目の走
査線からの走査信号により駆動されることを特徴とする
画像表示素子を提供する。
の信号線と、走査信号を供給する複数の走査線と、ｎ
（ｎは正の整数）番目の走査線とｎ＋１番目の走査線と
の間に配設され、かつ所定の信号線に接続された第１の
画素電極と、前記所定の信号線に接続された第２の画素
電極と、を備え、前記第１の画素電極は、ｎ＋１番目の
走査線からの第１の走査信号およびｎ＋ｍ（ｍは０，１
を除く整数）番目の走査線からの第２の走査信号に基づ
き駆動され、前記第２の画素電極は前記ｎ＋１番目の走
査線からの走査信号により駆動されることを特徴とする
画像表示素子を提供する。
【００１２】以上の本発明の画像表示素子を用いた下記
の画像表示装置を本発明は提供する。すなわち本発明の
画像表示装置は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整
数）のマトリックス状に配列して画像表示部を形成した
画像表示装置であって、表示信号を供給する信号線駆動
回路と、走査信号を供給する走査線駆動回路と、前記信
号線駆動回路から延びる複数の信号線と、前記走査線駆
動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正
の整数）番目の走査線とｎ＋１番目の走査線との間に配
設され、かつ所定の信号線を挟んで隣接する第１の画素
電極および第２の画素電極と、前記所定の信号線からの
表示信号の前記第１の画素電極への供給を制御し、かつ
ｎ＋２番目の走査線からの走査信号により駆動される第
１のスイッチング素子と、前記ｎ＋１番目の走査線から
の走査信号により駆動され、かつ前記第１のスイッチン
グ素子のオン・オフを制御する第２のスイッチング素子
と、前記所定の信号線からの表示信号の前記第２の画素
電極への供給を制御し、かつ前記ｎ＋１番目の走査線か
らの走査信号により駆動される第３のスイッチング素子
と、を備えたことを特徴とする。本発明の画像表示装置
は、Ｍ個の画素列に対してＭ／２本の信号線で回路を構
成することができるので、低コスト化、高精細化にとっ
て好ましい。また本発明の画像表示装置は、以上の回路
構成を採用しているから、第１の画素電極と所定の信号
線との間に２つのスイッチング素子を直列に配置する必
要がない。加えて、第１の画素電極と第２の画素電極の
駆動は、自身よりも後段側のｎ＋１番目の走査線および
ｎ＋２番目の走査線に基づきなされるから、自身よりも
前段の走査線との間に蓄積容量を形成することができ
る。本発明の画像表示装置において、ｎ＋２番目の走査
線からの走査信号により駆動され、かつ第３のスイッチ
ング素子のオン・オフを制御する第４のスイッチング素
子を備えることができる。そうすれば、第１の画素電極
および第２の画素電極に各々接続されるスイッチング素
子の数を等しくすることにより、各画素間の電気的な特
性の均一性を向上することができる。
の画像表示装置を本発明は提供する。すなわち本発明の
画像表示装置は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整
数）のマトリックス状に配列して画像表示部を形成した
画像表示装置であって、表示信号を供給する信号線駆動
回路と、走査信号を供給する走査線駆動回路と、前記信
号線駆動回路から延びる複数の信号線と、前記走査線駆
動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正
の整数）番目の走査線とｎ＋１番目の走査線との間に配
設され、かつ所定の信号線を挟んで隣接する第１の画素
電極および第２の画素電極と、前記所定の信号線からの
表示信号の前記第１の画素電極への供給を制御し、かつ
ｎ＋２番目の走査線からの走査信号により駆動される第
１のスイッチング素子と、前記ｎ＋１番目の走査線から
の走査信号により駆動され、かつ前記第１のスイッチン
グ素子のオン・オフを制御する第２のスイッチング素子
と、前記所定の信号線からの表示信号の前記第２の画素
電極への供給を制御し、かつ前記ｎ＋１番目の走査線か
らの走査信号により駆動される第３のスイッチング素子
と、を備えたことを特徴とする。本発明の画像表示装置
は、Ｍ個の画素列に対してＭ／２本の信号線で回路を構
成することができるので、低コスト化、高精細化にとっ
て好ましい。また本発明の画像表示装置は、以上の回路
構成を採用しているから、第１の画素電極と所定の信号
線との間に２つのスイッチング素子を直列に配置する必
要がない。加えて、第１の画素電極と第２の画素電極の
駆動は、自身よりも後段側のｎ＋１番目の走査線および
ｎ＋２番目の走査線に基づきなされるから、自身よりも
前段の走査線との間に蓄積容量を形成することができ
る。本発明の画像表示装置において、ｎ＋２番目の走査
線からの走査信号により駆動され、かつ第３のスイッチ
ング素子のオン・オフを制御する第４のスイッチング素
子を備えることができる。そうすれば、第１の画素電極
および第２の画素電極に各々接続されるスイッチング素
子の数を等しくすることにより、各画素間の電気的な特
性の均一性を向上することができる。
【００１３】また本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任
意の正の整数） のマトリックス状に配列して画像表示
部を形成した画像表示装置であって、表示信号を供給す
る信号線駆動回路と、走査信号を供給する走査線駆動回
路と、前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎ
はＮ以下の正の整数）番目の走査線とｎ＋１番目の走査
線との間に配設され、かつ所定の信号線を挟んで隣接す
る第１の画素電極および第２の画素電極と、前記所定の
信号線からの表示信号の前記第１の画素電極への供給を
制御し、かつｎ＋１番目の走査線からの走査信号により
駆動される第１のスイッチング素子と、ｎ＋２番目の走
査線からの走査信号により駆動され、かつ前記第１のス
イッチング素子と前記第１の画素電極との間に配設され
る第２のスイッチング素子と、前記所定の信号線からの
表示信号の前記第２の画素電極への供給を制御し、かつ
前記ｎ＋１番目の走査線からの走査信号により駆動する
第３のスイッチング素子と、を備えたことを特徴とする
画像表示装置を提供する。本発明の画像表示装置は、や
はりＭ個の画素列に対してＭ／２本の信号線で回路を構
成することができる、低コスト化、高精細化にとって好
ましい。また本発明の画像表示装置は、以上の回路構成
を採用しているから、第１の画素電極と第２の画素電極
の駆動は、自身よりも後段側のｎ＋１番目の走査線およ
びｎ＋２番目の走査線に基づきなされるから、自身より
も前段の走査線、つまりｎ番目の走査線との間に蓄積容
量を形成することができる。
意の正の整数） のマトリックス状に配列して画像表示
部を形成した画像表示装置であって、表示信号を供給す
る信号線駆動回路と、走査信号を供給する走査線駆動回
路と、前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎ
はＮ以下の正の整数）番目の走査線とｎ＋１番目の走査
線との間に配設され、かつ所定の信号線を挟んで隣接す
る第１の画素電極および第２の画素電極と、前記所定の
信号線からの表示信号の前記第１の画素電極への供給を
制御し、かつｎ＋１番目の走査線からの走査信号により
駆動される第１のスイッチング素子と、ｎ＋２番目の走
査線からの走査信号により駆動され、かつ前記第１のス
イッチング素子と前記第１の画素電極との間に配設され
る第２のスイッチング素子と、前記所定の信号線からの
表示信号の前記第２の画素電極への供給を制御し、かつ
前記ｎ＋１番目の走査線からの走査信号により駆動する
第３のスイッチング素子と、を備えたことを特徴とする
画像表示装置を提供する。本発明の画像表示装置は、や
はりＭ個の画素列に対してＭ／２本の信号線で回路を構
成することができる、低コスト化、高精細化にとって好
ましい。また本発明の画像表示装置は、以上の回路構成
を採用しているから、第１の画素電極と第２の画素電極
の駆動は、自身よりも後段側のｎ＋１番目の走査線およ
びｎ＋２番目の走査線に基づきなされるから、自身より
も前段の走査線、つまりｎ番目の走査線との間に蓄積容
量を形成することができる。
【００１４】これまで１本の信号線を２つの画素電極が
共有することを前提に本発明を説明してきた。しかし、
本発明が２つの画素電極を１本の信号線を共有する場合
に限定されるものではない。少なくとも２つの画素電極
が１本の信号線を共有すると解釈すべきであり、本発明
は３つ以上の画素電極を１本の画素電極で共有すること
もできる。すなわち本発明は、画素をＭ×Ｎ（Ｍ，Ｎは
任意の正の整数）のマトリックス状に配列して画像表示
部を形成した画像表示装置であって、表示信号を供給す
る信号線駆動回路と、走査信号を供給する走査線駆動回
路と、前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎ
はＮ以下の正の整数）番目の走査線とｎ＋１番目の走査
線との間に配設され、かつ所定の信号線からの表示信号
が供給される第１の画素電極、第２の画素電極および第
３の画素電極と、前記所定の信号線からの表示信号の前
記第１の画素電極への供給を制御し、かつｎ＋３番目の
走査線からの走査信号により駆動される第１のスイッチ
ング素子と、前記ｎ＋１番目の走査線からの走査信号に
より駆動され、かつ前記第１のスイッチング素子のオン
・オフを制御する第２のスイッチング素子と、前記所定
の信号線からの表示信号の前記第２の画素電極への供給
を制御し、かつ前記ｎ＋１番目の走査線からの走査信号
により駆動する第３のスイッチング素子と、前記所定の
信号線からの表示信号の前記第３の画素電極への供給を
制御し、かつｎ＋２番目の走査線からの走査信号により
駆動される第４のスイッチング素子と、前記ｎ＋２番目
の走査線からの走査信号により駆動され、かつ前記第４
のスイッチング素子のオン・オフを制御する第５のスイ
ッチング素子と、を備えたことを特徴とする画像表示装
置を提供する。本発明の画像表示装置は、Ｍ個の画素列
に対してＭ／３本の信号線で回路を構成することができ
るから、低コスト化、高精細化にとって好ましい。また
本発明の画像表示装置は、以上の回路構成を採用してい
るから、第１の画素電極と所定の信号線との間、第３の
画素電極と所定の信号線との間に２つのスイッチング素
子を直列に配置する必要がない。加えて、第１の画素電
極〜第３の画素電極の駆動は、自身よりも後段側のｎ＋
１番目の走査線〜ｎ＋３番目の走査線に基づきなされる
から、自身よりも前段の走査線との間に蓄積容量を形成
することができる。本発明の画像表示装置において、信
号線駆動回路は、所定の信号線に対して、第１の画素電
極に与えられる電位を持った表示信号、第２の画素電極
に与えられる電位を持った表示信号および第３の画素電
極に与えられる電位を持った表示信号を順次供給するこ
とができる。つまり、３つの画素電極に対して所定の信
号線から時分割で所定の電位が与えられる。
共有することを前提に本発明を説明してきた。しかし、
本発明が２つの画素電極を１本の信号線を共有する場合
に限定されるものではない。少なくとも２つの画素電極
が１本の信号線を共有すると解釈すべきであり、本発明
は３つ以上の画素電極を１本の画素電極で共有すること
もできる。すなわち本発明は、画素をＭ×Ｎ（Ｍ，Ｎは
任意の正の整数）のマトリックス状に配列して画像表示
部を形成した画像表示装置であって、表示信号を供給す
る信号線駆動回路と、走査信号を供給する走査線駆動回
路と、前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎ
はＮ以下の正の整数）番目の走査線とｎ＋１番目の走査
線との間に配設され、かつ所定の信号線からの表示信号
が供給される第１の画素電極、第２の画素電極および第
３の画素電極と、前記所定の信号線からの表示信号の前
記第１の画素電極への供給を制御し、かつｎ＋３番目の
走査線からの走査信号により駆動される第１のスイッチ
ング素子と、前記ｎ＋１番目の走査線からの走査信号に
より駆動され、かつ前記第１のスイッチング素子のオン
・オフを制御する第２のスイッチング素子と、前記所定
の信号線からの表示信号の前記第２の画素電極への供給
を制御し、かつ前記ｎ＋１番目の走査線からの走査信号
により駆動する第３のスイッチング素子と、前記所定の
信号線からの表示信号の前記第３の画素電極への供給を
制御し、かつｎ＋２番目の走査線からの走査信号により
駆動される第４のスイッチング素子と、前記ｎ＋２番目
の走査線からの走査信号により駆動され、かつ前記第４
のスイッチング素子のオン・オフを制御する第５のスイ
ッチング素子と、を備えたことを特徴とする画像表示装
置を提供する。本発明の画像表示装置は、Ｍ個の画素列
に対してＭ／３本の信号線で回路を構成することができ
るから、低コスト化、高精細化にとって好ましい。また
本発明の画像表示装置は、以上の回路構成を採用してい
るから、第１の画素電極と所定の信号線との間、第３の
画素電極と所定の信号線との間に２つのスイッチング素
子を直列に配置する必要がない。加えて、第１の画素電
極〜第３の画素電極の駆動は、自身よりも後段側のｎ＋
１番目の走査線〜ｎ＋３番目の走査線に基づきなされる
から、自身よりも前段の走査線との間に蓄積容量を形成
することができる。本発明の画像表示装置において、信
号線駆動回路は、所定の信号線に対して、第１の画素電
極に与えられる電位を持った表示信号、第２の画素電極
に与えられる電位を持った表示信号および第３の画素電
極に与えられる電位を持った表示信号を順次供給するこ
とができる。つまり、３つの画素電極に対して所定の信
号線から時分割で所定の電位が与えられる。
【００１５】以上で説明した本発明の画像表示装置によ
れば、各画素電極は異なる走査線により供給される走査
信号によって駆動される点に特徴がある。したがって本
発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数） の
マトリックス状に配列して画像表示部を形成した画像表
示装置であって、表示信号を供給する信号線駆動回路
と、走査信号を供給する走査線駆動回路と、前記信号線
駆動回路から延びる複数の信号線と、前記走査線駆動回
路から延びる複数の走査線と、所定の信号線からの表示
信号が供給されかつ同一の表示ラインに配列される第１
の画素電極、第２の画素電極および第３の画素電極と、
を備え、前記第１の画素電極、前記第２の画素電極およ
び前記第３の画素電極は、異なる走査線からの走査信号
により駆動されることを特徴とする画像表示装置を提供
する。
れば、各画素電極は異なる走査線により供給される走査
信号によって駆動される点に特徴がある。したがって本
発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数） の
マトリックス状に配列して画像表示部を形成した画像表
示装置であって、表示信号を供給する信号線駆動回路
と、走査信号を供給する走査線駆動回路と、前記信号線
駆動回路から延びる複数の信号線と、前記走査線駆動回
路から延びる複数の走査線と、所定の信号線からの表示
信号が供給されかつ同一の表示ラインに配列される第１
の画素電極、第２の画素電極および第３の画素電極と、
を備え、前記第１の画素電極、前記第２の画素電極およ
び前記第３の画素電極は、異なる走査線からの走査信号
により駆動されることを特徴とする画像表示装置を提供
する。
【００１６】さらに本発明は、画素をＭ×Ｎ（Ｍ，Ｎは
任意の正の整数） のマトリックス状に配列して画像表
示部を形成した画像表示装置であって、表示信号を供給
する信号線駆動回路と、走査信号を供給する走査線駆動
回路と、前記信号線駆動回路から延びる複数の信号線
と、前記走査線駆動回路から延びる複数の走査線と、ｎ
（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の
走査線との間に配設され、かつ所定の信号線を挟んで隣
接する第１の画素電極および第２の画素電極と、前記所
定の信号線からの表示信号の前記第１の画素電極への供
給を制御し、かつｎ＋１番目の走査線からの走査信号に
より駆動される第１のスイッチング素子と、前記ｎ番目
の走査線からの走査信号により駆動され、かつ前記第１
のスイッチング素子のオン・オフを制御する第２のスイ
ッチング素子と、前記所定の信号線からの表示信号の前
記第２の画素電極への供給を制御し、かつ前記ｎ番目の
走査線からの走査信号により駆動する第３のスイッチン
グ素子と、を備えたことを特徴とする画像表示装置を提
供する。本発明の画像表示装置は、Ｍ個の画素列に対し
てＭ／２本の信号線で回路を構成することができるか
ら、低コスト化、高精細化にとって好ましい。また本発
明の画像表示装置は、以上の回路構成を採用しているか
ら、第１の画素電極と所定の信号線との間に２つのスイ
ッチング素子を直列に配置する必要がない。
任意の正の整数） のマトリックス状に配列して画像表
示部を形成した画像表示装置であって、表示信号を供給
する信号線駆動回路と、走査信号を供給する走査線駆動
回路と、前記信号線駆動回路から延びる複数の信号線
と、前記走査線駆動回路から延びる複数の走査線と、ｎ
（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の
走査線との間に配設され、かつ所定の信号線を挟んで隣
接する第１の画素電極および第２の画素電極と、前記所
定の信号線からの表示信号の前記第１の画素電極への供
給を制御し、かつｎ＋１番目の走査線からの走査信号に
より駆動される第１のスイッチング素子と、前記ｎ番目
の走査線からの走査信号により駆動され、かつ前記第１
のスイッチング素子のオン・オフを制御する第２のスイ
ッチング素子と、前記所定の信号線からの表示信号の前
記第２の画素電極への供給を制御し、かつ前記ｎ番目の
走査線からの走査信号により駆動する第３のスイッチン
グ素子と、を備えたことを特徴とする画像表示装置を提
供する。本発明の画像表示装置は、Ｍ個の画素列に対し
てＭ／２本の信号線で回路を構成することができるか
ら、低コスト化、高精細化にとって好ましい。また本発
明の画像表示装置は、以上の回路構成を採用しているか
ら、第１の画素電極と所定の信号線との間に２つのスイ
ッチング素子を直列に配置する必要がない。
【００１７】本発明はまた、画素をＭ×Ｎ（Ｍ，Ｎは任
意の正の整数） のマトリックス状に配列して画像表示
部を形成した画像表示装置であって、表示信号を供給す
る信号線駆動回路と、走査信号を供給する走査線駆動回
路と、前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎ
はＮ以下の正の整数）番目の走査線とｎ＋１番目の走査
線との間に配設され、かつ所定の信号線を挟んで隣接す
る第１の画素電極および第２の画素電極と、前記所定の
信号線からの表示信号の前記第１の画素電極への供給を
制御し、かつｎ＋２番目の走査線からの走査信号により
駆動される第１のスイッチング素子と、前記ｎ＋１番目
の走査線からの走査信号により駆動され、かつ前記第１
のスイッチング素子のオン・オフを制御する第２のスイ
ッチング素子と、前記所定の信号線からの表示信号の前
記第２の画素電極への供給を制御し、かつ前記ｎ＋１番
目の走査線からの走査信号により駆動する第３のスイッ
チング素子と、前記ｎ＋２番目の走査線からの走査信号
により駆動され、かつ前記第１のスイッチング素子のオ
ン・オフを制御する第４のスイッチング素子と、前記第
３のスイッチング素子に接続され、かつ前記第３のスイ
ッチング素子に与えられた電荷を保持し得る電荷容量
と、を備えたことを特徴とする画像表示装置が提供され
る。本発明の画像表示装置は、Ｍ個の画素列に対してＭ
／２本の信号線で回路を構成することができるから、低
コスト化、高精細化にとって好ましい。また本発明の画
像表示装置は、以上の回路構成を採用しているから、第
１の画素電極と所定の信号線との間に２つのスイッチン
グ素子を直列に配置する必要がない。加えて、第１の画
素電極と第２の画素電極の駆動は、自身よりも後段側の
ｎ＋１番目の走査線およびｎ＋２番目の走査線に基づき
なされるから、自身よりも前段の走査線との間に蓄積容
量を形成することができる。さらに、本発明の画像表示
装置は、第１の画素電極と第２の画素電極に接続される
スイッチング素子の数を等しくすることができる。した
がって、各画素電極間の電極的特性を均一にすることが
できる。
意の正の整数） のマトリックス状に配列して画像表示
部を形成した画像表示装置であって、表示信号を供給す
る信号線駆動回路と、走査信号を供給する走査線駆動回
路と、前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎ
はＮ以下の正の整数）番目の走査線とｎ＋１番目の走査
線との間に配設され、かつ所定の信号線を挟んで隣接す
る第１の画素電極および第２の画素電極と、前記所定の
信号線からの表示信号の前記第１の画素電極への供給を
制御し、かつｎ＋２番目の走査線からの走査信号により
駆動される第１のスイッチング素子と、前記ｎ＋１番目
の走査線からの走査信号により駆動され、かつ前記第１
のスイッチング素子のオン・オフを制御する第２のスイ
ッチング素子と、前記所定の信号線からの表示信号の前
記第２の画素電極への供給を制御し、かつ前記ｎ＋１番
目の走査線からの走査信号により駆動する第３のスイッ
チング素子と、前記ｎ＋２番目の走査線からの走査信号
により駆動され、かつ前記第１のスイッチング素子のオ
ン・オフを制御する第４のスイッチング素子と、前記第
３のスイッチング素子に接続され、かつ前記第３のスイ
ッチング素子に与えられた電荷を保持し得る電荷容量
と、を備えたことを特徴とする画像表示装置が提供され
る。本発明の画像表示装置は、Ｍ個の画素列に対してＭ
／２本の信号線で回路を構成することができるから、低
コスト化、高精細化にとって好ましい。また本発明の画
像表示装置は、以上の回路構成を採用しているから、第
１の画素電極と所定の信号線との間に２つのスイッチン
グ素子を直列に配置する必要がない。加えて、第１の画
素電極と第２の画素電極の駆動は、自身よりも後段側の
ｎ＋１番目の走査線およびｎ＋２番目の走査線に基づき
なされるから、自身よりも前段の走査線との間に蓄積容
量を形成することができる。さらに、本発明の画像表示
装置は、第１の画素電極と第２の画素電極に接続される
スイッチング素子の数を等しくすることができる。した
がって、各画素電極間の電極的特性を均一にすることが
できる。
【００１８】以上では本発明の画像表示装置について、
２つの画素電極を対象として説明してきたが、第１の画
素電極部分のみで新規性を有していることは明らかであ
る。したがって、本発明は、表示信号を供給する複数の
信号線と、走査信号を供給する複数の走査線と、所定の
信号線からの表示信号が供給される画素電極と、前記画
素電極に隣接する走査線のいずれか一方の走査線と前記
画素電極との間に配設される蓄積容量と、前記画素電極
に接続された第１のスイッチング素子と、前記第１のス
イッチング素子のオン・オフを制御する第２のスイッチ
ング素子と、を備えたことを特徴とする画像表示装置を
提供する。 また本発明は、表示信号を供給する信号線
と、走査信号を供給する走査線と、所定の信号線からの
表示信号が供給される画素電極と、前記画素電極に隣接
する走査線のいずれか一方の走査線と前記画素電極との
間に配設される蓄積容量と、を備え、前記いずれか一方
の走査線を除く少なくとも２つの走査線から供給される
走査信号に基づき前記画素電極が駆動されることを特徴
とする画像表示装置を提供する。
２つの画素電極を対象として説明してきたが、第１の画
素電極部分のみで新規性を有していることは明らかであ
る。したがって、本発明は、表示信号を供給する複数の
信号線と、走査信号を供給する複数の走査線と、所定の
信号線からの表示信号が供給される画素電極と、前記画
素電極に隣接する走査線のいずれか一方の走査線と前記
画素電極との間に配設される蓄積容量と、前記画素電極
に接続された第１のスイッチング素子と、前記第１のス
イッチング素子のオン・オフを制御する第２のスイッチ
ング素子と、を備えたことを特徴とする画像表示装置を
提供する。 また本発明は、表示信号を供給する信号線
と、走査信号を供給する走査線と、所定の信号線からの
表示信号が供給される画素電極と、前記画素電極に隣接
する走査線のいずれか一方の走査線と前記画素電極との
間に配設される蓄積容量と、を備え、前記いずれか一方
の走査線を除く少なくとも２つの走査線から供給される
走査信号に基づき前記画素電極が駆動されることを特徴
とする画像表示装置を提供する。
【００１９】本発明は以上説明した画像表示素子の駆動
方法を提供する。すなわち本発明画像表示素子の駆動方
法は、表示信号を供給する複数の信号線と、走査信号を
供給する複数の走査線と、ｎ（ｎは任意の正の整数）番
目の走査線とｎ＋１番目の走査線との間に配設され、か
つ所定の信号線に接続された第１の画素電極と、前記ｎ
番目の走査線と前記ｎ＋１番目の走査線との間に配設さ
れ、かつ前記第１の画素電極と前記所定の信号線を挟ん
で配設される第２の画素電極と、を備えた画像表示素子
の駆動方法であって、前記ｎ＋１番目の走査線およびｎ
＋ｍ（ｍは０，１を除く整数）番目の走査線が選択電位
となってから前記ｎ＋ｍ番目の走査線が非選択電位とな
るまでの間に、前記第１の画素電極に与えるべき第１の
電位を持った第１の表示信号を前記所定の信号線に供給
することにより、前記第１の画素電極および前記第２の
画素電極に前記第１の電位を付与するステップと、前記
ｎ＋ｍ番目の走査線が非選択電位となった後に、前記第
２の画素電極に与えるべき第２の電位を持った第２の表
示信号を前記所定の信号線に供給することにより、前記
第２の画素電極に前記第２の電位を付与するステップ
と、を備えたことを特徴とする。
方法を提供する。すなわち本発明画像表示素子の駆動方
法は、表示信号を供給する複数の信号線と、走査信号を
供給する複数の走査線と、ｎ（ｎは任意の正の整数）番
目の走査線とｎ＋１番目の走査線との間に配設され、か
つ所定の信号線に接続された第１の画素電極と、前記ｎ
番目の走査線と前記ｎ＋１番目の走査線との間に配設さ
れ、かつ前記第１の画素電極と前記所定の信号線を挟ん
で配設される第２の画素電極と、を備えた画像表示素子
の駆動方法であって、前記ｎ＋１番目の走査線およびｎ
＋ｍ（ｍは０，１を除く整数）番目の走査線が選択電位
となってから前記ｎ＋ｍ番目の走査線が非選択電位とな
るまでの間に、前記第１の画素電極に与えるべき第１の
電位を持った第１の表示信号を前記所定の信号線に供給
することにより、前記第１の画素電極および前記第２の
画素電極に前記第１の電位を付与するステップと、前記
ｎ＋ｍ番目の走査線が非選択電位となった後に、前記第
２の画素電極に与えるべき第２の電位を持った第２の表
示信号を前記所定の信号線に供給することにより、前記
第２の画素電極に前記第２の電位を付与するステップ
と、を備えたことを特徴とする。
【００２０】
【発明の実施の形態】（第１の実施形態）以下本発明の
画像表示装置を液晶表示装置に関する実施形態に基づき
説明する。図１は本実施の形態にかかる画像表示素子と
してのアレイ基板Ａの主要構成を示す概略図、図２はア
レイ基板Ａの回路構成を示す図、図３〜図６はアレイ基
板Ａの動作を示す図、図７は走査信号のタイミングチャ
ートである。本実施の形態にかかる液晶表示装置は、１
つの信号線を挟んで隣接する２つの画素が当該信号線を
共有することにより、信号線の本数を半減するところに
特徴を有している。もちろん、液晶表示装置としては、
アレイ基板に対向するカラーフィルタ基板、バックライ
トユニット等他の要素も備える必要があるが、本発明の
特徴部分ではないことからその説明は省略する。
画像表示装置を液晶表示装置に関する実施形態に基づき
説明する。図１は本実施の形態にかかる画像表示素子と
してのアレイ基板Ａの主要構成を示す概略図、図２はア
レイ基板Ａの回路構成を示す図、図３〜図６はアレイ基
板Ａの動作を示す図、図７は走査信号のタイミングチャ
ートである。本実施の形態にかかる液晶表示装置は、１
つの信号線を挟んで隣接する２つの画素が当該信号線を
共有することにより、信号線の本数を半減するところに
特徴を有している。もちろん、液晶表示装置としては、
アレイ基板に対向するカラーフィルタ基板、バックライ
トユニット等他の要素も備える必要があるが、本発明の
特徴部分ではないことからその説明は省略する。
【００２１】図１に示すように、アレイ基板Ａは、信号
線３０を介して表示領域Ｓ内に配置される画素電極に表
示信号を供給、つまり電圧を印加するための信号線駆動
回路ＳＤと、走査線４０を介して薄膜トランジスタのオ
ン・オフを制御する走査信号を供給する走査線駆動回路
ＧＤを備えている。アレイ基板Ａには画素がＭ×Ｎ
（Ｍ，Ｎは任意の正の整数）の数だけマトリックス状に
配列してある。図２において、信号線Ｄｍを挟んで隣接
する画素電極Ａ１およびＢ１について、第１のＴＦＴ
Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３
つのＴＦＴが以下のように配置される。まず、第１のＴ
ＦＴ Ｍ１は、そのソース電極が信号線Ｄｍに、またそ
のドレイン電極が画素電極Ａ１に接続する。また、第１
のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２のソー
ス電極に接続している。ここで、ＴＦＴは３端子のスイ
ッチング素子であり、液晶表示装置において、信号線に
接続される側をソース電極と、また画素電極に接続され
る側をドレイン電極と呼ぶ例があるが、逆の例もある。
つまり、ゲート電極を除く２つの電極のいずれをソース
電極と、またドレイン電極と呼ぶかは一義的に定まって
いない。そこで以下では、ゲート電極を除く２つの電極
をともにソース／ドレイン電極と呼ぶことにする。次
に、第２のＴＦＴ Ｍ２は、そのソース／ドレイン電極
が第１のＴＦＴ Ｍ１のゲート電極に、またそのドレイ
ン電極が走査線Ｇｎ＋２に接続されている。したがっ
て、第１のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ
２を介して走査線Ｇｎ＋２に接続されることになる。ま
た、第２のＴＦＴ Ｍ２のゲート電極は走査線Ｇｎ＋１
に接続される。したがって、隣接する２本の走査線Ｇｎ
＋１とＧｎ＋２が同時に選択電位になっている期間にの
み、第１のＴＦＴ Ｍ１がオンになり信号線Ｄｍの電位
が画素電極Ａ１に供給される。このことは、第２のＴＦ
ＴＭ２が第１のＴＦＴ Ｍ１のオン・オフを制御するこ
とを示唆している。第３のＴＦＴ Ｍ３は、そのソース
／ドレイン電極が信号線Ｄｍに、またそのドレイン電極
が画素電極Ｂ１に接続されている。また、第３のＴＦＴ
Ｍ３のゲート電極は走査線Ｇｎ＋１に接続されてい
る。したがって、Ｇｎ＋１が選択電位になっているとき
に、第３のＴＦＴ Ｍ３がオンになり信号線Ｄｍの電位
が画素電極Ｂ１に供給される。
線３０を介して表示領域Ｓ内に配置される画素電極に表
示信号を供給、つまり電圧を印加するための信号線駆動
回路ＳＤと、走査線４０を介して薄膜トランジスタのオ
ン・オフを制御する走査信号を供給する走査線駆動回路
ＧＤを備えている。アレイ基板Ａには画素がＭ×Ｎ
（Ｍ，Ｎは任意の正の整数）の数だけマトリックス状に
配列してある。図２において、信号線Ｄｍを挟んで隣接
する画素電極Ａ１およびＢ１について、第１のＴＦＴ
Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３
つのＴＦＴが以下のように配置される。まず、第１のＴ
ＦＴ Ｍ１は、そのソース電極が信号線Ｄｍに、またそ
のドレイン電極が画素電極Ａ１に接続する。また、第１
のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２のソー
ス電極に接続している。ここで、ＴＦＴは３端子のスイ
ッチング素子であり、液晶表示装置において、信号線に
接続される側をソース電極と、また画素電極に接続され
る側をドレイン電極と呼ぶ例があるが、逆の例もある。
つまり、ゲート電極を除く２つの電極のいずれをソース
電極と、またドレイン電極と呼ぶかは一義的に定まって
いない。そこで以下では、ゲート電極を除く２つの電極
をともにソース／ドレイン電極と呼ぶことにする。次
に、第２のＴＦＴ Ｍ２は、そのソース／ドレイン電極
が第１のＴＦＴ Ｍ１のゲート電極に、またそのドレイ
ン電極が走査線Ｇｎ＋２に接続されている。したがっ
て、第１のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ
２を介して走査線Ｇｎ＋２に接続されることになる。ま
た、第２のＴＦＴ Ｍ２のゲート電極は走査線Ｇｎ＋１
に接続される。したがって、隣接する２本の走査線Ｇｎ
＋１とＧｎ＋２が同時に選択電位になっている期間にの
み、第１のＴＦＴ Ｍ１がオンになり信号線Ｄｍの電位
が画素電極Ａ１に供給される。このことは、第２のＴＦ
ＴＭ２が第１のＴＦＴ Ｍ１のオン・オフを制御するこ
とを示唆している。第３のＴＦＴ Ｍ３は、そのソース
／ドレイン電極が信号線Ｄｍに、またそのドレイン電極
が画素電極Ｂ１に接続されている。また、第３のＴＦＴ
Ｍ３のゲート電極は走査線Ｇｎ＋１に接続されてい
る。したがって、Ｇｎ＋１が選択電位になっているとき
に、第３のＴＦＴ Ｍ３がオンになり信号線Ｄｍの電位
が画素電極Ｂ１に供給される。
【００２２】以上では第１のＴＦＴ Ｍ１〜第３のＴＦ
Ｔ Ｍ３からみたアレイ基板Ａの回路構成を説明した
が、画素電極Ａ１および画素電極Ｂ１からみたアレイ基
板Ａの回路構成を説明する。画素電極Ａ１および画素電
極Ｂ１は単一の信号線Ｄｍから表示信号が供給される。
つまり、信号線Ｄｍは、画素電極Ａ１および画素電極Ｂ
１に対して共通の信号線Ｄｍということができる。した
がって、画素がＭ×Ｎのマトリックス状に配列されてい
るのに対して、信号線ＤｍはＭ／２本となる。画素電極
Ａ１には第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２が
接続されており、第１のＴＦＴ Ｍ１は信号線Ｄｍに接
続されるとともに、第２のＴＦＴ Ｍ２に接続される。
第２のＴＦＴ Ｍ２のゲート電極は画素電極Ａ１の後段
の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ２
のドレイン電極は走査線Ｇｎ＋１の後段の走査線Ｇｎ＋
２に接続されている。ここで、画素電極Ａ１に信号線Ｄ
ｍの電位を供給するためには、第１のＴＦＴ Ｍ１がオ
ンされる必要がある。そして、第１のＴＦＴ Ｍ１のゲ
ート電極は第２のＴＦＴ Ｍ２のソース／ドレイン電極
に接続され、かつ第２のＴＦＴ Ｍ２のゲート電極は自
己の走査線Ｇｎ＋１に、またソース／ドレイン電極は後
段の走査線Ｇｎ＋２に接続されているから、第１のＴＦ
Ｔ Ｍ１をオンするためには、第２のＴＦＴ Ｍ２がオン
される必要がある。第２のＴＦＴ Ｍ２がオンされるた
めには、走査線Ｇｎ＋１および走査線Ｇｎ＋２がともに
選択されている必要がある。したがって、第１のＴＦＴ
Ｍ１および第２のＴＦＴ Ｍ２は、走査線Ｇｎ＋１およ
び走査線Ｇｎ＋２がともに選択されている際に走査信号
の通過を許容するスイッチング機構を構成する。かくし
て、画素電極Ａ１は、走査線Ｇｎ＋１からの走査信号お
よび走査線Ｇｎ＋２からの走査信号に基づき駆動され、
信号線Ｄｍからの電位を受ける。画素電極Ｂ１には第３
のＴＦＴ Ｍ３が接続されており、そのゲート電極は走
査線Ｇｎ＋１に接続されている。したがって、画素電極
Ａ２は自己の走査線Ｇｎ＋１が選択されると信号線Ｄｍ
から電位を供給される。以上では画素電極Ａ１および画
素電極Ｂ１について説明したが、画素電極Ａ２および画
素電極Ｂ２、画素電極Ｃ１および画素電極Ｄ１、画素電
極Ｃ２および画素電極Ｄ２、さらに他の画素についても
同様の構成をなしている。
Ｔ Ｍ３からみたアレイ基板Ａの回路構成を説明した
が、画素電極Ａ１および画素電極Ｂ１からみたアレイ基
板Ａの回路構成を説明する。画素電極Ａ１および画素電
極Ｂ１は単一の信号線Ｄｍから表示信号が供給される。
つまり、信号線Ｄｍは、画素電極Ａ１および画素電極Ｂ
１に対して共通の信号線Ｄｍということができる。した
がって、画素がＭ×Ｎのマトリックス状に配列されてい
るのに対して、信号線ＤｍはＭ／２本となる。画素電極
Ａ１には第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２が
接続されており、第１のＴＦＴ Ｍ１は信号線Ｄｍに接
続されるとともに、第２のＴＦＴ Ｍ２に接続される。
第２のＴＦＴ Ｍ２のゲート電極は画素電極Ａ１の後段
の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ２
のドレイン電極は走査線Ｇｎ＋１の後段の走査線Ｇｎ＋
２に接続されている。ここで、画素電極Ａ１に信号線Ｄ
ｍの電位を供給するためには、第１のＴＦＴ Ｍ１がオ
ンされる必要がある。そして、第１のＴＦＴ Ｍ１のゲ
ート電極は第２のＴＦＴ Ｍ２のソース／ドレイン電極
に接続され、かつ第２のＴＦＴ Ｍ２のゲート電極は自
己の走査線Ｇｎ＋１に、またソース／ドレイン電極は後
段の走査線Ｇｎ＋２に接続されているから、第１のＴＦ
Ｔ Ｍ１をオンするためには、第２のＴＦＴ Ｍ２がオン
される必要がある。第２のＴＦＴ Ｍ２がオンされるた
めには、走査線Ｇｎ＋１および走査線Ｇｎ＋２がともに
選択されている必要がある。したがって、第１のＴＦＴ
Ｍ１および第２のＴＦＴ Ｍ２は、走査線Ｇｎ＋１およ
び走査線Ｇｎ＋２がともに選択されている際に走査信号
の通過を許容するスイッチング機構を構成する。かくし
て、画素電極Ａ１は、走査線Ｇｎ＋１からの走査信号お
よび走査線Ｇｎ＋２からの走査信号に基づき駆動され、
信号線Ｄｍからの電位を受ける。画素電極Ｂ１には第３
のＴＦＴ Ｍ３が接続されており、そのゲート電極は走
査線Ｇｎ＋１に接続されている。したがって、画素電極
Ａ２は自己の走査線Ｇｎ＋１が選択されると信号線Ｄｍ
から電位を供給される。以上では画素電極Ａ１および画
素電極Ｂ１について説明したが、画素電極Ａ２および画
素電極Ｂ２、画素電極Ｃ１および画素電極Ｄ１、画素電
極Ｃ２および画素電極Ｄ２、さらに他の画素についても
同様の構成をなしている。
【００２３】次に、図３〜図６の回路図および図７に示
す走査信号のタイミングチャートを参照しつつ、走査線
Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ１
〜画素電極Ｄ１の動作について説明する。図７に示すＤ
ｍ（１）およびＤｍ（２）は、信号線Ｄｍにより供給さ
れるデータ信号の電位であり、データ信号が変化するタ
イミングを示している。このＤｍ（１）およびＤｍ
（２）は、極性、階調の変化を含んでいる。したがっ
て、極性の変化と捉えれば、Ｄｍ（１）による動作の場
合には画素電極Ａ１および画素電極Ｂ１の極性は異な
り、画素電極Ａ１および画素電極Ｃ１の極性は同じにな
る。一方、Ｄｍ（２）による動作の場合は、画素電極Ａ
１および画素電極Ｂ１の極性が同じになり、画素電極Ａ
１および画素電極Ｃ１の極性は異なることになる。ま
た、図７において、走査線Ｇｎ〜Ｇｎ＋３の線図は、走
査線Ｇｎ〜Ｇｎ＋３の選択、非選択を示している。具体
的には、この線図が立ち上がっている部分は当該走査線
が選択され、そうでない部分は当該走査線が非選択の状
態を示している。図３および図７に示すように走査線Ｇ
ｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線
Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、
第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３がオンされる。
なお、図３において走査線Ｇｎ＋１と走査線Ｇｎ＋２が
選択されていることを、当該線図を太線で示している。
図３に示すように画素電極Ａ１、画素電極Ｂ１および画
素電極Ｄ１に、信号線Ｄｍから画素電極Ａ１に与えるべ
き電位Ｖａ１が供給される。ここで画素電極Ａ１の電位
Ｖａ１が決まる。
す走査信号のタイミングチャートを参照しつつ、走査線
Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ１
〜画素電極Ｄ１の動作について説明する。図７に示すＤ
ｍ（１）およびＤｍ（２）は、信号線Ｄｍにより供給さ
れるデータ信号の電位であり、データ信号が変化するタ
イミングを示している。このＤｍ（１）およびＤｍ
（２）は、極性、階調の変化を含んでいる。したがっ
て、極性の変化と捉えれば、Ｄｍ（１）による動作の場
合には画素電極Ａ１および画素電極Ｂ１の極性は異な
り、画素電極Ａ１および画素電極Ｃ１の極性は同じにな
る。一方、Ｄｍ（２）による動作の場合は、画素電極Ａ
１および画素電極Ｂ１の極性が同じになり、画素電極Ａ
１および画素電極Ｃ１の極性は異なることになる。ま
た、図７において、走査線Ｇｎ〜Ｇｎ＋３の線図は、走
査線Ｇｎ〜Ｇｎ＋３の選択、非選択を示している。具体
的には、この線図が立ち上がっている部分は当該走査線
が選択され、そうでない部分は当該走査線が非選択の状
態を示している。図３および図７に示すように走査線Ｇ
ｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線
Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、
第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３がオンされる。
なお、図３において走査線Ｇｎ＋１と走査線Ｇｎ＋２が
選択されていることを、当該線図を太線で示している。
図３に示すように画素電極Ａ１、画素電極Ｂ１および画
素電極Ｄ１に、信号線Ｄｍから画素電極Ａ１に与えるべ
き電位Ｖａ１が供給される。ここで画素電極Ａ１の電位
Ｖａ１が決まる。
【００２４】走査線Ｇｎ＋２が非選択電位になった後
に、信号線Ｄｍから供給される電位は画素電極Ｂ１に与
えるべき電位Ｖｂ１に変わる。図７に示すように、走査
線Ｇｎ＋２が非選択電位になった後の期間（ｔ２）も引
き続き走査線Ｇｎ＋１を選択電位にしておくことで、図
４に示すように画素電極Ｂ１には電位Ｖｂ１が供給さ
れ、画素電極Ｂ１の電位が決まる。このように、信号線
Ｄｍの電位が時分割で画素電極Ａ１および画素電極Ｂ１
に供給される。走査線Ｇｎ＋１ が非選択電位になった
後に、信号線Ｄｍの電位は画素電極Ｃ１に与えるべき電
位Ｖｃ１に変わる。
に、信号線Ｄｍから供給される電位は画素電極Ｂ１に与
えるべき電位Ｖｂ１に変わる。図７に示すように、走査
線Ｇｎ＋２が非選択電位になった後の期間（ｔ２）も引
き続き走査線Ｇｎ＋１を選択電位にしておくことで、図
４に示すように画素電極Ｂ１には電位Ｖｂ１が供給さ
れ、画素電極Ｂ１の電位が決まる。このように、信号線
Ｄｍの電位が時分割で画素電極Ａ１および画素電極Ｂ１
に供給される。走査線Ｇｎ＋１ が非選択電位になった
後に、信号線Ｄｍの電位は画素電極Ｃ１に与えるべき電
位Ｖｃ１に変わる。
【００２５】また、図７に示すように、走査線Ｇｎ＋１
が非選択電位になった後の期間（ｔ３）に、走査線Ｇｎ
＋２が再び選択電位になるとともに走査線Ｇｎ＋３が選
択電位になると、図５に示すように画素電極Ｃ１、画素
電極Ｄ１および画素電極Ｆ１に電位Ｖｃ１が供給され
る。ここで画素電極Ｃ１の電位Ｖｃ１が決まる。走査線
Ｇｎ＋３が非選択電位になった後に、信号線Ｄｍから供
給される電位は画素電極Ｄ１に与えるべき電位Ｖｄ１に
変わる。図７に示すように、走査線Ｇｎ＋３が非選択電
位になった後の期間（ｔ４）も引き続き走査線Ｇｎ＋２
を選択電位にしておくことで、図６に示すように画素電
極Ｄ１には電位Ｖｄ１が供給され、画素電極Ｄ１の電位
が決まる。
が非選択電位になった後の期間（ｔ３）に、走査線Ｇｎ
＋２が再び選択電位になるとともに走査線Ｇｎ＋３が選
択電位になると、図５に示すように画素電極Ｃ１、画素
電極Ｄ１および画素電極Ｆ１に電位Ｖｃ１が供給され
る。ここで画素電極Ｃ１の電位Ｖｃ１が決まる。走査線
Ｇｎ＋３が非選択電位になった後に、信号線Ｄｍから供
給される電位は画素電極Ｄ１に与えるべき電位Ｖｄ１に
変わる。図７に示すように、走査線Ｇｎ＋３が非選択電
位になった後の期間（ｔ４）も引き続き走査線Ｇｎ＋２
を選択電位にしておくことで、図６に示すように画素電
極Ｄ１には電位Ｖｄ１が供給され、画素電極Ｄ１の電位
が決まる。
【００２６】第１の実施形態による液晶表示装置は、１
つの信号線、例えば信号線Ｄｍからこれを挟んで隣接す
る２つの画素電極Ａ１および画素電極Ｂ１に駆動電位を
供給する構成を採用している。したがって、画素と信号
線が一対一で対応していた従来の液晶表示装置に比べ
て、信号線、つまりデータ・ドライバの数を半減するこ
とができる。しかも第１の実施形態による液晶表示装置
は、画素電極Ａ１に接続される第１のＴＦＴ Ｍ１およ
び画素電極Ｂ１に接続される第２のＴＦＴ Ｍ２は、共
通の信号線Ｄｍに直接接続されている。したがって、例
えば図２８に示す特開平５−２６５０４５号公報の回路
構成のように信号線と画素電極との間に２つのＴＦＴを
直列に接続したもののように、所望の電流を確保するた
めにＴＦＴを大きく設計する必要がない。つまり、第１
の実施形態によれば、特開平５−２６５０４５号公報に
開示された液晶表示装置に比べてスイッチング素子とし
ての第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２を小寸
法にすることができる。
つの信号線、例えば信号線Ｄｍからこれを挟んで隣接す
る２つの画素電極Ａ１および画素電極Ｂ１に駆動電位を
供給する構成を採用している。したがって、画素と信号
線が一対一で対応していた従来の液晶表示装置に比べ
て、信号線、つまりデータ・ドライバの数を半減するこ
とができる。しかも第１の実施形態による液晶表示装置
は、画素電極Ａ１に接続される第１のＴＦＴ Ｍ１およ
び画素電極Ｂ１に接続される第２のＴＦＴ Ｍ２は、共
通の信号線Ｄｍに直接接続されている。したがって、例
えば図２８に示す特開平５−２６５０４５号公報の回路
構成のように信号線と画素電極との間に２つのＴＦＴを
直列に接続したもののように、所望の電流を確保するた
めにＴＦＴを大きく設計する必要がない。つまり、第１
の実施形態によれば、特開平５−２６５０４５号公報に
開示された液晶表示装置に比べてスイッチング素子とし
ての第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２を小寸
法にすることができる。
【００２７】第１の実施形態による液晶表示装置は、蓄
積容量Ｃｓを前段の走査線との間に設置している。つま
り、図２に示すように、画素電極Ａ１，Ｂ１，Ａ２およ
びＢ２の蓄積容量Ｃｓは走査線Ｇｎとの間に設けてあ
り、また画素電極Ｃ１，Ｄ１，Ｃ２およびＤ２の蓄積容
量Ｃｓは走査線Ｇｎ＋１との間に設けてある。走査線Ｇ
ｎは画素電極Ａ１，Ｂ１，Ａ２およびＢ２の駆動に関与
せず、また走査線Ｇｎ＋１は画素電極Ｃ１，Ｄ１，Ｃ２
およびＤ２の駆動に関与しない。ここで、画素電極Ａ
１，Ｂ１，Ａ２およびＢ２に対して信号線Ｄｍ、Ｄｍ＋
１から電位の供給がなされている期間およびその直後に
は、走査線Ｇｎの電位が変動することがない。したがっ
て、画素電極Ａ１，Ｂ１，Ａ２およびＢ２における画素
電位の変動が避けられるから、画素電位を精度良く制御
することができることを意味する。これは、画質上大き
な優位点となり、高品質の画像を提供することができ
る。この蓄積容量Ｃｓを前段の走査線との間に設置でき
るという本実施の形態の特徴は、本発明の第２の実施形
態として示すように、信号線と画素との間に２つのＴＦ
Ｔを直列に接続した場合であっても享受することができ
る。図２８に示す特開平５−２６５０４５号公報の回路
構成は、２つのＴＦＴのうちの一方のＴＦＴが前段の走
査線に接続されている。したがって、特開平５−２６５
０４５号公報の回路構成では、前段の走査線との間に蓄
積容量を配置すると当該画素に信号線から電位の供給が
なされている期間に前段の走査線の電位が変動すること
になるから、当該画素電位に変動が生じてしまう。画素
電位の変動を回避するためには、蓄積容量として走査線
の一部を利用する形態ではなく、独立した蓄積容量を形
成すればよい。ところが、独立した蓄積容量を形成すれ
ば画素の開口率を低下させる要因となるし、アレイ基板
作成上のプロセス変更や追加が必要となる場合もある。
したがって、第１の実施形態は、開口率の観点および製
造プロセスの観点から望ましい形態ということができ
る。もっとも本発明において独立した蓄積容量Ｃｓの形
成を否定するものではない。
積容量Ｃｓを前段の走査線との間に設置している。つま
り、図２に示すように、画素電極Ａ１，Ｂ１，Ａ２およ
びＢ２の蓄積容量Ｃｓは走査線Ｇｎとの間に設けてあ
り、また画素電極Ｃ１，Ｄ１，Ｃ２およびＤ２の蓄積容
量Ｃｓは走査線Ｇｎ＋１との間に設けてある。走査線Ｇ
ｎは画素電極Ａ１，Ｂ１，Ａ２およびＢ２の駆動に関与
せず、また走査線Ｇｎ＋１は画素電極Ｃ１，Ｄ１，Ｃ２
およびＤ２の駆動に関与しない。ここで、画素電極Ａ
１，Ｂ１，Ａ２およびＢ２に対して信号線Ｄｍ、Ｄｍ＋
１から電位の供給がなされている期間およびその直後に
は、走査線Ｇｎの電位が変動することがない。したがっ
て、画素電極Ａ１，Ｂ１，Ａ２およびＢ２における画素
電位の変動が避けられるから、画素電位を精度良く制御
することができることを意味する。これは、画質上大き
な優位点となり、高品質の画像を提供することができ
る。この蓄積容量Ｃｓを前段の走査線との間に設置でき
るという本実施の形態の特徴は、本発明の第２の実施形
態として示すように、信号線と画素との間に２つのＴＦ
Ｔを直列に接続した場合であっても享受することができ
る。図２８に示す特開平５−２６５０４５号公報の回路
構成は、２つのＴＦＴのうちの一方のＴＦＴが前段の走
査線に接続されている。したがって、特開平５−２６５
０４５号公報の回路構成では、前段の走査線との間に蓄
積容量を配置すると当該画素に信号線から電位の供給が
なされている期間に前段の走査線の電位が変動すること
になるから、当該画素電位に変動が生じてしまう。画素
電位の変動を回避するためには、蓄積容量として走査線
の一部を利用する形態ではなく、独立した蓄積容量を形
成すればよい。ところが、独立した蓄積容量を形成すれ
ば画素の開口率を低下させる要因となるし、アレイ基板
作成上のプロセス変更や追加が必要となる場合もある。
したがって、第１の実施形態は、開口率の観点および製
造プロセスの観点から望ましい形態ということができ
る。もっとも本発明において独立した蓄積容量Ｃｓの形
成を否定するものではない。
【００２８】（第２の実施形態）以下本発明の第２の実
施形態について説明する。第２の実施形態は、画素電極
Ａ１１に対する第１のＴＦＴ Ｍ１１および第２のＴＦ
Ｔ Ｍ１２の接続の仕方が相違する以外は第１の実施形
態による液晶表示装置と同様である。したがって、この
相違点を中心に説明する。図８は第２の実施形態による
アレイ基板Ａの回路構成を示している。信号線Ｄｍを挟
んで隣接する画素電極Ａ１１およびＢ１１について、第
１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３の
ＴＦＴ Ｍ１３と３つのＴＦＴが以下のように配置され
る。
施形態について説明する。第２の実施形態は、画素電極
Ａ１１に対する第１のＴＦＴ Ｍ１１および第２のＴＦ
Ｔ Ｍ１２の接続の仕方が相違する以外は第１の実施形
態による液晶表示装置と同様である。したがって、この
相違点を中心に説明する。図８は第２の実施形態による
アレイ基板Ａの回路構成を示している。信号線Ｄｍを挟
んで隣接する画素電極Ａ１１およびＢ１１について、第
１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３の
ＴＦＴ Ｍ１３と３つのＴＦＴが以下のように配置され
る。
【００２９】まず、第１のＴＦＴ Ｍ１１は、そのソー
ス／ドレイン電極が信号線Ｄｍに、またそのソース／ド
レイン電極が第２のＴＦＴ Ｍ１２のソース／ドレイン
電極に接続されている。また、第１のＴＦＴ Ｍ１１の
ゲート電極は走査線Ｇｎ＋１に接続されている。次に、
第２のＴＦＴ Ｍ１２は、そのソース／ドレイン電極が
第１のＴＦＴ Ｍ１１に、またそのソース／ドレイン電
極が画素電極Ａ１１に接続されている。また、第２のＴ
ＦＴ Ｍ１２のゲート電極は走査線Ｇｎ＋２に接続され
ている。したがって、隣接する２本の走査線Ｇｎ＋１と
Ｇｎ＋２が同時に選択電位になっている期間にのみ、第
１のＴＦＴ Ｍ１１および第２のＴＦＴ Ｍ１２がオンに
なり信号線Ｄｍの電位が画素電極Ａ１１に供給される。
このことは、画素電極Ａ１１へのデータ電位を供給する
経路上に第１のＴＦＴ Ｍ１１および第２のＴＦＴ Ｍ１
２を設けており、かつ画素電極Ａ１１より後段に位置す
る２つの走査線Ｇｎ＋１およびＧｎ＋２が選択電位とな
ったときに第１のＴＦＴ Ｍ１１のゲート電極と第２の
ＴＦＴ Ｍ１２のゲート電極とがオンとなることを意味
している。そして、第１のＴＦＴ Ｍ１１のゲート電極
と第２のＴＦＴ Ｍ１２のゲート電極とがオンになる
と、信号線Ｄｍからのデータ電位が画素電極Ａ１１に供
給される。第３のＴＦＴ Ｍ１３は、そのソース／ドレ
イン電極が信号線Ｄｍと、またそのソース／ドレイン電
極が画素電極Ｂ１１と接続されている。また、第３のＴ
ＦＴ Ｍ１３のゲート電極は走査線Ｇｎ＋１に接続され
ている。したがって、Ｇｎ＋１が選択電位になっている
ときに、第３のＴＦＴ Ｍ１３がオンになり信号線Ｄｍ
の電位が画素電極Ｂ１１に供給される。この点は第１の
実施形態と同様である。
ス／ドレイン電極が信号線Ｄｍに、またそのソース／ド
レイン電極が第２のＴＦＴ Ｍ１２のソース／ドレイン
電極に接続されている。また、第１のＴＦＴ Ｍ１１の
ゲート電極は走査線Ｇｎ＋１に接続されている。次に、
第２のＴＦＴ Ｍ１２は、そのソース／ドレイン電極が
第１のＴＦＴ Ｍ１１に、またそのソース／ドレイン電
極が画素電極Ａ１１に接続されている。また、第２のＴ
ＦＴ Ｍ１２のゲート電極は走査線Ｇｎ＋２に接続され
ている。したがって、隣接する２本の走査線Ｇｎ＋１と
Ｇｎ＋２が同時に選択電位になっている期間にのみ、第
１のＴＦＴ Ｍ１１および第２のＴＦＴ Ｍ１２がオンに
なり信号線Ｄｍの電位が画素電極Ａ１１に供給される。
このことは、画素電極Ａ１１へのデータ電位を供給する
経路上に第１のＴＦＴ Ｍ１１および第２のＴＦＴ Ｍ１
２を設けており、かつ画素電極Ａ１１より後段に位置す
る２つの走査線Ｇｎ＋１およびＧｎ＋２が選択電位とな
ったときに第１のＴＦＴ Ｍ１１のゲート電極と第２の
ＴＦＴ Ｍ１２のゲート電極とがオンとなることを意味
している。そして、第１のＴＦＴ Ｍ１１のゲート電極
と第２のＴＦＴ Ｍ１２のゲート電極とがオンになる
と、信号線Ｄｍからのデータ電位が画素電極Ａ１１に供
給される。第３のＴＦＴ Ｍ１３は、そのソース／ドレ
イン電極が信号線Ｄｍと、またそのソース／ドレイン電
極が画素電極Ｂ１１と接続されている。また、第３のＴ
ＦＴ Ｍ１３のゲート電極は走査線Ｇｎ＋１に接続され
ている。したがって、Ｇｎ＋１が選択電位になっている
ときに、第３のＴＦＴ Ｍ１３がオンになり信号線Ｄｍ
の電位が画素電極Ｂ１１に供給される。この点は第１の
実施形態と同様である。
【００３０】第２の実施形態においても、１つの信号
線、例えば信号線Ｄｍからこれを挟んで隣接する２つの
画素電極Ａ１１および画素電極Ｂ１１に駆動電位を供給
する構成を採用している。したがって、画素と信号線が
一対一で対応していた従来の液晶表示装置に比べて、信
号線、つまりデータ・ドライバの数を半減することがで
きる。しかも第２の実施形態による液晶表示装置も、蓄
積容量Ｃｓを前段の走査線との間に設置している。つま
り、図８に示すように、画素電極Ａ１１，Ｂ１１の蓄積
容量Ｃｓは走査線Ｇｎとの間に設けてある。したがっ
て、第２の実施形態の液晶表示装置においても高品質の
画像を提供することができる。
線、例えば信号線Ｄｍからこれを挟んで隣接する２つの
画素電極Ａ１１および画素電極Ｂ１１に駆動電位を供給
する構成を採用している。したがって、画素と信号線が
一対一で対応していた従来の液晶表示装置に比べて、信
号線、つまりデータ・ドライバの数を半減することがで
きる。しかも第２の実施形態による液晶表示装置も、蓄
積容量Ｃｓを前段の走査線との間に設置している。つま
り、図８に示すように、画素電極Ａ１１，Ｂ１１の蓄積
容量Ｃｓは走査線Ｇｎとの間に設けてある。したがっ
て、第２の実施形態の液晶表示装置においても高品質の
画像を提供することができる。
【００３１】（第３の実施形態）以下本発明の第３の実
施形態について説明する。第３の実施形態は、画素電極
Ａ２１，Ｂ２１…の後段に位置する画素電極Ｃ２１，Ｄ
２１に対する第１のＴＦＴ Ｍ２１および第２のＴＦＴ
Ｍ２２の接続の仕方が相違する以外は第１の実施形態に
よる液晶表示装置と同様である。第１の実施形態は、第
１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２の接続の仕方
を含めた画素電極Ａ１と同様の構成をなす画素が同列に
配列されていた。ところが第３の実施形態は、図９に示
すように、画素電極Ａ２１と同様の構成をなす画素を画
素電極Ｃ２１で示す位置および画素電極Ｅ２１で示す位
置に配置する。また、画素電極Ｂ２１と同様の構成をな
す画素を画素電極Ｄ２１で示す位置および画素電極Ｆ２
１で示す位置に配置する。つまり第１の実施形態では同
様の構成をなす画素が同一の列に連続的に配置されてい
るのに対して、第３の実施形態では同様の構成をなす画
素は同一の列および同一の行に断続的に配置されてい
る。
施形態について説明する。第３の実施形態は、画素電極
Ａ２１，Ｂ２１…の後段に位置する画素電極Ｃ２１，Ｄ
２１に対する第１のＴＦＴ Ｍ２１および第２のＴＦＴ
Ｍ２２の接続の仕方が相違する以外は第１の実施形態に
よる液晶表示装置と同様である。第１の実施形態は、第
１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２の接続の仕方
を含めた画素電極Ａ１と同様の構成をなす画素が同列に
配列されていた。ところが第３の実施形態は、図９に示
すように、画素電極Ａ２１と同様の構成をなす画素を画
素電極Ｃ２１で示す位置および画素電極Ｅ２１で示す位
置に配置する。また、画素電極Ｂ２１と同様の構成をな
す画素を画素電極Ｄ２１で示す位置および画素電極Ｆ２
１で示す位置に配置する。つまり第１の実施形態では同
様の構成をなす画素が同一の列に連続的に配置されてい
るのに対して、第３の実施形態では同様の構成をなす画
素は同一の列および同一の行に断続的に配置されてい
る。
【００３２】第３の実施形態においても第１の実施形態
と同様に、１つの信号線Ｄｍを挟んで隣接する２つの画
素電極Ａ２１および画素電極Ｂ２１に駆動電位を供給す
る構成を採用しているので、信号線、つまりデータ・ド
ライバの数を半減することができる。しかも、画素電極
Ａ２１に接続される第１のＴＦＴ Ｍ２１および画素電
極Ｂ２１に接続される第２のＴＦＴ Ｍ２２が信号線Ｄ
ｍに直接接続されているので、所望の電流を確保するた
めにＴＦＴを大きくする必要がなく、高開口率の液晶表
示装置を得ることができる。さらに、蓄積容量Ｃｓを前
段の走査線との間に設置できるから、高品質の画像を提
供することができる。
と同様に、１つの信号線Ｄｍを挟んで隣接する２つの画
素電極Ａ２１および画素電極Ｂ２１に駆動電位を供給す
る構成を採用しているので、信号線、つまりデータ・ド
ライバの数を半減することができる。しかも、画素電極
Ａ２１に接続される第１のＴＦＴ Ｍ２１および画素電
極Ｂ２１に接続される第２のＴＦＴ Ｍ２２が信号線Ｄ
ｍに直接接続されているので、所望の電流を確保するた
めにＴＦＴを大きくする必要がなく、高開口率の液晶表
示装置を得ることができる。さらに、蓄積容量Ｃｓを前
段の走査線との間に設置できるから、高品質の画像を提
供することができる。
【００３３】第３の実施形態は、第１の実施形態と同様
の効果を奏する他に、以下の２つの効果をも奏する。１
つ目の効果は、画素の開口部以外の占有面積を最小化す
る画像表示素子の設計が可能になるということである。
ここで、画素電極Ａ２１が存在する画素と画素電極Ｂ２
１が存在する画素とを比べると、前者は第１のＴＦＴ
Ｍ２１および第２のＴＦＴ Ｍ２２の２つのＴＦＴが形
成されているから、ＴＦＴが１つの後者に比べて、混み
合った画素となっている。この混み合った画素は、各画
素の面積を大きくする要因となる。第１の実施形態は、
この混み合った画素が同一の列に連続的に配列されてい
るから、その傾向は大きくなる。ところが、第３の実施
形態のように、混み合った画素とそうでない画素が列方
向に順次配列されていれば、混み合った画素の分をそう
でない画素が吸収することができる。つまり、画素の開
口部以外の占有面積を最小化することができる。他の効
果は、液晶表示パネルの均一性が向上するという効果で
ある。画素電極Ａ２１と画素電極Ｂ２１とはその画素の
構成が相違しているため、その電気的な特性が相違す
る。第１の実施形態の画素電極Ａ１，Ｂ１…の配置によ
れば、電気的な特性が相違する画素列が交互に配列され
ることになる。したがって、そのような液晶表示パネル
に映し出された画像は、電気的な特性の相違が目立つこ
とになる。ところが、第３の実施形態のように電気的な
特性の異なる画素が格子状に配置されている場合には、
映し出された画像は電気的な特性の相違が目立たない。
の効果を奏する他に、以下の２つの効果をも奏する。１
つ目の効果は、画素の開口部以外の占有面積を最小化す
る画像表示素子の設計が可能になるということである。
ここで、画素電極Ａ２１が存在する画素と画素電極Ｂ２
１が存在する画素とを比べると、前者は第１のＴＦＴ
Ｍ２１および第２のＴＦＴ Ｍ２２の２つのＴＦＴが形
成されているから、ＴＦＴが１つの後者に比べて、混み
合った画素となっている。この混み合った画素は、各画
素の面積を大きくする要因となる。第１の実施形態は、
この混み合った画素が同一の列に連続的に配列されてい
るから、その傾向は大きくなる。ところが、第３の実施
形態のように、混み合った画素とそうでない画素が列方
向に順次配列されていれば、混み合った画素の分をそう
でない画素が吸収することができる。つまり、画素の開
口部以外の占有面積を最小化することができる。他の効
果は、液晶表示パネルの均一性が向上するという効果で
ある。画素電極Ａ２１と画素電極Ｂ２１とはその画素の
構成が相違しているため、その電気的な特性が相違す
る。第１の実施形態の画素電極Ａ１，Ｂ１…の配置によ
れば、電気的な特性が相違する画素列が交互に配列され
ることになる。したがって、そのような液晶表示パネル
に映し出された画像は、電気的な特性の相違が目立つこ
とになる。ところが、第３の実施形態のように電気的な
特性の異なる画素が格子状に配置されている場合には、
映し出された画像は電気的な特性の相違が目立たない。
【００３４】（第４の実施形態）以下本発明の第４の実
施形態について説明する。第４の実施形態は、第１〜第
３の実施形態が２つの画素が１つの信号線Ｄｍを共有し
ていたのに対して、３つの画素が１つの信号線Ｄｍを共
有する形態を示している。したがって、第４の実施形態
は、画素と信号線が一対一で対応していた従来の液晶表
示装置に比べて、信号線、つまりデータ・ドライバの数
を１／３に減らすことが可能である。
施形態について説明する。第４の実施形態は、第１〜第
３の実施形態が２つの画素が１つの信号線Ｄｍを共有し
ていたのに対して、３つの画素が１つの信号線Ｄｍを共
有する形態を示している。したがって、第４の実施形態
は、画素と信号線が一対一で対応していた従来の液晶表
示装置に比べて、信号線、つまりデータ・ドライバの数
を１／３に減らすことが可能である。
【００３５】第４の実施形態による液晶表示装置のアレ
イ基板Ａの構成を図１０に示す。第４の実施形態は、信
号線Ｄｍを画素電極Ａ３１（画素電極Ｄ３１、画素電極
Ｇ３１…）、画素電極Ｂ３１（画素電極Ｅ３１、画素電
極Ｈ３１…）および画素電極Ｃ３１（画素電極Ｆ３１、
画素電極Ｉ３１…）の３つの画素が共有する。そして、
画素電極Ａ３１は、走査線Ｇｎ＋１および走査線Ｇｎ＋
３の両者が選択電位となったときに、信号線Ｄｍのデー
タ電位が供給される。画素電極Ｂ３１は、走査線Ｇｎ＋
１および走査線Ｇｎ＋２が選択電位となったときに、信
号線Ｄｍのデータ電位が供給される。画素電極Ｃ３１
は、走査線Ｇｎ＋１が選択電位となったときに、信号線
Ｄｍのデータ電位が供給される。以上のような動作を行
うために、第４の実施形態ではスイッチング素子として
の第１のＴＦＴ Ｍ３１〜第５のＴＦＴ Ｍ３５の配置を
以下説明するように設定している。
イ基板Ａの構成を図１０に示す。第４の実施形態は、信
号線Ｄｍを画素電極Ａ３１（画素電極Ｄ３１、画素電極
Ｇ３１…）、画素電極Ｂ３１（画素電極Ｅ３１、画素電
極Ｈ３１…）および画素電極Ｃ３１（画素電極Ｆ３１、
画素電極Ｉ３１…）の３つの画素が共有する。そして、
画素電極Ａ３１は、走査線Ｇｎ＋１および走査線Ｇｎ＋
３の両者が選択電位となったときに、信号線Ｄｍのデー
タ電位が供給される。画素電極Ｂ３１は、走査線Ｇｎ＋
１および走査線Ｇｎ＋２が選択電位となったときに、信
号線Ｄｍのデータ電位が供給される。画素電極Ｃ３１
は、走査線Ｇｎ＋１が選択電位となったときに、信号線
Ｄｍのデータ電位が供給される。以上のような動作を行
うために、第４の実施形態ではスイッチング素子として
の第１のＴＦＴ Ｍ３１〜第５のＴＦＴ Ｍ３５の配置を
以下説明するように設定している。
【００３６】まず、第１のＴＦＴ Ｍ３１は、そのソー
ス／ドレイン電極が画素電極Ａ３１に、またそのソース
／ドレイン電極が信号線Ｄｍに接続する。また、第１の
ＴＦＴ Ｍ３１のゲート電極は第２のＴＦＴ Ｍ３２のソ
ース／ドレイン電極に接続している。次に、第２のＴＦ
Ｔ Ｍ３２は、そのソース／ドレイン電極が走査線Ｇｎ
＋３に、またそのソース／ドレイン電極が第１のＴＦＴ
Ｍ３１のゲート電極に接続されている。したがって、
第１のＴＦＴ Ｍ３１のゲート電極は第２のＴＦＴ Ｍ３
２を介して走査線Ｇｎ＋３に接続されることになる。ま
た、第２のＴＦＴ Ｍ３２のゲート電極は走査線Ｇｎ＋
１に接続される。したがって、２本の走査線Ｇｎ＋１と
Ｇｎ＋３が同時に選択電位になっている期間にのみ、第
１のＴＦＴ Ｍ３１がオンになり信号線Ｄｍの電位が画
素電極Ａ３１に供給される。このことは、第２のＴＦＴ
Ｍ３２が第１のＴＦＴ Ｍ３１のオン・オフを制御する
スイッチング素子であることを示している。第３のＴＦ
Ｔ Ｍ３３は、そのソース／ドレイン電極が信号線Ｄｍ
に、そのソース／ドレイン電極が画素電極Ｃ３１に接続
されている。また、第３のＴＦＴＭ３３のゲート電極は
走査線Ｇｎ＋１に接続している。第４のＴＦＴ Ｍ３４
は、そのソース／ドレイン電極が信号線Ｄｍに、そのソ
ース／ドレイン電極が画素電極Ｂ３１に接続されてい
る。また、第４のＴＦＴＭ３４のゲート電極は第５のＴ
ＦＴ Ｍ３５のソース／ドレイン電極に接続している。
次に、第５のＴＦＴ Ｍ３５は、そのソース／ドレイン
電極が走査線Ｇｎ＋２に、またそのソース／ドレイン電
極が第４のＴＦＴ Ｍ３４のゲート電極に接続されてい
る。したがって、第４のＴＦＴ Ｍ３４のゲート電極は
第５のＴＦＴ Ｍ３５を介して走査線Ｇｎ＋２に接続さ
れることになる。また、第５のＴＦＴ Ｍ３５のゲート
電極は走査線Ｇｎ＋１に接続される。したがって、２本
の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になって
いる期間にのみ、第４のＴＦＴ Ｍ３４がオンになり信
号線Ｄｍの電位が画素電極Ｂ３１に供給される。このこ
とは、第５のＴＦＴ Ｍ３５が第４のＴＦＴ Ｍ３４のオ
ン・オフを制御するスイッチング素子であることを示し
ている。
ス／ドレイン電極が画素電極Ａ３１に、またそのソース
／ドレイン電極が信号線Ｄｍに接続する。また、第１の
ＴＦＴ Ｍ３１のゲート電極は第２のＴＦＴ Ｍ３２のソ
ース／ドレイン電極に接続している。次に、第２のＴＦ
Ｔ Ｍ３２は、そのソース／ドレイン電極が走査線Ｇｎ
＋３に、またそのソース／ドレイン電極が第１のＴＦＴ
Ｍ３１のゲート電極に接続されている。したがって、
第１のＴＦＴ Ｍ３１のゲート電極は第２のＴＦＴ Ｍ３
２を介して走査線Ｇｎ＋３に接続されることになる。ま
た、第２のＴＦＴ Ｍ３２のゲート電極は走査線Ｇｎ＋
１に接続される。したがって、２本の走査線Ｇｎ＋１と
Ｇｎ＋３が同時に選択電位になっている期間にのみ、第
１のＴＦＴ Ｍ３１がオンになり信号線Ｄｍの電位が画
素電極Ａ３１に供給される。このことは、第２のＴＦＴ
Ｍ３２が第１のＴＦＴ Ｍ３１のオン・オフを制御する
スイッチング素子であることを示している。第３のＴＦ
Ｔ Ｍ３３は、そのソース／ドレイン電極が信号線Ｄｍ
に、そのソース／ドレイン電極が画素電極Ｃ３１に接続
されている。また、第３のＴＦＴＭ３３のゲート電極は
走査線Ｇｎ＋１に接続している。第４のＴＦＴ Ｍ３４
は、そのソース／ドレイン電極が信号線Ｄｍに、そのソ
ース／ドレイン電極が画素電極Ｂ３１に接続されてい
る。また、第４のＴＦＴＭ３４のゲート電極は第５のＴ
ＦＴ Ｍ３５のソース／ドレイン電極に接続している。
次に、第５のＴＦＴ Ｍ３５は、そのソース／ドレイン
電極が走査線Ｇｎ＋２に、またそのソース／ドレイン電
極が第４のＴＦＴ Ｍ３４のゲート電極に接続されてい
る。したがって、第４のＴＦＴ Ｍ３４のゲート電極は
第５のＴＦＴ Ｍ３５を介して走査線Ｇｎ＋２に接続さ
れることになる。また、第５のＴＦＴ Ｍ３５のゲート
電極は走査線Ｇｎ＋１に接続される。したがって、２本
の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になって
いる期間にのみ、第４のＴＦＴ Ｍ３４がオンになり信
号線Ｄｍの電位が画素電極Ｂ３１に供給される。このこ
とは、第５のＴＦＴ Ｍ３５が第４のＴＦＴ Ｍ３４のオ
ン・オフを制御するスイッチング素子であることを示し
ている。
【００３７】以上では第１のＴＦＴ Ｍ３１〜第５のＴ
ＦＴ Ｍ３５からみたアレイ基板Ａの回路構成である
が、画素電極Ａ３１〜画素電極Ｃ３１からみたアレイ基
板Ａの回路構成を説明する。画素電極Ａ３１〜画素電極
Ｃ３１は単一の信号線Ｄｍから表示信号が供給される。
したがって、信号線Ｄｍは、画素電極Ａ３１〜画素電極
Ｃ３１に対して共通の信号線Ｄｍということができる。
画素電極Ａ３１には第１のＴＦＴ Ｍ３１および第２の
ＴＦＴ Ｍ３２が接続されており、第１のＴＦＴ Ｍ３１
は信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ
３２に接続される。第２のＴＦＴ Ｍ３２のゲート電極
は自己の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ
Ｍ３２のソース／ドレイン電極は後段の走査線Ｇｎ＋
３に接続されている。ここで、画素電極Ａ３１に信号線
Ｄｍの電位を供給するためには、第１のＴＦＴ Ｍ３１
がオンされる必要がある。そして、第１のＴＦＴ Ｍ３
１のゲート電極は第２のＴＦＴ Ｍ３２のソース／ドレ
イン電極に接続され、かつ第２のＴＦＴ Ｍ３２のゲー
ト電極は画素電極Ａ３１および画素電極Ｂ３１よりも後
段に位置する走査線Ｇｎ＋１に、またソース／ドレイン
電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋３に接
続されているから、第１のＴＦＴ Ｍ３１をオンするた
めには、第２のＴＦＴ Ｍ３２がオンされる必要があ
る。第２のＴＦＴ Ｍ３２がオンされるためには、走査
線Ｇｎ＋１および後段の走査線Ｇｎ＋３が選択電位とな
る必要がある。かくして、画素電極Ａ３１は、走査線Ｇ
ｎ＋１からの走査信号および走査線Ｇｎ＋３からの走査
信号に基づき駆動され、信号線Ｄｍからの電位を受け
る。
ＦＴ Ｍ３５からみたアレイ基板Ａの回路構成である
が、画素電極Ａ３１〜画素電極Ｃ３１からみたアレイ基
板Ａの回路構成を説明する。画素電極Ａ３１〜画素電極
Ｃ３１は単一の信号線Ｄｍから表示信号が供給される。
したがって、信号線Ｄｍは、画素電極Ａ３１〜画素電極
Ｃ３１に対して共通の信号線Ｄｍということができる。
画素電極Ａ３１には第１のＴＦＴ Ｍ３１および第２の
ＴＦＴ Ｍ３２が接続されており、第１のＴＦＴ Ｍ３１
は信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ
３２に接続される。第２のＴＦＴ Ｍ３２のゲート電極
は自己の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ
Ｍ３２のソース／ドレイン電極は後段の走査線Ｇｎ＋
３に接続されている。ここで、画素電極Ａ３１に信号線
Ｄｍの電位を供給するためには、第１のＴＦＴ Ｍ３１
がオンされる必要がある。そして、第１のＴＦＴ Ｍ３
１のゲート電極は第２のＴＦＴ Ｍ３２のソース／ドレ
イン電極に接続され、かつ第２のＴＦＴ Ｍ３２のゲー
ト電極は画素電極Ａ３１および画素電極Ｂ３１よりも後
段に位置する走査線Ｇｎ＋１に、またソース／ドレイン
電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋３に接
続されているから、第１のＴＦＴ Ｍ３１をオンするた
めには、第２のＴＦＴ Ｍ３２がオンされる必要があ
る。第２のＴＦＴ Ｍ３２がオンされるためには、走査
線Ｇｎ＋１および後段の走査線Ｇｎ＋３が選択電位とな
る必要がある。かくして、画素電極Ａ３１は、走査線Ｇ
ｎ＋１からの走査信号および走査線Ｇｎ＋３からの走査
信号に基づき駆動され、信号線Ｄｍからの電位を受け
る。
【００３８】画素電極Ｂ３１には第４のＴＦＴ Ｍ３４
および第５のＴＦＴ Ｍ３５が接続されており、第４の
ＴＦＴ Ｍ３４は信号線Ｄｍに接続されるとともに、第
５のＴＦＴ Ｍ３５に接続される。第５のＴＦＴ Ｍ３５
のゲート電極は走査線Ｇｎ＋１に接続され、また第５の
ＴＦＴ Ｍ３５のソース／ドレイン電極は走査線Ｇｎ＋
２に接続されている。ここで、画素電極Ｂ３１に信号線
Ｄｍの電位を供給するためには、第４のＴＦＴ Ｍ３４
がオンされる必要がある。そして、第４のＴＦＴＭ３４
のゲート電極は第５のＴＦＴ Ｍ３５のソース／ドレイ
ン電極に接続され、かつ第５のＴＦＴ Ｍ３５のゲート
電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は
走査線Ｇｎ＋２に接続されているから、第４のＴＦＴ
Ｍ３４をオンするためには、第５のＴＦＴ Ｍ３５がオ
ンされる必要がある。第５のＴＦＴＭ３５がオンされる
ためには、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択
電位となる必要がある。かくして、画素電極Ｂ３１は、
自身より後段に位置する走査線Ｇｎ＋１および後段の走
査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍ
からの電位が供給される。画素電極Ｃ３１には第３のＴ
ＦＴ Ｍ３３が接続されており、そのゲート電極は走査
線Ｇｎ＋１に接続されている。したがって、画素電極Ｃ
３１は走査線Ｇｎ＋１が選択されると信号線Ｄｍから電
位が供給される。以上では画素電極Ａ３１〜画素電極Ｃ
３１について説明したが、画素電極Ｄ３１〜画素電極Ｆ
３１および画素電極Ｇ３１〜画素電極Ｉ３１、さらに他
の画素についても同様の構成をなしている。
および第５のＴＦＴ Ｍ３５が接続されており、第４の
ＴＦＴ Ｍ３４は信号線Ｄｍに接続されるとともに、第
５のＴＦＴ Ｍ３５に接続される。第５のＴＦＴ Ｍ３５
のゲート電極は走査線Ｇｎ＋１に接続され、また第５の
ＴＦＴ Ｍ３５のソース／ドレイン電極は走査線Ｇｎ＋
２に接続されている。ここで、画素電極Ｂ３１に信号線
Ｄｍの電位を供給するためには、第４のＴＦＴ Ｍ３４
がオンされる必要がある。そして、第４のＴＦＴＭ３４
のゲート電極は第５のＴＦＴ Ｍ３５のソース／ドレイ
ン電極に接続され、かつ第５のＴＦＴ Ｍ３５のゲート
電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は
走査線Ｇｎ＋２に接続されているから、第４のＴＦＴ
Ｍ３４をオンするためには、第５のＴＦＴ Ｍ３５がオ
ンされる必要がある。第５のＴＦＴＭ３５がオンされる
ためには、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択
電位となる必要がある。かくして、画素電極Ｂ３１は、
自身より後段に位置する走査線Ｇｎ＋１および後段の走
査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍ
からの電位が供給される。画素電極Ｃ３１には第３のＴ
ＦＴ Ｍ３３が接続されており、そのゲート電極は走査
線Ｇｎ＋１に接続されている。したがって、画素電極Ｃ
３１は走査線Ｇｎ＋１が選択されると信号線Ｄｍから電
位が供給される。以上では画素電極Ａ３１〜画素電極Ｃ
３１について説明したが、画素電極Ｄ３１〜画素電極Ｆ
３１および画素電極Ｇ３１〜画素電極Ｉ３１、さらに他
の画素についても同様の構成をなしている。
【００３９】次に、図１１〜図１３の回路図および図１
４に示す走査信号のタイミングチャートを参照しつつ、
走査線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電
極Ａ３１〜画素電極Ｃ３１の動作について説明する。な
お、図１１〜図１３および図１４の記載様式は、第１の
実施形態で説明した図３〜図６および図７と同様であ
る。図１１および図１４に示すように走査線Ｇｎ＋１と
走査線Ｇｎ＋３の両方が選択されてから走査線Ｇｎ＋３
が非選択電位になるまでの期間（ｔ１）には、第１のＴ
ＦＴ Ｍ３１〜第３のＴＦＴ Ｍ３３がオンされる。した
がって、図１１に示すように画素電極Ａ３１、画素電極
Ｃ３１および画素電極Ｉ３１に、信号線Ｄｍから画素電
極Ａ３１に与えるべき電位Ｖａ１が供給される。ここで
画素電極Ａ３１の電位Ｖａ１が決まる。走査線Ｇｎ＋３
が非選択電位になった後に、信号線Ｄｍから供給される
電位は画素電極Ｂ３１に与えるべき電位Ｖｂ１に変わ
る。図１２および図１４に示すように、走査線Ｇｎ＋３
が非選択電位になった後に、走査線Ｇｎ＋１および走査
線Ｇｎ＋２が選択されている期間（ｔ２）には、第２の
ＴＦＴ Ｍ３２はオンであり、Ｇｎ＋３の電位（オフ電
位）を第１のＴＦＴＭ３１のゲート電極に供給すること
で第１のＴＦＴ Ｍ３１がオフになる。また第３のＴＦ
Ｔ Ｍ３３〜第５のＴＦＴ Ｍ３５はオンされる。したが
って、画素電極Ｂ３１、画素電極Ｃ３１および画素電極
Ｆ３１に電位Ｖｂ１が与えられる。このとき、画素電極
Ｂ３１の電位が決まる。
４に示す走査信号のタイミングチャートを参照しつつ、
走査線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電
極Ａ３１〜画素電極Ｃ３１の動作について説明する。な
お、図１１〜図１３および図１４の記載様式は、第１の
実施形態で説明した図３〜図６および図７と同様であ
る。図１１および図１４に示すように走査線Ｇｎ＋１と
走査線Ｇｎ＋３の両方が選択されてから走査線Ｇｎ＋３
が非選択電位になるまでの期間（ｔ１）には、第１のＴ
ＦＴ Ｍ３１〜第３のＴＦＴ Ｍ３３がオンされる。した
がって、図１１に示すように画素電極Ａ３１、画素電極
Ｃ３１および画素電極Ｉ３１に、信号線Ｄｍから画素電
極Ａ３１に与えるべき電位Ｖａ１が供給される。ここで
画素電極Ａ３１の電位Ｖａ１が決まる。走査線Ｇｎ＋３
が非選択電位になった後に、信号線Ｄｍから供給される
電位は画素電極Ｂ３１に与えるべき電位Ｖｂ１に変わ
る。図１２および図１４に示すように、走査線Ｇｎ＋３
が非選択電位になった後に、走査線Ｇｎ＋１および走査
線Ｇｎ＋２が選択されている期間（ｔ２）には、第２の
ＴＦＴ Ｍ３２はオンであり、Ｇｎ＋３の電位（オフ電
位）を第１のＴＦＴＭ３１のゲート電極に供給すること
で第１のＴＦＴ Ｍ３１がオフになる。また第３のＴＦ
Ｔ Ｍ３３〜第５のＴＦＴ Ｍ３５はオンされる。したが
って、画素電極Ｂ３１、画素電極Ｃ３１および画素電極
Ｆ３１に電位Ｖｂ１が与えられる。このとき、画素電極
Ｂ３１の電位が決まる。
【００４０】次に、走査線Ｇｎ＋２が非選択電位になっ
た後に、信号線Ｄｍから供給される電位は画素電極Ｃ３
１に与えるべき電位Ｖｃ１に変わる。図１３および図１
４に示すように、走査線Ｇｎ＋２が非選択電位となり、
走査線Ｇｎ＋１のみが選択電位となり、さらに走査線Ｇ
ｎ＋１が非選択電位となるまでの期間（ｔ３）に、第３
のＴＦＴ Ｍ３３を通じて画素電極Ｃ３１に信号線Ｄｍ
の電位が与えられ。その電位が決まる。次に、走査線Ｇ
ｎ＋１が非選択電位となった後にも信号線Ｄｍからは画
素電極Ｄ３１に与えるべき電位Ｖｄ１に変わり、以上と
同様にして、画素電極Ｄ３１〜画素電極Ｆ３１の電位が
時分割で決まる。
た後に、信号線Ｄｍから供給される電位は画素電極Ｃ３
１に与えるべき電位Ｖｃ１に変わる。図１３および図１
４に示すように、走査線Ｇｎ＋２が非選択電位となり、
走査線Ｇｎ＋１のみが選択電位となり、さらに走査線Ｇ
ｎ＋１が非選択電位となるまでの期間（ｔ３）に、第３
のＴＦＴ Ｍ３３を通じて画素電極Ｃ３１に信号線Ｄｍ
の電位が与えられ。その電位が決まる。次に、走査線Ｇ
ｎ＋１が非選択電位となった後にも信号線Ｄｍからは画
素電極Ｄ３１に与えるべき電位Ｖｄ１に変わり、以上と
同様にして、画素電極Ｄ３１〜画素電極Ｆ３１の電位が
時分割で決まる。
【００４１】第４の実施形態による液晶表示装置は、１
つの信号線、例えば信号線Ｄｍから３つの画素電極Ａ３
１〜Ｃ３１にデータ電位を供給する構成を採用してい
る。したがって、画素と信号線が一対一で対応していた
従来の液晶表示装置に比べて、信号線、つまりデータ・
ドライバの数を１／３に減ずることができる。また、画
素電極Ａ３１に接続される第１のＴＦＴ Ｍ３１、画素
電極Ｂ３１に接続される第４のＴＦＴ Ｍ３４および画
素電極Ｃ３１に接続される第３のＴＦＴ Ｍ３３は、共
通の信号線Ｄｍに直接接続されているから、第１の実施
形態と同様に高開口率の液晶表示パネル実現に寄与す
る。さらに、第４の実施形態においても蓄積容量Ｃｓを
前段の走査線との間に設置しているから、画素電位を精
度良く制御することができ、ひいては高品質の画像を提
供することができる。
つの信号線、例えば信号線Ｄｍから３つの画素電極Ａ３
１〜Ｃ３１にデータ電位を供給する構成を採用してい
る。したがって、画素と信号線が一対一で対応していた
従来の液晶表示装置に比べて、信号線、つまりデータ・
ドライバの数を１／３に減ずることができる。また、画
素電極Ａ３１に接続される第１のＴＦＴ Ｍ３１、画素
電極Ｂ３１に接続される第４のＴＦＴ Ｍ３４および画
素電極Ｃ３１に接続される第３のＴＦＴ Ｍ３３は、共
通の信号線Ｄｍに直接接続されているから、第１の実施
形態と同様に高開口率の液晶表示パネル実現に寄与す
る。さらに、第４の実施形態においても蓄積容量Ｃｓを
前段の走査線との間に設置しているから、画素電位を精
度良く制御することができ、ひいては高品質の画像を提
供することができる。
【００４２】（第５の実施形態）以下本発明の第５の実
施形態について説明する。第５の実施形態は、第１〜第
４の実施形態が走査線を利用して蓄積容量Ｃｓを形成し
ていたのに対して、独立した容量電極を形成する場合に
適した回路構成を提供するものである。第５の実施形態
による液晶表示装置のアレイ基板Ａの構成を図１５に示
す。第５の実施形態は、画素電極Ａ４１（画素電極Ｃ４
１…）、画素電極Ｂ４１（画素電極Ｄ４１…）の２つの
画素が信号線Ｄｍを共有する。そして、画素電極Ａ４１
は、走査線Ｇｎ＋１および走査線Ｇｎ＋２の両者が選択
電位となったときに、信号線Ｄｍのデータ電位が供給さ
れる。画素電極Ｂ４１は、走査線Ｇｎ＋１が選択電位と
なったときに、信号線Ｄｍのデータ電位が供給される。
以上の動作を行うために、第５の実施形態ではスイッチ
ング素子としての第１のＴＦＴ Ｍ４１〜第３のＴＦＴ
Ｍ４３の配置を以下説明するように設定している。ま
ず、第１のＴＦＴ Ｍ４１は、そのソース／ドレイン電
極が画素電極Ａ４１に、またそのソース／ドレイン電極
が信号線Ｄｍに接続する。また、第１のＴＦＴ Ｍ４１
のゲート電極は第２のＴＦＴ Ｍ４２のソース／ドレイ
ン電極に接続している。次に、第２のＴＦＴ Ｍ４２
は、そのソース／ドレイン電極が走査線Ｇｎ＋２に、ま
たそのソース／ドレイン電極が第１のＴＦＴ Ｍ４１の
ゲート電極に接続されている。したがって、第１のＴＦ
Ｔ Ｍ４１のゲート電極は第２のＴＦＴ Ｍ４２を介して
走査線Ｇｎ＋２に接続されることになる。また、第２の
ＴＦＴ Ｍ４２のゲート電極は走査線Ｇｎ＋１に接続さ
れる。したがって、２本の走査線Ｇｎ＋１および走査線
Ｇｎ＋２とが同時に選択電位になっている期間にのみ、
第１のＴＦＴ Ｍ４１がオンになり信号線Ｄｍの電位が
画素電極Ａ４１に供給される。このことは、第１のＴＦ
Ｔ Ｍ４１が第２のＴＦＴ Ｍ４２のオン・オフに連動し
てオン・オフされるスイッチング素子であることを示し
ている。第３のＴＦＴ Ｍ４３は、そのソース／ドレイ
ン電極が信号線Ｄｍに、またそのソース／ドレイン電極
が画素電極Ｂ４１に接続されている。また、第３のＴＦ
Ｔ Ｍ４３のゲート電極は走査線Ｇｎ＋１に接続されて
いる。したがって、走査線Ｇｎ＋１が選択電位になって
いるときに、第３のＴＦＴ Ｍ４３がオンになり信号線
Ｄｍの電位が画素電極Ｂ４１に供給される。
施形態について説明する。第５の実施形態は、第１〜第
４の実施形態が走査線を利用して蓄積容量Ｃｓを形成し
ていたのに対して、独立した容量電極を形成する場合に
適した回路構成を提供するものである。第５の実施形態
による液晶表示装置のアレイ基板Ａの構成を図１５に示
す。第５の実施形態は、画素電極Ａ４１（画素電極Ｃ４
１…）、画素電極Ｂ４１（画素電極Ｄ４１…）の２つの
画素が信号線Ｄｍを共有する。そして、画素電極Ａ４１
は、走査線Ｇｎ＋１および走査線Ｇｎ＋２の両者が選択
電位となったときに、信号線Ｄｍのデータ電位が供給さ
れる。画素電極Ｂ４１は、走査線Ｇｎ＋１が選択電位と
なったときに、信号線Ｄｍのデータ電位が供給される。
以上の動作を行うために、第５の実施形態ではスイッチ
ング素子としての第１のＴＦＴ Ｍ４１〜第３のＴＦＴ
Ｍ４３の配置を以下説明するように設定している。ま
ず、第１のＴＦＴ Ｍ４１は、そのソース／ドレイン電
極が画素電極Ａ４１に、またそのソース／ドレイン電極
が信号線Ｄｍに接続する。また、第１のＴＦＴ Ｍ４１
のゲート電極は第２のＴＦＴ Ｍ４２のソース／ドレイ
ン電極に接続している。次に、第２のＴＦＴ Ｍ４２
は、そのソース／ドレイン電極が走査線Ｇｎ＋２に、ま
たそのソース／ドレイン電極が第１のＴＦＴ Ｍ４１の
ゲート電極に接続されている。したがって、第１のＴＦ
Ｔ Ｍ４１のゲート電極は第２のＴＦＴ Ｍ４２を介して
走査線Ｇｎ＋２に接続されることになる。また、第２の
ＴＦＴ Ｍ４２のゲート電極は走査線Ｇｎ＋１に接続さ
れる。したがって、２本の走査線Ｇｎ＋１および走査線
Ｇｎ＋２とが同時に選択電位になっている期間にのみ、
第１のＴＦＴ Ｍ４１がオンになり信号線Ｄｍの電位が
画素電極Ａ４１に供給される。このことは、第１のＴＦ
Ｔ Ｍ４１が第２のＴＦＴ Ｍ４２のオン・オフに連動し
てオン・オフされるスイッチング素子であることを示し
ている。第３のＴＦＴ Ｍ４３は、そのソース／ドレイ
ン電極が信号線Ｄｍに、またそのソース／ドレイン電極
が画素電極Ｂ４１に接続されている。また、第３のＴＦ
Ｔ Ｍ４３のゲート電極は走査線Ｇｎ＋１に接続されて
いる。したがって、走査線Ｇｎ＋１が選択電位になって
いるときに、第３のＴＦＴ Ｍ４３がオンになり信号線
Ｄｍの電位が画素電極Ｂ４１に供給される。
【００４３】以上では第１のＴＦＴ Ｍ４１〜第３のＴ
ＦＴ Ｍ４３からみたアレイ基板Ａの回路構成を説明し
たが、画素電極Ａ４１および画素電極Ｂ４１からみたア
レイ基板Ａの回路構成を説明する。なお、蓄積容量の記
載は省略している。画素電極Ａ４１および画素電極Ｂ４
１は単一の信号線Ｄｍから表示信号が供給される。した
がって、信号線Ｄｍは、画素電極Ａ４１および画素電極
Ｂ４１に対して共通の信号線Ｄｍということができる。
画素電極Ａ４１には第１のＴＦＴ Ｍ４１および第２の
ＴＦＴ Ｍ４２が接続されており、第１のＴＦＴ Ｍ４１
は信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ
４２に接続される。第２のＴＦＴ Ｍ４２のゲート電極
は画素電極Ａ４１および画素電極Ｂ４１よりも前段の走
査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ４２の
ソース／ドレイン電極は画素電極Ａ４１および画素電極
Ｂ４１よりも後段の走査線Ｇｎ＋２に接続されている。
ここで、画素電極Ａ４１に信号線Ｄｍの電位を供給する
ためには、第１のＴＦＴ Ｍ４１がオンされる必要があ
る。そして、第１のＴＦＴ Ｍ４１のゲート電極は第２
のＴＦＴ Ｍ４２のソース／ドレイン電極に接続され、
かつ第２のＴＦＴ Ｍ４２のゲート電極は走査線Ｇｎ＋
１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接
続されているから、第１のＴＦＴ Ｍ４１をオンするた
めには、第２のＴＦＴ Ｍ４２がオンされる必要があ
る。第２のＴＦＴ Ｍ４２がオンされるためには、走査
線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となる必要
がある。かくして、画素電極Ａ４１は、自身より前段の
走査線Ｇｎ＋１および自身より後段の走査線Ｇｎ＋２が
選択電位となったときにのみ信号線Ｄｍからの電位が供
給される。
ＦＴ Ｍ４３からみたアレイ基板Ａの回路構成を説明し
たが、画素電極Ａ４１および画素電極Ｂ４１からみたア
レイ基板Ａの回路構成を説明する。なお、蓄積容量の記
載は省略している。画素電極Ａ４１および画素電極Ｂ４
１は単一の信号線Ｄｍから表示信号が供給される。した
がって、信号線Ｄｍは、画素電極Ａ４１および画素電極
Ｂ４１に対して共通の信号線Ｄｍということができる。
画素電極Ａ４１には第１のＴＦＴ Ｍ４１および第２の
ＴＦＴ Ｍ４２が接続されており、第１のＴＦＴ Ｍ４１
は信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ
４２に接続される。第２のＴＦＴ Ｍ４２のゲート電極
は画素電極Ａ４１および画素電極Ｂ４１よりも前段の走
査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ４２の
ソース／ドレイン電極は画素電極Ａ４１および画素電極
Ｂ４１よりも後段の走査線Ｇｎ＋２に接続されている。
ここで、画素電極Ａ４１に信号線Ｄｍの電位を供給する
ためには、第１のＴＦＴ Ｍ４１がオンされる必要があ
る。そして、第１のＴＦＴ Ｍ４１のゲート電極は第２
のＴＦＴ Ｍ４２のソース／ドレイン電極に接続され、
かつ第２のＴＦＴ Ｍ４２のゲート電極は走査線Ｇｎ＋
１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接
続されているから、第１のＴＦＴ Ｍ４１をオンするた
めには、第２のＴＦＴ Ｍ４２がオンされる必要があ
る。第２のＴＦＴ Ｍ４２がオンされるためには、走査
線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となる必要
がある。かくして、画素電極Ａ４１は、自身より前段の
走査線Ｇｎ＋１および自身より後段の走査線Ｇｎ＋２が
選択電位となったときにのみ信号線Ｄｍからの電位が供
給される。
【００４４】画素電極Ｂ４１には第３のＴＦＴ Ｍ４３
が接続されており、そのゲート電極は走査線Ｇｎ＋１に
接続されている。したがって、画素電極Ａ４２は走査線
Ｇｎ＋１が選択されると信号線Ｄｍから電位が供給され
る。以上では画素電極Ａ４１および画素電極Ｂ４１につ
いて説明したが、画素電極Ａ４２および画素電極Ｂ４
２、画素電極Ｃ４１および画素電極Ｄ４１、画素電極Ｃ
４２および画素電極Ｄ４２、さらに他の画素についても
同様の構成をなしている。次に、図１６〜図１７の回路
構成図および図１８に示す走査信号のタイミングチャー
トを参照しつつ、走査線Ｇｎ＋１，Ｇｎ＋２の選択、非
選択による画素電極Ａ４１および画素電極Ｂ４１の動作
について説明する。なお、図１６〜図１７および図１８
の記載様式は、第１の実施形態で説明した図３〜図６お
よび図７と同様である。
が接続されており、そのゲート電極は走査線Ｇｎ＋１に
接続されている。したがって、画素電極Ａ４２は走査線
Ｇｎ＋１が選択されると信号線Ｄｍから電位が供給され
る。以上では画素電極Ａ４１および画素電極Ｂ４１につ
いて説明したが、画素電極Ａ４２および画素電極Ｂ４
２、画素電極Ｃ４１および画素電極Ｄ４１、画素電極Ｃ
４２および画素電極Ｄ４２、さらに他の画素についても
同様の構成をなしている。次に、図１６〜図１７の回路
構成図および図１８に示す走査信号のタイミングチャー
トを参照しつつ、走査線Ｇｎ＋１，Ｇｎ＋２の選択、非
選択による画素電極Ａ４１および画素電極Ｂ４１の動作
について説明する。なお、図１６〜図１７および図１８
の記載様式は、第１の実施形態で説明した図３〜図６お
よび図７と同様である。
【００４５】図１６および図１８に示すように走査線Ｇ
ｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線
Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、
第１のＴＦＴ Ｍ４１〜第３のＴＦＴ Ｍ４３がオンされ
る。したがって、図１６に示すように画素電極Ａ４１、
画素電極Ｂ４１および画素電極Ｄ４１に、信号線Ｄｍか
ら画素電極Ａ４１に与えるべき電位Ｖａ１が供給され
る。ここで画素電極Ａ４１の電位Ｖａ１が決まる。走査
線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから
供給される電位は画素電極Ｂ４１に与えるべき電位Ｖｂ
１に変わる。次に図１８に示すように、走査線Ｇｎ＋２
が非選択電位になった後の期間（ｔ２）も引き続き走査
線Ｇｎ＋１を選択電位にしておくことで、図１７に示す
ように画素電極Ｂ４１には電位Ｖｂ１が引き続き供給さ
れ、画素電極Ｂ４１の電位が決まる。
ｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線
Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、
第１のＴＦＴ Ｍ４１〜第３のＴＦＴ Ｍ４３がオンされ
る。したがって、図１６に示すように画素電極Ａ４１、
画素電極Ｂ４１および画素電極Ｄ４１に、信号線Ｄｍか
ら画素電極Ａ４１に与えるべき電位Ｖａ１が供給され
る。ここで画素電極Ａ４１の電位Ｖａ１が決まる。走査
線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから
供給される電位は画素電極Ｂ４１に与えるべき電位Ｖｂ
１に変わる。次に図１８に示すように、走査線Ｇｎ＋２
が非選択電位になった後の期間（ｔ２）も引き続き走査
線Ｇｎ＋１を選択電位にしておくことで、図１７に示す
ように画素電極Ｂ４１には電位Ｖｂ１が引き続き供給さ
れ、画素電極Ｂ４１の電位が決まる。
【００４６】次に、走査線Ｇｎ＋１が非選択電位となっ
た後にも信号線Ｄｍからは画素電極Ｃ４１に与えるべき
電位Ｖｃ１に変わり、以上と同様にして、画素電極Ｃ４
１〜画素電極Ｄ４１の電位が時分割で決まる。
た後にも信号線Ｄｍからは画素電極Ｃ４１に与えるべき
電位Ｖｃ１に変わり、以上と同様にして、画素電極Ｃ４
１〜画素電極Ｄ４１の電位が時分割で決まる。
【００４７】第５の実施形態においても、１つの信号
線、例えば信号線Ｄｍからこれを挟んで隣接する２つの
画素電極Ａ４１および画素電極Ｂ４１に駆動電位を供給
する構成を採用している。したがって、画素と信号線が
一対一で対応していた従来の液晶表示装置に比べて、信
号線、つまりデータ・ドライバの数を半減することがで
きる。また、第５の実施形態は、走査線を利用した蓄積
容量を形成するのではなく、独立した容量電極を形成す
ることができる。独立した蓄積容量は、走査線を利用す
る蓄積容量の場合にくらべて、ゲート線の時定数が小さ
く、不安定要素が減るという利点がある。
線、例えば信号線Ｄｍからこれを挟んで隣接する２つの
画素電極Ａ４１および画素電極Ｂ４１に駆動電位を供給
する構成を採用している。したがって、画素と信号線が
一対一で対応していた従来の液晶表示装置に比べて、信
号線、つまりデータ・ドライバの数を半減することがで
きる。また、第５の実施形態は、走査線を利用した蓄積
容量を形成するのではなく、独立した容量電極を形成す
ることができる。独立した蓄積容量は、走査線を利用す
る蓄積容量の場合にくらべて、ゲート線の時定数が小さ
く、不安定要素が減るという利点がある。
【００４８】（第６の実施形態）以下本発明の第６の実
施形態について説明する。第１の実施形態は、隣接する
画素に接続するＴＦＴの数が異なっていた。例えば画素
電極Ａ１には２つのＴＦＴが、また画素電極Ｂ１には１
つのＴＦＴが接続されていた。第６の実施形態は、各画
素電極に接続されるＴＦＴの数を等しくしようというも
のである。第６の実施形態による液晶表示装置のアレイ
基板Ａの構成を図１９に示す。第６の実施形態は、画素
電極Ａ５１（画素電極Ｃ５１…）、画素電極Ｂ５１（画
素電極Ｄ５１…）の２つの画素が信号線Ｄｍを共有す
る。そして、画素電極Ａ５１は、走査線Ｇｎ＋１および
走査線Ｇｎ＋２の両者が選択電位となったときに、信号
線Ｄｍのデータ電位が供給される。画素電極Ｂ５１は、
走査線Ｇｎ＋２が非選択となった後に再び走査線Ｇｎ＋
２が選択電位となるまでの間に、信号線Ｄｍのデータ電
位が供給される。
施形態について説明する。第１の実施形態は、隣接する
画素に接続するＴＦＴの数が異なっていた。例えば画素
電極Ａ１には２つのＴＦＴが、また画素電極Ｂ１には１
つのＴＦＴが接続されていた。第６の実施形態は、各画
素電極に接続されるＴＦＴの数を等しくしようというも
のである。第６の実施形態による液晶表示装置のアレイ
基板Ａの構成を図１９に示す。第６の実施形態は、画素
電極Ａ５１（画素電極Ｃ５１…）、画素電極Ｂ５１（画
素電極Ｄ５１…）の２つの画素が信号線Ｄｍを共有す
る。そして、画素電極Ａ５１は、走査線Ｇｎ＋１および
走査線Ｇｎ＋２の両者が選択電位となったときに、信号
線Ｄｍのデータ電位が供給される。画素電極Ｂ５１は、
走査線Ｇｎ＋２が非選択となった後に再び走査線Ｇｎ＋
２が選択電位となるまでの間に、信号線Ｄｍのデータ電
位が供給される。
【００４９】以上の動作を行うために、第６の実施形態
ではスイッチング素子としての第１のＴＦＴ Ｍ５１〜
第４のＴＦＴ Ｍ５４の配置を以下説明するように設定
している。まず、第１のＴＦＴ Ｍ５１は、そのソース
／ドレイン電極が画素電極Ａ５１に、またそのソース／
ドレイン電極が信号線Ｄｍに接続されている。また、第
１のＴＦＴ Ｍ５１のゲート電極は第２のＴＦＴ Ｍ５２
のソース／ドレイン電極に接続されている。次に、第２
のＴＦＴ Ｍ５２は、そのソース／ドレイン電極が走査
線Ｇｎ＋２に、またそのソース／ドレイン電極が第１の
ＴＦＴ Ｍ５１のゲート電極に接続されている。したが
って、第１のＴＦＴ Ｍ５１のゲート電極は第２のＴＦ
Ｔ Ｍ５２を介して走査線Ｇｎ＋２に接続されることに
なる。また、第２のＴＦＴ Ｍ５２のゲート電極は走査
線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇ
ｎ＋１とＧｎ＋２が同時に選択電位になっている期間に
のみ、第１のＴＦＴ Ｍ５１がオンになり信号線Ｄｍの
電位が画素電極Ａ５１に供給される。このことは、第１
のＴＦＴ Ｍ５１が第２のＴＦＴ Ｍ５２のオン・オフに
連動してオン・オフされるスイッチング素子であること
を示している。第３のＴＦＴ Ｍ５３は、そのソース／
ドレイン電極が信号線Ｄｍに、そのソース／ドレイン電
極が画素電極Ｂ５１に接続されている。また、第３のＴ
ＦＴＭ５３のゲート電極は第４のＴＦＴ Ｍ５４のソー
ス／ドレイン電極に接続されている。さらに、第３のＴ
ＦＴ Ｍ５３のゲート電極には、電荷容量Ｃが接続され
ている。この電荷容量Ｃは、第３のＴＦＴ Ｍ５３のゲ
ート電極に与えられた電荷を保持するのに足りる容量を
有している。次に、第４のＴＦＴ Ｍ５４は、そのソー
ス／ドレイン電極が走査線Ｇｎ＋１に、またそのソース
／ドレイン電極が第３のＴＦＴ Ｍ５３のゲート電極に
接続されている。さらに第４のＴＦＴ Ｍ５４のゲート
電極は、走査線Ｇｎ＋２に接続されている。したがっ
て、第３のＴＦＴ Ｍ５３のゲート電極は第４のＴＦＴ
Ｍ５４を介して走査線Ｇｎ＋１に接続されることにな
る。
ではスイッチング素子としての第１のＴＦＴ Ｍ５１〜
第４のＴＦＴ Ｍ５４の配置を以下説明するように設定
している。まず、第１のＴＦＴ Ｍ５１は、そのソース
／ドレイン電極が画素電極Ａ５１に、またそのソース／
ドレイン電極が信号線Ｄｍに接続されている。また、第
１のＴＦＴ Ｍ５１のゲート電極は第２のＴＦＴ Ｍ５２
のソース／ドレイン電極に接続されている。次に、第２
のＴＦＴ Ｍ５２は、そのソース／ドレイン電極が走査
線Ｇｎ＋２に、またそのソース／ドレイン電極が第１の
ＴＦＴ Ｍ５１のゲート電極に接続されている。したが
って、第１のＴＦＴ Ｍ５１のゲート電極は第２のＴＦ
Ｔ Ｍ５２を介して走査線Ｇｎ＋２に接続されることに
なる。また、第２のＴＦＴ Ｍ５２のゲート電極は走査
線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇ
ｎ＋１とＧｎ＋２が同時に選択電位になっている期間に
のみ、第１のＴＦＴ Ｍ５１がオンになり信号線Ｄｍの
電位が画素電極Ａ５１に供給される。このことは、第１
のＴＦＴ Ｍ５１が第２のＴＦＴ Ｍ５２のオン・オフに
連動してオン・オフされるスイッチング素子であること
を示している。第３のＴＦＴ Ｍ５３は、そのソース／
ドレイン電極が信号線Ｄｍに、そのソース／ドレイン電
極が画素電極Ｂ５１に接続されている。また、第３のＴ
ＦＴＭ５３のゲート電極は第４のＴＦＴ Ｍ５４のソー
ス／ドレイン電極に接続されている。さらに、第３のＴ
ＦＴ Ｍ５３のゲート電極には、電荷容量Ｃが接続され
ている。この電荷容量Ｃは、第３のＴＦＴ Ｍ５３のゲ
ート電極に与えられた電荷を保持するのに足りる容量を
有している。次に、第４のＴＦＴ Ｍ５４は、そのソー
ス／ドレイン電極が走査線Ｇｎ＋１に、またそのソース
／ドレイン電極が第３のＴＦＴ Ｍ５３のゲート電極に
接続されている。さらに第４のＴＦＴ Ｍ５４のゲート
電極は、走査線Ｇｎ＋２に接続されている。したがっ
て、第３のＴＦＴ Ｍ５３のゲート電極は第４のＴＦＴ
Ｍ５４を介して走査線Ｇｎ＋１に接続されることにな
る。
【００５０】以上では第１のＴＦＴ Ｍ５１〜第４のＴ
ＦＴ Ｍ５４からみたアレイ基板Ａの回路構成を説明し
たが、画素電極Ａ５１および画素電極Ｂ５１からみたア
レイ基板Ａの回路構成を説明する。画素電極Ａ５１およ
び画素電極Ｂ５１は単一の信号線Ｄｍから表示信号が供
給される。したがって、信号線Ｄｍは、画素電極Ａ５１
および画素電極Ｂ５１に対して共通の信号線Ｄｍという
ことができる。画素電極Ａ５１には第１のＴＦＴ Ｍ５
１および第２のＴＦＴ Ｍ５２が接続されており、第１
のＴＦＴ Ｍ５１は信号線Ｄｍに接続されるとともに、
第２のＴＦＴ Ｍ５２に接続される。第２のＴＦＴ Ｍ５
２のゲート電極は画素電極Ａ５１よりも後段の走査線Ｇ
ｎ＋１に接続され、また第２のＴＦＴ Ｍ５２のソース
／ドレイン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇ
ｎ＋２に接続されている。ここで、画素電極Ａ５１に信
号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ５
１がオンされる必要がある。そして、第１のＴＦＴ Ｍ
５１のゲート電極は第２のＴＦＴ Ｍ５２のソース／ド
レイン電極に接続され、かつ第２のＴＦＴ Ｍ５２のゲ
ート電極は走査線Ｇｎ＋１に、またソース／ドレイン電
極は走査線Ｇｎ＋２に接続されているから、第１のＴＦ
Ｔ Ｍ５１をオンするためには、第２のＴＦＴ Ｍ５２が
オンされる必要がある。第２のＴＦＴ Ｍ５２がオンさ
れるためには、走査線Ｇｎ＋１および走査線Ｇｎ＋２が
選択電位となる必要がある。かくして、画素電極Ａ５１
は、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位と
なったときにのみ信号線Ｄｍからの電位が供給される。
画素電極Ｂ５１には第３のＴＦＴ Ｍ５３および第４の
ＴＦＴ Ｍ５４が接続されており、第３のＴＦＴ Ｍ５３
は信号線Ｄｍに接続されるとともに、第４のＴＦＴ Ｍ
５４に接続される。そして、第４のＴＦＴ Ｍ５４のソ
ース／ドレイン電極は第３のＴＦＴ Ｍ５３のゲート電
極に、またそのソース／ドレイン電極は走査線Ｇｎ＋１
に接続される。また、第４のＴＦＴ Ｍ５４のゲート電
極は走査線Ｇｎ＋２に接続されている。さらに画素電極
Ａ５１が選択されているときに第３のＴＦＴ Ｍ５３の
ゲートに与えられた電荷を、走査線Ｇｎ＋２が非選択電
位になってからも保持するための十分な電荷容量Ｃが第
３のＴＦＴ Ｍ５３のゲート電極に接続されている。そ
のため、後述するように、走査線Ｇｎ＋２が再び選択電
位になり、第３のＴＦＴ Ｍ５３のゲートの電荷が移動
して第３のＴＦＴ Ｍ５３がオフとなるまでの期間に、
信号線Ｄｍの電位が画素電極Ｂ５１に供給される。以上
では画素電極Ａ５１および画素電極Ｂ５１について説明
したが、画素電極Ａ５２および画素電極Ｂ５２、画素電
極Ｃ５１および画素電極Ｄ５１、画素電極Ｃ５２および
画素電極Ｄ５２、さらに他の画素についても同様の構成
をなしている。
ＦＴ Ｍ５４からみたアレイ基板Ａの回路構成を説明し
たが、画素電極Ａ５１および画素電極Ｂ５１からみたア
レイ基板Ａの回路構成を説明する。画素電極Ａ５１およ
び画素電極Ｂ５１は単一の信号線Ｄｍから表示信号が供
給される。したがって、信号線Ｄｍは、画素電極Ａ５１
および画素電極Ｂ５１に対して共通の信号線Ｄｍという
ことができる。画素電極Ａ５１には第１のＴＦＴ Ｍ５
１および第２のＴＦＴ Ｍ５２が接続されており、第１
のＴＦＴ Ｍ５１は信号線Ｄｍに接続されるとともに、
第２のＴＦＴ Ｍ５２に接続される。第２のＴＦＴ Ｍ５
２のゲート電極は画素電極Ａ５１よりも後段の走査線Ｇ
ｎ＋１に接続され、また第２のＴＦＴ Ｍ５２のソース
／ドレイン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇ
ｎ＋２に接続されている。ここで、画素電極Ａ５１に信
号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ５
１がオンされる必要がある。そして、第１のＴＦＴ Ｍ
５１のゲート電極は第２のＴＦＴ Ｍ５２のソース／ド
レイン電極に接続され、かつ第２のＴＦＴ Ｍ５２のゲ
ート電極は走査線Ｇｎ＋１に、またソース／ドレイン電
極は走査線Ｇｎ＋２に接続されているから、第１のＴＦ
Ｔ Ｍ５１をオンするためには、第２のＴＦＴ Ｍ５２が
オンされる必要がある。第２のＴＦＴ Ｍ５２がオンさ
れるためには、走査線Ｇｎ＋１および走査線Ｇｎ＋２が
選択電位となる必要がある。かくして、画素電極Ａ５１
は、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位と
なったときにのみ信号線Ｄｍからの電位が供給される。
画素電極Ｂ５１には第３のＴＦＴ Ｍ５３および第４の
ＴＦＴ Ｍ５４が接続されており、第３のＴＦＴ Ｍ５３
は信号線Ｄｍに接続されるとともに、第４のＴＦＴ Ｍ
５４に接続される。そして、第４のＴＦＴ Ｍ５４のソ
ース／ドレイン電極は第３のＴＦＴ Ｍ５３のゲート電
極に、またそのソース／ドレイン電極は走査線Ｇｎ＋１
に接続される。また、第４のＴＦＴ Ｍ５４のゲート電
極は走査線Ｇｎ＋２に接続されている。さらに画素電極
Ａ５１が選択されているときに第３のＴＦＴ Ｍ５３の
ゲートに与えられた電荷を、走査線Ｇｎ＋２が非選択電
位になってからも保持するための十分な電荷容量Ｃが第
３のＴＦＴ Ｍ５３のゲート電極に接続されている。そ
のため、後述するように、走査線Ｇｎ＋２が再び選択電
位になり、第３のＴＦＴ Ｍ５３のゲートの電荷が移動
して第３のＴＦＴ Ｍ５３がオフとなるまでの期間に、
信号線Ｄｍの電位が画素電極Ｂ５１に供給される。以上
では画素電極Ａ５１および画素電極Ｂ５１について説明
したが、画素電極Ａ５２および画素電極Ｂ５２、画素電
極Ｃ５１および画素電極Ｄ５１、画素電極Ｃ５２および
画素電極Ｄ５２、さらに他の画素についても同様の構成
をなしている。
【００５１】次に、図２０〜図２５の回路図および図２
６に示す走査信号のタイミングチャートを参照しつつ、
走査線Ｇｎ＋１〜Ｇｎ＋３の選択による画素電極Ａ５１
〜画素電極Ｄ５１の動作について説明する。なお、図２
０〜図２５および図２６の記載様式は、第１の実施形態
で説明した図３〜図６および図７と同様である。図２０
および図２６に示すように走査線Ｇｎ＋１と走査線Ｇｎ
＋２の両方が選択されてから走査線Ｇｎ＋２が非選択電
位になるまでの期間（ｔ１）には、第１のＴＦＴ Ｍ５
１〜第４のＴＦＴ Ｍ５４がオンされる。したがって、
図２０に示すように画素電極Ａ５１、画素電極Ｂ５１
に、信号線Ｄｍから画素電極Ａ５１に与えるべき電位Ｖ
ａ１が供給される。ここで画素電極Ａ５１の電位Ｖａ１
が決まる。走査線Ｇｎ＋２が非選択電位になった後に、
信号線Ｄｍから供給される電位は画素電極Ｂ５１に与え
るべき電位Ｖｂ１に変わる。図２１および図２６に示す
ように、走査線Ｇｎ＋２が非選択電位になった後の期間
（ｔ２）、電荷容量Ｃの存在により、第３のＴＦＴ Ｍ
５３は選択電位が維持される。したがって、画素電極Ｂ
５１には電位Ｖｂ１が供給される。その後、図２２およ
び図２６に示すように、期間ｔ２において、走査線Ｇｎ
＋１が非選択電位となった後に走査線Ｇｎ＋２が再び選
択電位となると、第３のＴＦＴ Ｍ５３は遮断され、画
素電極Ｂ５１の電位Ｖｂ１が決定される。次に、図２３
および図２６に示すように、走査線Ｇｎ＋２と走査線Ｇ
ｎ＋３の両方が選択されてから走査線Ｇｎ＋３が非選択
電位になるまでの期間（ｔ３）には、第１のＴＦＴ Ｍ
５１〜第４のＴＦＴ Ｍ５４がオンされる。したがっ
て、図２３に示すように画素電極Ｃ５１、画素電極Ｄ５
１に、信号線Ｄｍから画素電極Ｃ５１に与えるべき電位
Ｖｃ１が供給される。ここで画素電極Ｃ５１の電位Ｖｃ
１が決まる。走査線Ｇｎ＋３が非選択電位になった後
に、信号線Ｄｍから供給される電位は画素電極Ｄ５１に
与えるべき電位Ｖｄ１に変わる。図２４および図２６に
示すように、走査線Ｇｎ＋３が非選択電位になった後の
期間（ｔ４）、電荷容量Ｃの存在により、画素電極Ｄ５
１の第３のＴＦＴ Ｍ５３は選択電位が維持される。し
たがって、画素電極Ｄ５１には電位Ｖｄ１が供給され
る。その後、図２５および図２６に示すように、期間ｔ
４において、走査線Ｇｎ＋２が非選択電位となった後に
走査線Ｇｎ＋３が再び選択電位となると、画素電極Ｄ５
１の第３のＴＦＴ Ｍ５３は遮断され、画素電極Ｄ５１
の電位Ｖｄ１が決定される。以後は同様にして画素電極
Ｅ５１,画素電極Ｆ５１等の電位が順次決定される。
６に示す走査信号のタイミングチャートを参照しつつ、
走査線Ｇｎ＋１〜Ｇｎ＋３の選択による画素電極Ａ５１
〜画素電極Ｄ５１の動作について説明する。なお、図２
０〜図２５および図２６の記載様式は、第１の実施形態
で説明した図３〜図６および図７と同様である。図２０
および図２６に示すように走査線Ｇｎ＋１と走査線Ｇｎ
＋２の両方が選択されてから走査線Ｇｎ＋２が非選択電
位になるまでの期間（ｔ１）には、第１のＴＦＴ Ｍ５
１〜第４のＴＦＴ Ｍ５４がオンされる。したがって、
図２０に示すように画素電極Ａ５１、画素電極Ｂ５１
に、信号線Ｄｍから画素電極Ａ５１に与えるべき電位Ｖ
ａ１が供給される。ここで画素電極Ａ５１の電位Ｖａ１
が決まる。走査線Ｇｎ＋２が非選択電位になった後に、
信号線Ｄｍから供給される電位は画素電極Ｂ５１に与え
るべき電位Ｖｂ１に変わる。図２１および図２６に示す
ように、走査線Ｇｎ＋２が非選択電位になった後の期間
（ｔ２）、電荷容量Ｃの存在により、第３のＴＦＴ Ｍ
５３は選択電位が維持される。したがって、画素電極Ｂ
５１には電位Ｖｂ１が供給される。その後、図２２およ
び図２６に示すように、期間ｔ２において、走査線Ｇｎ
＋１が非選択電位となった後に走査線Ｇｎ＋２が再び選
択電位となると、第３のＴＦＴ Ｍ５３は遮断され、画
素電極Ｂ５１の電位Ｖｂ１が決定される。次に、図２３
および図２６に示すように、走査線Ｇｎ＋２と走査線Ｇ
ｎ＋３の両方が選択されてから走査線Ｇｎ＋３が非選択
電位になるまでの期間（ｔ３）には、第１のＴＦＴ Ｍ
５１〜第４のＴＦＴ Ｍ５４がオンされる。したがっ
て、図２３に示すように画素電極Ｃ５１、画素電極Ｄ５
１に、信号線Ｄｍから画素電極Ｃ５１に与えるべき電位
Ｖｃ１が供給される。ここで画素電極Ｃ５１の電位Ｖｃ
１が決まる。走査線Ｇｎ＋３が非選択電位になった後
に、信号線Ｄｍから供給される電位は画素電極Ｄ５１に
与えるべき電位Ｖｄ１に変わる。図２４および図２６に
示すように、走査線Ｇｎ＋３が非選択電位になった後の
期間（ｔ４）、電荷容量Ｃの存在により、画素電極Ｄ５
１の第３のＴＦＴ Ｍ５３は選択電位が維持される。し
たがって、画素電極Ｄ５１には電位Ｖｄ１が供給され
る。その後、図２５および図２６に示すように、期間ｔ
４において、走査線Ｇｎ＋２が非選択電位となった後に
走査線Ｇｎ＋３が再び選択電位となると、画素電極Ｄ５
１の第３のＴＦＴ Ｍ５３は遮断され、画素電極Ｄ５１
の電位Ｖｄ１が決定される。以後は同様にして画素電極
Ｅ５１,画素電極Ｆ５１等の電位が順次決定される。
【００５２】第６の実施形態においても、１つの信号
線、例えば信号線Ｄｍからこれを挟んで隣接する２つの
画素電極Ａ５１および画素電極Ｂ５１に駆動電位を供給
する構成を採用している。したがって、画素と信号線が
一対一で対応していた従来の液晶表示装置に比べて、信
号線、つまりデータ・ドライバの数を半減することがで
きる。しかも第６の実施形態による液晶表示装置も、蓄
積容量Ｃｓを前段の走査線との間に設置している。つま
り、図１９に示すように、画素電極Ａ５１，Ｂ５１の蓄
積容量Ｃｓは走査線Ｇｎとの間に設けてある。したがっ
て、第６の実施形態の液晶表示装置においても高品質の
画像を提供することができる。さらに第６の実施形態に
よれば、画素電極Ａ５１および画素電極Ｂ５１に接続さ
れるＴＦＴの数を各々２つとし、しかも信号線Ｄｍと接
続する第１のＴＦＴＭ５１および第３のＴＦＴ Ｍ５３
のゲート電極が、いずれも走査線に間接的に接続されて
いる。したがって、画素電極Ａ５１と画素電極Ｂ５１と
の電気的特性を合わせることができ、また、同時に走査
線の信号遅延に起因する表示特性の面内分布の低下を防
ぐことができる。
線、例えば信号線Ｄｍからこれを挟んで隣接する２つの
画素電極Ａ５１および画素電極Ｂ５１に駆動電位を供給
する構成を採用している。したがって、画素と信号線が
一対一で対応していた従来の液晶表示装置に比べて、信
号線、つまりデータ・ドライバの数を半減することがで
きる。しかも第６の実施形態による液晶表示装置も、蓄
積容量Ｃｓを前段の走査線との間に設置している。つま
り、図１９に示すように、画素電極Ａ５１，Ｂ５１の蓄
積容量Ｃｓは走査線Ｇｎとの間に設けてある。したがっ
て、第６の実施形態の液晶表示装置においても高品質の
画像を提供することができる。さらに第６の実施形態に
よれば、画素電極Ａ５１および画素電極Ｂ５１に接続さ
れるＴＦＴの数を各々２つとし、しかも信号線Ｄｍと接
続する第１のＴＦＴＭ５１および第３のＴＦＴ Ｍ５３
のゲート電極が、いずれも走査線に間接的に接続されて
いる。したがって、画素電極Ａ５１と画素電極Ｂ５１と
の電気的特性を合わせることができ、また、同時に走査
線の信号遅延に起因する表示特性の面内分布の低下を防
ぐことができる。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
スイッチング素子の大きさを大きくすることなく信号
線、ひいてはデータ・ドライバの数を１／２以下に低減
することができる。また本発明は、蓄積容量として走査
線を利用する形態の画像表示素子において、データ・ド
ライバの数を１／２以下に低減することができる。した
がって、本発明を適用した画像表示装置、典型的には液
晶表示装置は、高精細化に対応できる。
スイッチング素子の大きさを大きくすることなく信号
線、ひいてはデータ・ドライバの数を１／２以下に低減
することができる。また本発明は、蓄積容量として走査
線を利用する形態の画像表示素子において、データ・ド
ライバの数を１／２以下に低減することができる。した
がって、本発明を適用した画像表示装置、典型的には液
晶表示装置は、高精細化に対応できる。
【図１】 本発明による液晶表示装置の構成概略を示す
図である。
図である。
【図２】 第１の実施形態による液晶表示装置のアレイ
基板Ａの構成を示す図である。
基板Ａの構成を示す図である。
【図３】 第１の実施形態による液晶表示装置のアレイ
基板Ａの動作を示す図である。
基板Ａの動作を示す図である。
【図４】 第１の実施形態による液晶表示装置のアレイ
基板Ａの動作を示す図である。
基板Ａの動作を示す図である。
【図５】 第１の実施形態による液晶表示装置のアレイ
基板Ａの動作を示す図である。
基板Ａの動作を示す図である。
【図６】 第１の実施形態による液晶表示装置のアレイ
基板Ａの動作を示す図である。
基板Ａの動作を示す図である。
【図７】 第１の実施形態による液晶表示装置の走査信
号のタイミングチャートを示す図である。
号のタイミングチャートを示す図である。
【図８】 第２の実施形態による液晶表示装置のアレイ
基板Ａの構成を示す図である。
基板Ａの構成を示す図である。
【図９】 第３の実施形態による液晶表示装置のアレイ
基板Ａの構成を示す図である。
基板Ａの構成を示す図である。
【図１０】 第４の実施形態による液晶表示装置のアレ
イ基板Ａの構成を示す図である。
イ基板Ａの構成を示す図である。
【図１１】 第４の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図１２】 第４の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図１３】 第４の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図１４】 第４の実施形態による液晶表示装置の走査
信号のタイミングチャートを示す図である。
信号のタイミングチャートを示す図である。
【図１５】 第５の実施形態による液晶表示装置のアレ
イ基板Ａの構成を示す図である。
イ基板Ａの構成を示す図である。
【図１６】 第５の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図１７】 第５の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図１８】 第５の実施形態による液晶表示装置の走査
信号のタイミングチャートを示す図である。
信号のタイミングチャートを示す図である。
【図１９】 第６の実施形態による液晶表示装置のアレ
イ基板Ａの構成を示す図である。
イ基板Ａの構成を示す図である。
【図２０】 第６の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図２１】 第６の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図２２】 第６の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図２３】 第６の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図２４】 第６の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図２５】 第６の実施形態による液晶表示装置のアレ
イ基板Ａの動作を示す図である。
イ基板Ａの動作を示す図である。
【図２６】 第６の実施形態による液晶表示装置の走査
信号のタイミングチャートを示す図である。
信号のタイミングチャートを示す図である。
【図２７】 従来のＴＦＴアレイ基板の等価回路図であ
る。
る。
【図２８】 特開平５−２６５０４５号公報に開示され
たアレイ基板の回路構成を示す図である。
たアレイ基板の回路構成を示す図である。
Ａ…アレイ基板、ＳＤ…信号線駆動回路、ＧＤ…走査線
駆動回路、３０…信号線、４０…走査線、Ａ１，Ａ１
１，Ａ２１，Ａ３１，Ａ４１，Ａ５１…画素電極、Ｂ
１，Ｂ１１，Ｂ２１，Ｂ３１，Ｂ４１，Ｂ５１…画素電
極、Ｃ１，Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１…
画素電極、Ｄ１，Ｄ１１，Ｄ２１，Ｄ３１，Ｄ４１，Ｄ
５１…画素電極、Ｍ１，Ｍ２，Ｍ３，Ｍ１１，Ｍ１２，
Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ
３３，Ｍ３４，Ｍ３５，Ｍ４１，Ｍ４２，Ｍ４３，Ｍ５
１，Ｍ５２，Ｍ５３，Ｍ５４…ＴＦＴ、Ｃｓ…蓄積容
量、Ｃ…電荷容量
駆動回路、３０…信号線、４０…走査線、Ａ１，Ａ１
１，Ａ２１，Ａ３１，Ａ４１，Ａ５１…画素電極、Ｂ
１，Ｂ１１，Ｂ２１，Ｂ３１，Ｂ４１，Ｂ５１…画素電
極、Ｃ１，Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１…
画素電極、Ｄ１，Ｄ１１，Ｄ２１，Ｄ３１，Ｄ４１，Ｄ
５１…画素電極、Ｍ１，Ｍ２，Ｍ３，Ｍ１１，Ｍ１２，
Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ
３３，Ｍ３４，Ｍ３５，Ｍ４１，Ｍ４２，Ｍ４３，Ｍ５
１，Ｍ５２，Ｍ５３，Ｍ５４…ＴＦＴ、Ｃｓ…蓄積容
量、Ｃ…電荷容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カイ・シュロイペン 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H092 GA60 JA24 JA37 JA41 JB22 JB31 PA13 2H093 NA16 NA31 NA41 NA51 NC34 ND50 ND52 ND54 5C006 AA01 AA02 AA11 AA22 BB16 BC03 BC11 BC23 FA42 FA43 5C080 AA10 BB05 DD23 DD30 FF11 JJ02 JJ03 JJ04 KK02 KK43 5C094 AA05 BA03 BA43 CA19 DB04 EA04 EA07 EB02
Claims (25)
- 【請求項１】 表示信号を供給するための複数の信号線
と、 走査信号を供給するための複数の走査線と、 所定の信号線から表示信号が供給される第１の画素電極
および第２の画素電極と、 前記所定の信号線と前記第１の画素電極との間に配設さ
れ、かつ前記表示信号の供給を制御するゲート電極を備
えた第１のスイッチング素子と、 前記第１のスイッチング素子の前記ゲート電極と所定の
走査線との間に配設される第２のスイッチング素子と、 前記所定の信号線に接続され、かつ前記第２の画素電極
への前記表示信号の供給を制御する第３のスイッチング
素子と、を備えることを特徴とする画像表示素子。 - 【請求項２】 前記第１の画素電極および前記第２の画
素電極の駆動にかかわらない走査線と、前記第１の画素
電極および前記第２の画素電極との間に蓄積容量を形成
したことを特徴とする請求項１に記載の画像表示素子。 - 【請求項３】 前記第１の画素電極および前記第２の画
素電極より前段側に位置する所定の前記走査線と前記第
１の画素電極および前記第２の画素電極との間に蓄積容
量を形成したことを特徴とする請求項１に記載の画像表
示素子。 - 【請求項４】 表示信号を供給するための信号線と、 前記信号線を挟んで配設される第１の画素電極および第
２の画素電極と、 前記信号線に接続され、かつ前記第１の画素電極への前
記表示信号の供給を制御する第１のスイッチング素子
と、 前記第１のスイッチング素子に接続される第２のスイッ
チング素子と、 前記信号線に接続され、かつ前記第２の画素電極への前
記表示信号の供給を制御する第３のスイッチング素子
と、 前記第２のスイッチング素子および前記第３のスイッチ
ング素子に対して走査信号を供給する第１の走査線と、 前記第１のスイッチング素子に対して走査信号を供給す
る第２の走査線と、を備えたことを特徴とする画像表示
素子。 - 【請求項５】 前記第１の走査線は前記第１の画素電極
および前記第２の画素電極より後段側に配設され、 前記第２の走査線は前記第１の走査線より後段側に配設
されることを特徴とする請求項４に記載の画像表示素
子。 - 【請求項６】 前記第１の画素電極および前記第２の画
素電極より前段側に位置する第３の走査線を有し、 前記第１の画素電極および前記第２の画素電極と前記第
３の走査線との間に蓄積容量を形成したことを特徴とす
る請求項４に記載の画像表示素子。 - 【請求項７】 前記第１のスイッチング素子は前記第１
の画素電極と前記信号線とを直接接続することを特徴と
する請求項４に記載の画像表示素子。 - 【請求項８】 前記第１の走査線は前記第１の画素電極
および前記第２の画素電極の前段側に配設され、 前記第２の走査線は前記第１の画素電極および前記第２
の画素電極の後段側に配設されることを特徴とする請求
項４に記載の画像表示素子。 - 【請求項９】 前記第３のスイッチング素子に接続さ
れ、かつ前記第２の走査線から走査信号が供給される第
４のスイッチング素子を備えることを特徴とする請求項
４に記載の画像表示素子。 - 【請求項１０】 表示信号を供給する複数の信号線と走
査信号を供給する複数の走査線とがマトリックス状に配
設された画像表示素子であって、 ｎ（ｎは正の整数）番目の走査線とｎ＋１番目の走査線
との間に配設され、かつ所定の信号線からの表示信号が
供給される第１の画素電極および第２の画素電極と、 前記ｎ＋１番目の走査線およびｎ＋ｍ（ｍは０，１を除
く整数）番目の走査線がともに選択されている際に走査
信号の通過を許容する第１のスイッチング機構と、 前記ｎ＋１番目の走査線が選択されている際に前記第２
の画素電極に走査信号の通過を許容する第２のスイッチ
ング機構と、 を備えたことを特徴とする画像表示素子。 - 【請求項１１】 前記第１の画素電極および第２の画素
電極と前記ｎ番目の走査線との間に蓄積容量を形成した
ことを特徴とする請求項１０に記載の画像表示素子。 - 【請求項１２】 前記第１のスイッチング機構は、 前記所定の信号線に接続され、かつ前記ｎ＋１番目の走
査線から供給される走査信号により駆動される第１のス
イッチング素子と、 前記第１のスイッチング素子に接続され、かつ前記ｎ＋
ｍ番目の走査線から供給される走査信号により駆動され
る第２のスイッチング素子と、を備えたことを特徴とす
る請求項１０に記載の画像表示素子。 - 【請求項１３】 表示信号を供給する複数の信号線と、 走査信号を供給する複数の走査線と、 ｎ（ｎは正の整数）番目の走査線とｎ＋１番目の走査線
との間に配設され、かつ所定の信号線に接続された第１
の画素電極と、 前記所定の信号線に接続された第２の画素電極と、を備
え、 前記第１の画素電極は、ｎ＋１番目の走査線からの第１
の走査信号およびｎ＋ｍ（ｍは０，１を除く整数）番目
の走査線からの第２の走査信号に基づき駆動され、 前記第２の画素電極は前記ｎ＋１番目の走査線からの走
査信号により駆動されることを特徴とする画像表示素
子。 - 【請求項１４】 画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整
数） のマトリックス状に配列して画像表示部を形成し
た画像表示装置であって、 表示信号を供給する信号線駆動回路と、 走査信号を供給する走査線駆動回路と、 前記信号線駆動回路から延びる複数の信号線と、 前記走査線駆動回路から延びる複数の走査線と、 ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目
の走査線との間に配設され、かつ所定の信号線を挟んで
隣接する第１の画素電極および第２の画素電極と、 前記所定の信号線からの表示信号の前記第１の画素電極
への供給を制御し、かつｎ＋２番目の走査線からの走査
信号により駆動される第１のスイッチング素子と、 前記ｎ＋１番目の走査線からの走査信号により駆動さ
れ、かつ前記第１のスイッチング素子のオン・オフを制
御する第２のスイッチング素子と、 前記所定の信号線からの表示信号の前記第２の画素電極
への供給を制御し、かつ前記ｎ＋１番目の走査線からの
走査信号により駆動される第３のスイッチング素子と、
を備えたことを特徴とする画像表示装置。 - 【請求項１５】 前記ｎ＋２番目の走査線からの走査信
号により駆動され、かつ前記第３のスイッチング素子の
オン・オフを制御する第４のスイッチング素子を備える
ことを特徴とする請求項１４に記載の画像表示装置。 - 【請求項１６】 画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整
数） のマトリックス状に配列して画像表示部を形成し
た画像表示装置であって、 表示信号を供給する信号線駆動回路と、 走査信号を供給する走査線駆動回路と、 前記信号線駆動回路から延びる複数の信号線と、 前記走査線駆動回路から延びる複数の走査線と、 ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目
の走査線との間に配設され、かつ所定の信号線を挟んで
隣接する第１の画素電極および第２の画素電極と、 前記所定の信号線からの表示信号の前記第１の画素電極
への供給を制御し、かつｎ＋１番目の走査線からの走査
信号により駆動される第１のスイッチング素子と、 ｎ＋２番目の走査線からの走査信号により駆動され、か
つ前記第１のスイッチング素子と前記第１の画素電極と
の間に配設される第２のスイッチング素子と、 前記所定の信号線からの表示信号の前記第２の画素電極
への供給を制御し、かつ前記ｎ＋１番目の走査線からの
走査信号により駆動する第３のスイッチング素子と、 を備えたことを特徴とする画像表示装置。 - 【請求項１７】 前記第１の画素電極および前記第２の
画素電極と前記ｎ番目の走査線との間に各々蓄積容量を
形成したことを特徴とする請求項１６に記載の画像表示
装置。 - 【請求項１８】 画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整
数） のマトリックス状に配列して画像表示部を形成し
た画像表示装置であって、 表示信号を供給する信号線駆動回路と、 走査信号を供給する走査線駆動回路と、 前記信号線駆動回路から延びる複数の信号線と、 前記走査線駆動回路から延びる複数の走査線と、 ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目
の走査線との間に配設され、かつ所定の信号線からの表
示信号が供給される第１の画素電極、第２の画素電極お
よび第３の画素電極と、 前記所定の信号線からの表示信号の前記第１の画素電極
への供給を制御し、かつｎ＋３番目の走査線からの走査
信号により駆動される第１のスイッチング素子と、 前記ｎ＋１番目の走査線からの走査信号により駆動さ
れ、かつ前記第１のスイッチング素子のオン・オフを制
御する第２のスイッチング素子と、 前記所定の信号線からの表示信号の前記第２の画素電極
への供給を制御し、かつ前記ｎ＋１番目の走査線からの
走査信号により駆動する第３のスイッチング素子と、 前記所定の信号線からの表示信号の前記第３の画素電極
への供給を制御し、かつｎ＋２番目の走査線からの走査
信号により駆動される第４のスイッチング素子と、 前記ｎ＋２番目の走査線からの走査信号により駆動さ
れ、かつ前記第４のスイッチング素子のオン・オフを制
御する第５のスイッチング素子と、を備えたことを特徴
とする画像表示装置。 - 【請求項１９】 前記信号線駆動回路は、前記所定の信
号線に対して、前記第１の画素電極に与えられる電位を
持った表示信号、前記第２の画素電極に与えられる電位
を持った表示信号および前記第３の画素電極に与えられ
る電位を持った表示信号を順次供給することを特徴とす
る請求項１８に記載の画像表示装置。 - 【請求項２０】 画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整
数） のマトリックス状に配列して画像表示部を形成し
た画像表示装置であって、 表示信号を供給する信号線駆動回路と、 走査信号を供給する走査線駆動回路と、 前記信号線駆動回路から延びる複数の信号線と、 前記走査線駆動回路から延びる複数の走査線と、 所定の信号線からの表示信号が供給されかつ同一の表示
ラインに配列される第１の画素電極、第２の画素電極お
よび第３の画素電極と、を備え、 前記第１の画素電極、前記第２の画素電極および前記第
３の画素電極は、異なる走査線からの走査信号により駆
動されることを特徴とする画像表示装置。 - 【請求項２１】 画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整
数） のマトリックス状に配列して画像表示部を形成し
た画像表示装置であって、 表示信号を供給する信号線駆動回路と、 走査信号を供給する走査線駆動回路と、 前記信号線駆動回路から延びる複数の信号線と、 前記走査線駆動回路から延びる複数の走査線と、 ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目
の走査線との間に配設され、かつ所定の信号線を挟んで
隣接する第１の画素電極および第２の画素電極と、 前記所定の信号線からの表示信号の前記第１の画素電極
への供給を制御し、かつｎ＋１番目の走査線からの走査
信号により駆動される第１のスイッチング素子と、 前記ｎ番目の走査線からの走査信号により駆動され、か
つ前記第１のスイッチング素子のオン・オフを制御する
第２のスイッチング素子と、 前記所定の信号線からの表示信号の前記第２の画素電極
への供給を制御し、かつ前記ｎ番目の走査線からの走査
信号により駆動する第３のスイッチング素子と、 を備えたことを特徴とする画像表示装置。 - 【請求項２２】 画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整
数） のマトリックス状に配列して画像表示部を形成し
た画像表示装置であって、 表示信号を供給する信号線駆動回路と、 走査信号を供給する走査線駆動回路と、 前記信号線駆動回路から延びる複数の信号線と、 前記走査線駆動回路から延びる複数の走査線と、 ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目
の走査線との間に配設され、かつ所定の信号線を挟んで
隣接する第１の画素電極および第２の画素電極と、 前記所定の信号線からの表示信号の前記第１の画素電極
への供給を制御し、かつｎ＋２番目の走査線からの走査
信号により駆動される第１のスイッチング素子と、 前記ｎ＋１番目の走査線からの走査信号により駆動さ
れ、かつ前記第１のスイッチング素子のオン・オフを制
御する第２のスイッチング素子と、 前記所定の信号線からの表示信号の前記第２の画素電極
への供給を制御し、かつ前記ｎ＋１番目の走査線からの
走査信号により駆動する第３のスイッチング素子と、 前記ｎ＋２番目の走査線からの走査信号により駆動さ
れ、かつ前記第１のスイッチング素子のオン・オフを制
御する第４のスイッチング素子と、 前記第３のスイッチング素子に接続され、かつ前記第３
のスイッチング素子に与えられた電荷を保持し得る電荷
容量と、を備えたことを特徴とする画像表示装置。 - 【請求項２３】 表示信号を供給する複数の信号線と、 走査信号を供給する複数の走査線と、 所定の信号線からの表示信号が供給される画素電極と、 前記画素電極に隣接する走査線のいずれか一方の走査線
と前記画素電極との間に配設される蓄積容量と、 前記画素電極に接続された第１のスイッチング素子と、 前記第１のスイッチング素子のオン・オフを制御する第
２のスイッチング素子と、を備えたことを特徴とする画
像表示装置。 - 【請求項２４】 表示信号を供給する複数の信号線と、 走査信号を供給する複数の走査線と、 所定の信号線からの表示信号が供給される画素電極と、 前記画素電極に隣接する走査線のいずれか一方の走査線
と前記画素電極との間に配設される蓄積容量と、を備
え、 前記いずれか一方の走査線を除く少なくとも２つの走査
線から供給される走査信号に基づき前記画素電極が駆動
されることを特徴とする画像表示装置。 - 【請求項２５】 表示信号を供給する複数の信号線と、
走査信号を供給する複数の走査線と、ｎ（ｎは任意の正
の整数）番目の走査線とｎ＋１番目の走査線との間に配
設され、かつ所定の信号線に接続された第１の画素電極
と、前記所定の信号線に接続された第２の画素電極と、
を備えた画像表示素子の駆動方法であって、 前記ｎ＋１番目の走査線およびｎ＋ｍ（ｍは０，１を除
く整数）番目の走査線が選択電位となってから前記ｎ＋
１番目または前記ｎ＋ｍ番目の走査線が非選択電位とな
るまでの間に、前記第１の画素電極に与えるべき第１の
電位を持った第１の表示信号を前記所定の信号線に供給
することにより、前記第１の画素電極および前記第２の
画素電極に前記第１の電位を付与するステップと、 前記ｎ＋１番目または前記ｎ＋ｍ番目の走査線が非選択
電位となった後に、前記第２の画素電極に与えるべき第
２の電位を持った第２の表示信号を前記所定の信号線に
供給することにより、前記第２の画素電極に前記第２の
電位を付与するステップと、を備えたことを特徴とする
画像表示素子の駆動方法。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170232B2 (en) | 2004-06-18 | 2007-01-30 | Kyocera Corporation | Display device and method of driving the same |
| US7209843B2 (en) | 2004-05-10 | 2007-04-24 | International Business Machines Corporation | Circuit inspection method, method of manufacturing liquid-crystal display, and circuit inspection apparatus |
| CN100380185C (zh) * | 2003-10-10 | 2008-04-09 | 恩益禧电子股份有限公司 | 显示设备的数据驱动电路及其驱动方法 |
| JP2008225472A (ja) * | 2007-03-14 | 2008-09-25 | Chi Mei Electronics Corp | 半透過型液晶表示パネルおよび液晶表示パネルモジュール |
| JP2009058595A (ja) * | 2007-08-30 | 2009-03-19 | Casio Comput Co Ltd | アクティブマトリックス型表示装置 |
| JP2009116324A (ja) * | 2007-10-19 | 2009-05-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに当該表示装置を用いた電子機器 |
| JP2010054527A (ja) * | 2008-08-26 | 2010-03-11 | Casio Comput Co Ltd | 表示装置及びその表示駆動方法 |
| JP2010096793A (ja) * | 2008-10-14 | 2010-04-30 | Casio Computer Co Ltd | 液晶表示装置 |
| JP2018185544A (ja) * | 2007-12-03 | 2018-11-22 | 株式会社半導体エネルギー研究所 | 表示装置 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090106251A1 (en) | 2001-10-24 | 2009-04-23 | Harris Scott C | Web based communication of information with reconfigurable format |
| KR100757766B1 (ko) * | 2002-01-17 | 2007-09-12 | 레노보 (싱가포르) 피티이. 엘티디. | 표시 장치 및 주사선용 드라이버 회로 |
| TW567463B (en) * | 2002-03-06 | 2003-12-21 | Chi Mei Optoelectronics Corp | Display panel having time-domain multiplex driving circuit |
| TW580665B (en) * | 2002-04-11 | 2004-03-21 | Au Optronics Corp | Driving circuit of display |
| KR100864922B1 (ko) * | 2002-04-20 | 2008-10-22 | 엘지디스플레이 주식회사 | 액정표시장치 |
| JP2004038041A (ja) * | 2002-07-05 | 2004-02-05 | Chi Mei Electronics Corp | 画像表示素子及び画像表示装置 |
| KR100898791B1 (ko) | 2002-12-21 | 2009-05-20 | 엘지디스플레이 주식회사 | 액정표시장치의 구동장치 및 방법 |
| KR100961945B1 (ko) | 2003-03-26 | 2010-06-08 | 삼성전자주식회사 | 액정 표시 장치 및 그에 사용되는 표시판 |
| KR100922794B1 (ko) * | 2003-06-24 | 2009-10-21 | 엘지디스플레이 주식회사 | 액정표시장치 |
| TWI239424B (en) * | 2003-10-15 | 2005-09-11 | Hannstar Display Corp | Liquid crystal display panel and driving method therefor |
| KR101002324B1 (ko) * | 2003-12-22 | 2010-12-17 | 엘지디스플레이 주식회사 | 액정표시장치 및 그의 구동방법 |
| FR2866465A1 (fr) * | 2004-02-18 | 2005-08-19 | Thomson Licensing Sa | Dispositif d'affichage avec valve lcos de taille reduite |
| US8035588B2 (en) * | 2004-03-03 | 2011-10-11 | Hannstar Display Corp. | Liquid crystal display panel with auxiliary line disposed between boundary data line and pixel electrode and driving method thereof |
| TWI387800B (zh) * | 2004-09-10 | 2013-03-01 | Samsung Display Co Ltd | 顯示裝置 |
| KR101209289B1 (ko) * | 2005-04-07 | 2012-12-10 | 삼성디스플레이 주식회사 | 표시 패널과, 이를 구비한 표시 장치 및 구동 방법 |
| TWI291237B (en) * | 2005-10-07 | 2007-12-11 | Integrated Digital Technologie | Photo detector array |
| KR101160839B1 (ko) * | 2005-11-02 | 2012-07-02 | 삼성전자주식회사 | 액정 표시 장치 |
| TWI322400B (en) * | 2006-01-06 | 2010-03-21 | Au Optronics Corp | A display array of a display panel and method for charging each pixel electrode in the display array |
| US20070233251A1 (en) * | 2006-02-18 | 2007-10-04 | Abdou M S | Use of Magnetic Fields in Orthopedic Implants |
| US7812811B2 (en) * | 2006-06-14 | 2010-10-12 | Hannstar Display Corporation | Driving circuit and driving method for input display |
| US7623112B2 (en) * | 2006-06-14 | 2009-11-24 | Hannstar Display Corp. | Image sensor array and liquid crystal display with sensor elements |
| TWI326789B (en) * | 2007-02-15 | 2010-07-01 | Au Optronics Corp | Active device array substrate and driving method thereof |
| KR101388588B1 (ko) * | 2007-03-14 | 2014-04-23 | 삼성디스플레이 주식회사 | 액정표시장치 |
| KR101340999B1 (ko) * | 2007-04-24 | 2013-12-13 | 엘지디스플레이 주식회사 | 액정표시장치 및 이의 구동방법 |
| KR101268963B1 (ko) * | 2008-10-30 | 2013-05-30 | 엘지디스플레이 주식회사 | 액정표시장치 |
| KR101761861B1 (ko) | 2010-06-18 | 2017-07-27 | 삼성디스플레이 주식회사 | 접촉 감지 기능이 있는 표시 장치 |
| TWI410729B (zh) * | 2010-12-30 | 2013-10-01 | Au Optronics Corp | 液晶顯示器及其液晶顯示面板 |
| KR101982167B1 (ko) | 2012-06-21 | 2019-05-27 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
| TWI481940B (zh) * | 2012-07-05 | 2015-04-21 | Au Optronics Corp | 顯示面板及其驅動方法 |
| TWI494675B (zh) * | 2012-08-17 | 2015-08-01 | Au Optronics Corp | 立體顯示面板、顯示面板及其驅動方法 |
| KR101698801B1 (ko) | 2015-06-17 | 2017-01-24 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102473306B1 (ko) * | 2015-11-18 | 2022-12-05 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN106842748A (zh) * | 2017-03-28 | 2017-06-13 | 信利半导体有限公司 | 一种液晶显示装置的像素结构及液晶显示装置 |
| CN110187800A (zh) * | 2019-05-17 | 2019-08-30 | 深圳市华星光电半导体显示技术有限公司 | 一种彩膜基板及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476787B1 (en) * | 1998-11-04 | 2002-11-05 | International Business Machines Corporation | Multiplexing pixel circuits |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2784615B2 (ja) * | 1991-10-16 | 1998-08-06 | 株式会社半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| JPH05188395A (ja) | 1992-01-14 | 1993-07-30 | Toshiba Corp | 液晶表示素子 |
| JP3091300B2 (ja) | 1992-03-19 | 2000-09-25 | 富士通株式会社 | アクティブマトリクス型液晶表示装置及びその駆動回路 |
| JPH05303114A (ja) | 1992-04-27 | 1993-11-16 | Toshiba Corp | 液晶表示素子 |
| JPH05341734A (ja) | 1992-06-10 | 1993-12-24 | Fujitsu Ltd | 液晶表示装置 |
| JPH06138851A (ja) | 1992-10-30 | 1994-05-20 | Nec Corp | アクティブマトリクス液晶ディスプレイ |
| JPH06148680A (ja) | 1992-11-09 | 1994-05-27 | Hitachi Ltd | マトリクス型液晶表示装置 |
| US5579140A (en) * | 1993-04-22 | 1996-11-26 | Sharp Kabushiki Kaisha | Multiple domain liquid crystal display element and a manufacturing method of the same |
| JP3297335B2 (ja) * | 1997-01-06 | 2002-07-02 | アルプス電気株式会社 | 液晶表示装置 |
| JP3092537B2 (ja) * | 1997-01-24 | 2000-09-25 | 日本電気株式会社 | 液晶表示装置 |
| JP3031295B2 (ja) | 1997-06-10 | 2000-04-10 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置 |
| JP3516840B2 (ja) * | 1997-07-24 | 2004-04-05 | アルプス電気株式会社 | 表示装置およびその駆動方法 |
| TW491959B (en) * | 1998-05-07 | 2002-06-21 | Fron Tec Kk | Active matrix type liquid crystal display devices, and substrate for the same |
| TW512303B (en) * | 1998-08-21 | 2002-12-01 | Dar Chyi Technology Corp | Driving method of liquid crystal display |
| US6512504B1 (en) * | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
| KR100291770B1 (ko) * | 1999-06-04 | 2001-05-15 | 권오경 | 액정표시장치 |
| JP3622592B2 (ja) * | 1999-10-13 | 2005-02-23 | 株式会社日立製作所 | 液晶表示装置 |
| KR100363329B1 (ko) * | 2000-06-26 | 2002-11-30 | 삼성전자 주식회사 | 소스 드라이브 아이씨의 개수가 감소된 액정 디스플레이모듈 및 소스 라인들을 구동하는 방법 |
-
2000
- 2000-12-07 JP JP2000373599A patent/JP4540219B2/ja not_active Expired - Lifetime
-
2001
- 2001-11-28 US US09/683,166 patent/US6933910B2/en not_active Expired - Lifetime
- 2001-11-29 KR KR1020010074870A patent/KR100563089B1/ko active IP Right Grant
- 2001-12-04 TW TW090130006A patent/TW556017B/zh not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476787B1 (en) * | 1998-11-04 | 2002-11-05 | International Business Machines Corporation | Multiplexing pixel circuits |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100380185C (zh) * | 2003-10-10 | 2008-04-09 | 恩益禧电子股份有限公司 | 显示设备的数据驱动电路及其驱动方法 |
| US7209843B2 (en) | 2004-05-10 | 2007-04-24 | International Business Machines Corporation | Circuit inspection method, method of manufacturing liquid-crystal display, and circuit inspection apparatus |
| US7170232B2 (en) | 2004-06-18 | 2007-01-30 | Kyocera Corporation | Display device and method of driving the same |
| CN100394469C (zh) * | 2004-06-18 | 2008-06-11 | 奇美电子股份有限公司 | 显示装置及显示装置的驱动方法 |
| JP2008225472A (ja) * | 2007-03-14 | 2008-09-25 | Chi Mei Electronics Corp | 半透過型液晶表示パネルおよび液晶表示パネルモジュール |
| US8289459B2 (en) | 2007-03-14 | 2012-10-16 | Chimei Innolux Corporation | Transflective liquid crystal display panel and liquid crystal display panel module |
| JP2009058595A (ja) * | 2007-08-30 | 2009-03-19 | Casio Comput Co Ltd | アクティブマトリックス型表示装置 |
| JP2009116324A (ja) * | 2007-10-19 | 2009-05-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに当該表示装置を用いた電子機器 |
| JP2018185544A (ja) * | 2007-12-03 | 2018-11-22 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2010054527A (ja) * | 2008-08-26 | 2010-03-11 | Casio Comput Co Ltd | 表示装置及びその表示駆動方法 |
| JP2010096793A (ja) * | 2008-10-14 | 2010-04-30 | Casio Computer Co Ltd | 液晶表示装置 |
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