JP3622592B2

JP3622592B2 - 液晶表示装置

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Inventors: 佳朗三上; 秀夫佐藤; 寛景山; 義則青野
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Filing date: 1999-10-13
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Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置、特に、高精細のアクティブマトリクス型の液晶表示装置に関するものである。
【０００２】
【従来の技術】
アクティブマトリクス液晶表示装置は、高コントラスト表示が可能であり、薄型，軽量といった液晶表示装置の特徴を合わせ持つため、ノート型ポータブルコンピュータや携帯型の映像表示装置に広く用いられている。
【０００３】
例えば、１９９８エスアイディーインターナショナルシンポジウムダイジェストオブテクニカルペーパーズの８７９頁から８８１頁に報告されている。また、アクティブマトリクス駆動方式ならびに液晶表示モジュールの詳細については松本正一編著の液晶ディスプレイ技術（産業図書）に詳しく述べられている。
【０００７】
まず図１７に従来構成の表示装置を示す。
【０００８】
図１７に示した従来構成の表示装置においては、画素には走査配線１００と信号配線１０１との交点に画素ＴＦＴ１０２を配置し、信号配線と表示電極１０３との間に主回路を接続し、ゲート電極に走査配線を接続した。この場合では、走査配線の本数は、行方向の画素数分必要となる。走査配線を上から１行目から、順次選択パルスを印加して１行目の画素の画素ＴＦＴオン状態にすることにより、画素を選択状態にし、信号配線の信号電圧を表示電極１０４と対向電極１０５からなる液晶容量を充電し、次に、１行目の画素ＴＦＴをオフにした保持状態にし、２行目を選択状態にする駆動を繰り返し、すべての走査配線が走査され、全画素に所定の信号電圧を印加することにより表示動作が行われる。
【０００９】
従来技術においては、パネルを高精細化しようとすると、走査配線本数が増大するため画素１行あたり選択時間、つまりゲート選択時間が低下する。このため走査配線応答の高速化が必要になる。ところが、高精細化すると１行あたりの画素数が増加するので、走査配線１本に接続される画素ＴＦＴの個数が増加し、ゲート容量が増加するため、配線抵抗と配線容量の積で現される配線時定数が増加してしまい、配線の終端での過渡応答時間は増大する。過渡応答を高速化しようとすると、配線抵抗を低減する方法があるが、プロセスの変更が必要であり、実現は困難である。また、配線抵抗を下げるために配線幅を増大させる方法もあるが、画素部において開口率の低下を引き起こし、パネル消費電力の増加を引き起こす。
【００１４】
このような画素内に複数個の画素選択ＴＦＴを設ける方式として、特開平9−329807 号公報に記載されたケースがある。１画素内部に表示電極と、信号配線との間に、２個のＴＦＴを有し、その主回路を直列に接続して配置し、ゲート端子には、各々、走査配線と、ブロック選択信号配線に接続している。しかし、この発明では、走査配線は１行ごとに引き出しており、走査パルスの幅は上記従来例と何ら変わりが無い。また、画素を横方向のブロック単位で選択できるようにし、効果としては、書き込みを必要としない画素の駆動を停止し、動画表示の際のドライバ消費電力を低減するに過ぎない。
【００１５】
ここで走査配線の駆動条件につき、以下、時間関係について説明する。全画面を走査する期間に相当するフレーム周波数は、６０Ｈｚ以上に設定する。これは、表示のちらつきを押さえるために必要な周波数である。これをもとに、フレーム時間と、走査配線１本あたりの選択時間との関係を概略次式のように求めることができる。
【００１６】
Ｔｇ＝１÷（ｆ×Ｎ）
ただし、Ｔｇは走査配線１本あたりの選択時間、ｆはフレーム周波数、Ｎは走査配線の本数である。フレーム周波数は最小６０Ｈｚであり、Ｎはパネルの精細度を現しており、ノート型コンピュータでは４８０，６００，７６８本等が良く使われ、デスクトップ用の大型パネルでは１０２４本や、１２００本などが使われている。このとき、選択時間はＮに反比例して減少する。たとえば、Ｎ＝４８０では３５μ秒であり、Ｎ＝１２００では１４μ秒である。さらに、走査配線が増加すると、表示領域の横方向の画素数すなわち、表示マトリクスの列数が走査配線数に比例して増加する。パーソナルコンピュータに用いる表示装置では表示領域の縦横比は、３：４であるため、画素構成は縦×横画素数で現すと、４８０×６４０〜１２００×１６００画素となる。
【００１７】
【発明が解決しようとする課題】
以上のように、従来の液晶表示装置では、表示マトリクスを高精細化すると、走査配線１本に接続する画素数が増大するため、配線容量が増大し、主走査配線の過渡応答時間が増加する。一方、１画素あたりの選択時間は短くなり、主走査配線の応答を高速化しなくてはならなくなるという相反する課題があった。
【００１８】
最近では、マルティメディアの発展により、パーソナルコンピュータ搭載の表示装置の高精細表示は必須の要求であり、高精細化は重要な解決されねばならない課題の１つである。
【００１９】
そこで、本発明の目的は、画素部を高精細化しても、主走査配線の選択時間を短縮することなく、高品位の表示が可能な液晶種表示装置を提供することを目的とする。
【００２０】
また、本発明の別の目的は、走査パルスの時間幅を大きくすることにより、主走査配線を駆動する主走査回路の出力抵抗が高く駆動能力が低くても高い表示品質を得ることができ、出力段のトランジスタ面積を小さくし、回路幅を小さくする液晶表示装置を提供することである。
【００２１】
さらに、本発明の別の目的は、主走査配線及び信号配線の選択時間を長くすることにより、信号回路の出力精度を向上させ、高精細の表示を、高い階調精度で得ることができる液晶表示装置を提供することである。
【００２２】
【課題を解決するための手段】
本発明は上記目的を達成するために、画素内部に２個のＴＦＴを有し、その主回路を直列接続して信号配線と、表示電極に接続して用い、２つのＴＦＴのゲート電極のうち一方を行方向に２画素毎に１本設けた主走査配線に接続し、他方を信号配線１本に１本設けた副走査配線に接続して、主走査配線にはこれにより２行毎に設けた１本の主走査配線と、１本の副走査配線により主走査配線には１行選択時間の２倍の広い走査パルスで駆動しても良好な表示を得ることができる。
【００２３】
また、別の目的を達成するために、本発明は、画素内部に３個のＴＦＴを主回路を直列接続して信号配線と、表示電極に接続して用いる。主走査配線は画素４行に１本の関係で設け、画素ＴＦＴの極性をｎｃｈ−ｎｃｈ−ｎｃｈ，ｎｃｈ−ｎｃｈ−ｐｃｈ，ｎｃｈ−ｐｃｈ−ｎｃｈ，ｎｃｈ−ｐｃｈ−ｐｃｈの配置を繰り返し用いるものとする。３つのＴＦＴのゲート電極のうち１番目のＮｃｈの素子は共通して主走査配線と接続する。残りの２個のＴＦＴについては２番目同士，３番目同士を共通接続し、各々２本の副走査配線と接続する。これにより１本の主走査配線に接続した４行の画素に対し、２本の副走査配線の電圧関係がＨ−Ｈ，Ｈ−Ｌ，Ｌ−Ｈ，Ｌ−Ｌの４状態により順次、１行を選択することができる。この場合には、主走査配線には列選択時間の４倍の非常に広い走査パルスで駆動しても良好な表示を得ることができる。
【００２４】
本発明の別の目的を達成するために、本発明は１列につき２本の信号配線を設け、一度に２行を選択書き込み動作を行う。走査パルス幅を８倍に広げ、信号電圧の書き込み時間も２倍かけることができるので、信号電圧の書き込み精度を向上し、画質を大幅に向上することができる。
なおここで、これらの従来技術と、本発明との差異を明らかにするため、図１５に示す従来の表示装置及び図１に示す本発明の液晶表示装置の概略について説明する。
図１は本発明の概略構成図であり、表示領域６，７は、マトリクス配線である主走査配線１２と、信号配線１１との交点に配置した多数の画素１から構成され、さらに、信号配線１１にそって、副走査配線１９が配置されている。これらの配線を駆動するため、主走査回路１０，副走査回路１５，信号回路９および制御信号を制御する制御回路１３が配置され、画素と対峙し、液晶を挟持して配置される対向基板上に形成した対向電極１７とが配置されている。本表示装置を駆動するための電力，同期信号，表示データはフレキシブル基板１４を介して入力している。
画素においては、ドレイン配線と、表示電極２との間に２個のＴＦＴを有し、その主回路を直列に接続し、各々のＴＦＴのゲート電極を主走査配線及び副走査配線と接続して駆動している。主走査配線は画素２行毎に１本設けており、２行の主走査配線用ＴＦＴ３のゲート端子を共通接続している。副走査配線用のＴＦＴ４は行毎に１行目から順次、nch，ｐｃｈ，ｎｃｈ，ｐｃｈ、と交互に配置し、ゲート端子は、列方向に共通の副走査配線に接続しており、マトリクス外部にて相互接続し、副走査回路により一斉に駆動する。また、表示電極には保持容量５が配置されており、一端を表示電極、他方を相互接続して、マトリクス外部の共通電極電源回路と接続している。
このマトリクスを線順次方式で駆動するためには、次のような駆動方式を用いる。画素を１行単位に選択するため、まず、主走査配線に主走査パルス印加することにより２行毎の主走査配線用ＴＦＴをオンさせ、２行の画素を選択し、次に、副走査配線電圧を、主走査パルス期間の概略半分の期間が論理Ｈレベル、残り期間を論理Ｌレベルとすることにより、２行の選択画素のうちの副走査配線用のＴＦＴを片側ずつ交互にオンとする。主走査配線用ＴＦＴおよび副走査ＴＦＴが両方オン状態の１行の画素を選択することができる。
また、本発明は、画素部に設けたＴＦＴ回路により、行方向に配置した主走査配線による主走査パルスと、列方向に信号配線にそって配置した副走査配線による副走査パルスを組み合わせて画素を選択することが特徴である。配線遅延時間の大きい主走査配線には、１行あたりの選択時間の２倍の時間幅のパルスを印加し、配線長が短い列方向の副走査配線には高速の副走査パルスを印加することにより画素を選択することができるようにした。こうすることにより高精細化しても配線選択パルスの幅を従来の２倍に広げることができ、配線応答時間が増加しても良好な表示を得ることが可能となった。
また、本発明においては、副走査配線本数をａ本用いると、主走査配線の選択時間幅は２^a 倍広げることができるので、副走査配線数を２，３，４本とすることで、主走査配線パルス幅は４，８，１６倍と大幅に拡張することができるので、パネルの高精細化が容易である利点がある。
また、本発明により、主走査配線パルス幅が広がることは主走査配線から発生する不要輻射の周波数，エネルギーを低減することができる利点がある。
また、本駆動方式を反射型液晶表示装置に適用することにより、超高精細で低消費電力パネルを提供することができる利点がある。
【００２５】
【発明の実施の形態】
本発明における第１の実施例を本発明の液晶表示装置の概略構成を示す図１により説明する。
【００２６】
本発明による液晶表示装置は、ガラス基板８上には複数の画素１が行列マトリクス状に配列した表示領域６，７と、マトリクス配線を駆動するための主走査回路１０，信号回路９，副走査回路１５、これらの回路の動作タイミングを制御する制御回路１３が構成されており、さらにガラス基板８の外部に構成された共通電極電源回路１６と接続するための配線、および液晶表示装置に電力，タイミング信号，表示データを供給する配線１４から構成される。
【００２７】
表示領域６，７は、Ｎ行、Ｍ列のマトリクス構成となっている。このマトリクス配線は、２行毎に１本の主走査配線１２、信号配線１１及び信号配線にそって配置した副走査配線１９から構成される。画素１の内部は、表示電極２，主走査配線用ＴＦＴ３及び副走査配線用ＴＦＴ４及び付加容量５から構成される。信号配線１１と表示電極２の間はソースドレイン間の主回路を直列に接続した主走査配線用ＴＦＴ３と副走査配線用ＴＦＴ４の主回路によって接続されており、主走査配線用ＴＦＴ３のゲート電極は主走査配線１２に接続されており、副走査配線用ＴＦＴ４のゲートは列毎に共通の副走査配線１９に接続し、マトリクス外部にて共通接続して副走査回路１５に接続している。
【００２８】
主走査配線用ＴＦＴ３はすべての画素で、ｎｃｈＴＦＴ，副走査配線用ＴＦＴ４は、１行目から順次、ｎｃｈ，ｐｃｈ，ｎｃｈと、極性が行毎に交互に反転するよう配置している。
【００２９】
付加容量５は一端を表示電極２に接続し、他方を主走査配線１２と平行に配置した共通配線１８により相互に接続して、マトリクスの外部に引き出し、一括して共通電極電源回路１６に接続している。
【００３０】
また、図示していないが、ガラス基板８と対向して対向電極１７を形成した対向ガラス基板が配置されており、これらのガラス基板間で液晶を挟持している。またこれらの基板の外側には偏光板を配置し、さらに、ガラス基板８の裏面には蛍光灯バックライト，ＥＬ素子等の光源を配置して液晶表示装置を構成している。
【００３１】
画素１においては、主走査回路１０からの走査パルスにより２行分の主走査配線用TFT3が一斉に導通し、さらに、副走査電圧がＨもしくはＬレベルの場合に対応して、各々nch,ｐｃｈの副走査配線用ＴＦＴのみが導通する。そこで、主回路からの走査パルス期間のおよそ半分の期間副走査電圧をＨレベルに、残りの時間をＬレベルとすることにより、１行目，２行目の画素を選択することができる。
【００３２】
次に、図２を用いて画素平面構造を説明する。
【００３３】
図２には、１行目と２行目の画素をまとめて示す。ＩＴＯからなる表示電極２と、上下に細長い信号配線１１，副走査配線１９，主走査配線１２，共通配線１８は縦方向に隣接する画素間を相互接続するよう配置している。信号配線と表示電極２とは副走査配線用ＴＦＴ４と、主走査配線用ＴＦＴ３及び表示電極接続部２０を介して接続されている。
【００３４】
図２中の２つの副走査配線用ＴＦＴ４は、上側はｎｃｈ、下側はｐｃｈである。こうすることにより１本の副走査配線１９の電圧をＨレベル、Ｌレベルを切り替えることで、図中の上行の画素と、下行の画素とを選択駆動することができる。２つの副走査配線用TFT4をｎｃｈもしくはｐｃｈのみで構成する場合には各々独立した２本の副走査配線を設けることにより本発明の主旨を妨げることなく実現できる。また、付加容量５は主走査配線用ＴＦＴ３を構成するＳｉ膜とゲート電極層を電極とし、絶縁層としてゲート絶縁膜を用いて形成した。
【００３５】
本画素部を形成するプロセスは、ガラス基板上に、ＣＭＯＳもしくはｎｃｈ，ｐｃｈのみの薄膜トランジスタと、交差配線が形成可能な２層の金属薄膜配線が形成できれば実現可能であり、ガラス基板上に他結晶シリコンを用いたＣＭＯＳ構成の薄膜トランジスタにより形成可能である。また、前述したように、ｎｃｈのみのＴＦＴを用いても形成可能であり、逆スタガ構造のａ−ＳｉＴＦＴプロセスによっても形成可能である。
【００３６】
次に、図２中の主要部分であるＡ−Ｂ部及びＣ−Ｄ部の断面構造を図３及び図４を用いて説明する。図３は付加容量と、主走査配線部の断面構造である。付加容量部は、ガラス基板８上に順次、島状Ｓｉ層３１，ゲート絶縁膜層３２，ゲート電極層３３の積層構造で容量を形成し、無機層間絶縁膜３４，有機絶縁膜３５を積層し、表示電極２をＩＴＯにより形成する。主走査配線１２はガラス基板上にゲート電極層３３を用いて形成する。
【００３７】
次に、図４を用いて図２のＣ−Ｄ部分の断面構造を説明する。信号配線１１はゲート絶縁層から無機層間絶縁膜３４の上にＡｌ等の金属配線層４０を用いて形成する。副走査配線用ＴＦＴ４のドレイン部分に接続され、ソース部分から接続部４１をへて主走査配線用ＴＦＴ３のドレイン部に接続する。主走査配線用ＴＦＴのソース部からは金属配線層４０をへて有機絶縁膜３５の開口部である接続部１９を介して表示電極２に接続する。
【００３８】
次に、画素部分の動作について、図５の駆動波形を用いて説明する。ＶＧｎは主走査波形ＶＧＳ１は副走査波形、Ｖｄは信号波形を表す。主走査波形はフレーム周期毎に１回のパルスが印加されている。フレーム毎に信号波形の極性が反転しており、画素部の液晶を交流駆動している。図の下半分はフレーム第２期間中の主走査波形の１パルスの拡大図である。副走査配線には主走査波形のパルス幅の約１／２の幅の副走査パルスが繰り返し印加されている。ｎ本目に接続した第２行目の画素では副走査配線用ＴＦＴはｎｃｈ，ｎ本目に接続した第１行目ではｐｃｈとなっている。図１の任意のｎ本目に接続した第１行目と、ｎ本目に接続した第２行目までの画素を駆動するために、ｎ本目の主走査配線にＨレベルの選択パルスを印加する。
この期間中はｎ本目に接続した第１行目と、ｎ本目に接続した第２行目の画素の主走査配線用ＴＦＴがオン状態となる。この期間中に、副走査配線に副走査パルスを印加すると、Ｈレベルの期間はｎ本目に接続した第２行目の副走査ＴＦＴがｎｃｈであるので、このとき導通する。このときｎ本目に接続した第２行目の画素では直列に接続した主走査配線用ＴＦＴと副走査配線用ＴＦＴがいずれもオン状態となるので信号配線の信号電圧が表示電極に印加される。ｎ本目に接続した第１行目では副走査配線用ＴＦＴがオフ状態であるので、表示電極電圧は変化しない。次に、副走査信号がＬレベルになると、ｎ本目に接続した第１行目の画素のＴＦＴは２個ともオン状態となり、信号配線の電圧状態が画素に取り込まれる。このようにして、主走査線に２行分相当のパルス幅を印加しつつも１行の画素のみを選択駆動することができる。走査波形の論理値と、選択する行との関係を図６に示す。Ｇは主走査配線の論理、Ｇｓは副走査配線の論理である。画素は２行毎に主走査配線に接続されており、１，３，５行目の奇数行目の画素は副走査ＴＦＴがｎｃｈであり、２，４，６列目の走査配線用ＴＦＴはｐｃｈを用いている。そのためＧｓ＝Ｈの場合には奇数行の画素が選択され、Ｇｓ＝Ｌの場合には遇数行の画素が選択される。また、主走査ＴＦＴはすべてｎｃｈであるので、Ｇ＝Ｈの場合のみ選択される。したがって奇数行ではＧ＝Ｇｓ＝Ｈ、遇数行ではＧ＝Ｈ，Ｇｓ＝Ｌの場合に画素が選択される。したがって、図のような論理条件が遷移するパルスを印加することにより（ａ）から（ｄ）の順序で画素は１行目から順に選択される。
【００３９】
本実施例の表示マトリクスの駆動方式を用いた液晶表示装置の回路構成を図
１３に示す。画素を配列した表示マトリクスからなる表示部を駆動するための周辺回路構成が示している。本表示装置を駆動するために必要な制御信号は、水平ドットクロック及びこれに同期したデジタル表示データ，水平方向のスタートタイミングに同期した水平スタートパルスを用いる。また、画面の垂直方向のタイミングを制御するための、フレームスターと信号に同期した走査スタートパルス、及び水平走査期間と同期した走査クロックにより表示動作を制御する。
【００４０】
図１における主走査回路１０の構成及び動作を以下に述べる。走査スタートパルスをスターと信号，タイミング制御回路５０により走査スタートパルスと同期するようタイミングを調整された走査クロックを分周回路回路５１により２分周して得られた主走査シフトクロクにより多段に接続したシフトレジスタからなる主走査シフトレジスタを駆動する。各段の出力は主走査パルス駆動回路４２により出力インピーダンスを下げ、主走査配線を駆動する。主走査パルス駆動回路は一般的なレベルシフタ，出力バッファから構成される。
【００４１】
図１の副走査回路１５はタイミング制御回路の出力を一般的なレベルシフタ，出力バッファから構成する副走査パルス駆動回路４８により出力インピーダンスを下げ、副走査配線を駆動する。また、図１の共通電極電源回路１６は、直流電源回路により構成され、共通電極の電圧を一定に保つ。
【００４２】
図１の信号回路は、図１３において示すように、多段のシフトレジスタ回路に直列に接続したシフトレジスタ，１行分の表示データをドット毎にサンプリング信号により取り込み、保持動作を行うメモリ回路からなるデータラッチ，１行分のデータを一斉に記憶可能なメモリ回路からなるラインラッチ，デジタルデータを液晶階調電圧に変換するためのＤ−Ａ変換回路，低インピーダンスで高速に信号配線を駆動する信号側駆動回路により構成され、以下のように動作する。
【００４３】
水平ドットクロックと、水平スタートパルスにより駆動するシフトレジスタ４３の各段の出力をサンプリング信号として、データラッチ回路はシリアルに入力される表示データから１行分のデジタル表示データを配列，保持する。これをタイミング制御信号として１列分のデータ入力転送終了時のタイミングで入力されるラインラッチ信号により１行分のデータをラインラッチに転送する。ラインラッチのデータに応動してＤ−Ａ変換回路では画素ごとの表示データから液晶駆動電圧を発生させる。信号側駆動回路により出力インピーダンスを低減させ、信号配線を駆動する。以上のように信号回路のラインラッチ信号と同期して走査クロックを制御することにより主走査パルス及び副走査パルスを与えることで所望の表示を得ることができる。
【００４４】
次に第２の実施例について述べる。
【００４５】
図７に画素部の回路構成を示す。図中には１本の主走査配線１２に４行の画素を接続した構成を示した。各画素２０は表示電極２１と、共通の信号配線１１の間にｎｃｈの主走査配線用ＴＦＴ２２，２個の副走査配線用ＴＦＴ２３を配置し、各々のゲートは、主走査配線１２，Ｇｓ１，Ｇｓ２の２本の副走査配線と接続されている。また、表示電極２１には付加容量２４の一端が形成され、他端は共通に接続し、共通電極電源回路１６に接続されている。
【００４６】
各画素に２個配置した副走査配線用ＴＦＴ２３は、行毎にｎｃｈとｎｃｈ，ｎｃｈとｐｃｈ，ｐｃｈとｎｃｈ，ｐｃｈとｐｃｈの組み合わせを４行毎に繰り返す。こうすることで２本の副走査信号の論理の組み合わせにより、４画素から１画素を選択導通することができ、主走査配線の論理と副走査の論理を組み合わせることにより全画素のうちの所望の１行を選択し、信号配線電圧を画素に書き込むことができる。
【００４７】
この回路の動作について、図８に示す駆動波形を用いて説明する。ＶＧｎはｎ本目の主走査配線に印加する走査波形、ＶＧＳ１，ＶＧＳ２はＧＳ１，ＧＳ２の副走査配線に印加する副走査波形、Ｖｄはｍ本目の信号配線に印加する信号波形を表わす。主走査波形はフレーム周期毎に１回のパルスが印加されている。信号波形はフレーム毎に極性が反転しており、画素部の液晶を交流駆動している。図の下半分はフレーム第２期間中の主走査波形の１パルスの拡大図である。副走査配線ＶＧＳ１には主走査波形のパルス幅の約１／２の幅、ＶＧＳ２には主走査波形のパルス幅の１／４幅の副走査パルスが繰り返し印加されている。主走査配線にＨレベルの選択パルスを印加することにより、ｐｘｎ１からｐｘｎ４行目の画素の主走査配線用ＴＦＴがオン状態となる。この期間中に、２本の副走査配線ＧＳ１，ＧＳ２に互いにＨレベル，Ｌレベルの組み合わせの異なる４通りの副走査パルスＨ，Ｈ、Ｈ，Ｌ、Ｌ，Ｈ、Ｌ，Ｌの状態を順次印加することにより、Ｐｎｘ１からＰｎｘ４の画素においてのみ選択的に副走査配線用ＴＦＴが２個ともオン状態となり信号電圧Ｖｄは各々の表示電極に選択印加し、所望の画素電極を駆動することができる。また実際の表字パネルでは配線抵抗及び配線容量により応答遅延Δｔｇが発生し、特に主走査配線は配線長が長くなるので遅延が顕著である。この遅延時間は画素の実効選択時間を低下させるので、主走査パルスと副走査パルスの立ち上がりに時間遅延を設けることにより遅延が発生しても画素を十分に書き込む時間を確保することができ良好な表示が可能である。また同様の理由により主走査パルス断ち下がり時に副走査パルスが応答するための時間差を設けても良い。
【００４８】
図９，図１０には画素部のＴＦＴ回路部についての第３の実施例を示す。この実施例では表示電極と信号配線１１との間には主走査配線用ＴＦＴ２２の主回路が接続されており、主走査配線用ＴＦＴのゲートには２個の副走査ＴＦＴの主回路が直列に接続されている。このため、主走査配線１２の選択パルスは、副走査配線用ＴＦＴのいずれもがオン状態にある場合に主走査配線用ＴＦＴをオン状態に制御し、表示電極と信号配線との接続を制御している。第２の実施例では主走査配線には４画素分の主走査配線用ＴＦＴが接続されており配線容量を増大させていたが、本実施例では主走査配線には副走査配線用ＴＦＴの主回路が接続されており、主走査配線の配線容量を低減することが可能となり、パネルが大型化して配線抵抗が増大しても駆動することは可能となる利点がある。また、信号配線と表示電極との間には主走査配線用ＴＦＴを介して接続しており、第２の実施例の場合に主走査配線用ＴＦＴ、２個の副走査配線用ＴＦＴの合計３個のＴＦＴが直列接続されていた場合に比べ、画素書き込み時のオン抵抗を低減可能であり、パネルの書き込みが速くなり高速に駆動することができるため走査線の多い画素を駆動できる利点がある。
【００４９】
次に図１２に示す第４の実施例について説明する。本実施例では画素内に２個の副走査配線用ＴＦＴと、２個の主走査配線用ＴＦＴの合計４つのＴＦＴを用いて２本の副走査信号のＨ，Ｌレベルの組み合わせと、主走査配線１２にＨレベルが印加されている場合に各々の信号配線Ｄｍと画素部表示電極ｐｘ１からｐｘ４を選択接続することができる。本実施例では実施例２に比べ副走査配線に各画素の副走査配線用ＴＦＴの主回路を構成するソースもしくはドレイン端子を接続する構成としており、副走査配線の容量を低減することができ、主走査配線よりも周期の短い副走査信号を波形歪み少なく伝達することができるのでパネルを大型化，高精細化しても良好な表示を得ることができる利点がある。また、２個の主走査配線用ＴＦＴ間に補助容量２４の一方の電極を配置しており、主走査信号がＬレベルで画素電圧を維持する場合に表示電極電圧を保持して液晶駆動電圧が変動するのを防止することができる。従来例の画素と異なり、副走査信号が保持期間中も周期的に印加されている。副走査信号電圧を効率よく吸収することができるので２本の副走査信号が印加される副走査配線用ＴＦＴが共通に接続された図の部位に補助容量を接続することで効率よく副走査信号のノイズを低減する機能もあり、表示変動を低減するために有効である。
次に第５の実施例を説明する。本実施例は横ストライプ方式のカラーフィルタ配列方式画素に本発明の駆動方式を適用した場合である。画素および走査，信号配線の関係を図１８に示す。１画素は縦方向に赤，緑，青の表示を受け持つ３つのセルが順に配列されており、セルにはＤｍの信号配線及び副走査配線Ｇｓが上下方向，左右方向には各セルごとに共通配線、２セル毎に主走査配線Ｇｎが配置している。この画素の回路構成を図１９に示す。画素が縦に配列された３つのセルから構成されており、２セル毎に主走査配線Ｇｎ及び共通配線１８が配置されており、上下方向には副走査配線Ｇｓ，信号配線Ｄｍがセルごとに配置されている。なお、この画素において、共通電極配線は各セル間に同一電位を供給するものであるので画素間を相互に接続すれば良く、上下方向に同一行毎に接続し、マトリクスの上下方向から引き出しても構わない。
【００５０】
このように横ストライプ画素を用い、水平ｍ画素×垂直ｎ画素のマトリクス駆動に必要な配線本数を表１に示す。
【００５１】
【表１】

【００５２】
比較すると従来技術に比べ副走査配線本数分だけ引き出し配線本数が多くなっている。本発明の縦ストライプでは上下方向の配線本数が従来技術の２倍の本数となっているのに比べ、横ストライプでは共通配線を上下引き出しでは１．５倍、左右引き出しでは従来技術と同一本数である。また、左右方向の配線本数は縦ストライプでは１．５倍であり、横ストライプでは４．５倍であるが共通電極上下引き出しではたかだか１．５倍である。画素セル内の配線本数の増大は相対的に画素の開口率を低下させる要因となる。特に、縦ストライプのセルでは上下に長い長方形となるので上下方向の配線本数は開口率が大きく低下するのに対し左右方向の配線本数増加による開口率の低下は少ない。一方横ストライプの場合は画素形状が横長であるので開口率は左右方向の配線本数の増加が少ないほど開口率は低下しない。従来技術の画素に比べ本発明の縦ストライプ画素は開口率の低下が著しいのに比べ、横ストライプ方式で共通配線を上下に引き出すことにより開口率に影響の大きい左右方向の配線本数の増加を１．５倍に抑えることができ、高精細で開口率の高い画素を得ることができた。
【００５３】
図１６は以上説明した表示装置の外観である。多数の画素をマトリクス配置した表示領域５１と、マトリクスから引き出した主走査配線，副走査配線，共通配線，信号配線が接続された、主走査回路１０，副走査回路１５，共通電極電源回路１６，信号回路９が配置され、外部とは配線５６を介して電源，表示データ，信号が入力されている。詳細に説明すると、本発明の大きな効果である、高精細化したパネルにおいては表示部が高密度であるのでマトリクス配線の回路との接続ピッチが微細になるため、駆動回路はポリシリコンを用いてガラス基板５５上に集積することにより高精細で、高密度の表示が実現可能である。
【００５４】
また、基板サイズが大きく、画素が大きい場合では、駆動回路をＬＳＩに集積し、異方性導電膜などを用いて接続して形成しても良い。
【００５５】
図１４には以上に説明した液晶表示装置を用いたパーソナルコンピュータの外観図を示す。従来技術を用いた表示装置よりも画像が高精細であるので同等のパネルサイズを用いて、画素数を大幅に増大させることができるので写真並みの高精細なグラフィックス表示が可能である。また周辺駆動部をガラス基板に集積化したので表示部分の周囲幅を狭め、また、部品点数も少なく、軽量な表示装置が実現できるので、コンパクトで軽量な携帯型コンピュータを提供することができる。
【００５６】
以上のように、本発明によれば、主走査配線に印加する主走査パルス幅を広げて配線遅延の大きい主走査配線の選択時間を拡張することができたので、表示品質を損なうことなくまたフリッカが発生することなく、均一で良好な表示特性を得ることができた。
【００５８】
また、画素を横ストライプとし、共通配線を上下方向に引き出すことで開口率が高く、消費電力を低減可能な表示装置を得ることができた。
【００５９】
【発明の効果】
本発明により、高品位の表示が可能な液晶種表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の概略構成を示す図である。
【図２】画素部平面を示す図である。
【図３】画素容量部断面図を示す図である。
【図４】ＴＦＴ表示電極接合部断面図である。
【図５】各部駆動波形を示す図である。
【図６】選択状態説明図を示す図である。
【図７】第２実施例の画素回路を示す図である。
【図８】第２実施例の各部駆動波形を示す図である。
【図９】第３実施例の画素回路を示す図である。
【図１０】第３実施例の画素回路を示す図である。
【図１１】第４実施例の画素回路を示す図である。
【図１２】液晶表示装置のブロック構成を示す図である。
【図１３】液晶表示装置の応用機器構成図を示す図である。
【図１４】画素部平面を示す図である。
【図１５】本発明の実施例の概略外観図を示す図である。
【図１６】従来技術による液晶表示装置の概略構成を示す図である。
【図１７】横ストライプ画素マトリクスの概略構成を示す図である。
【図１８】横ストライプ画素の回路概略構成を示す図である。
【符号の説明】
１…画素、２…表示電極、３…主走査配線用ＴＦＴ、４…副走査配線用ＴＦＴ、５…付加容量、６，７…表示領域、８…ガラス基板、９…信号回路、１０…主走査回路、１１…信号配線、１２…主走査配線、１３…制御回路、１４…配線、１５…副走査回路、１６…共通電極電源回路、１７…対向電極、１８…共通配線、１９…副走査配線、２０…接続部、３１…島状Ｓｉ層、３２…ゲート絶縁膜層、３３…ゲート電極層、３４…無機層間絶縁膜、３５…有機絶縁膜、４０…金属配線層、４１…接続部、Ｇｓ…副走査配線、Ｇｍ…主走査配線、Ｄｍ…信号配線。

Claims

信号回路と、走査回路により表示部のスイッチング素子を駆動する液晶表示装置において、
前記走査回路は、前記信号回路から延びる信号線の配線方向と交差する方向に配線された主走査配線の制御を行う主走査回路と、前記信号回路から延びる信号線の配線方向と同方向に配線された副走査配線の制御を行う副走査回路を有し、
前記主走査配線と、前記信号線で囲まれる領域にて２画素部を形成し、該２画素部のそれぞれには主走査配線用ＴＦＴと副走査配線用ＴＦＴとを有し、
前記画素部における前記副走査配線用ＴＦＴの極性は、一つがｎｃｈであり、もう一つがｐｃｈであり、
前記主走査配線用ＴＦＴのゲート電極に前記主走査配線が、前記副走査配線用ＴＦＴのゲート電極に前記副走査配線が、前記副走査配線用ＴＦＴのソース電極、ドレイン電極の一方に信号線が、前記副走査配線用ＴＦＴのソース電極、ドレイン電極の他方に前記主走査配線用ＴＦＴのドレイン電極，ソース電極の一方が、前記主走査配線用ＴＦＴのソース電極、ドレイン電極の他方に表示電極が接続され、
前記２画素部のそれぞれは、前記主走査配線用ＴＦＴ及び前記副走査配線用ＴＦＴにより選択されて駆動される液晶表示装置。
信号回路と、走査回路により表示部のスイッチング素子を駆動する液晶表示装置において、
前記走査回路は、前記信号回路から延びる信号線の配線方向と交差する方向に配線された主走査配線の制御を行う主走査回路と、前記信号回路から延びる信号線の配線方向とは別に配線された副走査配線の制御を行う副走査回路を有し、
前記主走査配線と、前記信号線で囲まれる領域により４個の画素部を形成し、該画素部のそれぞれには主走査配線用ＴＦＴと２個の副走査配線用ＴＦＴとを有し、
前記主走査配線用ＴＦＴのゲート電極に前記２個の副走査配線用ＴＦＴが直列に、前記主走査配線用ＴＦＴのソース電極、ドレイン電極の一方が前記信号線に、前記主走査配線用ＴＦＴのソース電極、ドレイン電極の他方が表示電極に、前記２個の副走査配線用 TFT のゲート電極が前記副走査配線に、前記２個の副走査配線用ＴＦＴの一方の副走査配線用ＴＦＴのソース電極、ドレイン電極の一方が前記主走査配線に接続され、
前記画素部の前記２個の副走査配線用ＴＦＴは、行毎にｎｃｈとｎｃｈ、ｎｃｈと pch 、ｐｃｈとｎｃｈ、ｐｃｈとｐｃｈの組み合わせを４行毎に繰り返され、
前記４個の画素部から所望の画素部が選択されて駆動される液晶表示装置。
信号回路と、走査回路により表示部のスイッチング素子を駆動する液晶表示装置において、
前記走査回路は、前記信号回路から延びる信号線の配線方向と交差する方向に配線された主走査配線の制御を行う主走査回路と、前記信号回路から延びる信号線とは別に配線された副走査配線の制御を行う副走査回路を有し、
前記主走査配線と、前記信号線で囲まれる領域により４個の画素部を形成し、該画素部のそれぞれには主走査配線用ＴＦＴと２個の副走査配線用ＴＦＴとを有し、
前記主走査配線用ＴＦＴのソース電極、ドレイン電極の一方に前記２個の副走査配線用ＴＦＴが直列に、前記主走査配線用ＴＦＴのソース電極、ドレイン電極の他方が表示電極に、前記主走査配線用ＴＦＴのゲート電極が前記主走査配線に、前記２個の副走査配線用ＴＦＴのゲート電極が前記副走査配線に、前記２個の副走査配線用ＴＦＴの一方の副走査配線用ＴＦＴのソース電極、ドレイン電極の一方が前記信号線に接続され、
前記画素部の各々における前記主走査配線用ＴＦＴのゲート電極は前記主走査配線に共通して接続され、
前記画素部の前記２個の副走査配線用ＴＦＴは、行毎にｎｃｈとｎｃｈ、ｎｃｈと pch 、ｐｃｈとｎｃｈ、ｐｃｈとｐｃｈの組み合わせを４行毎に繰り返され、
前記４個の画素部から所望の画素部が選択されて駆動される液晶表示装置。
信号回路と、走査回路により表示部のスイッチング素子を駆動する液晶表示装置において、
前記走査回路は、前記信号回路から延びる信号線の配線方向と交差する方向に配線された主走査配線の制御を行う主走査回路と、前記信号回路から延びる信号線とは別に配線された副走査配線の制御を行う副走査回路を有し、
前記主走査配線と、前記信号線で囲まれる領域により４個の画素部を形成し、該画素部のそれぞれには２個の主走査配線用ＴＦＴと２個の副走査配線用ＴＦＴとを有し、
前記２個の主走査配線用ＴＦＴが表示電極に直列に、前記２個の主走査配線用ＴＦＴの一方のソース電極、ドレイン電極の一方が信号線に、前記２個の主走査配線用ＴＦＴのそれぞれのゲート電極が前記副走査配線用ＴＦＴのソース電極、ドレイン電極の一方に、前記副走査配線用ＴＦＴのソース電極、ドレイン電極の他方が前記副走査配線に、前記２個の副走査配線用ＴＦＴのそれぞれのゲート電極が前記主走査配線に接続され、
前記画素部の前記２個の副走査配線用ＴＦＴは、行毎にｎｃｈとｎｃｈ、ｎｃｈと pch 、ｐｃｈとｎｃｈ、ｐｃｈとｐｃｈの組み合わせを４行毎に繰り返され、
前記４個の画素部から所望の画素部が選択されて駆動される液晶表示装置。
蛍光灯やＥＬ発光素子の光源を備えている請求項１乃至４のいずれか１項の液晶表示装置。