JP3525018B2 - アクティブマトリックス型液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アクティブマト
リックス型液晶表示装置に関する。

【０００２】

【従来の技術】周知の通り、アクティブマトリックス型
液晶表示装置は、２枚のガラス基板を対向させて固定
し、その間隙に液晶を封入した構造となっており、一方
のガラス基板に透明な共通電極が形成され、他方のガラ
ス基板には多数の透明な画素電極が行列状に形成される
と共に各画素電極に個別的に電圧を印加するための回路
が形成されている。

【０００３】図１０は、この種のアクティブマトリック
ス型液晶表示装置の一般的な構成を示すものであり、よ
り詳しくは同装置の上記画素電極の形成された側を見下
ろした平面図を表している。

【０００４】このアクティブマトリックス型液晶表示装
置は、ｍ行ｎ列の画素行列ＰＸ（ｉ，ｊ）（ｉ＝１〜
ｍ，ｊ＝１〜ｎ）を有しており、その一部が図１０に図
示されている。図中、縦横に配列された矩形が破線によ
って示されているが、これらは各々画素を表している。

【０００５】各画素は、図示の通り、水平方向（列方
向）および垂直方向（行方向）に規則正しく配列されて
いるが、これらの画素の各列に対応しｎ本のデータ線Ｄ
ｊ（ｊ＝１〜ｎ）が形成され、さらに画素の各行に対応
しｍ本のゲート線Ｇｉ（ｉ＝１〜ｍ）が形成されてい
る。ここで、各データ線Ｄｊ（ｊ＝１〜ｎ）は、各画素
ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）に信号電圧
を供給する線路である。また、ゲート線Ｇｉ（ｉ＝１〜
ｍ）は、信号電圧の画素への書込みを行わせるためのゲ
ート電圧を各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１
〜ｎ）に供給する線路である。

【０００６】各画素ＰＸ（ｉ，ｊ）は、上述の画素電極
の他、ＴＦＴ（Thin Film Transistor；薄膜トランジス
タ）１を有している。このＴＦＴ１は、ソース端子がデ
ータ線Ｄｊに接続され、ゲート端子がゲート線Ｇｉに接
続され、ドレイン端子が画素電極に接続されている。こ
こで、画素電極は、上述した共通電極との間に液晶を挟
んでいる。図１０における容量２は、この画素電極およ
び共通電極により挟まれた液晶容量を表すものである。
ＴＦＴ１は、画素に対する書込みを行うか否か、すなわ
ち、データ線Ｄｊを介して供給される信号電圧をこの液
晶容量２に印加するか否かを切り換えるためのスイッチ
ング素子として機能する。

【０００７】次にこのアクティブマトリックス型液晶表
示装置の動作について説明する。このアクティブマトリ
ックス型液晶表示装置では、ｍ本のゲート線Ｇｉ（ｉ＝
１〜ｍ）を順次走査し、一定のフィールド周期毎に１画
面の画像表示を行う。ここで、ゲート線を走査する方式
には、ノンインターレース方式とインターレース方式の
２種類がある。図１１（ａ）および（ｂ）は、ｍ＝４８
０の場合を例に挙げ、これらの各方式における各ゲート
線の走査順序を示したものである。

【０００８】ノンインターレース方式では、１フィール
ド周期を要して、図１１（ａ）に例示するように４８０
本のゲート線Ｇ１〜Ｇ４８０に一定時間ずつゲート電圧
を順次印加してゆき、以後、フィールド周期が新たなも
のに切り換わる毎にこれと同じ動作を繰り返す。このよ
うな各ゲート線に対するゲート電圧の印加は、図示しな
いゲートドライバによって行われる。

【０００９】各フィールド周期において、各ゲート線Ｇ
１〜Ｇ４８０には１回ずつゲート電圧が印加される。こ
こで、あるゲート線Ｇｉにゲート電圧が印加されたとす
ると、このゲート電圧は画素行列の第ｉ行を構成するｎ
個の画素ＰＸ（ｉ，ｊ）（ｊ＝１〜ｎ）の各ＴＦＴ１の
ゲートに印加され、これらのＴＦＴ１が導通状態とされ
る。また、このゲート線Ｇｉに対するゲート電圧の印加
が行われる期間、図示しないデータドライバによりｎ本
のデータ線Ｄｊ（ｊ＝１〜ｎ）にｎ画素分の信号電圧が
各々出力される。これらのｎ画素分の信号電圧は、導通
状態となった上記の各ＴＦＴ１を介すことにより各画素
ＰＸ（ｉ，ｊ）（ｊ＝１〜ｎ）の液晶容量２に各々印加
される。この結果、ｎ個の画素ＰＸ（ｉ，ｊ）（ｊ＝１
〜ｎ）により水平走査線１本分の線画像の表示が行われ
ることとなる。このようなゲート電圧および信号電圧の
印加が画素行列の第１行から第４８０行までについて行
われ、これにより１画面分の画像の表示が行われる。

【００１０】これに対し、インターレース方式では、図
１１（ｂ）に例示するように、あるフィールド周期にお
いて例えば奇数番目のゲート線Ｇ１，Ｇ３，Ｇ５，…Ｇ
４７９にゲート電圧を印加したときは、次のフィールド
周期では偶数番目のゲート線Ｇ２，Ｇ４，Ｇ６，…Ｇ４
８０にゲート電圧を印加する、という具合に各フィール
ド周期間で異なったゲート線の走査を行い、２フィール
ド周期を要して１画面分の画像表示を行う動作を繰り返
す。

【００１１】このインターレース方式の場合、２フィー
ルド周期に１回の割合で１本のゲート線Ｇｉに対するゲ
ート電圧の印加を行えばよいので、消費電力を節約する
ことができるという利点がある。

【００１２】

【発明が解決しようとする課題】ところで、上述した従
来のアクティブマトリックス型液晶表示装置は、画素行
列を構成する各列毎にデータ線を有しているため、１行
当たりの画素数が多い場合には、それに応じてデータド
ライバを多数使用する必要が生じる。しかしながら、こ
のデータドライバは比較的高価な部品であるため、これ
を多数使用したのでは装置全体が高価なものとなってし
まう。例えば列方向の画素数が１９２０、行方向の画素
数が４８０であるＶＧＡ対応の液晶表示パネルは、１９
２０本のデータ線と４８０本のゲート線を有している。
２４０個の出力端子を有するデータドライバおよびゲー
トドライバを用い、上記従来技術によりこの液晶表示パ
ネルを構成するものとすると、データドライバを列方向
に沿って８個設け、ゲートドライバを行方向に沿って２
個設ける必要がある。このように８個ものデータドライ
バを使用すると、液晶表示パネルが高価なものとなって
しまうのである。

【００１３】また、上述した従来の技術は、表示エリア
の小さい液晶表示パネルを構成することが困難であると
いう問題を有していた。すなわち、液晶表示パネルの額
縁部分であるデータ配線端子部には、上記の各データ線
に信号電圧を供給するための多数の端子が設けられてい
るが、表示エリアの小さな液晶表示パネルにおいてはこ
のデータ配線端子部を小型化する必要がある。そして、
このデータ配線端子部の小型化を行うためには、上記各
データ線に対応した端子のピッチを狭くする必要がある
が、従来技術による液晶表示パネルはデータ線の本数が
多いため、この狭ピッチ化の要求が極めて厳しいものに
なってしまう。このため、データ配線端子部の製作が難
しくなり、歩留りの低下等の問題を引き起こすのであ
る。

【００１４】この発明は、以上の事情に鑑みてなされた
ものであり、従来に比して少ない本数のデータ線により
各画素の駆動を行い得るアクティブマトリックス型液晶
表示装置を提供することを目的としている。

【００１５】

【課題を解決するための手段】本発明は、液晶駆動用の
画素電極およびゲート電圧が与えられることにより信号
電圧を前記画素電極に伝達するスイッチング素子を各々
有するｍ×ｎ個の画素からなる画素行列と、それぞれｍ
対の画素から構成されたｎ／２個の画素群のそれぞれに
接続されて各対毎に信号電圧を供給するｎ／２本のデー
タ線と、各々前記ｎ／２本のデータ線と直交するように
形成され、各々前記対をなす画素のいずれか一方からな
るｎ／２個の画素にゲート電圧を供給するｍ本の第１の
ゲート線と、各々前記第１のゲート線と対をなし、か
つ、平行に形成され、各々前記対をなす画素のいずれか
他方からなるｎ／２個の画素にゲート電圧を供給するｍ
本の第２のゲート線と、を具備することを特徴とするア
クティブマトリックス型液晶表示装置を要旨とする。

【００１６】かかる発明によれば、ｎ／２本のデータ線
が各々１本当たり２ｍ画素の画素群へ信号電圧を供給す
る。また、ｍ本の第１のゲート線へのゲート電圧の印加
により、これらのｍ×ｎ個の画素群の半分の画素に信号
電圧の書込みが行われ、ｍ本の第２のゲート線へのゲー
ト電圧の印加により、これらの残りの半分の画素に信号
電圧の書込みが行われる。本発明によれば、データ線の
本数が従来の半分に減るため、高価なデータドライバの
個数を半減することができる。

【００１７】本発明は、前記第１および第２のゲート線
が交互に並んで形成され、かつ、前記第１および第２の
ゲート線の各対は、各々の第１のゲート線と第２のゲー
ト線が１画素を隔てて対向するように形成されてなるこ
とを特徴とするアクティブマトリックス型液晶表示装置
を要旨とする。

【００１８】かかる発明によれば、第１および第２のゲ
ート線のレイアウトが容易であり、また、これらの各ゲ
ート線からその内側の各画素への信号配線のレイアウト
が容易であるという利点がある。

【００１９】さらに本発明は、前記ｎ／２本のデータ線
は、各データ線間に各々ｍ対の画素からなる画素群を挟
むように形成され、各々の両側の各画素に前記信号電圧
を供給するものであり、前記第１および第２のゲート線
の各対は、各々の第１および第２のゲート線が前記各デ
ータ線間を交互に分担し、各データ線間の各画素に前記
ゲート電圧を供給するものであり、かつ、隣接する各対
間では第１および第２のゲート線が異なったデータ線間
を分担することを特徴とするアクティブマトリックス型
液晶表示装置を要旨とする。

【００２０】かかる発明によれば、第１および第２のゲ
ート線の各対間の各画素群においては、常にｎ／２個の
画素による表示が行われ、各データ線間の各画素群にお
いては常にｍ／２個の画素による表示が行われる。従っ
て、ラインクローリングの問題が生じにくい。

【００２１】さらにまた本発明は、前記ｎ／２本のデー
タ線は、各データ線間に各々ｍ対の画素からなる画素群
を挟むように形成され、各々の両側の各画素に前記信号
電圧を供給するものであり、前記第１および第２のゲー
ト線の各対は、各々の第１および第２のゲート線が前記
各データ線間を交互に分担し、各データ線間の各画素に
前記ゲート電圧を供給するものであり、前記画素行列に
おける各画素は、前記画素電極に一方の電極が接続され
た蓄積容量を有し、前記画素行列における各画素の境界
部のうち前記データ線の形成されていない境界部には前
記データ線と平行に蓄積容量線が形成され、前記蓄積容
量の他方の電極が該蓄積容量線に接続されてなることを
特徴とするアクティブマトリックス型液晶表示装置を要
旨とする。

【００２２】かかる発明によれば、各画素電極に蓄積容
量が接続されているため、各画素の信号電圧を保持する
能力を高くすることができる。また、各蓄積容量線に
は、その両側の各蓄積容量から２画素分の書込み電流が
流れる。従って、隣接したデータ線に対しては逆極性の
信号電圧が印加されるように、各データ線に対する信号
電圧の出力を行うことにより、各蓄積容量線に流れる書
込み電流を相殺し、書込み不足の発生を防止することが
できる。

【００２３】また本発明は、フィールド周期が切り換わ
る毎に、前記ｍ本の第１のゲート線に前記ゲート電圧を
順次供給する動作と、前記ｍ本の第２のゲート線に前記
ゲート電圧を順次供給する動作とを交互に繰り返す走査
手段を具備することを特徴とするアクティブマトリック
ス型液晶表示装置を要旨とする。

【００２４】かかる発明によれば、２フィールド周期を
要して画素行列の全画素への信号電圧の書込みが行われ
る。従って、信号電圧の書込みに伴う消費電力を低減す
ることができる。

【００２５】さらに本発明は、各フィールド周期におい
てｍ個の出力端子からゲート電圧を順次出力するゲート
ドライバと、前記フィールド周期が切り換わる毎に、前
記ゲートドライバのｍ個の出力端子から順次出力される
ゲート電圧を前記ｍ本の第１のゲート線に順次供給する
動作と、前記ゲートドライバのｍ個の出力端子から順次
出力されるゲート電圧を前記第２のゲート線に順次供給
する動作とを交互に繰り返すデマルチプレクサとを具備
し、前記デマルチプレクサおよび前記画素行列を共通の
製造工程により製造してなることを特徴とするアクティ
ブマトリックス型液晶表示装置を要旨とする。

【００２６】かかる発明によれば、上記請求項６に係る
発明と同様な作用効果が得られる。また、デマルチプレ
クサを設けたことによりゲートドライバの個数を半減す
ることができる。また、デマルチプレクサおよび画素行
列を共通の製造工程により製造するので、製造コストの
増加を招くことなく実施することができる。

【００２７】さらにまた本発明は、第１のスタートパル
スを順次シフトし、各ステージの出力信号を前記ゲート
電圧として前記ｍ本の第１のゲート線に供給する第１の
シフトレジスタと、第２のスタートパルスを順次シフト
し、各ステージの出力信号を前記ゲート電圧として前記
ｍ本の第２のゲート線に供給する第２のシフトレジスタ
とを具備し、前記第１および第２のシフトレジスタ並び
に前記画素行列を共通の製造工程により製造してなるこ
とを特徴とするアクティブマトリックス型液晶表示装置
を要旨とする。

【００２８】かかる発明によれば、上記と同様な作用効
果が得られる。また、第１および第２のシフトレジスタ
を設けたことによりゲートドライバの外付けが不要にな
る。また、各シフトレジスタおよび画素行列を共通の製
造工程により製造するので、製造コストの増加を招くこ
となく実施することができる。

【００２９】

【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。

【００３０】Ａ．第１の実施形態 図１は、この発明の第１の実施形態であるアクティブマ
トリックス型液晶表示装置の構成を示す平面図である。
前掲図１０と同様、破線表示の各矩形は画素行列ＰＸ
（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を構成する個々
の画素を表している。

【００３１】前掲図１０のアクティブマトリックス型液
晶表示装置は、画素行列ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，
ｊ＝１〜ｎ）の各列毎に１本ずつデータ線Ｄｊを有して
おり、かつ、各行毎に１本ずつゲート線Ｇｊを有してい
た。

【００３２】これに対し、本実施形態に係るアクティブ
マトリックス型液晶表示装置では、画素行列ＰＸ（ｉ，
ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を各々２列ずつに区切
るようにｎ／２本のデータ線が形成されており、各デー
タ線は各々の両側の２ｍ個の画素のＴＦＴ１のソース端
子に接続されている。図１ではこれらのうち３本のデー
タ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２が例示されている。

【００３３】また、画素行列ＰＸ（ｉ，ｊ）（ｉ＝１〜
ｍ，ｊ＝１〜ｎ）の各行については、各行を構成するｎ
個の画素を両側から挟むように第１のゲート線ＧＡｉ
（ｉ＝１〜ｍ）および第２のゲート線ＧＢｉ（ｉ＝１〜
ｍ）が各々形成されている。各行を構成するｎ個の画素
は、上記のｎ／２本のデータ線によって区切られ、各デ
ータ線間には画素が２個ずつ挟まれた状態となっている
が、第１および第２の各ゲート線はこれらの各データ線
間を交互に分担し、各データ線間の２画素のＴＦＴ１へ
のゲート電圧の供給を行う。また、各行に設けられた第
１および第２のゲート線は、隣接した各行間で異なった
データ線間を分担し、各データ線間の画素のＴＦＴ１へ
のゲート電圧の供給を行っている。

【００３４】例えば第ｉ行に着目すると、データ線Ｄｊ
−２およびＤｊ間の２個の画素ＰＸ（ｉ，ｊ−１），Ｐ
Ｘ（ｉ，ｊ）に対しては第２のゲート線ＧＢｉによりゲ
ート電圧の供給が行われ、その隣りのデータ線Ｄｊおよ
びＤｊ＋２間に挟まれた２個の画素ＰＸ（ｉ，ｊ＋
１），ＰＸ（ｉ，ｊ＋２）に対しては第１のゲート線Ｇ
Ａｉによりゲート電圧の供給が行われる。

【００３５】一方、第ｉ行の隣りの第ｉ−１行において
は、データ線Ｄｊ−２およびＤｊ間の２個の画素に対し
ては第１のゲート線ＧＡｉ−１によりゲート電圧の供給
が行われ、その隣りのデータ線ＤｊおよびＤｊ＋２間に
挟まれた２個の画素に対しては第２のゲート線ＧＢｉ−
１によりゲート電圧の供給が行われるのである。第ｉ＋
１行についても同様である。

【００３６】次に本実施形態の動作について説明する。
本実施形態では、第１および第２の各ゲート線を各フィ
ールド周期間で交互に走査するインターレース方式の走
査により、２フィールド周期を要して１画面分の画像表
示が行われる。すなわち、例えば奇数フィールド周期に
おいては、第１のゲート線ＧＡｉ（ｉ＝１〜ｍ）に一定
時間ずつゲート電圧が順次印加される。また、各ゲート
線にゲート電圧が印加される期間、ｎ／２本のデータ線
を介し、各ゲート線に接続されたｎ／２個の画素に信号
電圧が各々出力される。すなわち、図１に示す例では、
ゲート線ＧＡｉにゲート電圧が印加されている期間、デ
ータ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２を介し、ゲート線ＧＡ
ｉに接続された画素ＰＸ（ｉ，ｊ−２），ＰＸ（ｉ，ｊ
＋１），ＰＸ（ｉ，ｊ＋２）に信号電圧が各々供給され
るのである。この結果、奇数フィールド周期において
は、ｍ行ｎ列の各画素のうちゲート線ＧＡ（ｉ）（ｉ＝
１〜ｎ）に接続された半分の画素に信号電圧の書込が行
われる。

【００３７】そして、次の偶数フィールド周期において
は、第２のゲート線ＧＢｉ（ｉ＝１〜ｍ）に一定時間ず
つゲート電圧が順次印加される。また、各ゲート線への
ゲート電圧の印加が行われる期間、ｎ／２本のデータ線
を介し、各ゲート線に接続されたｎ／２個の画素に信号
電圧が印加される。この結果、偶数フィールド周期にお
いては、ゲート線ＧＢ（ｉ）（ｉ＝１〜ｎ）に接続され
た他の半分の画素に対する信号電圧の書込が行われる。

【００３８】このように本実施形態によれば、２フィー
ルド周期を要して１画面分の信号電圧がｍ行ｎ列の全画
素に書き込まれるため、１画面分の画像が完全な形で表
示される。

【００３９】以上、本実施形態の構成および動作につい
て説明したが、本実施形態の効果を列挙すると次の通り
である。 （１）データ線の本数が、従来の半分になる。従って、
データドライバの個数を減らすことができ、装置全体の
価格を低減することができる。例えば列方向の画素数が
１９２０、行方向の画素数が４８０であるＶＧＡ対応の
液晶表示パネルを構成する場合、データ線の本数が９６
０本で済む。従って、例えば２４０個の出力端子を有す
るデータドライバを列方向に沿って４個設けるのみでよ
く、データドライバの個数を半分に減らすことができ、
装置の低価格化が可能となる。なお、本実施形態の場
合、１行当たり２本のゲート線を使用するので、ＶＧＡ
対応の液晶表示パネルの場合はゲート線が９６０本とな
り、ゲートドライバを４個使用することとなる（従来は
２個）。しかしながら、高価なデータドライバの個数が
半分になり、かつ、総部品点数が少なくなるので、結
局、装置全体としての価格は安くなるのである。

【００４０】（２）データ線の本数が従来の半分で済む
ため、表示エリアが小さい液晶表示パネルを構成する場
合においても、データ配線端子部の狭ピッチ化に関する
要求が厳しいものとはならない。

【００４１】（３）上述した従来のアクティブマトリッ
クス型液晶表示装置では、各フィールド周期においてｎ
本のデータ線を駆動したが、本実施形態では各フィール
ド周期においてｎ／２本のデータ線しか駆動しない。こ
のため、本実施形態では、各データドライバの駆動周波
数を従来の半分にすることができる。また、上述のよう
にデータドライバの個数が従来の半分になる。従って、
全データドライバの消費電力は従来の約１／４に低減さ
れることとなる。なお、本実施形態では、ゲート線の本
数が従来の２倍になるため、ゲートドライバの必要個数
が増えることとなる。しかしながら、ゲートドライバの
駆動周波数は、データドライバの駆動周波数に比べて極
めて低いため、ゲートドライバの増加に起因した全消費
電力の増加分は僅かであり、結局、装置の全消費電力は
大幅に低減されることとなる。

【００４２】（４）本実施形態においては、ｎ／２本の
データ線により区切られた各区間を第１および第２のゲ
ート線が交互に分担し、各区間内の画素へのゲート電圧
の供給を行い、かつ、隣接する各行間では第１および第
２のゲート線が異なった区間を分担するようにしている
ので、奇数フィールド周期であるか偶数フィールド周期
であるかに拘らず、常に全ての行においてｎ／２個の画
素による表示が行われ、かつ、全ての列においてｍ／２
の画素による表示が行われる。従って、目障りな縦縞あ
るいは横縞が画面に現れるラインクローリングが生じ難
いという利点がある。

【００４３】Ｂ．第２〜第４の実施形態 図２〜図４はこの発明の第２〜第４の実施形態の構成を
各々示すものである。これらの各実施形態における各ゲ
ート線と各画素との具体的な接続関係は上記第１の実施
形態において示したものとは異なっている。しかし、い
ずれの実施形態も、ｎ／２本のデータ線が各々２列ずつ
分担して信号電圧の供給を行う点並びに各行毎に第１お
よび第２のゲート線がｎ／２個ずつ画素を分担してゲー
ト電圧の供給を行う点において、上記第１の実施形態と
変るところはない。これらの各実施形態は、本発明にお
ける各ゲート線と各画素の接続関係が上記第１の実施形
態に限定されず種々の変形があり得ることを明らかにす
るため、その具体例として示したものである。これらの
各実施形態においても、上記第１の実施形態において挙
げた効果（１）〜（３）と同様のものが得られる。な
お、ラインクローリングの防止効果に関しては、上記第
１の実施形態あるいは第３の実施形態（図３）が最良で
あり、第２の実施形態（図２）および第４の実施形態
（図４）は他に比べて縦縞が現れ易いという欠点があ
る。

【００４４】Ｃ．第５の実施形態 コントラストを高め、かつ、クロストークを低減し、画
質を高めるためには、各画素の信号電圧を保持する能力
を高めるのが効果的である。このため、アクティブマト
リックス型液晶表示装置においては、各画素電極に対し
蓄積容量を各々接続した構成がよく採られる。

【００４５】本実施形態は、上記第１の実施形態におい
て示した構成に改良を加え、各画素電極に蓄積容量を接
続したものである。本実施形態の構成を図５に示す。こ
の図に示すように、各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜
ｍ，ｊ＝１〜ｎ）には、蓄積容量３が各々形成されてお
り、これらの蓄積容量３の一方の電極が各画素の画素電
極（すなわち、液晶容量２の一方の電極）に接続されて
いる。また、各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝
１〜ｎ）は、ｎ／２本のデータ線（図５ではこれらのう
ちの３本のデータ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２を図示）
によって２列ずつに区切られているが、これらのデータ
線の形成されてない各画素間の境界領域にデータ線と平
行にＣｓ線（蓄積容量線）が各々形成されている。各画
素の蓄積容量３の他方の電極は、これらのＣｓ線を介す
ることにより図示しない基準電源に接続されている。

【００４６】本実施形態によれば、このようにして各画
素電極に接続された蓄積容量３により各画素の信号電圧
の保持能力が高められるため、高コントラスト化および
クロストークの低減という効果が得られる。また、本実
施形態によれば、２列の画素列で１本のＣｓ線を共用す
る構成となっているため、ゲート線の本数が従来の２倍
になったとしても、開口率の低下を招くことはない。本
願発明者は、従来のアクティブマトリックス型液晶表示
装置に対し本実施形態に係る構造を適用した場合の効果
を確認するため、デザインルールを変えないで本実施形
態に係る構造のもののレイアウト設計を試行してみた。
この結果、従来と同程度の開口率が得られた。

【００４７】さて、本実施形態のように各画素電極に蓄
積容量３を接続すると、各画素への信号電圧の書込み時
に書込み電流がＣｓ線に流れる。従って、Ｃｓ線の配線
抵抗が高い場合には、この配線抵抗に起因した書込み不
足が生じる場合がある。これはコントラストの低下、ク
ロストークの増大等の画質低下の原因となる。このよう
な不具合を防止するための手段として、Ｃｓ線の幅を広
くし、配線抵抗を低下させることも考えられるが、開口
率の低下を招くため好ましくない。

【００４８】そこで、本実施形態では、その構造上、常
に各Ｃｓ線に２画素分の書込み電流が流れるという第１
の実施形態の特徴を活かし、これらの書込み電流を相殺
し各Ｃｓ配線の電圧降下を低減する手段を講じている。
さらに詳述すると、本実施形態では、図示しないデータ
ドライバがｎ／２本のデータ線に信号電圧を各々印加す
る際、隣接する２本のデータ線に対し常に逆極性の信号
電圧が印加されるように各信号電圧を出力する。すなわ
ち、あるフィールド周期において例えばゲート線ＧＢｉ
にゲート電圧が印加されるものとすると、このときデー
タ線Ｄｊ−２には例えば正の信号電圧を印加し、これと
隣接するデータ線Ｄｊには負の信号電圧を印加するので
ある。このような逆極性の信号電圧の印加を行う結果、
データ線Ｄｊ−２およびＤｊの間のＣｓ線には、これら
の各信号電圧に対応した書込み電流が流れることとなる
が、これらの各書込み電流は相殺することとなる。この
ため、Ｃｓ線には僅かな電流しか流れず、書込み不足の
問題は生じないのである。

【００４９】以上、第１の実施形態（図１）に蓄積容量
およびＣｓ線の付加を行う場合を例に説明したが、第４
の実施形態（図４）に蓄積容量およびＣｓ線の付加を行
ってもよい。この第４の実施形態も、第１の実施形態と
同様、２本のデータ線間に挟まれた２画素に同時に書込
み電流が流れる構成となっているため、本実施形態（第
５の実施形態）と同様の構成を採った場合に各Ｃｓ線に
おいて各書込み電流を相殺することができるからであ
る。

【００５０】Ｄ．第６の実施形態 図６（ａ）および（ｂ）はこの発明の第６の実施形態で
あるアクティブマトリックス型液晶表示装置の構成を示
すものであり、図６（ａ）は同装置の平面図、図６
（ｂ）は図６（ａ）のａ−ａ’線視断面図である。これ
らの各図において、１０はＴＦＴ基板であり、画素電
極、ＴＦＴ、蓄積容量、データ線およびゲート線からな
るＴＦＴマトリックス部１１が形成されている。なお、
このＴＦＴマトリックス部１１については、既に第１〜
第５の実施形態として説明したものと同様の構成のもの
を採用すればよい。従って、ここでの重複した説明は省
略する。また、２０は対向基板であり、各画素電極と対
向する共通電極が形成されている。これらのＴＦＴ基板
１０および対向基板２０は一定の間隙を隔てて対向して
おり、その間隙には液晶が封入されている。また、３
０，３０はゲートドライバ、４０，４０，…はデータド
ライバであり、各々２４０本の出力端子を有している。

【００５１】このアクティブマトリックス型液晶表示装
置は、列方向の画素数が１９２０、行方向の画素数が４
８０であるＶＧＡ対応の液晶表示パネルである。従っ
て、ＴＦＴマトリックス部１１は９６０本のデータ線と
９６０本のゲート線とを有している。

【００５２】そして、９６０本のデータ線を駆動するた
め、ＴＦＴ基板１０には４個のデータドライバ４０が４
個外付けされている。一方、ゲート線は９６０本あるた
め、本来ならば４個のゲートドライバ３０が必要とされ
るところであるが、本実施形態ではＴＦＴ基板１０上に
デマルチプレクサ部１２を設けることでゲートドライバ
３０の個数を半分の２個にしている。

【００５３】このデマルチプレクサ部１２は、ＴＦＴ基
板１０上にＴＦＴおよび信号配線を形成してなるもので
あるが、ＴＦＴ基板上１０上にＴＦＴマトリックス部１
１を形成する際に同時に形成される。従って、このデマ
ルチプレクサ部１２をＴＦＴ基板１０上に形成するため
に新たな製造工程を追加する必要はない。

【００５４】図７はデマルチプレクサ部１２の回路構成
を示すものである。図７に示すように、デマルチプレク
サ部１２は、インバータ１２０と４８０個のデマルチプ
レクサＤＭＰＸ１〜ＤＭＰＸ４８０とにより構成されて
いる。各デマルチプレクサは、各々ＴＦＴによる４個の
トランスファゲート１２１〜１２４を有している。トラ
ンスファーゲート１２１および１２４の各ゲートには、
図示しない制御回路から切換信号Ｖｓｅｌｅｃｔが供給
される。また、トランスファーゲート１２２および１２
３の各ゲートには、切換信号Ｖｓｅｌｅｃｔをインバー
タ１２０によって反転した信号が供給される。

【００５５】次に本実施形態の動作を説明する。各フィ
ールド周期において、デマルチプレクサＤＭＰＸ１〜Ｄ
ＭＰＸ４８０の各入力端子には、図６（ａ）（ｂ）にお
ける２個のゲートドライバ３０から得られる４８０個の
出力信号ＳＲ１〜ＳＲ４８０が順次供給される。また、
フィールド周期が切り換わる毎に切換信号Ｖｓｅｌｅｃ
ｔのレベルが反転される。この結果、デマルチプレクサ
部１２では以下の動作が行われる。なお、以下の例では
各トランスファーゲート１２１〜１２４はｎチャネルの
ＴＦＴにより構成されているものとする。

【００５６】まず、例えば奇数フィールド周期において
切換信号Ｖｓｅｌｅｃｔがハイレベルとなったとする
と、各デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０で
は、トランスファーゲート１２１および１２４がオン状
態、トランスファーゲート１２２および１２３がオフ状
態となる。

【００５７】従って、この奇数フィールド周期において
ゲートドライバから順次出力される出力信号ＳＲ１〜Ｓ
Ｒ４８０は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４
８０の各トランスファーゲート１２１を介し、４８０本
の第１のゲート線ＧＡ１〜ＧＡ４８０に順次印加され
る。この間、第２のゲート線ＧＢ１〜ＧＢ４８０に対し
ては、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０の
各トランスファーゲート１２４を介し、ローレベルの基
準電圧Ｖｇ−ｌｏｗが印加される。従って、この間、Ｔ
ＦＴマトリックス部１１において第２のゲート線に接続
された全てのＴＦＴはオフ状態とされる。

【００５８】次に偶数フィールド周期に切り換わり、各
切換信号Ｖｓｅｌｅｃｔがローレベルとなったとする
と、各デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０で
は、トランスファーゲート１２２および１２３がオン状
態、トランスファーゲート１２１および１２４がオフ状
態となる。

【００５９】従って、この偶数フィールド周期において
ゲートドライバから順次出力される出力信号ＳＲ１〜Ｓ
Ｒ４８０は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４
８０の各トランスファーゲート１２３を介し、第２のゲ
ート線ＧＢ１〜ＧＢ４８０に順次印加される。この間、
第１のゲート線ＧＡ１〜ＧＡ４８０に対しては、デマル
チプレクサＤＭＰＸ１〜ＤＭＰＸ４８０の各トランスフ
ァーゲート１２２を介し、ローレベルの基準電圧Ｖｇ−
ｌｏｗが印加される。

【００６０】このように奇数フィールド周期においては
第１のゲート線、偶数フィールド周期においては第２の
ゲート線という具合に、ゲートドライバの出力信号の供
給先を各フィールド周期間で切り換えるインターレース
が行われるため、ゲートドライバの個数を半分に減らす
ことができるのである。

【００６１】Ｅ．第７の実施形態 図８（ａ）および（ｂ）はこの発明の第７の実施形態で
あるアクティブマトリックス型液晶表示装置の構成を示
すものであり、図８（ａ）は同装置の平面図、図８
（ｂ）は図８（ａ）のｂ−ｂ’線視断面図である。

【００６２】上述の第６の実施形態では、ＴＦＴ基板１
０上にデマルチプレクサ部１２を形成することで、ゲー
トドライバ３０の個数の半減化を図った。本実施形態で
は、このデマルチプレクサ部１２に代えて、シフトレジ
スタ部１３をＴＦＴ基板１０上に形成することで、外付
けのゲートドライバ３０を一切不要にした。

【００６３】シフトレジスタ部１３の回路構成を図９に
示す。このシフトレジスタ部１３も、上記第６の実施形
態におけるデマルチプレクサ部１２と同様、ＴＦＴ基板
１０にＴＦＴマトリックス部１１を形成する際に同時に
形成されるものである。

【００６４】図９に示すように、シフトレジスタ部１３
は、４８０個のレジスタ部ＲＥＧ１〜ＲＥＧ４８０をカ
スケード接続してなるものである。これらのレジスタ部
は、各々、トランスファーゲート１３１Ａ、インバータ
１３２Ａ、トランスファーゲート１３３Ａおよびインバ
ータ１３４Ａからなる第１のフリップフロップと、トラ
ンスファーゲート１３１Ｂ、インバータ１３２Ｂ、トラ
ンスファーゲート１３３Ｂおよびインバータ１３４Ｂか
らなる第２のフリップフロップにより構成されている。
各レジスタ部ＲＥＧ１〜ＲＥＧ４８０の第１のフリップ
フロップの出力端（すなわち、インバータ１３４Ａの出
力端）は、ＴＦＴマトリックス部１１の第１のゲート線
ＧＡ１〜ＧＡ４８０に各々接続されている。一方、各レ
ジスタ部ＲＥＧ１〜ＲＥＧ４８０の第２のフリップフロ
ップの出力端（すなわち、インバータ１３４Ｂの出力
端）は、ＴＦＴマトリックス部１１の第２のゲート線Ｇ
Ｂ１〜ＧＢ４８０に各々接続されている。

【００６５】次に本実施形態の動作を説明する。このシ
フトレジスタ部１３には、２相のクロックＣＫ１および
ＣＫ２が供給される。これらのうち第１相のクロックＣ
Ｋ１は、各レジスタ部のトランスファーゲート１３１Ａ
および１３１Ｂに供給され、第２相のクロックＣＫ２
は、各レジスタ部のトランスファーゲート１３３Ａおよ
び１３３Ｂに供給される。

【００６６】また、奇数フィールド周期では、その開始
時点において第１段目のレジスタ部ＲＥＧ１の第１のフ
リップフロップにスタートパルスＳＰＡが供給される。
このため、奇数フィールド周期では、カスケード接続さ
れた各レジスタ部の第１のフリップフロップ間をスター
トパルスＳＰＡが順次シフトしてゆく。この結果、各レ
ジスタ部の第１のフリップフロップの出力端（すなわ
ち、各レジスタ部のインバータ１３４Ａの出力端）から
スタートパルスＳＰＡに相当するゲート電圧が順次出力
され、第１のゲート線ＧＡ１〜ＧＡ４８０に順次印加さ
れる。

【００６７】なお、奇数フィールド周期では、各レジス
タ部の第２のフリップフロップ間でもシフト動作が行わ
れるが、第１段目のレジスタ部ＲＥＧ１の第２のフリッ
プフロップにはローレベルの信号が与えられる。従っ
て、奇数フィールド周期では、第２のゲート線ＧＢ１〜
ＧＢ４８０はローレベルに固定される。

【００６８】次に、偶数フィールド周期では、その開始
時点において第１段目のレジスタ部ＲＥＧ１の第２のフ
リップフロップにスタートパルスＳＰＢが供給される。
このため、偶数フィールド周期では、各レジスタ部の第
２のフリップフロップ間をスタートパルスＳＰＢが順次
シフトしてゆく。この結果、各レジスタ部の第２のフリ
ップフロップの出力端（すなわち、各レジスタ部のイン
バータ１３４Ｂの出力端）からスタートパルスＳＰＢに
相当するゲート電圧が順次出力され、第２のゲート線Ｇ
Ｂ１〜ＧＢ４８０に順次印加される。

【００６９】なお、偶数フィールド周期では、各レジス
タ部の第１のフリップフロップ間でもシフト動作が行わ
れるが、第１段目のレジスタ部ＲＥＧ１の第１のフリッ
プフロップにはローレベルの信号が与えられるため、第
１のゲート線ＧＡ１〜ＧＡ４８０はローレベルに固定さ
れる。

【００７０】このように本実施形態によれば、ＴＦＴ基
板１０上に形成したシフトレジスタ部１３により、ＴＦ
Ｔマトリックス部１１の第１および第２のゲート線のイ
ンターレース駆動が行われるため、ゲートドライバを外
付けする必要がなく、部品点数を減らし、装置の小型化
および低価格化を図ることができる。

【００７１】なお、以上のような構成のシフトレジスタ
部１３を設ける代わりに、４８０段のシフトレジスタと
上記第６の実施形態におけるデマルチプレクサ部１２を
組合せたものをＴＦＴ基板１０上に形成してもよい。こ
の場合においても、上記第７の実施形態と同様な効果が
得られる。

【００７２】以上、本発明の各実施形態について説明し
た。なお、各実施形態では、説明の便宜のため、列の並
び方向（画面水平方向）にデータ線が並び、行の並び方
向（画面垂直方向）にゲート線が並んだアクティブマト
リックス型液晶表示装置を例に説明したが、データ線お
よびゲート線と行および列の並び方向との関係はこれに
固定されるものではない。本発明の主題事項は、データ
線とゲート線のレイアウトにあるのである。

【００７３】

【発明の効果】以上説明したように、本発明によるアク
ティブマトリックス型液晶表示装置によれば、データ線
の本数が従来の半分になるので、必要なデータドライバ
の数が少なくて済み、装置の価格を下げ、かつ、装置の
消費電力を低減することができ、また、表示エリアの小
さなものを構成する場合においてもデータ配線端子部の
狭ピッチ化に関する要求が厳しいものとならないという
効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施形態であるアクティブマ
トリックス型液晶表示装置の構成を示す平面図である。

【図２】この発明の第２の実施形態であるアクティブマ
トリックス型液晶表示装置の構成を示す平面図である。

【図３】この発明の第３の実施形態であるアクティブマ
トリックス型液晶表示装置の構成を示す平面図である。

【図４】この発明の第４の実施形態であるアクティブマ
トリックス型液晶表示装置の構成を示す平面図である。

【図５】この発明の第５の実施形態であるアクティブマ
トリックス型液晶表示装置の構成を示す平面図である。

【図６】この発明の第６の実施形態であるアクティブマ
トリックス型液晶表示装置の構成を示す図である。

【図７】同実施形態におけるデマルチプレクサ部の構成
を示す回路図である。

【図８】この発明の第７の実施形態であるアクティブマ
トリックス型液晶表示装置の構成を示す図である。

【図９】同実施形態におけるシフトレジスタ部の構成を
示す回路図である。

【図１０】従来のアクティブマトリックス型液晶表示装
置の構成を示す平面図である。

【図１１】アクティブマトリックス型液晶表示装置のゲ
ート線の走査手順を示す図である。

【符号の説明】

ＰＸ（ｉ，ｊ） 画素 Ｄｊ データ線 Ｇｉ ゲート線 １ ＴＦＴ ２ 液晶容量 ３ 蓄積容量 Ｃｓ 蓄積容量線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−265045（ＪＰ，Ａ) 特開 平６−148680（ＪＰ，Ａ) 特開 平２−42420（ＪＰ，Ａ) 特開 昭61−20091（ＪＰ，Ａ) 特開 昭64−84297（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1343 G02F 1/1368 G02F 1/133 550 G09G 3/36

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ｍ×ｎマトリックス形態の画素を定義す
   るために、ｎ／２個のデータ線を配列し、前記データ線
   と垂直な方向にｍ個の第１ゲート線とｍ個の第２ゲート
   線を順次に配列して隣接した二つのデータ線と隣接した
   第１ゲート線及び第２ゲート線の間に二つの画素を配列
   し、データ線の両側の画素は該当データ線の信号によっ
   て制御され、同一行で任意のデータ線に接続される画素
   のうち、 ｌが自然数であるとき、ｋ＝２×ｌ−１、及びｋ＝２×
   ｌで表されるｋ番目の画素が、 １）ｌが奇数のときは、それぞれ第１ゲート線と第２ゲ
   ート線に接続され、ｌが偶数のときは、それぞれ第２ゲ
   ート線と第１ゲート線に接続されているか、あるいは、 ２）ｌが奇数のときは、それぞれ第２ゲート線と第１ゲ
   ート線に接続され、ｌが偶数のときは、それぞれ第１ゲ
   ート線と第２ゲート線に接続されている ことを特徴とす
   るアクティブマトリックス型液晶表示装置。
2. 【請求項２】 ｊ番目の列において、列方向に並んだ画
   素電極は、第１ゲート線及び第２ゲート線に交互に接続
   されることを特徴とする請求項１に記載のアクティブマ
   トリックス型液晶表示装置。
3. 【請求項３】 前記各画素に対応して蓄積容量を設け、
   前記隣接するデータ線内の隣接する画素間に前記データ
   線と平行に蓄積容量線を配設し、前記蓄積容量の一方の
   電極が該蓄積容量に対応する前記画素に接続されている
   ことを特徴とする請求項１または２に記載のアクティブ
   マトリックス型液晶表示装置。
4. 【請求項４】 フィールド周期が切り換る毎に、前記画
   素を挟んで配したゲート線のうちの一方のゲート線にゲ
   ート電圧を順次供給する動作と、前記画素を挟んで配し
   たゲート線のうちの他方のゲート線にゲート電圧を順次
   供給する動作とを交互に繰り返す走査手段を具備するこ
   とを特徴とする請求項１に記載のアクティブマトリック
   ス型液晶表示装置。
5. 【請求項５】 各フィールド周期において出力端子から
   ゲート電圧を順次出力するゲートドライバと、 前記フィールド周期が切り替わる毎に、前記ゲートドラ
   イバの出力端子から順次出力されるゲート電圧を前記画
   素を挟んで配したゲート線のうちの一方のゲート線に順
   次供給する動作と、前記ゲートドライバの出力端子から
   順次出力されるゲート電圧を前記画素を挟んで配したゲ
   ート線のうちの他方のゲート線に順次供給する動作とを
   交互に繰り返すデマルチプレクサとを具備し、 前記デマルチプレクサ及び前記画素を共通の製造工程に
   より製造してなることを特徴とする請求項１に記載のア
   クティブマトリックス型液晶表示装置。
6. 【請求項６】 第１のスタートパルスを順次シフトし、
   各ステージの出力信号をゲート電圧として前記画素を挟
   んで配したゲート線のうちの一方のゲート線に供給する
   第１シフトレジスタと、 第２のスタートパルスを順次シフトし、各ステージの出
   力信号をゲート電圧として前記画素を挟んで配したゲー
   ト線のうちの他方のゲート線に供給する第２のシフトレ
   ジスタとを具備し、 前記第１及び第２のシフトレジスタ並びに前記画素を共
   通の製造工程により製造してなることを特徴とする請求
   項１に記載のアクティブマトリックス型液晶表示装置。