WO2009148006A1 - 表示装置 - Google Patents

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WO2009148006A1
WO2009148006A1 PCT/JP2009/059945 JP2009059945W WO2009148006A1 WO 2009148006 A1 WO2009148006 A1 WO 2009148006A1 JP 2009059945 W JP2009059945 W JP 2009059945W WO 2009148006 A1 WO2009148006 A1 WO 2009148006A1
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data signal
pixel
signal lines
signal line
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植村　秀次
Original Assignee
シャープ株式会社
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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a matrix display device such as a liquid crystal display device and a driving method thereof.
  • a matrix display device selects scanning signal lines one by one in order and applies a voltage corresponding to a video signal (hereinafter referred to as a data voltage) to a data signal line within one frame time.
  • a data voltage is written to each pixel to perform screen display.
  • the number of scanning signal lines may be increased to increase the screen size, or the frame time may be shortened to improve moving image performance.
  • double-speed driving with a frame time half (for example, 1/120 second) is performed.
  • the selection period of the scanning signal lines is shortened, so that a sufficient charging time is ensured when writing a data voltage to the pixel. It becomes difficult.
  • FIG. 11 is a block diagram showing a configuration of a conventional liquid crystal display device that simultaneously selects a plurality of scanning signal lines.
  • a liquid crystal display device 90 shown in FIG. 11 includes a liquid crystal panel 91, a display control circuit 92, a scanning signal line drive circuit 93, and data signal line drive circuits 94 and 95.
  • the liquid crystal panel 91 includes (m ⁇ n) pixels P, m scanning signal lines G1 to Gm, and n data signal lines.
  • FIG. 12 is a layout diagram of the central portion of the liquid crystal panel 91 in the vertical direction.
  • n data signal lines are divided into upper halves SU1 to SUn and lower halves SL1 to SLn at the center of the liquid crystal panel 91.
  • the data signal line driving circuit 94 is disposed on the upper side of the liquid crystal panel 91 and applies a data voltage to the upper halves SU1 to SUn of the data signal lines.
  • the data signal line drive circuit 95 is disposed on the lower side of the liquid crystal panel 91, and applies a data voltage to the lower halves SL1 to SLn of the data signal lines in parallel with the data signal line drive circuit 94.
  • the scanning signal line driving circuit 93 selects two scanning signal lines simultaneously by selecting one scanning signal line from the scanning signal lines G1 to Gm / 2 and the scanning signal lines Gm / 2 + 1 to Gm one by one. . In this way, after dividing the data signal line into two, the two scanning signal lines are simultaneously selected and the data voltage is applied in parallel to the two divided data signal lines, thereby driving the same capacity as in the past. Double speed driving can be performed using a circuit.
  • Patent Document 1 describes an active matrix substrate provided with data signal lines having a structure that is at least partially doubled as a countermeasure against pixel defects.
  • Patent Document 2 describes a liquid crystal display device in which gate electrodes of thin film transistors included in pixels in each row are alternately connected to an Nth gate line and an (N + 1) th gate line.
  • the liquid crystal display device 90 shown in FIG. 11 it is possible to perform double speed driving using a driving circuit having the same capability as the conventional one.
  • the upper halves SU1 to SUn of the data signal lines are driven by the data signal line driving circuit 94, and the lower halves SL1 to SLn of the data signal lines are driven by the data signal line driving circuit 95.
  • drive conditions for example, characteristics of the drive circuit, power supply voltage supplied to the drive circuit, wiring length from the power supply to the drive circuit, etc.
  • this difference is large, a luminance difference occurs at the center (data signal line division position) in the display screen (see FIG. 13), and the display quality may be lowered.
  • an object of the present invention is to provide a display device that can ensure a long charging time for a pixel and does not cause a luminance difference due to division of a data signal line.
  • a first aspect of the present invention is a matrix-type display device that simultaneously selects a plurality of scanning signal lines, A plurality of pixels arranged in a row direction and a column direction; A plurality of scanning signal lines connected to pixels arranged in the same row; A plurality of data signal lines connected to pixels arranged in the same column; A scanning signal line driving circuit for sequentially selecting the scanning signal lines two by two; A data signal line driving circuit for applying a voltage to be written to a pixel connected to the selected scanning signal line to the data signal line; Two data signal lines are arranged between pixels adjacent in the row direction, Each of the data signal lines is connected to approximately half of the pixels selected from the column of pixels with an interval in accordance with a predetermined rule.
  • Each column of pixels includes a first pixel connected to a data signal line arranged on one side of the pixel and a second pixel connected to a data signal line arranged on the other side of the pixel. It is characterized by being arranged alternately.
  • the first pixels and the second pixels are alternately arranged in each row of the pixels.
  • the rows in which the first pixels are arranged and the rows in which the second pixels are arranged are alternately arranged in the column direction.
  • the data signal line driving circuit includes a first circuit that drives one of two data signal lines arranged between pixels adjacent in the row direction, and a second circuit that drives the other, The first circuit and the second circuit are arranged along two opposing sides of the pixel arrangement region.
  • Each column of pixels is connected to a first pixel connected to a data signal line arranged close to one side of the pixel and a data signal line arranged spaced apart on the same side of the pixel
  • the second pixel is alternately arranged.
  • a seventh aspect of the present invention is the sixth aspect of the present invention,
  • the first pixels and the second pixels are alternately arranged in each row of the pixels.
  • the rows in which the first pixels are arranged and the rows in which the second pixels are arranged are alternately arranged in the column direction.
  • a ninth aspect of the present invention a plurality of pixels arranged side by side in a row direction and a column direction, a plurality of scanning signal lines connected to pixels arranged in the same row, and a pixel arranged in the same column
  • a plurality of data signal lines connected to each other, and two data signal lines are arranged between adjacent pixels in the row direction, and each of the data signal lines includes a column of pixels.
  • a driving method of a matrix type display device to which approximately half of the pixels selected at intervals according to a predetermined rule are connected, Sequentially selecting the scanning signal lines two by two; Applying a voltage to be written to a pixel connected to the selected scanning signal line to the data signal line.
  • the scanning signal lines are sequentially selected two by two, and the data voltage corresponding to two rows of pixels is applied to the data signal lines, thereby extending the selection period of the scanning signal lines and increasing the charging time of the pixels. Can be secured.
  • the pixels connected to one of the two data signal lines arranged between the pixels and The pixel connected to the other is mixed.
  • the luminance difference due to this difference is displayed. Not noticeable on the screen. Therefore, it is possible to prevent a luminance difference associated with the division of the data signal line while ensuring a long charging time for the pixel.
  • a first pixel (a pixel connected to a data signal line disposed on one side of the pixel) and a second pixel (arranged on the other side of the pixel).
  • the first pixel and the second pixel can be arranged in a mixed manner, and a luminance difference associated with the division of the data signal line can be prevented.
  • driving for switching the polarity of the voltage written to the pixel for each row such as dot inversion driving or line inversion driving
  • the polarity of the voltage of the data signal line is constant within the frame time. Therefore, voltage fluctuation of the data signal line can be suppressed and power consumption of the display device can be reduced.
  • the first pixel and the second pixel are arranged in a checkered pattern, so that the first pixel and the second pixel are mixedly arranged, and the luminance associated with the division of the data signal line The difference can be prevented.
  • the fourth aspect of the present invention by switching the first pixel and the second pixel for each row, the first pixel and the second pixel are mixedly arranged, and the data signal line is divided. A difference in luminance can be prevented.
  • the data signal line driving circuit is divided into two parts, one is arranged along one side of the pixel arrangement region, and the other is along the opposite side of the pixel arrangement region.
  • a first pixel (a pixel connected to a data signal line arranged close to one side of the pixel) and a second pixel (the same side of the pixel)
  • the pixels connected to the data signal lines that are spaced apart from each other are alternately arranged, whereby the first pixel and the second pixel are mixedly arranged to prevent a luminance difference associated with the division of the data signal lines. be able to.
  • driving for switching the polarity of the voltage written to the pixel for each row such as dot inversion driving or line inversion driving
  • the polarity of the voltage of the data signal line is constant within the frame time. Therefore, voltage fluctuation of the data signal line can be suppressed and power consumption of the display device can be reduced.
  • the seventh aspect of the present invention by arranging the first pixel and the second pixel in a checkered pattern, the first pixel and the second pixel are mixedly arranged, and the luminance associated with the division of the data signal line The difference can be prevented.
  • the first pixel and the second pixel are mixedly arranged by switching the first pixel and the second pixel for each row, and accompanying the division of the data signal line A difference in luminance can be prevented.
  • FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a layout diagram of a liquid crystal panel of the liquid crystal display device shown in FIG. 1.
  • 2 is a timing chart of the liquid crystal display device shown in FIG. 1. It is a figure which shows the change of the polarity of the voltage of a data signal line at the time of performing dot inversion drive with the liquid crystal display device shown in FIG. It is a figure which shows the change of the polarity of the voltage of a data signal line at the time of performing line inversion drive with the liquid crystal display device shown in FIG. It is a block diagram which shows the structure of the liquid crystal display device which concerns on the 2nd Embodiment of this invention.
  • FIG. 8 is a layout diagram of a liquid crystal panel of the liquid crystal display device shown in FIG. 7. It is a block diagram which shows the structure of the liquid crystal display device which concerns on the 4th Embodiment of this invention. It is a block diagram which shows the structure of the liquid crystal display device which concerns on the 5th Embodiment of this invention. It is a block diagram which shows the structure of the conventional liquid crystal display device.
  • FIG. 12 is a layout diagram of a central portion in the vertical direction of the liquid crystal panel of the liquid crystal display device shown in FIG. 11. It is a figure which shows the display screen by the liquid crystal display device shown in FIG.
  • FIG. 1 is a block diagram showing the configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • a liquid crystal display device 10 shown in FIG. 1 is a kind of matrix type display device, and includes a liquid crystal panel 11, a display control circuit 12, a scanning signal line driving circuit 13, and data signal line driving circuits 14 and 15. .
  • m and n are integers of 2 or more, i is an integer of 1 to m, and j is an integer of 1 to n.
  • the liquid crystal panel 11 includes (m ⁇ n) pixels P, m scanning signal lines G1 to Gm, and 2n data signal lines SA1 to SAn and SB1 to SBn.
  • the pixels P are arranged side by side in the row direction (horizontal direction in FIG. 1) by n and m in the column direction (vertical direction in FIG. 1).
  • the scanning signal lines G1 to Gm extend in the row direction and are arranged in parallel in the column direction.
  • the data signal lines SA1 to SAn and SB1 to SBn extend in the column direction and are arranged in parallel in the row direction so as to be orthogonal to the scanning signal lines G1 to Gm.
  • Connection terminals for the data signal lines SA1 to SAn are provided on one side (the upper side in FIG. 1) of the liquid crystal panel 11, and the data signal lines are provided on the opposite side (the lower side in FIG. 1) of the liquid crystal panel 11.
  • Connection terminals to SB1 to SBn are provided.
  • N pixels P arranged in the i-th row are all connected to the scanning signal line Gi.
  • the m pixels P arranged in the j-th column are divided into two groups, pixels belonging to one group are connected to the data signal line SAj, and pixels belonging to the other group are connected to the data signal line SBj. (Details will be described later).
  • the display control circuit 12 controls the operation of the liquid crystal display device 10. More specifically, the display control circuit 12 outputs a timing control signal C1 to the scanning signal line drive circuit 13 based on a control signal and a video signal (both not shown) supplied from the outside, and data
  • the timing control signal C2 and the video signal VS are output to the signal line driving circuits 14 and 15.
  • the timing control signal C1 includes a gate start pulse and a gate clock
  • the timing control signal C2 includes a source start pulse and a source clock.
  • the scanning signal line driving circuit 13 sequentially selects the scanning signal lines G1 to Gm two by two based on the timing control signal C1. More specifically, in the liquid crystal display device 10, two adjacent scanning signal lines (for example, scanning signal lines G 1 and G 2) are electrically connected inside or outside the liquid crystal panel 11. The frame time is divided into m / 2 or more line times.
  • the scanning signal line drive circuit 13 sequentially selects two scanning signal lines that are electrically connected for each line time based on the timing control signal C1, and selects a selected voltage (for example, the two scanning signal lines). , High level voltage). As a result, two scanning signal lines are selected every line time, and the pixels for two rows (2n pixels) are in a state in which voltage can be written.
  • the data signal line drive circuit 14 is arranged along one side (the upper side in FIG. 1) of the liquid crystal panel 11, and the data signal line drive circuit 15 is placed on the opposite side (the lower side in FIG. 1) of the liquid crystal panel 11. Arranged along.
  • the data signal line drive circuits 14 and 15 operate in parallel and each output n data voltages.
  • the data signal line driving circuit 14 applies a data voltage to the data signal lines SA1 to SAn within one line time based on the timing control signal C2 and the video signal VS.
  • the data signal line driving circuit 15 applies a data voltage to the data signal lines SB1 to SBn within one line time based on the timing control signal C2 and the video signal VS.
  • the data voltage is applied to 2n data signal lines every line time, and the data voltage is written into the pixels for two rows selected by the scanning signal line driving circuit 13.
  • FIG. 2 is a layout diagram of the liquid crystal panel 11.
  • i and j are odd numbers.
  • FIG. 2 shows 16 pixels arranged near the intersections of the scanning signal lines Gi to Gi + 3 and the data signal lines SAj to SAj + 3.
  • the configuration of other parts of the liquid crystal panel 11 is the same as that in FIG.
  • the scanning signal line Gi is arranged above the pixel arranged in the i-th row (upper side in the layout plane).
  • the data signal line SAj is arranged on the left side of the pixel arranged in the j-th column.
  • the data signal line SBj is arranged on the right side of the pixel arranged in the j-th column.
  • two data signal lines are arranged between two pixels adjacent in the row direction.
  • two data signal lines SBj and SAj + 1 are arranged between the upper left pixel and the right adjacent pixel in FIG.
  • the pixel P in the liquid crystal panel 11 includes a pixel Pa (hereinafter referred to as an A-type pixel) connected to the data signal line SAj arranged on the left side and a pixel Pb (connected to the data signal line SBj arranged on the right side).
  • A-type pixel hereinafter referred to as an A-type pixel
  • B-type pixels Each of the A-type pixel Pa and the B-type pixel Pb includes a thin film transistor (hereinafter referred to as TFT) 1 and a pixel electrode 2 (see FIG. 2).
  • TFT thin film transistor
  • the layout form differs between the A-type pixel Pa and the B-type pixel Pb.
  • the TFT 1 included in the A-type pixel Pa is disposed in the upper left part of the pixel so as to be close to the data signal line SAj.
  • the TFT 1 included in the B-type pixel Pb is disposed in the upper right part of the pixel so as to be close to the data signal line SB
  • A-type pixels Pa and B-type pixels Pb are alternately arranged.
  • A-type pixels Pa and B-type pixels Pb are alternately arranged in each row of pixels P.
  • the A-type pixel Pa and the B-type pixel Pb are arranged in a checkered pattern in the liquid crystal panel 11.
  • A-type pixels Pa are arranged in odd-numbered rows, odd-numbered columns, even-numbered rows and even-numbered columns, and odd-numbered rows, even-numbered columns and even-numbered rows.
  • B-type pixels Pb are arranged in the eyes and the odd columns.
  • the data signal lines SAj and SBj are connected to half of the pixels (m / 2 pixels) selected by skipping one of the pixel columns.
  • FIG. 3 is a timing chart of the liquid crystal display device 10. As shown in FIG. 3, the vertical synchronization signal VSYNC goes high every frame time, and the horizontal synchronization signal HSYNC goes high every line time. As described above, one frame time is divided into m / 2 or more line times.
  • each line time two scanning signal lines are selected from the scanning signal lines G1 to Gm, and a selection voltage (here, a high level voltage) is applied to the selected scanning signal lines.
  • a selection voltage here, a high level voltage
  • the high level voltage is applied to the scanning signal lines G1 and G2, and the next line time (hereinafter referred to as the first line time).
  • a high level voltage is applied to the scanning signal lines G3 and G4 in the second line time), and a high level voltage is applied to the scanning signal lines G5 and G6 in the next line time (hereinafter referred to as the third line time).
  • a data voltage to be written to 2n pixels connected to the selected scanning signal line is applied to the data signal lines SA1 to SAn and SB1 to SBn.
  • the data voltage to be written to 2n pixels connected to the scanning signal lines G1 and G2 (described as “1/2” in FIG. 3) is applied to the data signal lines SA1 to SAn and SB1 to SBn.
  • the second line time data voltages to be written to 2n pixels connected to the scanning signal lines G3 and G4 are applied to the data signal lines SA1 to SAn and SB1 to SBn.
  • data voltages to be written to 2n pixels connected to the scanning signal lines G5 and G6 are applied to the data signal lines SA1 to SAn and SB1 to SBn.
  • the data voltage is written to 2n pixels connected to the scanning signal lines G1 and G2.
  • the data voltage is written to 2n pixels connected to the scanning signal lines G3 and G4.
  • the data voltage is written to 2n pixels connected to the scanning signal lines G5 and G6.
  • the display control circuit 12 outputs the video signal VS according to the connection form of the pixels and the data signal lines in the liquid crystal panel 11.
  • the data signal line driving circuits 14 and 15 have the data signal lines SA1, SB1, SA2, Data voltages to be written to the pixels P (1,1), P (2,1), P (2,2), and P (1,2) are respectively applied to the SB2.
  • the display control circuit 12 receives the video signal VS including the pixel values of the pixels P (1, 1), P (2, 2), etc. before the first line time starts. 14 and a video signal VS including pixel values such as pixels P (2,1) and P (1,2) are output to the data signal line driving circuit 15.
  • the liquid crystal display device 10 performs frame inversion driving and dot inversion driving. Therefore, in the odd-numbered frame time, the data signal line driving circuit 14 applies a positive voltage (a voltage higher than the common electrode voltage) to the data signal lines SA1 to SAn, and the data signal line driving circuit 15 A negative voltage (a voltage lower than the common electrode voltage) is applied to the signal lines SB1 to SBn. In the even-numbered frame time, the data signal line drive circuits 14 and 15 apply a voltage having a polarity opposite to that of the odd-numbered frame time to the data signal lines SA1 to SAn and SB1 to SBn.
  • FIG. 4 is a diagram showing a change in voltage polarity of the data signal lines SA1 to SAn and SB1 to SBn. As shown in FIG. 4, the polarities of the voltages of the data signal lines SA1 to SAn and SB1 to SBn are constant within the frame time.
  • the liquid crystal display device 10 may perform line inversion driving instead of dot inversion driving.
  • the data signal line driving circuit 14 applies a positive voltage to the odd-numbered signal lines among the data signal lines SA1 to SAn, and negative-polarized to the even-numbered signal lines. Apply an electrical voltage.
  • the data signal line drive circuit 15 applies a negative voltage to the odd-numbered signal lines among the data signal lines SB1 to SBn, and applies a positive voltage to the even-numbered signal lines.
  • the data signal line driving circuits 14 and 15 apply a voltage having a polarity opposite to that of the odd-numbered frame time to the data signal lines SA1 to SAn and SB1 to SBn.
  • FIG. 5 is a diagram showing a change in voltage polarity of the data signal lines SA1 to SAn and SB1 to SBn when line inversion driving is performed. As shown in FIG. 5, even when line inversion driving is performed, the polarities of the voltages of the data signal lines SA1 to SAn and SB1 to SBn are constant within the frame time.
  • the liquid crystal display device 10 includes (m ⁇ n) pixels P, m scanning signal lines G1 to Gm, 2n data signal lines SA1 to SAn, SB1 to SBn.
  • the scanning signal line driving circuit 13 and the data signal line driving circuits 14 and 15 are provided.
  • two data signal lines are arranged between the pixels P adjacent in the row direction, and each of the 2n data signal lines is a half selected by skipping one of the columns of the pixels P.
  • Pixels (m / 2 pixels) are connected, and the scanning signal line driving circuit 13 sequentially selects the scanning signal lines G1 to Gm two by two.
  • each data signal line is connected to half of the pixels selected at intervals from the pixel column, so that the pixels connected to one of the two data signal lines arranged between the pixels, The pixels connected to the other are mixed.
  • the luminance difference due to this difference is displayed. Not noticeable on the screen. Therefore, it is possible to prevent a luminance difference associated with the division of the data signal line while ensuring a long charging time for the pixel.
  • each column of pixels P includes an A-type pixel (pixel connected to a data signal line arranged on one side of the pixel) and a B-type pixel (arranged on the other side of the pixel).
  • the pixels connected to the data signal lines are alternately arranged, and the A-type pixels and the B-type pixels are alternately arranged in each row of the pixels P.
  • the A type pixel and the B type pixel in a checkered pattern, it is possible to arrange the A type pixel and the B type pixel in a mixed manner, and to prevent a luminance difference due to the division of the data signal line.
  • the A-type pixels and the B-type pixels are alternately arranged in each column of the pixels P, when driving to switch the polarity of the voltage written to the pixels for each row, such as dot inversion driving or line inversion driving.
  • the polarity of the voltage of the data signal line becomes constant within the frame time (see FIGS. 4 and 5). Therefore, voltage fluctuation of the data signal line can be suppressed and power consumption of the liquid crystal display device can be reduced.
  • the liquid crystal display device 10 includes a data signal line drive circuit 14 that drives the data signal lines SA1 to SAn and a data signal line drive circuit 15 that drives the data signal lines SB1 to SBn.
  • a data signal line drive circuit 14 that drives the data signal lines SA1 to SAn
  • a data signal line drive circuit 15 that drives the data signal lines SB1 to SBn.
  • the data signal line driving circuit is divided into two parts, one is arranged along one side of the pixel arrangement region, and the other is arranged along the opposite side of the pixel arrangement region.
  • a data signal line driving circuit for driving the signal lines can be easily mounted.
  • FIG. 6 is a block diagram showing a configuration of a liquid crystal display device according to the second embodiment of the present invention.
  • a liquid crystal display device 20 shown in FIG. 6 is obtained by replacing the liquid crystal panel 11 and the display control circuit 12 with a liquid crystal panel 21 and a display control circuit 22 in the liquid crystal display device 10 according to the first embodiment.
  • the same components as those described above are denoted by the same reference numerals and description thereof is omitted.
  • the liquid crystal panel 21 has (m ⁇ n) pixels P, m scanning signal lines G1 to Gm, 2n data signal lines SA1 to SAn, SB1. Includes SBn.
  • the pixels P in the liquid crystal panel 21 are classified into A-type pixels Pa and B-type pixels Pb.
  • the liquid crystal panel 21 unlike the liquid crystal panel 11, only the A-type pixels Pa are arranged in the odd rows, and only the B-type pixels Pb are arranged in the even rows.
  • the rows in which the A-type pixels Pa are arranged and the rows in which the B-type pixels Pb are arranged are alternately arranged in the column direction.
  • the display control circuit 22 outputs timing control signals C1 and C2 and a video signal VS similarly to the display control circuit 12 according to the first embodiment.
  • the display control circuit 22 outputs the video signal VS in accordance with the connection form of the pixels and the data signal lines in the liquid crystal panel 21.
  • the data signal line drive circuits 14 and 15 respectively apply the pixels P (1, 1), P (2, 1), and P (P) to the data signal lines SA1, SB1, SA2, and SB2. 1, 2), a data voltage to be written to P (2, 2) is applied.
  • the display control circuit 22 receives the video signal VS including the pixel values of the pixels P (1,1), P (1,2), etc. before the first line time starts. 14 and a video signal VS including pixel values such as pixels P (2,1) and P (2,2) are output to the data signal line drive circuit 15.
  • the A type pixel and the B type pixel can be mixed and arranged. Therefore, as in the first embodiment, it is possible to prevent a luminance difference associated with the division of the data signal lines while ensuring a long charge time for the pixels.
  • dot inversion driving or line inversion driving is performed, voltage fluctuation of the data signal line can be suppressed and power consumption of the liquid crystal display device can be reduced.
  • FIG. 7 is a block diagram showing a configuration of a liquid crystal display device according to the third embodiment of the present invention.
  • a liquid crystal display device 30 shown in FIG. 7 is obtained by replacing the liquid crystal panel 11 with a liquid crystal panel 31 in the liquid crystal display device 10 according to the first embodiment.
  • the liquid crystal panel 31 includes (m ⁇ n) pixels P, m scanning signal lines G1 to Gm, 2n data signal lines SA1 to SAn, and SB1. Includes SBn.
  • FIG. 8 is a layout diagram of the liquid crystal panel 31. As shown in FIG. 8, the scanning signal line Gi is arranged above the pixel arranged in the i-th row. The data signal line SAj is arranged on the left side of the pixel arranged in the j-th column, and the data signal line SBj is arranged on the left side of the data signal line SAj.
  • the data signal line SAj is arranged adjacent to the left side of the pixel arranged in the jth column, and the data signal line SBj is arranged apart from the left side of the pixel arranged in the jth column.
  • two data signal lines are arranged between two pixels adjacent in the row direction.
  • two data signal lines SAj + 1 and SBj + 1 are arranged between the upper left pixel and the right adjacent pixel.
  • the pixel P in the liquid crystal panel 31 includes an A-type pixel Pa connected to the data signal line SAj disposed adjacent to the left side, and a pixel Pc (connected to the data signal line SBj spaced apart on the left side. Hereinafter, it is classified as a C-type pixel).
  • Each of the A-type pixel Pa and the C-type pixel Pc includes the TFT 1 and the pixel electrode 2 and has the same layout form (see FIG. 8).
  • the source terminal of the TFT1 included in the A type pixel Pa is connected to the data signal line SAj.
  • the source terminal of the TFT1 included in the C-type pixel Pc is connected to the data signal line SBj using a wiring that intersects the data signal line SAj without being electrically short-circuited.
  • each column of the pixels P includes an A-type pixel (a pixel connected to a data signal line arranged close to one side of the pixel).
  • C-type pixels pixels connected to data signal lines that are spaced apart on the same side of the pixels
  • A-type pixels and C-type pixels are alternately arranged in each row of pixels P.
  • FIG. 9 is a block diagram showing a configuration of a liquid crystal display device according to the fourth embodiment of the present invention.
  • a liquid crystal display device 40 shown in FIG. 9 is obtained by replacing the liquid crystal panel 31 and the display control circuit 12 with the liquid crystal panel 41 and the display control circuit 22 in the liquid crystal display device 30 according to the third embodiment.
  • the liquid crystal panel 41 has (m ⁇ n) pixels P, m scanning signal lines G1 to Gm, 2n data signal lines SA1 to SAn, SB1. Includes SBn.
  • the pixels P in the liquid crystal panel 41 are classified into A-type pixels Pa and C-type pixels Pc.
  • the A-type pixel Pa is arranged in the odd-numbered rows, and only the C-type pixel Pc is arranged in the even-numbered rows.
  • the rows in which the A-type pixels Pa are arranged and the rows in which the C-type pixels Pc are arranged are alternately arranged in the column direction.
  • a row and a C-type pixel in which A-type pixels (pixels connected to data signal lines arranged close to one side of the pixel) are arranged. Rows in which (pixels connected to data signal lines spaced apart on the same side of the pixels) are arranged are alternately arranged in the column direction.
  • the A type pixel and the C type pixel can be mixed and arranged. Therefore, as in the third embodiment, it is possible to prevent a luminance difference associated with the division of the data signal lines while ensuring a long charging time for the pixels.
  • dot inversion driving or line inversion driving when dot inversion driving or line inversion driving is performed, voltage fluctuation of the data signal line can be suppressed and power consumption of the liquid crystal display device can be reduced.
  • FIG. 10 is a block diagram showing a configuration of a liquid crystal display device according to the fifth embodiment of the present invention.
  • a liquid crystal display device 50 shown in FIG. 10 includes a liquid crystal panel 51, a display control circuit 52, a scanning signal line drive circuit 13, and a data signal line drive circuit 54.
  • the liquid crystal display device 50 is obtained by changing the mounting form of the data signal line driving circuit with respect to the liquid crystal display device 10 according to the first embodiment.
  • the liquid crystal panel 51 includes (m ⁇ n) pixels P, m scanning signal lines G1 to Gm, 2n data signal lines SA1 to SAn, and SB1. Includes SBn.
  • the arrangement of pixels in the liquid crystal panel 51 and the connection form of the pixels and data signal lines are the same as those of the liquid crystal panel 11.
  • the connection terminals to the data signal lines SA1 to SAn and the connection terminals to the data signal lines SB1 to SBn are on the same side of the liquid crystal panel 51 (upper side in FIG. 10). Is provided.
  • the data signal line driving circuit 54 is arranged along one side (the upper side in FIG. 10) of the liquid crystal panel 51.
  • the data signal line driving circuit 54 applies data voltages (2n data voltages) to the data signal lines SA1 to SAn and SB1 to SBn within one line time based on the timing control signal C2 and the video signal VS.
  • the display control circuit 52 outputs timing control signals C1 and C2 and a video signal VS similarly to the display control circuit 12 according to the first embodiment.
  • the display control circuit 52 outputs the video signal VS according to the mounting form of the data signal line driving circuit 54.
  • the data signal line drive circuit 54 applies the pixels P (1,1), P (2,1), P (1,1) to the data signal lines SA1, SB1, SA2, and SB2, respectively.
  • a data voltage to be written is applied to P (2, 2).
  • the display control circuit 52 sets the pixel P (1,1), P (1,2), P (2,1), P (2,2) before the first line time starts.
  • a video signal VS including a pixel value and the like is output to the data signal line driving circuit 54.
  • the liquid crystal display device 50 includes the data signal line drive circuit 54 disposed along one side of the liquid crystal panel 51. Even when such a data signal line driving circuit is used, a luminance difference due to the division of the data signal lines can be prevented while ensuring a long charging time for the pixels, as in the first embodiment. Further, by applying the same changes to the liquid crystal display devices according to the second to fourth embodiments, a liquid crystal display device having the same effect can be configured.
  • two types of pixels are alternately arranged in each column of the pixels P.
  • two types of pixels are alternately arranged by s (s is an integer of 2 or more). You may arrange in.
  • two types of pixels are alternately arranged in each column of pixels t (t is an integer of 1 or more), and arbitrary types of pixels may be arranged in other portions.
  • approximately half of the pixels selected at intervals from the pixels arranged in the same column are connected to each of the data signal lines. Therefore, as in the first to fifth embodiments, it is possible to prevent a luminance difference associated with the division of the data signal line while ensuring a long charging time for the pixel.
  • the drive circuit is provided outside the liquid crystal panel.
  • all or part of the drive circuit may be formed integrally with the liquid crystal panel.
  • a display device other than the liquid crystal display device can be configured by using the method described above.
  • the display device of the present invention has a feature that a long charge time for pixels can be secured and a luminance difference due to division of data signal lines does not occur. Therefore, the display device is used for various matrix type display devices such as a liquid crystal display device. be able to.

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Abstract

　液晶パネル（１１）の行方向に隣接する画素（Ｐ）間に、データ信号線を２本ずつ配置する。画素（Ｐ）の各列と各行には、左側に配置されたデータ信号線（ＳＡｊ）に接続されたＡ型画素（Ｐａ）と、右側に配置されたデータ信号線（ＳＢｊ）に接続されたＢ型画素（Ｐｂ）を交互に配置する。走査信号線駆動回路（１３）は、走査信号線（Ｇ１～Ｇｍ）を２本ずつ順に選択する。データ信号線（ＳＡ１～ＳＡｎ）にデータ電圧を印加するデータ信号線駆動回路（１４）を液晶パネル（１１）の上側に配置し、データ信号線（ＳＢ１～ＳＢｎ）にデータ電圧を印加するデータ信号線駆動回路（１５）を液晶パネル（１１）の下側に配置する。これにより、画素への充電時間を長く確保しながら、データ信号線の分割に伴う輝度差を防止する。

Description

表示装置
　本発明は、液晶表示装置などのマトリクス型の表示装置、および、その駆動方法に関する。
　マトリクス型の表示装置は、一般に、走査信号線を１本ずつ順に選択し、データ信号線に対して映像信号に応じた電圧（以下、データ電圧という）を印加することにより、１フレーム時間内に各画素にデータ電圧を書き込み、画面表示を行う。
　表示装置では、大画面化のために走査信号線の本数を増やしたり、動画性能改善のためにフレーム時間を短くしたりすることがある。例えば、大型の液晶テレビでは、応答速度が遅い液晶を用いてボケのない動画を表示するために、フレーム時間を通常の半分（例えば、１／１２０秒）にした倍速駆動が行われる。ところが、走査信号線の本数を増やした表示装置や、フレーム時間を短くした表示装置では、走査信号線の選択期間が短くなるために、画素にデータ電圧を書き込むときに十分な充電時間を確保することが困難になる。
　この問題を解決する方法の１つとして、複数の走査信号線を同時に選択する方法がある。図１１は、複数の走査信号線を同時に選択する従来の液晶表示装置の構成を示すブロック図である。図１１に示す液晶表示装置９０は、液晶パネル９１、表示制御回路９２、走査信号線駆動回路９３、および、データ信号線駆動回路９４、９５を備えている。液晶パネル９１は、（ｍ×ｎ）個の画素Ｐ、ｍ本の走査信号線Ｇ１～Ｇｍ、および、ｎ本のデータ信号線を含んでいる。図１２は、液晶パネル９１の上下方向中央部分のレイアウト図である。
　図１１および図１２に示すように、ｎ本のデータ信号線は、液晶パネル９１の中央で上半分ＳＵ１～ＳＵｎと下半分ＳＬ１～ＳＬｎに分割される。データ信号線駆動回路９４は、液晶パネル９１の上側に配置され、データ信号線の上半分ＳＵ１～ＳＵｎにデータ電圧を印加する。データ信号線駆動回路９５は、液晶パネル９１の下側に配置され、データ信号線駆動回路９４と並列に、データ信号線の下半分ＳＬ１～ＳＬｎにデータ電圧を印加する。走査信号線駆動回路９３は、走査信号線Ｇ１～Ｇｍ／２と走査信号線Ｇｍ／２＋１～Ｇｍの中から走査信号線を１本ずつ選択することにより、２本の走査信号線を同時に選択する。このようにデータ信号線を２つに分割した上で、２本の走査信号線を同時に選択すると共に、２分割したデータ信号線に並列にデータ電圧を印加することにより、従来と同じ能力の駆動回路を用いて倍速駆動を行うことができる。
　なお、本願発明に関連して、従来から以下のような技術が知られている。特許文献１には、画素欠陥対策のために、少なくとも部分的に複線化された構造を有するデータ信号線を備えたアクティブマトリクス基板が記載されている。特許文献２には、各行の画素に含まれる薄膜トランジスタのゲート電極を第Ｎ番目のゲートラインと第（Ｎ＋１）番目のゲートラインに交互に接続した液晶表示装置が記載されている。
国際特許第２００５／１１６７４５号パンフレット 日本国特開２００５－１８０７７号公報
　上述したように、図１１に示す液晶表示装置９０によれば、従来と同じ能力の駆動回路を用いて倍速駆動を行うことができる。しかしながら、液晶表示装置９０では、データ信号線の上半分ＳＵ１～ＳＵｎはデータ信号線駆動回路９４によって駆動され、データ信号線の下半分ＳＬ１～ＳＬｎはデータ信号線駆動回路９５によって駆動される。このため、データ信号線の上半分ＳＵ１～ＳＵｎと下半分ＳＬ１～ＳＬｎの間で、駆動条件（例えば、駆動回路の特性、駆動回路に供給される電源電圧、電源から駆動回路までの配線長など）に差異が生じる。この差異が大きいと、表示画面内の中央（データ信号線の分割位置）で輝度差が生じ（図１３を参照）、表示品位が低下することがある。
　それ故に、本発明は、画素への充電時間を長く確保でき、データ信号線の分割に伴う輝度差が生じない表示装置を提供することを目的とする。
　本発明の第１の局面は、複数の走査信号線を同時に選択するマトリクス型の表示装置であって、
　行方向および列方向に並べて配置された複数の画素と、
　同じ行に配置された画素に接続される複数の走査信号線と、
　同じ列に配置された画素に接続される複数のデータ信号線と、
　前記走査信号線を２本ずつ順に選択する走査信号線駆動回路と、
　前記データ信号線に対して、選択された走査信号線に接続された画素に書き込むべき電圧を印加するデータ信号線駆動回路とを備え、
　行方向に隣接する画素間には前記データ信号線が２本ずつ配置されており、
　前記データ信号線のそれぞれには、前記画素の列の中から所定の規則に従い間隔を空けて選択された略半数の画素が接続されていることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記画素の各列には、画素の一方の側に配置されたデータ信号線に接続された第１画素と、画素の他方の側に配置されたデータ信号線に接続された第２画素とが交互に配置されていることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記画素の各行にも、前記第１画素と前記第２画素とが交互に配置されていることを特徴とする。
　本発明の第４の局面は、本発明の第２の局面において、
　前記画素の配置領域には、前記第１画素を配置した行と前記第２画素を配置した行とが、列方向に交互に配置されていることを特徴とする。
　本発明の第５の局面は、本発明の第１の局面において、
　前記データ信号線駆動回路は、行方向に隣接する画素間に配置された２本のデータ信号線の一方を駆動する第１の回路と、他方を駆動する第２の回路とを含み、
　前記第１の回路と前記第２の回路とは、前記画素の配置領域の対向する２辺のそれぞれに沿って配置されていることを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記画素の各列には、画素の一方の側に近接して配置されたデータ信号線に接続された第１画素と、画素の同じ側に離間して配置されたデータ信号線に接続された第２画素とが交互に配置されていることを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記画素の各行にも、前記第１画素と前記第２画素とが交互に配置されていることを特徴とする。
　本発明の第８の局面は、本発明の第６の局面において、
　前記画素の配置領域には、前記第１画素を配置した行と前記第２画素を配置した行とが、列方向に交互に配置されていることを特徴とする。
　本発明の第９の局面は、行方向および列方向に並べて配置された複数の画素と、同じ行に配置された画素に接続される複数の走査信号線と、同じ列に配置された画素に接続される複数のデータ信号線とを有し、行方向に隣接する画素間には前記データ信号線が２本ずつ配置されており、前記データ信号線のそれぞれには、前記画素の列の中から所定の規則に従い間隔を空けて選択された略半数の画素が接続されているマトリクス型の表示装置の駆動方法であって、
　前記走査信号線を２本ずつ順に選択するステップと、
　前記データ信号線に対して、選択された走査信号線に接続された画素に書き込むべき電圧を印加するステップとを備える。
　本発明の第１または第９の局面によれば、行方向の画素数の２倍のデータ信号線を設け、列方向の画素数の略半数の画素を各データ信号線に接続した上で、走査信号線を２本ずつ順に選択すると共に、データ信号線に２行分の画素に対応したデータ電圧を印加することにより、走査信号線の選択期間を長くして、画素への充電時間を長く確保することができる。また、各データ信号線には画素の列の中から間隔を空けて選択した略半数の画素が接続されるので、画素間に配置された２本のデータ信号線の一方に接続された画素と、他方に接続された画素とは混在して配置される。このため、データ信号線を分割して駆動する場合とは異なり、画素間に配置された２本のデータ信号線の間で駆動条件に差異があっても、この差異に起因する輝度差は表示画面では目立たない。したがって、画素への充電時間を長く確保しながら、データ信号線の分割に伴う輝度差を防止することができる。
　本発明の第２の局面によれば、画素の各列に第１画素（画素の一方の側に配置されたデータ信号線に接続された画素）と第２画素（画素の他方の側に配置されたデータ信号線に接続された画素）を交互に配置することにより、第１画素と第２画素を混在して配置し、データ信号線の分割に伴う輝度差を防止することができる。また、ドット反転駆動やライン反転駆動のように、画素に書き込む電圧の極性を行ごとに切り替える駆動を行う場合には、データ信号線の電圧の極性はフレーム時間内で一定になる。したがって、データ信号線の電圧変動を抑制し、表示装置の消費電力を削減することができる。
　本発明の第３の局面によれば、第１画素と第２画素を市松模様状に配置することにより、第１画素と第２画素を混在して配置し、データ信号線の分割に伴う輝度差を防止することができる。
　本発明の第４の局面によれば、第１画素と第２画素を行ごとに切り替えて配置することにより、第１画素と第２画素を混在して配置し、データ信号線の分割に伴う輝度差を防止することができる。
　本発明の第５の局面によれば、データ信号線駆動回路を２つの部分に分け、一方を画素の配置領域の一辺に沿って配置し、他方を画素の配置領域の対向する辺に沿って配置することにより、多数のデータ信号線を駆動するデータ信号線駆動回路を容易に実装することができる。
　本発明の第６の局面によれば、画素の各列に第１画素（画素の一方の側に近接して配置されたデータ信号線に接続された画素）と第２画素（画素の同じ側に離間して配置されたデータ信号線に接続された画素）を交互に配置することにより、第１画素と第２画素を混在して配置し、データ信号線の分割に伴う輝度差を防止することができる。また、ドット反転駆動やライン反転駆動のように、画素に書き込む電圧の極性を行ごとに切り替える駆動を行う場合には、データ信号線の電圧の極性はフレーム時間内で一定になる。したがって、データ信号線の電圧変動を抑制し、表示装置の消費電力を削減することができる。
　本発明の第７の局面によれば、第１画素と第２画素を市松模様状に配置することにより、第１画素と第２画素を混在して配置し、データ信号線の分割に伴う輝度差を防止することができる。
　本発明の第８の局面によれば、第１画素と第２画素を行ごとに切り替えて配置することにより、第１画素と第２画素を混在して配置し、データ信号線の分割に伴う輝度差を防止することができる。
本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置の液晶パネルのレイアウト図である。 図１に示す液晶表示装置のタイミングチャートである。 図１に示す液晶表示装置でドット反転駆動を行う場合のデータ信号線の電圧の極性の変化を示す図である。 図１に示す液晶表示装置でライン反転駆動を行う場合のデータ信号線の電圧の極性の変化を示す図である。 本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。 図７に示す液晶表示装置の液晶パネルのレイアウト図である。 本発明の第４の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の第５の実施形態に係る液晶表示装置の構成を示すブロック図である。 従来の液晶表示装置の構成を示すブロック図である。 図１１に示す液晶表示装置の液晶パネルの上下方向中央部分のレイアウト図である。 図１１に示す液晶表示装置による表示画面を示す図である。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１０は、マトリクス型の表示装置の一種であり、液晶パネル１１、表示制御回路１２、走査信号線駆動回路１３、および、データ信号線駆動回路１４、１５を備えている。以下、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。
　液晶パネル１１は、（ｍ×ｎ）個の画素Ｐ、ｍ本の走査信号線Ｇ１～Ｇｍ、および、２ｎ本のデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎを含んでいる。画素Ｐは、行方向（図１では横方向）にｎ個ずつ、列方向（図１では縦方向）にｍ個ずつ並べて配置される。走査信号線Ｇ１～Ｇｍは、行方向に伸延し、列方向に並べて互いに平行に配置される。データ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎは、列方向に伸延し、走査信号線Ｇ１～Ｇｍと直交するように、行方向に並べて互いに平行に配置される。液晶パネル１１の一辺（図１では上側の辺）にはデータ信号線ＳＡ１～ＳＡｎへの接続端子が設けられ、液晶パネル１１の対向する辺（図１では下側の辺）にはデータ信号線ＳＢ１～ＳＢｎへの接続端子が設けられる。
　ｉ行目に配置されたｎ個の画素Ｐは、いずれも走査信号線Ｇｉに接続される。一方、ｊ列目に配置されたｍ個の画素Ｐは２つのグループに分けられ、一方のグループに属する画素はデータ信号線ＳＡｊに接続され、他方のグループに属する画素はデータ信号線ＳＢｊに接続される（詳細は後述）。
　表示制御回路１２は、液晶表示装置１０の動作を制御する。より詳細には、表示制御回路１２は、外部から供給された制御信号と映像信号（いずれも図示せず）に基づき、走査信号線駆動回路１３に対してタイミング制御信号Ｃ１を出力すると共に、データ信号線駆動回路１４、１５に対してタイミング制御信号Ｃ２と映像信号ＶＳを出力する。タイミング制御信号Ｃ１にはゲートスタートパルスやゲートクロックなどが含まれ、タイミング制御信号Ｃ２にはソーススタートパルスやソースクロックなどが含まれる。
　走査信号線駆動回路１３は、タイミング制御信号Ｃ１に基づき、走査信号線Ｇ１～Ｇｍを２本ずつ順に選択する。より詳細には、液晶表示装置１０では、隣接して配置された２本の走査信号線（例えば、走査信号線Ｇ１、Ｇ２）は、液晶パネル１１の内部または外部で電気的に接続され、１フレーム時間はｍ／２個以上のライン時間に分割される。走査信号線駆動回路１３は、タイミング制御信号Ｃ１に基づき１ライン時間ごとに、電気的に接続された２本の走査信号線を順次選択し、選択した２本の走査信号線に選択電圧（例えば、ハイレベル電圧）を印加する。これにより、１ライン時間ごとに２本の走査信号線が選択され、２行分の画素（２ｎ個の画素）が電圧書き込み可能な状態になる。
　データ信号線駆動回路１４は液晶パネル１１の一辺（図１では上側の辺）に沿って配置され、データ信号線駆動回路１５は液晶パネル１１の対向する辺（図１では下側の辺）に沿って配置される。データ信号線駆動回路１４、１５は、並列に動作し、それぞれｎ個のデータ電圧を出力する。データ信号線駆動回路１４は、タイミング制御信号Ｃ２と映像信号ＶＳに基づき、１ライン時間内にデータ信号線ＳＡ１～ＳＡｎに対してデータ電圧を印加する。データ信号線駆動回路１５は、タイミング制御信号Ｃ２と映像信号ＶＳに基づき、１ライン時間内にデータ信号線ＳＢ１～ＳＢｎに対してデータ電圧を印加する。これにより、１ライン時間ごとに２ｎ本のデータ信号線にデータ電圧が印加され、走査信号線駆動回路１３によって選択された２行分の画素にデータ電圧が書き込まれる。
　図２は、液晶パネル１１のレイアウト図である。図２では、ｉおよびｊは奇数であるとした。図２には、走査信号線Ｇｉ～Ｇｉ＋３とデータ信号線ＳＡｊ～ＳＡｊ＋３の交点付近に配置された１６個の画素が記載されている。液晶パネル１１の他の部分の構成は、図２と同じである。
　図２に示すように、走査信号線Ｇｉは、ｉ行目に配置された画素の上側（レイアウト平面内での上側）に配置される。データ信号線ＳＡｊは、ｊ列目に配置された画素の左側に配置される。データ信号線ＳＢｊは、ｊ列目に配置された画素の右側に配置される。これにより、行方向に隣接する２個の画素の間には、データ信号線が２本ずつ配置される。例えば、図２で左上の画素とその右隣の画素の間には、２本のデータ信号線ＳＢｊ、ＳＡｊ＋１が配置されている。
　液晶パネル１１内の画素Ｐは、左側に配置されたデータ信号線ＳＡｊに接続される画素Ｐａ（以下、Ａ型画素という）と、右側に配置されたデータ信号線ＳＢｊに接続される画素Ｐｂ（以下、Ｂ型画素という）とに分類される。Ａ型画素ＰａとＢ型画素Ｐｂは、いずれも薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略称する）１と画素電極２を含んでいる（図２を参照）。Ａ型画素ＰａとＢ型画素Ｐｂでは、レイアウト形態が異なる。Ａ型画素Ｐａに含まれるＴＦＴ１は、データ信号線ＳＡｊに接近させて画素の左上部分に配置される。Ｂ型画素Ｐｂに含まれるＴＦＴ１は、データ信号線ＳＢｊに接近させて画素の右上部分に配置される。
　画素Ｐの各列には、Ａ型画素ＰａとＢ型画素Ｐｂが交互に配置される。これに加えて、画素Ｐの各行にも、Ａ型画素ＰａとＢ型画素Ｐｂが交互に配置される。このようにＡ型画素ＰａとＢ型画素Ｐｂは、液晶パネル１１内に市松模様状に配置される。具体的には、図１および図２に示すように、奇数行目かつ奇数列目と偶数行目かつ偶数列目にはＡ型画素Ｐａが配置され、奇数行目かつ偶数列目と偶数行目かつ奇数列目にはＢ型画素Ｐｂが配置される。この結果、データ信号線ＳＡｊ、ＳＢｊには、画素の列の中から１つ飛ばしに選択された半数の画素（ｍ／２個の画素）が接続される。
　図３は、液晶表示装置１０のタイミングチャートである。図３に示すように、垂直同期信号ＶＳＹＮＣは１フレーム時間ごとにハイレベルになり、水平同期信号ＨＳＹＮＣは１ライン時間ごとにハイレベルになる。上述したように、１フレーム時間はｍ／２個以上のライン時間に分割される。
　各ライン時間では、走査信号線Ｇ１～Ｇｍの中から２本の走査信号線が選択され、選択された走査信号線には選択電圧（ここでは、ハイレベル電圧）が印加される。例えば、垂直同期信号ＶＳＹＮＣがローレベルに変化した後の最初のライン時間（以下、第１ライン時間という）では、走査信号線Ｇ１、Ｇ２にハイレベル電圧が印加され、次のライン時間（以下、第２ライン時間という）では走査信号線Ｇ３、Ｇ４にハイレベル電圧が印加され、その次のライン時間（以下、第３ライン時間という）では走査信号線Ｇ５、Ｇ６にハイレベル電圧が印加される。
　また、各ライン時間では、データ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎには、選択された走査信号線に接続された２ｎ個の画素に書き込むべきデータ電圧が印加される。例えば、第１ライン時間ではデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎには、走査信号線Ｇ１、Ｇ２に接続された２ｎ個の画素に書き込むべきデータ電圧（図３では「１／２」と記載。以下、同じ）が印加される。第２ライン時間ではデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎには、走査信号線Ｇ３、Ｇ４に接続された２ｎ個の画素に書き込むべきデータ電圧が印加される。第３ライン時間ではデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎには、走査信号線Ｇ５、Ｇ６に接続された２ｎ個の画素に書き込むべきデータ電圧が印加される。
　これにより、第１ライン時間では、走査信号線Ｇ１、Ｇ２に接続された２ｎ個の画素にデータ電圧が書き込まれる。第２ライン時間では、走査信号線Ｇ３、Ｇ４に接続された２ｎ個の画素にデータ電圧が書き込まれる。第３ライン時間では、走査信号線Ｇ５、Ｇ６に接続された２ｎ個の画素にデータ電圧が書き込まれる。このように２行分の画素にデータ電圧を書き込む動作を１フレーム時間内にｍ／２回行うことにより、１フレーム時間内に液晶パネル１１内のすべての画素Ｐにデータ電圧を書き込むことができる。
　上記の動作を行うために、表示制御回路１２は、液晶パネル１１における画素とデータ信号線の接続形態に合わせて映像信号ＶＳを出力する。ｉ行目かつｊ列目に配置された画素を画素Ｐ（ｉ，ｊ）としたとき、データ信号線駆動回路１４、１５は、例えば第１ライン時間では、データ信号線ＳＡ１、ＳＢ１、ＳＡ２、ＳＢ２に対して、それぞれ、画素Ｐ（１，１）、Ｐ（２，１）、Ｐ（２，２）、Ｐ（１，２）に書き込むべきデータ電圧を印加する。これに対応して、表示制御回路１２は、第１ライン時間が始まる前に、画素Ｐ（１，１）、Ｐ（２，２）などの画素値を含む映像信号ＶＳをデータ信号線駆動回路１４に対して出力すると共に、画素Ｐ（２，１）、Ｐ（１，２）などの画素値を含む映像信号ＶＳをデータ信号線駆動回路１５に対して出力する。
　また、液晶表示装置１０は、フレーム反転駆動とドット反転駆動を行う。このため、奇数番目のフレーム時間では、データ信号線駆動回路１４はデータ信号線ＳＡ１～ＳＡｎに対して正極性電圧（共通電極電圧よりも高い電圧）を印加し、データ信号線駆動回路１５はデータ信号線ＳＢ１～ＳＢｎに対して負極性電圧（共通電極電圧よりも低い電圧）を印加する。偶数番目のフレーム時間では、データ信号線駆動回路１４、１５は、データ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎに対して奇数番目のフレーム時間とは逆極性の電圧を印加する。図４は、データ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎの電圧の極性の変化を示す図である。図４に示すように、データ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎの電圧の極性は、フレーム時間内で一定になる。
　なお、液晶表示装置１０は、ドット反転駆動に代えて、ライン反転駆動を行ってもよい。この場合、奇数番目のフレーム時間では、データ信号線駆動回路１４は、データ信号線ＳＡ１～ＳＡｎのうち奇数番目の信号線に対して正極性電圧を印加し、偶数番目の信号線に対して負極性電圧を印加する。データ信号線駆動回路１５は、データ信号線ＳＢ１～ＳＢｎのうち奇数番目の信号線に対して負極性電圧を印加し、偶数番目の信号線に対して正極性電圧を印加する。偶数番目のフレーム時間では、データ信号線駆動回路１４、１５は、データ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎに奇数番目のフレーム時間とは逆極性の電圧を印加する。図５は、ライン反転駆動を行う場合のデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎの電圧の極性の変化を示す図である。図５に示すように、ライン反転駆動を行う場合でも、データ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎの電圧の極性は、フレーム時間内で一定になる。
　以上に示すように、本実施形態に係る液晶表示装置１０は、（ｍ×ｎ）個の画素Ｐ、ｍ本の走査信号線Ｇ１～Ｇｍ、２ｎ本のデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎ、走査信号線駆動回路１３、および、データ信号線駆動回路１４、１５を備えている。また、行方向に隣接する画素Ｐ間にはデータ信号線が２本ずつ配置されており、２ｎ本のデータ信号線のそれぞれには、画素Ｐの列の中から１つ飛ばしに選択された半数の画素（ｍ／２個の画素）が接続されており、走査信号線駆動回路１３は走査信号線Ｇ１～Ｇｍを２本ずつ順に選択する。
　このように行方向の画素数の２倍のデータ信号線を設け、列方向の画素数の半数の画素を各データ信号線に接続した上で、走査信号線を２本ずつ順に選択すると共に、データ信号線に２行分の画素に対応したデータ電圧を印加することにより、走査信号線の選択期間を長くして、画素への充電時間を長く確保することができる。また、各データ信号線には画素の列の中から間隔を空けて選択した半数の画素が接続されるので、画素間に配置された２本のデータ信号線の一方に接続された画素と、他方に接続された画素とは混在して配置される。このため、データ信号線を分割して駆動する場合とは異なり、画素間に配置された２本のデータ信号線の間で駆動条件に差異があっても、この差異に起因する輝度差は表示画面では目立たない。したがって、画素への充電時間を長く確保しながら、データ信号線の分割に伴う輝度差を防止することができる。
　また、液晶表示装置１０では、画素Ｐの各列には、Ａ型画素（画素の一方の側に配置されたデータ信号線に接続された画素）とＢ型画素（画素の他方の側に配置されたデータ信号線に接続された画素）が交互に配置され、画素Ｐの各行にもＡ型画素とＢ型画素が交互に配置されている。このようにＡ型画素とＢ型画素を市松模様状に配置することにより、Ａ型画素とＢ型画素を混在して配置し、データ信号線の分割に伴う輝度差を防止することができる。
　また、画素Ｐの各列にＡ型画素とＢ型画素が交互に配置されているので、ドット反転駆動やライン反転駆動のように、画素に書き込む電圧の極性を行ごとに切り替える駆動を行う場合に、データ信号線の電圧の極性はフレーム時間内で一定になる（図４および図５を参照）。したがって、データ信号線の電圧変動を抑制し、液晶表示装置の消費電力を削減することができる。
　また、液晶表示装置１０は、データ信号線ＳＡ１～ＳＡｎを駆動するデータ信号線駆動回路１４と、データ信号線ＳＢ１～ＳＢｎを駆動するデータ信号線駆動回路１５とを備え、これら２つの回路は液晶パネル１１の対向する２辺のそれぞれに沿って配置される。このようにデータ信号線駆動回路を２つの部分に分け、一方を画素の配置領域の一辺に沿って配置し、他方を画素の配置領域の対向する辺に沿って配置することにより、多数のデータ信号線を駆動するデータ信号線駆動回路を容易に実装することができる。
　（第２の実施形態）
　図６は、本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。図６に示す液晶表示装置２０は、第１の実施形態に係る液晶表示装置１０において、液晶パネル１１と表示制御回路１２を液晶パネル２１と表示制御回路２２に置換したものである。以下に示す実施形態の構成要素のうち、先に述べた実施形態と同一のものについては、同一の参照符号を付して説明を省略する。
　液晶パネル２１は、第１の実施形態に係る液晶パネル１１と同様に、（ｍ×ｎ）個の画素Ｐ、ｍ本の走査信号線Ｇ１～Ｇｍ、２ｎ本のデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎを含んでいる。液晶パネル２１内の画素Ｐは、Ａ型画素ＰａとＢ型画素Ｐｂに分類される。液晶パネル２１では、液晶パネル１１とは異なり、奇数行目にはＡ型画素Ｐａのみが配置され、偶数行目にはＢ型画素Ｐｂのみが配置される。このように液晶パネル２１では、Ａ型画素Ｐａを配置した行とＢ型画素Ｐｂを配置した行とが、列方向に交互に配置されている。
　表示制御回路２２は、第１の実施形態に係る表示制御回路１２と同様に、タイミング制御信号Ｃ１、Ｃ２、および、映像信号ＶＳを出力する。表示制御回路２２は、液晶パネル２１における画素とデータ信号線の接続形態に合わせて映像信号ＶＳを出力する。データ信号線駆動回路１４、１５は、例えば第１ライン時間では、データ信号線ＳＡ１、ＳＢ１、ＳＡ２、ＳＢ２に対して、それぞれ、画素Ｐ（１，１）、Ｐ（２，１）、Ｐ（１，２）、Ｐ（２，２）に書き込むべきデータ電圧を印加する。これに対応して、表示制御回路２２は、第１ライン時間が始まる前に、画素Ｐ（１，１）、Ｐ（１，２）などの画素値を含む映像信号ＶＳをデータ信号線駆動回路１４に対して出力すると共に、画素Ｐ（２，１）、Ｐ（２，２）などの画素値を含む映像信号ＶＳをデータ信号線駆動回路１５に対して出力する。
　以上に示すように、本実施形態に係る液晶表示装置２０では、Ａ型画素（画素の一方の側に配置されたデータ信号線に接続された画素）を配置した行とＢ型画素（画素の他方の側に配置されたデータ信号線に接続された画素）を配置した行とが、列方向に交互に配置されている。このようにＡ型画素とＢ型画素を行ごとに切り替えて配置することにより、Ａ型画素とＢ型画素を混在して配置することができる。したがって、第１の実施形態と同様に、画素への充電時間を長く確保しながら、データ信号線の分割に伴う輝度差を防止することができる。また、ドット反転駆動やライン反転駆動を行う場合に、データ信号線の電圧変動を抑制し、液晶表示装置の消費電力を削減することができる。
　（第３の実施形態）
　図７は、本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。図７に示す液晶表示装置３０は、第１の実施形態に係る液晶表示装置１０において、液晶パネル１１を液晶パネル３１に置換したものである。
　液晶パネル３１は、第１の実施形態に係る液晶パネル１１と同様に、（ｍ×ｎ）個の画素Ｐ、ｍ本の走査信号線Ｇ１～Ｇｍ、２ｎ本のデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎを含んでいる。図８は、液晶パネル３１のレイアウト図である。図８に示すように、走査信号線Ｇｉは、ｉ行目に配置された画素の上側に配置される。データ信号線ＳＡｊはｊ列目に配置された画素の左側に配置され、データ信号線ＳＢｊはデータ信号線ＳＡｊの左側に配置される。言い換えると、データ信号線ＳＡｊはｊ列目に配置された画素の左側に隣接して配置され、データ信号線ＳＢｊはｊ列目に配置された画素の左側に離間して配置される。これにより、行方向に隣接する２個の画素の間には、データ信号線が２本ずつ配置される。例えば、図８で左上の画素とその右隣の画素の間には、２本のデータ信号線ＳＡｊ＋１、ＳＢｊ＋１が配置されている。
　液晶パネル３１内の画素Ｐは、左側に隣接して配置されたデータ信号線ＳＡｊに接続されるＡ型画素Ｐａと、左側に離間して配置されたデータ信号線ＳＢｊに接続される画素Ｐｃ（以下、Ｃ型画素という）とに分類される。Ａ型画素ＰａとＣ型画素Ｐｃは、いずれもＴＦＴ１と画素電極２を含み、レイアウト形態も同じである（図８を参照）。Ａ型画素Ｐａに含まれるＴＦＴ１のソース端子は、データ信号線ＳＡｊに接続される。Ｃ型画素Ｐｃに含まれるＴＦＴ１のソース端子は、データ信号線ＳＡｊと電気的に短絡せずに交差する配線を用いて、データ信号線ＳＢｊに接続される。
　以上に示すように、本実施形態に係る液晶表示装置３０では、画素Ｐの各列には、Ａ型画素（画素の一方の側に近接して配置されたデータ信号線に接続された画素）とＣ型画素（画素の同じ側に離間して配置されたデータ信号線に接続された画素）が交互に配置され、画素Ｐの各行にもＡ型画素とＣ型画素が交互に配置されている。このようにＡ型画素とＣ型画素を市松模様状に配置することにより、Ａ型画素とＣ型画素を混在して配置することができる。したがって、第１の実施形態と同様に、画素への充電時間を長く確保しながら、データ信号線の分割に伴う輝度差を防止することができる。また、ドット反転駆動やライン反転駆動を行う場合に、データ信号線の電圧変動を抑制し、液晶表示装置の消費電力を削減することができる。
　（第４の実施形態）
　図９は、本発明の第４の実施形態に係る液晶表示装置の構成を示すブロック図である。図９に示す液晶表示装置４０は、第３の実施形態に係る液晶表示装置３０において、液晶パネル３１と表示制御回路１２を液晶パネル４１と表示制御回路２２に置換したものである。
　液晶パネル４１は、第３の実施形態に係る液晶パネル３１と同様に、（ｍ×ｎ）個の画素Ｐ、ｍ本の走査信号線Ｇ１～Ｇｍ、２ｎ本のデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎを含んでいる。液晶パネル４１内の画素Ｐは、Ａ型画素ＰａとＣ型画素Ｐｃに分類される。液晶パネル４１では、液晶パネル３１とは異なり、奇数行目にはＡ型画素Ｐａのみが配置され、偶数行目にはＣ型画素Ｐｃのみが配置される。このように液晶パネル４１では、Ａ型画素Ｐａを配置した行とＣ型画素Ｐｃを配置した行とが、列方向に交互に配置されている。
　以上に示すように、本実施形態に係る液晶表示装置４０では、Ａ型画素（画素の一方の側に近接して配置されたデータ信号線に接続された画素）を配置した行とＣ型画素（画素の同じ側に離間して配置されたデータ信号線に接続された画素）を配置した行とが、列方向に交互に配置されている。このようにＡ型画素とＣ型画素を行ごとに切り替えて配置することにより、Ａ型画素とＣ型画素を混在して配置することができる。したがって、第３の実施形態と同様に、画素への充電時間を長く確保しながら、データ信号線の分割に伴う輝度差を防止することができる。また、ドット反転駆動やライン反転駆動を行う場合に、データ信号線の電圧変動を抑制し、液晶表示装置の消費電力を削減することができる。
　（第５の実施形態）
　図１０は、本発明の第５の実施形態に係る液晶表示装置の構成を示すブロック図である。図１０に示す液晶表示装置５０は、液晶パネル５１、表示制御回路５２、走査信号線駆動回路１３、および、データ信号線駆動回路５４を備えている。液晶表示装置５０は、第１の実施形態に係る液晶表示装置１０に対して、データ信号線駆動回路の実装形態を変更したものである。
　液晶パネル５１は、第１の実施形態に係る液晶パネル１１と同様に、（ｍ×ｎ）個の画素Ｐ、ｍ本の走査信号線Ｇ１～Ｇｍ、２ｎ本のデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎを含んでいる。液晶パネル５１における画素の配置、および、画素とデータ信号線の接続形態は、液晶パネル１１と同じである。液晶パネル５１では、液晶パネル１１とは異なり、データ信号線ＳＡ１～ＳＡｎへの接続端子とデータ信号線ＳＢ１～ＳＢｎへの接続端子は、液晶パネル５１の同じ辺（図１０では上側の辺）に設けられている。
　データ信号線駆動回路５４は、液晶パネル５１の一辺（図１０では上側の辺）に沿って配置される。データ信号線駆動回路５４は、タイミング制御信号Ｃ２と映像信号ＶＳに基づき、１ライン時間内にデータ信号線ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎに対してデータ電圧（２ｎ個のデータ電圧）を印加する。
　表示制御回路５２は、第１の実施形態に係る表示制御回路１２と同様に、タイミング制御信号Ｃ１、Ｃ２、および、映像信号ＶＳを出力する。表示制御回路５２は、データ信号線駆動回路５４の実装形態に合わせて映像信号ＶＳを出力する。データ信号線駆動回路５４は、例えば第１ライン時間では、データ信号線ＳＡ１、ＳＢ１、ＳＡ２、ＳＢ２に対して、それぞれ、画素Ｐ（１，１）、Ｐ（２，１）、Ｐ（１，２）、Ｐ（２，２）に書き込むべきデータ電圧を印加する。これに対応して、表示制御回路５２は、第１ライン時間が始まる前に、画素Ｐ（１，１）、Ｐ（１，２）、Ｐ（２，１）、Ｐ（２，２）の画素値などを含む映像信号ＶＳをデータ信号線駆動回路５４に対して出力する。
　以上に示すように、本実施形態に係る液晶表示装置５０は、液晶パネル５１の一辺に沿って配置されたデータ信号線駆動回路５４を備えている。このようなデータ信号線駆動回路を用いても、第１の実施形態と同様に、画素への充電時間を長く確保しながら、データ信号線の分割に伴う輝度差を防止することができる。また、第２～第４の実施形態に係る液晶表示装置について同様の変更を施すことにより、同様の効果を奏する液晶表示装置を構成することができる。
　なお、上記各実施形態に係る液晶表示装置では、画素Ｐの各列に２種類の画素を交互に配置することとしたが、２種類の画素をｓ個（ｓは２以上の整数）ずつ交互に配置してもよい。あるいは、液晶パネルの大部分では画素の各列に２種類の画素をｔ個（ｔは１以上の整数）ずつ交互に配置し、それ以外の部分では任意の種類の画素を配置してもよい。これらの変形例に係る液晶表示装置でも、データ信号線のそれぞれには、同じ列に配置された画素の中から所定の規則に従い間隔を空けて選択された略半数の画素が接続される。したがって、第１～第５の実施形態と同様に、画素への充電時間を長く確保しながら、データ信号線の分割に伴う輝度差を防止することができる。
　また、上記各実施形態に係る液晶表示装置では、駆動回路を液晶パネルの外部に設けることとしたが、駆動回路の全部または一部を液晶パネルと一体に形成してもよい。また、以上に述べた方法を用いて、液晶表示装置以外の表示装置を構成することもできる。
　本発明の表示装置は、画素への充電時間を長く確保でき、データ信号線の分割に伴う輝度差が生じないという特徴を有するので、液晶表示装置など、各種のマトリクス型の表示装置に利用することができる。
　１…ＴＦＴ
　２…画素電極
　１０、２０、３０、４０、５０…液晶表示装置
　１１、２１、３１、４１、５１…液晶パネル
　１２、２２、５２…表示制御回路
　１３…走査信号線駆動回路
　１４、１５、５４…データ信号線駆動回路
　Ｐ…画素
　Ｇ１～Ｇｍ…走査信号線
　ＳＡ１～ＳＡｎ、ＳＢ１～ＳＢｎ…データ信号線

Claims (9)

  1. 　複数の走査信号線を同時に選択するマトリクス型の表示装置であって、
    　行方向および列方向に並べて配置された複数の画素と、
    　同じ行に配置された画素に接続される複数の走査信号線と、
    　同じ列に配置された画素に接続される複数のデータ信号線と、
    　前記走査信号線を２本ずつ順に選択する走査信号線駆動回路と、
    　前記データ信号線に対して、選択された走査信号線に接続された画素に書き込むべき電圧を印加するデータ信号線駆動回路とを備え、
    　行方向に隣接する画素間には前記データ信号線が２本ずつ配置されており、
    　前記データ信号線のそれぞれには、前記画素の列の中から所定の規則に従い間隔を空けて選択された略半数の画素が接続されていることを特徴とする、表示装置。
  2. 　前記画素の各列には、画素の一方の側に配置されたデータ信号線に接続された第１画素と、画素の他方の側に配置されたデータ信号線に接続された第２画素とが交互に配置されていることを特徴とする、請求項１に記載の表示装置。
  3. 　前記画素の各行にも、前記第１画素と前記第２画素とが交互に配置されていることを特徴とする、請求項２に記載の表示装置。
  4. 　前記画素の配置領域には、前記第１画素を配置した行と前記第２画素を配置した行とが、列方向に交互に配置されていることを特徴とする、請求項２に記載の表示装置。
  5. 　前記データ信号線駆動回路は、行方向に隣接する画素間に配置された２本のデータ信号線の一方を駆動する第１の回路と、他方を駆動する第２の回路とを含み、
    　前記第１の回路と前記第２の回路とは、前記画素の配置領域の対向する２辺のそれぞれに沿って配置されていることを特徴とする、請求項１に記載の表示装置。
  6. 　前記画素の各列には、画素の一方の側に近接して配置されたデータ信号線に接続された第１画素と、画素の同じ側に離間して配置されたデータ信号線に接続された第２画素とが交互に配置されていることを特徴とする、請求項１に記載の表示装置。
  7. 　前記画素の各行にも、前記第１画素と前記第２画素とが交互に配置されていることを特徴とする、請求項６に記載の表示装置。
  8. 　前記画素の配置領域には、前記第１画素を配置した行と前記第２画素を配置した行とが、列方向に交互に配置されていることを特徴とする、請求項６に記載の表示装置。
  9. 　行方向および列方向に並べて配置された複数の画素と、同じ行に配置された画素に接続される複数の走査信号線と、同じ列に配置された画素に接続される複数のデータ信号線とを有し、行方向に隣接する画素間には前記データ信号線が２本ずつ配置されており、前記データ信号線のそれぞれには、前記画素の列の中から所定の規則に従い間隔を空けて選択された略半数の画素が接続されているマトリクス型の表示装置の駆動方法であって、
    　前記走査信号線を２本ずつ順に選択するステップと、
    　前記データ信号線に対して、選択された走査信号線に接続された画素に書き込むべき電圧を印加するステップとを備えた、表示装置の駆動方法。
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