JP5151590B2

JP5151590B2 - 液晶表示装置及びその駆動方法

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Publication number: JP5151590B2
Application number: JP2008073091A
Authority: JP
Inventors: 隆一平山
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2008-03-07
Filing date: 2008-03-21
Publication date: 2013-02-27
Anticipated expiration: 2028-03-21
Also published as: JP2009236937A

Description

本発明は、所定方向に隣接する第一画素と第二画素とが１本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置されている液晶表示装置及びその駆動方法に関する。

近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示装置が開発されている。

アクティブマトリクス型の液晶表示装置は、その表示領域に、マトリクス状に配置された複数の画素と、各画素を行毎に順次走査するための複数の走査ライン、各画素に書込むデータを供給するための複数のデータラインとが形成されている。各画素は、ゲート電極が前記走査ラインに接続されドレイン電極がデータラインに接続されたスイッチング素子としてのＴＦＴと、ＴＦＴのソース電極に接続された画素電極と、各画素で共通の電位に設定される共通電極と、画素電極と共通電極との電位差を所定の電位差に保つための電荷を蓄積する補助容量と、を備えている。ここで、画素電極と共通電極との間には、例えば、画素電極と共通電極との間の電位差に応じてその配向状態が変化する液晶が配されている。

表示領域の周囲には、各走査ラインに接続され、この各走査ラインを介して各ＴＦＴを走査するための（オン・オフ制御するための）ゲートドライバや、各データラインに接続され、この各データラインを介して各画素（各補助容量や液晶）に所定のデータ電圧を出力するデータドライバが形成されている。

ところで、アクティブマトリクス型の液晶表示装置は、携帯電話やデジタルカメラ等の小型携帯機器のモニター部として組み込まれることがある。このようなときには、表示領域の外周部としての額縁を狭額縁化できることが好ましく、比較的その占有面積が広くなってしまうゲートドライバやソースドライバを額縁の何れか一辺側に集約配置している。また、ゲートドライバやソースドライバを集約配置することによりこれらの実装工程を簡略化することもできるようになっている。しかし、このようなときには、ゲートドライバやソースドライバの配置位置に応じて、走査ラインまたはデータラインが表示領域の周囲（額縁）を長い距離に亘って引き回されることになるが、この引き回し領域を更に少なくするために、走査ラインの数を２倍にする代わりに、データラインの数を半分にした画素結線の構成が考えられている。（例えば、特許文献１の図５）

図１６は、そのような狭額縁化を達成するための一手法として考えられた表示画面内における画素結線例の概略図である。これは、１本のデータラインＳ（ｉ）を隣接する２つの画素Ｐ（ｉ，ｊ）で共用するものである。この場合、それら２つの画素Ｐ（ｉ，ｊ）に対応するＴＦＴは、それぞれ異なる走査ラインＧ（ｊ）に接続されている。

例えば、図１６において、左上の画素Ｐ（１，１）に対応するＴＦＴは、走査ラインＧ（１）とデータラインＳ（１）に接続され、その右隣の画素Ｐ（１，２）に対応するＴＦＴは、走査ラインＧ（２）とデータラインＳ（１）に接続されている。そして、画素Ｐ（１，１）と画素Ｐ（１，２）は、走査ラインＧ（１）と走査ラインＧ（２）との間に配置されている。

図１７は、このようなアクティブマトリクス型の液晶表示装置における各画素Ｐ（ｉ，ｊ）に映像信号Ｖｓｉｇを書き込むときの走査ラインＧ（ｊ）の走査方向（各走査信号波形）と、データラインＳ（ｉ）を共用した隣接画素Ｐ（ｉ，ｊ）間での書き込み順位を示している。例えば、データラインＳ（１）に接続された各画素Ｐ（１，ｊ）は、画素Ｐ（１，１）、画素Ｐ（１，２）、画素Ｐ（１，３）、画素Ｐ（１，４）の順に書き込まれていく。
特開２００４−１８５００６号公報

上述したようなデータラインの数を半分にするための画素結線において、各行の画素は、行方向に隣接する画素間で、画素に対して異なる方向に配置された走査ラインに接続されている。このため、製造過程において、例えば図１８に示すように、走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生すると、画素電極と走査ラインとの間に発生する寄生容量Ｃｇｓ１、Ｃｇｓ２が、走査ラインの延伸方向に隣接する画素間で異なる値になる。このような場合には、走査ラインの延伸方向に隣接する画素のそれぞれに、たとえ同電位の表示信号電圧を書き込む場合であっても、走査ラインの延伸方向に隣接する画素間では、図１９に示すように、表示信号電圧取込終了時のレベルシフト電圧ΔＶ１、ΔＶ２が異なり画質が低下することが問題となっていた。なお、図１９には、図１８における画素Ｐ（１，１）と画素Ｐ（１，２）での電位変動を示している。

本発明は、かかる従来の課題に鑑みてなされたものであり、例えば走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合であっても画質を低下させることのない液晶表示装置及びその駆動方法を提供することを目的とする。

上述の目的を達成するため、請求項１に記載の発明にかかる液晶表示装置は、所定方向に隣接する第一画素と第二画素が１本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置されている液晶表示装置であって、前記第一画素と前記第二画素との間で、表示すべき所定の階調レベルに対する表示信号電圧が異なるように、前記データラインに前記表示信号電圧を供給する駆動手段を備え、前記駆動手段は、前記第一画素と前記第一走査ラインとの間の寄生容量が、前記第二画素と第二走査ラインとの間の寄生容量よりも大きく形成されているとき、表示すべき所定の階調レベルに対する前記表示信号電圧が、前記第二画素よりも前記第一画素の方がゲートのオン電圧に近い値になるように、前記データラインに前記表示信号電圧を供給し、前記第一画素と前記第一走査ラインとの間の寄生容量が、前記第二画素と第二走査ラインとの間の寄生容量よりも小さく形成されているとき、表示すべき所定の階調レベルに対する前記表示信号電圧が、前記第一画素よりも前記第二画素の方がゲートのオン電圧に近い値になるように、前記データラインに前記表示信号電圧を供給することを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の液晶表示装置において、各階調レベルに対応した原表示信号電圧を生成する表示信号電圧生成手段と、前記表示信号電圧生成手段により生成された前記原表示信号電圧を補正して前記表示信号電圧を生成する補正手段と、を備え、前記駆動手段は、前記補正手段により補正して生成された前記表示信号電圧を前記データラインに供給することを特徴とする。

また、請求項３に記載の発明は、請求項１又は２に記載の液晶表示装置において、前記第一画素と前記第二画素は、前記第一走査ラインまたは前記第一走査ラインの延伸方向に隣接していることを特徴とする。

また、請求項４に記載の発明は、請求項１から３の何れかに記載の液晶表示装置において、前記第一画素における画素電極の形状が、前記第二画素の画素電極の形状に対して回転対称形状になっていることを特徴とする。

また、請求項５に記載の発明は、請求項１から４の何れかに記載の液晶表示装置において、前記第一画素と前記第二画素は、前記データラインを挟むように隣接配置されていることを特徴とする。

また、請求項６に記載の発明は、請求項５に記載の液晶表示装置において、前記所定方向に隣接する第三画素と第四画素が第二のデータラインを共用し、前記第三画素が前記第一走査ラインに第三スイッチング素子を介して接続され、前記第四画素が前記第二走査ラインに第四スイッチング素子を介して接続され、前記第三画素と前記第四画素は、前記第二データラインを挟むように隣接配置され、前記第二画素と前記第三画素とが隣接配置されていることを特徴とする。

本発明によれば、例えば走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合であっても画質を低下させることのない液晶表示装置及びその駆動方法を提供することができる。

以下、本発明を実施するための形態を、図面を参照して説明する。なお、本実施の形態においては、液晶表示装置を製造した後に、液晶表示装置毎に、当該液晶表示装置の仕上がり具合に応じた所定の情報を記憶させ、この記憶情報に基づいて当該液晶表示装置における駆動電圧が補正される場合について説明する。

本発明に係る液晶表示装置１の概略全体構成は、図１、図２に示すように後述する複数の画素が配置された液晶表示部１０と、該液晶表示部１０の各画素を駆動制御するドライバ回路１１とから構成されている。

液晶表示部１０は、対向配置され、シール材１０ｃにより接着された２枚の基板１０ａ、１０ｂ間に液晶ＬＣが挟持された構成となっている。そして、一方の基板１０ｂの対向面側には、図３及び図４に示すように、マトリクス状に配置された複数の画素Ｐ（ｉ、ｊ）と、各画素Ｐ（ｉ，ｊ）を行毎に順次走査するための複数の走査ラインＧ（ｊ）と、各画素Ｐ（ｉ，ｊ）に書き込む表示信号電圧を供給するための複数のデータラインＳ（ｉ）とが形成されている。各画素Ｐ（ｉ，ｊ）は、ゲート電極が走査ラインＧ（ｊ）に接続されドレイン電極がデータラインＳ（ｉ）に接続されたスイッチング素子としてのＴＦＴと、ＴＦＴのソース電極に接続された画素電極ｐｉｘと、画素電極ｐｉｘと他方の基板１０ａに形成された共通電極Ｇｎとの間の電位差を所定の電位差に保つための電荷を蓄積する補助容量Ｃｃｓと、を備えている。なお、ｉ＝１，２，３，・・・，ｘ。ｊ＝１，２，３，・・・，ｙ。また、共通電極Ｇｎは、各画素で共通の対向電圧Ｖｃとなるように構成されている。つまり、共通電極Ｇｎは、例えば他方の基板１０ａの対向面側に、一面に亘って形成されている。

ここで、データラインＳ（ｉ）と走査ラインＧ（ｊ）とは、互いに交差するように配置されている。そして、各画素Ｐ（ｉ，ｊ）は、それぞれスイッチング素子としてのＴＦＴを介して、上述のようにデータラインＳ（ｉ）の何れか及び走査ラインＧ（ｊ）の何れかと互いの交点近傍で接続されている。また、２画素毎に、１本のデータラインＳ（ｉ）を隣接する２つの画素Ｐ（ｉ，ｊ）で共用するよう接続されている。さらに、それら２つの画素Ｐ（ｉ，ｊ）に対応するＴＦＴは、それぞれ異なる走査ラインＧ（ｊ）に接続されている。

例えば、図３や図４において、左上の画素Ｐ（１，１）に対応するＴＦＴは、走査ラインＧ（１）とデータラインＳ（１）に接続され、その右隣の画素Ｐ（１，２）に対応するＴＦＴは、走査ラインＧ（２）とデータラインＳ（１）に接続されている。そして、画素Ｐ（１，１）と画素Ｐ（１，２）は、走査ラインＧ（１）と走査ラインＧ（２）との間に配置されている。

また、画素Ｐ（１，２）は、画素Ｐ（１，１）に対してはデータラインＳ（１）を挟んで隣接して配置されているが、画素Ｐ（１，１）の方向とは逆の方向に隣接する画素Ｐ（２，１）に対してはデータラインＳ（ｉ）を挟むことなく隣接配置されている。画素Ｐ（２，１）は、データラインＳ（２）を挟んで画素Ｐ（２，２）と隣接して配置されている。

ここで、図５及び図６に基づいて各画素Ｐ（ｉ，ｊ）の具体的な構成について説明する。一方の基板１０ｂにはゲート電極５１を含む走査ラインＧ（ｊ）が設けられている。そして、この走査ラインＧ（ｊ）と同一層に補助容量ライン４８が設けられている。つまり、走査ラインＧ（ｊ）と補助容量ライン４８とは一括形成される。そして、その上面全体にはゲート絶縁膜５２が設けられている。ゲート絶縁膜５２の上面には真性アモルファスシリコンからなる半導体薄膜５３が設けられている。半導体薄膜５３の上面ほぼ中央部にはチャネル保護膜５４が設けられている。チャネル保護膜５４の上面両側およびその両側における半導体薄膜５３の上面にはｎ型アモルファスシリコンからなるコンタクト層５５、５６が設けられている。

一方のコンタクト層５５の上面にはソース電極５７が設けられている。他方のコンタクト層５６の上面およびゲート絶縁膜５２の上面にはドレイン電極５８を含むデータラインＳ（ｉ）が設けられている。

そして、ゲート電極５１、ゲート絶縁膜５２、半導体薄膜５３、チャネル保護膜５４、コンタクト層５５、５６、ソース電極５７およびドレイン電極５８により、ＴＦＴが構成されている。

ＴＦＴ等を含むゲート絶縁膜５２の上面全体には平坦化膜５９が設けられている。平坦化膜５９には、ソース電極５７の所定の箇所に対応する部分にコンタクトホール６０が設けられている。また、平坦化膜５９の上面の所定の個所には、ＩＴＯからなる画素電極ｐｉｘが設けられている。そして、画素電極ｐｉｘはコンタクトホール６０を介してソース電極５７に接続されている。また、画素電極ｐｉｘの形状は、走査ラインＧ（ｊ）の延伸方向に隣接す画素間では、回転対称形状になるように形成されている。

ここで、補助容量ライン４８のうちの画素電極ｐｉｘと重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Ｃｃｓが形成されている。なお、各画素Ｐ（ｉ，ｊ）における補助容量Ｃｃｓの大きさは、それぞれ等しくなるように構成されている。また、補助容量ライン４８は、共通電極Ｇｎと電気的に接続されている（同電位となっている）。

そして、各画素Ｐ（ｉ，ｊ）では、画素電極ｐｉｘと共通電極Ｇｎとの間に配されることとなる液晶の配向状態を、画素電極ｐｉｘと共通電極Ｇｎとの間の電位差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。

なお、液晶ＬＣは、画素電極ｐｉｘと共通電極Ｇｎによって挟持されることとなるため、これらによって液晶容量Ｃｌｃが形成される。そして、各画素間で、液晶容量Ｃｌｃが等しくなるように構成されている。また、共通電極Ｇｎは、一方の基板１０ｂ側に備えられる構成となっていてもよい。つまり、本実施の形態においては、基板の面内方向に電位差を発生させてそれを液晶に印加する横電界方式や、２枚の基板間に電位差を発生させてそれを液晶に印加する縦電界方式の何れにも適用可能である。

図１、図２に戻り、各データラインＳ（ｉ）及び各走査ラインＧ（ｊ）は、液晶表示部１０の周辺領域における一方の基板１０ｂ上を引き回された配線群２０Ｓ，２０Ｇによって、液晶表示部１０の右側に集約配置されたドライバ回路１１に電気的に接続されている。また、共通電極Ｇｎは、例えば樹脂性の導通材により一方の基板１０ｂ上の配線に電気的に接続されることでドライバ回路１１に電気的に接続される。

なお、液晶表示部１０内では、データラインＳ（ｉ）は、ドライバ回路１１と平行となる方向に延伸されて形成され、また、走査ラインＧ（ｊ）は、その延伸方向側にドライバ回路１１がくるように形成されている。そして、上述したような配線構成とすることにより、走査ライン方向に配列される画素毎にそれぞれ異なるデータ信号線を対応付ける構成のものと比較して、配線群２０Ｓの幅を半減させることが可能な構成となっている。

ドライバ回路１１は、図７に示すように、各走査ラインＧ（ｊ）を駆動する走査ライン駆動回路２２、各データラインＳ（ｉ）を駆動するデータライン駆動回路２３、所定の基準電源Ｖｃｃを調整して当該ドライバ回路１１に必要な各種駆動電圧を出力する電源調整回路２４、例えば外部から入力されてくる画像データを一時記憶する画像メモリ２５、当該液晶表示装置１の固有情報を記憶する固有情報記憶部２６、上述の各駆動部に後述する各種制御信号を出力することによって各駆動部の同期を得る制御部２７等を備えて構成されている。

走査ライン駆動回路２２は、図８に示すように、制御部２７から出力される垂直同期信号Ｖｓや、水平同期信号Ｈｓとしての第１ゲートクロック信号ＧＣＫ１及び第２ゲートクロック信号ＧＣＫ２に基づいて、各走査ラインＧ（ｊ）に走査信号を出力する。なお、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは互いに逆位相の矩形信号である。

走査ライン駆動回路２２の主要部における概略構成は、図９に示すように、例えば走査ライン数分（ｙ段）の保持回路１０１、１０２、１０３、１０４、・・・が直列に配置されて構成される。そして、それぞれの保持回路は、入力端子ＩＮと、出力端子ＯＵＴと、リセット端子ＲＳＴと、クロック信号入力端子ＣＫと、高電位電源入力端子Ｔｈと、低電位電源入力端子Ｔｌとを有している。そして、１段目の保持回路１０１の入力端子ＩＮには１段目の入力信号として垂直同期信号Ｖｓが供給される。また、2段目以後の保持回路の入力端子ＩＮには前段の保持回路の出力信号が供給される。また、各保持回路のリセット端子ＲＳＴには次段の保持回路の出力信号が供給される。なお、最終段（例えばｙ段目）の保持回路（図示せず）のリセット端子ＲＳＴには、別途リセット信号ＥＮＤが供給される構成としてもよいし、１段目の保持回路１０１の出力信号が供給される構成としてもよい。

さらに、奇数段目の保持回路のクロック信号入力端子ＣＫには、第１ゲートクロック信号ＧＣＫ１が供給され、偶数段目の保持回路のクロック信号入力端子ＣＫには、第１ゲートクロック信号ＧＣＫ１に対して逆位相となっている第２ゲートクロック信号ＧＣＫ２が供給される。また、各保持回路の高電位電源入力端子Ｔｈには所定の高電圧Ｖｇｈが供給され、各保持回路の低電位電源入力端子Ｔｌには所定の低電圧Ｖｇｌが供給される。

各保持回路１０１、１０２、１０３、１０４、・・・は、図１０に示すように、それぞれ、６個のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと記す）Ｔ１１〜Ｔ１６と、コンデンサＣとを有している。

このような走査ライン駆動回路２２は、図８に示すように、垂直同期信号Ｖｓに応じて当該フレームでの走査を開始するとともに、第１ゲートクロック信号ＧＣＫ１及び第２ゲートクロック信号ＧＣＫ２に応じて、所定の期間だけローレベル電圧Ｖｇｌからハイレベル電圧Ｖｇｈに切り換えるといった電圧出力を、最前段の走査ラインＧ（１）から順に最後段の走査ラインＧ（ｙ）まで、走査ライン毎に行う。

つまり、走査ライン駆動回路２２は、走査ラインＧ（ｊ）毎に、当該走査ラインＧ（ｊ）に対応するＴＦＴ（ｉ，ｊ）を順次オン状態にし、このときにデータラインＳ（ｉ）に出力されている表示信号電圧を対応する画素Ｐ（ｉ，ｊ）に書き込む。

データライン駆動回路２３は、制御部２７から入力される水平同期信号Ｈｓ、垂直同期信号Ｖｓ、画像データＤａｔａ、基準クロック信号ＣＬＫに基づいて、表示パネル１１に設けられた各データラインＳ（ｉ）に対して、各データラインＳ（ｉ）に対応する表示信号電圧を所定のタイミングで出力するものである。

データライン駆動回路２３の機能ブロック構成は、図１１に示すように、サンプリングメモリ１５１、データラッチ部１５２、Ｄ／Ａ変換回路（ＤＡＣ）１５３、表示信号電圧生成回路１５４、及び補正電圧重畳回路１５５からなる。

サンプリングメモリ１５１は、制御部２７から出力される水平同期信号Ｈｓ及び基準クロック信号ＣＬＫに同期して、走査ライン一本分の画素に対応する画像データ（１水平期間分の画像データ）単位で、各画素に対応する画像データを前段側の走査ラインに対応するものから順に、画像メモリ２５から取り込むためのものであり、データラインＳ（ｉ）の数と同数のデータ格納領域を備えている。つまり、サンプリングメモリ１５１は、走査ライン毎に当該走査ラインに対応した画像データを取り込むとともに、当該取り込んだ画像データのそれぞれを、対応するデータラインＳ（ｉ）のデータ格納領域に格納する。ここで、画像データには、各画素に表示すべき階調レベルが含まれ、この階調レベルは、画素毎に例えば８ビットのデジタルデータとして表される。そして、各データ格納領域には、この８ビットのデジタルデータが格納される。

サンプリングメモリ１５１が取り込んだ一水平期間分の画像データは、後段のデータラッチ部１５２からの要求にしたがって、サンプリングメモリ１５１からデータラッチ部１５２に転送される。データラッチ部１５２に画像データが転送されると、サンプリングメモリ１５１は、次の一水平期間分の画像データとして次の行の走査ラインに対応した画像データの取り込み状態に移る。これは、水平同期信号ＨＳに同期して行われる。

データラッチ部１５２は、水平同期信号Ｈｓに基づいて、サンプリングメモリ１５１から一水平期間分の画像データを一斉に取得するとともに、取得した画像データを後段のＤ／Ａ変換回路１５３に出力する。

Ｄ／Ａ変換回路１５３は、複数のＤＡＣ部２４１及び出力アンプ回路２４２で構成され、ＤＡＣ部２４１により表示信号電圧生成回路１５４から供給される表示信号電圧が選択されることで、データラッチ部１５２から出力されてくるそれぞれの画像データが、対応するアナログ信号としての表示信号電圧に変換され、出力アンプ回路２４２により補正電圧重畳回路１５５へ出力される。

このとき、Ｄ／Ａ変換回路１５３は、制御部２７から出力される極性反転信号Ｐｏｌに対応するように、データラッチ部１５２から出力されたデジタル形式の画像データをアナログ電圧としての表示信号電圧に変換する。具体的には、Ｄ／Ａ変換回路１５３は、極性反転信号Ｐｏｌがハイ状態Ｖｓｈであれば、データラッチ部１５２から出力された画像データが正極性の表示信号電圧になるようにＤ／Ａ変換し、極性反転信号Ｐｏｌがロー状態Ｖｓｌであれば、データラッチ部１５２から出力された画像データが負極性の表示信号電圧になるようにＤ／Ａ変換する。換言すると、Ｄ／Ａ変換回路１５３は、極性反転信号Ｐｏｌがハイ状態Ｖｓｈであるときは、液晶に印加される電圧が正極性となるようにＤ／Ａ変換し、極性反転信号Ｐｏｌがロー状態Ｖｓｌであるときは、液晶に印加される電圧が負極性となるようにＤ／Ａ変換する。

表示信号電圧生成回路１５４は、図１２に示すように、それぞれが、端子２５５（電圧ＶＨ）と端子２５６（電圧ＶＬ）との間の電圧を画像データのビット数ｐ（本実施の形態では８ビット）に応じた複数の抵抗で分圧する２組のラダー抵抗器３１，３２と、何れか一方のラダー抵抗器に切り換えるための複数のスイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５と、切り換えられたラダー抵抗器に対応するように、ラダー抵抗器へ印加する電圧の極性を切り換えるためのスイッチＳＹａ，ＳＹｂなどから構成される。そして、表示信号電圧生成回路１５４は、制御部２７から出力される極性反転信号Ｐｏｌに基づいて各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５によりラダー抵抗器を選択するとともに、ラダー抵抗器に印加する電圧の極性をスイッチＳＹａ，ＳＹｂにより切り換え、ラダー抵抗器によって分圧されたそれぞれの電圧をこれに対応する階調レベルの表示信号電圧として電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。

具体的には、ラダー抵抗器３１は、制御部２７からの極性反転信号ＰｏｌがハイレベルＶｓｈのときに各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５により当該ラダー抵抗器３１が選択されるとともに、スイッチＳＹａ，ＳＹｂにより端子２５５ａ（電圧ＶＨ）と端子２５６ｂ（電圧ＶＬ）が選択されることで、端子２５５ａ（電圧ＶＨ）と端子２５６ｂ（電圧ＶＬ）の間の電圧を画像データのビット数（本実施の形態では８ビット）に応じた複数の抵抗ＲＡ１，ＲＡ２，・・・，ＲＡ２５５で分圧し、それぞれの電圧を、例えば液晶に印加される電圧が正極性になる表示信号電圧として電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。

また、ラダー抵抗器３２は、制御部２７からの極性反転信号ＰｏｌがローレベルＶｓｌのときに各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５により当該ラダー抵抗器３２選択されるとともに、スイッチＳＹａ，ＳＹｂにより端子２５６ａ（電圧ＶＬ）と端子２５５ｂ（電圧ＶＨ）が選択されることで、端子２５６ａ（電圧ＶＬ）と端子２５５ｂ（電圧ＶＨ）の間の電圧を画像データのビット数（本実施の形態では８ビット）に応じた複数の抵抗ＲＢ１，ＲＢ２，・・・，ＲＢ２５５で分圧し、それぞれの電圧を、例えば液晶に印加される電圧が負極性になる表示信号電圧として電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。

各ＤＡＣ部２４１は、デコーダ２４３と、各電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に接続される選択スイッチＳＷ０，ＳＷ１，・・・，ＳＷ２５５とを備えて構成されている。デコーダ２４３は、データラッチ部１５２から出力された画像データを入力してデコードし、階調レベル数（ビット数）に応じたデータ信号を出力する。各選択スイッチＳＷ０、ＳＷ１、・・・、ＳＷ２５５はデコーダ２４３から出力されるデータ信号に基づいてオン／オフが制御される。そして選択された電圧印加ラインＶ０、Ｖ１、・・・、Ｖ２５５と電圧出力ラインＳＬとが導通されて、選択された電圧印加ラインＶ０、Ｖ１、・・・、Ｖ２５５に印加されている表示信号電圧が電圧出力ラインＳＬに印加される。そして、電圧出力ラインＳＬに印加された表示信号電圧Ｖｄは、出力アンプ回路２４２を介して補正電圧重畳回路１５５へ出力される。

補正電圧重畳回路１５５は、例えば、奇数番目の走査ラインに対応する表示信号電圧ＶｄがＤ／Ａ変換回路（ＤＡＣ）１５３から出力されてきたときには、出力されてきた表示信号電圧Ｖｄに所定の補正電圧Ｖａｄｄを重畳し、この補正電圧Ｖａｄｄが重畳された表示信号電圧Ｖｄ’を各データラインＳ（ｉ）に出力する。また、偶数番目の走査ラインに対応する表示信号電圧ＶｄがＤ／Ａ変換回路（ＤＡＣ）１５３から出力されてきたときには、この表示信号電圧Ｖｄに補正電圧Ｖａｄｄを重畳することなく、表示信号電圧Ｖｄ’として各データラインＳ（ｉ）に出力する。即ち、補正電圧重畳回路１５５は、１水平期間間隔で、表示信号電圧Ｖｄに補正電圧Ｖａｄｄを重畳する。

なお、補正電圧Ｖａｄｄは、例えば、当該液晶表示装置１における、奇数番目の走査ライン（例えば走査ラインＧ（１））と当該走査ラインに対応する画素電極との間隔Ｌ１及び偶数番目の走査ライン（例えば走査ラインＧ（２））と当該走査ラインに対応する画素電極との間隔Ｌ２に基づいて導出されるもので、固有情報記憶部２６に補正情報Ｉｎｆとしてその値が予め記憶されている。

また、奇数番目の走査ラインに接続される画素で表示信号電圧取込終了時（ゲート信号がオン状態からオフ状態に移行した時）に発生する引き込み電圧をΔＶ１、偶数番目の走査ラインに接続される画素で表示信号電圧取込終了時に発生する引き込み電圧をΔＶ２とすると、補正電圧Ｖａｄｄは、大凡｜ΔＶ１｜−｜ΔＶ２｜とすることが好ましい。そして、ΔＶ１及びΔＶ２は（数１）によって導出することができる。

（数１）
ΔＶ１＝（Ｖｇｈ−Ｖｇｌ）×Ｃｇｓ１／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｓ１）
≒（Ｖｇｈ−Ｖｇｌ）×（α／Ｌ１）／｛Ｃｌｃ＋Ｃｃｓ＋（α／Ｌ１）｝
ΔＶ２＝（Ｖｇｈ−Ｖｇｌ）×Ｃｇｓ２／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｓ２）
≒（Ｖｇｈ−Ｖｇｌ）×（α／Ｌ２）／｛Ｃｌｃ＋Ｃｃｓ＋（α／Ｌ２）｝

ここで、Ｃｇｓ１は奇数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量であり、Ｃｇｓ２は偶数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量である。また、αは当該寄生容量を構成する誘電体の誘電率とその電極面積との積である。

つまり、固有情報記憶部２６に記憶される補正情報Ｉｎｆは、当該液晶表示装置１における、奇数番目の走査ライン（例えば走査ラインＧ（１））と当該走査ラインに対応する画素電極との間隔Ｌ１及び偶数番目の走査ライン（例えば走査ラインＧ（２））と当該走査ラインに対応する画素電極との間隔Ｌ２に基づくものであり、奇数番目の走査ラインに接続される画素と偶数番目の走査ラインに接続される画素との間で寄生容量Ｃｇｓの値がたとえ異なっていても、表示すべき所定の階調レベルに対して表示信号電圧取込終了後に液晶に印加されている電圧が奇数番目の走査ラインに接続される画素と偶数番目の走査ラインに接続される画素との間で等しくすることができる補正電圧値である。

例えば、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量Ｃｇｓ１が偶数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量Ｃｇｓ２よりも大きくなるように仕上がったとき、つまり、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ１が偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ２よりも短くなるように仕上がったときには、図１３に示すように、表示すべき所定の階調レベルに対する表示信号電圧Ｖｄ’が偶数番目の走査ラインに対応する画素書き込み時よりも奇数番目の走査ラインに対応する画素書き込み時の方がゲートのオン電圧Ｖｇｈに近い値になるような補正電圧Ｖａｄｄを補正情報Ｉｎｆとして固有情報記憶部２６に記憶させる。即ち、表示すべき所定の階調レベルに対する表示信号電圧Ｖｄ’が偶数番目の走査ラインに対応する画素よりも奇数番目の走査ラインに対応する画素の方がゲートのオン電圧Ｖｇｈに近い値になるような補正電圧Ｖａｄｄを補正情報Ｉｎｆとして固有情報記憶部２６に記憶させる。

また、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量Ｃｇｓ１が偶数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量Ｃｇｓ２よりも小さくなるように仕上がったとき、つまり、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ１が偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ２よりも長くなるように仕上がったときには、図１４に示すように、表示すべき所定の階調レベルに対する表示信号電圧Ｖｄ’が奇数番目の走査ラインに対応する画素書き込み時よりも偶数番目の走査ラインに対応する画素書き込み時の方がゲートのオン電圧Ｖｇｈに近い値になるような補正電圧Ｖａｄｄを補正情報Ｉｎｆとして固有情報記憶部２６に記憶させる。即ち、表示すべき所定の階調レベルに対する表示信号電圧Ｖｄ’が奇数番目の走査ラインに対応する画素よりも偶数番目の走査ラインに対応する画素の方がゲートのオン電圧Ｖｇｈに近い値になるような補正電圧Ｖａｄｄを補正情報Ｉｎｆとして固有情報記憶部２６に記憶させる。

なお、共通電極Ｇｎに印加される対向電圧Ｖｃを直流の電圧とする場合には、図１５に示すように、対向電圧Ｖｃの値は、極性反転信号Ｐｏｌに基づいて所定の階調レベルに対応する電圧レベルが所定の周期で振幅する表示信号電圧Ｖｄ（例えばＤ／Ａ変換回路出力端または補正電圧重畳回路入力端での表示信号電圧Ｖｄ）の振幅中心電圧ＶｄｃからΔＶ２分だけΔＶ１またはΔＶ２の発生方向にシフトさせた値に設定することが好ましい。また、共通電極Ｇｎに印加される対向電圧Ｖｃを極性反転信号Ｐｏｌに基づいた矩形の交流電圧とする場合には、対向電圧Ｖｃは、極性反転信号Ｐｏｌに基づいて所定の階調レベルに対応する電圧レベルが所定の周期で振幅する表示信号電圧Ｖｄ（例えばＤ／Ａ変換回路出力端または補正電圧重畳回路入力端での表示信号電圧Ｖｄ）の振幅中心電圧ＶｄｃからΔＶ２分だけΔＶ１またはΔＶ２の発生方向にシフトさせた値がその中心電圧となるように振幅させることが好ましい。

このように構成することで、たとえ走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合であっても、表示すべき所定の階調レベルに対して各画素の液晶に印加される電圧を等しくすることができることから、フリッカの発生を抑制でき、画質が劣化することを防止できる。

ところで、固有情報記憶部２６は、例えば、不揮発性メモリの一つであるＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）を用いることができ、当該液晶表示装置１の製造当初は情報が書き込まれていない所謂「白地」の状態になっている。そして、当該液晶表示装置１の製造後に、例えば、書き込み用信号端子２７にＥＥＰＲＯＭ書き込み用システム装置が接続されることにより、当該液晶表示装置１の仕上がり具合に応じた所定の情報が固有情報記憶部２６に記憶される。なお、固有情報記憶部２６への書き込み電圧Ｖｐｐは、電源調整回路２４に入力される基準電源Ｖｃｃよりも高い電圧が必要なように構成され、固有情報記憶部２６に記憶された情報が基準電源Ｖｃｃの影響を受けて不用意に消去されてしまうことを防止している。

このような構成とすることにより、画素電極の位置ズレ量に機差が生じていた場合であっても、液晶表示装置毎に最適な値の補正電圧Ｖａｄｄを設定することができる。

上述の実施の形態では、奇数番目の走査ラインに対応する表示信号電圧ＶｄがＤ／Ａ変換回路（ＤＡＣ）１５３から出力されてきたときに、この出力されてきた表示信号電圧Ｖｄに所定の補正電圧Ｖａｄｄを重畳する場合について説明したが、遇数番目の走査ラインに対応する表示信号電圧ＶｄがＤ／Ａ変換回路（ＤＡＣ）１５３から出力されてきたときに、この出力されてきた表示信号電圧Ｖｄに所定の補正電圧Ｖａｄｄを重畳する構成としてもよい。この場合には、固有情報記憶部２６に記憶させる補正電圧Ｖａｄｄの値を大凡｜ΔＶ２｜−｜ΔＶ１｜とすればよい。また、奇数番目の走査ラインに対応する表示信号電圧Ｖｄと偶数番目の走査ラインに対応する表示信号電圧Ｖｄのそれぞれに、それぞれに対応する補正電圧Ｖａｄｄを重畳する構成としてもよい。この場合には、例えば、固有情報記憶部２６に記憶させる補正電圧Ｖａｄｄの値を、奇数番目の走査ラインに対応させて大凡（｜ΔＶ２｜−｜ΔＶ１｜）／Ｆａとし、遇数番目の走査ラインに対応させて大凡（｜ΔＶ１｜−｜ΔＶ２｜）／Ｆｂとすればよい。ここで、（１／Ｆａ）＋（１／Ｆｂ）＝１。

また、上述の実施の形態では、各走査ライン間で液晶に印加される電圧の極性が等しい場合について説明したが、走査ライン毎に液晶に印加される電圧の極性が反転する場合にも適用できる。即ち、１水平期間毎に液晶に印加する電圧の極性が反転する表示信号電圧が、各データラインＳ（ｉ）に出力され対応するＴＦＴを介して画素電極に供給される場合にも適用できる。

また、上述の実施形態においては、各画素がストライプ状に配列されるストライプ配列の場合について説明したが、デルタ配列の場合にも適用することができる。

上述した実施の形態は、本発明の一例に過ぎず、各機能ブロックの具体的な構成は本発明の作用効果を奏する範囲において適宜変更設計できることはいうまでもない。

本発明に係る液晶表示装置の概略平面構成図本発明に係る液晶表示装置の概略断面構成図液晶表示部における各画素の配置図液晶表示部における等価回路図画素の平面構成図画素の断面構成図ドライバ回路のブロック構成図各走査ラインにおける走査信号の説明図走査ライン駆動回路の概略構成図保持回路の説明図データライン駆動回路の概略構成図表示信号電圧生成回路の構成図補正電圧と引き込み電圧との関係の説明図補正電圧と引き込み電圧との関係の説明図対向電圧の説明図従来技術における各画素の配置図従来技術における各走査ラインの選択順の説明図従来技術における各画素の寄生容量の説明図従来技術における引き込み電圧の説明図

符号の説明

１：液晶表示装置
１０：液晶表示部
１１：ドライバ回路
２２：走査ライン駆動回路
２３：データライン駆動回路
２４：電源調整回路
２５：画像メモリ
２６：固有情報記憶部
２７：制御部
１５３：Ｄ／Ａ変換回路
１５４：表示信号電圧生成回路
１５５：補正電圧重畳回路
Ｓ（ｉ）：データライン（ｉ＝１，２，３，・・・，ｘ）
Ｇ（ｊ）：走査ライン（ｊ＝１，２，３，・・・，ｙ）
Ｐ（ｉ，ｊ）：画素
Ｃｌｃ：液晶容量
Ｃｃｓ：補助容量
Ｃｇｓ１，Ｃｇｓ２：寄生容量

Claims

所定方向に隣接する第一画素と第二画素が１本のデータラインを共用し、
前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、
前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、
前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置されている液晶表示装置であって、
前記第一画素と前記第二画素との間で、表示すべき所定の階調レベルに対する表示信号電圧が異なるように、前記データラインに前記表示信号電圧を供給する駆動手段を備え、
前記駆動手段は、前記第一画素と前記第一走査ラインとの間の寄生容量が、前記第二画素と第二走査ラインとの間の寄生容量よりも大きく形成されているとき、表示すべき所定の階調レベルに対する前記表示信号電圧が、前記第二画素よりも前記第一画素の方がゲートのオン電圧に近い値になるように、前記データラインに前記表示信号電圧を供給し、前記第一画素と前記第一走査ラインとの間の寄生容量が、前記第二画素と第二走査ラインとの間の寄生容量よりも小さく形成されているとき、表示すべき所定の階調レベルに対する前記表示信号電圧が、前記第一画素よりも前記第二画素の方がゲートのオン電圧に近い値になるように、前記データラインに前記表示信号電圧を供給することを特徴とする液晶表示装置。
各階調レベルに対応した原表示信号電圧を生成する表示信号電圧生成手段と、
前記表示信号電圧生成手段により生成された前記原表示信号電圧を補正して前記表示信号電圧を生成する補正手段と、を備え、
前記駆動手段は、前記補正手段により補正して生成された前記表示信号電圧を前記データラインに供給することを特徴とする請求項１に記載の液晶表示装置。
前記第一画素と前記第二画素は、前記第一走査ラインまたは前記第一走査ラインの延伸方向に隣接していることを特徴とする請求項１又は２に記載の液晶表示装置。
前記第一画素における画素電極の形状が、前記第二画素の画素電極の形状に対して回転対称形状になっていることを特徴とする請求項１から３の何れかに記載の液晶表示装置。
前記第一画素と前記第二画素は、前記データラインを挟むように隣接配置されていることを特徴とする請求項１から４の何れかに記載の液晶表示装置。
前記所定方向に隣接する第三画素と第四画素が第二のデータラインを共用し、
前記第三画素が前記第一走査ラインに第三スイッチング素子を介して接続され、
前記第四画素が前記第二走査ラインに第四スイッチング素子を介して接続され、
前記第三画素と前記第四画素は、前記第二データラインを挟むように隣接配置され、
前記第二画素と前記第三画素とが隣接配置されていることを特徴とする請求項５に記載の液晶表示装置。