JP4591577B2 - 表示装置 - Google Patents

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Description

本発明は、アクティブマトリクス方式の表示装置に関する。
液晶表示装置等に用いられるアクティブマトリクス方式の表示装置では、表示部の行方向に対して配設される複数の走査信号線と表示部の列方向に対して配設される複数のデータ信号線との交点近傍に表示画素を接続し、該表示画素に所定の電圧を印加することで表示を行っている。従来の表示装置では、各表示画素のそれぞれに対応するデータ信号線と走査信号線とを必要としている。したがって、データ信号線に接続され該データ信号線を駆動するためのソースドライバの出力端子数(ソースドライバとデータ信号線との接続端子数)もデータ信号線の本数分必要であるとともに、走査信号線に接続され該走査信号線を駆動するためのゲートドライバの出力端子数(ゲートドライバと走査信号線との接続端子数)も走査信号線の本数分必要であった。
出力端子数(接続端子数)の総計を減らす提案の1つとして、例えば特許文献1の手法がある。特許文献1では、1本のデータ信号線の両側に2つのTFTを設けるとともに、これら2つのTFTの一方に第1走査信号線を接続し、また、他方のTFTに第2走査信号線を接続している。さらに、4画素分の画像信号を印加する画像出力回路を設けるとともに、このデータ信号線に印加する画像信号を切り替える第1スイッチング素子と第2スイッチング素子を設け、第1制御線と第2制御線からの制御信号によって前記第1スイッチング素子と第2スイッチング素子の切り替えを行うことで、1本のデータ信号線を2つのTFT、即ち2つの表示画素で共用できるようにしている。即ち、比較的行数が少なく設計される画素行に対応させて走査信号線の数を2倍とする代わりに、比較的列数が多く設計される画素列に対応させてデータ信号線の数を1/2にすることで出力端子数の総計が増加することを防止している。
特開2006−201315号公報
しかし、特許文献1の手法では、上述したようにデータ信号線の本数を1行分の表示画素の数に対して半分の本数にすることが可能であるが、走査信号線の本数が1列分の表示画素の数に対して2倍の本数だけ必要となり、必ずしも出力端子数(接続端子数)の総計を削減することが可能なものではない。
本発明は、上記の事情に鑑みてなされたもので、走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減することができる表示装置を提供することを目的とする。
上記の目的を達成するために、請求項1に記載の表示装置は、表示画素がマトリクス状に配列され、表示画素毎に画素電極が設けられている表示装置であって、所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、ゲート電極が前記第1の走査信号線に接続されるとともに、ソース電極及びドレイン電極のうちの一方が前記データ信号線に接続された第1の薄膜トランジスタと、前記第1の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データ信号線に供給される階調信号が前記第1の薄膜トランジスタを介して印加される第1の画素電極と、ゲート電極が前記第2の走査信号線に接続されるとともに、ソース電極及びドレイン電極のうちの一方が前記第1の画素電極に接続された第2の薄膜トランジスタと、前記第2の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記第1の画素電極と前記第2の薄膜トランジスタとを順に介して前記階調信号が印加される第2の画素電極と、を備え、前記第1の画素電極が前記第1の走査信号線と前記第2の走査信号線との間に配置されるとともに前記第2の画素電極との間に前記第2の走査信号線を挟むように配置されることによって、前記第1の画素電極と前記第2の画素電極とが互いに異なる画素行で且つ互いに異なる画素列の表示画素の画素電極として設けられていることを特徴とする。
また、請求項2に記載の表示装置は、請求項1に記載の表示装置であって、前記第1の走査信号線及び前記第2の走査信号線は、少なくとも各表示画素内でストレート状に形成され、前記第1の薄膜トランジスタ及び前記第2の薄膜トランジスタは、該薄膜トランジスタにおける前記ソース電極と前記ドレイン電極とで、対応する走査信号線を跨ぐように形成されていることを特徴とする。
また、請求項3に記載の表示装置は、請求項1または2に記載の表示装置であって、前記第2の画素電極に保持させる階調信号を前記データ信号線に供給した後に、前記第1の画素電極に保持させる階調信号を前記データ信号線に供給する信号側駆動回路と、前記信号側駆動回路により前記データ信号線に、前記第2の画素電極に保持させる階調信号が供給されているときに前記第1の走査信号線に前記第1の薄膜トランジスタをオン状態にする走査信号を供給するとともに前記第2の走査信号線に前記第2の薄膜トランジスタをオン状態にする走査信号を供給し、前記第1の画素電極に保持させる階調信号が供給されているときに前記第1の走査信号線に前記第1の薄膜トランジスタをオン状態にする走査信号を供給するとともに前記第2の走査信号線に前記第2の薄膜トランジスタをオフ状態にする走査信号を供給する走査側駆動回路と、をさらに備えたことを特徴とする。
また、請求項4に記載の表示装置は、請求項1または2に記載の表示装置であって、各フレームにおいて、前記第1の走査信号線に対応する走査信号よりも前記第2の走査信号線に対応する走査信号の方が先にゲートオン電圧レベルに切り換えられることを特徴とする。
また、請求項5に記載の表示装置は、請求項1から4の何れかに記載の表示装置であって、前記第1の画素電極と前記第2の薄膜トランジスタとが、前記データ信号線と同一層として形成された接続配線によって接続されていることを特徴とする。
また、請求項6に記載の表示装置は、請求項5に記載の表示装置であって、前記接続配線が何れの走査線をも跨ぐことのないように各表示画素が配置されていることを特徴とする。
本発明によれば、走査線の本数を大幅には増大させずにデータ信号線の本数を削減することができる。
以下、図面を参照して本発明の実施形態を説明する。本発明に係る表示装置1の概略全体構成は図1に示すように、表示パネル10と、ソースドライバ20と、ゲートドライバ30と、画素データ発生回路40と、コモン電圧生成回路50と、タイミング制御回路60と、電源発生回路70とを有している。
表示パネル10は、図2に示すように、対向配置され、シール材15により接着された2枚の透明基板間16、17に液晶LCが挟持された構成となっている。そして、一方の基板16には、行方向に延伸配設された複数の走査信号線G(例えばn本の走査信号線)と、列方向に延伸配設された複数のデータ信号線S(例えばm本のデータ信号線)と、それぞれが各表示画素Pに対応するようにマトリクス状に配置された複数の画素電極Eと、それぞれに対応する画素電極Eにソース電極が接続された複数の薄膜トランジスタ(TFT)を有して構成されている。また、他方の基板17には、各表示画素P間で共通の電位に設定される共通電極18が各画素電極Eと対向するように形成されている。なお、画素電極E及び共通電極18の対向面側にはそれぞれ液晶の初期配向を規定する配向膜13、14が形成されている。
また、表示パネル10では、図3に示すように、行方向に延伸配設された複数の走査信号線G(j)と列方向に延伸配設された複数のデータ信号線S(i)とは、互いに交差するように、より具体的には直交するように配設されている。そして、走査信号線G(j)とデータ信号線S(i)との各交点(i,j)に対応するように、2つの薄膜トランジスタに接続される第1の画素電極E(i,j,a)を備えた第1の表示画素P(i,j,a)と1つの薄膜トランジスタに接続される第2の画素電極E(i,j,b)を備えた第2の表示画素P(i,j,b)とが走査信号線G(j)の延伸方向に隣接して形成されている。即ち、表示パネル10の各画素行では、第1の表示画素P(i,j,a)と第2の表示画素P(i,j,b)とが交互に繰り返すように配置されている。また、各画素列では、第1の表示画素P(i,j,a)または第2の表示画素P(i,j,b)の何れか一方が連続するように配置されている。ここで、i=1,2,・・・,m、j=1,2,・・・,n。
第1の表示画素P(i,j,a)は、第1の画素電極E(i,j,a)と第1の薄膜トランジスタT(i,j,a)とが形成され、第1の画素電極E(i,j,a)が第1の薄膜トランジスタT(i,j,a)のソース電極に接続されている。そして、第1の薄膜トランジスタT(i,j,a)は、ゲート電極が走査信号線G(j)に、ドレイン電極がデータ信号線S(i)に、それぞれ接続されている。
また、第2の表示画素P(i,j,b)は、第2の画素電極E(i,j,b)と第2の薄膜トランジスタT(i,j,b)とが形成され、第2の画素電極E(i,j,b)が第2の薄膜トランジスタT(i,j,b)のソース電極に接続されている。そして、第2の薄膜トランジスタT(i,j,b)は、ゲート電極が走査信号線G(j)に、ドレイン電極が後段側の画素行として配置される第1の画素電極E(i,j+1,a)に、それぞれ接続されている。即ち、第2の表示画素P(i,j,b)は、データ信号線S(i)に供給される階調信号が後段側の画素行として配置される第1の画素電極E(i,j+1,a)を介して第2の画素電極E(i,j,b)に書き込まれるように構成されている。
即ち、表示パネル10では、表示画素2列に対して1本のデータ信号線を割り当てている。そして、このような表示パネル10の画素構成では、表示画素の各列に対して1本のデータ信号線を割り当てる場合と比較して、データ信号線の本数を1/2とすることが可能である。換言すると、1行分の表示画素数に対してデータ信号線の本数を1/2とすることが可能である。またこのとき、走査信号線の本数を大幅に増加させる必要はない。即ち、例えば表示画素が240行であれば、走査信号線の本数は240+1本とすればよく、走査信号線の本数を1列分の表示画素数と大凡等しくすることができる。
ここで、図4、図5、図6、図7に基づいて各表示画素の具体的な構成について説明する。一方の基板16にはゲート電極51を含む走査信号線G(j)が設けられている。この走査信号線G(j)と同一層には補助容量線48が設けられている。つまり、走査信号線G(j)と補助容量線48とは一括形成される。そして、その上面全体にはゲート絶縁膜52が設けられている。ゲート絶縁膜52の上面には真性アモルファスシリコンからなる半導体薄膜53が設けられている。半導体薄膜53の上面における走査信号線G(j)との重畳領域のほぼ中央部にはチャネル保護膜54が設けられている。チャネル保護膜54の上面両側およびその両側における半導体薄膜53の上面にはn型アモルファスシリコンからなるコンタクト層55、56が設けられている。一方のコンタクト層55の上面にはソース電極57が設けられている。また、他方のコンタクト層56の上面にはドレイン電極58を含むデータ信号線S(i)または接続配線Lが設けられている。そして、ゲート電極51、ゲート絶縁膜52、半導体薄膜53、チャネル保護膜54、コンタクト層55、56、ソース電極57およびドレイン電極58により、第1の薄膜トランジスタT(i,j,a)または第2の薄膜トランジスタT(i,j,b)が構成されている。第1の薄膜トランジスタT(i,j,a)のソース電極57及び前段側の画素行に形成される第2の薄膜トランジスタT(i,j−1,b)のドレイン電極56は、それぞれを互いに電気的に接続するための接続配線Lを兼ねている。
第1の薄膜トランジスタT(i,j,a)や第2の薄膜トランジスタT(i,j,b)等を含むゲート絶縁膜52の上面全体には平坦化膜59が設けられている。そして、平坦化膜59には、ソース電極57に対応する箇所にコンタクトホール60が設けられている。平坦化膜59の上面にはITOからなる画素電極E(i,j,a)、E(i,j,b)が設けられ、この画素電極E(i,j,a)、E(i,j,b)はコンタクトホール60を介してソース電極57と電気的に接続されている。
ここで、補助容量ライン48のうちの画素電極E(i,j,a)、E(i,j,b)と重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Csが形成されている。そして、各表示画素P(i,j,a)、P(i,j,b)では、画素電極E(i,j,a)、E(i,j,b)と共通電極18との間に配されることとなる液晶LCの配向状態を、画素電極E(i,j,a)、E(i,j,b)と共通電極18との間の電位差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。
ソースドライバ20は、各データ信号線S(i)が接続され、タイミング制御回路60から出力される水平制御信号(クロック信号、スタート信号、ラッチ動作制御信号等)に基づいて、画素データ発生回路40から供給される各表示画素に対応する画素データを所定の単位で取り込み、この取り込んだ画素データに対応する階調信号を所定のタイミングでデータ信号線に供給する。
ゲートドライバ30は、各走査信号線G(j)が接続され、タイミング制御回路60からの垂直制御信号を受け、走査信号線G(j)に接続された第1の薄膜トランジスタT(i,j,a)及び第2の薄膜トランジスタT(i,j,a)をオン又はオフするための走査信号を走査信号線G(j)に供給する。
画素データ発生回路40は、例えば表示装置1の外部から供給される映像信号(アナログ又はデジタル)から各表示画素に対応する画素データを生成してソースドライバ20に出力する。ここで、画素データ発生回路40には、所定期間(例えば、1フレームや1フィールド、1ライン)毎にタイミング制御回路60から反転信号(FRP)が入力される。画素データ発生回路40は、反転信号が入力される毎にソースドライバ20に出力する画素データのビット値を反転する。このようにして所定期間毎に画素データのビット値を反転させることにより、表示画素に印加される階調信号の極性を所定期間毎に反転させる。これにより、各表示画素における液晶への印加電圧を交流駆動することが可能である。
コモン電圧生成回路50は、タイミング制御回路60から出力される反転信号に基づいて、所定期間毎に極性が反転するコモン信号Vcomを生成して共通電極18に供給する。
タイミング制御回路60は、垂直制御信号、水平制御信号、反転信号等の各種の制御信号を生成し、例えば、反転信号を画素データ発生回路40及びコモン信号生成回路50に、垂直制御信号をゲートドライバ30に、水平制御信号をソースドライバ20に出力する。
電源発生回路70は、走査信号を生成するために必要な電源電圧Vgh、Vglを生成してゲートドライバ30に供給するとともに、階調信号を生成するために必要な電源電圧Vshを生成してソースドライバ20に供給する。また、電源発生回路70は、ロジック電源Vccを生成してソースドライバ20及びゲートドライバ30に供給する。
次に、図8に示すタイミングチャートに基づいて表示装置1の動作について説明する。ここで、図8においては、上から順に、データ信号線S(i)に供給される階調信号、1段目の走査信号線G(1)に供給される走査信号、2段目の走査信号線G(2)に供給される走査信号、3段目の走査信号線G(3)に供給される走査信号、4段目の走査信号線G(4)に供給される走査信号、1段目の画素行に対応する第1の画素電極E(i,1,a)における階調信号の印加状態、1段目の画素行に対応する第2の画素電極E(i,1,b)における階調信号の印加状態、2段目の画素行に対応する第1の画素電極E(i,2,a)における階調信号の印加状態、2段目の画素行に対応する第2の画素電極E(i,2,b)における階調信号の印加状態、3段目の画素行に対応する第1の画素電極E(i,3,a)における階調信号の印加状態、3段目の画素行に対応する第2の画素電極E(i,3,b)における階調信号の印加状態、共通電極18に供給されるコモン信号Vcomを示している。また、図8においてデータ信号線S(i)が供給する各階調信号は、画素データに対応した表示パネル10上での座標値及び色成分で示している。なお、oldは、前回フレームに書き込まれた階調信号に基づいた印加状態を示している。
表示装置1においては、第1の画素電極E(i,j,a)に係る画素データと第2の画素電極E(i,j,b)に係る画素データとを1/2水平期間毎に交互にソースドライバ20に入力する。即ち、各水平期間の前半に、所定の画素行に対応した第2の画素電極E(i,j,b)に係る画素データを入力し、各水平期間の後半に、前記所定の画素行と同一の画素行に対応した第1の画素電極E(i,j,a)に係る画素データを入力する。また、1フレーム毎及び1水平期間毎に、入力される画素データのビット値(即ち階調信号の極性)が反転するように反転信号を制御する。そして、図8においては、画素データのビット反転が行なわれていない場合の階調信号に「+」の符号を付し、画素データのビット反転が行われた場合の階調信号に「−」の符号を付している。
以上により、図8に示すように、当該フレームでの各画素行における第1の画素電極E(i,j,a)に係る階調信号と第2の画素電極E(i,j,b)に係る階調信号とが、−(i,1,b)、−(i,1,a)、+(i,2,b)、+(i,2,a)、−(i,3,b)、−(i,3,a)、…の順にデータ信号線S(i)へ供給されることとなる。そして、このような階調信号のデータ信号線S(i)への供給が各フレームで繰り返し実行される。
また、表示装置1においては、各走査信号線G(i)に入力する走査信号を各フレームで2回ずつHigh(Vgh)とする。
まず、各フレームの所定の水平期間では、例えば1段目の画素行に対応する第1の表示画素P(i,1,a)及び第2の表示画素P(i,1,b)での表示のための階調信号の書き込みを行う。当該水平期間では、当該水平期間の開始タイミングT1aに同期させて、1段目の走査信号線G(1)の走査信号と2段目の走査信号線G(2)の走査信号とをそれぞれHighにする。ここで、当該水平期間において、1段目の走査信号線G(1)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号−(i,1,b)の供給が開始されてから階調信号−(i,1,b)の次に印加されることとなる階調信号−(i,1,a)の印加が終了する直前までの期間とする。また、当該水平期間において、2段目の走査信号線G(2)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号−(i,1,b)の供給が開始されてから階調信号−(i,1,b)の供給が終了する直前までの期間とする。なお、2段目の走査信号線G(2)の走査信号をHighとするタイミングは当該水平期間の開始タイミングT1aに対して1/2水平期間前までのタイミングからとしても良い。図8ではこの期間をD_Cとして示している。
タイミングT1aで1段目の走査信号線G(1)の走査信号をHighとすることにより、1段目の走査信号線G(1)に接続された第1の薄膜トランジスタT(i,1,a)及び第2の薄膜トランジスタT(i,1,b)がオン状態となる。また、2段目の走査信号線G(2)の走査信号をHighとすることにより、2段目の走査信号線G(2)に接続された第1の薄膜トランジスタT(i,2,a)及び第2の薄膜トランジスタT(i,2,b)がオン状態となる。これにより、データ信号線S(i)に供給されている階調信号−(i,1,b)が1段目の画素行に対応する第1の画素電極E(i,1,a)及び第2の画素電極E(i,1,b)と、2段目の画素行に対応する第1の画素電極E(i,2,a)とに書き込まれ、1段目の画素行に対応する第1の表示画素P(i,1,a)及び第2の表示画素P(i,1,b)と、2段目の画素行に対応する第1の表示画素P(i,2,a)とにおいて階調信号−(i,1,b)に対応した表示が行われる。
次にタイミングT1bにおいて、1段目の走査信号線G(1)の走査信号をHighとしたままで2段目の走査信号線G(2)の走査信号をHighからLow(Vgl)にする。このタイミングT1bにおいては、1段目の走査信号線G(1)に接続された第2の薄膜トランジスタT(i,1,b)はオン状態のままであるが、2段目の走査信号線G(2)に接続された第1の薄膜トランジスタT(i,2,a)がオフ状態となる。このため、1段目の画素行に対応する第2の画素電極E(i,1,b)に当該座標に対応する階調信号−(i,1,b)が保持される。なお、2段目の画素行に対応する第1の画素電極E(i,2,a)においては、当該座標とは異なる階調信号−(i,1,b)が保持されることになるが、この状態は後述するように、大凡1水平期間から2水平期間のうちに解消され表示上の問題は生じない。
また、タイミングT1bでは、その直後にデータ信号線S(i)に印加される階調信号が、−(i,1,b)から−(i,1,a)に切り換えられる。このため、1段目の画素行に対応する第1の画素電極E(i,1,a)には、引き続きオン状態になっている1段目の走査信号線G(1)に接続された第1の薄膜トランジスタT(i,1,a)を介して階調信号−(i,1,a)が書き込まれ、1段目の画素行に対応する第1の表示画素P(i,1,a)において階調信号−(i,1,a)に対応した表示が行われる。
次にタイミングT1cにおいて、1段目の走査信号線G(1)の走査信号をHighからLowにする。これにより、1段目の画素行に対応する第1の画素電極E(i,1,a)に階調信号−(i,1,a)が保持される。また、1段目の画素行に対応する第2の画素電極E(i,1,b)と2段目の画素行に対応する第1の画素電極E(i,2,a)との間の電気的な接続が1段目の走査信号線G(1)に接続された第2の薄膜トランジスタT(i,1,b)により遮断される。
このようにして、当該水平期間において、1段目の画素行に対応する第1の表示画素P(i,1,a)及び第二の表示画素P(i,1,b)の表示を行うための書き込みが行われる。
また、次の水平期間では、2段目の画素行に対応する第1の表示画素P(i,2,a)及び第2の表示画素P(i,2,b)の表示を行うための階調信号の書き込みが行われる。当該水平期間では、当該水平期間の開始タイミングT2aに同期させて、2段目の走査信号線G(2)の走査信号と3段目の走査信号線G(3)の走査信号とをそれぞれHighにする。ここで、当該水平期間において、2段目の走査信号線G(2)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,2,b)の供給が開始されてから階調信号+(i,2,b)の次に印加されることとなる階調信号+(i,2,a)の印加が終了する直前までの期間とする。また、当該水平期間において、3段目の走査信号線G(3)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,2,b)の供給が開始されてから階調信号+(i,2,b)の供給が終了する直前までの期間とする。この場合においても、3段目の走査信号線G(3)の走査信号をHighとするタイミングは当該水平期間の開始タイミングT2aに対して1/2水平期間前までのタイミングからとしても良い。図8ではこの期間をこの場合においても、D_Cとして示している。
タイミングT2aで2段目の走査信号線G(2)の走査信号をHighとすることにより、上述したように、2段目の走査信号線G(2)に接続された第1の薄膜トランジスタT(i,2,a)及び第2の薄膜トランジスタT(i,2,b)がオン状態となる。また、3段目の走査信号線G(3)の走査信号をHighとすることにより、3段目の走査信号線G(3)に接続された第1の薄膜トランジスタT(i,3,a)及び第2の薄膜トランジスタT(i,3,b)がオン状態となる。これにより、データ信号線S(i)に供給されている階調信号+(i,2,b)が2段目の画素行に対応する第1の画素電極E(i,2,a)及び第2の画素電極E(i,2,b)と、3段目の画素行に対応する第1の画素電極E(i,3,a)とに書き込まれ、2段目の画素行に対応する第1の表示画素P(i,2,a)及び第2の表示画素P(i,2,b)と、3段目の画素行に対応する第1の表示画素P(i,3,a)とにおいて階調信号+(i,2,b)に対応した表示が行われる。
次にタイミングT2bにおいて、2段目の走査信号線G(2)の走査信号をHighとしたままで3段目の走査信号線G(3)の走査信号をHighからLowにする。このタイミングT2bにおいては、2段目の走査信号線G(2)に接続された第2の薄膜トランジスタT(i,2,b)がオン状態のままであるが、3段目の走査信号線G(3)に接続された第1の薄膜トランジスタT(i,3,a)がオフ状態となる。このため、2段目の画素行に対応する第2の画素電極E(i,2,b)に当該座標に対応する階調信号+(i,2,b)が保持される。なお、3段目の画素行に対応する第1の画素電極E(i,3,a)においては、当該座標とは異なる階調信号+(i,2,b)が保持されることになるが、この状態も、大凡1水平期間から2水平期間のうちに解消され表示上の問題は生じない。
また、タイミングT2bでは、その直後にデータ信号線S(i)に印加される階調信号が、+(i,2,b)から+(i,2,a)に切り換えられる。このため、2段目の画素行に対応する第1の画素電極E(i,2,a)には、引き続きオン状態になっている2段目の走査信号線G(2)に接続された第1の薄膜トランジスタT(i,2,a)を介して階調信号+(i,2,a)が書き込まれ、2段目の画素行に対応する第1の表示画素P(i,2,a)において階調信号+(i,2,a)に対応した表示が行われる。即ち、当該座標とは異なる階調信号に基づいた表示が解消され、当該座標に対応した階調信号に基づいた表示が行われる。
次にタイミングT2cにおいて、2段目の走査信号線G(2)の走査信号をHighからLowにする。これにより、2段目の画素行に対応する第1の画素電極E(i,2,a)に階調信号+(i,2,a)が保持される。また、2段目の画素行に対応する第2の画素電極E(i,2,b)と3段目の画素行に対応する第1の画素電極E(i,3,a)との間の電気的な接続が2段目の走査信号線G(2)に接続された第2の薄膜トランジスタT(i,2,b)により遮断される。
このようにして、当該水平期間において、2段目の画素行に対応する第1の表示画素P(i,2,a)及び第2の表示画素P(i,2,b)の表示を行うための書き込みが行われる。
そして、以後の水平期間についても各段に対応した表示画素に対して順に上述したような階調信号の書き込みを行うことにより、当該表示装置1において映像信号に基づいた表示すべき適正な映像表示がなされることになる。
以上説明したように、表示装置1においては、所定のデータ信号線に接続された表示画素に薄膜トランジスタを介してさらに別の表示画素を接続することにより、走査信号線の本数を大幅には増大させることなく、データ信号線の本数及びソースドライバの出力端子数を削減することが可能である。これにより、ソースドライバを構成するLSIの接合ピッチ幅を広くすることも可能になり、表示パネル10上にソースドライバを構成するLSIを搭載して接合する場合に、その接合を容易に行うことも可能になる。また、ソースドライバの出力端子数を削減できるのでソースドライバ20を構成するLSIの小型化も実現可能になる。
なお、上述の実施形態では、表示パネル10において、所定の画素行に対応する第1の画素電極E(i、j、a)とその前段側の画素行に対応する第2の画素電極E(i、j−1、b)との電気的な接続を制御するための第2の薄膜トランジスタT(i、j−1、b)が、所定の画素行に対応する第1の画素電極E(i、j、a)の配置位置に対して、前段側の画素行に対応する第2の画素電極E(i、j−1、b)の配置位置とは異なる側に形成された走査信号線に接続されている構成について説明したが、図9、図10、図11及び図12に示すように、所定の画素行に対応する第1の画素電極E(i、j、a)とその前段側の画素行に対応する第2の画素電極E(i、j−1、b)との電気的な接続を制御するための第2の薄膜トランジスタT(i、j−1、b)を、所定の画素行に対応する第1の画素電極E(i、j、a)の配置位置とその前段側の画素行に対応する第2の画素電極E(i、j−1、b)の配置位置との間に形成された走査信号線に接続する構成としてもよい。このような構成とすれば、上述の実施形態と比較し、接続配線Lの配線長を短くすることができるため、表示画素の開口率を大きくすることが可能となる。また、図6に示したような走査信号線G(i)と接続配線Lとの交差部Riを設けることなく、第2の薄膜トランジスタT(i、j−1、b)を介して2つの画素電極E(i、j、a)、E(i、j−1、b)を接続することができるため、走査信号線G(i)と接続配線Lとの間に発生する寄生容量を比較的小さく維持することができ好ましい。そして、このような画素構成の表示装置においても、上述の実施形態と同様な駆動動作により映像信号に基づいた表示すべき適正な映像表示を行うことができる。
また、上述の実施形態では、各画素列において、第1の表示画素P(i,j,a)または第2の表示画素P(i,j,b)がストライプ状に連続して配置されている構成について説明したが、図13や図14に示すように、データ信号線S(i)の延伸方向に沿って隣接配置される表示画素が、走査信号線G(j)の延伸方向に半画素ずれて配置されるデルタ配列としてもよい。
表示装置の概略全体構成を示す図である。 表示パネルの断面構成を示す図である。 画素配列を示す図である。 画素構造を示す平面図である。 画素構造を示す断面図であり、図4におけるX1−X1’断面である。 画素構造を示す断面図であり、図4におけるY1−Y1’断面である。 画素構造を示す断面図であり、図4におけるZ1−Z1’断面である。 表示装置の動作について示すタイミングチャートである。 別実施形態における画素配列を示す図である。 別実施形態における画素構造を示す平面図である。 別実施形態における画素構造を示す断面図であり、図10におけるX2−X2’断面である。 別実施形態における画素構造を示す断面図であり、図10におけるZ2−Z2’断面である。 デルタ配列とした場合の画素配列を示す図である。 デルタ配列とした場合の画素配列を示す図である。
符号の説明
10:表示パネル
18:共通電極
20:ソースドライバ
30:ゲートドライバ
40:画素データ発生回路
50:コモン信号生成回路
60:タイミング制御回路
70:電源発生回
E、E(i,j,a)、E(i,j,b):画素電極
P、P(i,j,a)、P(i,j,b):表示画素
T(i,j,a)、T(i,j,b):薄膜トランジスタ
G(j):走査信号線
S(i):データ信号線
L:接続配線

Claims (6)

  1. 表示画素がマトリクス状に配列され、表示画素毎に画素電極が設けられている表示装置であって、
    所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
    前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
    ゲート電極が前記第1の走査信号線に接続されるとともに、ソース電極及びドレイン電極のうちの一方が前記データ信号線に接続された第1の薄膜トランジスタと、
    前記第1の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データ信号線に供給される階調信号が前記第1の薄膜トランジスタを介して印加される第1の画素電極と、
    ゲート電極が前記第2の走査信号線に接続されるとともに、ソース電極及びドレイン電極のうちの一方が前記第1の画素電極に接続された第2の薄膜トランジスタと、
    前記第2の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記第1の画素電極と前記第2の薄膜トランジスタとを順に介して前記階調信号が印加される第2の画素電極と、
    を備え、
    前記第1の画素電極が前記第1の走査信号線と前記第2の走査信号線との間に配置されるとともに前記第2の画素電極との間に前記第2の走査信号線を挟むように配置されることによって、前記第1の画素電極と前記第2の画素電極とが互いに異なる画素行で且つ互いに異なる画素列の表示画素の画素電極として設けられていることを特徴とする表示装置。
  2. 前記第1の走査信号線及び前記第2の走査信号線は、少なくとも各表示画素内でストレート状に形成され、
    前記第1の薄膜トランジスタ及び前記第2の薄膜トランジスタは、該薄膜トランジスタにおける前記ソース電極と前記ドレイン電極とで、対応する走査信号線を跨ぐように形成されていることを特徴とする請求項1に記載の表示装置。
  3. 前記第2の画素電極に保持させる階調信号を前記データ信号線に供給した後に、前記第1の画素電極に保持させる階調信号を前記データ信号線に供給する信号側駆動回路と、
    前記信号側駆動回路により前記データ信号線に、前記第2の画素電極に保持させる階調信号が供給されているときに前記第1の走査信号線に前記第1の薄膜トランジスタをオン状態にする走査信号を供給するとともに前記第2の走査信号線に前記第2の薄膜トランジスタをオン状態にする走査信号を供給し、前記第1の画素電極に保持させる階調信号が供給されているときに前記第1の走査信号線に前記第1の薄膜トランジスタをオン状態にする走査信号を供給するとともに前記第2の走査信号線に前記第2の薄膜トランジスタをオフ状態にする走査信号を供給する走査側駆動回路と、
    をさらに備えたことを特徴とする請求項1または2に記載の表示装置。
  4. 各フレームにおいて、前記第1の走査信号線に対応する走査信号よりも前記第2の走査信号線に対応する走査信号の方が先にゲートオン電圧レベルに切り換えられることを特徴とする請求項1または2に記載の表示装置。
  5. 前記第1の画素電極と前記第2の薄膜トランジスタとが、前記データ信号線と同一層として形成された接続配線によって接続されていることを特徴とする請求項1から4の何れかに記載の表示装置。
  6. 前記接続配線が何れの走査線をも跨ぐことのないように各表示画素が配置されていることを特徴とする請求項5に記載の表示装置。
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