JP4626664B2 - 液晶表示装置 - Google Patents
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Description
図20は、従来の液晶表示装置の1画素分300を模式的に示す図である。画素電極(Pix)301は、トランジスタ302を介してソース電位に充電される。共通電極(COM)303には共通電圧(Vcom)が印加され、共通電極303と画素電極301との電位差が液晶への印加電圧(Vlc)となる。ここで、共通電極303と画素電極301との間に挟持された液晶が液晶容量Clcを形成すると共に、画素電極301と補助容量線305との間に挟持された固体の誘電体が補助容量Ccsを形成している。
図1に示すように、本発明の液晶表示装置1は、例えば外部から入力されてくる画像データを一時記憶する画像メモリ10と、画像メモリ10に記憶された画像データに基づく画像が表示される表示パネル11と、表示パネル11の走査信号線を走査するための走査信号線駆動回路12と、表示パネル11のデータ信号線に画像データに基づいた表示信号電圧を供給するためのデータ信号線駆動回路13と、表示パネル11の共通電極及び補助容量線に所定の電圧を印加するための共通電圧発生回路14と、表示パネル11の降圧用容量線に画素電圧を降下させる電圧を印加するための降圧電圧発生回路15と、降圧電圧発生回路15が印加する電圧値が予め記憶された固有情報記憶部16と、詳細は後述するが各種制御信号を出力して各駆動部の同期を得る制御部17等を備えて構成されている。
一方の基板112上にはゲート電極51を含む走査信号線G(j)が設けられている。そして、この走査信号線G(j)と同一層に補助容量線C1(j)、C2(j)及び降圧用容量線D(j)が設けられている。つまり、走査信号線G(j)と補助容量線C1(j)、C2(j)と降圧用容量線D(j)とは一括形成される。そして、それらの上面全体にはゲート絶縁膜52が設けられている。ゲート絶縁膜52の上面には真性アモルファスシリコンからなる半導体薄膜53が設けられている。半導体薄膜53の上面ほぼ中央部にはチャネル保護膜54が設けられている。チャネル保護膜54の上面両側及びその両側における半導体薄膜53の上面にはn型アモルファスシリコンからなるコンタクト層55、56が設けられている。
これにより、各表示画素P(i,j)において第一の副画素P1(i,j)では、図11に示されるような電圧Vlc1が1フレームの大凡全期間に亘って液晶に印加される。また、図11において、ΔVは、走査信号線と画素電極との間の寄生容量の影響により表示画素への表示信号電圧書き込み終了時に発生する引き込み電圧を示している。共通電圧Vcの振幅中心電圧は、表示信号電圧の振幅中心電圧に対してΔVの発生方向にΔVだけシフトした電圧に設定することが好ましい。
これにより、各表示画素P(i,j)において第二の副画素P2(i,j)では、図12に示されるような電圧Vlc1、Vlc2が液晶に印加され、1フレームの間に液晶に印加される平均電圧(Vlc1+Vlc2)/2は第一の副画素P1(i,j)で液晶に印加される電圧Vlc1よりも小さくなる。
ΔVlc=(A−B)/R (1)式
A={Clc2(i,j)+Ccs2(i,j)}×Vcl (2)式
B={Clc2(i,j)+Ccs2(i,j)}×Vch (3)式
R=Clc2(i,j)+Ccs2(i,j)+Cd (4)式
なお、固有情報記憶部16への書き込み電圧Vppは、当該液晶表示装置1のための電源調整回路に入力される基準電源Vccよりも高い電圧が必要なように構成し、固有情報記憶部16に記憶された情報が基準電源Vccの影響を受けて不用意に消去されてしまうことを防止するように構成することが好ましい。
図16は、表示画素P(i,j)における第一の副画素P1(i,j)及び第2の副画素P2(i,j)の配置の第一例を示す部分拡大平面図である。
図16に示すように、第一の画素電極E1(i,j)と第二の画素電極E2(i,j)との形状や面積は異なっていてもよい。この場合、第一の副画素P1(i,j)のそれぞれは互いに同じ大きさ及び形状であり、第二の副画素P2(i,j)のそれぞれも互いに同じ大きさ及び形状である。従って、表示画素P(i,j)は、走査線G(j)の前行、つまりj−1行側に配設された第一の副画素P1(i,j)と走査線G(j)の後行、つまり、j+1行側に配設された第二の副画素P2(i,j)とからなる2つの画素を1画素パターンとすると、このパターンが各行及び各列の交差部全てに配設されている。
図17に示すように、表示画素P(i,j)は、面積の小さい第一の副画素P1(i,j)と面積の大きい第二の副画素P2(i,j)とから構成されている。表示画素P(i,j)と同じ列の画素、例えばP(i,j−1)、P(i,j+1)の配置関係は、表示画素P(i,j)とは同じである。一方、表示画素P(i,j)と同じ行で隣り合う列の画素、例えばP(i−1,j)、P(i+1,j)の配置関係は、表示画素P(i,j)とは逆の配置関係となっている。つまり、P(i−1,j)及びP(i+1,j)においては、第二の副画素P2(i−1、j)が、第二スイッチング素子TFT2(i−1,j)を介して走査線G(j)の上側に配設され、第一の副画素P1(i−1、j)が、第一スイッチング素子TFT1(i−1,j)を介して走査線G(j)の下側に配設されている。
図18に示すように、画素配置は、第一の副画素P1(i,j)と第二の副画素P2(i,j)との面積がほぼ同じであることと、第二の副画素P2(i,j)の降圧用容量線D(j)の配線が異なること以外は、図17と同様の配置である。
図19は、表示画素P(i,j)における第一の副画素P1(i,j)及び第2の副画素P2(i,j)の配置の第四例を示す部分拡大平面図である。図19の画素15が、図16の画素15と異なるのは、第一の副画素P1(i,j)の補助容量線C1(j)が前行の走査線G(j−1)側に配設されている第二の副画素P2(i,j−1)の補助容量線C2(j−1)と共通に形成されている点にある。
同様に、走査線G(j)の後行側に配設される第二の副画素P1(i,j)の補助容量線C2(j)と、走査線G(j)の後行、つまり走査線G(j+1)側に配設された第一の副画素P1(i,j+1)の補助容量線C1(j+1)と、共通配線となり、走査線G(j)の方向に対して平行に配設されている。
10:画像メモリ
11:表示パネル
12:走査信号線駆動回路
13:データ信号線駆動回路
14:共通電圧発生回路
15:降圧電圧発生回路
16:固有情報記憶部
17:制御部
C1(j),C2(j):補助容量線
D(j):降圧用容量線
G(j):走査信号線
S(i):データ信号線
P(i,j):表示画素
P1(i,j):第一の副画素
P2(i,j):第二の副画素
E1(i,j):第一の画素電極
E2(i,j):第二の画素電極
Clc1(i,j):第一の液晶容量
Clc2(i,j):第二の液晶容量
Ccs1(i,j):第一の補助容量
Ccs2(i,j):第二の補助容量
Cd(i,j):降圧用容量
Claims (5)
- 表示画素は、互いの画素電極が分離された第一副画素と第二副画素とを有し、
前記第一副画素と前記第二副画素のそれぞれが、
前記画素電極と共通電極との間に液晶が挟持された液晶容量と、
前記画素電極と補助容量線との間に固体からなる誘電体が挟持された補助容量と、
を有していると共に、
前記第一副画素及び前記第二副画素の何れか一方は、前記画素電極と降圧用容量線との間に固体からなる誘電体が挟持された降圧用容量を有しており、
前記共通電極と前記補助容量線とに共通の第一電圧として所定の振幅幅で振幅する矩形交流電圧を印加する第一電圧印加手段と、
前記降圧用容量線に前記第一電圧とは異なる第二電圧として前記矩形交流電圧よりも振幅幅の小さい矩形交流電圧を印加する第二電圧印加手段と、
を備えた、液晶表示装置。 - 前記第一電圧としての矩形交流電圧と前記第二電圧としての矩形交流電圧とが、同位相の関係になっている、請求項1記載の液晶表示装置。
- 前記第一電圧としての矩形交流電圧と前記第二電圧としての矩形交流電圧とが、逆位相の関係になっている、請求項1記載の液晶表示装置。
- 前記第一副画素は、当該第一副画素の画素電極に第一スイッチング素子が接続され、
前記第二副画素は、当該第二副画素の画素電極に第二スイッチング素子が接続され、
前記第一スイッチング素子及び前記第二スイッチング素子は、同一のデータ信号線及び走査信号線に接続されている、請求項1から3の何れかに記載の液晶表示装置。 - 前記降圧用容量は、前記第一副画素と前記第二副画素とのうち前記降圧用容量線に対して前記画素電極が重ねられている方の副画素の液晶に印加される実効電圧を降圧させる、請求項1から4の何れかに記載の液晶表示装置。
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