JP4626664B2 - 液晶表示装置 - Google Patents

Description

本発明は、表示画素に、互いの画素電極が分離された第一副画素と第二副画素とを有する液晶表示装置に関する。

従来の液晶表示装置は、表示画素に設けられた薄膜トランジスタ（ＴＦＴ）などのスイッチング素子を介して液晶へ電圧が印加される。
図２０は、従来の液晶表示装置の１画素分３００を模式的に示す図である。画素電極（Ｐｉｘ）３０１は、トランジスタ３０２を介してソース電位に充電される。共通電極（ＣＯＭ）３０３には共通電圧（Ｖｃｏｍ）が印加され、共通電極３０３と画素電極３０１との電位差が液晶への印加電圧（Ｖｌｃ）となる。ここで、共通電極３０３と画素電極３０１との間に挟持された液晶が液晶容量Ｃｌｃを形成すると共に、画素電極３０１と補助容量線３０５との間に挟持された固体の誘電体が補助容量Ｃｃｓを形成している。

そして、補助容量Ｃｃｓは、液晶容量Ｃｌｃと並列になるように形成されると共に、補助容量線３０５が共通電極３０３と同電位になるように接続されることで、トランジスタ３０２のゲート電位変動やオフ時のリーク電流に起因して画素電極３０１に生じる電位変動を緩和させる。なお、液晶表示装置は、表示状態の焼き付きや液晶の電気分解を防ぐため、液晶に印加される電圧の極性が所定の周期で切り換わるように交流駆動される。

ところで、液晶表示装置では、表示状態の視野角依存性を改善するために、例えば特許文献１や特許文献２に示すように一つの画素を複数の領域に分割し、それぞれの領域で、液晶に印加される実行電圧が異なるように構成する技術が知られている。

即ち、特許文献１には、分割された画素電極の何れか一つにＴＦＴを接続すると共に、このＴＦＴに接続された画素電極に印加された電圧を当該画素電極との間に形成される容量を介して他の画素電極に印加することで、画素内の複数の領域で、液晶に印加される実行電圧が異なるように構成した液晶表示装置が記載されている。

特許文献２には、ＴＦＴに接続された画素電極に対向配置される共通電極を複数に分割し、それぞれに異なる電圧を印加することで、画素内の複数の領域で、液晶に印加される実行電圧が異なるように構成したアクティブマトリクス液晶ディスプレイが記載されている。

特開平７−０２８０９１号公報 特開平８−０１５７２３号公報

しかし、特許文献１に記載された液晶表示装置では、ＴＦＴに接続された画素電極と他の画素電極との間に形成される容量が、例えば誘電体（絶縁膜）の厚さの違いにより、液晶表示装置毎にバラツキが生じた場合には、複数の液晶表示装置間で視野角依存性が異なってしまうという問題が生じる。

一方、特許文献２に記載されたアクティブマトリクス液晶ディスプレイでは、画素サイズレベルでの電極のパターニングを、液晶パネルを構成する両方の基板に対して行う必要があることから、製造工程数の増大を招き、さらには、２枚の基板を貼り合わせる際に、高い貼り合わせ精度を必要とし、良品率の低下を招くことが問題になっていた。

本発明は、上記課題に鑑み、液晶パネルの製造工程数の増大を招くことなく、視野角依存性の機差を液晶パネルの製造後においても容易に補正可能な液晶表示装置を提供することを目的としている。

上記目的を達成するため、請求項１に記載の発明に係る液晶表示装置において、表示画素は、互いの画素電極が分離された第一副画素と第二副画素とを有し、前記第一副画素と前記第二副画素のそれぞれが、前記画素電極と共通電極との間に液晶が挟持された液晶容量と、前記画素電極と補助容量線との間に固体からなる誘電体が挟持された補助容量と、を有していると共に、前記第一副画素及び前記第二副画素の何れか一方は、前記画素電極と降圧用容量線との間に固体からなる誘電体が挟持された降圧用容量を有しており、前記共通電極と前記補助容量線とに共通の第一電圧として所定の振幅幅で振幅する矩形交流電圧を印加する第一電圧印加手段と、前記降圧用容量線に前記第一電圧とは異なる第二電圧として前記矩形交流電圧よりも振幅幅の小さい矩形交流電圧を印加する第二電圧印加手段と、を備えたことを特徴とする。

請求項２に記載の発明は、請求項１に記載の液晶表示装置において、第一電圧としての矩形交流電圧と第二電圧としての矩形交流電圧とが同位相の関係になっていることを特徴とする。

請求項３に記載の発明は、請求項１に記載の液晶表示装置において、第一電圧としての矩形交流電圧と第二電圧としての矩形交流電圧とが逆位相の関係になっていることを特徴とする。

請求項４に記載の発明は、請求項１から３の何れかに記載の液晶表示装置において、第一副画素の画素電極には第一スイッチング素子が接続され、第二副画素の画素電極には第二スイッチング素子が接続され、第一スイッチング素子及び第二スイッチング素子が、同一のデータ信号線及び走査信号線に接続されていることを特徴とする。

請求項５に記載の発明は、請求項１から４の何れかに記載の液晶表示装置において、降圧用容量は、第一副画素と第二副画素とのうち降圧用容量線に対して画素電極が重ねられている方の副画素の液晶に印加される実効電圧を降圧させることを特徴とする。

本発明によれば、液晶パネルの製造工程数の増大を招くことなく、視野角依存性の機差を液晶パネルの製造後においても容易に補正できる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１に示すように、本発明の液晶表示装置１は、例えば外部から入力されてくる画像データを一時記憶する画像メモリ１０と、画像メモリ１０に記憶された画像データに基づく画像が表示される表示パネル１１と、表示パネル１１の走査信号線を走査するための走査信号線駆動回路１２と、表示パネル１１のデータ信号線に画像データに基づいた表示信号電圧を供給するためのデータ信号線駆動回路１３と、表示パネル１１の共通電極及び補助容量線に所定の電圧を印加するための共通電圧発生回路１４と、表示パネル１１の降圧用容量線に画素電圧を降下させる電圧を印加するための降圧電圧発生回路１５と、降圧電圧発生回路１５が印加する電圧値が予め記憶された固有情報記憶部１６と、詳細は後述するが各種制御信号を出力して各駆動部の同期を得る制御部１７等を備えて構成されている。

表示パネル１１は、図２に示すように対向配置され、シール材１１１により接着された２枚の基板１１２、１１３間に液晶ＬＣが挟持された構成となっている。そして、一方の基板１１２はその表示領域１１４に、行方向に延伸配設された複数の走査信号線（例えばｎ本の走査信号線）と、同じく行方向に延伸配設された複数の補助容量線（例えば、ｎ本×２の補助容量線）と、同じく行方向に延伸配設された複数の降圧用容量線（例えば、ｎ本の降圧用容量線）と、列方向に延伸配設された複数のデータ信号線（例えばｍ本のデータ信号線）とを備え、走査信号線Ｇ（ｊ）とデータ信号線Ｓ（ｉ）との各交点近傍に図３、図４に示す表示画素Ｐ（ｉ，ｊ）が設けられている。ここで、ｉ＝１，２，３，・・・，ｍで、ｊ＝１，２，３，・・・，ｎ、である。また、他方の基板１１３には、一方の基板１１２との対向面側に各表示画素Ｐ（ｉ，ｊ）で共通の電位になる共通電極１１５が形成されている。例えば、一方の基板１１２との対向面側に透明な電極が一面に亘って形成されている。

各表示画素Ｐ（ｉ，ｊ）には、第一の副画素Ｐ１（ｉ，ｊ）と第二の副画素Ｐ２（ｉ，ｊ）とが設けられている。

第一の副画素Ｐ１（ｉ，ｊ）には第一の画素電極Ｅ１（ｉ，ｊ）や第一のスイッチング素子としてのＴＦＴ１（ｉ，ｊ）等が形成されている。ＴＦＴ１（ｉ，ｊ）のドレイン電極には第一の画素電極Ｅ１（ｉ，ｊ）が接続され、ＴＦＴ１（ｉ，ｊ）のソース電極にはデータ信号線Ｓ（ｉ）が接続され、ＴＦＴ１（ｉ，ｊ）のゲート電極には走査信号線Ｇ（ｊ）が接続されている。そして、共通電極１１５と第一の画素電極Ｅ１（ｉ，ｊ）とそれらの間に挟持される液晶とによって第一の液晶容量Ｃｌｃ１（ｉ，ｊ）が形成されている。また、第一の画素電極Ｅ１（ｉ，ｊ）の下層側には固体からなる誘電体を介して補助容量線Ｃ１（ｊ）が配設され、第一の画素電極Ｅ１（ｉ，ｊ）と誘電体と補助容量線Ｃ１（ｊ）とにより第一の補助容量Ｃｃｓ１（ｉ，ｊ）が形成されている。

一方、第二の副画素Ｐ２（ｉ，ｊ）には第一の画素電極Ｅ１（ｉ，ｊ）とは分離された第二の画素電極Ｅ２（ｉ，ｊ）や第二のスイッチング素子としてのＴＦＴ２（ｉ，ｊ）等が形成されている。ＴＦＴ２（ｉ，ｊ）のドレイン電極には第二の画素電極Ｅ２（ｉ，ｊ）が接続され、ＴＦＴ２（ｉ，ｊ）のソース電極にはデータ信号線Ｓ（ｉ）が接続され、ＴＦＴ２（ｉ，ｊ）のゲート電極には走査信号線Ｇ（ｊ）が接続されている。そして、共通電極１１５と第二の画素電極Ｅ２（ｉ，ｊ）とそれらの間に挟持される液晶とによって第二の液晶容量Ｃｌｃ２（ｉ，ｊ）が形成されている。また、第二の画素電極Ｅ２（ｉ，ｊ）の下層側には固体からなる誘電体を介して補助容量線Ｃ２（ｊ）と降圧用容量線Ｄ（ｊ）が配設され、第二の画素電極Ｅ２（ｉ，ｊ）と誘電体と補助容量線Ｃ２（ｊ）とにより第二の補助容量Ｃｃｓ２（ｉ，ｊ）が形成されると共に、第二の画素電極Ｅ２（ｉ，ｊ）と誘電体と降圧用容量線Ｄ（ｊ）とにより降圧用容量Ｃｄ（ｉ，ｊ）が形成される。

そして、各表示画素Ｐ（ｉ，ｊ）は、それぞれの副画素Ｐ１（ｉ，ｊ）、Ｐ２（ｉ，ｊ）において画素電極と共通電極１１５との間に配されることとなる液晶の配向状態を、画素電極と共通電極１１５との間の電位差に基づいて変化させることによって、その表示状態の制御が可能になるように構成されている。

なお、共通電極１１５と補助容量線Ｃ１（ｊ）、Ｃ２（ｊ）は、表示領域１１４の外部で電気的に接続されることによって、同一の共通電圧Ｖｃが印加される。また、降圧用容量線Ｄ（ｊ）には共通電圧Ｖｃとは異なる降圧電圧Ｖｄが印加される。

ここで、図５（ａ）及び図５（ｂ）に基づいて各表示画素Ｐ（ｉ，ｊ）の具体的な断面構成について説明する。
一方の基板１１２上にはゲート電極５１を含む走査信号線Ｇ（ｊ）が設けられている。そして、この走査信号線Ｇ（ｊ）と同一層に補助容量線Ｃ１（ｊ）、Ｃ２（ｊ）及び降圧用容量線Ｄ（ｊ）が設けられている。つまり、走査信号線Ｇ（ｊ）と補助容量線Ｃ１（ｊ）、Ｃ２（ｊ）と降圧用容量線Ｄ（ｊ）とは一括形成される。そして、それらの上面全体にはゲート絶縁膜５２が設けられている。ゲート絶縁膜５２の上面には真性アモルファスシリコンからなる半導体薄膜５３が設けられている。半導体薄膜５３の上面ほぼ中央部にはチャネル保護膜５４が設けられている。チャネル保護膜５４の上面両側及びその両側における半導体薄膜５３の上面にはｎ型アモルファスシリコンからなるコンタクト層５５、５６が設けられている。

一方のコンタクト層５５の上面にはドレイン電極５７が設けられている。他方のコンタクト層５６の上面及びゲート絶縁膜５２の上面にはソース電極５８を含むデータ信号線Ｓ（ｉ）が設けられている。

そして、ゲート電極５１、ゲート絶縁膜５２、半導体薄膜５３、チャネル保護膜５４、コンタクト層５５、５６、ドレイン電極５７及びソース電極５８により、ＴＦＴ１（ｉ，ｊ）が構成されている。なお、ＴＦＴ２（ｉ，ｊ）もＴＦＴ１（ｉ，ｊ）と同様に構成されている。

ＴＦＴ１（ｉ，ｊ）及びＴＦＴ２（ｉ，ｊ）等を含むゲート絶縁膜５２の上面全体には絶縁材料からなる平坦化膜５９が設けられている。平坦化膜５９には、ドレイン電極５７の所定の箇所に対応する部分にコンタクトホール６０が設けられている。また、平坦化膜５９の上面の所定の個所には、ＩＴＯからなる画素電極Ｅ１（ｉ，ｊ）、Ｅ２（ｉ、ｊ）が設けられている。そして、画素電極Ｅ１（ｉ，ｊ）、Ｅ２（ｉ，ｊ）はコンタクトホール６０を介してそれぞれに対応するＴＦＴのドレイン電極５７に接続されている。

なお、補助容量線Ｃ１（ｊ）のうちの第一の画素電極Ｅ１（ｉ，ｊ）と重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって上述したように第一の補助容量Ｃｃｓ１（ｉ，ｊ）が形成される。また、補助容量線Ｃ２（ｊ）のうちの第二の画素電極Ｅ２（ｉ，ｊ）と重ね合わされた部分は補助容量電極となっている。この重ね合わされた部分によって上述したように第二の補助容量Ｃｃｓ２（ｉ，ｊ）が形成される。さらに、降圧用容量線Ｄ（ｊ）のうちの第二の画素電極Ｅ２（ｉ，ｊ）と重ね合わされた部分は降圧用容量電極となっている。この重ね合わされた部分によって上述したように降圧用容量Ｃｄ（ｉ，ｊ）が形成される。なお、各表示画素Ｐ（ｉ，ｊ）において、第一の補助容量Ｃｃｓ１（ｉ，ｊ）と第二の補助容量Ｃｃｓ２（ｉ，ｊ）とは、その大きさが等しくなるように構成されている。

走査信号線駆動回路１２は、図６に示すように、制御部１７から出力される垂直同期信号Ｖｓや、水平同期信号Ｈｓとしての第１ゲートクロック信号ＧＣＫ１及び第２ゲートクロック信号ＧＣＫ２に基づいて、各走査信号線Ｇ（ｊ）に走査信号を出力する。なお、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは互いに逆位相の矩形信号である。

走査信号線駆動回路１２の主要部における概略構成は、例えば走査信号線数分（ｎ段）の保持回路１２１、１２２、１２３、１２４、・・・が直列に配置されて構成される。それぞれの保持回路１２１等は、入力端子ＩＮと、出力端子ＯＵＴと、リセット端子ＲＳＴと、クロック信号入力端子ＣＫと、高電位電源入力端子Ｔｈと、低電位電源入力端子Ｔｌとを有している。そして、１段目の保持回路１２１の入力端子ＩＮには１段目の入力信号として垂直同期信号Ｖｓが供給される。また、２段目以後の保持回路の入力端子ＩＮには前段の保持回路の出力信号が供給される。また、各保持回路のリセット端子ＲＳＴには次段も保持回路の出力信号が供給される。なお、最終段（例えばｙ段目）の保持回路（図示せず）のリセット端子ＲＳＴには、別途リセット信号ＥＮＤが供給される構成としてもよいし、１段目の保持回路１２１の出力信号が供給される構成としてもよい。

さらに、奇数段目の保持回路のクロック信号入力端子ＣＫには、第１ゲートクロック信号ＧＣＫ１が供給され、偶数段目の保持回路のクロック信号入力端子ＣＫには、第１ゲートクロック信号ＧＣＫ１に対して逆位相となっている第２ゲートクロック信号ＧＣＫ２が供給される。また、各保持回路の高電位電源入力端子Ｔｈには所定の高電圧Ｖｇｈが供給され、各保持回路の低電位電源入力端子Ｔｌには所定の低電圧Ｖｇｌが供給される。

各保持回路１２１、１２２、１２３、１２４、・・・は、図８に示すように、それぞれ、６個のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと記す）Ｔ１１〜Ｔ１６とコンデンサＣとを有している。

このような走査信号線駆動回路１２は、図６に示すように、垂直同期信号Ｖｓに応じて当該フレームでの走査を開始すると共に、第１ゲートクロック信号ＧＣＫ１及び第２ゲートクロック信号ＧＣＫ２に応じて、所定の期間だけローレベル電圧Ｖｇｌからハイレベル電圧Ｖｇｈに切り換えるといった電圧出力を、最前段の走査信号線Ｇ（１）から順に最後段の走査信号線Ｇ（ｎ）まで、走査信号線毎に行う。

つまり、走査信号線駆動回路１２は、走査信号線Ｇ（ｊ）毎に、当該走査信号線Ｇ（ｊ）に対応するＴＦＴ１（ｉ，ｊ）及びＴＦＴ２（ｉ，ｊ）を順次オン状態にし、このときにデータ信号線Ｓ（ｉ）に出力されている表示信号電圧を対応する第一の副画素Ｐ１（ｉ，ｊ）及び第二の副画素Ｐ２（ｉ，ｊ）に書き込む。

データ信号線駆動回路１３は、制御部１７から出力される水平同期信号Ｈｓ、垂直同期信号Ｖｓ、画像データＤａｔａ、基準クロック信号ＣＬＫ、及び極性反転信号Ｐｏｌに基づいて、表示パネル１１に設けられた各データ信号線Ｓ（ｉ）に対して、各データ信号線Ｓ（ｉ）に対応する表示信号電圧を所定のタイミングで出力する。

データ信号線駆動回路１３の機能ブロック構成は、図９に示すように、サンプリングメモリ１３１、データラッチ部１３２、Ｄ／Ａ変換回路（ＤＡＣ）１３３、及び表示信号電圧生成回路１３４からなる。

サンプリングメモリ１３１は、制御部１７から出力される水平同期信号Ｈｓ及び基準クロック信号ＣＬＫに同期して、走査信号線一本分の表示画素に対応する画像データ（１水平期間分の画像データ）単位で、各表示画素に対応する画像データを前段側の走査信号線に対応するものから順に、画像メモリ１０から取り込むためのものであり、データ信号線Ｓ（ｉ）の数と同数のデータ格納領域を備えている。つまり、サンプリングメモリ１３１は、走査信号線毎に当該走査信号線に対応した画像データを取り込むと共に、当該取り込んだ画像データのそれぞれを、対応するデータ信号線Ｓ（ｉ）のデータ格納領域に格納する。ここで、画像データには、各表示画素に表示すべき階調レベルが含まれ、この階調レベルは、表示画素毎に例えば８ビットのデジタルデータとして表される。各データ格納領域には、この８ビットのデジタルデータが格納される。

サンプリングメモリ１３１が取り込んだ一水平期間分の画像データは、後段のデータラッチ部１３２からの要求にしたがって、サンプリングメモリ１３１からデータラッチ部１３２に転送される。データラッチ部１３２に画像データが転送されると、サンプリングメモリ１３１は、次の一水平期間分の画像データとして次の行の走査信号線に対応した画像データの取り込み状態に移る。これは、水平同期信号Ｈｓに同期して行われる。

データラッチ部１３２は、水平同期信号Ｈｓに基づいて、サンプリングメモリ１３１から一水平期間分の画像データを一斉に取得すると共に、取得した画像データを後段のＤ／Ａ変換回路１３３に出力する。

Ｄ／Ａ変換回路１３３は、複数のＤＡＣ部２４１及び出力アンプ回路２４２で構成され、ＤＡＣ部２４１により表示信号電圧生成回路１３４から供給される表示信号電圧が選択されることで、データラッチ部１３２から出力されてくるそれぞれの画像データが、対応するアナログ信号としての表示信号電圧に変換され、出力アンプ回路２４２によりデータ信号線Ｓ（ｉ）へ出力される。

このとき、Ｄ／Ａ変換回路１３３は、制御部１７から出力される極性反転信号Ｐｏｌに対応するように、データラッチ部１３２から出力されたデジタル形式の画像データをアナログ電圧としての表示信号電圧に変換する。具体的には、Ｄ／Ａ変換回路１３３は、極性反転信号Ｐｏｌがハイ状態Ｖｓｈであれば、データラッチ部１３２から出力された画像データが正極性の表示信号電圧になるようにＤ／Ａ変換し、極性反転信号Ｐｏｌがロー状態Ｖｓｌであれば、データラッチ部１３２から出力された画像データが負極性の表示信号電圧になるようにＤ／Ａ変換する。換言すると、Ｄ／Ａ変換回路１３３は、極性反転信号Ｐｏｌがハイ状態Ｖｓｈであるときは、液晶に印加される電圧が正極性となるようにＤ／Ａ変換し、極性反転信号Ｐｏｌがロー状態Ｖｓｌであるときは、液晶に印加される電圧が負極性となるようにＤ／Ａ変換する。

表示信号電圧生成回路１３４は、図１０に示すように、それぞれが、端子２５５（電圧ＶＨ）と端子２５６（電圧ＶＬ）との間の電圧を画像データのビット数ｐ（本実施の形態では８ビット）に応じた複数の抵抗で分圧する２組のラダー抵抗器３１，３２と、何れか一方のラダー抵抗器に切り換えるための複数のスイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５と、切り換えられたラダー抵抗器に対応するようにラダー抵抗器へ印加する電圧の極性を切り換えるためのスイッチＳＹａ，ＳＹｂなどから構成される。そして、表示信号電圧生成回路１３４は、制御部１７から出力される極性反転信号Ｐｏｌに基づいて各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５によりラダー抵抗器を選択すると共に、ラダー抵抗器に印加する電圧の極性をスイッチＳＹａ，ＳＹｂにより切り換え、ラダー抵抗器によって分圧されたそれぞれの電圧をこれに対応する階調レベルの表示信号電圧として電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。

具体的には、ラダー抵抗器３１は、制御部１７からの極性反転信号ＰｏｌがハイレベルＶｓｈのときに各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５により当該ラダー抵抗器３１が選択されると共に、スイッチＳＹａ，ＳＹｂにより端子２５５ａ（電圧ＶＨ）と端子２５６ｂ（電圧ＶＬ）が選択されることで、端子２５５ａ（電圧ＶＨ）と端子２５６ｂ（電圧ＶＬ）の間の電圧を画像データのビット数（本実施の形態では８ビット）に応じた複数の抵抗ＲＡ１，ＲＡ２，・・・，ＲＡ２５４で分圧し、それぞれの電圧を、例えば液晶に印加される電圧が正極性になる表示信号電圧として電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。

また、ラダー抵抗器３２は、制御部１７からの極性反転信号ＰｏｌがローレベルＶｓｌのときに各スイッチＳＹ０，ＳＹ１，・・・，ＳＹ２５５により当該ラダー抵抗器３２が選択されると共に、スイッチＳＹａ，ＳＹｂにより端子２５６ａ（電圧ＶＬ）と端子２５５ｂ（電圧ＶＨ）が選択されることで、端子２５６ａ（電圧ＶＬ）と端子２５５ｂ（電圧ＶＨ）の間の電圧を画像データのビット数（本実施の形態では８ビット）に応じた複数の抵抗ＲＢ１，ＲＢ２，・・・，ＲＢ２５４で分圧し、それぞれの電圧を、例えば液晶に印加される電圧が負極性になる表示信号電圧として電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に印加する。

各ＤＡＣ部２４１は、デコーダ２４３と、各電圧印加ラインＶ０，Ｖ１，・・・，Ｖ２５５に接続される選択スイッチＳＷ０，ＳＷ１，・・・，ＳＷ２５５とを備えて構成されている。デコーダ２４３は、データラッチ部１５２から出力された画像データを入力してデコードし、階調レベル数（ビット数）に応じたデータ信号を出力する。各選択スイッチＳＷ０、ＳＷ１、・・・、ＳＷ２５５はデコーダ２４３から出力されるデータ信号に基づいてオン／オフが制御される。そして選択された電圧印加ラインＶ０、Ｖ１、・・・、Ｖ２５５と電圧出力ラインＳＬとが導通されて、選択された電圧印加ラインＶ０、Ｖ１、・・・、Ｖ２５５に印加されている表示信号電圧が電圧出力ラインＳＬに印加される。電圧出力ラインＳＬに印加された表示信号電圧は、出力アンプ回路２４２を介してデータ信号線Ｓ（ｉ）に供給される。

共通電圧発生回路１４は、制御部１７から出力される極性反転信号Ｐｏｌに基づいて共通電極１１５及び各補助容量線Ｃ１（ｊ）、Ｃ２（ｊ）に同一の共通電圧Ｖｃを印加するものである。極性反転信号ＰｏｌがハイレベルＶｓｈのときには液晶に印加される電圧が正極性になるように第一の共通電圧Ｖｃｌを印加し、極性反転信号ＰｏｌがローレベルＶｓｌのときには液晶に印加される電圧が負極性になるように第二の共通電圧Ｖｃｈを印加する。つまり、共通電圧発生回路１４は、共通電極１１５及び各補助容量線Ｃ１（ｊ）、Ｃ２（ｊ）に矩形交流電圧を印加する。

なお、制御部１７は、極性反転信号Ｐｏｌを、隣接する走査信号線に対応する表示画素間（画素列方向に隣接する表示画素間）で液晶に印加される電圧の極性が反転するように、さらには、フレーム毎に液晶に印加される電圧の極性が反転するように出力する。
これにより、各表示画素Ｐ（ｉ，ｊ）において第一の副画素Ｐ１（ｉ，ｊ）では、図１１に示されるような電圧Ｖｌｃ１が１フレームの大凡全期間に亘って液晶に印加される。また、図１１において、ΔＶは、走査信号線と画素電極との間の寄生容量の影響により表示画素への表示信号電圧書き込み終了時に発生する引き込み電圧を示している。共通電圧Ｖｃの振幅中心電圧は、表示信号電圧の振幅中心電圧に対してΔＶの発生方向にΔＶだけシフトした電圧に設定することが好ましい。

降圧電圧発生回路１５は、制御部１７から出力される極性反転信号Ｐｏｌと固有情報記憶部１６に記憶されている固有情報Ｉｎｆとに基づいて降圧用容量線Ｄ（ｊ）に降圧電圧Ｖｄを印加するもので、共通電圧Ｖｃの中心電圧Ｖｃｌ＋（Ｖｃｈ−Ｖｃｌ）／２になっている降圧電圧、または、共通電圧Ｖｃの中心電圧Ｖｃｌ＋（Ｖｃｈ−Ｖｃｌ）／２をその中心電圧にすると共に、その電圧値が極性反転信号Ｐｏｌに同期して変化する降圧電圧を印加する。

即ち、降圧電圧発生回路１５は、第二の画素電極Ｅ２（ｉ，ｊ）と降圧用容量線Ｄ（ｊ）との間に形成される降圧用容量Ｃｄ（ｉ，ｊ）によって、第二の画素電極Ｅ２（ｉ，ｊ）の電位変動量が共通電極１１５での電位変動量よりも小さい電位変動量となるように、降圧用容量線Ｄ（ｊ）に電圧を印加する。
これにより、各表示画素Ｐ（ｉ，ｊ）において第二の副画素Ｐ２（ｉ，ｊ）では、図１２に示されるような電圧Ｖｌｃ１、Ｖｌｃ２が液晶に印加され、１フレームの間に液晶に印加される平均電圧（Ｖｌｃ１＋Ｖｌｃ２）／２は第一の副画素Ｐ１（ｉ，ｊ）で液晶に印加される電圧Ｖｌｃ１よりも小さくなる。

具体的には、各フレームにおいて、共通電極１１５の電位が、ＴＦＴ２（ｉ，ｊ）を介して第二の画素電極Ｅ２（ｉ，ｊ）に表示信号電圧が書き込まれた際の当該共通電極１１５の電位と等しい期間Ｔ１には、第二の副画素Ｐ１（ｉ，ｊ）で液晶に印加される電圧は、第一の副画素Ｐ１（ｉ，ｊ）で液晶に印加される電圧Ｖｌｃ１と等しくなる。また、共通電極１１５の電位が、ＴＦＴ２（ｉ，ｊ）を介して第二の画素電極Ｅ２（ｉ，ｊ）に表示信号電圧が書き込まれた際の共通電極１１５の電位と異なる期間Ｔ２には、第二の副画素Ｐ１（ｉ，ｊ）で液晶に印加される電圧は、第一の副画素Ｐ１（ｉ，ｊ）で液晶に印加される電圧Ｖｌｃ１よりも小さい電圧Ｖｌｃ２になる。

従って、第一の副画素Ｐ１（ｉ，ｊ）における表示信号電圧と透過強度との関係ＶＴ１に対して、第二の副画素Ｐ２（ｉ，ｊ）における表示信号電圧と透過強度との関係ＶＴ２を図１３に示すようにシフトさせることができ、これによって、各表示画素Ｐ（ｉ，ｊ）に複数の表示信号電圧と透過強度との関係が得られ、液晶表示装置１における視野角依存性を改善することができる。

なお、電圧Ｖｌｃ１と電圧Ｖｌｃ２との差分値ΔＶｌｃは、例えば、下記（１）式〜（４）式に基づいて導出することが可能である。
ΔＶｌｃ＝（Ａ−Ｂ）／Ｒ （１）式
Ａ＝｛Ｃｌｃ２（ｉ，ｊ）＋Ｃｃｓ２（ｉ，ｊ）}×Ｖｃｌ （２）式
Ｂ＝｛Ｃｌｃ２（ｉ，ｊ）＋Ｃｃｓ２（ｉ，ｊ）}×Ｖｃｈ （３）式
Ｒ＝Ｃｌｃ２（ｉ，ｊ）＋Ｃｃｓ２（ｉ，ｊ）＋Ｃｄ （４）式

また、図１４（ａ）に示すように、第二の副画素Ｐ１（ｉ，ｊ）での表示信号電圧と透過強度との関係ＶＴ２を第一の副画素Ｐ１（ｉ，ｊ）での表示信号電圧と透過強度との関係ＶＴ１に比較的近づけるような場合には、図１５（ａ）に示すように、共通電圧発生回路１４から出力される共通電圧Ｖｃと同位相になるように、降圧電圧Ｖｄを振幅させる。つまり、共通電圧Ｖｃとの電位差が小さくなるように降圧電圧Ｖｄを振幅させる。

さらに、図１４（ｂ）に示すように、第二の副画素Ｐ２（ｉ，ｊ）での表示信号電圧と透過強度との関係ＶＴ２を第一の副画素Ｐ１（ｉ，ｊ）での表示信号電圧と透過強度との関係ＶＴ１から比較的遠ざけるような場合には、図１５（ｂ）に示すように、共通電圧発生回路１４から出力される共通電圧Ｖｃに対して逆位相になるように、降圧電圧Ｖｄを振幅させる。つまり、共通電圧Ｖｃとの電位差が大きくなるように降圧電圧Ｖｄを振幅させる。

このように、本実施の形態では、降圧用容量線Ｄ（ｊ）に印加する降圧電圧Ｖｄを調整することによって、表示信号電圧と透過強度との関係を容易にシフトさせることができることから、簡易な回路構成で視野角依存性を改善、さらには、その度合いを調整することができる。

例えば、表示パネル１１の製造後に、他の表示パネル１１の視野角依存性と同程度に制御可能な降圧電圧Ｖｄの値を固有情報Ｉｎｆとして固有情報記憶部１６に記憶させ、降圧電圧発生回路１５が、当該固有情報記憶部１６に記憶された固有情報Ｉｎｆに基づいた振幅幅の降圧電圧Ｖｄを降圧用容量線Ｄ（ｊ）に印加するように構成すれば、複数の表示パネル１１間での視野角依存性に対する機差の発生を防止することができる。また、降圧電圧発生回路１５は、降圧電圧Ｖｄの振幅幅を調整すればよいだけなので、降圧電圧発生回路１５を簡単な回路構成にすることができる。例えば、副画素毎に異なるデータ信号線を備え、副画素毎に異なる表示信号電圧をそれぞれに対応するデータ信号線及びＴＦＴを介して印加するような場合には、各副画素に対応する上述したような比較的規模の大きな表示信号電圧生成回路を複数備える必要があるが、本実施の形態ではその必要がなく、このようなものと比較すると、より簡易な回路構成で視野角依存性を調整することができる。しかも、本実施の形態では、共通電極１１５を１表示画素内でそれぞれの領域に対応するように分離させる必要もないことから、製造工程数の増大を招くこともない。また、本実施の形態では、対応するＴＦＴを介して各副画素の画素電極に表示信号電圧が直接的に印加されることから、容量のみを介して画素電極に電圧が印加される構成のものと比較して、より安定的に電圧を液晶に印加させることができる。

ところで、固有情報記憶部１６は、例えば、不揮発性メモリの一つであるＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を用いることができ、当該液晶表示装置１の製造当初は情報が書き込まれていない所謂、「白地」の状態になっている。そして、当該液晶表示装置１の製造後に、例えば、書き込み用信号端子１６１にＥＥＰＲＯＭ書き込み用システム装置が接続されることにより、当該液晶表示装置１の仕上がり具合に応じた所定の情報を固有情報記憶部１６に記憶させることができる。
なお、固有情報記憶部１６への書き込み電圧Ｖｐｐは、当該液晶表示装置１のための電源調整回路に入力される基準電源Ｖｃｃよりも高い電圧が必要なように構成し、固有情報記憶部１６に記憶された情報が基準電源Ｖｃｃの影響を受けて不用意に消去されてしまうことを防止するように構成することが好ましい。

上述の実施の形態では、第一の副画素Ｐ１（ｉ，ｊ）における第一の画素電極Ｅ１（ｉ，ｊ）と第二の副画素Ｐ２（ｉ，ｊ）における第二の画素電極Ｅ２（ｉ，ｊ）との形状や面積が等しい場合について説明したが、表示画素Ｐ（ｉ，ｊ）における第一の副画素Ｐ１（ｉ，ｊ）及び第一の副画素Ｐ１（ｉ，ｊ）の配置についての変形例を説明する。
図１６は、表示画素Ｐ（ｉ，ｊ）における第一の副画素Ｐ１（ｉ，ｊ）及び第２の副画素Ｐ２（ｉ，ｊ）の配置の第一例を示す部分拡大平面図である。
図１６に示すように、第一の画素電極Ｅ１（ｉ，ｊ）と第二の画素電極Ｅ２（ｉ，ｊ）との形状や面積は異なっていてもよい。この場合、第一の副画素Ｐ１（ｉ，ｊ）のそれぞれは互いに同じ大きさ及び形状であり、第二の副画素Ｐ２（ｉ，ｊ）のそれぞれも互いに同じ大きさ及び形状である。従って、表示画素Ｐ（ｉ，ｊ）は、走査線Ｇ（ｊ）の前行、つまりｊ−１行側に配設された第一の副画素Ｐ１（ｉ，ｊ）と走査線Ｇ（ｊ）の後行、つまり、ｊ＋１行側に配設された第二の副画素Ｐ２（ｉ，ｊ）とからなる２つの画素を１画素パターンとすると、このパターンが各行及び各列の交差部全てに配設されている。

破線で囲まれた領域が１行３列分の画素であり、第一の副画素Ｐ１（ｉ，ｊ）が、第一スイッチング素子ＴＦＴ１（ｉ，ｊ）を介して走査線Ｇ（ｊ）側に配設されている。第二の副画素Ｐ２（ｉ，ｊ）が、第二スイッチング素子ＴＦＴ２（ｉ，ｊ）を介して走査線Ｇ（ｊ）の下側に配設されている。

図１６において、走査線Ｇ（ｊ）の前行側に配設された第一の副画素Ｐ１（ｉ，ｊ）のそれぞれが、前行側の表示画素Ｐ（ｉ，ｊ）の走査線Ｇ（ｊ−１）の下側に配設された第二の副画素Ｐ２（ｉ，ｊ）に隣接して配設されている。走査線Ｇ（ｊ）の下側に配設された第二の副画素Ｐ２（ｉ，ｊ）のそれぞれが、後行側の表示画素Ｐ（ｉ，ｊ）の上側、つまり、後行側の走査線Ｇ（ｊ＋１）の上側に配設された第一の副画素Ｐ１（ｉ，ｊ）に隣接して配設されている。

第一の画素Ｐ１（ｉ，ｊ）の補助容量線Ｃ１（ｊ）は、走査線Ｇ（ｊ）の上行側に配設され、走査線Ｇ（ｊ）の方向に平行となっている。

第二の副画素Ｐ２（ｉ，ｊ）の補助容量線Ｃ２（ｊ）は、走査線Ｇ（ｊ）の下側に配設され、走査線Ｇ（ｊ）の方向に平行となっている。第二の副画素Ｐ２（ｉ，ｊ）の降圧用容量線Ｄ（ｊ）は補助容量線Ｃ２（ｊ）の上側に配設され、走査線Ｃ２（ｊ）に対して平行となっている。

また、上述の実施の形態では、第二の副画素Ｐ２（ｉ，ｊ）において、降圧用容量線Ｄ（ｊ）が補助容量線Ｃ２（ｊ）よりも走査信号線Ｇ（ｊ）側に配置されている場合について説明したが、図１６とは逆に、補助容量線Ｃ２（ｊ）が降圧用容量線Ｄ（ｊ）よりも走査信号線Ｇ（ｊ）側に配置されている構成としてもよい。

また、上述の実施の形態では、走査信号線Ｇ（ｊ）や降圧用容量線Ｄ（ｊ）の延伸方向に隣接する表示画素間で、第一の副画素Ｐ１（ｉ，ｊ）と第二の副画素Ｐ２（ｉ，ｊ）との配置関係が等しくなるように配置されている場合について説明したが、図１７や図１８に示すように、走査信号線Ｇ（ｊ）や降圧用容量線Ｄ（ｊ）の延伸方向に隣接する表示画素間で、第一の副画素Ｐ１（ｉ，ｊ）と第二の副画素Ｐ２（ｉ，ｊ）との配置関係が反転するように配置される構成としてもよい。

図１７は、表示画素Ｐ（ｉ，ｊ）における第一の副画素Ｐ１（ｉ，ｊ）及び第２の副画素Ｐ２（ｉ，ｊ）の配置の第二例を示す部分拡大平面図である。
図１７に示すように、表示画素Ｐ（ｉ，ｊ）は、面積の小さい第一の副画素Ｐ１（ｉ，ｊ）と面積の大きい第二の副画素Ｐ２（ｉ，ｊ）とから構成されている。表示画素Ｐ（ｉ，ｊ）と同じ列の画素、例えばＰ（ｉ，ｊ−１）、Ｐ（ｉ，ｊ＋１）の配置関係は、表示画素Ｐ（ｉ，ｊ）とは同じである。一方、表示画素Ｐ（ｉ，ｊ）と同じ行で隣り合う列の画素、例えばＰ（ｉ−１，ｊ）、Ｐ（ｉ＋１，ｊ）の配置関係は、表示画素Ｐ（ｉ，ｊ）とは逆の配置関係となっている。つまり、Ｐ（ｉ−１，ｊ）及びＰ（ｉ＋１，ｊ）においては、第二の副画素Ｐ２（ｉ−１、ｊ）が、第二スイッチング素子ＴＦＴ２（ｉ−１，ｊ）を介して走査線Ｇ（ｊ）の上側に配設され、第一の副画素Ｐ１（ｉ−１、ｊ）が、第一スイッチング素子ＴＦＴ１（ｉ−１，ｊ）を介して走査線Ｇ（ｊ）の下側に配設されている。

第一の副画素Ｐ１（ｉ，ｊ）の補助容量線Ｃ１（ｊ）と、ｊ行に隣接する他の列に配設された第二の副画素Ｐ２（ｉ−１、ｊ）及びＰ２（ｉ＋１、ｊ）の補助容量線Ｃ２（ｊ）とが共通に形成されており、走査線Ｇ（ｊ）の方向に平行に配設されている。

第二の副画素Ｐ２（ｉ，ｊ）の補助容量線Ｃ２（ｊ）と、ｊ行に隣接する他の列に配設された第一の副画素Ｐ１（ｉ−１、ｊ）及びＰ１（ｉ＋１、ｊ）の補助容量線Ｃ１（ｊ）と、が共通に形成されており、走査線Ｇ（ｊ）の方向に平行に配設されている。

第二の副画素Ｐ２（ｉ，ｊ）の降圧用容量線Ｄ（ｊ）と、ｊ行に隣接する他の列に配設された第二の副画素Ｐ２（ｉ−１、ｊ）及び第二の副画素Ｐ２（ｉ＋１、ｊ）の降圧用容量線Ｄ（ｊ）と、が共通に形成されており、走査線Ｇ（ｊ）の方向に平行に配設されている。

図１８は、表示画素Ｐ（ｉ，ｊ）における第一の副画素Ｐ１（ｉ，ｊ）及び第２の副画素Ｐ２（ｉ，ｊ）の配置の第三例を示す部分拡大平面図である。
図１８に示すように、画素配置は、第一の副画素Ｐ１（ｉ，ｊ）と第二の副画素Ｐ２（ｉ，ｊ）との面積がほぼ同じであることと、第二の副画素Ｐ２（ｉ，ｊ）の降圧用容量線Ｄ（ｊ）の配線が異なること以外は、図１７と同様の配置である。

第二の副画素Ｐ２（ｉ，ｊ）の降圧用容量線Ｄ（ｊ）は、前列及び後列（ｉ−１列及びｉ＋１列）でかつ後行の降圧用容量線Ｄ（ｊ＋１）と、走査線Ｇ（ｊ）の後行側への配線部と、を含む。図示の場合、配線部は、手違いかすがいのような形状を有している。従って、第二の副画素Ｐ２（ｉ，ｊ）の降圧用容量線Ｄ（ｊ）は、走査線２１方向に平行な折れ曲がり線形状や列毎に波状に屈曲して、当該行の第二の副画素Ｐ２（ｉ，ｊ）及び後行の第二の副画素Ｐ２（ｉ，ｊ＋１）を交互に通過することになる。

上述の実施の形態では、表示画素Ｐ（ｉ，ｊ）毎に、２本の補助容量線を備える構成について説明したが、図１９に示すように、所定の副画素間で補助容量線を共有するように配置する構成としてもよい。
図１９は、表示画素Ｐ（ｉ，ｊ）における第一の副画素Ｐ１（ｉ，ｊ）及び第２の副画素Ｐ２（ｉ，ｊ）の配置の第四例を示す部分拡大平面図である。図１９の画素１５が、図１６の画素１５と異なるのは、第一の副画素Ｐ１（ｉ，ｊ）の補助容量線Ｃ１（ｊ）が前行の走査線Ｇ（ｊ−１）側に配設されている第二の副画素Ｐ２（ｉ，ｊ−１）の補助容量線Ｃ２（ｊ−１）と共通に形成されている点にある。
同様に、走査線Ｇ（ｊ）の後行側に配設される第二の副画素Ｐ１（ｉ，ｊ）の補助容量線Ｃ２（ｊ）と、走査線Ｇ（ｊ）の後行、つまり走査線Ｇ（ｊ＋１）側に配設された第一の副画素Ｐ１（ｉ，ｊ＋１）の補助容量線Ｃ１（ｊ＋１）と、共通配線となり、走査線Ｇ（ｊ）の方向に対して平行に配設されている。

以上のような電極及び配線構造によって、補助容量線Ｃ１及びＣ２を形成するためのマスク形状が単純化され、コストが低減できる。

図１６〜図１９に示す画素配置によれば、表示信号電圧と透過強度との関係が異なる２つの領域を面内でより平均化されるように配置することができて好ましい。

本発明によれば、液晶パネルの製造工程数の増大を招くことなく、視野角依存性の液晶パネル毎の差を、液晶パネルの製造後においても容易に補正できる。

本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。

本発明の液晶表示装置の構成を示すブロック図である。 本発明の液晶表示装置の断面を示す図である。 表示画素の等価回路を示す図である。 表示画素の拡大平面図である。 表示画素の断面を示し、（ａ）は図４におけるＸ−Ｘ’断面図、（ｂ）は図４におけるＹ−Ｙ’断面図である。 走査信号及び共通電圧を示す図である。 走査信号線駆動回路の構成を示すブロック図である。 保持回路の構成を示すブロック図である。 データ信号線駆動回路の構成を示すブロック図である。 表示信号電圧生成回路の構成を示すブロック図である。 第一の副画素における液晶に印加される電圧を示す図である。 第二の副画素における液晶に印加される電圧を示す図である。 各画素における表示信号電圧と透過強度との関係を示す図である。 各画素における表示信号電圧と透過強度との関係を示す図であり、（ａ）は共通電圧との電位差が小さくなるように降圧電圧を振幅させた場合、（ｂ）は共通電圧との電位差が大きくなるように降圧電圧を振幅させた場合である。 共通電圧と降圧電圧との関係を示す図であり、（ａ）は共通電圧との電位差が小さくなるように降圧電圧を振幅させた場合、（ｂ）は共通電圧との電位差が大きくなるように降圧電圧を振幅させた場合である。 表示画素における第一の副画素及び第２の副画素の配置の第一例を示す部分拡大平面図である。 表示画素における第一の副画素及び第２の副画素の配置の第二例を示す部分拡大平面図である。 表示画素における第一の副画素及び第２の副画素の配置の第二例を示す部分拡大平面図である。 表示画素における第一の副画素及び第２の副画素の配置の第二例を示す部分拡大平面図である。 従来の液晶表示装置の１画素分の構造を模式的に示す図である。

符号の説明

１：液晶表示装置
１０：画像メモリ
１１：表示パネル
１２：走査信号線駆動回路
１３：データ信号線駆動回路
１４：共通電圧発生回路
１５：降圧電圧発生回路
１６：固有情報記憶部
１７：制御部
Ｃ１（ｊ），Ｃ２（ｊ）：補助容量線
Ｄ（ｊ）：降圧用容量線
Ｇ（ｊ）：走査信号線
Ｓ（ｉ）：データ信号線
Ｐ（ｉ，ｊ）：表示画素
Ｐ１（ｉ，ｊ）：第一の副画素
Ｐ２（ｉ，ｊ）：第二の副画素
Ｅ１（ｉ，ｊ）：第一の画素電極
Ｅ２（ｉ，ｊ）：第二の画素電極
Ｃｌｃ１（ｉ，ｊ）：第一の液晶容量
Ｃｌｃ２（ｉ，ｊ）：第二の液晶容量
Ｃｃｓ１（ｉ，ｊ）：第一の補助容量
Ｃｃｓ２（ｉ，ｊ）：第二の補助容量
Ｃｄ（ｉ，ｊ）：降圧用容量

Claims (5)

1. 表示画素は、互いの画素電極が分離された第一副画素と第二副画素とを有し、
   前記第一副画素と前記第二副画素のそれぞれが、
   前記画素電極と共通電極との間に液晶が挟持された液晶容量と、
   前記画素電極と補助容量線との間に固体からなる誘電体が挟持された補助容量と、
   を有していると共に、
   前記第一副画素及び前記第二副画素の何れか一方は、前記画素電極と降圧用容量線との間に固体からなる誘電体が挟持された降圧用容量を有しており、
   前記共通電極と前記補助容量線とに共通の第一電圧として所定の振幅幅で振幅する矩形交流電圧を印加する第一電圧印加手段と、
   前記降圧用容量線に前記第一電圧とは異なる第二電圧として前記矩形交流電圧よりも振幅幅の小さい矩形交流電圧を印加する第二電圧印加手段と、
   を備えた、液晶表示装置。
2. 前記第一電圧としての矩形交流電圧と前記第二電圧としての矩形交流電圧とが、同位相の関係になっている、請求項１記載の液晶表示装置。
3. 前記第一電圧としての矩形交流電圧と前記第二電圧としての矩形交流電圧とが、逆位相の関係になっている、請求項１記載の液晶表示装置。
4. 前記第一副画素は、当該第一副画素の画素電極に第一スイッチング素子が接続され、
   前記第二副画素は、当該第二副画素の画素電極に第二スイッチング素子が接続され、
   前記第一スイッチング素子及び前記第二スイッチング素子は、同一のデータ信号線及び走査信号線に接続されている、請求項１から３の何れかに記載の液晶表示装置。
5. 前記降圧用容量は、前記第一副画素と前記第二副画素とのうち前記降圧用容量線に対して前記画素電極が重ねられている方の副画素の液晶に印加される実効電圧を降圧させる、請求項１から４の何れかに記載の液晶表示装置。

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