JP6124668B2 - 薄膜トランジスタ基板およびその製造方法 - Google Patents

薄膜トランジスタ基板およびその製造方法 Download PDF

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Description

本発明は、表示装置などに用いられる薄膜トランジスタ基板に関する。
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」）をスイッチング素子として用いたＴＦＴアクティブマトリックス基板（薄膜トランジスタ基板；以下「ＴＦＴ基板」）は、例えば液晶を利用した表示装置（液晶表示装置）等の電気光学装置に利用される。ＴＦＴ等の半導体装置は、低消費電力で薄型という特徴があり、この特徴を活かして、ＣＲＴ（Cathode Ray Tube）に変わるフラットパネルディスプレイへの応用が盛んになされている。
液晶表示装置（ＬＣＤ）用の電気光学素子には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチング素子として用いるＴＦＴ−ＬＣＤとがある。特にＴＦＴ−ＬＣＤは、携帯性および表示品位の点でＣＲＴや単純マトリックス型ＬＣＤより優れており、ノート型パソコンなどに広く実用化されている。
一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴ基板と、カラーフィルタ等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。液晶表示パネルの前面側と背面側のそれぞれに偏光板が設けられ、さらにそのうちの一方側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。
従来のＴＦＴ−ＬＣＤの視野角を改善した横電界の液晶駆動方式であるＩＰＳ（In Plane Switching）方式のＬＣＤは、広視野角という特徴を活かして、表示装置等に広く使用されている。しかし、画素表示部での開口率の低さや透過率の低さといった問題も有しており、明るい表示特性を得ることが困難である。これは、ＩＰＳ−ＬＣＤに用いられる櫛歯形状の画素電極の上方では液晶を駆動させるための電界が有効に働かず、画素電極上の一部の液晶が動作しないことが主な理由である。この問題を改善するために、例えば特許文献１に開示されているようなＦＦＳ（Fringe Field Switching：フリンジ電界駆動）方式のＬＣＤが提案されている。
特許文献１に開示されたような一般的なＦＦＳ−ＬＣＤのＴＦＴ基板は、（１）ゲート電極の形成工程、（２）画素電極の形成工程、（３）ゲート絶縁膜および半導体膜の形成工程、（４）ソース・ドレイン電極の形成工程、（５）保護絶縁膜へのコンタクトホール形成工程、（６）共通電極の形成工程、という少なくとも６回の写真製版工程を経て形成される。
従来、液晶表示装置用のＴＦＴ基板のスイッチング素子には、活性層（チャネル層）としての半導体膜にアモルファスシリコン（Ｓｉ）が用いられていた。また近年では、活性層に酸化物半導体を用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有している。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられている。この技術は、特許文献３、４および非特許文献１等に開示されている。
酸化物半導体材料は、透明導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２））や非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸やカルボン酸のような弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。
しかし、酸化物半導体材料は、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液にも容易に溶けてしまう。従って、例えば特許文献４の図１１のような酸化物半導体の上層にソース電極やドレイン電極を配設した構造のＴＦＴを製造する場合は、ソース電極やドレイン電極の金属膜だけをエッチングして、酸化物半導体をエッチングせずに残すような選択エッチングは困難である。
この問題を解決するためには、例えば、特許文献５の図１や特許文献６の図１Ａのような、ソース電極およびドレイン電極の上に活性層としての半導体膜を配設したＴＦＴ構造を採用することが考えられる。このＴＦＴ構造では、金属膜を加工してゲート電極、ソース電極およびドレイン電極を形成した後に、酸化物半導体の半導体膜を形成すればよいため、金属膜をエッチング加工する際の酸系溶液によって半導体膜が溶けることはない。また、酸化物半導体をエッチング加工する際のシュウ酸やカルボン酸のような弱酸系溶液は、一般的な金属をエッチングしないので、半導体膜を形成する際にソース電極およびドレイン電極がエッチングされることはない。従って、酸化物半導体からなる半導体膜と金属膜との選択エッチングが可能となり、移動度の高い高性能なＴＦＴ基板を製造することができる。
特開２００１−５６４７４号公報 特開平８−６０５９号公報 特開２００５−７７８２２号公報 特開２００７−２８１４０９号公報 特開２００３−９２４１０号公報 特開２００６−５３２９号公報
Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁〜第492頁
特許文献１のように透明導電膜パターンが最上層となる場合には問題はないが、特許文献２のように透明導電膜パターン上に保護膜や層間絶縁膜などの絶縁膜（以下「上層絶縁膜」）が形成される場合、透明導電膜の応力と上層絶縁膜の応力とのバランスがとれず、透明導電膜パターン端部などで上層絶縁膜が剥離してしまう「膜浮き」或いは「膜剥がれ」と呼ばれる現象（以下、「膜浮き」と総称する）が発生することがある。膜浮きは、表示領域より外側の額縁領域などのパターン密度が比較的疎な領域、例えば、外部接続端子部や配線変換部などで顕著に発生する。膜浮きの発生は、上層絶縁膜の保護膜としての機能を損なわせて腐食などを引き起こしたり、また層間絶縁膜としての機能を損なわせて絶縁破壊を引き起こしたりする。従って、膜浮きが発生すると、製品の歩留りや信頼性が低下する。さらに、剥離した上層絶縁膜が製造装置内で飛散して発塵を招き、同じ装置内で製造する別の製品にも悪影響を及ぼし、それによっても製品の歩留りや信頼性の低下を生じさせる。
一方、上層絶縁膜の形成の際、応力のバランスがとれて膜浮きが発生し難い成膜条件を採用すると、透明導電膜パターンの透過率が低下する問題や、配線と画素電極とを接続するコンタクトホール内でゲート絶縁膜界面と層間絶縁膜にクサビ状の隙間（以下、単に「クサビ」と称す）が形成され、配線と画素電極との接続不良が発生する問題などが生じる。特に、高輝度化（高開口率化・高透過率化）、高視野角化の要求が高まっている液晶表示装置では、透明導電膜の透過率の向上やＦＦＳ方式の採用が不可欠であり、膜浮きが発生し易い上層絶縁膜の成膜条件を採用せざるを得ない場合が多くなってきている。
更に、ＦＦＳ方式においては、いずれも透明導電膜からなる画素電極と共通電極とを層間絶縁膜を介して対向配置することが必須であるため、少なくとも一方の透明電極上に層間絶縁膜（上層絶縁膜）が配置されることは不可避である。よって、上記の膜浮きの問題の対策が必要となる。
また、ＺｎＯやＩｎＧａＺｎＯのような酸化物半導体の膜を、スパッタリング法や真空蒸着法を用いてＴＦＴのソース電極やドレイン電極となる金属膜（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ、Ａｌおよびこれらの合金）の上に直接形成すると、界面反応により両者の界面に金属膜の酸化物層が生成され電気抵抗（界面抵抗）が上昇する。
本発明者らの実験結果によれば、例えばＩｎＧａＺｎＯ（原子数比Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）の酸化物半導体膜の上にＡｌの金属膜を形成した場合は５０μｍ×５０μｍの面積当たりの界面抵抗値が２００ｋΩであったのに対し、Ａｌ膜とＩｎＧａＺｎＯ膜の形成順を逆にすると同面積当たりの界面抵抗値は１００ＭΩ以上となった。また、他の金属（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ）についても、Ａｌと同様に、金属膜とＩｎＧａＺｎＯ膜の形成順を逆にすると界面抵抗値は少なくとも１桁以上増大した。この振る舞いは、これらの金属膜を主成分（含有原子数の比率が最も多い成分）とする合金膜の場合でも同様である。
またその一方で、酸化物半導体膜において金属膜との還元反応が起こり、界面近傍のチャネル表面には酸素が欠乏した酸化物半導体膜が生成される。酸素が欠乏した酸化物半導体膜では、キャリア密度が増加して低抵抗化するため、ＴＦＴのオフ電流が増大する問題の原因となる。金属膜のソース電極およびドレイン電極の上に酸化物半導体の半導体膜が配設されるＴＦＴ構造では、界面反応層が増大する。その結果、ＴＦＴのオン／オフ特性の悪化や移動度の低下を招いて、ＴＦＴ特性が劣化するという問題が生じる。
本発明は、上記のような問題を解決するためになされたものであり、半導体膜に酸化物半導体を用いたＴＦＴを有する横電界駆動方式のＴＦＴ基板において、半導体層とソース／ドレイン電極との良好な接続性を得ること、透明導電膜上における絶縁膜の膜浮きを抑制すること、並びに、半導体膜とソース電極およびドレイン電極との界面反応を抑制することを目的とする。
本発明に係る薄膜トランジスタ基板は、基板上に形成されたゲート電極および補助容量電極と、前記ゲート電極および前記補助容量電極を覆うように形成された第１絶縁膜と、前記第１絶縁膜上に形成された、下層ソース電極、下層ドレイン電極および前記下層ドレイン電極に繋がった画素電極と、前記下層ソース電極および前記下層ドレイン電極の上に形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、前記第２絶縁膜上に形成され、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極と、を備えるものである。
本発明に係る薄膜トランジスタ基板によれば、ソース電極およびドレイン電極が半導体膜の上下面と電気的に接続するため、半導体膜との接触面積が増え、界面抵抗を低くすることが可能となる。また半導体層の一方の面で界面抵抗が不良であっても、もう一方の面で補うことが可能であるので、薄膜トランジスタの特性不良による欠陥の発生を防止することができる。
特に、移動度の高い酸化物系半導体を半導体膜として用いることにより、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができるので、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
ＴＦＴ基板の全体構成を模式的に説明する平面図である。 実施の形態１に係るＴＦＴ基板の画素の平面構成を示す図である。 実施の形態１に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態２に係るＴＦＴ基板の画素の平面構成を示す図である。 実施の形態２に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態３に係るＴＦＴ基板の画素の平面構成を示す図である。 実施の形態３に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態３に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態３に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態３に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態３に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態３に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態３に係るＴＦＴ基板の製造工程を示す断面図である。
＜実施の形態１＞
図１は、実施の形態１に係るＴＦＴ基板の構成を示す平面図である。実施の形態１のＴＦＴ基板は、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）がマトリックス状に複数個配置されたアクティブマトリクス基板である。また、ここでは、平面型表示装置（フラットパネルディスプレイ）である液晶表示装置（ＬＣＤ）用のＴＦＴ基板を例に挙げて説明する。
ＴＦＴ基板２００は、ＴＦＴ２０１を有する画素２０４がマトリックス状に配列される表示領域２０２と、表示領域２０２の外側を囲む額縁領域２０３とに分けられる。
表示領域２０２には、複数のゲート配線（走査信号線）３および複数のソース配線（表示信号線）９が配設される。複数のゲート配線３は互いに平行に配設され、複数のソース配線９も互いに平行に配設される。複数のゲート配線３と複数のソース配線９は交差する。図１では、ゲート配線３が横方向に延在し、ソース配線９が縦方向に延在している。隣接するゲート配線３と隣接するソース配線９で囲まれた領域が画素２０４となるので、表示領域２０２には、画素２０４がマトリックス状に配列されることになる。
図１では、代表的に１つの画素２０４を拡大して示している。画素２０４には、少なくとも１つのＴＦＴ２０１が配設される。ＴＦＴ２０１は、ソース配線９とゲート配線３の交差点近傍に配置され、ゲート配線３に接続されるゲート電極と、ソース配線９に接続されるソース電極と、画素電極１１に接続されるドレイン電極とを有している。また、画素電極１１は補助容量電極５との間に補助容量２０９を形成しており、補助容量電極５は所定の共通電位が供給される補助容量配線２１０に接続されている。補助容量配線２１０は、ゲート配線３に平行に（ソース配線９に直交するように）延在し、ゲート配線３と補助容量配線２１０とは交互に配設される。
一方、ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５および表示信号駆動回路２０６が設けられている。図示は省略するが、ゲート配線３は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３へと引き出され、走査信号駆動回路２０５に接続されている。同様に、ソース配線９は、表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３へと引き出され、表示信号駆動回路２０６に接続されている。
走査信号駆動回路２０５の近傍には、走査信号駆動回路２０５を外部と接続させるための接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、表示信号駆動回路２０６を外部と接続させるための接続基板２０８が配設されている。これら接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
走査信号駆動回路２０５には、接続基板２０７を介して外部から各種の制御信号が供給され、表示信号駆動回路２０６には、接続基板２０８を介して外部から各種の制御信号および画像データが供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート配線３にゲート信号（走査信号）を供給する。このゲート信号によって、ゲート配線３が一定周期で順番に選択される。表示信号駆動回路２０６は、外部からの制御信号に基づいて、画像データに応じた表示信号をソース配線９に供給する。この走査信号駆動回路２０５と表示信号駆動回路２０６の動作によって、表示信号に応じた表示電圧が各画素２０４に供給される。
なお、走査信号駆動回路２０５および表示信号駆動回路２０６は、ＴＦＴ基板２００上に形成されるとは限らず、例えば、ＴＣＰ（Tape Carrier Package）を用いて構成され、ＴＦＴ基板２００に接続される場合もある。また、補助容量電極５は、後述するように、画素電極１１と平面視で重複（重畳）するように配設され、画素電極１１を一方の電極、補助容量電極５をもう一方の電極とする補助容量２０９を形成する。各画素２０４の補助容量電極５は、補助容量配線２１０に接続されて結束し、例えば走査信号駆動回路２０５や表示信号駆動回路２０６などから所定の共通電位が供給される。
ＴＦＴ２０１は、画素電極１１に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線３からゲート電極に与えられるゲート信号により、オン／オフが制御される。ＴＦＴ２０１がオンになると、ソース配線９からドレイン電極に供給された表示電圧が画素電極１１に印加され、画素電極１１と共通電極（不図示）との間に、表示電圧に応じた電界が生じる。画素電極１１と共通電極との間には液晶を介して補助容量２０９と並列な容量（液晶容量）が形成される。画素電極１１に印加された表示電圧は、液晶容量と補助容量２０９によって一定期間保持される。
液晶表示装置の場合、ＴＦＴ基板２００に対向するように対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、ＴＦＴ基板２００の前面側（視認側）に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、配向膜等が形成される。配向膜は、ＴＦＴ基板２００の表面にも形成されていてもよい。なお、ＦＦＳ（Fringe Field Switching）方式など横電界駆動方式の液晶表示装置の場合、共通電極は、対向基板ではなくＴＦＴ基板２００上に配設される。
ＴＦＴ基板２００と対向基板とが一定の間隙（セルギャップ）を介して貼り合わされ、その間隙に液晶が注入されて封止されることで、液晶表示パネルが形成される。すなわち、液晶表示パネルは、ＴＦＴ基板２００と対向基板との間に液晶層が挟持された構造となる。さらに、液晶表示パネルの外面には、偏光板、位相差板等が設けられる。また、液晶表示パネルの背面側（ＴＦＴ基板２００の裏側）には、バックライトユニット等が配設される。
ここで、液晶表示装置の動作を簡単に説明する。ＴＦＴ基板２００と対向基板との間に挟持されている液晶は、画素電極１１と共通電極との間に生じる電界によって駆動される（配向方向が制御される）。液晶の配向方向が変化すると、それを通過する光の偏光状態が変化する。よって、偏光板を通過して直線偏光となったバックライトユニットからの光は、液晶表示パネルの液晶層を通過するときに偏光状態が変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、その偏光状態が変化する。
液晶層を通過した光は、その偏光状態により、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、画素電極１１に印加されている表示電圧によって変化する。したがって、表示電圧を制御することによって、視認側の偏光板を通過する光量を制御できる。液晶表示装置では、画素ごとに印加する表示電圧を表示データに基づいて制御することで、所望の画像を表示させている。
次に、図２および図３を参照して、本実施の形態に係るＴＦＴ基板２００のより詳細な構成について説明する。図２は、ＦＦＳ方式のＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図３は、その断面構成を示す図である。図３では、図２に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面に対応している。Ｘ−Ｘ線に沿った断面は、画素２０４の形成領域（画素部）に対応する。Ｙ−Ｙ線に沿った断面は、ゲート配線３にゲート信号を供給するためのゲート端子４およびゲート端子パッド２５の形成領域（ゲート端子部）に対応する。Ｚ−Ｚ線に沿った断面は、ソース配線９に表示信号を印加するためのソース端子１０およびソース端子パッド２６の形成領域（ソース端子部）に対応する。
さらに、Ｘ−Ｘ線に沿った画素部の断面は、図３に示すように、ゲート配線３とソース配線９とが交差する領域である「ゲート・ソース配線交差部」と、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と、画素電極１１および共通電極２７の形成領域である「透過画素部」と、補助容量２０９の形成領域である「補助容量部」とを含んでいる。
図３のように、ＴＦＴ基板２００は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。基板１上には、ゲート配線３、ゲート電極２、補助容量電極５、補助容量配線２１０、ゲート端子４が形成されている。そして、これらを覆うように、絶縁膜６が形成されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するため、以下では「ゲート絶縁膜」と称する。
図２において、ゲート配線３は横方向に延在している。ＴＦＴ２０１のゲート電極２は、ゲート配線３の一部分である。すなわち、ゲート配線３におけるＴＦＴ部の部分がゲート電極２となっている。ゲート電極２は、ゲート配線３の他の部分よりも幅が広くなっている。また、ゲート端子４はゲート配線３の一方の端部に形成されている。補助容量配線２１０は、ゲート配線３と平行に延在しており、その一部が補助容量電極５となっている。
図３に示すように、本実施の形態のＴＦＴ基板２００では、ソース配線９、ソース電極７およびドレイン電極８のそれぞれは、保護絶縁膜１４を挟む上下２つの層から構成されている。すなわち、ソース配線９は下層ソース配線９ａおよび上層ソース配線９ｂから成り、ソース電極７は下層ソース電極７ａおよび上層ソース電極７ｂから成り、ドレイン電極８は下層ドレイン電極８ａおよび上層ドレイン電極８ｂから成る。
ゲート絶縁膜６の上には、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａ、画素電極１１およびソース端子１０が形成されている。下層ソース電極７ａと下層ドレイン電極８ａは、ゲート電極２と重畳するように形成されるが、両者は互いに離間して配設される。下層ソース電極７ａと下層ドレイン電極８ａの間の領域にＴＦＴ２０１のチャネル領域が形成されることとなる。
図２において、ソース配線９（下層ソース配線９ａおよび上層ソース配線９ｂ）は縦方向に延在している。下層ソース電極７ａは、下層ソース配線９ａに繋がるように形成されている。すなわち、下層ソース配線９ａから分岐してＴＦＴ部まで延びた部分が下層ソース電極７ａとなっている。
画素電極１１は平板状の電極であり、下層ドレイン電極８ａに繋がるように形成されている。すなわち、画素電極１１におけるゲート電極２と重畳する部分が下層ドレイン電極８ａとなっている。また、画素電極１１は、ゲート絶縁膜６を介して補助容量電極５と部分的に重畳しており、その部分に補助容量２０９が形成される。透過型の液晶表示装置の場合、画素電極１１は、透光性導電膜で形成される。
下層ソース電極７ａおよび下層ドレイン電極８ａ上には、それらに跨がるように半導体膜１２が形成されている（つまり、半導体膜１２は下層ソース電極７ａと下層ドレイン電極８ａの間の領域にも形成される）。半導体膜１２の下面は下層ソース電極７ａおよび下層ドレイン電極８ａに接触し、それにより下層ソース電極７ａおよび下層ドレイン電極８ａは共に半導体膜１２と電気的に接続される。半導体膜１２は島状に形成されており、下層ソース電極７ａと下層ドレイン電極８ａとの間に位置する部分がチャネル領域１３となる。
本実施の形態では、半導体膜１２として、酸化物半導体が用いられる。より具体的には、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）と酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体膜１２のチャネル領域１３が酸化物半導体で構成されることで、アモルファスシリコンを用いた場合よりも高い移動度を実現できる。
半導体膜１２、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａ、画素電極１１およびソース端子１０を覆うように、基板１の上面全体に保護絶縁膜１４が形成されている。ＴＦＴ２０１のチャネル領域１３は、この保護絶縁膜１４により保護される。
保護絶縁膜１４には、複数のコンタクトホールが形成される。具体的には、下層ソース配線９ａに達するコンタクトホール１６、半導体膜１２に達するコンタクトホール１５，１７、下層ドレイン電極８ａに達するコンタクトホール１８、補助容量配線２１０に達するコンタクトホール２１、ゲート端子４に達するコンタクトホール１９、ソース端子１０に達するコンタクトホール２０などである（コンタクトホール１９，２１は、保護絶縁膜１４だけでなくゲート絶縁膜６も貫通している）。
なお、上記のコンタクトホール１５は下層ソース電極７ａと重畳する位置に形成され、コンタクトホール１７は下層ドレイン電極８ａと重畳する位置に形成される。よって、コンタクトホール１５，１７は、チャネル領域１３とは重畳しない位置に形成される。また、コンタクトホール１６は、図２に示すようにソース配線９に沿って一定間隔で設けられる。
保護絶縁膜１４の上には、上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂ、共通電極２７、ゲート端子パッド２５およびソース端子パッド２６が形成される。
上層ソース電極７ｂは、上層ソース配線９ｂに繋がるように形成されている。すなわち、上層ソース配線９ｂから分岐してＴＦＴ部まで延びた部分が下層ソース電極７ａとなっている。上層ソース配線９ｂはコンタクトホール１６を通して下層ソース配線９ａと接触し、それにより下層ソース配線９ａと上層ソース配線９ｂが電気的に接続される。また、上層ソース電極７ｂは、コンタクトホール１５を通して、下層ソース電極７ａの上方で半導体膜１２に接触し、それにより半導体膜１２と上層ソース電極７ｂが電気的に接続される。従って、半導体膜１２とソース配線９とは、下層ソース電極７ａを通して電気的に接続されると共に、上層ソース電極７ｂを通しても電気的に接続される。
上層ドレイン電極８ｂは、コンタクトホール１７を通して下層ドレイン電極８ａの上方で半導体膜１２に接触し、それにより半導体膜１２と上層ドレイン電極８ｂが電気的に接続される。また上層ドレイン電極８ｂは、コンタクトホール１８を通して下層ドレイン電極８ａにも接触し、それにより下層ドレイン電極８ａと上層ドレイン電極８ｂが電気的に接続される。従って、半導体膜１２と画素電極１１とは、下層ドレイン電極８ａを通して電気的に接続されると共に、上層ドレイン電極８ｂを通しても電気的に接続される。
図２のように、共通電極２７は、スリットを有する櫛歯状の電極であり、保護絶縁膜１４を介して画素電極１１と対向するように配設されている。共通電極２７は、コンタクトホール２１を通して補助容量配線２１０に接触し、それにより共通電極２７と補助容量配線２１０が電気的に接続される。
ゲート端子パッド２５はコンタクトホール１９を通してゲート端子４に接触し、それによりゲート端子パッド２５とゲート端子４が電気的に接続される。またソース端子パッド２６はコンタクトホール２０を通してソース端子１０に接触し、それによりゲート端子パッド２５とソース端子１０が電気的に接続される。
次に、実施の形態１に係るＴＦＴ基板２００の製造方法について、図４〜図７を参照しつつ説明する。なお、図４〜図７においては、図３に示した要素に対応する要素には、それと同一符号を付してある。
まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３などの材料である第１の導電膜を成膜する。
第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。
本実施の形態では、第１の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜した。その後、Ｍｏ膜上にレジスト材を塗布し、第１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いた。
その後、フォトレジストパターンを除去する。その結果、図４に示すように、基板１上に、ゲート配線３、ゲート電極２、補助容量電極５、補助容量配線２１０およびゲート端子４が形成される。
次に、基板１の上面全体にゲート絶縁膜６を成膜する。本実施形態では、化学的気相成膜（ＣＶＤ）法を用いて、ゲート絶縁膜６としての酸化シリコン膜（ＳｉＯ）を形成した。ここでは、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜した。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いので、ゲート絶縁膜６は、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン膜（ＳｉＮ）などを設けた積層構造としてもよい。
その後、ゲート絶縁膜６の上に、下層ソース電極７ａ、下層ドレイン電極８ａ、画素電極１１などの材料である第２の導電膜を成膜する。透過型の液晶表示装置の場合、透光性の画素電極１１を形成する必要があるため、第２の導電膜として透光性導電膜が用いられる。
本実施の形態では、第２の導電膜として、ＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２との混合比は、例えば９０：１０（重量％））を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
次いで、第２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、非晶質ＩＴＯ膜をエッチングする。このエッチング工程には、シュウ酸系溶液によるウエットエッチングを用いることができる。
その後、フォトレジストパターンを除去する。その結果、図５に示すように、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａ、画素電極１１およびソース端子１０が形成される。
その後、基板１を２００℃の温度で熱処理する。この熱処理によって非晶質状態のＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜に変化する。多結晶状態のＩＴＯ膜は化学的安定性に優れ、王水系（塩酸＋硝酸系）以外の一般的なエッチング薬液（シュウ酸を含む）に溶けることがないため、この後の工程で上層に形成する金属膜とのエッチング選択性を確保することができる。非晶質ＩＴＯ膜を結晶化させる熱処理の温度は、少なくとも非晶質ＩＴＯの結晶化が始まる温度（結晶化温度）よりも高くする必要がある。一般的な組成の非晶質ＩＴＯ膜の結晶化温度は約１５０℃である。
次に、半導体膜１２の材料である酸化物半導体を成膜する。本実施形態では、酸化物半導体としてＩｎとＧａとＺｎを含む酸化物（ＩｎＧａＺｎＯ）を用いる。ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用い、Ａｒガスを用いたスパッタリング法で酸化物半導体（ＩｎＧａＺｎＯ膜）を成膜した。
この場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが好ましい。本実施形態では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングし、ＩｎＧａＺｎＯ膜を５０ｎｍの厚さで成膜した。ＩｎＧａＺｎＯ膜は、非晶質構造で成膜される。また、非晶質構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
次に、第３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＩｎＧａＺｎＯ膜をエッチングする。その後、フォトレジストパターンを除去する。その結果、図６のように、下層ソース電極７ａと下層ドレイン電極８ａに跨がる半導体膜１２が形成される。
非晶質構造のＩｎＧａＺｎＯ膜のエッチング工程では、シュウ酸系溶液によるウエットエッチングを用いることができる。先の工程で形成された下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａ、画素電極１１およびソース端子１０は、多結晶化したＩＴＯ膜となっており、シュウ酸系溶液ではエッチングされないので、それらのパターンが消失することはない。
また酸化物半導体（ＩｎＧａＺｎＯ膜）の半導体膜１２に、同じ酸化物であるＩＴＯの下層ソース電極７ａおよび上層ソース電極７ｂを接触させて、両者を電気的に接続させる構成となるので、その間での界面反応（酸化還元反応）が防止される。このため、半導体膜１２と下層ソース電極７ａおよび上層ソース電極７ｂとの接触抵抗（界面抵抗）は低く抑えられる。したがって、ＴＦＴ２０１のオン電流や移動度を増大させてＴＦＴ特性の向上効果を得ることができる。
半導体膜１２を形成した後、基板１の上面全体に保護絶縁膜１４を成膜する。本実施形態では、化学的気相成膜（ＣＶＤ）法を用いて、約２５０℃の基板加熱条件下で、厚さ３００ｎｍの酸化シリコン（ＳｉＯ）膜を成膜した。
そして、第４回目の写真製版工程でフォトレジストパターンを形成し、それをマスクにして、保護絶縁膜１４およびゲート絶縁膜６をエッチングすることにより、コンタクトホール１５〜２１を同時に形成する。このエッチング工程では、フッ素系ガスを用いたドライエッチング法を用いることができる。
その後、フォトレジストパターンを除去する。その結果、図７のように、下層ソース配線９ａに達するコンタクトホール１６、半導体膜１２に達するコンタクトホール１５，１７、下層ドレイン電極８ａに達するコンタクトホール１８、補助容量配線２１０に達するコンタクトホール２１、ゲート端子４に達するコンタクトホール１９、および、ソース端子１０に達するコンタクトホール２０が形成される。
なお、本実施形態では、保護絶縁膜１４を酸化シリコン膜としたが、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いため、保護絶縁膜１４は、酸化シリコン膜の上層に例えばバリア性に優れる窒化シリコン膜を設けた積層構造で形成してもよい。あるいは、保護絶縁膜１４を窒化シリコン膜の単層構造としてもよい。
ただし、保護絶縁膜１４に窒化シリコンを用いる場合、フッ素系ガスによるドライエッチングで透光性導電膜の表面に到達するコンタクトホールを形成する際にクサビが生じ、それによる電気的な接続不良が発生することが懸念される。クサビの発生を抑制するためには、例えば、保護絶縁膜１４を、上層の窒化シリコン膜と下層の窒化シリコン膜を含む少なくとも２層からなる積層構造とし、上層の窒化シリコン膜よりも下層の窒化シリコン膜の方が膜応力の絶対値が小さくなるようにすることが有効である。具体的には、下層の窒化シリコン膜の膜応力の絶対値が１５０ＭＰａ〜２００ＭＰａとなるようにするとよい。窒化シリコン膜のＮ／Ｓｉ比を大きくすると、膜応力の絶対値を小さくすることができるが、上層の窒化シリコン膜のＮ／Ｓｉ比は１．１〜１．５であることが望ましい。あるいは、保護絶縁膜１４を、膜応力の絶対値の小さい窒化シリコン膜の単層構造としても有効である。
また、クサビの発生が抑制されることで、保護絶縁膜１４の形成の際に、応力のバランスがとれて膜浮きが発生し難い成膜条件を採用しやすくなり、結果として、保護絶縁膜１４の膜浮きを防止することができる。
その後、上層ソース電極７ｂ、上層ドレイン電極８ｂ、共通電極２７などの材料である第３の導電膜を成膜する。本実施形態では、第３の導電膜として透光性導電膜を成膜する。透光性導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比は、例えば９０：１０（重量％））を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
そして、第５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして非晶質ＩＴＯ膜をエッチングする。ここでは、リン酸＋硝酸＋酢酸を含む溶液でウエットエッチングを行った。このとき、先の工程で形成された酸化物半導体の半導体膜１２は、保護絶縁膜１４で覆われているので、透光性導電膜のエッチングによって、半導体膜１２のパターンが消失することはなく、選択エッチングが可能である。
その後、フォトレジストパターンを除去する。その結果、上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂ、共通電極２７、ゲート端子パッド２５およびソース端子パッド２６が形成され、図３に示した構造が完成する。
以上のように、実施の形態１では、ＴＦＴ２０１の半導体膜１２に酸化物半導体を用いた高性能なＴＦＴ基板２００を、５回の写真製版工程を行うことで形成することができる。
液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
本実施形態では、薬液耐性の弱い酸化物半導体の半導体膜１２を、下層ソース電極７ａおよび下層ドレイン電極８ａを形成した後に形成する構成とするとともに、下層ソース電極７ａおよび下層ドレイン電極８ａとして、結晶化させた酸化物透光性導電膜であるＩＴＯ膜を用いるようにした。そのため、酸化物半導体膜の半導体膜１２を選択的にエッチングすることが可能である。また、同じ酸化物系の半導体膜１２と下層ソース電極７ａおよび下層ドレイン電極８ａとを接触させることにより、半導体膜１２と下層ソース電極７ａの間および半導体膜１２と下層ドレイン電極８ａの間を電気的に接続させているので、それらの界面反応（酸化還元反応）が防止され、界面抵抗を低く抑えることが可能である。
また、半導体膜１２を形成した後に、酸化物半導体膜の半導体膜１２を覆うように保護絶縁膜１４を形成し、保護絶縁膜１４に設けたコンタクトホール１５，１７を通して半導体膜１２と上層ソース電極７ｂおよび上層ドレイン電極８ｂとを電気的に接続させている。つまり、ソース電極７およびドレイン電極８が、それぞれ半導体膜１２の上下両方の面に電気的に接続する構造となる。よって、例えば半導体膜１２の一方の面でソース電極７またはドレイン電極８との界面抵抗が不良であっても、もう一方の面での接続で補うことができる。したがって、さらに界面抵抗を低く抑えるとともに、ＴＦＴ２０１の特性不良による欠陥の発生を防止することができる。
さらに、ソース配線９は下層ソース配線９ａと上層ソース配線９ｂの２層で構成され、下層ソース配線９ａと上層ソース配線９ｂとは、保護絶縁膜１４に一定間隔で設けられた複数のコンタクトホール１６を通して電気的に接続されている。そのため、２層のうちの一方で断線が生じても、もう一方で補うことができる。よって、ソース配線９の断線による欠陥の発生を防止することができる。
以上のように、本実施形態によれば、ＴＦＴ２０１の半導体膜１２（チャネル層）として酸化物半導体を用いた場合でも、半導体膜１２とソース電極７およびドレイン電極８との界面抵抗を低く抑えることができるとともに、配線のパターン不良による欠陥の発生を効果的に防止することができる。ＴＦＴ２０１の半導体膜１２に移動度の高い酸化物系半導体膜が用いられることにより、動作速度の速いＴＦＴ基板２００およびそれを用いた表示装置を、高い歩留まりで製造することができる。つまり、高性能のＴＦＴ基板、及び液晶表示装置を生産性良く製造することができる。
＜実施の形態２＞
図８および図９は、実施の形態２に係るＴＦＴ基板２００の構成を示す図である。これらの図において、図２および図３に示した要素と同様の要素には同一符号を付してある。
図８は、ＦＦＳ方式のＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図９は、その断面構成を示す図である。図９では、図８に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面に対応している。
Ｘ−Ｘ線に沿った断面は、画素２０４の形成領域（画素部）に対応し、Ｙ−Ｙ線に沿った断面は、ゲート端子４およびゲート端子パッド２５の形成領域（ゲート端子部）に対応し、Ｚ−Ｚ線に沿った断面は、ソース端子１０およびソース端子パッド２６の形成領域（ソース端子部）に対応する。さらに、Ｘ−Ｘ線に沿った画素部の断面は、ゲート配線３とソース配線９とが交差する領域である「ゲート・ソース配線交差部」と、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と、画素電極１１および共通電極２７の形成領域である「透過画素部」と、補助容量２０９の形成領域である「補助容量部」とを含んでいる。
図９のように、ＴＦＴ基板２００は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。基板１上には、ゲート配線３、ゲート電極２、補助容量電極５、補助容量配線２１０、ゲート端子４が形成されている。そして、これらを覆うように、ゲート絶縁膜６が形成されている。
図８において、ゲート配線３は横方向に延在している。ＴＦＴ２０１のゲート電極２は、ゲート配線３の一部分である。すなわち、ゲート配線３におけるＴＦＴ部の部分がゲート電極２となっている。ゲート電極２は、ゲート配線３の他の部分よりも幅が広くなっている。また、ゲート端子４はゲート配線３の一方の端部に形成されている。補助容量配線２１０は、ゲート配線３と平行に延在しており、その一部が補助容量電極５となっている。
図９に示すように、本実施の形態のＴＦＴ基板２００では、ソース配線９、ソース電極７およびドレイン電極８のそれぞれは、保護絶縁膜１４，３０を挟む上下２つの層から構成されている。すなわち、ソース配線９は下層ソース配線９ａおよび上層ソース配線９ｂから成り、ソース電極７は下層ソース電極７ａおよび上層ソース電極７ｂから成り、ドレイン電極８は下層ドレイン電極８ａおよび上層ドレイン電極８ｂから成る。
ゲート絶縁膜６の上には、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａおよびソース端子１０が形成されている。下層ソース電極７ａと下層ドレイン電極８ａは、ゲート電極２と重畳するように形成されるが、両者は互いに離間して配設される。下層ソース電極７ａと下層ドレイン電極８ａの間の領域にＴＦＴ２０１のチャネル領域が形成されることとなる。
図８において、ソース配線９（下層ソース配線９ａおよび上層ソース配線９ｂ）は縦方向に延在している。下層ソース電極７ａは、下層ソース配線９ａに繋がるように形成されている。すなわち、下層ソース配線９ａから分岐してＴＦＴ部まで延びた部分が下層ソース電極７ａとなっている。
下層ソース電極７ａおよび下層ドレイン電極８ａ上には、それらに跨がるように半導体膜１２が形成されている（つまり、半導体膜１２は下層ソース電極７ａと下層ドレイン電極８ａの間の領域にも形成される）。半導体膜１２の下面は下層ソース電極７ａおよび下層ドレイン電極８ａに接触し、それにより下層ソース電極７ａおよび下層ドレイン電極８ａは共に半導体膜１２と電気的に接続される。半導体膜１２は島状に形成されており、下層ソース電極７ａと下層ドレイン電極８ａとの間に位置する部分がチャネル領域１３となる。
本実施の形態では、半導体膜１２として、酸化物半導体が用いられる。より具体的には、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）と酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体膜１２のチャネル領域１３が酸化物半導体で構成されることで、アモルファスシリコンを用いた場合よりも高い移動度を実現できる。
半導体膜１２、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａおよびソース端子１０を覆うように、基板１の上面全体に保護絶縁膜１４が形成されている。本実施の形態では、保護絶縁膜１４上にさらに保護絶縁膜３０が積層されており、ＴＦＴ２０１のチャネル領域１３は、これら保護絶縁膜１４，３０により保護される。上層の保護絶縁膜３０は、有機樹脂膜からなり、基板１の上面を平坦化する。以下、保護絶縁膜３０を「平坦化膜」と称する。
保護絶縁膜１４および平坦化膜３０には、複数のコンタクトホールが形成される。具体的には、下層ソース配線９ａに達するコンタクトホール１６、半導体膜１２に達するコンタクトホール１５，１７、下層ドレイン電極８ａに達するコンタクトホール１８などである。
コンタクトホール１５は下層ソース電極７ａと重畳する位置に形成され、コンタクトホール１７は下層ドレイン電極８ａと重畳する位置に形成される。よって、コンタクトホール１５，１７は、チャネル領域１３とは重畳しない位置に形成される。また、コンタクトホール１６は、図８に示すようにソース配線９に沿って一定間隔で設けられる。
平坦化膜３０の上には、上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂおよび画素電極１１が形成される。
上層ソース電極７ｂは、上層ソース配線９ｂに繋がるように形成されている。すなわち、上層ソース配線９ｂから分岐してＴＦＴ部まで延びた部分が下層ソース電極７ａとなっている。上層ソース配線９ｂはコンタクトホール１６を通して下層ソース配線９ａと接触し、それにより下層ソース配線９ａと上層ソース配線９ｂが電気的に接続される。また、上層ソース電極７ｂは、コンタクトホール１５を通して、下層ソース電極７ａの上方で半導体膜１２に接触し、それにより半導体膜１２と上層ソース電極７ｂが電気的に接続される。従って、半導体膜１２とソース配線９とは、下層ソース電極７ａを通して電気的に接続されると共に、上層ソース電極７ｂを通しても電気的に接続される。
上層ドレイン電極８ｂは、コンタクトホール１７を通して下層ドレイン電極８ａの上方で半導体膜１２に接触し、それにより半導体膜１２と上層ドレイン電極８ｂが電気的に接続される。また上層ドレイン電極８ｂは、コンタクトホール１８を通して下層ドレイン電極８ａにも接触し、それにより下層ドレイン電極８ａと上層ドレイン電極８ｂが電気的に接続される。
画素電極１１は平板状の電極であり、上層ドレイン電極８ｂに繋がるように形成されている。すなわち、画素電極１１におけるゲート電極２と重畳する部分が上層ドレイン電極８ｂとなっている。上層ドレイン電極８ｂは下層ドレイン電極８ａと電気的に接続しているので、半導体膜１２と画素電極１１とは、下層ドレイン電極８ａを通して電気的に接続されると共に、上層ドレイン電極８ｂを通しても電気的に接続される。また、画素電極１１は、ゲート絶縁膜６、保護絶縁膜１４および平坦化膜３０を介して補助容量電極５と部分的に重畳しており、その部分に補助容量２０９が形成される。透過型の液晶表示装置の場合、画素電極１１は、透光性導電膜で形成される。
上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂおよび画素電極１１を覆うように、基板１の上面全体に層間絶縁膜３１が形成されている。層間絶縁膜３１には、補助容量配線２１０に達するコンタクトホール２１、ゲート端子４に達するコンタクトホール１９、ソース端子１０に達するコンタクトホール２０などが形成される（コンタクトホール２０は層間絶縁膜３１、平坦化膜３０および保護絶縁膜１４を貫通し、コンタクトホール１９，２１はさらにゲート絶縁膜６も貫通している）。
層間絶縁膜３１の上には、共通電極２７、ゲート端子パッド２５およびソース端子パッド２６が形成される。
図８のように、共通電極２７は、スリットを有する櫛歯状の電極であり、層間絶縁膜３１を介して画素電極１１と対向するように配設されている。共通電極２７は、コンタクトホール２１を通して補助容量配線２１０に接触し、それにより共通電極２７と補助容量配線２１０が電気的に接続される。
ゲート端子パッド２５はコンタクトホール１９を通してゲート端子４に接触し、それによりゲート端子パッド２５とゲート端子４が電気的に接続される。またソース端子パッド２６はコンタクトホール２０を通してソース端子１０に接触し、それによりゲート端子パッド２５とソース端子１０が電気的に接続される。
次に、実施の形態２に係るＴＦＴ基板２００の製造方法について、図１０〜図１５を参照しつつ説明する。なお、図１０〜図１５においては、図９に示した要素に対応する要素には、それと同一符号を付してある。
まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３などの材料である第１の導電膜を成膜する。
第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。
本実施の形態では、第１の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜した。その後、Ｍｏ膜上にレジスト材を塗布し、第１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いた。
その後、フォトレジストパターンを除去する。その結果、図１０に示すように、基板１上に、ゲート配線３、ゲート電極２、補助容量電極５、補助容量配線２１０およびゲート端子４が形成される。
次に、基板１の上面全体にゲート絶縁膜６を成膜する。本実施形態では、化学的気相成膜（ＣＶＤ）法を用いて、ゲート絶縁膜６としての酸化シリコン膜（ＳｉＯ）を形成した。ここでは、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜した。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いので、ゲート絶縁膜６は、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン膜（ＳｉＮ）などを設けた積層構造としてもよい。
その後、ゲート絶縁膜６の上に、下層ソース電極７ａ、下層ドレイン電極８ａなどの材料である第２の導電膜を成膜する。本実施の形態では、第２の導電膜として、透光性を有する導電膜を用いるが、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）やこれらに他の元素を微量に添加した合金等を用いてもよい。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。
本実施の形態では、第２の導電膜として、ＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２との混合比は、例えば９０：１０（重量％））を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
次いで、第２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、非晶質ＩＴＯ膜をエッチングする。このエッチング工程には、シュウ酸系溶液によるウエットエッチングを用いることができる。
その後、フォトレジストパターンを除去する。その結果、図１１に示すように、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａおよびソース端子１０が形成される。
その後、基板１を２００℃の温度で熱処理する。この熱処理によって非晶質状態のＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜に変化する。多結晶状態のＩＴＯ膜は化学的安定性に優れ、王水系（塩酸＋硝酸系）以外の一般的なエッチング薬液（シュウ酸を含む）に溶けることがないため、この後の工程で上層に形成する金属膜とのエッチング選択性を確保することができる。非晶質ＩＴＯ膜を結晶化させる熱処理の温度は、少なくとも非晶質ＩＴＯの結晶化が始まる温度（結晶化温度）よりも高くする必要がある。一般的な組成の非晶質ＩＴＯ膜の結晶化温度は約１５０℃である。
次に、半導体膜１２の材料である酸化物半導体を成膜する。本実施形態では、酸化物半導体としてＩｎとＧａとＺｎを含む酸化物（ＩｎＧａＺｎＯ）を用いる。ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用い、Ａｒガスを用いたスパッタリング法で酸化物半導体（ＩｎＧａＺｎＯ膜）を成膜した。
この場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが好ましい。本実施形態では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングし、ＩｎＧａＺｎＯ膜を５０ｎｍの厚さで成膜した。ＩｎＧａＺｎＯ膜は、非晶質構造で成膜される。また、非晶質構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
次に、第３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＩｎＧａＺｎＯ膜をエッチングする。その後、フォトレジストパターンを除去する。その結果、図１２のように、下層ソース電極７ａと下層ドレイン電極８ａに跨がる半導体膜１２が形成される。
非晶質構造のＩｎＧａＺｎＯ膜のエッチング工程では、シュウ酸系溶液によるウエットエッチングを用いることができる。先の工程で形成された下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａおよびソース端子１０は、多結晶化したＩＴＯ膜となっており、シュウ酸系溶液ではエッチングされないので、それらのパターンが消失することはない。
また酸化物半導体（ＩｎＧａＺｎＯ膜）の半導体膜１２に、同じ酸化物であるＩＴＯの下層ソース電極７ａおよび上層ソース電極７ｂを接触させて、両者を電気的に接続させる構成となるので、その間での界面反応（酸化還元反応）が防止される。このため、半導体膜１２と下層ソース電極７ａおよび上層ソース電極７ｂとの接触抵抗（界面抵抗）は低く抑えられる。したがって、ＴＦＴ２０１のオン電流や移動度を増大させてＴＦＴ特性の向上効果を得ることができる。
半導体膜１２を形成した後、基板１の上面全体に保護絶縁膜１４および平坦化膜３０を成膜する。本実施形態では、化学的気相成膜（ＣＶＤ）法を用いて、約２５０℃の基板加熱条件下で、厚さ１００ｎｍの酸化シリコン（ＳｉＯ）膜を成膜することにより、保護絶縁膜１４を形成した。さらに、有機樹脂を塗布することにより、平坦化膜３０を形成した。
そして、第４回目の写真製版工程でフォトレジストパターンを形成し、それをマスクにして、平坦化膜３０および保護絶縁膜１４をエッチングすることにより、コンタクトホール１５〜１８を同時に形成する。このエッチング工程では、フッ素系ガスを用いたドライエッチング法を用いることができる。
その後、フォトレジストパターンを除去する。その結果、図１３のように、下層ソース配線９ａに達するコンタクトホール１６、半導体膜１２に達するコンタクトホール１５，１７が形成される。
なお、本実施形態では、保護絶縁膜１４を酸化シリコン膜としたが、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いため、保護絶縁膜１４は、酸化シリコン膜の上層に例えばバリア性に優れる窒化シリコン膜を設けた積層構造で形成してもよい。あるいは、保護絶縁膜１４を窒化シリコン膜の単層構造としてもよい。
ただし、保護絶縁膜１４に窒化シリコンを用いる場合、フッ素系ガスによるドライエッチングで透光性導電膜の表面に到達するコンタクトホールを形成する際にクサビが生じ、それによる電気的な接続不良が発生することが懸念される。クサビの発生を抑制するためには、例えば、保護絶縁膜１４を、上層の窒化シリコン膜と下層の窒化シリコン膜を含む少なくとも２層からなる積層構造とし、上層の窒化シリコン膜よりも下層の窒化シリコン膜の方が膜応力の絶対値が小さくなるようにすることが有効である。具体的には、下層の窒化シリコン膜の膜応力の絶対値が１５０ＭＰａ〜２００ＭＰａとなるようにするとよい。窒化シリコン膜のＮ／Ｓｉ比を大きくすると、膜応力の絶対値を小さくすることができるが、上層の窒化シリコン膜のＮ／Ｓｉ比は１．１〜１．５であることが望ましい。あるいは、保護絶縁膜１４を、膜応力の絶対値の小さい窒化シリコン膜の単層構造としても有効である。
また、クサビの発生が抑制されることで、保護絶縁膜１４の形成の際に、応力のバランスがとれて膜浮きが発生し難い成膜条件を採用しやすくなり、結果として、保護絶縁膜１４の膜浮きを防止することができる。
その後、上層ソース電極７ｂ、上層ドレイン電極８ｂ、画素電極１１などの材料である第３の導電膜を成膜する。本実施形態では、第３の導電膜として透光性導電膜を成膜する。透光性導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比は、例えば９０：１０（重量％））を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
そして、第５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして非晶質ＩＴＯ膜をエッチングする。ここでは、リン酸＋硝酸＋酢酸を含む溶液でウエットエッチングを行った。このとき、先の工程で形成された酸化物半導体の半導体膜１２は、保護絶縁膜１４で覆われているので、透光性導電膜のエッチングによって、半導体膜１２のパターンが消失することはなく、選択エッチングが可能である。
その後、フォトレジストパターンを除去する。その結果、図１４に示すように、上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂおよび画素電極１１が形成される。
次に、化学的気相成膜（ＣＶＤ）法を用いて、層間絶縁膜３１としての酸化シリコン膜（ＳｉＯ）を形成する。ここでは、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜した。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いので、層間絶縁膜３１は、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン膜（ＳｉＮ）などを設けた積層構造としてもよい。
そして、第６回目の写真製版工程でフォトレジストパターンを形成し、それをマスクにして、層間絶縁膜３１、平坦化膜３０、保護絶縁膜１４およびゲート絶縁膜６をエッチングすることにより、コンタクトホール１９〜２１を同時に形成する。このエッチング工程では、フッ素系ガスを用いたドライエッチング法を用いることができる。
その後、フォトレジストパターンを除去する。その結果、図１５のように、補助容量配線２１０に達するコンタクトホール２１、ゲート端子４に達するコンタクトホール１９、および、ソース端子１０に達するコンタクトホール２０が形成される。
続いて、共通電極２７、ゲート端子パッド２５およびソース端子パッド２６などの材料である第４の導電膜を成膜する。本実施形態では、第４の導電膜として透光性導電膜を成膜する。透光性導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比は、例えば９０：１０（重量％））を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
そして、第７回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして非晶質ＩＴＯ膜をエッチングする。ここでは、リン酸＋硝酸＋酢酸を含む溶液でウエットエッチングを行った。
その後、フォトレジストパターンを除去する。その結果、共通電極２７、ゲート端子パッド２５およびソース端子パッド２６が形成され、図９に示した構造が完成する。
以上のように、実施の形態２では、ＴＦＴ２０１の半導体膜１２に酸化物半導体を用いた高性能なＴＦＴ基板２００を、７回の写真製版工程を行うことで形成することができる。
液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
本実施形態では、薬液耐性の弱い酸化物半導体の半導体膜１２を、下層ソース電極７ａおよび下層ドレイン電極８ａを形成した後に形成する構成とするとともに、下層ソース電極７ａおよび下層ドレイン電極８ａとして、結晶化させた酸化物透光性導電膜であるＩＴＯ膜を用いるようにした。そのため、酸化物半導体膜の半導体膜１２を選択的にエッチングすることが可能である。また、同じ酸化物系の半導体膜１２と下層ソース電極７ａおよび下層ドレイン電極８ａとを接触させることにより、半導体膜１２と下層ソース電極７ａの間および半導体膜１２と下層ドレイン電極８ａの間を電気的に接続させているので、それらの界面反応（酸化還元反応）が防止され、界面抵抗を低く抑えることが可能である。
また、半導体膜１２を形成した後に、酸化物半導体膜の半導体膜１２を覆うように保護絶縁膜１４および平坦化膜３０を形成し、保護絶縁膜１４および平坦化膜３０に設けたコンタクトホール１５，１７を通して半導体膜１２と上層ソース電極７ｂおよび上層ドレイン電極８ｂとを電気的に接続させている。つまり、ソース電極７およびドレイン電極８が、それぞれ半導体膜１２の上下両方の面に電気的に接続する構造となる。よって、例えば半導体膜１２の一方の面でソース電極７またはドレイン電極８との界面抵抗が不良であっても、もう一方の面での接続で補うことができる。したがって、さらに界面抵抗を低く抑えるとともに、ＴＦＴ２０１の特性不良による欠陥の発生を防止することができる。
さらに、ソース配線９は下層ソース配線９ａと上層ソース配線９ｂの２層で構成され、下層ソース配線９ａと上層ソース配線９ｂとは、保護絶縁膜１４および平坦化膜３０に一定間隔で設けられた複数のコンタクトホール１６を通して電気的に接続されている。そのため、２層のうちの一方で断線が生じても、もう一方で補うことができる。よって、ソース配線９の断線による欠陥の発生を防止することができる。
以上のように、本実施形態によれば、ＴＦＴ２０１の半導体膜１２（チャネル層）として酸化物半導体を用いた場合でも、半導体膜１２とソース電極７およびドレイン電極８との界面抵抗を低く抑えることができるとともに、配線のパターン不良による欠陥の発生を効果的に防止することができる。ＴＦＴ２０１の半導体膜１２に移動度の高い酸化物系半導体膜が用いられることにより、動作速度の速いＴＦＴ基板２００およびそれを用いた表示装置を、高い歩留まりで製造することができる。つまり、高性能のＴＦＴ基板、及び液晶表示装置を生産性良く製造することができる。
＜実施の形態３＞
実施の形態２では、平板状の画素電極の上方に、スリットを有する櫛歯状の共通電極を配置した構成としたが、これとは逆に、平板状の共通電極の上方に、櫛歯状の画素電極を配置した構成としてもよい。実施の形態３では、後者の構成を有するＴＦＴ基板に本発明を適用した例を示す。
図１６および図１７は、実施の形態３に係るＴＦＴ基板２００の構成を示す図である。これらの図において、図２および図３に示した要素と同様の要素には同一符号を付してある。
図１６は、ＦＦＳ方式のＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図１７は、その断面構成を示す図である。図１７では、図１６に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面に対応している。
Ｘ−Ｘ線に沿った断面は、画素２０４の形成領域（画素部）に対応し、Ｙ−Ｙ線に沿った断面は、ゲート端子４およびゲート端子パッド２５の形成領域（ゲート端子部）に対応し、Ｚ−Ｚ線に沿った断面は、ソース端子１０およびソース端子パッド２６の形成領域（ソース端子部）に対応する。さらに、Ｘ−Ｘ線に沿った画素部の断面は、ゲート配線３とソース配線９とが交差する領域である「ゲート・ソース配線交差部」と、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と、画素電極１１および共通電極２７の形成領域である「透過画素部」と、補助容量２０９の形成領域である「補助容量部」とを含んでいる。
図１７のように、ＴＦＴ基板２００は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。基板１上には、ゲート配線３、ゲート電極２、補助容量電極５、補助容量配線２１０、ゲート端子４が形成されている。そして、これらを覆うように、ゲート絶縁膜６が形成されている。
図１６において、ゲート配線３は横方向に延在している。ＴＦＴ２０１のゲート電極２は、ゲート配線３の一部分である。すなわち、ゲート配線３におけるＴＦＴ部の部分がゲート電極２となっている。ゲート電極２は、ゲート配線３の他の部分よりも幅が広くなっている。また、ゲート端子４はゲート配線３の一方の端部に形成されている。補助容量配線２１０は、ゲート配線３と平行に延在しており、その一部が補助容量電極５となっている。
図１７に示すように、本実施の形態のＴＦＴ基板２００では、ソース配線９、ソース電極７およびドレイン電極８のそれぞれは、保護絶縁膜１４および平坦化膜３０を挟む上下２つの層から構成されている。すなわち、ソース配線９は下層ソース配線９ａおよび上層ソース配線９ｂから成り、ソース電極７は下層ソース電極７ａおよび上層ソース電極７ｂから成り、ドレイン電極８は下層ドレイン電極８ａおよび上層ドレイン電極８ｂから成る。
ゲート絶縁膜６の上には、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａおよびソース端子１０が形成されている。下層ソース電極７ａと下層ドレイン電極８ａは、ゲート電極２と重畳するように形成されるが、両者は互いに離間して配設される。下層ソース電極７ａと下層ドレイン電極８ａの間の領域にＴＦＴ２０１のチャネル領域が形成されることとなる。
図１６において、ソース配線９（下層ソース配線９ａおよび上層ソース配線９ｂ）は縦方向に延在している。下層ソース電極７ａは、下層ソース配線９ａに繋がるように形成されている。すなわち、下層ソース配線９ａから分岐してＴＦＴ部まで延びた部分が下層ソース電極７ａとなっている。
下層ソース電極７ａおよび下層ドレイン電極８ａ上には、それらに跨がるように半導体膜１２が形成されている（つまり、半導体膜１２は下層ソース電極７ａと下層ドレイン電極８ａの間の領域にも形成される）。半導体膜１２の下面は下層ソース電極７ａおよび下層ドレイン電極８ａに接触し、それにより下層ソース電極７ａおよび下層ドレイン電極８ａは共に半導体膜１２と電気的に接続される。半導体膜１２は島状に形成されており、下層ソース電極７ａと下層ドレイン電極８ａとの間に位置する部分がチャネル領域１３となる。
本実施の形態では、半導体膜１２として、酸化物半導体が用いられる。より具体的には、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）と酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体膜１２のチャネル領域１３が酸化物半導体で構成されることで、アモルファスシリコンを用いた場合よりも高い移動度を実現できる。
半導体膜１２、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａおよびソース端子１０を覆うように、基板１の上面全体に保護絶縁膜１４および平坦化膜３０が形成されている。ＴＦＴ２０１のチャネル領域１３は、これら保護絶縁膜１４，３０により保護される。
保護絶縁膜１４および平坦化膜３０には、複数のコンタクトホールが形成される。具体的には、下層ソース配線９ａに達するコンタクトホール１６、半導体膜１２に達するコンタクトホール１５，１７、下層ドレイン電極８ａに達するコンタクトホール１８、補助容量配線２１０に達するコンタクトホール２１などである（コンタクトホール２１は、平坦化膜３０および保護絶縁膜１４だけでなくゲート絶縁膜６も貫通している）。
コンタクトホール１５は下層ソース電極７ａと重畳する位置に形成され、コンタクトホール１７は下層ドレイン電極８ａと重畳する位置に形成される。よって、コンタクトホール１５，１７は、チャネル領域１３とは重畳しない位置に形成される。また、コンタクトホール１６は、図１６に示すようにソース配線９に沿って一定間隔で設けられる。
平坦化膜３０の上には、上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂおよび共通電極２７が形成される。
上層ソース電極７ｂは、上層ソース配線９ｂに繋がるように形成されている。すなわち、上層ソース配線９ｂから分岐してＴＦＴ部まで延びた部分が下層ソース電極７ａとなっている。上層ソース配線９ｂはコンタクトホール１６を通して下層ソース配線９ａと接触し、それにより下層ソース配線９ａと上層ソース配線９ｂが電気的に接続される。また、上層ソース電極７ｂは、コンタクトホール１５を通して、下層ソース電極７ａの上方で半導体膜１２に接触し、それにより半導体膜１２と上層ソース電極７ｂが電気的に接続される。従って、半導体膜１２とソース配線９とは、下層ソース電極７ａを通して電気的に接続されると共に、上層ソース電極７ｂを通しても電気的に接続される。
上層ドレイン電極８ｂは、コンタクトホール１７を通して下層ドレイン電極８ａの上方で半導体膜１２に接触し、それにより半導体膜１２と上層ドレイン電極８ｂが電気的に接続される。また上層ドレイン電極８ｂは、コンタクトホール１８を通して下層ドレイン電極８ａにも接触し、それにより下層ドレイン電極８ａと上層ドレイン電極８ｂが電気的に接続される。
共通電極２７は平板状の電極であり、コンタクトホール２１を通して補助容量配線２１０に接触し、それにより共通電極２７と補助容量配線２１０が電気的に接続される。
上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂおよび共通電極２７を覆うように、基板１の上面全体に層間絶縁膜３１が形成されている。層間絶縁膜３１には、上層ドレイン電極８ｂに達するコンタクトホール３３、ゲート端子４に達するコンタクトホール１９、ソース端子１０に達するコンタクトホール２０などが形成されている（コンタクトホール２０は、層間絶縁膜３１、平坦化膜３０および保護絶縁膜１４を貫通し、コンタクトホール２１はさらにゲート絶縁膜６も貫通している）。
層間絶縁膜３１の上には、画素電極１１、ゲート端子パッド２５およびソース端子パッド２６が形成される。
図１６のように、画素電極１１は、スリットを有する櫛歯状の電極であり、層間絶縁膜３１を介して共通電極２７と対向するように配設されている。画素電極１１は、コンタクトホール３３を通して上層ドレイン電極８ｂに接触し、それにより画素電極１１と上層ドレイン電極８ｂが電気的に接続される。上層ドレイン電極８ｂは下層ドレイン電極８ａと電気的に接続しているので、半導体膜１２と画素電極１１とは、下層ドレイン電極８ａを通して電気的に接続されると共に、上層ドレイン電極８ｂを通しても電気的に接続される。透過型の液晶表示装置の場合、画素電極１１は、透光性導電膜で形成される。
ゲート端子パッド２５はコンタクトホール１９を通してゲート端子４に接触し、それによりゲート端子パッド２５とゲート端子４が電気的に接続される。またソース端子パッド２６はコンタクトホール２０を通してソース端子１０に接触し、それによりゲート端子パッド２５とソース端子１０が電気的に接続される。
次に、実施の形態３に係るＴＦＴ基板２００の製造方法について、図１８〜図２３を参照しつつ説明する。なお、図１８〜図２３においては、図１７に示した要素に対応する要素には、それと同一符号を付してある。
まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３などの材料である第１の導電膜を成膜する。
第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。
本実施の形態では、第１の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜した。その後、Ｍｏ膜上にレジスト材を塗布し、第１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いた。
その後、フォトレジストパターンを除去する。その結果、図１８に示すように、基板１上に、ゲート配線３、ゲート電極２、補助容量電極５、補助容量配線２１０およびゲート端子４が形成される。
次に、基板１の上面全体にゲート絶縁膜６を成膜する。本実施形態では、化学的気相成膜（ＣＶＤ）法を用いて、ゲート絶縁膜６としての酸化シリコン膜（ＳｉＯ）を形成した。ここでは、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜した。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いので、ゲート絶縁膜６は、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン膜（ＳｉＮ）などを設けた積層構造としてもよい。
その後、ゲート絶縁膜６の上に、下層ソース電極７ａ、下層ドレイン電極８ａなどの材料である第２の導電膜を成膜する。本実施の形態では、第２の導電膜として、透光性を有する導電膜を用いるが、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）やこれらに他の元素を微量に添加した合金等を用いてもよい。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。
本実施の形態では、第２の導電膜として、ＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２との混合比は、例えば９０：１０（重量％））を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
次いで、第２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、非晶質ＩＴＯ膜をエッチングする。このエッチング工程には、シュウ酸系溶液によるウエットエッチングを用いることができる。
その後、フォトレジストパターンを除去する。その結果、図１９に示すように、下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａおよびソース端子１０が形成される。
その後、基板１を２００℃の温度で熱処理する。この熱処理によって非晶質状態のＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜に変化する。多結晶状態のＩＴＯ膜は化学的安定性に優れ、王水系（塩酸＋硝酸系）以外の一般的なエッチング薬液（シュウ酸を含む）に溶けることがないため、この後の工程で上層に形成する金属膜とのエッチング選択性を確保することができる。非晶質ＩＴＯ膜を結晶化させる熱処理の温度は、少なくとも非晶質ＩＴＯの結晶化が始まる温度（結晶化温度）よりも高くする必要がある。一般的な組成の非晶質ＩＴＯ膜の結晶化温度は約１５０℃である。
次に、半導体膜１２の材料である酸化物半導体を成膜する。本実施形態では、酸化物半導体としてＩｎとＧａとＺｎを含む酸化物（ＩｎＧａＺｎＯ）を用いる。ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用い、Ａｒガスを用いたスパッタリング法で酸化物半導体（ＩｎＧａＺｎＯ膜）を成膜した。
この場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが好ましい。本実施形態では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングし、ＩｎＧａＺｎＯ膜を５０ｎｍの厚さで成膜した。ＩｎＧａＺｎＯ膜は、非晶質構造で成膜される。また、非晶質構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
次に、第３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＩｎＧａＺｎＯ膜をエッチングする。その後、フォトレジストパターンを除去する。その結果、図２０のように、下層ソース電極７ａと下層ドレイン電極８ａに跨がる半導体膜１２が形成される。
非晶質構造のＩｎＧａＺｎＯ膜のエッチング工程では、シュウ酸系溶液によるウエットエッチングを用いることができる。先の工程で形成された下層ソース配線９ａ、下層ソース電極７ａ、下層ドレイン電極８ａおよびソース端子１０は、多結晶化したＩＴＯ膜となっており、シュウ酸系溶液ではエッチングされないので、それらのパターンが消失することはない。
また酸化物半導体（ＩｎＧａＺｎＯ膜）の半導体膜１２に、同じ酸化物であるＩＴＯの下層ソース電極７ａおよび上層ソース電極７ｂを接触させて、両者を電気的に接続させる構成となるので、その間での界面反応（酸化還元反応）が防止される。このため、半導体膜１２と下層ソース電極７ａおよび上層ソース電極７ｂとの接触抵抗（界面抵抗）は低く抑えられる。したがって、ＴＦＴ２０１のオン電流や移動度を増大させてＴＦＴ特性の向上効果を得ることができる。
半導体膜１２を形成した後、基板１の上面全体に保護絶縁膜１４および平坦化膜３０を成膜する。本実施形態では、化学的気相成膜（ＣＶＤ）法を用いて、約２５０℃の基板加熱条件下で、厚さ１００ｎｍの酸化シリコン（ＳｉＯ）膜を成膜することにより、保護絶縁膜１４を形成した。さらに、有機樹脂を塗布することにより、平坦化膜３０を形成した。
そして、第４回目の写真製版工程でフォトレジストパターンを形成し、それをマスクにして、平坦化膜３０および保護絶縁膜１４をエッチングすることにより、コンタクトホール１５〜１８，２１を同時に形成する。このエッチング工程では、フッ素系ガスを用いたドライエッチング法を用いることができる。
その後、フォトレジストパターンを除去する。その結果、図２１のように、下層ソース配線９ａに達するコンタクトホール１６、半導体膜１２に達するコンタクトホール１５，１７および補助容量配線２１０に達するコンタクトホール２１が形成される。
なお、本実施形態では、保護絶縁膜１４を酸化シリコン膜としたが、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いため、保護絶縁膜１４は、酸化シリコン膜の上層に例えばバリア性に優れる窒化シリコン膜を設けた積層構造で形成してもよい。あるいは、保護絶縁膜１４を窒化シリコン膜の単層構造としてもよい。
ただし、保護絶縁膜１４に窒化シリコンを用いる場合、フッ素系ガスによるドライエッチングで透光性導電膜の表面に到達するコンタクトホールを形成する際にクサビが生じ、それによる電気的な接続不良が発生することが懸念される。クサビの発生を抑制するためには、例えば、保護絶縁膜１４を、上層の窒化シリコン膜と下層の窒化シリコン膜を含む少なくとも２層からなる積層構造とし、上層の窒化シリコン膜よりも下層の窒化シリコン膜の方が膜応力の絶対値が小さくなるようにすることが有効である。具体的には、下層の窒化シリコン膜の膜応力の絶対値が１５０ＭＰａ〜２００ＭＰａとなるようにするとよい。窒化シリコン膜のＮ／Ｓｉ比を大きくすると、膜応力の絶対値を小さくすることができるが、上層の窒化シリコン膜のＮ／Ｓｉ比は１．１〜１．５であることが望ましい。あるいは、保護絶縁膜１４を、膜応力の絶対値の小さい窒化シリコン膜の単層構造としても有効である。
また、クサビの発生が抑制されることで、保護絶縁膜１４の形成の際に、応力のバランスがとれて膜浮きが発生し難い成膜条件を採用しやすくなり、結果として、保護絶縁膜１４の膜浮きを防止することができる。
その後、上層ソース電極７ｂ、上層ドレイン電極８ｂ、共通電極２７などの材料である第３の導電膜を成膜する。本実施形態では、第３の導電膜として透光性導電膜を成膜する。透光性導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比は、例えば９０：１０（重量％））を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
そして、第５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして非晶質ＩＴＯ膜をエッチングする。ここでは、リン酸＋硝酸＋酢酸を含む溶液でウエットエッチングを行った。このとき、先の工程で形成された酸化物半導体の半導体膜１２は、保護絶縁膜１４で覆われているので、透光性導電膜のエッチングによって、半導体膜１２のパターンが消失することはなく、選択エッチングが可能である。
その後、フォトレジストパターンを除去する。その結果、図２２に示すように、上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂおよび共通電極２７が形成される。
次に、化学的気相成膜（ＣＶＤ）法を用いて、層間絶縁膜３１としての酸化シリコン膜（ＳｉＯ）を形成する。ここでは、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜した。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いので、層間絶縁膜３１は、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン膜（ＳｉＮ）などを設けた積層構造としてもよい。
ただし、層間絶縁膜３１に窒化シリコンを用いる場合、フッ素系ガスによるドライエッチングで透光性導電膜の表面に到達するコンタクトホールを形成する際にクサビが生じ、それによる電気的な接続不良が発生することが懸念される。クサビの発生を抑制するためには、例えば、層間絶縁膜３１を、上層の窒化シリコン膜と下層の窒化シリコン膜を含む少なくとも２層からなる積層構造とし、上層の窒化シリコン膜よりも下層の窒化シリコン膜の方が膜応力の絶対値が小さくなるようにすることが有効である。具体的には、下層の窒化シリコン膜の膜応力の絶対値が１５０ＭＰａ〜２００ＭＰａとなるようにするとよい。窒化シリコン膜のＮ／Ｓｉ比を大きくすると、膜応力の絶対値を小さくすることができるが、上層の窒化シリコン膜のＮ／Ｓｉ比は１．１〜１．５であることが望ましい。あるいは、層間絶縁膜３１を、膜応力の絶対値の小さい窒化シリコン膜の単層構造としても有効である。
また、クサビの発生が抑制されることで、層間絶縁膜３１の形成の際に、応力のバランスがとれて膜浮きが発生し難い成膜条件を採用しやすくなり、結果として、層間絶縁膜３１の膜浮きを防止することができる。
そして、第６回目の写真製版工程でフォトレジストパターンを形成し、それをマスクにして、層間絶縁膜３１、平坦化膜３０、保護絶縁膜１４およびゲート絶縁膜６をエッチングすることにより、コンタクトホール１９，２０，３３を同時に形成する。このエッチング工程では、フッ素系ガスを用いたドライエッチング法を用いることができる。
その後、フォトレジストパターンを除去する。その結果、図２３のように、上層ドレイン電極８ｂに達するコンタクトホール３３、ゲート端子４に達するコンタクトホール１９、および、ソース端子１０に達するコンタクトホール２０が形成される。
続いて、画素電極１１、ゲート端子パッド２５およびソース端子パッド２６などの材料である第４の導電膜を成膜する。本実施形態では、第４の導電膜として透光性導電膜を成膜する。透光性導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比は、例えば９０：１０（重量％））を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
そして、第７回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして非晶質ＩＴＯ膜をエッチングする。ここでは、リン酸＋硝酸＋酢酸を含む溶液でウエットエッチングを行った。
その後、フォトレジストパターンを除去する。その結果、画素電極１１、ゲート端子パッド２５およびソース端子パッド２６が形成され、図１７に示した構造が完成する。
以上のように、実施の形態３では、ＴＦＴ２０１の半導体膜１２に酸化物半導体を用いた高性能なＴＦＴ基板２００を、７回の写真製版工程を行うことで形成することができる。
液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
本実施形態では、薬液耐性の弱い酸化物半導体の半導体膜１２を、下層ソース電極７ａおよび下層ドレイン電極８ａを形成した後に形成する構成とするとともに、下層ソース電極７ａおよび下層ドレイン電極８ａとして、結晶化させた酸化物透光性導電膜であるＩＴＯ膜を用いるようにした。そのため、酸化物半導体膜の半導体膜１２を選択的にエッチングすることが可能である。また、同じ酸化物系の半導体膜１２と下層ソース電極７ａおよび下層ドレイン電極８ａとを接触させることにより、半導体膜１２と下層ソース電極７ａの間および半導体膜１２と下層ドレイン電極８ａの間を電気的に接続させているので、それらの界面反応（酸化還元反応）が防止され、界面抵抗を低く抑えることが可能である。
また、半導体膜１２を形成した後に、酸化物半導体膜の半導体膜１２を覆うように保護絶縁膜１４および平坦化膜３０を形成し、保護絶縁膜１４および平坦化膜３０に設けたコンタクトホール１５，１７を通して半導体膜１２と上層ソース電極７ｂおよび上層ドレイン電極８ｂとを電気的に接続させている。つまり、ソース電極７およびドレイン電極８が、それぞれ半導体膜１２の上下両方の面に電気的に接続する構造となる。よって、例えば半導体膜１２の一方の面でソース電極７またはドレイン電極８との界面抵抗が不良であっても、もう一方の面での接続で補うことができる。したがって、さらに界面抵抗を低く抑えるとともに、ＴＦＴ２０１の特性不良による欠陥の発生を防止することができる。
さらに、ソース配線９は下層ソース配線９ａと上層ソース配線９ｂの２層で構成され、下層ソース配線９ａと上層ソース配線９ｂとは、保護絶縁膜１４および平坦化膜３０に一定間隔で設けられた複数のコンタクトホール１６を通して電気的に接続されている。そのため、２層のうちの一方で断線が生じても、もう一方で補うことができる。よって、ソース配線９の断線による欠陥の発生を防止することができる。
以上のように、本実施形態によれば、ＴＦＴ２０１の半導体膜１２（チャネル層）として酸化物半導体を用いた場合でも、半導体膜１２とソース電極７およびドレイン電極８との界面抵抗を低く抑えることができるとともに、配線のパターン不良による欠陥の発生を効果的に防止することができる。ＴＦＴ２０１の半導体膜１２に移動度の高い酸化物系半導体膜が用いられることにより、動作速度の速いＴＦＴ基板２００およびそれを用いた表示装置を、高い歩留まりで製造することができる。つまり、高性能のＴＦＴ基板、及び液晶表示装置を生産性良く製造することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 基板、２ ゲート電極、３ ゲート配線、４ ゲート端子、５ 補助容量電極、６ ゲート絶縁膜、７ ソース電極、７ａ 下層ソース電極、７ｂ 上層ソース電極、８ ドレイン電極、８ａ 下層ドレイン電極、８ｂ 上層ドレイン電極、９ ソース配線、９ａ 下層ソース配線、９ｂ 上層ソース配線、１０ ソース端子、１１ 画素電極、１２ 半導体膜、１３ チャネル領域、１４ 保護絶縁膜、１５〜２１，３３ コンタクトホール、２７ 共通電極、３０ 平坦化膜、３１ 層間絶縁膜、２００ ＴＦＴ基板、２０１ ＴＦＴ、２０２ 表示領域、２０３ 額縁領域、２０４ 画素、２０５ 走査信号駆動回路、２０６ 表示信号駆動回路、２０７，２０８ 接続基板、２０９ 補助容量、２１０ 補助容量配線。

Claims (12)

  1. 基板上に形成されたゲート電極および補助容量電極と、
    前記ゲート電極および前記補助容量電極を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された、下層ソース電極、下層ドレイン電極および前記下層ドレイン電極に繋がった画素電極と、
    前記下層ソース電極および前記下層ドレイン電極の上に形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、
    前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、
    前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、
    前記第２絶縁膜上に形成され、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極と、
    を備える薄膜トランジスタ基板。
  2. 基板上に形成されたゲート電極および補助容量電極と、
    前記ゲート電極および前記補助容量電極を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された、下層ソース電極および下層ドレイン電極と、
    前記下層ソース電極および前記下層ドレイン電極の上に形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、
    前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、
    前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、
    前記第２絶縁膜上に前記上層ドレイン電極に繋がるように形成された画素電極と、
    前記上層ソース電極、前記上層ドレイン電極および前記画素電極の上に形成された第３絶縁膜と、
    前記第３絶縁膜上に形成され、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極と、
    を備える薄膜トランジスタ基板。
  3. 基板上に形成されたゲート電極および補助容量電極と、
    前記ゲート電極および前記補助容量電極を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された、下層ソース電極および下層ドレイン電極と、
    前記下層ソース電極および前記下層ドレイン電極の上に形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、
    前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、
    前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、
    前記第２絶縁膜上に形成され、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極と、
    前記上層ソース電極、前記上層ドレイン電極および前記共通電極の上に形成された第３絶縁膜と、
    前記第３絶縁膜上に形成され、コンタクトホールを通して前記上層ドレイン電極と電気的に接続された画素電極と、
    を備える薄膜トランジスタ基板。
  4. 前記半導体膜が、酸化物半導体からなる
    請求項１から請求項３のいずれか一項記載の薄膜トランジスタ基板。
  5. 前記下層ソース電極および前記下層ドレイン電極が、酸化物導電膜からなる
    請求項１から請求項４のいずれか一項記載の薄膜トランジスタ基板。
  6. 前記第２絶縁膜が、上層のＳｉＮ膜とそれよりも膜応力の絶対値が小さい下層のＳｉＮ膜とを含んでいる
    請求項１から請求項５のいずれか一項記載の薄膜トランジスタ基板。
  7. 前記第２絶縁膜において、前記下層のＳｉＮ膜の膜応力の絶対値が１５０ＭＰａ〜２００ＭＰａである
    請求項６記載の薄膜トランジスタ基板。
  8. 前記第２絶縁膜において、前記下層のＳｉＮ膜のＮ／Ｓｉ比が、前記上層のＳｉＮ膜のＮ／Ｓｉ比よりも大きい
    請求項６または請求項７記載の薄膜トランジスタ基板。
  9. 前記第２絶縁膜において、前記上層のＳｉＮ膜のＮ／Ｓｉ比が１．１〜１．５である
    請求項８記載の薄膜トランジスタ基板。
  10. （ａ）基板上に、第１の導電膜を用いてゲート電極および補助容量電極を形成する工程と、
    （ｂ）前記ゲート電極および前記補助容量電極を覆うように第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上に、第２の導電膜を用いて、下層ソース電極、下層ドレイン電極および前記下層ドレイン電極に繋がった画素電極を形成する工程と、
    （ｄ）前記下層ソース電極および前記下層ドレイン電極の上に、前記下層ソース電極および前記下層ドレイン電極と電気的に接続する半導体膜を形成する工程と、
    （ｅ）前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に第２絶縁膜を形成する工程と、
    （ｆ）前記第２絶縁膜上に、第３の導電膜を用いて、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極とを形成する工程と、
    を備える薄膜トランジスタ基板の製造方法。
  11. （ａ）基板上に、第１の導電膜を用いてゲート電極および補助容量電極を形成する工程と、
    （ｂ）前記ゲート電極および前記補助容量電極を覆うように第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上に、第２の導電膜を用いて、下層ソース電極および下層ドレイン電極を形成する工程と、
    （ｄ）前記下層ソース電極および前記下層ドレイン電極の上に、前記下層ソース電極および前記下層ドレイン電極と電気的に接続する半導体膜を形成する工程と、
    （ｅ）前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に第２絶縁膜を形成する工程と、
    （ｆ）前記第２絶縁膜上に、第３の導電膜を用いて、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、前記上層ドレイン電極に繋がった画素電極を形成する工程と、
    （ｇ）前記上層ソース電極、前記上層ドレイン電極および前記画素電極の上に第３絶縁膜を形成する工程と、
    （ｈ）前記第３絶縁膜上に、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極を形成する工程と、
    を備える薄膜トランジスタ基板の製造方法。
  12. （ａ）基板上に、第１の導電膜を用いてゲート電極および補助容量電極を形成する工程と、
    （ｂ）前記ゲート電極および前記補助容量電極を覆うように第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上に、第２の導電膜を用いて、下層ソース電極および下層ドレイン電極を形成する工程と、
    （ｄ）前記下層ソース電極および前記下層ドレイン電極の上に、前記下層ソース電極および前記下層ドレイン電極と電気的に接続する半導体膜を形成する工程と、
    （ｅ）前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に第２絶縁膜を形成する工程と、
    （ｆ）前記第２絶縁膜上に、第３の導電膜を用いて、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極とを形成する工程と、
    （ｇ）前記上層ソース電極、前記上層ドレイン電極および前記共通電極の上に第３絶縁膜を形成する工程と、
    （ｈ）前記第３絶縁膜上に、コンタクトホールを通して前記上層ドレイン電極と電気的に接続された画素電極を形成する工程と、
    を備える薄膜トランジスタ基板の製造方法。
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