JP6785563B2 - 非線形素子、アレイ基板、およびアレイ基板の製造方法 - Google Patents

非線形素子、アレイ基板、およびアレイ基板の製造方法 Download PDF

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Description

本発明は、非線形素子、当該非線形素子を備えるアレイ基板、およびアレイ基板の製造方法に関する。
一般的に、液晶の表示モードには、ＴＮ（Twisted Nematic）方式、広視野角で高コントラストを目的とするIn-Plane Switching方式、ＦＦＳ（Fringe Field Switching）方式といった横電界方式などが存在する。ＩＰＳ方式の液晶表示装置は、対向する基板間に狭持した液晶に対して横電界を印加することによって表示を行うが、横電界を印加する画素電極と共通電極とが同一層に設けられているため、画素電極の上側に位置する液晶分子が十分に駆動されずに透過率が低くなる。一方、ＦＦＳ方式の液晶表示装置は、フリンジ電界によって画素電極の上側に位置する液晶分子を駆動させることができるため、ＩＰＳ方式よりも透過率が高い。
このようなマトリクス型の液晶表示装置は、通常、２枚の対向する基板間に液晶などの表示材料が挟持され、当該表示材料に対して選択的に電圧が印加されるように構成されている。２枚の基板のうちの少なくとも一方はマトリクス型アレイ基板（以下、単にアレイ基板という）と呼ばれており、薄膜トランジスタなどのスイッチング素子と、当該スイッチング素子に信号を付与するソース配線およびゲート配線とがアレイ基板上にアレイ状に形成されている。
アレイ基板は、ガラスなどの絶縁性基板であることが多いため、製造工程で発生する静電気によって、例えばソース配線とゲート配線との間で絶縁破壊短絡などが発生しやすい。通常は、このような問題を解決する手段として、アレイ基板上の周辺部にショートリング配線と呼ばれる低抵抗の配線を配置し、ショートリング配線とソース配線とを双方向のダイオード（保護回路）を介して接続し、かつショートリング配線とゲート配線とを双方向のダイオードを介して接続することによって、ソース配線およびゲート配線を同電位にしている（例えば、特許文献１，２参照）。
保護回路を構成するダイオードは、ある程度高い抵抗値が必要とされる。従来のアモルファスシリコンを用いたダイオードの場合は、アモルファスシリコン膜自体が高抵抗であるため、ダイオードのチャネル長およびチャネル幅の各々を５μｍ〜１０μｍ程度とすることによって、特に問題のないダイオード抵抗が得られる。
しかし、近年では、高精細化または駆動回路内蔵化を実現するために、従来のアモルファスシリコンを用いたＴＦＴに代わって酸化物半導体を用いたＴＦＴの開発が盛んになっている。酸化物半導体は、アモルファスシリコン膜よりも移動度が２桁高くかつキャリア濃度も高いため、アモルファスシリコン膜よりもダイオードの抵抗が２〜３桁低くなる。ダイオードの抵抗を高めるためにはチャネル長を長くする必要があるが、チャネル長が数十μｍと非常に長くなる場合がある。チャネル長の増大はダイオード素子の巨大化につながり、それに応じてアレイ基板の額縁領域の面積が大きくなるため、アレイ基板の狭額縁化が困難となる。このような問題に対して、ソース電極とドレイン電極とを酸化物半導体層の上下に各々配置し、ゲート電極を酸化物半導体層の側壁を覆うように配置する構造が開示されており、ゲート電極がソース電極またはドレイン電極に接続され、酸化物半導体の側壁部分がチャネルとして機能している（例えば、特許文献３参照）。
特許第５０８０１７２号公報 特開２０１０−９２０３６号公報 特開２０１５−９２６０１号公報
特許文献３の構造では、酸化物半導体層の加工時にエッチングによるダメージが入りやすいため、酸化物半導体層の側壁表面に欠陥が生成されてリーク電流が発生しやすくなる。また、チャネル長が短くなることからさらにリーク電流が発生しやすくなり、抵抗の制御が困難となる。
本発明は、このような問題を解決するためになされたものであり、ダイオードの抵抗を高くしかつ狭額縁化が可能な非線形素子、当該非線形素子を備えるアレイ基板、およびアレイ基板の製造方法を提供することを目的とする。
上記の課題を解決するために、本発明による非線形素子は、基板上に形成された遮光体と、遮光体を覆うように形成された第１絶縁膜と、第１絶縁膜上であって遮光体と平面視で重なるように形成された第１酸化物半導体膜と、第１酸化物半導体膜上において互いが離間する離間部分を有して形成された第１ソース電極および第１ドレイン電極と、第１酸化物半導体膜、第１ソース電極、および第１ドレイン電極を覆うように形成された第２絶縁膜と、第２絶縁膜上に形成され、コンタクトホールを介してソース配線に接続された第１バック電極とを備え、第１バック電極は、第１ソース電極と、第１酸化物半導体膜上における離間部分の一部とに対して平面視で重なり、かつ離間部分における一部以外の他の部分に対して平面視で重ならないように形成され、第２絶縁膜上に形成された第２バック電極と、第２バック電極および第２絶縁膜の表面を覆うように形成された第３絶縁膜とをさらに備え、第１バック電極は、第３絶縁膜上に形成され、第２バック電極は、共通電位配線に接続され、かつ第１ドレイン電極と、第１酸化物半導体膜上における離間部分の一部とに対して平面視で重なるように形成されることを特徴とする。
また、本発明による非線形素子は、基板上に互いが離間するように形成されたゲート配線および遮光体と、ゲート配線および遮光体を覆うように形成された第１絶縁膜と、第１絶縁膜上であって遮光体と平面視で重なるように形成された第１酸化物半導体膜と、第１酸化物半導体膜上において互いに離間する離間部分を有して形成された第１ソース電極および第１ドレイン電極と、第１酸化物半導体膜、第１ソース電極、および第１ドレイン電極を覆うように形成された第２絶縁膜と、第２絶縁膜上に形成され、コンタクトホールを介してゲート配線および第１ソース電極に接続された第１バック電極とを備え、第１バック電極は、第１ソース電極と、第１酸化物半導体膜上における離間部分の一部とに対して平面視で重なり、かつ離間部分における一部以外の他の部分に対して平面視で重ならないように形成され、第２絶縁膜上に形成された第２バック電極と、第２バック電極および第２絶縁膜の表面を覆うように形成された第３絶縁膜とをさらに備え、第１バック電極は、第３絶縁膜上に形成され、第２バック電極は、共通電位配線に接続され、かつ第１ドレイン電極と、第１酸化物半導体膜上における離間部分の一部とに対して平面視で重なるように形成されることを特徴とする。
本発明によると、非線形素子は、基板上に形成された遮光体と、遮光体を覆うように形成された第１絶縁膜と、第１絶縁膜上であって遮光体と平面視で重なるように形成された第１酸化物半導体膜と、第１酸化物半導体膜上において互いが離間する離間部分を有して形成された第１ソース電極および第１ドレイン電極と、第１酸化物半導体膜、第１ソース電極、および第１ドレイン電極を覆うように形成された第２絶縁膜と、第２絶縁膜上に形成され、コンタクトホールを介してソース配線に接続された第１バック電極とを備え、第１バック電極は、第１ソース電極と、第１酸化物半導体膜上における離間部分の一部とに対して平面視で重なり、かつ離間部分における一部以外の他の部分に対して平面視で重ならないように形成され、第２絶縁膜上に形成された第２バック電極と、第２バック電極および第２絶縁膜の表面を覆うように形成された第３絶縁膜とをさらに備え、第１バック電極は、第３絶縁膜上に形成され、第２バック電極は、共通電位配線に接続され、かつ第１ドレイン電極と、第１酸化物半導体膜上における離間部分の一部とに対して平面視で重なるように形成されるため、ダイオードの抵抗を高くしかつ狭額縁化が可能となる。
また、非線形素子は、基板上に互いが離間するように形成されたゲート配線および遮光体と、ゲート配線および遮光体を覆うように形成された第１絶縁膜と、第１絶縁膜上であって遮光体と平面視で重なるように形成された第１酸化物半導体膜と、第１酸化物半導体膜上において互いに離間する離間部分を有して形成された第１ソース電極および第１ドレイン電極と、第１酸化物半導体膜、第１ソース電極、および第１ドレイン電極を覆うように形成された第２絶縁膜と、第２絶縁膜上に形成され、コンタクトホールを介してゲート配線および第１ソース電極に接続された第１バック電極とを備え、第１バック電極は、第１ソース電極と、第１酸化物半導体膜上における離間部分の一部とに対して平面視で重なり、かつ離間部分における一部以外の他の部分に対して平面視で重ならないように形成され、第２絶縁膜上に形成された第２バック電極と、第２バック電極および第２絶縁膜の表面を覆うように形成された第３絶縁膜とをさらに備え、第１バック電極は、第３絶縁膜上に形成され、第２バック電極は、共通電位配線に接続され、かつ第１ドレイン電極と、第１酸化物半導体膜上における離間部分の一部とに対して平面視で重なるように形成されるため、ダイオードの抵抗を高くしかつ狭額縁化が可能となる。
本発明の実施の形態１によるソース配線における非線形素子の構成の一例を示す平面図である。 図１のＸ−Ｘ２の断面図である。 本発明の実施の形態１によるゲート配線における非線形素子の構成の一例を示す平面図である。 図３のＹ−Ｙ２の断面図である。 本発明の実施の形態２によるソース配線における非線形素子の構成の一例を示す平面図である。 図５のＡ−Ａ２の断面図である。 本発明の実施の形態２によるゲート配線における非線形素子の構成の一例を示す平面図である。 図７のＢ−Ｂ２の断面図である。 本発明の実施の形態３によるＦＦＳ用アレイ基板の構成の一例を示す平面図である。 図９のＥ−Ｅ２の断面図である。 図９のＤ−Ｄ２の断面図である。 図９のＣ−Ｃ２の断面図である。 本発明の実施の形態４による図９のＣ−Ｃ２の断面図である。 本発明の実施の形態４による図５のＡ−Ａ２の断面図である。 本発明の実施の形態４による図７のＢ−Ｂ２の断面図である。 前提技術によるアレイ基板の構成の一例を示す平面図である。 前提技術による双方向ダイオードを説明するための図である。 前提技術による双方向ダイオードを説明するための図である。
本発明の実施の形態について、図面に基づいて以下に説明する。
＜前提技術＞
まず、本発明の前提となる技術（前提技術）について説明する。
図１６は、前提技術によるアレイ基板８０の構成の一例を示す平面図である。
図１６に示すように、アレイ基板８０には、複数のゲート配線８１（走査配線）と複数のソース配線８２（信号配線）とが互いに交差するように設けられている。ゲート配線８１とソース配線８２との交差部には、画素８５が設けられており、複数の画素８５がマトリクス状に配列して画素部８３が構成される。また、アレイ基板８０の画素部８３を囲む領域は、額縁領域８４である。
画素８５は、ゲート配線８１およびソース配線８２の各々に接続した画素トランジスタ８６と、保持容量部８７と、画素電極８８とを含んで構成される。図１６の例では、保持容量部８７は一方が画素トランジスタ８６と接続し、他方が蓄積容量配線８９と接続する場合を示している。画素電極８８は、表示素子（液晶素子）を駆動する２つの電極のうちの一方である。
アレイ基板８０の各ゲート配線８１および各ソース配線８２には、製造時の静電破壊（上述の絶縁破壊短絡など）を防止するために、保護回路を構成する双方向ダイオード９０を介してショートリング配線９１に接続されている。双方向ダイオード９０は、額縁領域８４に形成されている。
双方向ダイオード９０を構成する各ダイオードは、例えばアモルファスシリコンを用いたアレイ基板では、図１７に示すようにＴＦＴのゲート電極とソース電極（あるいはドレイン電極）とを接続することによって構成することができる。実際の双方向ダイオードは、図１８に示すような構成となる。具体的には、ダイオード９２のゲートおよびドレインはゲート配線８１に接続され、ソースはショートリング配線９１に接続される。また、ダイオード９３のゲートおよびドレインはショートリング配線９１に接続され、ソースはゲート配線８１に接続される。このように、図１８に示すダイオード９２およびダイオード９３で構成される保護回路では、２つのトランジスタの各々が、整流方向が互いに逆向きとなるようにゲート配線８１およびショートリング配線９１に接続されている。
図１８において、ショートリング配線９１に対してゲート配線８１が静電気などによって正または負に帯電した場合は、帯電した電荷を打ち消す方向に電流が流れる。例えば、ゲート配線８１が正に帯電した場合は、当該正の電荷をショートリング配線９１に逃がす方向に電流が流れる。このような動作を行うことによって、帯電したゲート配線８１に接続している画素トランジスタ８６の静電破壊またはしきい値電圧のシフトを防止することができる。また、帯電しているゲート配線８１と絶縁層を介して交差する他の配線との間において、絶縁層の絶縁破壊を防止することができる。
上述の通り、保護回路を構成するダイオードは、ある程度高い抵抗値が必要とされている。表示機器を駆動させるためには通常は２０Ｖ〜３０Ｖの電圧が必要である。このような通常の電圧でダイオードに電流が流れると、画素に設定電圧が正しく印加されずに表示異常が発生する。このような問題を解消するために、チャネル長を長くする、またはチャネル幅を短くするなどしてダイオードの抵抗を高める必要がある。従来のアモルファスシリコンを用いたダイオードの場合は、アモルファスシリコン膜自体が高抵抗であるため、ダイオードのチャネル長およびチャネル幅を各々５μｍ〜１０μｍ程度とすることによって、特に問題のないダイオードの抵抗が得られる。
しかし、近年では、アモルファスシリコンを用いたＴＦＴに代わって、酸化物半導体を用いたＴＦＴの開発が盛んになっている。酸化物半導体は、次世代材料として期待されており、酸化亜鉛（ＺｎＯ）系材料、または酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料などがある。酸化物半導体は、アモルファスシリコン膜よりも移動度が２桁高くかつキャリア濃度も高いため、アモルファスシリコンよりもダイオードの抵抗が２〜３桁低くなる。ダイオードの抵抗を高めるためにはチャネル長を長くする必要があるが、チャネル長が数十μｍと非常に長くなる場合がある。チャネル長の増大はダイオード素子の巨大化につながり、それに応じてアレイ基板の額縁領域の面積が大きくなるため、アレイ基板の狭額縁化が困難となる。このような問題の対策として例えば特許文献３が開示されているが、上述の問題ある。本発明は、上記の問題を解決するためになされたものであり、以下に詳細に説明する。
＜実施の形態１＞
まず、ソース配線に接続される非線形素子（双方向ダイオード）の構成について説明する。
図１は、本発明の実施の形態１によるソース配線における双方向ダイオードの構成の一例を示す平面図である。図２は、図１のＸ−Ｘ２の断面図である。
図１，２に示すように、例えばガラス等の透明性絶縁基板である基板１上には、金属等からなる第１の導電膜を加工して遮光体３０およびショートリング配線２２が形成されている。なお、ここではショートリング配線２２となる低抵抗配線を第１の導電膜で形成しているが、後述する第２の導電膜で形成してもよい。
第１の絶縁膜５（第１絶縁膜）は、遮光体３０およびショートリング配線２２を覆うように形成されている。酸化物半導体膜３１（第１酸化物半導体膜）は、第１の絶縁膜５上であって、遮光体３０と平面視で重なる位置に形成されている。このとき、酸化物半導体膜３１は、平面視において遮光体３０の内側に配置されている。
第２の導電膜からなるソース電極７（第１ソース電極）およびドレイン電極１０（第１ドレイン電極）は、酸化物半導体膜３１上において互いが離間する離間部分を有するように形成されている。ここで、ソース電極７とドレイン電極１０との間に形成される各酸化物半導体膜３１は、第１のダイオード４０および第２のダイオード４１のチャネルとして機能する。第２の導電膜は、ソース電極端子（図示せず）を形成し、さらにソース配線９を形成して表示エリアに延在している。
第２の絶縁膜１１は、第１の絶縁膜５、ソース電極７、ソース配線９、ドレイン電極１０、および酸化物半導体膜３１を覆うように形成されている。第３の絶縁膜１２は、第２の絶縁膜１１を覆うように形成されている。ここで、第２の絶縁膜１１は無機絶縁膜であってもよく、第３の絶縁膜１２は平坦性を有する有機絶縁膜であってもよい。
第３の絶縁膜１２上には、第３の導電膜からなる第１のバック電極２４（第１バック電極）が形成されている。第１のダイオード４０における第１のバック電極２４は、第１のコンタクトホール１３を介してソース配線９と電気的に接続されている。また、第２のダイオード４１における第１のバック電極２４は、第２のコンタクトホール１４を介してショートリング配線２２と電気的に接続され、第３のコンタクトホール１５を介して第２のダイオード４１におけるソース電極７と電気的に接続されている。このとき、第１のダイオード４０におけるドレイン電極１０と第２のダイオード４１におけるソース電極７とは同じ（共通する電極）となる。
第１のバック電極２４は、第１のダイオード４０および第２のダイオード４１の各々におけるソース電極７と平面視で重なり、かつ酸化物半導体膜３１の一部と平面視で重なるように形成されている。なお、図１，２の例では、第１のバック電極２４がソース電極７と平面視で重なるように形成されている場合について示しているが、これに限るものではない。例えば、第１のバック電極２４は、ドレイン電極１０と平面視で重なるように形成されてもよい。
上記より、整流方向が互いに逆向きの第１のダイオード４０および第２のダイオード４１は、双方向ダイオードを構成する。ソース配線９とショートリング配線２２とは、双方向ダイオードを介して接続される。
次に、ゲート配線に接続される非線形素子（双方向ダイオード）の構成について説明する。
図３は、本実施の形態１によるゲート配線における双方向ダイオードの構成の一例を示す平面図である。図４は、図３のＹ−Ｙ２の断面図である。
図３，４に示すように、基板１上には、第１の導電膜からなる遮光体３０およびゲート配線４が形成されており、ゲート配線４は表示エリアに延在している。また、第１の導電膜からなるゲート電極端子（図示せず）も形成される。
第１の絶縁膜５は、遮光体３０、ゲート配線４、およびゲート電極端子を覆うように形成されている。酸化物半導体膜３１は、第１の絶縁膜５上であって、遮光体３０と平面視で重なる位置に形成されている。このとき、酸化物半導体膜３１は、平面視において遮光体３０の内側に配置されている。
第２の導電膜からなるソース電極７およびドレイン電極１０は、酸化物半導体膜３１上において互いが離間するように形成されている。ここで、ソース電極７とドレイン電極１０との間に形成される各酸化物半導体膜３１は、第３のダイオード４２および第４のダイオード４３のチャネルとして機能する。また、ショートリング配線２３も形成される。
第２の絶縁膜１１は、第１の絶縁膜５、ソース電極７、ドレイン電極１０、および酸化物半導体膜３１を覆うように形成されている。第３の絶縁膜１２は、第２の絶縁膜１１を覆うように形成されている。ここで、第２の絶縁膜１１は無機絶縁膜であってもよく、第３の絶縁膜１２は平坦性を有する有機絶縁膜であってもよい。
第３の絶縁膜１２上には、第３の導電膜からなる第１のバック電極２４および接続配線２８が形成されている。第３のダイオード４２における第１のバック電極２４は、第４のコンタクトホール１６を介してゲート配線４および第３のダイオード４２のソース電極７と電気的に接続されている。第４のダイオード４３における第１のバック電極２４は、第５のコンタクトホール１７を介してショートリング配線２３と電気的に接続されている。接続配線２８は、第６のコンタクトホール１８を介して第４のダイオード４３におけるドレイン電極１０およびゲート配線４と電気的に接続されている。このとき、第３のダイオード４２におけるドレイン電極１０と第４のダイオード４３におけるソース電極７とは同じとなる（ショートリング配線２３で共通している）。
第１のバック電極２４は、第３のダイオード４２および第４のダイオード４３の各々におけるソース電極７と平面視で重なり、かつ酸化物半導体膜３１の一部と平面視で重なるように形成されている。なお、図３，４の例では、第１のバック電極２４がソース電極７と平面視で重なるように形成されている場合について示しているが、これに限るものではない。例えば、第１のバック電極２４は、ドレイン電極１０と平面視で重なるように形成されてもよい。
上記より、整流方向が互いに逆向きの第３のダイオード４２および第４のダイオード４３は、双方向ダイオードを構成する。ゲート配線４とショートリング配線２３とは、双方向ダイオードを介して接続される。
以上のことから、本実施の形態１によれば、上記で説明したショートリング配線２２とショートリング配線２３とを電気的に接続することによって、トランジスタの静電破壊またはしきい値電圧のシフトを防止することができる。上述の通り、非線形素子は、第１のバック電極２４とソース電極７およびドレイン電極１０とでダイオードを形成する。従って、ゲート容量は、第２の絶縁膜１１および第３の絶縁膜１２の膜厚および膜質に依存する。ここで、第３の絶縁膜１２は、低誘電率の有機絶縁膜とし、膜厚を１μｍ以上と厚くしているためゲート容量が小さくなり、その結果ダイオードの抵抗を高くすることができる。また、第１のバック電極２４は、ソース電極７とドレイン電極１０との間の酸化物半導体膜３１を完全に覆っていないため、第１のバック電極２４に覆われていない酸化物半導体膜３１の領域はダイオードではなく抵抗体として機能する。その結果、非線形素子は、ダイオードおよび抵抗体が直列に接続されたものとなり、順方向の抵抗をさらに高めることができる。従って、非線形素子のサイズが小さくなり、表示エリア外で非線形素子が占有する面積を小さくすることができるため、狭額縁化が可能となる。また、有機絶縁膜による平坦化効果によって、ソース電極７およびドレイン電極１０と第１のバック電極２４との間における絶縁耐圧が向上し、製造歩留まりも改善する。
例えば、半導体層にアモルファスシリコンを用いて本実施の形態１による非線形素子を製造した場合において、アモルファスシリコンの移動度が低すぎること、およびゲート絶縁膜の誘電率が低いことから、ダイオード抵抗が異常に大きくなる。もしサージ電界がかかった場合は、電流がダイオードを介してショートリングへ逃げず、ゲート・ソース間の絶縁破壊が発生する。従って、アモルファスシリコンでは本実施の形態１による非線形素子の構造は成り立ちにくい。これを避けるためには、Ｌを小さくする等が考えられるが、写真製版工程でのレジストパターニング不良が発生しやすく、歩留りの低下を招く。または、チャネル幅を大きくする等が考えられるが、ダイオードの巨大化を招いてしまう。
なお、ショートリング配線２２とショートリング配線２３との接続は、例えば上層の絶縁膜（図示せず）に形成したコンタクトホール（図示せず）を介して第３の導電膜でブリッジしてもよく、双方向ダイオードを介して接続してもよい。
本実施の形態１では、酸化物半導体膜３１として、例えば酸化亜鉛（ＺｎＯ）系の酸化物半導体、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ２Ｏ３）および酸化すず（ＳｎＯ２）を添加したＩｎＺｎＳｎＯ系の酸化物、あるいは酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。酸化物半導体膜３１のキャリア濃度としては、１Ｅ＋１２／ｃｍ３以下とするように調整することが望ましい。
ダイオード素子部（第１のダイオード４０、第２のダイオード４１、第３のダイオード４２、第４のダイオード４３）において、ゲート配線４および遮光体３０は、実際のゲート電極としての機能を有していない。遮光体３０は、なくてもよい。しかし、酸化物半導体膜３１は光によってキャリア濃度が上がるため、ダイオードの抵抗の制御性の観点から遮光体３０を設けた方が望ましい。
＜実施の形態２＞
まず、ソース配線に接続される非線形素子（双方向ダイオード）の構成について説明する。
図５は、本発明の実施の形態２によるソース配線における双方向ダイオードの構成の一例を示す平面図である。図６は、図５のＡ−Ａ２の断面図である。
図５，６に示すように、例えばガラス等の透明性絶縁基板である基板１上には、金属等からなる第１の導電膜を加工して遮光体３０およびショートリング配線２２が形成されている。なお、ここではショートリング配線２２となる低抵抗配線を第１の導電膜で形成しているが、後述する第２の導電膜で形成してもよい。
第１の絶縁膜５は、遮光体３０およびショートリング配線２２を覆うように形成されている。酸化物半導体膜３１は、第１の絶縁膜５上であって、遮光体３０と平面視で重なる位置に形成されている。このとき、酸化物半導体膜３１は、平面視において遮光体３０の内側に配置されている。
第２の導電膜からなるソース電極７およびドレイン電極１０は、酸化物半導体膜３１上において互いが離間するように形成されている。ここで、ソース電極７とドレイン電極１０との間に形成される各酸化物半導体膜３１は、第５のダイオード４４および第６のダイオード４５のチャネルとして機能する。第２の導電膜は、ソース電極端子（図示せず）を形成し、さらにソース配線９を形成して表示エリアに延在している。
第２の絶縁膜１１は、第１の絶縁膜５、ソース電極７、ソース配線９、ドレイン電極１０、および酸化物半導体膜３１を覆うように形成されている。第３の絶縁膜１２は、第２の絶縁膜１１を覆うように形成されている。ここで、第２の絶縁膜１１は無機絶縁膜であってもよく、第３の絶縁膜１２は平坦性を有する有機絶縁膜であってもよい。
第３の絶縁膜１２上には、第３の導電膜からなる共通コモン配線２９（共通電位配線）が形成されている。共通コモン配線２９は、第５のダイオード４４および第６のダイオード４５におけるチャネル方向に延在しており、第２のバック電極２５（第２バック電極）を形成している。すなわち、第２のバック電極２５には、コモン電位が印加されることとなる。第２のバック電極２５は、第５のダイオード４４および第６のダイオード４５の各々におけるドレイン電極１０と平面視で重なり、かつ酸化物半導体膜３１の一部と平面視で重なるように形成されている。
第４の絶縁膜２０（第４絶縁膜）は、第２のバック電極２５および第３の絶縁膜１２を覆うように形成されている。第４の絶縁膜２０上には、第４の導電膜からなる第３のバック電極２６が形成されている。第５のダイオード４４における第３のバック電極２６は、第７のコンタクトホール５０を介してソース配線９と電気的に接続されている。また、第６のダイオード４５における第３のバック電極２６は、第８のコンタクトホール５１を介してショートリング配線２２と電気的に接続され、第９のコンタクトホール５２を介して第６のダイオード４５におけるソース電極７と電気的に接続されている。このとき、第５のダイオード４４におけるドレイン電極１０と第６のダイオード４５におけるソース電極７とは同じ（共通する電極）となる。第３のバック電極２６は、第５のダイオード４４および第６のダイオード４５の各々におけるソース電極７と平面視で重なり、かつ酸化物半導体膜３１の一部と平面視で重なるように形成されている。
次に、ゲート配線に接続される非線形素子（双方向ダイオード）の構成について説明する。
図７は、本実施の形態２によるゲート配線における双方向ダイオードの構成の一例を示す平面図である。図８は、図７のＢ−Ｂ２の断面図である。
図７，８に示すように、基板１上には、第１の導電膜からなる遮光体３０およびゲート配線４が形成されており、ゲート配線４は表示エリアに延在している。また、第１の導電膜からなるゲート電極端子（図示せず）も形成される。
第１の絶縁膜５は、遮光体３０、ゲート配線４、およびゲート電極端子を覆うように形成されている。酸化物半導体膜３１は、第１の絶縁膜５上であって、遮光体３０と平面視で重なる位置に形成されている。このとき、酸化物半導体膜３１は、平面視において遮光体３０の内側に配置されている。
第２の導電膜からなるソース電極７およびドレイン電極１０は、酸化物半導体膜３１上において互いが離間するように形成されている。ここで、ソース電極７とドレイン電極１０との間に形成される各酸化物半導体膜３１は、第７のダイオード４６および第８のダイオード４７のチャネルとして機能する。また、ショートリング配線２３も形成される。
第２の絶縁膜１１は、第１の絶縁膜５、ソース電極７、ドレイン電極１０、および酸化物半導体膜３１を覆うように形成されている。第３の絶縁膜１２は、第２の絶縁膜１１を覆うように形成されている。ここで、第２の絶縁膜１１は無機絶縁膜であってもよく、第３の絶縁膜１２は平坦性を有する有機絶縁膜であってもよい。
第３の絶縁膜１２上には、第３の導電膜からなる共通コモン配線２９が形成されている。共通コモン配線２９は、第７のダイオード４６および第８のダイオード４７におけるチャネル方向に延在しており、第２のバック電極２５を形成している。第２のバック電極２５は、第７のダイオード４６および第８のダイオード４７の各々におけるドレイン電極１０と平面視で重なり、かつ酸化物半導体膜３１の一部と平面視で重なるように形成されている。
第４の絶縁膜２０は、第２のバック電極２５および第３の絶縁膜１２を覆うように形成されている。第４の絶縁膜２０上には、第４の導電膜からなる第３のバック電極２６および接続配線５６が形成されている。第７のダイオード４６における第３のバック電極２６は、第１０のコンタクトホール５３を介してゲート配線４および第７のダイオード４６におけるソース電極７と電気的に接続されている。また、第８のダイオード４７における第３のバック電極２６は、第１１のコンタクトホール５４を介してショートリング配線２３と電気的に接続されている。また、接続配線５６は、第１２のコンタクトホール５５を介して第８のダイオード４７におけるドレイン電極１０およびゲート配線４と電気的に接続されている。このとき、第７のダイオード４６におけるドレイン電極１０と第８のダイオード４７におけるソース電極７とは同じ（ショートリング配線２３で共通している）となる。第３のバック電極２６は、第７のダイオード４６および第８のダイオード４７の各々におけるソース電極７と平面視で重なり、かつ酸化物半導体膜３１の一部と平面視で重なるように形成されている。
以上のことから、本実施の形態２によれば、上記で説明したショートリング配線２２とショートリング配線２３とを電気的に接続することによって、トランジスタの静電破壊またはしきい値電圧のシフトを防止することができる。
また、共通コモン配線２９に接続している第２のバック電極２５で酸化物半導体膜３１の一部を覆うことによって、さらにＴＦＴサイズを小さくすることができる。共通コモン配線２９には、ソース配線９の最大動作電圧よりも低い電圧（およそ４Ｖ〜６Ｖ程度）が印加される。第３のバック電極２６の下に第２のバック電極２５が存在（第３のバック電極２６および第２のバック電極２５が平面視で重なる部分が存在）すると、第３のバック電極２６に最大動作電圧が印加された場合であっても、第２のバック電極２５と平面視で重なる部分のバックチャネルには最大動作電圧が印加されない。従って、チャネル長をさらに短くしてもダイオードの抵抗を低く抑えることができる。
酸化物半導体膜３１は、製造過程におけるプラズマダメージまたは水素の混入によってキャリア濃度が変動するため酸化物半導体膜３１の抵抗値が変わりやすい。実施の形態１のように非線形素子をダイオード部と抵抗体との直列構造とするよりも、本実施の形態２のように非線形素子全体をダイオード構造とする方が抵抗を制御しやすい。従って、非線形素子の特性が安定して歩留まり向上を図ることができる。
＜実施の形態３＞
本発明による実施の形態３では、実施の形態２における非線形素子（双方向ダイオード）を、ＦＦＳ方式を採用したアレイ基板（以下、ＦＦＳ用アレイ基板という）に適用する場合について説明する。実施の形態２における双方向ダイオードは、ＦＦＳ用アレイ基板との整合性が良く、第２のバック電極２５および第３のバック電極２６を、ＦＦＳ用アレイ基板における液晶駆動電極（画素電極またはコモン電極）と同層かつ同一材料で形成することが可能である。従って、有機絶縁膜上に液晶駆動電極を配置した高開口率化が可能なＦＦＳ用アレイ基板において、工程数を増やすことなく、バック電極を用いた保護回路を形成することができる。
図９は、本実施の形態３によるＦＦＳ用アレイ基板の構成の一例を示す平面図である。図１０は、図９のＥ−Ｅ２の断面図である。図１１は、図９のＤ−Ｄ２の断面図である。図１２は、図９のＣ−Ｃ２の断面図である。
具体的には、図９は、ＦＦＳアレイ基板の表示領域内における画素部（画素が形成された領域）と、表示領域外に設けられたゲート端子部およびソース端子部とを示している。図９のＣ−Ｃ２に沿った部分は、画素部に対応している。図９のＤ−Ｄ２に沿った部分は、図７，８に示す非線形素子を経由してゲート配線４（図９では図示せず）にゲート信号を供給するために形成されたゲート電極端子３およびゲート端子パッド６３の領域（ゲート端子部）に対応している。図９のＥ−Ｅ２に沿った部分は、図５，６に示す非線形素子を経由してソース配線９（図９では図示せず）に表示信号を印加するために形成されたソース電極端子８およびソース端子パッド６４の領域（ソース端子部）に対応している。
図９〜１２に示すように、例えばガラス等の透明性絶縁基板である基板１上には、金属等からなる第１の導電膜を加工してゲート配線４、ショートリング配線２２、遮光体３０、ゲート電極２、およびゲート電極端子３が形成されている。
第１の絶縁膜５は、ゲート配線４、ショートリング配線２２、遮光体３０、ゲート電極２、およびゲート電極端子３を覆うように形成されている。図９，１２に示すように、ＴＦＴのゲート電極２は、ゲート配線４の一部分であり、ゲート配線４の他の部分よりも幅が広くなっている。
酸化物半導体膜６は、第１の絶縁膜５上であって、ゲート電極２と平面視で重なる位置に形成されている。このとき、酸化物半導体膜６は、平面視においてゲート電極２の内側に配置されている。また、酸化物半導体膜３１は、第１の絶縁膜５上であって、遮光体３０と平面視で重なる位置に形成されている。このとき、酸化物半導体膜３１は、平面視において遮光体３０の内側に配置されている。
第２の導電膜からなるソース電極７およびドレイン電極１０は、酸化物半導体膜６，３１上において互いが離間するように形成されている。ここで、ソース電極７とドレイン電極１０との間に形成される酸化物半導体膜６は、ＴＦＴのチャネルとして機能する。また、ソース電極７とドレイン電極１０との間に形成される酸化物半導体膜３１は、各ダイオードのチャネルとして機能する。第２の導電膜は、ソース電極端子８およびソース配線９を形成している。
第２の絶縁膜１１は、全体を覆うように形成されている。第３の絶縁膜１２は、第２の絶縁膜１１を覆うように形成されている。ここで、第２の絶縁膜１１は無機絶縁膜であってもよく、第３の絶縁膜１２は平坦性を有する有機絶縁膜であってもよい。
第３の絶縁膜１２上には、第３の導電膜からなる共通コモン配線２９が形成されている。共通コモン配線２９は、各ダイオードにおけるチャネル方向に延在しており、第２のバック電極２５を形成している。第２のバック電極２５は、各ダイオードにおけるドレイン電極１０と平面視で重なり、かつ酸化物半導体膜３１の一部と平面視で重なるように形成されている。また、共通コモン配線２９は、画素部にも延在しており、画素部のほぼ全面を覆っている。なお、図９の例では、ＴＦＴ部および第１３のコンタクトホール６０の周辺には共通コモン配線２９を設けていない。
第４の絶縁膜２０は、全体を覆うように形成されている。第４の絶縁膜２０上には、第４の導電膜からなる第３のバック電極２６、櫛歯電極２１、接続配線５６、ゲート端子パッド６３、およびソース端子パッド６４が形成されている。櫛歯電極２１は、画素部に形成される画素電極であり、第１５のコンタクトホール６２を介してドレイン電極１０と電気的に接続されている。ゲート端子パッド６３は、第１４のコンタクトホール６１を介してゲート電極端子３と電気的に接続されている。ソース端子パッド６４は、第１３のコンタクトホール６０を介してソース電極端子８と電気的に接続されている。
次に、本実施の形態３によるＦＦＳ用アレイ基板の製造方法について説明する。
まず、ガラスからなる透明絶縁性の基板１上に第１の導電膜を成膜する。ここでは、第１の導電膜として、ＤＣマグネトロンスパッタ法を用いて、膜厚２００ｎｍ〜３００ｎｍのＡｌ合金（例えば、Ａｌ−Ｎｉ−Ｎｄ）膜を成膜する。その後、Ａｌ合金膜上にレジスト材を塗布して１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにしてＡｌ合金膜をエッチングによってパターニングする。その結果、基板１上にはゲート配線４、ショートリング配線２２、遮光体３０、ゲート電極２、およびゲート電極端子３が形成される。
なお、ここではＡｌ−Ｎｉ−Ｎｄ合金を用いているが、配線抵抗が十分に低ければ、他の材料を用いてもよい。本実施の形態３で用いたＡｌ−Ｎｉ−Ｎｄ合金は、主成分がＡｌであるため導電率が高く、添加されているＮｉによってＩＴＯ（Indium Tin Oxide）等の透明導電膜との電気的な接合が可能な材料である。Ａｌ合金のエッチングには、公知のＰＡＮ系エッチャント（リン酸、硝酸、および酢酸の混酸）を用いた。
次に、基板１の上面全体に第１の絶縁膜５を成膜する。本実施の形態３では、化学気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、第１の絶縁膜５として膜厚４００ｎｍ窒化シリコン（ＳｉＮ）膜と、膜厚５０ｎｍの酸化シリコン（ＳｉＯ）膜とを順に形成した。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、またはカリウム（Ｋ）といったＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性が弱い。従って、第１の絶縁膜５は、ＳｉＯ膜の下層にバリア性に優れるＳｉＮ膜を設けた積層構造とした。第１の絶縁膜５は、ゲート絶縁膜としても機能する。
その後、第１の絶縁膜５上に酸化物半導体膜６，３１を成膜する。本実施の形態３では、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット［Ｉｎ２Ｏ３・（ＺｎＯ）６・（ＳｎＯ２）２］を用いて、ＤＣマグネトロンスパッタ法で膜厚５０ｎｍを成膜した。このとき、公知のＡｒガスを用いてスパッタリングした場合において、通常は酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例では、Ｏの組成比が１３未満）の酸化膜となってしまう。従って、Ａｒガスに酸素ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で５〜１０％のＯ２ガスを添加した混合ガスを用いてスパッタリングを行った。成膜直後のＩｎ−Ｚｎ−Ｓｎ−Ｏ膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示す。一方、ＰＡＮ系薬液では、液温２０℃〜４０℃の範囲で５分間浸漬した後でも膜減りはほとんど認められず、エッチング加工をすることは不可能である。
次に、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして酸化物半導体膜６，３１をエッチングする。エッチングとしては、シュウ酸を含む薬液によるウエットエッチングを用いることができる。薬液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態３では、シュウ酸５ｗｔ％＋水からなるシュウ酸系薬液を用いて酸化物半導体膜６，３１をエッチングした。その後、フォトレジストパターンを除去し、酸化物半導体のキャリア濃度が１Ｅ＋１２／ｃｍ３以下となるように３５０℃で６０分間、大気雰囲気中で基板１全体をアニールした。
酸素を含んだアニールを行うことによって、酸化物半導体膜に対してさらに酸素を供給することができ、キャリア濃度を調整することができる。また、同時に構造緩和も起こるため、構造欠陥が減少して良質な半導体膜となる。なお、ここでは大気雰囲気の場合について説明したが、水蒸気雰囲気でもよく、酸素ガスおよび窒素ガスをガスボンベから一定の割合で混合したものを雰囲気としてもよい。アニール中にＵＶ（Ultraviolet）光を照射しながら酸化力の高いオゾンを発生させながらアニールしてもよい。
次に、第２の導電膜として、Ｍｏ合金、クロム、Ａｌ合金（例えば、Ａｌ−Ｎｉ−Ｎｄ）等を、ＤＣマグネトロンスパッタ法を用いて成膜する。本実施の形態３では、膜厚１００ｎｍのＭｏＮｂ合金と膜厚１００ｎｍのＡｌ−Ｎｉ−Ｎｄ合金とを順に成膜した積層構造とした。その後、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてＡｌ合金およびＭｏ合金の積層膜をエッチングする。当該エッチングによって、ソース電極７およびドレイン電極１０が形成される。また、同時にソース電極端子８およびソース配線９も形成される。エッチングには、リン酸、酢酸、および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチング法を用いることができる。ここでは、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水からなるＰＡＮ薬液を用いてエッチングを行った。
次に、フォトレジストパターンを除去して、３００℃で６０分間、大気雰囲気中でアニールを行う。一般的に、酸化物半導体膜は、シュウ酸のみならずＴＦＴのソース電極およびドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕ、またはこれらの合金）のエッチング加工に用いられる酸系溶液に対してもエッチングダメージを受けて特性を劣化させてしまう。このとき、酸素欠損の増加に伴ってキャリア濃度も上昇するため、再度の酸化が必要となる。本実施の形態３では、酸化処理として大気雰囲気中でアニールを行う場合について説明したが、上記のアニール方法を用いてもよい。
次に、全体を覆うように第２の絶縁膜１１を成膜する。本実施の形態３では、化学気相成長膜（ＣＶＤ）法を用いて、第２の絶縁膜として膜厚２００ｎｍの酸化シリコン（ＳｉＯ）膜を成膜した。その後、第３の絶縁膜１２として、平坦性を有する有機絶縁膜を形成する。本実施の形態３では、感光性を有するアクリル系の有機樹脂材料を、スピンコート法を用いて膜厚２．０μｍ〜３．０μｍとなるように塗布した。なお、本実施の形態３では、アクリル系の有機樹脂材料を用いる場合について説明したが、オレフィン系材料、ノボラック系材料、ポリイミド系材料、シロキサン系材料を用いてもよい。
次に、４回目の写真製版工程と現像工程とによって、感光性の有機樹脂材料をパターニングし、第７のコンタクトホール５０、第８のコンタクトホール５１、第９のコンタクトホール５２、第１０のコンタクトホール５３、第１１のコンタクトホール５４、第１２のコンタクトホール５５、第１３のコンタクトホール６０、第１４のコンタクトホール６１、および第１５のコンタクトホール６２の位置に対応する有機材料を除去する。その後、２００℃〜２３０℃の大気雰囲気中でベーク処理を６０分間行い、有機樹脂材料を焼き固める。このようなベーク処理を行うことによって、絶縁膜としての耐圧および強度が増大し、後に第３の絶縁膜１２をマスクとしてドライエッチングを行うことが可能となる。
次に、第３の絶縁膜１２をマスクとして第１の絶縁膜５および第２の絶縁膜１１をドライエッチング法を用いてエッチングして、第７のコンタクトホール５０、第８のコンタクトホール５１、第９のコンタクトホール５２、第１０のコンタクトホール５３、第１１のコンタクトホール５４、第１２のコンタクトホール５５、第１３のコンタクトホール６０、第１４のコンタクトホール６１、および第１５のコンタクトホール６２を形成する。本実施の形態３では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングを行った。
次に、第３の導電膜として、透明導電膜であるＩＴＯ膜をＤＣマグネトロンスパッタ法を用いて膜厚５０ｎｍ〜８０ｎｍとなるように成膜する。スパッタガスとしては、Ａｒに水蒸気を混合したものを用いている。その後、５回目の写真製版工程およびウエットエッチングによって、透明導電膜をパターニングして共通コモン配線２９を形成する。共通コモン配線２９は、各ダイオードのチャネル方向に延在しており、第２のバック電極２５を有している。また、共通コモン配線２９は、画素部にも延在しており、画素部のほぼ全面を覆っている。図９の例では、ＴＦＴ部および第１３のコンタクトホール６０の周辺に共通コモン配線２９を設けていないが、ＴＦＴの上層に共通コモン配線を設けてもよい。共通コモン配線２４には、外部（図示せず）からコモン電位が印加されている。
次に、全体を覆うように第４の絶縁膜２０を成膜する。本実施の形態３では、化学気相成長膜（ＣＶＤ）法を用いて、膜厚３００ｎｍ〜４００ｎｍの窒化シリコン（ＳｉＮ）を成膜した。その後、６回目の写真製版工程によって、第７のコンタクトホール５０、第８のコンタクトホール５１、第９のコンタクトホール５２、第１０のコンタクトホール５３、第１１のコンタクトホール５４、第１２のコンタクトホール５５、第１３のコンタクトホール６０、第１４のコンタクトホール６１、および第１５のコンタクトホール６２の位置に合うようにフォトレジストのコンタクトホールを形成する。そして、当該フォトレジストのパターンをマスクにして、各コンタクトホール内の第４の絶縁膜２０をエッチングで除去する。なお、６回目の写真製版工程によって形成するフォトレジストのコンタクトホールの径を小さくし、既に開口されているコンタクトホールの内側になるようにしている。
次に、第４の導電膜を成膜する。本実施の形態３では、第３の導電膜と同じ方法で非晶質のＩＴＯ膜を成膜した。そして、７回目の写真製版工程によってフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして非晶質のＩＴＯ膜をエッチングする。エッチングは、シュウ酸５ｗｔ％＋水からなるシュウ酸系薬液を用いたウエットエッチング法で行った。その後、フォトレジストパターンを除去する。その結果、第３のバック電極２６、櫛歯電極２１、接続配線５６、ゲート端子パッド６３、およびソース端子パッド６４が形成される。
櫛歯電極２１は、第１５のコンタクトホール６２を介してドレイン電極１０と電気的に接続される。ゲート端子パッド６３は、第１４のコンタクトホール６１を介してゲート電極端子３と電気的に接続される。ソース端子パッド６４は、第１３のコンタクトホール６０を介してソース電極端子８と電気的に接続される。第６のダイオード４５における第３のバック電極２６は、第８のコンタクトホール５１を介してショートリング配線２２と電気的に接続し、第９のコンタクトホール５２を介して第６のダイオード４５におけるソース電極７と電気的に接続される。第５のダイオード４４における第３のバック電極２６は、第７のコンタクトホール５０を介してソース配線９と電気的に接続される。第７のダイオード４６における第３のバック電極２６は、第１０のコンタクトホール５３を介してゲート配線４および第７のダイオード４６におけるソース電極７と電気的に接続される。第８のダイオード４７における第３のバック電極２６は、第１１のコンタクトホール５４を介してショートリング配線２３と電気的に接続される。接続配線５６は、第１２のコンタクトホール５５を介してゲート配線４および第８のダイオード４７におけるドレイン電極１０と電気的に接続される。
その後、製造過程でアレイ基板で発生したプラズマダメージ等を解消するために、２３０℃の大気雰囲気中で６０分間熱処理を行う。
液晶表示パネルの組み立ては、上記の工程を経て完成したＴＦＴ基板（アレイ基板）の表面に配向膜またはスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製したカラーフィルタまたは配向膜を備えた対向基板をアレイ基板と貼り合わせる。このとき、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、当該隙間に液晶層を形成して封止することによって、ＦＦＳ方式の液晶表示パネルが形成される。最後に、液晶パネルの外側に偏光板、位相差板、およびバックライトユニット等を配設することによって液晶表示装置が完成する。
以上のことから、本実施の形態３によれば、第２のバック電極２５および第３のバック電極２６を、ＦＦＳの液晶駆動電極（画素電極またはコモン電極）と同層に同一材料で形成することが可能となる。また、遮光体３０とアレイ基板における画素部の画素トランジスタを構成するゲート電極２およびゲート配線４とを共通の材料である第１の導電膜で形成し、遮光体３０上に形成した絶縁膜と画素トランジスタを構成するゲート絶縁膜とを共通の材料である第１の絶縁膜５で形成することによって、工程数を増加することなく保護回路（双方向ダイオード）を形成することができる。
また、他の実施の形態についても、アレイ状に配置される画素部を有するアレイ素子基板上に保護回路を配置する場合は、本実施の形態３と同様に、遮光体３０をアレイ素子基板における画素部に配置される画素トランジスタを構成するゲート電極２またはゲート配線４と共通の材料となる第１の導電膜により構成し、遮光体３０上を覆うように設けられる絶縁膜と画素トランジスタのゲート絶縁膜とについて共通する第１の絶縁膜５により構成することによって、工程数の増加を招くことなく、当該保護回路を形成することができることになる。
なお、上記では、実施の形態２における双方向ダイオードをＦＦＳ用アレイ基板に適用する場合について説明したが、実施の形態１における双方向ダイオードをＦＦＳ用アレイ基板に適用する場合であっても工程数を増加することなく保護回路（双方向ダイオード）を形成することができる。
＜実施の形態４＞
上述の通り、酸化物半導体膜は、ＴＦＴのソース電極およびドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕ、またはこれらの合金）のエッチング加工に用いられる酸系溶液によってエッチングダメージを受ける。従って、酸化物半導体膜６，３１上にソース電極７およびドレイン電極１０をエッチングによって形成した場合は、ソース電極７とドレイン電極１０との間における酸化物半導体膜６，３１（チャネル）の表面で酸素欠損が増加し、その結果キャリア濃度が急激に上昇する。従って、キャリア濃度の増加を抑制するために、酸素を含んだ雰囲気中でアニールを行う。しかし、キャリア濃度の増加は、酸化物半導体膜６，３１と接触する金属の種類またはエッチング時の溶液の温度によって変化しやすく、酸化処理が不足するとＴＦＴのオフ動作不良、および非線形素子では抵抗が減少することによるリークが問題となる。また、酸化が過剰になると、ＴＦＴではキャリア濃度が下がってオン電流および移動度が低下してしまう。本発明の実施の形態４では、このような問題を解決しており、以下に説明する。
図１３は、本実施の形態４によるＦＦＳ用アレイ基板の表示領域内における画素部の断面図であり、図９のＣ−Ｃ２の断面を示している。図１４は、ソース配線における双方向ダイオードの構成の一例を示す断面図であり、平面視は図５と同様である。図１５は、ゲート配線における双方向ダイオードの構成の一例を示す断面図であり、平面視は図７と同様である。
なお、図９のＤ−Ｄ２に沿った部分は、図１５に示す非線形素子を経由してゲート配線４にゲート信号を供給するために形成されたゲート電極端子３およびゲート端子パッド６３の領域（ゲート端子部）に対応している。図９の図９のＥ−Ｅ２に沿った部分は、図１４に示す非線形素子を経由してソース配線９に表示信号を印加するために形成されたソース電極端子８およびソース端子パッド６４の領域（ソース端子部）に対応している。
以下では、本実施の形態４によるＦＦＳ用アレイ基板の構成と、実施の形態３によるＦＦＳ用アレイ基板の構成との違いに主眼を置いて説明する。
図１３に示すように、画素部では、ソース電極７の一部から酸化物半導体膜６を経由してドレイン電極１０の一部に渡って第２の酸化物半導体膜３２が形成されている。第２の酸化物半導体膜３２は、酸化物半導体膜６よりも膜中における酸素濃度が高く、キャリア濃度が低い。一方、図１４，１５に示すように、画素部以外の非線形素子の領域では、ソース電極７の一部から第１の絶縁膜５を経由してドレイン電極１０の一部に渡って第２の酸化物半導体膜３２が形成されている。
次に、本実施の形態４によるＦＦＳ用アレイ基板の製造方法について説明する。なお、第１の絶縁膜５を形成するまでの工程は、実施の形態３と同様であるため、ここでは説明を省略する。
第１の絶縁膜５上に、酸化物半導体膜６（第２酸化物半導体）を成膜する。本実施の形態４では、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット［Ｉｎ２Ｏ３・（ＺｎＯ）６・（ＳｎＯ２）２］を用いて、ＤＣマグネトロンスパッタ法で膜厚５０ｎｍを成膜した。ここでは、Ａｒガスに対して分圧比で５〜１０％のＯ２ガスを添加した混合ガスを用いてスパッタリングを行った。
次に、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして酸化物半導体膜をエッチングする。エッチングとしては、シュウ酸を含む薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去し、酸化物半導体のキャリア濃度が１Ｅ＋１２／ｃｍ３以下となるように３５０℃の大気雰囲気中で６０分間アニールした。
次に、第２の導電膜として、Ｍｏ合金、クロム、Ａｌ合金（例えば、Ａｌ−Ｎｉ−Ｎｄ）等を、ＤＣマグネトロンスパッタ法を用いて成膜する。本実施の形態４では、膜厚１００ｎｍのＭｏＮｂ合金と膜厚１００ｎｍのＡｌ−Ｎｉ−Ｎｄ合金とを順に成膜した積層構造とした。その後、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてＡｌ合金およびＭｏ合金の積層膜をエッチングする。当該エッチングによって、ソース電極７（第２ソース電極）およびドレイン電極１０（第２ドレイン電極）が形成される。また、同時にソース電極端子８およびソース配線９も形成される。エッチングには、リン酸、酢酸、および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチング法を用いることができる。ここでは、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水からなるＰＡＮ薬液を用いてエッチングを行った。
次に、ソース電極７およびドレイン電極１０上に、第２の酸化物半導体膜３２（第３酸化物半導体膜）を成膜する。本実施の形態４では、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット［Ｉｎ２Ｏ３・（ＺｎＯ）６・（ＳｎＯ２）２］を用いて、ＤＣマグネトロンスパッタ法で膜厚５０ｎｍを成膜した。ここでは、Ａｒガスに対して分圧比で２０％のＯ２ガスを添加した混合ガスを用いてスパッタリングを行った。Ｏ２の分圧比を高めることによって、酸化物半導体膜６よりも膜中の酸素濃度を高くすることができる。
次に、写真製版工程で第２の酸化物半導体膜３２が酸化物半導体膜６よりも大きく形成されるようにフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして酸化物半導体膜３２をシュウ酸でエッチングする。これにより、ソース電極およびドレイン電極１０で覆われていない酸化物半導体膜６の面上には酸化物半導体膜３２が覆われることになる。
その後、フォトレジストパターンを除去し、第２の酸化物半導体膜３２のキャリア濃度が１Ｅ＋１０／ｃｍ３以下となるように３５０℃で６０分間、大気雰囲気中で基板１全体をアニールする。当該アニールによって第２の酸化物半導体膜３２から酸化物半導体膜６に酸素が供給されて、先のエッチングダメージが回復されるため、移動度を下げることなく安定した特性を得ることができる。また、非線形素子を構成する第２の酸化物半導体膜３２は、エッチングダメージを受けず、かつキャリア濃度を下げることができるため、非線形素子のサイズを小さくすることが可能となる。
次に、全体を覆うように第２の絶縁膜１１を成膜する。以降の工程は、実施の形態３と同様であるため、ここでは説明を省略する。
以上のことから、本実施の形態４によれば、ＴＦＴの特性の安定性および信頼性を高めることができる。また、非線形素子である双方向ダイオードのサイズを小さくすることが可能となる。
なお、実施の形態１〜４では、第１の絶縁膜５、ソース電極７、ドレイン電極１０、および酸化物半導体膜３１を覆う絶縁膜（第２絶縁膜）として、第２の絶縁膜１１および第３の絶縁膜１２により構成される積層膜とし、当該積層膜上に第１のバック電極２４を形成した構成について説明したが、単層の絶縁膜を用いてもよい。例えば、低誘電率であり膜厚が１μｍ以上の絶縁膜を用いてゲート容量を低くすることによって、実施の形態１〜４と同様にダイオードの抵抗を高くすることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 基板、２ ゲート電極、３ ゲート電極端子、４ ゲート配線、５ 第１の絶縁膜、６ 酸化物半導体膜、７ ソース電極、８ ソース電極端子、９ ソース配線、１０ ドレイン電極、１１ 第２の絶縁膜、１２ 第３の絶縁膜、１３ 第１のコンタクトホール、１４ 第２のコンタクトホール、１５ 第３のコンタクトホール、１６ 第４のコンタクトホール、１７ 第５のコンタクトホール、１８ 第６のコンタクトホール、２０ 第４の絶縁膜、２１ 櫛歯電極、２２，２３ ショートリング配線、２４ 第１のバック電極、２５ 第２のバック電極、２６ 第３のバック電極、２８ 接続配線、２９ 共通コモン配線、３０ 遮光体、３１ 酸化物半導体膜、３２ 第２の酸化物半導体膜、４０ 第１のダイオード、４１ 第２のダイオード、４２ 第３のダイオード、４３ 第４のダイオード、４４ 第５のダイオード、４５ 第６のダイオード、４６ 第７のダイオード、４７ 第８のダイオード、５０ 第７のコンタクトホール、５１ 第８のコンタクトホール、５２ 第９のコンタクトホール、５３ 第１０のコンタクトホール、５４ 第１１のコンタクトホール、５５ 第１２のコンタクトホール、５６ 接続配線、６０ 第１３のコンタクトホール、６１ 第１４のコンタクトホール、６２ 第１５のコンタクトホール、６３ ゲート端子パッド、６４ ソース端子パッド、８０ アレイ基板、８１ ゲート配線、８２ ソース配線、８３ 画素部、８４ 額縁領域、８５ 画素、８６ 画素トランジスタ、８７ 保持容量部、８８ 画素電極、８９ 蓄積容量配線、９０ 双方向ダイオード、９１ ショートリング配線、９２，９３ ダイオード。

Claims (18)

  1. 基板上に形成された遮光体と、
    前記遮光体を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜上であって前記遮光体と平面視で重なるように形成された第１酸化物半導体膜と、
    前記第１酸化物半導体膜上において互いが離間する離間部分を有して形成された第１ソース電極および第１ドレイン電極と、
    前記第１酸化物半導体膜、前記第１ソース電極、および前記第１ドレイン電極を覆うように形成された第２絶縁膜と、
    前記第２絶縁膜上に形成され、コンタクトホールを介してソース配線に接続された第１バック電極と、
    を備え、
    前記第１バック電極は、前記第１ソース電極と、前記第１酸化物半導体膜上における前記離間部分の一部とに対して平面視で重なり、かつ前記離間部分における前記一部以外の他の部分に対して平面視で重ならないように形成され、
    前記第２絶縁膜上に形成された第２バック電極と、
    前記第２バック電極および前記第２絶縁膜の表面を覆うように形成された第３絶縁膜と、
    をさらに備え、
    前記第１バック電極は、前記第３絶縁膜上に形成され、
    前記第２バック電極は、共通電位配線に接続され、かつ前記第１ドレイン電極と、前記第１酸化物半導体膜上における前記離間部分の一部とに対して平面視で重なるように形成されることを特徴とする、非線形素子。
  2. 前記第１バック電極および前記第２バック電極は、前記第１酸化物半導体膜上において前記第３絶縁膜を介して平面視で重なるように形成されることを特徴とする、請求項１に記載の非線形素子。
  3. 前記第２絶縁膜は、無機絶縁膜と、当該無機絶縁膜上に形成された有機絶縁膜との積層膜であることを特徴とする、請求項１または２に記載の非線形素子。
  4. 前記第１酸化物半導体膜は、前記離間部分の少なくとも一部が前記第１バック電極に平面視で覆われないことを特徴とする、請求項１から３のいずれか１項に記載の非線形素子。
  5. ＦＦＳ（Fringe Field Switching）方式を採用したアレイ基板であって、
    請求項１から４のいずれか１項に記載の非線形素子を備えることを特徴とする、アレイ基板。
  6. ＦＦＳ（Fringe Field Switching）方式を採用したアレイ基板であって、
    請求項１に記載の非線形素子を有し、
    前記第１バック電極と同一材料により形成された櫛歯電極と、
    前記第２バック電極と同一材料により形成されたコモン電極と、
    を備える、アレイ基板。
  7. 請求項６に記載のアレイ基板の製造方法であって、
    前記第１バック電極および前記櫛歯電極は同時に形成され、前記第２バック電極および前記コモン電極は同時に形成されることを特徴とする、アレイ基板の製造方法。
  8. ＴＦＴ（Thin Film Transistor）をさらに備え、
    前記ＴＦＴは、
    前記第１絶縁膜上に形成された第２酸化物半導体膜と、
    前記第２酸化物半導体膜上において互いが離間するように形成された第２ソース電極および第２ドレイン電極と、
    前記第２ソース電極、前記第２酸化物半導体膜、および前記第２ドレイン電極に渡って形成された第３酸化物半導体膜とを有し、
    前記非線形素子は、前記第１酸化物半導体膜に代えて、前記第１ソース電極、前記第１酸化物半導体膜、および前記第１ドレイン電極に渡って形成された前記第３酸化物半導体膜を備えることを特徴とする、請求項６に記載のアレイ基板。
  9. 前記第２酸化物半導体膜は、前記第３酸化物半導体膜よりも低酸素濃度であることを特徴とする、請求項８に記載のアレイ基板。
  10. 基板上に互いが離間するように形成されたゲート配線および遮光体と、
    前記ゲート配線および前記遮光体を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜上であって前記遮光体と平面視で重なるように形成された第１酸化物半導体膜と、
    前記第１酸化物半導体膜上において互いに離間する離間部分を有して形成された第１ソース電極および第１ドレイン電極と、
    前記第１酸化物半導体膜、前記第１ソース電極、および前記第１ドレイン電極を覆うように形成された第２絶縁膜と、
    前記第２絶縁膜上に形成され、コンタクトホールを介して前記ゲート配線および前記第１ソース電極に接続された第１バック電極と、
    を備え、
    前記第１バック電極は、前記第１ソース電極と、前記第１酸化物半導体膜上における前記離間部分の一部とに対して平面視で重なり、かつ前記離間部分における前記一部以外の他の部分に対して平面視で重ならないように形成され、
    前記第２絶縁膜上に形成された第２バック電極と、
    前記第２バック電極および前記第２絶縁膜の表面を覆うように形成された第３絶縁膜と、
    をさらに備え、
    前記第１バック電極は、前記第３絶縁膜上に形成され、
    前記第２バック電極は、共通電位配線に接続され、かつ前記第１ドレイン電極と、前記第１酸化物半導体膜上における前記離間部分の一部とに対して平面視で重なるように形成されることを特徴とする、非線形素子。
  11. 前記第１バック電極および前記第２バック電極は、前記第１酸化物半導体膜上において前記第３絶縁膜を介して平面視で重なるように形成されることを特徴とする、請求項１０に記載の非線形素子。
  12. 前記第２絶縁膜は、無機絶縁膜と、当該無機絶縁膜上に形成された有機絶縁膜との積層膜であることを特徴とする、請求項１０または１１に記載の非線形素子。
  13. 前記第１酸化物半導体膜は、前記離間部分の少なくとも一部が前記第１バック電極に平面視で覆われないことを特徴とする、請求項１０から１２のいずれか１項に記載の非線形素子。
  14. ＦＦＳ（Fringe Field Switching）方式を採用したアレイ基板であって、
    請求項１０から１３のいずれか１項に記載の非線形素子を備えることを特徴とする、アレイ基板。
  15. ＦＦＳ（Fringe Field Switching）方式を採用したアレイ基板であって、
    請求項１０に記載の非線形素子を有し、
    前記第１バック電極と同一材料により形成された櫛歯電極と、
    前記第２バック電極と同一材料により形成されたコモン電極と、
    を備える、アレイ基板。
  16. 請求項１５に記載のアレイ基板の製造方法であって、
    前記第１バック電極および前記櫛歯電極は同時に形成され、前記第２バック電極および前記コモン電極は同時に形成されることを特徴とする、アレイ基板の製造方法。
  17. ＴＦＴ（Thin Film Transistor）をさらに備え、
    前記ＴＦＴは、
    前記第１絶縁膜上に形成された第２酸化物半導体膜と、
    前記第２酸化物半導体膜上において互いが離間するように形成された第２ソース電極および第２ドレイン電極と、
    前記第２ソース電極、前記第２酸化物半導体膜、および前記第２ドレイン電極に渡って形成された第３酸化物半導体膜とを有し、
    前記非線形素子は、前記第１酸化物半導体膜に代えて、前記第１ソース電極、前記第１酸化物半導体膜、および前記第１ドレイン電極に渡って形成された前記第３酸化物半導体膜を備えることを特徴とする、請求項１５に記載のアレイ基板。
  18. 前記第２酸化物半導体膜は、前記第３酸化物半導体膜よりも低酸素濃度であることを特徴とする、請求項１７に記載のアレイ基板。
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