<実施の形態1>
図1は、実施の形態1に係るTFT基板の構成を示す平面図である。実施の形態1のTFT基板は、スイッチング素子としての薄膜トランジスタ(TFT)がマトリクス状に複数個配置されたアクティブマトリクス基板である。また、ここでは、平面型表示装置(フラットパネルディスプレイ)である液晶表示装置(LCD)用のTFT基板を例に挙げて説明する。
TFT基板200は、TFT201を有する画素204がマトリクス状に配列される表示領域202と、表示領域202の外側を囲む額縁領域203とに分けられる。
表示領域202には、複数のゲート配線(走査信号線)51および複数のソース配線(表示信号線)21が配設される。複数のゲート配線51は互いに平行に配設され、複数のソース配線21も互いに平行に配設される。複数のゲート配線51と複数のソース配線21は交差する。図1では、ゲート配線51が横方向に延在し、ソース配線21が縦方向に延在している。隣接するゲート配線51と隣接するソース配線21で囲まれた領域が画素204となるので、表示領域202には、画素204がマトリクス状に配列されることになる。
図1では、代表的に1つの画素204を拡大して示している。画素204には、少なくとも1つのTFT201が配設される。TFT201は、ソース配線21とゲート配線51の交差点近傍に配置され、ゲート配線51に接続されるゲート電極と、ソース配線21に接続されるソース電極と、画素電極6に接続されるドレイン電極とを有している。また、画素電極6は補助容量電極8との間に補助容量209を形成しており、補助容量電極8は所定の共通電位が供給される補助容量配線81に接続されている。補助容量配線81は、ゲート配線51に平行に(ソース配線21に直交するように)延在し、ゲート配線51と補助容量配線81とは交互に配設される。
一方、TFT基板200の額縁領域203には、走査信号駆動回路205および表示信号駆動回路206が設けられている。図示は省略するが、ゲート配線51は、表示領域202から走査信号駆動回路205が設けられた側の額縁領域203へと引き出され、走査信号駆動回路205に接続されている。同様に、ソース配線21は、表示領域202から表示信号駆動回路206が設けられた側の額縁領域203へと引き出され、表示信号駆動回路206に接続されている。
走査信号駆動回路205の近傍には、走査信号駆動回路205を外部と接続させるための接続基板207が配設され、表示信号駆動回路206の近傍には、表示信号駆動回路206を外部と接続させるための接続基板208が配設されている。これら接続基板207および208は、例えば、FPC(Flexible Printed Circuit)などの配線基板である。
走査信号駆動回路205には、接続基板207を介して外部から各種の制御信号が供給され、表示信号駆動回路206には、接続基板208を介して外部から各種の制御信号および画像データが供給される。走査信号駆動回路205は、外部からの制御信号に基づいて、ゲート配線51にゲート信号(走査信号)を供給する。このゲート信号によって、ゲート配線51が一定周期で順番に選択される。表示信号駆動回路206は、外部からの制御信号に基づいて、画像データに応じた表示信号をソース配線21に供給する。この走査信号駆動回路205と表示信号駆動回路206の動作によって、表示信号に応じた表示電圧が各画素204に供給される。
なお、走査信号駆動回路205および表示信号駆動回路206は、TFT基板200上に形成されるとは限らず、例えば、TCP(Tape Carrier Package)を用いて構成され、TFT基板200に接続される場合もある。また、補助容量電極8は、後述するように、画素電極6と平面視で重複(重畳)するように配設され、画素電極6を一方の電極、補助容量電極8をもう一方の電極とする補助容量209を形成する。各画素204の補助容量電極8は、補助容量配線81に接続されて結束し、例えば走査信号駆動回路205や表示信号駆動回路206などから所定の共通電位が供給される。
TFT201は、画素電極6に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線51からゲート電極に与えられるゲート信号により、オン/オフが制御される。TFT201がオンになると、ソース配線21からドレイン電極に供給された表示電圧が画素電極6に印加され、画素電極6と共通電極(不図示)との間に、表示電圧に応じた電界が生じる。画素電極6と共通電極との間には液晶を介して補助容量209と並列な容量(液晶容量)が形成される。画素電極6に印加された表示電圧は、液晶容量と補助容量209によって一定期間保持される。
液晶表示装置の場合、TFT基板200に対向するように対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、TFT基板200の前面側(視認側)に配置される。対向基板には、カラーフィルタ、ブラックマトリクス(BM)、配向膜等が形成される。配向膜は、TFT基板200の表面にも形成されていてもよい。なお、FFS(Fringe Field Switching)方式など横電界駆動方式の液晶表示装置の場合、共通電極は、対向基板ではなくTFT基板200上に配設される。
TFT基板200と対向基板とが一定の間隙(セルギャップ)を介して貼り合わされ、その間隙に液晶が注入されて封止されることで、液晶表示パネルが形成される。すなわち、液晶表示パネルは、TFT基板200と対向基板との間に液晶層が挟持された構造となる。さらに、液晶表示パネルの外面には、偏光板、位相差板等が設けられる。また、液晶表示パネルの背面側(TFT基板200の裏側)には、バックライトユニット等が配設される。
ここで、液晶表示装置の動作を簡単に説明する。TFT基板200と対向基板との間に挟持されている液晶は、画素電極6と共通電極との間に生じる電界によって駆動される(配向方向が制御される)。液晶の配向方向が変化すると、それを通過する光の偏光状態が変化する。よって、偏光板を通過して直線偏光となったバックライトユニットからの光は、液晶表示パネルの液晶層を通過するときに偏光状態が変化する。具体的には、バックライトユニットからの光は、TFT基板200側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、その偏光状態が変化する。
液晶層を通過した光は、その偏光状態により、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、画素電極6に印加されている表示電圧によって変化する。したがって、表示電圧を制御することによって、視認側の偏光板を通過する光量を制御できる。液晶表示装置では、画素ごとに印加する表示電圧を表示データに基づいて制御することで、所望の画像を表示させている。
次に、図2および図3を参照して、本実施の形態に係るTFT基板200のより詳細な構成について説明する。図2は、FFS方式のTFT基板200における画素204を含む主要部の平面構成を示す図であり、図3は、その断面構成を示す図である。図3では、図2に示すX−X線、Y−Y線およびZ−Z線に対応する断面に対応している。X−X線に沿った断面は、画素204の形成領域(画素部)に対応する。Y−Y線に沿った断面は、ゲート配線51の端部に設けられた、走査信号駆動回路205からのゲート信号を印加するゲート端子パッド52の形成領域(ゲート端子部)に対応する。Z−Z線に沿った断面は、ソース配線21の端部に設けられた、表示信号駆動回路206からの表示信号を印加するためのソース端子パッド23の形成領域(ソース端子部)に対応する。
さらに、X−X線に沿った画素部の断面は、図3に示すように、ゲート配線51とソース配線21とが交差する領域である「ゲート・ソース配線交差部」と、TFT201の形成領域である「TFT部」と、画素電極6および共通電極7の形成領域である「画像表示部」と、補助容量209の形成領域である「補助容量部」とを含んでいる。
図3のように、TFT基板200は、例えばガラス等の透明性絶縁基板である基板1を用いて形成される。また、本実施の形態では、TFT201のソース電極2およびドレイン電極3、並びに、TFT201に接続するソース配線21およびソース端子22のそれぞれは、絶縁膜11を挟む上下2つの層から構成されている。すなわち、ソース電極2は下層ソース電極2aと上層ソース電極2bから成り、ドレイン電極3は下層ドレイン電極3aと上層ドレイン電極3bから成り、ソース配線21は下層ソース配線21aと上層ソース配線21bから成り、ソース端子22は下層ソース端子22aと上層ソース端子22bから成る。絶縁膜11は、TFT部ではTFT201のゲート絶縁膜の一部として機能するため、以下では「第1ゲート絶縁膜11」と称する。
上記の下層ソース電極2a、下層ドレイン電極3a、下層ソース配線21aおよび下層ソース端子22aは、基板1上に成膜した第1の導電膜をパターニングすることによって形成されている。また、ドレイン電極3に接続される画素電極6も、これらと同じ第1の導電膜を用いて形成されている。
図2において、ソース配線21(下層ソース配線21aおよび上層ソース配線21b)は縦方向に延在している。下層ソース電極2aと下層ソース配線21aは繋がっており、下層ソース配線21aから分岐してTFT部まで延びた部分が下層ソース電極2aとなっている。
また、画素電極6は、下層ドレイン電極3aに繋がるように形成されている。TFT基板200が透過型の液晶表示装置に用いられる場合、画素電極6は、透明導電膜で形成される。
下層ソース電極2aと下層ドレイン電極3aは間隔を開けて配設されており、それらに跨がるように半導体膜4が配設されている。半導体膜4は、下層ソース電極2aおよび下層ドレイン電極3aの上面と接触している。それにより、半導体膜4と下層ソース電極2aとの間、および、半導体膜4と下層ドレイン電極3aとの間は、それぞれ電気的に接続される。半導体膜4における下層ソース電極2aと下層ドレイン電極3aとの間の部分は、TFT201のオン時にチャネルが形成されるチャネル部4aとなる。
半導体膜4は、例えば、酸化物半導体膜である。酸化物半導体膜をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を実現することができる。具体的には、酸化物半導体膜として、酸化亜鉛(ZnO)系や、酸化亜鉛(ZnO)に酸化ガリウム(Ga2O3)、酸化インジウム(In2O3)を添加したIGZO系を用いることができる。
第1ゲート絶縁膜11は、下層ソース電極2a、下層ドレイン電極3a、半導体膜4、画素電極6、下層ソース配線21aおよび下層ソース端子22aを覆うように、基板1の全体に形成されている。第1ゲート絶縁膜11には、複数のコンタクトホールが形成されている。具体的には、半導体膜4に達するコンタクトホール13(ソース電極部コンタクトホール)およびコンタクトホール14(ドレイン電極部コンタクトホール)、下層ドレイン電極3aに達するコンタクトホール15(画素ドレインコンタクトホール)、下層ソース配線21aに達するコンタクトホール16(ソース配線部コンタクトホール)、下層ソース端子22aに達するコンタクトホール17(第1のソース端子部コンタクトホール)などである。
コンタクトホール13は、下層ソース電極2aと重畳する位置に形成され、コンタクトホール14は、下層ドレイン電極3aと重畳する位置に形成される。つまり、コンタクトホール13,14は、チャネル部4aとは重複せず、半導体膜4を挟むように形成される。また、コンタクトホール16は、図2に示すようにソース配線21に沿って一定間隔で設けられる。
第1ゲート絶縁膜11の上には、上層ソース電極2b、上層ドレイン電極3b、上層ソース配線21bおよび上層ソース端子22bが形成される。これらは、第2の導電膜をパターニングすることによって形成される。上層ソース電極2bと上層ソース配線21bは繋がっており、上層ソース配線21bから分岐してTFT部まで延びた部分が上層ソース電極2bとなっている。
上層ソース電極2bは、コンタクトホール13を通して、下層ソース電極2aの上方で半導体膜4に接触し、それにより半導体膜4と上層ソース電極2bが電気的に接続される。また、上層ソース配線21bは、コンタクトホール16を通して下層ソース配線21aと接触し、それにより下層ソース配線21aと上層ソース配線21bが電気的に接続される。従って、半導体膜4とソース配線21とは、下層ソース電極2aを通して電気的に接続されると共に、上層ソース電極2bを通しても電気的に接続される。
上層ドレイン電極3bは、コンタクトホール14を通して下層ドレイン電極3aの上方で半導体膜4に接触し、それにより半導体膜4と上層ドレイン電極3bが電気的に接続される。また、上層ドレイン電極3bは、コンタクトホール15を通して下層ドレイン電極3aにも接触し、それにより下層ドレイン電極3aと上層ドレイン電極3bが電気的に接続される。従って、半導体膜4と画素電極6とは、下層ドレイン電極3aを通して電気的に接続されると共に、上層ドレイン電極3bを通しても電気的に接続される。
上層ソース端子22bは、コンタクトホール17を通して下層ソース端子22aに接触し、それにより下層ソース端子22aと上層ソース端子22bが電気的に接続される。
また、上層ソース電極2b、上層ドレイン電極3b、上層ソース配線21bおよび上層ソース端子22bを覆うように、基板1の全体に絶縁膜12が形成されている。絶縁膜12は、TFT部では上記の第1ゲート絶縁膜11と共にTFT201のゲート絶縁膜として機能するため、以下ではそれを「第2ゲート絶縁膜12」と称する。
第2ゲート絶縁膜12には、上層ソース端子22bに達するコンタクトホール18(第2のソース端子部コンタクトホール)が形成されている。
第2ゲート絶縁膜12の上には、TFT201のゲート電極5、並びに共通電極7、補助容量電極8、ゲート配線51、ゲート端子パッド52、ソース端子パッド23および補助容量配線81(図3では不図示)が形成されている。これらは、第3の導電膜をパターニングすることによって形成される。
図2において、ゲート配線51は横方向に延在している。TFT201のゲート電極5は、ゲート配線51の一部分である。すなわち、ゲート配線51におけるTFT部の部分がゲート電極5となっている。ゲート電極5は、ゲート配線51の他の部分よりも幅が広くなっている。
補助容量電極8および補助容量配線81は、共通電極7と一体的に形成されている。図2に示すように、補助容量電極8は共通電極7の端部に設けられている。画素電極6の端部は、補助容量電極8と共に補助容量209を形成するように、補助容量電極8の下の位置まで延びている。また、補助容量配線81は、ゲート配線51の延在方向に隣接する画素の補助容量電極9間を接続するように、ゲート配線51と平行に延在している。補助容量配線81は、共通電極7に共通電位が供給するための配線としても用いられる。
図2では補助容量電極8が共通電極7の端部に直線状に配置された例を示したが、所望の容量値が得られれば、補助容量電極8の平面形状は任意でよく、例えば、コの字状(角張ったU字状)やL字状であってもよい。
ゲート端子パッド52は、ゲート配線51と一体的に形成されており、ゲート配線51の端部に設けられている。また、ソース端子パッド23は、ソース配線21の端部に設けられたソース端子22の上方に形成される。ソース端子パッド23は、コンタクトホール18を通して上層ソース端子22bに接触し、それによりソース端子パッド23はソース端子22と電気的に接続される。
ゲート端子パッド52には、走査信号駆動回路205(図1)が接続され、走査信号駆動回路205が出力するゲート信号が印加される。ソース端子パッド23には、表示信号駆動回路206(図1)が接続され、表示信号駆動回路206が出力する表示信号が印加される。
次に、実施の形態1に係るTFT基板200の製造方法について、図4〜図8を参照しつつ説明する。なお、図4〜図8においては、図2および図3に示した要素に対応する要素には、それと同一符号を付してある。
まず、基板1を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ0.5mmのガラス基板を基板1として用いた。
洗浄された基板1の一方の主面の全体に、下層ソース電極2a、上層ソース電極2b、画素電極6などの材料としての第1の導電膜を成膜する。ここでは、TFT基板200は透過型の液晶表示装置に用いられるものとし、第1の導電膜として透明導電膜を使用する。実施の形態1では、第1の導電膜として、ITO膜(酸化インジウムIn2O3と酸化すずSnO2との混合比は、例えば90:10重量%)を用いる。ITO膜は、一般的に常温中では結晶質(多結晶)構造が安定であるが、本実施の形態では、スパッタリング法で、アルゴン(Ar)に水素(H)を含むガス(例えば、水素(H2)ガスまたは水蒸気(H2O)など)を混合したガスを用いて、厚さ100nmのITO膜を非晶質状態で形成した。
第1の導電膜上にレジスト材を塗布し、写真製版工程(第1回目)によりフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより第1の導電膜をパターニングする。ITO膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。第1の導電膜のパターニング後、フォトレジストパターンを除去すると、図4のように、第1導電膜から成る下層ソース電極2a、下層ドレイン電極3a、画素電極6、下層ソース配線21aおよび下層ソース端子22aが、基板1上に形成される。
その後、基板1を200℃の温度で熱処理する。この熱処理によって、第1の導電膜である非晶質状態のITO膜が結晶化し、多結晶ITO膜に変化する。多結晶状態のITO膜は化学的安定性に優れ、王水(塩酸+硝酸)系以外の一般的なエッチング薬液(シュウ酸を含む)に溶けることがない。そのため、後の工程で形成する金属膜とのエッチング選択性を確保できる。非晶質ITO膜を結晶化させるための熱処理温度は、少なくとも結晶化が始まる温度(結晶化温度)よりも高くする必要がある。一般的な組成の非晶質ITO膜の結晶化温度は約150℃である。
次に、基板1上の全面に、半導体膜4の材料としての酸化物半導体膜を形成する。本実施の形態では、InとGaとZnを含む酸化物半導体膜(IGZO膜)を用いた。IGZO膜は、IGZOターゲットを用いたスパッタリング法で成膜でき、ここでは、In:Ga:Zn:Oの原子組成比が1:1:1:4であるIGZOターゲットを用いて、Arガスを用いたスパッタリング法で成膜した。この手法では、酸素の原子組成比が化学量論組成よりも少ない酸素イオン欠乏状態(上記の例ではOの組成比が4未満)の酸化膜が形成され易いため、Arガスに酸素(O2)ガスを混合させてスパッタリングすることが望ましい。
本実施の形態では、Arガスに対して分圧比で10%のO2ガスを添加した混合ガスを用いて、スパッタリングを行い、IGZO膜を50nmの厚さで成膜した。IGZO膜は非晶質構造で成膜される。非晶質構造のIGZO膜は一般的に結晶化温度が500℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
その後、IGZO膜上にレジスト材を塗布し、写真製版工程(第2回目)でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより、IGZO膜をパターニングする。IGZO膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。IGZO膜のパターニング後、フォトレジストパターンを除去すると、図5のように、下層ソース電極2aおよび下層ドレイン電極3aに跨がるように、IGZO膜から成る半導体膜4が形成される。
なお、先の工程で形成された下層ソース電極2a、下層ドレイン電極3a、画素電極6、下層ソース配線21aおよび下層ソース端子22aは、多結晶化したITO膜であるため、シュウ酸系溶液ではエッチングされない。
また、半導体膜4と下層ソース電極2aおよび下層ドレイン電極3aとの接続部分は、同じ酸化物であるIGZO膜とITO膜とが接触する構成となるので、それらの界面反応(酸化還元反応)を防止できる。このため、半導体膜4と下層ソース電極2aおよび下層ドレイン電極3aとの接触抵抗(界面抵抗)は低く抑えられ、TFT201のオン電流や移動度を増大させて、TFT201の電気的特性(TFT特性)を向上させることができる。
続いて、下層ソース電極2a、下層ドレイン電極3a、半導体膜4、画素電極6、下層ソース配線21aおよび下層ソース端子22aを覆うように、基板1上の全面に第1ゲート絶縁膜11を形成する。ここでは、第1ゲート絶縁膜11として、CVD法を用いて、約250℃の基板加熱条件下で厚さ200nmの酸化シリコン膜(SiO)を形成した。
その後、第1ゲート絶縁膜11上にレジスト材を塗布し、写真製版工程(第3回目)でフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクにして第1ゲート絶縁膜11をエッチングすることで、コンタクトホール13〜17を形成する。酸化シリコン膜のエッチングは、フッ素系ガスを用いたドライエッチングで可能である。フォトレジストを除去すると、図6のように、コンタクトホール13〜17を有する第1ゲート絶縁膜11が形成される。
コンタクトホール13は、下層ソース電極2aの上方で半導体膜4に達するように形成される。コンタクトホール14は、下層ドレイン電極3aの上方で半導体膜4に達するように形成される。コンタクトホール15は下層ドレイン電極3aに達するように形成される。コンタクトホール16は下層ソース配線21aの表面に達するように形成される。コンタクトホール17は下層ソース端子22aの表面に達するように形成される。
次に、基板1上の全面に、上層ソース電極2b、上層ドレイン電極3b等の材料としての第2の導電膜を形成する。第2の導電膜としては、例えばCr、Mo、Ti、Cu、Ta、W、Alやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を2層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が50μΩcm以下の低抵抗な第2の導電膜を得ることができる。実施の形態1では、第2の導電膜としてMo膜を用い、Arガスを用いたスパッタリング法で200nmの厚さに成膜した。
その後、第2の導電膜上にレジスト材を塗布し、写真製版工程(第4回目)でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより、第2の導電膜をパターニングする。Mo膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。半導体膜4は、第1ゲート絶縁膜11で覆われているので、このエッチングで消失することはない。第2の導電膜のパターニング後、フォトレジストパターンを除去すると、図7のように、上層ソース電極2b、上層ドレイン電極3b、上層ソース配線21bおよび上層ソース端子22bが形成される。
上層ソース電極2b、上層ソース配線21bおよび上層ソース端子22bは、一体的に形成される。上層ソース電極2bは、コンタクトホール13を介して下層ソース電極2aの上方で半導体膜4に接続される。上層ソース配線21bは、コンタクトホール16を介して下層ソース配線21aに接続される。上層ソース端子22bは、コンタクトホール17を介して下層ソース端子22aに接続される。また、上層ドレイン電極3bは、コンタクトホール14を介して、下層ドレイン電極3aの上方で半導体膜4に接続されると共に、コンタクトホール15を介して下層ドレイン電極3aに接続される。
次に、上層ソース電極2b、上層ドレイン電極3b、上層ソース配線21bおよび上層ソース端子22bを覆うように、基板1上の全面に第2ゲート絶縁膜12を形成する。ここでは、第2ゲート絶縁膜12として、CVD法を用いて、約250℃の基板加熱条件下で厚さ200nmの酸化シリコン膜(SiO)を形成した。
その後、第2ゲート絶縁膜12上にレジスト材を塗布し、写真製版工程(第5回目)でフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクにして第2ゲート絶縁膜12をエッチングして、コンタクトホール18を形成する。酸化シリコン膜のエッチングは、フッ素系ガスを用いたドライエッチングで可能である。フォトレジストを除去すると、図8のように、上層ソース端子22bに達するコンタクトホール18を有する第2ゲート絶縁膜12が形成される。
次に、ゲート電極5、共通電極7などの材料としての第3導電膜を形成する。第3の導電膜としては、例えばCr、Mo、Ti、Cu、Ta、W、Alやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を2層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が50μΩcm以下の低抵抗な第2の導電膜を得ることができる。
また、第3の導電膜は、透明導電膜からなる下層と、上記の金属、合金から成る上層とを含む多層構造としてもよい。実施の形態1では、下層の透明導電膜と上層のMo膜とからなる二層構造の第3の導電膜を用いる。下層の透明導電膜はITO膜とし、スパッタリング法で、アルゴン(Ar)に水素(H)を含むガス、例えば、水素(H2)ガスまたは水蒸気(H2O)などを混合したガスを用いて、厚さ100nmのITO膜を非晶質状態で形成した。上層のMo膜は、Arガスを用いたスパッタリング法で、200nmの厚さに形成した。
その後、第2の導電膜上にレジスト材を塗布し、写真製版工程(第6回目)でフォトレジストパターンを形成する。このとき、共通電極7の形成領域のフォトレジストを、ハーフトーンマスクを用いて露光し、その部分のフォトレジストパターンが他の部分よりも薄くなるようにする。そして、当該フォトレジストパターンをマスクとするエッチングにより、Mo膜およびITO膜をパターニングし、ゲート電極5、共通電極7、補助容量電極8、ゲート配線51およびゲート端子パッド52を形成する。この状態では、補助容量電極8の上面はMo膜で覆われた状態である。Mo膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。ITO膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。
続いてアッシング処理によってフォトレジストパターンを薄膜化し、フォトレジストパターンの薄く形成した部分を除去する。これにより、フォトレジストパターンから共通電極7上のMo膜が露出する。そして、残ったフォトレジストパターンをマスクとするエッチングにより、Mo膜をパターニングする。それにより、共通電極7の上面のMo膜が除去され、透明導電膜のみから成る共通電極7が得られる。
フォトレジストパターンを除去すると、ゲート電極5、共通電極7、補助容量電極8、ゲート配線51およびゲート端子パッド52が得られ、図3に示した構造が完成する。
以上のように、実施の形態1では、TFT201の半導体膜4に酸化物半導体を用いた高性能なTFT基板200を、6回の写真製版工程を行うことで形成することができる。
液晶表示パネルの組み立ての際は、完成したTFT基板200の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、TFT基板200と貼り合わせる。このときスペーサによってTFT基板200と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
実施の形態1のTFT基板200では、同じ酸化物系の半導体膜4と下層ソース電極2aおよび下層ドレイン電極3aとを接触させることにより、半導体膜4と下層ソース電極2aの間および半導体膜4と下層ドレイン電極3aの間を電気的に接続させているので、それらの界面反応(酸化還元反応)が防止され、界面抵抗を低く抑えることが可能である。
また、酸化物半導体膜の半導体膜4を覆う第1ゲート絶縁膜11に設けたコンタクトホール13,14を通して半導体膜4と上層ソース電極2bおよび上層ドレイン電極3bとを電気的に接続させている。つまり、ソース電極2およびドレイン電極3が、それぞれ半導体膜4の上下両方の面に電気的に接続する構造となり、ソース電極2およびドレイン電極3と半導体膜4との接触面積が増える。また、例えば半導体膜4の一方の面でソース電極2またはドレイン電極3との界面抵抗が不良であっても、もう一方の面での接続で補うことができる。したがって、さらに界面抵抗を低く抑えるとともに、TFT201の特性不良による欠陥の発生を防止することができる。
さらに、ソース配線21は下層ソース配線21aと上層ソース配線21bの2層で構成され、下層ソース配線21aと上層ソース配線21bとは、第1ゲート絶縁膜11に一定間隔で設けられた複数のコンタクトホール16を通して電気的に接続されている。そのため、2層のうちの一方で断線が生じても、もう一方で補うことができる。よって、ソース配線21の断線による欠陥の発生を防止することができる。
以上のように、本実施形態によれば、TFT201の半導体膜4(チャネル層)として酸化物半導体を用いた場合でも、半導体膜4とソース電極2およびドレイン電極3との界面抵抗を低く抑えることができるとともに、配線のパターン不良による欠陥の発生を効果的に防止することができる。TFT201の半導体膜4に移動度の高い酸化物系半導体膜が用いられることにより、動作速度の速いTFT基板200およびそれを用いた表示装置を、高い歩留まりで製造することができる。つまり、高性能のTFT基板、及び液晶表示装置を生産性良く製造することができる。
また、上層ソース配線21bを金属膜で形成することで、ソース配線21を低抵抗化できる。よって、ソース配線21が長くなる大型の表示パネルや、ソース配線21の幅が狭くなる高精細パネルのように、ソース配線21の低抵抗化が要求される表示装置への適用が可能である。
本実施の形態のTFT基板200の製造方法では、上層ソース配線21bのエッチング工程(図7)の際、半導体膜4は第1ゲート絶縁膜11で覆われた状態となっている。従って、上層ソース配線21bを金属膜で形成する場合でも、そのエッチング工程で半導体膜4が消失することが防止される。
実施の形態1では、第1ゲート絶縁膜11および第2ゲート絶縁膜12を酸化シリコン膜(SiO)としたが、それに代えて窒化シリコン(SiN)膜を用いてもよい。ただしその場合には、画素電極6などを構成する透明導電膜(ITO)のパターンの角部を起点にして、第1ゲート絶縁膜11または第2ゲート絶縁膜12の膜浮きが生じやすくなる。また、透明導電膜上にコンタクトホールを形成したときにノッチが生じて接続不良が生じる懸念もある。
よって、第1ゲート絶縁膜11および第2ゲート絶縁膜12を窒化シリコンとする場合、上層の窒化シリコン膜と下層の窒化シリコン膜を含む少なくとも2層からなる積層構造とし、上層の窒化シリコン膜よりも下層の窒化シリコン膜の方が膜応力の絶対値が小さくなるようにすることが有効である。具体的には、下層の窒化シリコン膜として、膜応力の絶対値が150Mpa〜200Mpaである窒化シリコン膜を厚さ5nm以上で形成することが好ましい。また、上層の窒化シリコン膜としては、XPS(X-ray Photoelectron Spectroscopy)でのSi−Si結合とSi−N結合のピークエネルギーの相対強度が、Si−N/Si−Si比で1.1〜1.5の窒化シリコン膜とすることが好ましい。あるいは、保護絶縁膜14を、膜応力の絶対値の小さい窒化シリコン膜の単層構造としても有効である。
以上のように、実施の形態1に係るTFT基板においては、TFTを構成する半導体膜に酸化物半導体を用いた場合でも、その半導体膜とソース電極およびドレイン電極との界面抵抗を低く抑えることができると共に、配線のパターン不良による欠陥の発生を効果的に防止することができる。
そして、移動度の高いTFTを有するTFT基板を実現することで、動作速度の速いTFT基板、およびそれを用いた表示装置を高い歩留まりで製造することができる。従って、高性能のTFT基板、および液晶表示装置を生産性良く製造することができる。
[第1の変形例]
実施の形態1では、透過型の液晶表示装置に用いられるTFT基板に本発明を適用した例を示したが、本発明は半透過型の液晶表示装置にも適用可能である。図9および図10は、実施の形態1の第1の変形例に係るTFT基板の構成を示す図であり、実施の形態1をFFS方式の半透過型の液晶表示装置に用いられるTFT基板した例である。
図9は、TFT基板200における画素204を含む主要部の平面構成を示す図であり、図10は、その断面構成を示す図である。図10では、図9に示すX−X線、Y−Y線およびZ−Z線に対応する断面に対応している。図2および図3と同様に、X−X線に沿った断面は画素部に対応し、Y−Y線に沿った断面はゲート端子部に対応し、Z−Z線に沿った断面はソース端子部に対応する。さらに、X−X線に沿った画素部の断面は、ゲート・ソース配線交差部、TFT部、画像表示部および補助容量部を含んでいる。
図10に示すように、TFT基板200の画素部の画像表示領域には、下層ドレイン電極3aと同層の透明導電膜(第1の導電膜)で形成された画素電極6の上方に、上層ドレイン電極3bと同層の金属膜(第2の導電膜)で形成した反射画素電極6aが設けられている。反射画素電極6aの上面(対向基板に対向する側の面)には、光反射率の高いアルミニウム(Al)または銀(Ag)あるいはこれらを主成分とする合金膜で形成される光反射面(不図示)を設ける。それにより、光の透過と反射の両方により画像を表示する半透過型の液晶表示装置に適したTFT基板200が得られる。
画像表示部における透過表示領域と反射表示領域の比率は、反射画素電極6aの面積比率を調整することで、任意に設定できる。図9および図10では、画素電極6の5割程度を反射画素電極6aが覆った例を示している。また、反射画素電極6aが画素電極6を完全に覆うように形成すれば、全反射型の液晶表示装置に適したTFT基板200となる。
本変形例に係るTFT基板200は、実施の形態1で示したTFT基板200の製造方法において、第2の導電膜の上層部に光反射率の高い金属膜を設けると共に、第2の導電膜のパターニング工程で上層ドレイン電極3bと同時に反射画素電極6aを形成することによって、製造できる。よって、実施の形態1の製造方法に対して、新たな写真製版工程を加えることなく製造可能である。
例えば、第2の導電膜をAl膜とMo膜の積層膜とする場合、第2の導電膜は、Arガスを用いたスパッタリング法で、Mo膜を100nmの厚さに成膜した後、Al膜を100nmの厚さに成膜して形成する。また、Al膜とMo膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。
また、実施の形態1では、第3の導電膜を透明導電膜と金属膜(Mo膜)の二層構造とし、ハーフトーン法により共通電極7の上面の金属膜を除去したが、その金属膜の上層部に光反射率の高い金属膜または合金膜を設け、共通電極7の上面の金属膜を除去する工程を省略しても、半透過型の液晶表示装置に適したTFT基板200が得られる。この場合、共通電極7が反射画素電極(反射表示領域)として機能することになり、共通電極7のスリットの部分が透過表示領域となる。この場合も、写真製版工程を増やすことなく、半透過型の液晶表示装置に適したTFT基板200を製造できる。
[第2の変形例]
図11は、実施の形態1の第2の変形例に係るTFT基板の構成を示す図であり、本発明をFFS方式の半透過型の液晶表示装置に用いられるTFT基板した例である。図11では、図10と同様に、画素部(ゲート・ソース配線交差部、TFT部、画像表示部および補助容量部を含む)、ゲート端子部およびソース端子部に対応する断面を示している。
本変更例では、下層ドレイン電極3a等の材料である第1の導電膜として、上層部に光反射率の高いアルミニウム(Al)または銀(Ag)あるいはこれらを主成分とする合金膜を有する金属膜を用いる。また、上層ドレイン電極3b等の材料である第2の導電膜として透明導電膜を用いる。
そして、図11に示すように、TFT基板200の画素部の画像表示領域には、下層ドレイン電極3aと同層の金属膜(第1の導電膜)で形成した反射画素電極6aと、上層ドレイン電極3bと同層の透明導電膜(第2の導電膜)で形成した画素電極6とが配設される。つまり、図10とは逆に、透明性の画素電極6の下方に、反射画素電極6aが配設された構成となっている。
本変形例に係るTFT基板200は、実施の形態1で示したTFT基板200の製造方法において、第1の導電膜と第2の導電膜の材料を入れ替え、第1の導電膜の上層部に光反射率の高い金属膜を設けると共に、第1の導電膜のパターニング工程で反射画素電極6aを形成し、第2の導電膜のパターニング工程で画素電極6を形成することによって、製造できる。よって、実施の形態1の製造方法に対して、新たな写真製版工程を加えることなく製造可能である。
例えば、第1の導電膜をAl膜とMo膜の積層膜とする場合、第1の導電膜は、Arガスを用いたスパッタリング法で、Mo膜を200nmの厚さに成膜した後、Al膜を200nmの厚さに成膜して形成する。Al膜とMo膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。また、第2の導電膜をITO膜とする場合、その厚さは100nmとする。
また、画像表示部における透過表示領域と反射表示領域の比率は、反射画素電極6aの面積比率を調整することで、任意に設定できる。
<実施の形態2>
図12および図13は、本発明の実施の形態2に係るTFT基板の構成を示す図である。図12は、FFS方式のTFT基板200における画素204を含む主要部の平面構成を示す図であり、図13は、その断面構成を示す図である。図13では、図12に示すX−X線、Y−Y線およびZ−Z線に対応する断面に対応している。図2および図3と同様に、X−X線に沿った断面は画素部に対応し、Y−Y線に沿った断面はゲート端子部に対応し、Z−Z線に沿った断面はソース端子部に対応する。さらに、X−X線に沿った画素部の断面は、ゲート・ソース配線交差部、TFT部、画像表示部および補助容量部を含んでいる。
図13のように、TFT基板200は、例えばガラス等の透明性絶縁基板である基板1を用いて形成される。また、TFT201のソース電極2およびドレイン電極3、並びに、TFT201に接続するソース配線21およびソース端子22のそれぞれは、第1ゲート絶縁膜11および平坦化膜19を挟む上下2つの層から構成されている。すなわち、ソース電極2は下層ソース電極2aと上層ソース電極2bから成り、ドレイン電極3は下層ドレイン電極3aと上層ドレイン電極3bから成り、ソース配線21は下層ソース配線21aと上層ソース配線21bから成り、ソース端子22は下層ソース端子22aと上層ソース端子22bから成る。
上記の下層ソース電極2a、下層ドレイン電極3a、下層ソース配線21aおよび下層ソース端子22aは、基板1上に成膜した第1の導電膜をパターニングすることによって形成されている。
図12において、ソース配線21(下層ソース配線21aおよび上層ソース配線21b)は縦方向に延在している。下層ソース電極2aと下層ソース配線21aは繋がっており、下層ソース配線21aから分岐してTFT部まで延びた部分が下層ソース電極2aとなっている。
下層ソース電極2aと下層ドレイン電極3aは間隔を開けて配設されており、それらに跨がるように半導体膜4が配設されている。半導体膜4は、下層ソース電極2aおよび下層ドレイン電極3aの上面と接触している。それにより、半導体膜4と下層ソース電極2aとの間、および、半導体膜4と下層ドレイン電極3aとの間は、それぞれ電気的に接続される。半導体膜4における下層ソース電極2aと下層ドレイン電極3aとの間の部分は、TFT201のオン時にチャネルが形成されるチャネル部4aとなる。
半導体膜4は、例えば、酸化物半導体膜である。酸化物半導体膜をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を実現することができる。具体的には、酸化物半導体膜として、酸化亜鉛(ZnO)系や、酸化亜鉛(ZnO)に酸化ガリウム(Ga2O3)、酸化インジウム(In2O3)を添加したIGZO系を用いることができる。
第1ゲート絶縁膜11は、下層ソース電極2a、下層ドレイン電極3a、半導体膜4、下層ソース配線21aおよび下層ソース端子22aを覆うように、基板1の全体に形成されている。また、平坦化膜19は、第1ゲート絶縁膜11上に厚く形成されている。但し、図13のように、チャネル部4aの上方では平坦化膜19が除去されている。
第1ゲート絶縁膜11および平坦化膜19には、複数のコンタクトホールが形成されている。具体的には、半導体膜4に達するコンタクトホール13(ソース電極部コンタクトホール)およびコンタクトホール14(ドレイン電極部コンタクトホール)、下層ドレイン電極3aに達するコンタクトホール15(画素ドレインコンタクトホール)、下層ソース配線21aに達するコンタクトホール16(ソース配線部コンタクトホール)、下層ソース端子22aに達するコンタクトホール17(第1のソース端子部コンタクトホール)などである。
コンタクトホール13は、下層ソース電極2aと重畳する位置に形成され、コンタクトホール14は、下層ドレイン電極3aと重畳する位置に形成される。つまり、コンタクトホール13,14は、チャネル部4aとは重複せず、半導体膜4を挟むように形成される。また、コンタクトホール16は、図12に示すようにソース配線21に沿って一定間隔で設けられる。
平坦化膜19の上には、上層ソース電極2b、上層ドレイン電極3b、画素電極6、上層ソース配線21bおよび上層ソース端子22bが形成される。これらは、第2の導電膜をパターニングすることによって形成される。上層ソース電極2bと上層ソース配線21bは繋がっており、上層ソース配線21bから分岐してTFT部まで延びた部分が上層ソース電極2bとなっている。また、画素電極6は、上層ドレイン電極3bに繋がるように形成されている。TFT基板200が透過型の液晶表示装置に用いられる場合、画素電極6は、透明導電膜で形成される。
上層ソース電極2bは、コンタクトホール13を通して、下層ソース電極2aの上方で半導体膜4に接触し、それにより半導体膜4と上層ソース電極2bが電気的に接続される。また、上層ソース配線21bは、コンタクトホール16を通して下層ソース配線21aと接触し、それにより下層ソース配線21aと上層ソース配線21bが電気的に接続される。従って、半導体膜4とソース配線21とは、下層ソース電極2aを通して電気的に接続されると共に、上層ソース電極2bを通しても電気的に接続される。
上層ドレイン電極3bは、コンタクトホール14を通して下層ドレイン電極3aの上方で半導体膜4に接触し、それにより半導体膜4と上層ドレイン電極3bが電気的に接続される。また、上層ドレイン電極3bは、コンタクトホール15を通して下層ドレイン電極3aにも接触し、それにより下層ドレイン電極3aと上層ドレイン電極3bが電気的に接続される。従って、半導体膜4と画素電極6とは、下層ドレイン電極3aを通して電気的に接続されると共に、上層ドレイン電極3bを通しても電気的に接続される。
上層ソース端子22bは、コンタクトホール17を通して下層ソース端子22aに接触し、それにより下層ソース端子22aと上層ソース端子22bが電気的に接続される。
また、上層ソース電極2b、上層ドレイン電極3b、上層ソース配線21bおよび上層ソース端子22bを覆うように、基板1の全体に第2ゲート絶縁膜12が形成されている。
第2ゲート絶縁膜12には、上層ソース端子22bに達するコンタクトホール18(第2のソース端子部コンタクトホール)が形成されている。
第2ゲート絶縁膜12の上には、TFT201のゲート電極5、並びに共通電極7、補助容量電極8、ゲート配線51、ゲート端子パッド52、ソース端子パッド23および補助容量配線81(図13では不図示)が形成されている。これらは、第3の導電膜をパターニングすることによって形成される。
図12において、ゲート配線51は横方向に延在している。TFT201のゲート電極5は、ゲート配線51の一部分である。すなわち、ゲート配線51におけるTFT部の部分がゲート電極5となっている。ゲート電極5は、ゲート配線51の他の部分よりも幅が広くなっている。
補助容量電極8および補助容量配線81は、共通電極7と一体的に形成されている。図12に示すように、補助容量電極8は共通電極7の端部に設けられている。画素電極6の端部は、補助容量電極8と共に補助容量209を形成するように、補助容量電極8の下の位置まで延びている。また、補助容量配線81は、ゲート配線51の延在方向に隣接する画素の補助容量電極9間を接続するように、ゲート配線51と平行に延在している。補助容量配線81は、共通電極7に共通電位が供給するための配線としても用いられる。
図12では補助容量電極8が共通電極7の端部に直線状に配置された例を示したが、所望の容量値が得られれば、補助容量電極8の平面形状は任意でよく、例えば、コの字状(角張ったU字状)やL字状であってもよい。
ゲート端子パッド52は、ゲート配線51と一体的に形成されており、ゲート配線51の端部に設けられている。また、ソース端子パッド23は、ソース配線21の端部に設けられたソース端子22の上方に形成される。ソース端子パッド23は、コンタクトホール18を通して上層ソース端子22bに接触し、それによりソース端子パッド23はソース端子22と電気的に接続される。
ゲート端子パッド52には、走査信号駆動回路205(図1)が接続され、走査信号駆動回路205が出力するゲート信号が印加される。ソース端子パッド23には、表示信号駆動回路206(図1)が接続され、表示信号駆動回路206が出力する表示信号が印加される。
次に、実施の形態2に係るTFT基板200の製造方法について、図14〜図18を参照しつつ説明する。なお、図14〜図18においては、図12および図13に示した要素に対応する要素には、それと同一符号を付してある。
まず、基板1を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ0.5mmのガラス基板を基板1として用いた。
洗浄された基板1の一方の主面の全体に、下層ソース電極2a、上層ソース電極2bなどの材料としての第1の導電膜を成膜する。第1の導電膜としては、例えばCr、Mo、Ti、Cu、Ta、W、Alやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を2層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が50μΩcm以下の低抵抗な第1の導電膜を得ることができる。実施の形態2では、第1の導電膜としてMo膜を用い、Arガスを用いたスパッタリング法で200nmの厚さに成膜した。
第1の導電膜上にレジスト材を塗布し、写真製版工程(第1回目)によりフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより第1の導電膜をパターニングする。Mo膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。第1の導電膜のパターニング後、フォトレジストパターンを除去すると、図14のように、第1導電膜から成る下層ソース電極2a、下層ドレイン電極3a、下層ソース配線21aおよび下層ソース端子22aが、基板1上に形成される。
次に、基板1上の全面に、半導体膜4の材料としての酸化物半導体膜を形成する。本実施の形態では、InとGaとZnを含む酸化物半導体膜(IGZO膜)を用いた。IGZO膜は、IGZOターゲットを用いたスパッタリング法で成膜でき、ここでは、In:Ga:Zn:Oの原子組成比が1:1:1:4であるIGZOターゲットを用いて、Arガスを用いたスパッタリング法で成膜した。この手法では、酸素の原子組成比が化学量論組成よりも少ない酸素イオン欠乏状態(上記の例ではOの組成比が4未満)の酸化膜が形成され易いため、Arガスに酸素(O2)ガスを混合させてスパッタリングすることが望ましい。
本実施の形態では、Arガスに対して分圧比で10%のO2ガスを添加した混合ガスを用いて、スパッタリングを行い、IGZO膜を50nmの厚さで成膜した。IGZO膜は非晶質構造で成膜される。非晶質構造のIGZO膜は一般的に結晶化温度が500℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
その後、IGZO膜上にレジスト材を塗布し、写真製版工程(第2回目)でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより、IGZO膜をパターニングする。IGZO膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。IGZO膜のパターニング後、フォトレジストパターンを除去すると、図15のように、下層ソース電極2aおよび下層ドレイン電極3aに跨がるように、IGZO膜から成る半導体膜4が形成される。
続いて、下層ソース電極2a、下層ドレイン電極3a、半導体膜4、下層ソース配線21aおよび下層ソース端子22aを覆うように、基板1上の全面に第1ゲート絶縁膜11を形成する。ここでは、第1ゲート絶縁膜11として、CVD法を用いて、約250℃の基板加熱条件下で厚さ100nmの酸化シリコン膜(SiO)を形成した。さらに、第1ゲート絶縁膜11上に、感光性の有機樹脂により平坦化膜19を形成する。
その後、平坦化膜19(有機樹脂膜)に写真製版工程(第3回目)で所望のパターンを形成する。このとき、TFT基板200のチャネル部4aの形成領域の有機樹脂膜を、ハーフトーンマスクを用いてハーフ露光し、その部分の有機樹脂膜が他の部分よりも薄くなるようにする。そして、有機樹脂膜をマスクにして平坦化膜19および第1ゲート絶縁膜11をエッチングすることで、コンタクトホール13〜17を形成する。酸化シリコン膜および有機樹脂膜のエッチングは、フッ素系ガスを用いたドライエッチングで可能である。
コンタクトホール13は、下層ソース電極2aの上方で半導体膜4に達するように形成される。コンタクトホール14は、下層ドレイン電極3aの上方で半導体膜4に達するように形成される。コンタクトホール15は下層ドレイン電極3aに達するように形成される。コンタクトホール16は下層ソース配線21aの表面に達するように形成される。コンタクトホール17は下層ソース端子22aの表面に達するように形成される。
続いてアッシング処理によって、有機樹脂膜の薄く形成した部分を除去する。これにより、チャネル部4a上の平坦化膜19が除去される。
その結果、図16のように、コンタクトホール13〜17を有する第1ゲート絶縁膜11が形成される。また、チャネル部4a上は、第1ゲート絶縁膜11のみで覆われた状態となる。
次に、基板1上の全面に、上層ソース電極2b、上層ドレイン電極3b等の材料としての第2の導電膜を形成する。第2の導電膜として透明導電膜を使用する。実施の形態2では、第2の導電膜として、ITO膜(酸化インジウムIn2O3と酸化すずSnO2との混合比は、例えば90:10重量%)を用いる。ITO膜は、一般的に常温中では結晶質(多結晶)構造が安定であるが、本実施の形態では、スパッタリング法で、アルゴン(Ar)に水素(H)を含むガス(例えば、水素(H2)ガスまたは水蒸気(H2O)など)を混合したガスを用いて、厚さ100nmのITO膜を非晶質状態で形成した。
その後、第2の導電膜上にレジスト材を塗布し、写真製版工程(第4回目)でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより、第2の導電膜をパターニングする。ITO膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。第2の導電膜のパターニング後、フォトレジストパターンを除去すると、図17のように、上層ソース電極2b、上層ドレイン電極3b、画素電極6、上層ソース配線21bおよび上層ソース端子22bが形成される。
上層ソース電極2b、上層ソース配線21bおよび上層ソース端子22bは、一体的に形成される。上層ソース電極2bは、コンタクトホール13を介して下層ソース電極2aの上方で半導体膜4に接続される。上層ソース配線21bは、コンタクトホール16を介して下層ソース配線21aに接続される。上層ソース端子22bは、コンタクトホール17を介して下層ソース端子22aに接続される。
また、上層ドレイン電極3bと画素電極6は、一体的に形成される。上層ドレイン電極3bは、コンタクトホール14を介して、下層ドレイン電極3aの上方で半導体膜4に接続されると共に、コンタクトホール15を介して下層ドレイン電極3aに接続される。
次に、上層ソース電極2b、上層ドレイン電極3b、画素電極6、上層ソース配線21bおよび上層ソース端子22bを覆うように、基板1上の全面に第2ゲート絶縁膜12を形成する。ここでは、第2ゲート絶縁膜12として、CVD法を用いて、約250℃の基板加熱条件下で厚さ200nmの酸化シリコン膜(SiO)を形成した。
その後、第2ゲート絶縁膜12上にレジスト材を塗布し、写真製版工程(第5回目)でフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクにして第2ゲート絶縁膜12をエッチングして、コンタクトホール18を形成する。酸化シリコン膜のエッチングは、フッ素系ガスを用いたドライエッチングで可能である。フォトレジストを除去すると、図18のように、上層ソース端子22bに達するコンタクトホール18を有する第2ゲート絶縁膜12が形成される。
次に、ゲート電極5、共通電極7などの材料としての第3導電膜を形成する。第3の導電膜としては、例えばCr、Mo、Ti、Cu、Ta、W、Alやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を2層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が50μΩcm以下の低抵抗な第2の導電膜を得ることができる。
また、第3の導電膜は、透明導電膜からなる下層と、上記の金属、合金から成る上層とを含む多層構造としてもよい。実施の形態2では、下層の透明導電膜と上層のMo膜とからなる二層構造の第3の導電膜を用いる。下層の透明導電膜はITO膜とし、スパッタリング法で、アルゴン(Ar)に水素(H)を含むガス、例えば、水素(H2)ガスまたは水蒸気(H2O)などを混合したガスを用いて、厚さ100nmのITO膜を非晶質状態で形成した。上層のMo膜は、Arガスを用いたスパッタリング法で、200nmの厚さに形成した。
その後、第2の導電膜上にレジスト材を塗布し、写真製版工程(第6回目)でフォトレジストパターンを形成する。このとき、共通電極7の形成領域のフォトレジストを、ハーフトーンマスクを用いて露光し、その部分のフォトレジストパターンが他の部分よりも薄くなるようにする。そして、当該フォトレジストパターンをマスクとするエッチングにより、Mo膜およびITO膜をパターニングし、ゲート電極5、共通電極7、補助容量電極8、ゲート配線51およびゲート端子パッド52を形成する。この状態では、補助容量電極8の上面はMo膜で覆われた状態である。Mo膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。ITO膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。
続いてアッシング処理によってフォトレジストパターンを薄膜化し、フォトレジストパターンの薄く形成した部分を除去する。これにより、フォトレジストパターンから共通電極7上のMo膜が露出する。そして、残ったフォトレジストパターンをマスクとするエッチングにより、Mo膜をパターニングする。それにより、共通電極7の上面のMo膜が除去され、透明導電膜のみから成る共通電極7が得られる。
フォトレジストパターンを除去すると、ゲート電極5、共通電極7、補助容量電極8、ゲート配線51およびゲート端子パッド52が得られ、図13に示した構造が完成する。
以上のように、実施の形態2では、TFT201の半導体膜4に酸化物半導体を用いた高性能なTFT基板200を、6回の写真製版工程を行うことで形成することができる。
液晶表示パネルの組み立ての際は、完成したTFT基板200の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、TFT基板200と貼り合わせる。このときスペーサによってTFT基板200と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
実施の形態2のTFT基板200では、同じ酸化物系の半導体膜4と上層ソース電極2bおよび上層ドレイン電極3bとを接触させることにより、半導体膜4と上層ソース電極2bの間および半導体膜4と上層ドレイン電極3bの間を電気的に接続させているので、それらの界面反応(酸化還元反応)が防止され、界面抵抗を低く抑えることが可能である。
また、酸化物半導体膜の半導体膜4を覆う第1ゲート絶縁膜11に設けたコンタクトホール13,14を通して半導体膜4と上層ソース電極2bおよび上層ドレイン電極3bとを電気的に接続させている。つまり、ソース電極2およびドレイン電極3が、それぞれ半導体膜4の上下両方の面に電気的に接続する構造となり、ソース電極2およびドレイン電極3と半導体膜4との接触面積が増える。また、例えば半導体膜4の一方の面でソース電極2またはドレイン電極3との界面抵抗が不良であっても、もう一方の面での接続で補うことができる。したがって、さらに界面抵抗を低く抑えるとともに、TFT201の特性不良による欠陥の発生を防止することができる。
さらに、ソース配線21は下層ソース配線21aと上層ソース配線21bの2層で構成され、下層ソース配線21aと上層ソース配線21bとは、平坦化膜19および第1ゲート絶縁膜11に一定間隔で設けられた複数のコンタクトホール16を通して電気的に接続されている。そのため、2層のうちの一方で断線が生じても、もう一方で補うことができる。よって、ソース配線21の断線による欠陥の発生を防止することができる。
以上のように、本実施形態によれば、TFT201の半導体膜4(チャネル層)として酸化物半導体を用いた場合でも、半導体膜4とソース電極2およびドレイン電極3との界面抵抗を低く抑えることができるとともに、配線のパターン不良による欠陥の発生を効果的に防止することができる。TFT201の半導体膜4に移動度の高い酸化物系半導体膜が用いられることにより、動作速度の速いTFT基板200およびそれを用いた表示装置を、高い歩留まりで製造することができる。つまり、高性能のTFT基板、及び液晶表示装置を生産性良く製造することができる。
また、上層ソース配線21bを金属膜で形成することで、ソース配線21を低抵抗化できる。よって、ソース配線21が長くなる大型の表示パネルや、ソース配線21の幅が狭くなる高精細パネルのように、ソース配線21の低抵抗化が要求される表示装置への適用が可能である。
また、実施の形態2では、第1ゲート絶縁膜11と第2ゲート絶縁膜12との間に保護絶縁膜26を設けている。下層ソース配線21aやTFT201上に平坦化膜19を設けることで、それらの寄生容量を小さくでき、消費電力を低減できる。また、画素電極6と上層ソース電極2bとが遠くなり、下層ソース電極2aの電界の影響をキャンセルできるため、図12のように画素電極6の一部を下層ソース電極2aにオーバーラップさせることもできる。それにより、画素領域が拡大されて高開口率化される。
実施の形態2では、第1ゲート絶縁膜11および第2ゲート絶縁膜12を酸化シリコン膜(SiO)としたが、それに代えて窒化シリコン(SiN)膜を用いてもよい。ただしその場合には、画素電極6などを構成する透明導電膜(ITO)のパターンの角部を起点にして、第1ゲート絶縁膜11または第2ゲート絶縁膜12の膜浮きが生じやすくなる。また、透明導電膜上にコンタクトホールを形成したときにノッチが生じて接続不良が生じる懸念もある。
よって、第1ゲート絶縁膜11および第2ゲート絶縁膜12を窒化シリコンとする場合、上層の窒化シリコン膜と下層の窒化シリコン膜を含む少なくとも2層からなる積層構造とし、上層の窒化シリコン膜よりも下層の窒化シリコン膜の方が膜応力の絶対値が小さくなるようにすることが有効である。具体的には、下層の窒化シリコン膜として、膜応力の絶対値が150Mpa〜200Mpaである窒化シリコン膜を厚さ5nm以上で形成することが好ましい。また、上層の窒化シリコン膜としては、XPS(X-ray Photoelectron Spectroscopy)でのSi−Si結合とSi−N結合のピークエネルギーの相対強度が、Si−N/Si−Si比で1.1〜1.5の窒化シリコン膜とすることが好ましい。あるいは、保護絶縁膜14を、膜応力の絶対値の小さい窒化シリコン膜の単層構造としても有効である。
以上のように、実施の形態2に係るTFT基板においては、TFTを構成する半導体膜に酸化物半導体を用いた場合でも、その半導体膜とソース電極およびドレイン電極との界面抵抗を低く抑えることができると共に、配線のパターン不良による欠陥の発生を効果的に防止することができる。
そして、移動度の高いTFTを有するTFT基板を実現することで、動作速度の速いTFT基板、およびそれを用いた表示装置を高い歩留まりで製造することができる。従って、高性能のTFT基板、および液晶表示装置を生産性良く製造することができる。
[変形例]
実施の形態2では、透過型の液晶表示装置に用いられるTFT基板に本発明を適用した例を示したが、本発明は半透過型の液晶表示装置にも適用可能である。図19および図20は、実施の形態2の変形例に係るTFT基板の構成を示す図であり、実施の形態2をFFS方式の半透過型の液晶表示装置に用いられるTFT基板した例である。
図19は、TFT基板200における画素204を含む主要部の平面構成を示す図であり、図20は、その断面構成を示す図である。図20では、図19に示すX−X線、Y−Y線およびZ−Z線に対応する断面に対応している。図2および図3と同様に、X−X線に沿った断面は画素部に対応し、Y−Y線に沿った断面はゲート端子部に対応し、Z−Z線に沿った断面はソース端子部に対応する。さらに、X−X線に沿った画素部の断面は、ゲート・ソース配線交差部、TFT部、画像表示部および補助容量部を含んでいる。
図20に示すように、TFT基板200の画素部の画像表示領域には、上層ドレイン電極3bと同層の透明導電膜(第2の導電膜)で形成された画素電極6の下方に、下層ドレイン電極3aと同層の金属膜(第1の導電膜)で形成した反射画素電極6aが設けられている。反射画素電極6aの上面(対向基板に対向する側の面)には、光反射率の高いアルミニウム(Al)または銀(Ag)あるいはこれらを主成分とする合金膜で形成される光反射面(不図示)を設ける。それにより、光の透過と反射の両方により画像を表示する半透過型の液晶表示装置に適したTFT基板200が得られる。
画像表示部における透過表示領域と反射表示領域の比率は、反射画素電極6aの面積比率を調整することで、任意に設定できる。図19および図20では、画素電極6の5割程度の面積に、反射画素電極6aが形成された例を示している。
反射画素電極6aを画素電極6の下方全体に形成すれば、全反射型の液晶表示装置に適したTFT基板200となる。また、画素電極6を構成する第2導電膜を、上層部に光反射率の高いアルミニウムや銀あるいはこれらを主成分とする合金膜を有する金属膜とすることでも、全反射型の液晶表示装置に適したTFT基板200とすることができる。
本変形例に係るTFT基板200は、実施の形態2で示したTFT基板200の製造方法において、第1の導電膜の上層部に光反射率の高い金属膜を設けると共に、第1の導電膜のパターニング工程で下層ドレイン電極3aと同時に反射画素電極6aを形成することによって、製造できる。よって、実施の形態2の製造方法に対して、新たな写真製版工程を加えることなく製造可能である。
例えば、第1の導電膜をAl膜とMo膜の積層膜とする場合、第1の導電膜は、Arガスを用いたスパッタリング法で、Mo膜を100nmの厚さに成膜した後、Al膜を100nmの厚さに成膜して形成する。また、Al膜とMo膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。
また、実施の形態2では、第3の導電膜を透明導電膜と金属膜(Mo膜)の二層構造とし、ハーフトーン法により共通電極7の上面の金属膜を除去したが、その金属膜の上層部に光反射率の高い金属膜または合金膜を設け、共通電極7の上面の金属膜を除去する工程を省略しても、半透過型の液晶表示装置に適したTFT基板200が得られる。この場合、共通電極7が反射画素電極(反射表示領域)として機能することになり、共通電極7のスリットの部分が透過表示領域となる。この場合も、写真製版工程を増やすことなく、半透過型の液晶表示装置に適したTFT基板200を製造できる。
上記した実施の形態1、2およびその変形例では、半導体膜4として、酸化インジウム、酸化ガリウム、酸化亜鉛で構成される酸化物半導体(IGZO)を用いた例を示したが、酸化物半導体膜の材料は、これらに限られるものではない。例えば、酸化インジウム、酸化ガリウム、酸化亜鉛のほか、酸化すず、酸化アルミニウム、酸化マグネシウム、酸化鉄、酸化ニッケル、酸化シリコン、酸化ゲルマニウム等のいずれか、あるいはこれらを主成分とする半導体特性をもつ酸化物を、半導体膜4として用いることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。