JP4884864B2 - Ｔｆｔアレイ基板及びその製造方法、並びにこれを用いた表示装置 - Google Patents
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Description
本発明は、ＴＦＴアレイ基板及びその製造方法、並びにこれを用いた表示装置に関する。
液晶を用いたディスプレイ用電気光学素子には、単純マトリクス型液晶表示装置とスイッチング素子を用いるアクティブマトリクス型液晶表示装置がある。特に、アクティブマトリクス型液晶表示装置ではＴＦＴ−ＬＣＤが用いられ、携帯性、表示品位が良好であるため、ノートパソコンなどに広く実用化されている。ＴＦＴ−ＬＣＤでは、一般にＴＦＴアレイ基板（ＴＦＴ：Thin Film Transistor、薄膜トランジスタ）と対向基板との間に液晶層が挟持されている。ＴＦＴアレイ基板上にはＴＦＴがアレイ状に形成されている。このＴＦＴアレイ基板及び対向基板の外側にはそれぞれ偏光板が設けられている。さらに一方の側にはバックライトが設けられている。このような構造によって良好なカラー表示が得られる。
表示装置の製造コストを低減するため、ＴＦＴアレイ基板の製造コストの低減も大きな課題である。ＴＦＴアレイ基板の製造を、より少ない数のパターンで行なう技術が考えられている。すなわち、フォトリソグラフィープロセスの回数を減らすことで、製造プロセスを簡素化する技術が考えられている（特許文献１）。
このような問題を解決する方法として、特許文献１にはＴＦＴアレイ基板を５回のフォトリソグラフィープロセスで形成するアクティブマトリックス型液晶表示装置の製法が開示されている。
特許文献１に開示された従来のＴＦＴ基板の平面図を図１１に示し、主要部の断面図を図１２〜１４に示す。図１２は、図１１のＸ−Ｘ切断部の断面図である。図１３及び図１４はそれぞれ表示領域の外側に設けられているＴＣＰの端子部の断面構造を模式的に示している。ＴＣＰは、ゲート配線、ソース配線、補助容量配線及び対向基板の共通電極の信号電位源から、それぞれゲート配線、ソース配線、補助容量配線及び共通電極へ信号電位を供給するものである。
従来のＴＦＴ基板は、基板１１０上に設けられたゲート電極１と、ゲート電極１上のゲート絶縁膜３と、ゲート絶縁膜３上の半導体層と、半導体層上のソース電極７及びドレイン電極６と、ソース電極７及びドレイン電極６を覆うように形成され、ドレイン電極６まで到達する画素コンタクトホール９を有する層間絶縁膜８と、層間絶縁膜８上の透明導電膜１１とを備えている。
ゲート電極１はゲート配線２１の一部であるか、又はゲート配線２１から分岐して各ＴＦＴに接続される端子となっている電極である。また、補助容量配線２０の一部が透明導電膜１１とオーバーラップするように配置され、補助容量を形成する。
特許文献１では５回のフォトリソグラフィープロセスでＴＦＴアレイ基板を製造する製法が開示され、その効果が述べられている。ソース配線２２及びソース電極７が表示部内で半導体能動膜４及びオーミックコンタクト膜５からなる半導体層２３の段差を乗り越えることがないので、半導体層２３の段差に起因するソース配線２２及びソース電極７の断線をなくすことができる。また、透明導電膜１１の周辺付近には半導体層２３がある。しかし、透明導電膜１１と半導体層２３、ならびに透明導電膜１１とソース配線２２は、層間絶縁膜８で分離されている。これにより、半導体層２３ならびにソース配線２２のパターン不良をなくすことができる。したがって、ソース配線２２と透明導電膜１１との間の単純な短絡や、光照射下で半導体能動膜４が低抵抗化された場合の短絡の発生を防ぐことができる。
しかし、特許文献１におけるＴＦＴアレイ基板においては、ソース配線２２にＡｌ膜を用いる場合、加熱によりＡｌ膜表面に微小突起（ヒロック）が発生して層間絶縁不良が発生する問題がある。また、ソース配線２２と透明導電膜１１との間に酸化層ができ、ソース配線２２と透明導電膜１１の接続部においてコンタクト抵抗が高くなり表示不良が発生するという問題がある。
さらに、ソース配線２２の金属薄膜材料にＡｌ膜を単層で用いた場合には、ソース配線２２と電気的に接続される半導体層２３との接続部においてＡｌとＳｉとの相互拡散が起こり、コンタクト抵抗が高くなり表示不良が発生するという問題がある。
特許文献２には、これらを解決する方法として、Ａｌ膜の上層にＣｒやＭｏのような高融点金属を形成する方法が開示されている。これにより、ヒロックによる層間絶縁不良と透明導電膜１１とのコンタクト不良を防ぎ、かつＡｌ膜の下層にも高融点金属を形成して、半導体層２３とのコンタクト不良を防ぐことができる。
また、特許文献３には、ソース信号線、ソース電極、ドレイン電極、透過画素電極を同一レイヤで形成することが開示されている。これにより、コンタクト不良を防ぐことができる。
しかしながら、特許文献２の場合には、ソース配線材料が２種類（ＡｌとＣｒやＭｏのような高融点金属）以上必要となり、ソース配線の成膜、エッチングなどの製造工数の増加によりコストアップする。さらにソース配線が三層構造であるため、加工後の断面形状の制御が難しく、歩留まり低下を招くなどの問題点がある。
また、特許文献３の場合には、ソース信号線、ソース電極、ドレイン電極、透過画素電極が、透明導電膜と金属膜からなる。そのため、２種類以上の材料が必要となり、成膜、エッチングなどの製造工数の増加によるコストアップする。さらに、ソ−ス信号線と透過画素電極との間に層間絶縁膜がないため、ソース信号線と透過画素電極がショートしやすく、点灯不良により歩留まりの低下を招くなどの問題点がある。
一方、特許文献１には、従来のＴＦＴアレイ基板はソース配線２２の金属薄膜の低抵抗配線材料としてＡｇ膜を用いることが開示されている。しかし、Ａｇは一般的に耐プラズマ性が低く、コンタクトホール形成時に、コンタクトホール内のＡｇが消失する問題点がある。
本発明は、このような目的を解決するためになされたものであり、表示品位が優れ、生産性の高い表示装置を提供することを目的とする。
本発明にかかるＴＦＴアレイ基板は、基板上に設けられたゲート電極と、前記ゲート電極の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の対面に配置される半導体層と、前記半導体層の上に形成された透明導電膜からなるソース電極及びドレイン電極と、前記ドレイン電極から延設され、前記透明導電膜からなる画素電極と、前記画素電極、前記ソース電極、及び前記ドレイン電極の上に形成され、前記ソース電極まで到達するコンタクトホールを有する層間絶縁膜と、前記層間絶縁膜の上に形成されたソース配線からなり、前記コンタクトホールを介して前記ソース電極と接続される前記ソース配線と、を備え、前記ゲート電極に接続されるゲート配線が、ゲート端子部コンタクトホールを介して前記ソース配線と同じ層の導電膜からなる端子パッドパターンに接続され、前記透明導電膜がコンタクトホールを介して前記端子パッドパターンに接続され、前記ゲート配線と前記透明導電膜とが、前記端子パッドパターンを介して接続されるものである。
本発明により、表示品位に優れ、生産性の高い表示装置を提供することができる。
以下に、本発明を適用可能な実施の形態の説明をする。以下の説明は、本発明の実施形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
実施の形態１．
はじめに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用されるアクティブマトリクス型の表示装置について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す平面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
はじめに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用されるアクティブマトリクス型の表示装置について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す平面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
本発明に係る表示装置は、基板１１０を有している。基板１１０は、例えば、ＴＦＴアレイ基板である。基板１１０には、表示領域１１１を囲むように設けられた額縁領域１１２が設けられている。この表示領域１１１には、複数のゲート配線（走査信号線）２１と複数のソース配線（表示信号線）２２とが形成されている。複数のゲート配線２１は平行に設けられている。同様に、複数のソース配線２２は平行に設けられている。ゲート配線２１とソース配線２２とは、互いに交差するように形成されている。ゲート配線２１とソース配線２２とは直交している。そして、隣接するゲート配線２１とソース配線２２とで囲まれた領域が画素１１７となる。従って、基板１１０では、画素１１７がマトリクス状に配列される。
さらに、基板１１０の額縁領域１１２には、走査信号駆動回路１１５と表示信号駆動回路１１６とが設けられている。ゲート配線２１は、表示領域１１１から額縁領域１１２まで延設されている。ゲート配線２１は、基板１１０の端部で、走査信号駆動回路１１５に接続される。ソース配線２２も同様に、表示領域１１１から額縁領域１１２まで延設されている。ソース配線２２は、基板１１０の端部で、表示信号駆動回路１１６と接続される。走査信号駆動回路１１５の近傍には、外部配線１１８が接続されている。また、表示信号駆動回路１１６の近傍には、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
外部配線１１８、１１９を介して走査信号駆動回路１１５、及び表示信号駆動回路１１６に外部からの各種信号が供給される。走査信号駆動回路１１５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線２１に供給する。このゲート信号によって、ゲート配線２１が順次選択されていく。表示信号駆動回路１１６は外部からの制御信号や、表示データに基づいて表示信号をソース配線２２に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。
画素１１７内には、少なくとも１つのＴＦＴ１２０が形成されている。ＴＦＴ１２０はソース配線２２とゲート配線２１の交差点近傍に配置される。例えば、このＴＦＴ１２０が画素電極に表示電圧を供給する。即ち、ゲート配線２１からのゲート信号によって、スイッチング素子であるＴＦＴ１２０がオンする。これにより、ソース配線２２から、ＴＦＴのドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。なお、基板１１０の表面には、配向膜（図示せず）が形成されている。
さらに、基板１１０には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１１０側に配置される場合もある。そして、基板１１０と対向基板との間に液晶層が狭持される。即ち、基板１１０と対向基板との間には液晶が注入されている。さらに、基板１１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光版によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
次に、基板１１０上のＴＦＴ１２０の構成について、図２及び図３を用いて説明する。図２は本発明の実施の形態１にかかるＴＦＴアレイ基板の構成を示す平面図である。図３は図２におけるＴＦＴアレイ基板のＸ−Ｘ部の断面図である。
基板１１０には複数のゲート配線２１が平行に設けられている。また、ソース配線２２も平行に設けられている。ゲート配線２１とソース配線２２は互いに交差するように形成されている。ゲート配線２１とソース配線２２とは直交している。そして、隣接するゲート配線２１とソース配線２２で囲まれた領域には画素電極１１ａが形成されている。
ゲート配線２１はゲート電極１に接続されている。隣接するゲート配線２１との間には、補助容量配線２０が配置されている。補助容量配線２０は、ゲート配線２１と平行に形成されている。そして、補助容量配線２０は、画素電極１１ａと重複している。これにより補助容量が形成される。ゲート配線２１とソース配線２２との交差点近傍にはスイッチング素子であるＴＦＴ１２０が形成されている。ＴＦＴ１２０は、半導体能動膜４、及びオーミックコンタクト膜５からなる半導体層２３を有している。半導体層２３はゲート電極１の上に形成されている。そして、半導体層２３の上には、ドレイン電極１１ｃ、及びソース電極１１ｂが形成されている。ソース電極１１ｂ、及びドレイン電極１１ｃの上には、層間絶縁膜８が形成されている。層間絶縁膜８の上には、ソース配線２２が形成されている。そして、層間絶縁膜８には、ソース電極１１ｂまで到達するソース電極コンタクトホール２７が形成されている。そして、このソース電極コンタクトホール２７を介してソース電極１１ｂとソース配線２２とが電気的に接続される。さらに、ドレイン電極１１ｃからは、画素電極１１ａが延在されている。すなわち、ドレイン電極１１ｃと画素電極１１ａとは、一体的に形成されている。
次にＴＦＴ１２０の製造方法について図４を用いて説明する。図４は本実施の形態についての製造工程図である。尚、本実施の形態では、５回のフォトリソグラフィープロセスによってＴＦＴアレイ基板を製造している。
（Ａ）第１のフォトリソグラフィープロセス
まず、ガラス基板などの基板１１０を純水洗浄する（ａ）。この場合、純水の代わりに熱硫酸を用いて洗浄してもよい。そして、基板１１０上にゲート電極１、ゲート配線２１及び補助容量配線２０を形成するための第１の金属薄膜を成膜する（ｂ）。第１の金属薄膜をパターニングするため、第１回目の写真製版を行う（ｃ）。具体的には、レジストを塗布、露光、現像してレジストパターンを形成する。第１の金属薄膜としては電気的比抵抗の低いＡｌ、Ｍｏ、Ｃｒ、又はこれらを主成分とする合金を用いることが好ましい。本実施の形態では、Ａｌに０．２ｍｏｌ％のＮｄを添加したＡｌＮｄ合金を用いることができる。例えば、公知のＡｒガスを用いたDCマグネトロンスパッタリング法で膜厚２００ｎｍのＡｌＮｄ膜に成膜することができる。その後、公知のリン酸＋硝酸を含む溶液を用いてＡｌＮｄ膜をウエットエッチングする（ｄ）。そして、レジストパターンを剥離して、純水洗浄する（ｅ）。これにより、ゲート電極１、ゲート配線２１及び補助容量配線２０が形成される。
まず、ガラス基板などの基板１１０を純水洗浄する（ａ）。この場合、純水の代わりに熱硫酸を用いて洗浄してもよい。そして、基板１１０上にゲート電極１、ゲート配線２１及び補助容量配線２０を形成するための第１の金属薄膜を成膜する（ｂ）。第１の金属薄膜をパターニングするため、第１回目の写真製版を行う（ｃ）。具体的には、レジストを塗布、露光、現像してレジストパターンを形成する。第１の金属薄膜としては電気的比抵抗の低いＡｌ、Ｍｏ、Ｃｒ、又はこれらを主成分とする合金を用いることが好ましい。本実施の形態では、Ａｌに０．２ｍｏｌ％のＮｄを添加したＡｌＮｄ合金を用いることができる。例えば、公知のＡｒガスを用いたDCマグネトロンスパッタリング法で膜厚２００ｎｍのＡｌＮｄ膜に成膜することができる。その後、公知のリン酸＋硝酸を含む溶液を用いてＡｌＮｄ膜をウエットエッチングする（ｄ）。そして、レジストパターンを剥離して、純水洗浄する（ｅ）。これにより、ゲート電極１、ゲート配線２１及び補助容量配線２０が形成される。
（Ｂ）第２のフォトリソグラフィープロセス
次に窒化シリコン（ＳｉＮ）からなる第１の絶縁膜と、アモルファスシリコンからなる半導体能動膜４と、不純物を添加したn＋アモルファスシリコンからなるオーミックコンタクト膜５とを順次成膜する（ｆ）。半導体能動膜４と、オーミックコンタクト膜５とをパターニングするため、第２回目の写真製版を行う（ｇ）。この際、薄膜トランジスタを形成する部分を含むとともに、後述のプロセスで形成されるソース配線２２及びドレイン電極１１ｃのパターンよりも大きくかつ連続した形状に形成する。本実施の形態としては、化学的気相成膜（ＣＶＤ）法を用いて第１の絶縁膜としてＳｉＮ膜を４００ｎｍ、半導体能動膜４としてアモルファスシリコン膜を１５０ｎｍ、オーミックコンタクト膜５としてリン（Ｐ）を不純物として添加したn＋アモルファスシリコン膜を３０ｎｍの厚さで順次成膜する。その後、公知の弗素系ガスを用いたドライエッチング法を用いて半導体能動膜４とオーミックコンタクト膜５とをエッチングする（ｈ）。その後レジストパターンを剥離し、純水洗浄する（ｉ）。これにより、半導体パターンとして半導体能動膜４及びオーミックコンタクト膜５からなる半導体層２３が形成される。また、第１の絶縁膜がゲート絶縁膜３となる。この場合、不純物は成膜後に添加してもよい。
次に窒化シリコン（ＳｉＮ）からなる第１の絶縁膜と、アモルファスシリコンからなる半導体能動膜４と、不純物を添加したn＋アモルファスシリコンからなるオーミックコンタクト膜５とを順次成膜する（ｆ）。半導体能動膜４と、オーミックコンタクト膜５とをパターニングするため、第２回目の写真製版を行う（ｇ）。この際、薄膜トランジスタを形成する部分を含むとともに、後述のプロセスで形成されるソース配線２２及びドレイン電極１１ｃのパターンよりも大きくかつ連続した形状に形成する。本実施の形態としては、化学的気相成膜（ＣＶＤ）法を用いて第１の絶縁膜としてＳｉＮ膜を４００ｎｍ、半導体能動膜４としてアモルファスシリコン膜を１５０ｎｍ、オーミックコンタクト膜５としてリン（Ｐ）を不純物として添加したn＋アモルファスシリコン膜を３０ｎｍの厚さで順次成膜する。その後、公知の弗素系ガスを用いたドライエッチング法を用いて半導体能動膜４とオーミックコンタクト膜５とをエッチングする（ｈ）。その後レジストパターンを剥離し、純水洗浄する（ｉ）。これにより、半導体パターンとして半導体能動膜４及びオーミックコンタクト膜５からなる半導体層２３が形成される。また、第１の絶縁膜がゲート絶縁膜３となる。この場合、不純物は成膜後に添加してもよい。
（Ｃ）第３のフォトリソグラフィープロセス
次に透明導電膜１１を成膜する（ｊ）。透明導電膜１１をパターニングするために、第３回目の写真製版を行う（ｋ）。ドレイン電極１１ｃと、画素電極１１ａと、ソース電極１１ｂとを形成する。さらに、この工程で、ゲート配線２１に信号を供給するためのゲート端子パッド、及びソース配線２２に信号を供給するためのソース端子パッドも同時に形成する。本実施の形態としては、透明導電膜１１として酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ膜を用いる。公知のＡｒガスを用いたスパッタリング法で透明導電膜１１を膜厚１００ｎｍに成膜する。そして、公知の塩酸＋硝酸を含む溶液を用いてウエットエッチングする（ｌ）。これにより、ドレイン電極１１ｃ、画素電極１１ａ、ソース電極１１ｂ、ゲート端子パッド及びソース端子パッドが形成される。なお、ゲート端子パッド、及びソース端子パッドの構成については後述する。さらに、公知の弗素系ガスを用いて、ソース電極１１ｂ及びドレイン電極１１ｃの間のオーミックコンタクト膜５をドライエッチングする（ｍ）。続いてレジストパターンを剥離して、純水洗浄する（ｎ）。これにより、ソース電極１１ｂ、ドレイン電極１１ｃ、画素電極１１ａ、ＴＦＴチャネル部２６、ゲート端子パッド、及びソース端子パッドが形成される。
次に透明導電膜１１を成膜する（ｊ）。透明導電膜１１をパターニングするために、第３回目の写真製版を行う（ｋ）。ドレイン電極１１ｃと、画素電極１１ａと、ソース電極１１ｂとを形成する。さらに、この工程で、ゲート配線２１に信号を供給するためのゲート端子パッド、及びソース配線２２に信号を供給するためのソース端子パッドも同時に形成する。本実施の形態としては、透明導電膜１１として酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ膜を用いる。公知のＡｒガスを用いたスパッタリング法で透明導電膜１１を膜厚１００ｎｍに成膜する。そして、公知の塩酸＋硝酸を含む溶液を用いてウエットエッチングする（ｌ）。これにより、ドレイン電極１１ｃ、画素電極１１ａ、ソース電極１１ｂ、ゲート端子パッド及びソース端子パッドが形成される。なお、ゲート端子パッド、及びソース端子パッドの構成については後述する。さらに、公知の弗素系ガスを用いて、ソース電極１１ｂ及びドレイン電極１１ｃの間のオーミックコンタクト膜５をドライエッチングする（ｍ）。続いてレジストパターンを剥離して、純水洗浄する（ｎ）。これにより、ソース電極１１ｂ、ドレイン電極１１ｃ、画素電極１１ａ、ＴＦＴチャネル部２６、ゲート端子パッド、及びソース端子パッドが形成される。
前述では透明導電膜１１をＩＴＯ膜とした。この場合、非晶質ＩＴＯ膜を用いることもできる。また、透明導電膜１１には酸化インジウム膜、酸化スズ膜、酸化亜鉛膜を用いても良い。さらに、酸化インジウムと酸化亜鉛とを混合したＩＺＯ膜、又は酸化インジウムと酸化スズと酸化亜鉛とを混合したＩＴＺＯ膜を使用しても良い。これらの透明導電膜１１は、弱酸であるシュウ酸でエッチング可能である。従って、透明導電膜１１のエッチング時に、他の配線及び電極を腐食させないので、歩留まりを向上させることが可能となる。
（Ｄ）第４のフォトリソグラフィープロセス
次に、層間絶縁膜８を形成するために、ＳｉＮからなる第２の絶縁膜を成膜する（ｏ）。本実施の形態としては、化学的気相成膜（ＣＶＤ）法を用いて第２の絶縁膜として窒化シリコンＳｉＮ膜を３００ｎｍの厚さで成膜する（ｏ）。そして、第４回目の写真製版を行う（ｐ）。その後、公知の弗素系ガスを用いてドライエッチングする（ｑ）。このとき、第２の絶縁膜において、ソース電極１１ｂ表面まで貫通するソース電極コンタクトホール２７を形成する。その後レジストパターンを剥離し、純水洗浄する（ｒ）。これにより、ソース電極コンタクトホール２７を有する層間絶縁膜８が形成される。
次に、層間絶縁膜８を形成するために、ＳｉＮからなる第２の絶縁膜を成膜する（ｏ）。本実施の形態としては、化学的気相成膜（ＣＶＤ）法を用いて第２の絶縁膜として窒化シリコンＳｉＮ膜を３００ｎｍの厚さで成膜する（ｏ）。そして、第４回目の写真製版を行う（ｐ）。その後、公知の弗素系ガスを用いてドライエッチングする（ｑ）。このとき、第２の絶縁膜において、ソース電極１１ｂ表面まで貫通するソース電極コンタクトホール２７を形成する。その後レジストパターンを剥離し、純水洗浄する（ｒ）。これにより、ソース電極コンタクトホール２７を有する層間絶縁膜８が形成される。
（Ｅ）第５のフォトリソグラフィープロセス
次に、第２の金属薄膜を成膜する（ｓ）。第２の金属薄膜としては、ＡｌまたはＡｌ合金が好ましい。Ｃｒ又はＣｒ合金、Ｍｏ又はＭｏ合金を用いても良い。本実施の形態としては、Ａｌに２ｍｏｌ％のＮｉを添加したＡｌＮｉ合金を、公知のＡｒガスを用いたスパッタリング法で膜厚２００ｎｍに成膜する。
次に、第２の金属薄膜を成膜する（ｓ）。第２の金属薄膜としては、ＡｌまたはＡｌ合金が好ましい。Ｃｒ又はＣｒ合金、Ｍｏ又はＭｏ合金を用いても良い。本実施の形態としては、Ａｌに２ｍｏｌ％のＮｉを添加したＡｌＮｉ合金を、公知のＡｒガスを用いたスパッタリング法で膜厚２００ｎｍに成膜する。
続いて、第２の金属薄膜をパターニングするため、を第５回目の写真製版を行う（ｔ）。そして、公知のリン酸＋硝酸を含む溶液を用いてウエットエッチングする（ｕ）。その後レジストパターンを剥離し、第２の金属薄膜がパターニングされる。（ｖ）
これにより、ソース電極コンタクトホール２７を介してソース電極１１ｂが電気的に接続するソース配線２２と同じ層の導電膜１９が形成される。すなわち、導電膜１９は第２の金属薄膜によって形成される。さらに、この第５のフォトリソグラフィープロセス（Ｅ）で、ソース端子パッドパターン２８とゲート端子パッドパターン２９とが形成される。具体的には、図５に示すように、ゲート端子部コンタクトホールを介してゲート配線２１と接続されるゲート端子パッドパターン２９が導電膜１９により形成される。なお、図５は、ゲート配線２１に信号を入力するためのゲート端子部の構成を示す断面図である。さらに、図６に示すように、ソース端子部コンタクトホールを介してソース端子パッド１８と接続されるソース端子パッドパターン２８が導電膜１９によって形成される。なお、ソース端子パッドパターン２８は、ソース配線２２から延設されている。図６は、ソース配線２２に信号を入力するためのソース端子部の構成を示す断面図である。ゲート端子部、及びソース端子部は、額縁領域１１２に配置される。
ゲート端子パッドパターン２９は、層間絶縁膜８に設けられたコンタクトホールを介して透明導電膜１１からなるゲート端子パッド１４と接続される。さらに、ゲート端子パッドパターン２９は、層間絶縁膜８とゲート絶縁膜３とに設けられたゲート端子部コンタクトホールを介してゲート配線２１に接続される。従って、ゲート配線２１とゲート端子パッド１４とは、ゲート端子パッドパターン２９を介して電気的に接続される。さらに、層間絶縁膜８に設けられたソース端子部コンタクトホールを介してソース端子パッドパターン２８がソース端子パッド１８に接続される。この場合、ゲート配線２１、ソース配線２２には、透明導電膜１１からなる端子パッドを介して、ゲート信号、ソース信号がそれぞれ供給される。なお、ゲート端子部、及びソース端子部に設けられた各コンタクトホールは、第４のフォトリソグラフィープロセス（Ｄ）において、形成される。
従来、ソース配線、ソース電極及びドレイン電極に、Ａｌ膜又はＡｌ合金膜を使用する場合、Ａｌ膜又はＡｌ合金膜の下層と上層にそれぞれＣｒやＭｏのような高融点金属を用いる必要があった。これにより、Ａｌ膜のＡｌと、オーミックコンタクト膜のＳｉとの間の相互拡散を防ぎ、良好なコンタクト特性を得ることができた。しかしながら前述のように、Ａｌ膜またはＡｌ合金膜を積層する必要があり、製造工数が増加する問題があった。
本発明によれば、ソース電極１１ｂとドレイン電極１１ｃを、画素電極１１ａに使用する透明導電膜１１（例えばＩＴＯ膜）で形成する。したがって、オーミックコンタクト膜５とＡｌＮｉよりなるソース配線２２との間に透明導電膜１１を挟むことになる。これによりＡｌ膜を積層することなく、すなわち、上述のような積層による製造工数を増やすことなく、ＡｌとＳｉとの相互拡散による電気的コンタクト特性の劣化を防ぐことができる。
また従来は、Ａｌ又はＡｌ合金膜（下層）、ＩＴＯ膜（上層）の順で直接積層される構造なので、接触部でのＡｌＯＸの形成が問題となっていた。本発明では、ＩＴＯ膜が下層、Ａｌ又はＡｌ合金が上層となる。このため、ＡｌとＩＴＯとの電気的コンタクト特性を大幅に改善することができる。
一方、ＩＴＯ膜（あるいはＩＺＯ膜、ＩＴＺＯ膜など）とＡｌ膜又はＡｌ合金膜が電気的に接触する場合、アルカリ性現像液中のＩＴＯ還元腐食が懸念される。このため、周期律表第８族元素（Ｎｉ、Ｃｏ、Ｆｅなど）の１種以上の金属を含むＡｌ合金、窒素（N）を含むＡｌ膜又はＡｌ合金膜、また、周期律表第８族元素の１種以上の金属を含むＡｌ合金に窒素を添加したＡｌ合金膜を使用することが好ましい。これにより、この問題を解決し、高歩留まりのＴＦＴアレイ基板の提供が可能となる。
また、本実施の形態においては、ソース配線２２と、画素電極１１ａ等の透明導電膜１１との間に層間絶縁膜８を設けている。これにより、例えば、特許文献３に開示されているようなソース電極、ドレイン電極、ソース配線が画素電極と同一レイヤに形成された場合に問題となる、ソース配線２２と透明導電膜１１の電気的な短絡や点灯不良を改善することができる。
上述には透明導電膜１１によりゲート端子パッドパターン２９が形成されることが記載されている。しかし、透明導電膜１１が必要ない場合は、図７に示すようにゲート端子パッド１４を第１の金属薄膜と同時に形成することができる。さらに図８に示すように、ソース配線２２と同じ層の導電膜１９によってソース端子パッド１８を形成することも可能である。
実施の形態２．
次に、本発明の実施の形態２による表示装置用ＴＦＴアレイ基板の構成を図９及び図１０を用いて説明する。図９は実施の形態２にかかる液晶表示装置用ＴＦＴアレイ基板である。図１０は図９におけるＸ−Ｘ部の断面図である。
次に、本発明の実施の形態２による表示装置用ＴＦＴアレイ基板の構成を図９及び図１０を用いて説明する。図９は実施の形態２にかかる液晶表示装置用ＴＦＴアレイ基板である。図１０は図９におけるＸ−Ｘ部の断面図である。
本実施の形態では、実施の形態１に示す構成に加えて、画素反射電極２５が設けられている。尚、画素反射電極２５以外の構成については、実施の形態１と同様であるため、説明を省略する。下記に構成の相違点を述べる。
まず、透明導電膜１１を覆うようにソース電極コンタクトホール２７及び画素コンタクトホール２４を有する層間絶縁膜８が積層されている。層間絶縁膜８上にはソース配線２２及び画素反射電極２５が設けられている。画素電極１１ａは画素コンタクトホール２４を介して画素反射電極２５と接続されている。
このように、実施の形態２は、実施の形態１の（Ｅ）で形成した第２の金属薄膜を画素反射電極２５としても使用する。つまり、画素反射電極２５は、ソース配線２２と同じ層の導電膜１９によって形成され、これを有する半透過型液晶表示装置が提供するものである。
すなわち、画素電極１１ａの画素反射電極２５と重複しない部分が透過部となり、画素反射電極２５が設けられている部分が反射部となる。このように、画素反射電極２５を形成することによって、１画素内に透過部と反射部とを有する半透過型液晶表示装置を形成することができる。
図４は本実施の形態についての製造工程図である。本実施の形態では、実施の形態１に示す製造工程の他に、画素反射電極２５及び画素コンタクトホール２４を形成する。尚、これらの形成工程以外については、実施の形態１と同様であるため説明を省略する。
（Ｄ）第４のフォトリソグラフィープロセス
第２の絶縁膜のドライエッチング工程において、ドレイン電極１１ｃに延設される画素電極１１ａ表面まで貫通する画素コンタクトホール２４を形成すること以外は実施の形態１と同様である。
第２の絶縁膜のドライエッチング工程において、ドレイン電極１１ｃに延設される画素電極１１ａ表面まで貫通する画素コンタクトホール２４を形成すること以外は実施の形態１と同様である。
（Ｅ）第５のフォトリソグラフィープロセス
第２の金属薄膜のパターニング形成時、画素反射電極２５を形成する以外は実施例１と同様である。画素コンタクトホール２４を介してドレイン電極１１ｃ及び画素電極１１ａと、電気的に接続するように画素反射電極２５を形成する。これにより、実施の形態２における液晶表示用ＴＦＴアレイ基板が完成する。
第２の金属薄膜のパターニング形成時、画素反射電極２５を形成する以外は実施例１と同様である。画素コンタクトホール２４を介してドレイン電極１１ｃ及び画素電極１１ａと、電気的に接続するように画素反射電極２５を形成する。これにより、実施の形態２における液晶表示用ＴＦＴアレイ基板が完成する。
本実施の形態の第２の金属薄膜としては、電気的比抵抗が低く、透明導電膜１１との電気的コンタクト特性及び反射特性が良好なＡｌＮｉを用いることが好ましい。ＡｌＮｉは、Ａｌに２ｍｏｌ％のＮｉを添加したものがよい。
実施の形態３．
本実施の形態において、実施の形態２と異なる点は、第２の金属薄膜にＡｇ又はＡｇ合金を用いる点である。したがって、実施の形態２と共通する内容については説明を省略する。第２の金属薄膜にＡｇ又はＡｇ合金を用いることにより、低抵抗で反射特性のよい、光学特性と電気特性の優れた半透過型液晶表示用のＴＦＴアレイ基板を提供することができる。
本実施の形態において、実施の形態２と異なる点は、第２の金属薄膜にＡｇ又はＡｇ合金を用いる点である。したがって、実施の形態２と共通する内容については説明を省略する。第２の金属薄膜にＡｇ又はＡｇ合金を用いることにより、低抵抗で反射特性のよい、光学特性と電気特性の優れた半透過型液晶表示用のＴＦＴアレイ基板を提供することができる。
特許文献１には、ソース配線２２等にＡｇ膜を用いることが記載されている。しかし、コンタクトホールを形成する際、ドライエッチング時にプラズマによってＡｇがダメージを受けて消失する問題点がある。したがって、従来のＴＦＴ構造にＡｇ及びＡｇ合金を用いることは困難であった。しかし本発明においては、ソース配線２２は、コンタクトホール形成後に成膜される。したがって、上層にあるソース配線はドライエッチングによるプラズマのダメージを受けず、電気特性の劣化を防ぐことができる。
また、第２の金属薄膜にＡｇ合金を使用する場合、パラジウム（Ｐｄ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、ルテニウム（Ｒｕ）、ゲルマニウム（Ｇｅ）、金（Ａｕ）及び酸化スズ（ＳｎＯｘ）の１種以上を含有させることが好ましい。これにより、密着性に優れ、かつ低抵抗なソース配線を得ることができる。また、密着性及び反射特性に優れた画素反射電極を形成することが可能となる。
実施の形態４．
本実施の形態において、実施の形態１と異なる点は、第２の金属薄膜にＣｕ又はＣｕ合金を用いる点である。したがって、実施の形態１と共通する内容については説明を省略する。第２の金属薄膜にＡｌよりも低抵抗なＣｕ又はＣｕ合金を用いることにより、高精細かつ大画面のＴＦＴアレイ基板を提供することが可能となる。また、ＣｕにＭｏを添加したＣｕＭｏ合金膜を使用すると、密着性に優れ、かつ低抵抗なソース配線を形成することが可能となる。
本実施の形態において、実施の形態１と異なる点は、第２の金属薄膜にＣｕ又はＣｕ合金を用いる点である。したがって、実施の形態１と共通する内容については説明を省略する。第２の金属薄膜にＡｌよりも低抵抗なＣｕ又はＣｕ合金を用いることにより、高精細かつ大画面のＴＦＴアレイ基板を提供することが可能となる。また、ＣｕにＭｏを添加したＣｕＭｏ合金膜を使用すると、密着性に優れ、かつ低抵抗なソース配線を形成することが可能となる。
従来は、Ｃｕ又はＣｕ合金を厚く成膜する際のエッチング制御が難しかった。このため、配線の両側の断面形状が悪く、Ｃｕ膜の上層に画素電極などの電気素子を形成することが困難であった。本発明では、第２の金属薄膜をＴＦＴアレイ基板の最上層に形成する。このことにより、断面形状が歩留まりに及ぼす影響を失くすことが可能となる。
実施の形態１〜４における透明導電膜１１は、ソース電極７、ドレイン電極６、ゲート端子パッドパターン及びソース端子パッドパターンとして用いられる。さらに、実施の形態１〜４の構成においては、ソース配線２２が単層であったとしても、表示品位の高い、生産性の高い表示装置を提供することができる。
尚、ソース配線２２の下層に、ソース配線２２と電気的に接続される透明導電膜１１を形成してもよい。例えば、ソース配線２２下に層間絶縁膜８などを介してソース配線２２とほぼ同様の形状に透明導電膜１１を形成して積層させてもよい。この場合は、ソース配線２２下の層間絶縁膜８に無数のコンタクトホールを形成して、ソース配線２２と透明導電膜１１を接続する必要がある。ここで、ソース配線２２とソース配線２２の下層の透明導電膜１１は、同じパターン幅で平行に形成する。すなわち、ソース配線２２とソース配線２２の下層の透明導電膜１１は、同じパターン形状とする。従って、第３のフォトリソグラフィープロセス（Ｃ）で透明導電膜１１を形成する際、ソース配線２２を設ける方向に沿って透明導電膜１１を形成する。
また、ソース配線２２と同様の形状に層間絶縁膜８を除去し、ソース配線２２の一部又は全てをソース配線２２（上層）と透明導電膜１１（下層）の積層構造としてもよい。この場合、ソース配線２２が断線しても、その断線部の下層に透明導電膜が形成されているため、冗長配線の効果が得られ、さらに高歩留まりなＴＦＴアレイ基板を提供することが可能となる。
１ ゲート電極、 ２ 補助容量電極、 ３ ゲート絶縁膜、 ４ 半導体能動膜、
５ オーミックコンタクト膜、 ６ ドレイン電極、 ７ ソース電極、
８ 層間絶縁膜、９ 画素コンタクトホール、
１０ 補助容量を有する部分、 １１ 透明導電膜、
１１ａ 画素電極、 １１ｂ ソース電極、 １１ｃ ドレイン電極、
１４ ゲート端子パッドパターン、１８ ソース端子パッドパターン、
１９ 導電膜、 ２０ 補助容量配線、 ２１ ゲート配線、 ２２ ソース配線、
２３ 半導体層、２４ 画素コンタクトホール、 ２５ 画素反射電極、
２６ ＴＦＴチャネル部、２７ ソース電極コンタクトホール、
２８ ソース端子パッドパターン、２９ ゲート端子パッドパターン
１１０ 基板、 １１１ 表示領域、 １１２ 額縁領域、２２ ソース配線、
１１５ 走査信号駆動回路、 １１６ 表示信号駆動回路、
１１７ 画素、１１８ 外部配線、１１９ 外部配線、 １２０ ＴＦＴ
５ オーミックコンタクト膜、 ６ ドレイン電極、 ７ ソース電極、
８ 層間絶縁膜、９ 画素コンタクトホール、
１０ 補助容量を有する部分、 １１ 透明導電膜、
１１ａ 画素電極、 １１ｂ ソース電極、 １１ｃ ドレイン電極、
１４ ゲート端子パッドパターン、１８ ソース端子パッドパターン、
１９ 導電膜、 ２０ 補助容量配線、 ２１ ゲート配線、 ２２ ソース配線、
２３ 半導体層、２４ 画素コンタクトホール、 ２５ 画素反射電極、
２６ ＴＦＴチャネル部、２７ ソース電極コンタクトホール、
２８ ソース端子パッドパターン、２９ ゲート端子パッドパターン
１１０ 基板、 １１１ 表示領域、 １１２ 額縁領域、２２ ソース配線、
１１５ 走査信号駆動回路、 １１６ 表示信号駆動回路、
１１７ 画素、１１８ 外部配線、１１９ 外部配線、 １２０ ＴＦＴ
Claims (9)
- 基板上に設けられたゲート電極と、
前記ゲート電極の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート電極の対面に配置される半導体層と、
前記半導体層の上に形成された透明導電膜からなるソース電極及びドレイン電極と、
前記ドレイン電極から延設され、前記透明導電膜からなる画素電極と、
前記画素電極、前記ソース電極、及び前記ドレイン電極の上に形成され、前記ソース電極まで到達するコンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜の上に形成されたソース配線からなり、前記コンタクトホールを介して前記ソース電極と接続される前記ソース配線と、を備え、
前記ゲート電極に接続されるゲート配線が、前記層間絶縁膜に設けられたゲート端子部コンタクトホールを介して前記ソース配線と同じ層の導電膜からなる端子パッドパターンに接続し、
前記透明導電膜が前記層間絶縁膜に設けられたコンタクトホールを介して前記端子パッドパターンに接続し、
前記ゲート配線と前記透明導電膜とが、前記端子パッドパターンを介して接続されるＴＦＴアレイ基板。 - 前記ソース配線がＡｌ、Ａｇ又はＣｕを含む請求項１に記載のＴＦＴアレイ基板。
- 前記ソース配線の下層に、前記ソース配線が設けられている方向に沿って前記透明導電膜が形成され、前記ソース配線の下層に形成された前記透明導電膜が、前記ソース配線と電気的に接続されている請求項１又は２に記載のＴＦＴアレイ基板。
- 前記ソース配線と前記透明導電膜との間に設けられ、前記ソース配線と前記透明導電膜とを電気的に接続する複数のコンタクトホールを有する絶縁膜をさらに備える請求項３に記載のＴＦＴアレイ基板。
- 請求項１乃至４のいずれかに記載のＴＦＴアレイ基板を有する表示装置。
- 基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極の対面に配置するように半導体層を形成する工程と、
前記半導体層上に透明導電膜からなるソース電極、ドレイン電極、及び前記ドレイン電極から延設される画素電極を形成する工程と、
前記画素電極、前記ソース電極、及び前記ドレイン電極上に形成され、前記ソース電極まで到達するコンタクトホールを有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、前記コンタクトホールを介して前記ソース電極と接続されるソース配線を形成する工程とを備え、
前記ゲート電極に接続されるゲート配線を、前記層間絶縁膜に設けられたゲート端子部コンタクトホールを介して前記ソース配線と同じ層の導電膜からなる端子パッドパターンに接続し、
前記透明導電膜を前記層間絶縁膜に設けられたコンタクトホールを介して前記端子パッドパターンに接続し、
前記ゲート配線と前記透明導電膜とを、前記端子パッドパターンを介して接続するＴＦＴアレイ基板の製造方法。 - 前記ソース配線がＡｌ、Ａｇ又はＣｕを含む請求項６に記載のＴＦＴアレイ基板の製造方法。
- 前記ソース電極、ドレイン電極、及び画素電極を形成する工程では、前記ソース配線を設ける方向に沿って前記ソース配線の下層に前記透明導電膜を形成し、
前記ソース配線の下層に形成された前記透明導電膜が前記ソース配線と電気的に接続されている請求項６又は７に記載のＴＦＴアレイ基板の製造方法。 - 前記ソース配線と前記透明導電膜との間に、前記ソース配線と前記透明導電膜とを電気的に接続する複数のコンタクトホールを有する絶縁膜をさらに設けることを特徴とする請求項８に記載のＴＦＴアレイ基板の製造方法。
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