KR100866943B1 - Ｔｆｔ 어레이 기판 및 그 제조 방법과, 이것을 사용한표시장치 - Google Patents

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켄스케 나가야마
노부아키 이시가
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미쓰비시덴키 가부시키가이샤
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Abstract

표시 품위에 뛰어나고, 생산성이 높은 표시장치를 제공한다. 본 발명에 따른TFT어레이 기판은, 기판(110)위에 게이트 전극(1)과, 게이트 절연막(3)과, 반도체층(23)과, 투명 도전 막(11)으로 이루어지는 소스 전극(11b) 및 드레인 전극(11c)과, 드레인 전극(11c)으로부터 연장하여 설치되는 화소 전극(11a)을 가진다. 또한, 투명 도전 막(11)위에는, 소스 전극(11b)까지 도달하는 소스 전극 콘택홀(27)을 가지는 층간 절연막(8)과, 소스 배선(22)이 형성된다. 소스 전극 콘택홀(27)을 통해 소스 전극(11b)과 접속되는 소스 배선(22)을 구비하고 있다.
Figure R1020070070393
게이트 전극, 게이트 절연막, 소스 전극 콘택홀, 소스 배선

Description

ＴＦＴ 어레이 기판 및 그 제조 방법과, 이것을 사용한 표시장치{TFT Array Substrate, Manufacturing Method Thereof and Display Device Using the Same}
본 발명은, TFT어레이 기판 및 그 제조 방법 및 이것을 사용한 표시장치에 관한 것이다.
액정을 사용한 디스플레이용 전기광학소자에는, 단순 매트릭스형 액정표시장치와 스위칭 소자를 사용하는 액티브 매트릭스형 액정표시장치가 있다. 특히, 액티브 매트릭스형 액정표시장치에서는 TFT-LCD가 이용되어, 휴대성, 표시 품위가 양호하기 때문에, 노트북 등에 널리 실용화되고 있다. TFT-LCD에서는, 일반적으로 TFT어레이 기판과 대향 기판 사이에 액정층이 끼워지고 있다. TFT어레이 기판 위에는 TFT가 어레이 모양으로 형성되어 있다. 이 TFT어레이 기판 및 대향 기판의 외측에는 각각 편광판이 설치된다. 또한 한쪽에는 백라이트가 설치된다.
표시장치의 제조 비용을 저감하기 위해, TFT어레이 기판의 제조 비용을 저감하는 것도 큰 과제이다. TFT어레이 기판의 제조 공정을 포토리소그래피 프로세스의 회수를 줄임으로써, 제조 프로세스를 간소화하는 기술이 제안되고 있다(특허문헌 1, 2).
특허문헌 1에는, TFT어레이 기판을 5회, 특허문헌 2에는 4 또는 5회의 포토리소그래피 프로세스로 형성하는 액티브 매트릭스형 액정표시장치의 제조 방법이 개시되고 있다.
특허문헌 1에 개시된 종래예에 따른 TFT기판의 평면도를 도 11에 나타내고, 도 12∼도 14에 그 주요부의 단면도를 나타낸다. 도 12는, 도 11의 Z-Z’절단부의 단면도이다. 도 13 및 도 14는, 각각 표시 영역의 외측에 설치되는 TCP(Tape Carrier Package)의 단자부의 단면구조를 모식적으로 나타낸 것이다. TCP는, 게이트 배선, 소스 배선, 보조용량 배선 및 대향 기판의 공통 전극의 신호 전위원으로부터, 각각 게이트 배선, 소스 배선, 보조용량 배선 및 공통 전극에 신호 전위를 공급하는 것이다.
종래예에 따른 TFT기판은, 도 12에 나타내는 바와 같이, 기판(110)위에 설치된 게이트 전극(1)과, 게이트 전극(1)위의 게이트 절연막(3)과, 게이트 절연막(3)위의 반도체층(23)과, 반도체층(23)위의 소스 전극(7) 및 드레인 전극(6)과, 소스 전극(7) 및 드레인 전극(6)을 덮도록 형성되고, 드레인 전극(6)까지 도달하는 화소 콘택홀(9)을 가지는 층간 절연막(8)과, 층간 절연막(8)위의 투명 도전 막(11)을 구비하고 있다. 반도체층(23)은, 반도체 능동막(4) 및 오믹 콘택 막(5)을 구비한다.
게이트 전극(1)은 게이트 배선(21)의 일부이거나 또는 게이트 배선(21)으로부터 분기되어 각 TFT에 접속되는 단자가 되는 전극이다. 또한 보조용량 배선(20) 의 일부가 투명 도전 막(11)과 오버랩하도록 배치되어, 보조 용량을 형성한다.
특허문헌 1에 기재된 TFT기판에 있어서는, 소스 배선(22) 및 소스 전극(7)이 표시부 내에서 반도체층(23)의 단차를 넘지 않는다. 따라서, 반도체층(23)의 단차에 기인하는 소스 배선(22) 및 소스 전극(7)의 단선을 없앨 수 있다. 또한 투명 도전 막(11)의 주변부근에 반도체층(23)이 있다. 그러나, 투명 도전 막(11)과 반도체층(23) 및 투명 도전 막(11)과 소스 배선(22)은, 층간 절연막(8)에 의해 분리되고 있다. 이에 따라 반도체층(23) 및 소스 배선(22)의 패턴 불량을 없앨 수 있다. 따라서, 소스 배선(22)과 투명 도전 막(11) 사이의 단순한 단락이나, 광조사하에서 반도체 능동막(4)이 저저항화되었을 경우의 단락의 발생을 방지할 수 있다.
그러나, 특허문헌 1에 기재된 TFT어레이 기판에 있어서는, 소스 배선(22)에 Al막을 사용할 경우, 가열에 의해 Al막 표면에 미소 돌기(히록)가 발생하여 층간 절연불량이 발생할 문제가 있다. 또한 소스 배선(22)과 투명 도전 막(11) 사이에 산화층이 생겨, 소스 배선(22)과 투명 도전 막(11)의 접속부에 있어서 콘택 저항이 높아지게 되고 표시 불량이 발생한다는 문제가 있다.
또한, 소스 배선(22)의 금속 박막재료에 Al막을 단층으로 사용했을 경우에는, 소스 배선(22)과 전기적으로 접속되는 반도체층(23)의 접속부에 있어서 Al과 Si과의 상호확산이 일어나, 콘택 저항이 높아지게 되고 표시 불량이 발생한다는 문제가 있다.
특허문헌 2에는, 화소 전극과 드레인 전극의 콘택 저항의 극소화 등을 도모하기 위해서는, 게이트 배선이나 게이트 전극을 Al 또는 Al합금으로 이루어지는 제 1층과, Al 또는 Al합금에 N, C, 0중 적어도 하나의 불순물을 첨가한 제2층으로 이루어지는 적층구조로 하고, 소스 전극, 소스 배선 및 드레인 전극을 형성하는 제2금속 박막을, Mo합금의 단층 혹은 Al합금과 Mo합금의 적층구조로 하는 구조가 개시되고 있다. 특허문헌 3에는, 히록에 의한 층간 절연불량과 투명 도전 막(11)과의 콘택 불량을 방지하고, Al막의 하층에도 고융점 금속을 형성하여, 반도체층(23)의 콘택 불량을 막는 방법으로서, Al막의 상층에 Cr이나 Mo과 같은 고융점 금속을 형성하는 방법이 개시되어 있다.
또한 특허문헌 4에는, 소스 신호 선, 소스 전극, 드레인 전극, 투과 화소 전극을 동일 레이어로 형성하는 것이 개시되어 있다. 이에 따라 콘택 불량을 막을 수 있다.
[특허문헌 1] 일본국 공개특허공보 특개평 10-268353호
[특허문헌 2] 일본국 공개특허공보 특개2005-62802호
[특허문헌 3] 일본국 공개특허공보 특개2000-284326호
[특허문헌 4] 일본국 공개특허공보 특개2000-258802호
특허문헌 2에 기재된 TFT어레이 기판에 있어서는, 게이트 배선 등의 제1금속 박막의 재료가 2종류 이상 필요하게 된다. 또한 특허문헌 3에 기재된 TFT어레이 기판에 있어서는, 소스 배선 재료가 2종류(Al과 Cr이나 Mo과 같은 고융점 금속)이상 필요하게 된다. 그 때문에 성막, 에칭 등의 제조 공정수의 증가에 의해 비용상승은 어쩔 수 없다. 또한 특허문헌 3에 있어서는 소스 배선이 3층 구조이기 때문에, 가공 후의 단면형상의 제어가 어려우며, 제품 수율 저하를 초래하는 등의 문제점이 있다.
또한 특허문헌 4에 기재된 TFT어레이 기판에 있어서는, 소스 신호 선, 소스 전극, 드레인 전극, 투과 화소 전극이, 투명 도전 막과 금속막으로 구성된다. 그 때문에 2종류 이상의 재료가 필요하며, 성막, 에칭 등의 제조 공정수의 증가에 의해 비용상승에 이어지게 된다. 또한, 소스 신호 선과 투과 화소 전극 사이에 층간 절연막이 없기 때문에, 소스 신호 선과 투과 화소 전극이 쇼트되기 쉬우며, 점등 불량에 의해 제품 수율의 저하를 초래하는 등의 문제점이 있다.
한편, 특허문헌 1에 기재된 TFT어레이 기판은, 소스 배선(22)의 금속 박막의 배선 재료로서, 저저항 Ag막을 사용하는 것이 개시되고 있다. 그러나, Ag은 일반적으로 내플라즈마성이 낮아, 콘택홀 형성시에, 콘택홀내의 Ag이 소실된다는 문제점이 있다.
본 발명은, 상기 배경을 감안하여 행해진 것으로, 표시 품위가 뛰어나고, 생산성이 높은 표시장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 TFT어레이 기판은, 기판 위에 설치된 게이트 전극과, 상기 게이트 전극 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성되어, 상기 게이트 전극의 마주보는 면에 배치되는 반도체층과, 상기 반도체층 위에 형성된 투명 도전 막으로 이루어지는 소스 전극 및 드레인 전극과, 상기 드레인 전극으로부터 연장 설치되어, 상기 투명 도전 막으로부터 이루어지는 화소 전극과, 상기 화소 전극, 상기 소스 전극 및 상기 드레인 전극 위에 형성되어, 상기 소스 전극까지 도달하는 콘택홀을 가지는 층간 절연막과, 상기 층간 절연막 위에 형성된 소스 배선으로 이루어지고, 상기 콘택홀을 통해 상기 소스 전극과 접속되는 상기 소스 배선을 구비한다.
본 발명에 의해, 표시 품위가 뛰어나고, 생산성이 높은 표시장치를 제공할 수 있다.
이하에, 본 발명을 적용가능한 실시예에 대하여 설명을 한다. 이하의 설명은, 본 발명의 실시예에 관한 것이며, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
(실시예 1)
우선 도 1을 사용하여, 본 발명에 따른 TFT어레이 기판이 적용되는 액티브 매트릭스형의 표시장치에 대하여 설명한다. 도 1은, 표시장치에 이용되는 TFT기판의 구성을 나타내는 평면도이다. 본 발명에 따른 표시장치는, 액정표시장치를 예 로서 설명하지만, 어디까지나 예시적인 것이며, 유기 EL표시장치 등의 평면형 표시장치 등을 사용하는 것도 가능하다.
본 발명에 따른 표시장치는, 기판(110)을 가지고 있다. 기판(110)은, 예를 들면 TFT어레이 기판이다. 기판(110)에는, 표시 영역(111)을 둘러싸도록 설치된 액틀 영역(112)이 설치된다. 이 표시 영역(111)에는, 복수의 게이트 배선(주사 신호 선)(21)과 복수의 소스 배선(표시 신호 선)(22)이 형성되어 있다. 복수의 게이트 배선(21)은 평행하게 설치된다. 마찬가지로, 복수의 소스 배선(22)은 평행하게 설치된다. 게이트 배선(21)과 소스 배선(22)은, 서로 교차하도록 형성되어 있다. 게이트 배선(21)과 소스 배선(22)은 직교하고 있다. 그리고, 인접하는 게이트 배선(21)과 소스 배선(22)으로 둘러싸인 영역이 화소(117)가 된다. 따라서, 기판(110)에서는, 화소(117)가 매트릭스 모양으로 배열된다.
또한, 기판(110)의 액틀 영역(112)에는, 주사신호 구동회로(115)와 표시신호 구동회로(116)가 설치된다. 게이트 배선(21)은, 표시 영역(111)으로부터 액틀 영역(112)까지 연장하여 설치되어 있다. 게이트 배선(21)은, 기판(110)의 단부에서, 주사신호 구동회로(115)에 접속된다. 소스 배선(22)도 마찬가지로, 표시 영역(111)으로부터 액틀 영역(112)까지 연장하여 설치되어 있다. 소스 배선(22)은, 기판(110)의 단부에서, 표시신호 구동회로(116)와 접속된다. 주사신호 구동회로(115)의 근방에는, 외부 배선(118)이 접속되어 있다. 또한 표시신호 구동회로(116)의 근방에는, 외부 배선(119)이 접속되어 있다. 외부 배선(118, 119)은, 예를 들면 FPC 등의 배선 기판이다.
외부 배선(118, 119)을 통해 주사신호 구동회로(115) 및 표시신호 구동회로(116)에 외부로부터의 각종 신호가 공급된다. 주사신호 구동회로(115)는 외부로부터의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(21)에 공급한 다. 이 게이트 신호에 의해, 게이트 배선(21)이 순차 선택되어 간다. 표시신호 구동회로(116)는 외부로부터의 제어신호나, 표시 데이터에 의거하여 표시 신호를 소스 배선(22)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(117)에 공급할 수 있다.
화소(117)안에는, 적어도 하나의 TFT(120)가 형성되어 있다. TFT(120)는 소스 배선(22)과 게이트 배선(21)의 교차점 근방에 배치된다. 예를 들면 이 TFT(120)가 화소 전극에 표시 전압을 공급한다. 즉, 게이트 배선(21)으로부터의 게이트 신호에 의해, 스위칭소자인 TFT(120)가 온 한다. 이에 따라 소스 배선(22)으로부터 TFT의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과 대향 전극 사이에, 표시 전압에 따른 전계가 생긴다. 또한, 기판(110)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
또한, 기판(110)에는, 대향 기판이 대향하여 배치되어 있다. 대향 기판은, 예를 들면 칼라필터 기판이며, 시인측에 배치된다. 대향 기판에는, 칼라필터, 블랙 매트릭스(BM), 대향 전극 및 배향막 등이 형성되어 있다. 또한, 대향 전극은, 기판(110)측에 배치되는 경우도 있다. 그리고, 기판(110)과 대향 기판 사이에 액정층이 끼워진다. 즉, 기판(110)과 대향 기판 사이에는 액정이 주입되고 있다. 또한, 기판(110)과 대향 기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛 등이 배치된다.
화소 전극과 대향 전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판간의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화 된다. 즉, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써 편광상태가 변화된다.
따라서, 편광 상태에 따라, 대향 기판측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상을 표시할 수 있다.
다음에 기판(110)위의 TFT(120)의 구성에 대해, 도 2 및 도 3을 사용하여 설명한다. 도 2는 본 발명의 실시예 1에 따른 TFT어레이 기판의 주요부의 구성을 나타내는 평면도이다. 도 3은 도 2에 있어서의 TFT어레이 기판의 X-X'부의 단면도이다.
기판(110)에는 복수의 게이트 배선(21)이 평행하게 설치된다. 또한 소스 배선(22)도 평행하게 설치된다. 게이트 배선(21)과 소스 배선(22)은 서로 교차하도록 형성되어 있다. 게이트 배선(21)과 소스 배선(22)은 직교하고 있다. 그리고, 인접하는 게이트 배선(21)과 소스 배선(22)으로 둘러싸인 영역에는 화소 전극(11a)이 형성되어 있다.
게이트 배선(21)은 게이트 전극(1)에 접속되어 있다. 인접하는 게이트 배 선(21)과의 사이에는, 보조용량 배선(20)이 배치되어 있다. 보조용량 배선(20)은, 게이트 배선(21)과 평행하게 형성되어 있다. 그리고, 보조용량 배선(20)은, 화소 전극(11a)과 대향하고 있다. 이에 따라 보조 용량이 형성된다. 게이트 배선(21)과 소스 배선(22)의 교차점 근방에는 스위칭소자인 TFT(120)가 형성되어 있다. TFT(120)는, 반도체 능동막(4) 및 오믹 콘택막(5)으로 이루어지는 반도체층(23)을 가지고 있다. 반도체층(23)은 게이트 전극(1) 위에 형성되어 있다. 그리고, 반도체층(23) 위에는, 드레인 전극(11c) 및 소스 전극(11b)이 형성되어 있다. 소스 전극(11b) 및 드레인 전극(11c) 위에는, 층간 절연막(8)이 형성되어 있다. 층간 절연막(8) 위에는, 소스 배선(22)이 형성되어 있다. 그리고, 층간 절연막(8)에는, 소스 전극(11b)까지 도달하는 소스 전극 콘택홀(27)이 형성되어 있다. 이 소스 전극 콘택홀(27)을 통해 소스 전극(11b)과 소스 배선(22)이 전기적으로 접속된다. 드레인 전극(11c)으로부터는, 화소 전극(11a)이 연장되고 있다. 즉, 드레인 전극(11c)과 화소 전극(11a)은, 일체로 형성되고 있다.
다음에 TFT(120)의 제조 방법에 대해서 도 4를 사용하여 설명한다. 도 4는 본 실시예에 관한 제조 공정도이다. 한편, 본 실시예에서는, 5회의 포토리소그래피 프로세스에 의해 TFT어레이 기판을 제조하고 있다.
(A)제1의 포토리소그래피 프로세스
우선, 유리 기판 등의 기판(110)을 순수세정한다(a). 이 경우, 순수 대신에 열황산을 사용하여 세정해도 된다. 그리고, 기판(110)위에 게이트 전극(1), 게이트 배선(21) 및 보조용량 배선(20)을 형성하기 위한 제1의 금속 박막을 성막한다(b). 제1의 금속 박막을 패터닝 하기 위해, 제1회째의 사진제판을 행한다(c). 구체적으로는, 레지스트를 도포, 노광, 현상하여 레지스트 패턴을 형성한다. 제1의 금속 박막으로서는 전기적 비저항이 낮은 Al, Mo, Cr 또는 이들을 주성분으로 하는 합금을 사용하는 것이 바람직하다. 본 실시예에서는, Al에 0.2mol％의 Nd을 첨가한 AlNd합금을 사용할 수 있다. 예를 들면 공지한 Ar가스를 사용한 DC마그네트론 스퍼터링법으로 막두께 200nm의 AlNd막으로 성막할 수 있다. 그 후 공지한 인산+질산을 포함하는 용액을 사용하여 AlNd막을 습식 에칭한다(d). 그리고, 레지스트 패턴을 박리하고, 순수세정한다(e). 이에 따라 게이트 전극(1), 게이트 배선(21) 및 보조용량 배선(20)이 형성된다.
(B)제2의 포토리소그래피 프로세스
다음에 질화 실리콘(SiN)으로 이루어지는 제1의 절연막과, 아모퍼스 실리콘으로 이루어지는 반도체 능동막(4)과, 불순물을 첨가한 n+아모퍼스 실리콘으로 이루어지는 오믹 콘택막(5)을 순차 성막한다(f). 반도체 능동막(4)과, 오믹 콘택막(5)을 패터닝 하기 위해, 제2회째의 사진제판을 행한다(g). 이 때, 박막트랜지스터를 형성하는 부분을 포함하는 동시에, 후술하는 프로세스로 형성되는 소스 배선(22) 및 드레인 전극(11c)의 패턴보다도 크고, 또한 연속하는 형상으로 형성한다. 본 실시예로서는, 화학적 기상성막(CVD)법을 사용하여 제1의 절연막으로서 SiN막을 400nm, 반도체 능동막(4)으로서 아모퍼스 실리콘 막을 150nm, 오믹 콘택막(5)으로서 인(P)을 불순물로서 첨가한 n+아모퍼스 실리콘 막을 30nm의 두께로 순차 성막한다. 그 후에 공지한 불소계 가스를 사용한 드라이 에칭법을 사용하여 반도체 능동막(4)과 오믹 콘택막(5)을 에칭한다(h). 그 후 레지스트 패턴을 박리하고, 순수세정한다(i). 이에 따라 반도체 패턴으로서 반도체 능동막(4) 및 오믹 콘택막(5)으로 이루어지는 반도체층(23)이 형성된다. 또한 제1의 절연막이 게이트 절연막(3)이 된다. 이 경우, 불순물은 성막후에 첨가해도 된다.
(C)제3의 포토리소그래피 프로세스
다음에 투명 도전 막(11)을 성막한다(j). 투명 도전 막(11)을 패터닝 하기 위해, 제3회째의 사진제판을 행한다(k). 드레인 전극(11c)과, 화소 전극(11a)과, 소스 전극(11b)을 형성한다. 또한, 이 공정에서, 게이트 배선(21)에 신호를 공급하기 위한 게이트 단자 패드 및 소스 배선(22)에 신호를 공급하기 위한 소스 단자 패드도 동시에 형성한다. 본 실시예로서는, 투명 도전 막(11)으로서 산화인듐(In203)과 산화 주석(SnO2)을 혼합한 ITO막을 사용한다. 공지한 Ar가스를 사용한 스퍼터링법으로 투명 도전 막(11)을 막두께 100nm으로 성막한다. 그리고, 공지한 염산+질산을 포함하는 용액을 사용하여 습식 에칭한다(l). 이에 따라 드레인 전극(11c), 화소 전극(11a), 소스 전극(11b), 게이트 단자 패드 및 소스 단자 패드가 형성된다. 또한, 게이트 단자 패드 및 소스 단자 패드의 구성에 관해서는 후술한다. 또한, 공지한 불소계 가스를 사용하여, 소스 전극(11b) 및 드레인 전극(11c) 사이의 오믹 콘택막(5)을 드라이 에칭한다(m). 계속해서 레지스트 패턴을 박리하여, 순수세정한다(n). 이에 따라 소스 전극(11b), 드레인 전극(11c), 화소 전극(11a), TFT채널부(26), 게이트 단자 패드 및 소스 단자 패드가 형성된다.
상기에서는 투명 도전 막(11)을 ITO막으로 했다. 이 경우, 비정질 ITO막을 사용할 수도 있다. 또한 투명 도전 막(11)에는 산화 인듐 막, 산화 주석 막, 산화 아연 막을 사용해도 된다. 또한, 산화 인듐과 산화 아연을 혼합한 IZO 막 또는 산화 인듐과 산화 주석과 산화 아연을 혼합한 ITZO막을 사용해도 된다. 이들의 투명 도전 막(11)은, 약산인 옥살산으로 에칭가능하다. 따라서, 투명 도전 막(11)의 에칭시에, 다른 배선 및 전극을 부식시키지 않기 때문에, 제품 수율을 향상시키는 것이 가능하게 된다.
(D)제4의 포토리소그래피 프로세스
다음에 층간 절연막(8)을 형성하기 위해, SiN으로 이루어지는 제2의 절연막을 성막한다(o). 본 실시예로서는, 화학적 기상성막(CVD)법을 사용하여 제2의 절연막으로서 질화 실리콘 SiN막을 300nm의 두께로 성막한다(o). 그리고, 제4회째의 사진제판을 행한다(p). 그 후에 공지한 불소계 가스를 사용하여 드라이 에칭한다(q). 이 때, 제2의 절연막에 있어서, 소스 전극(11b)표면까지 관통하는 소스 전극 콘택홀(27)을 형성한다. 그 후 레지스트 패턴을 박리하여, 순수세정한다(r). 이에 따라 소스 전극 콘택홀(27)을 가지는 층간 절연막(8)이 형성된다.
(E)제5의 포토리소그래피 프로세스
다음에 제2의 금속 박막을 성막한다(s). 제2의 금속 박막으로서는, Al 또는 Al합금이 바람직하다. Cr 또는 Cr합금, Mo 또는 Mo합금을 사용해도 된다. 본 실시예로서는, Al에 2mol％의 Ni를 첨가한 AlNi합금을, 공지한 Ar가스를 사용한 스퍼터링법으로 막두께 200nm으로 성막한다.
계속해서, 제2의 금속 박막을 패터닝 하기 위해, 제5회째의 사진제판을 행한다(t). 그리고, 공지한 인산+질산을 포함하는 용액을 사용하여 습식 에칭한다(u). 그 후 레지스트 패턴을 박리하여, 제2의 금속 박막이 패터닝 된다(v).
이에 따라 소스 전극 콘택홀(27)을 통해 소스 전극(11b)이 전기적으로 접속하는 소스 배선(22)과 같은 층의 도전 막(19)이 형성된다(도 5, 도 6참조). 즉, 도전 막(19)은 제2의 금속 박막에 의해 형성된다. 또한, 이 제5의 포토리소그래피 프로세스(E)에서, 소스 단자 패드 패턴(28)과 게이트 단자 패드 패턴(29)이 형성된다 (도 5, 도 6참조). 구체적으로는, 도 5에 나타내는 바와 같이, 게이트 단자부 콘택홀(31)을 통해 게이트 배선(21)과 접속되는 게이트 단자 패드 패턴(29)이 도전 막(19)에 의해 형성된다. 또한, 도 5는, 게이트 배선(21)에 신호를 입력하기 위한 게이트 단자부의 구성을 나타내는 단면도이다. 또한, 도 6에 나타내는 바와 같이, 소스 단자부 콘택홀(32)을 통해 소스 단자 패드(18)와 접속되는 소스 단자 패드 패턴(28)이 도전 막(19)에 의해 형성된다. 또한, 소스 단자 패드 패턴(28)은, 소스 배선(22)으로부터 연장하여 설치되어 있다. 도 6은, 소스 배선(22)에 신호를 입력하기 위한 소스 단자부의 구성을 나타내는 단면도이다. 게이트 단자부 및 소스 단자부는, 액틀 영역(112)에 배치된다.
게이트 단자 패드 패턴(29)은, 도 5에 나타내는 바와 같이, 층간 절연막(8)에 설치된 콘택홀(33)을 통해 투명 도전 막(11)으로 이루어지는 게이트 단자 패드(14)와 접속된다. 또한, 게이트 단자 패드 패턴(29)은, 층간 절연막(8)과 게이트 절연막(3)에 설치된 게이트 단자부 콘택홀(31)을 통해 게이트 배선(21)에 접속된 다(도 5참조). 따라서, 게이트 배선(21)과 게이트 단자 패드(14)는, 게이트 단자 패드 패턴(29)을 통해 전기적으로 접속된다. 또한, 층간 절연막(8)에 설치된 소스 단자부 콘택홀(32)을 통해 소스 단자 패드 패턴(28)이 소스 단자 패드(18)에 접속된다(도 6참조). 이 경우, 게이트 배선(21), 소스 배선(22)에는, 투명 도전 막(11)으로 이루어지는 단자 패드를 통해, 게이트 신호, 소스 신호가 각각 공급된다. 또한, 게이트 단자부 및 소스 단자부에 설치된 각 콘택홀은, 제4의 포토리소그래피 프로세스(D)에서 형성된다.
종래, 소스 배선, 소스 전극 및 드레인 전극에, Al막 또는 Al합금막을 사용할 경우, Al막 또는 Al합금막의 하층과 상층에 각각 Cr이나 Mo과 같은 고융점 금속을 사용할 필요가 있었다. 이에 따라 Al막의 Al과, 오믹 콘택막의 Si 사이의 상호확산을 방지하여, 양호한 콘택 특성을 얻을 수 있었다. 그러나 상기한 바와 같이, Al막 또는 Al합금막을 적층 할 필요가 있어, 제조 공정수가 증가하는 문제가 있었다.
본 발명에 의하면, 소스 전극(11b)과 드레인 전극(11c)을, 화소 전극(11a)에 사용하는 투명 도전 막(11)(예를 들면 ITO막)에 의해 형성한다. 따라서, 오믹 콘택막(5)과, 소스 배선(AlNi)(22) 사이에 투명 도전 막(11)을 끼우게 된다. 이에 따라 Al막을 적층하지 않는다. 그 결과, 상술한 바와 같은 적층에 의한 제조 공정수를 늘리지 않고, Al과 Si와의 상호확산에 의한 전기적 콘택 특성의 열화를 방지할 수 있다.
또 종래는, Al 또는 Al합금막(하층), ITO막(상층)의 순으로 직접 적층 되는 구조이므로, 접점부에서의 AlOx의 형성이 문제가 되었다. 본 발명에서는, ITO막이 하층, Al 또는 Al합금이 상층이 된다. 이 때문에, Al과 ITO의 전기적 콘택 특성을 대폭 개선할 수 있다.
한편, ITO막(혹은 IZO막, ITZO막등)과 Al막 또는 Al합금막이 전기적으로 접촉할 경우, 알카리성 현상액 안의 ITO환원 부식이 염려된다. 이 때문에, 주기율표 제8족원소(Ni, Co, Fe등)의 한 종류 이상의 금속을 포함하는 Al합금, 질소(N)를 포함하는 Al막 또는 Al합금막, 또한 주기율표 제8족 원소 중 1종류 이상의 금속을 포함하는 Al합금에 질소를 첨가한 Al합금막을 사용하는 것이 바람직하다. 이에 따라 이 문제를 해결하여, 높은 수율의 TFT어레이 기판의 제공이 가능하게 된다.
또한 본 실시예에 있어서는, 소스 배선(22)과, 화소 전극(11a)등의 투명 도전 막(11) 사이에 층간 절연막(8)을 설치하고 있다. 이에 따라 예를 들면 특허문헌 3에 개시되어 있는 바와 같은 소스 전극, 드레인 전극, 소스 배선이 화소 전극과 동일 레이어에 형성되었을 경우에 문제가 되는, 소스 배선(22)과 투명 도전 막(11)의 전기적인 단락이나 점등 불량을 개선할 수 있다.
상기에는 투명 도전 막(11)에 의해 게이트 단자 패드 패턴(29)이 형성되는 것이 기재되어 있다. 그러나, 투명 도전 막(11)이 필요없는 경우에는, 도 7에 나타내는 바와 같이, 게이트 단자 패드(14)를 제1의 금속 박막과 동시에 형성할 수 있다. 또한 도 8에 나타내는 바와 같이, 소스 배선(22)과 같은 층의 도전 막(19)에 의해 소스 단자 패드(18)를 형성하는 것도 가능하다.
(실시예 2)
다음에 본 발명의 실시예 2에 의한 표시장치용 TFT어레이 기판의 구성을 도 9 및 도 10을 사용하여 설명한다. 도 9는 실시예 2에 따른 액정표시장치용 TFT어레이 기판이다. 도 10은 도 9에 있어서의 Y-Y’부의 단면도이다.
본 실시예에서는, 실시예 1에 나타내는 구성에 추가로, 화소반사 전극(25)이 설치된다. 한편, 화소반사 전극(25)이외의 구성에 대해서는, 실시예 1과 동일하므로, 설명을 생략한다. 하기에 구성의 차이점을 설명한다.
우선, 투명 도전 막(11)을 덮도록 소스 전극 콘택홀(27) 및 화소 콘택홀(24)을 가지는 층간 절연막(8)이 적층 되어 있다. 층간 절연막(8)위에는 소스 배선(22) 및 화소반사 전극(25)이 설치된다. 화소 전극(11a)은 화소 콘택홀(24)을 통해 화소반사 전극(25)과 접속되어 있다.
이와 같이, 실시예 2는, 실시예 1의 (E)에서 형성한 제2의 금속 박막을 화소반사 전극(25)으로서도 사용한다. 즉, 화소반사 전극(25)은, 소스 배선(22)과 같은 층의 도전 막(19)에 의해 형성되어, 이것을 가지는 반투과형 액정표시장치가 제공되는 것이다.
즉, 화소 전극(11a)의 화소반사 전극(25)이 형성되지 않는 부분이 투과부가 되고, 화소반사 전극(25)이 설치되는 부분이 반사부가 된다. 이와 같이, 화소반사 전극(25)을 형성함으로써, 1화소 내에 투과부와 반사부를 가지는 반투과형 액정표시장치를 형성할 수 있다.
본 실시예 2의 제조 공정에 대해서, 도 4를 사용하면서 설명한다. 본 실시예 2에서는, 실시예 1에 나타내는 제조 공정 이외에, 화소반사 전극(25) 및 화소 콘택홀(24)을 형성한다. 한편, 이들의 형성 공정 이외에 대해서는, 실시예 1과 동일하므로 설명을 생략한다.
(D)제4의 포토리소그래피 프로세스
도 4의 (D)로 나타내는 공정에 있어서, 이하의 점 외에는, 실시예 1과 동일하다. 즉, 본 실시예 2에 있어서는, 제2의 절연막의 드라이 에칭 공정에 있어서, 드레인 전극(11c)에 연장하여 설치되는 화소 전극(11a)표면까지 관통하는 화소 콘택홀(24)을 형성한다.
(E)제5의 포토리소그래피 프로세스
도 4의 (E)로 나타내는 공정에 있어서, 이하의 점 외에는, 실시예 1과 같다. 즉, 제2의 금속 박막의 패터닝 형성시, 화소반사 전극(25)을 형성한다. 또한 화소 콘택홀(24)을 통해 드레인 전극(11c) 및 화소 전극(11a)과, 전기적으로 접속하도록 화소반사 전극(25)을 형성한다. 이에 따라 실시예 2에 있어서의 액정표시용 TFT어레이 기판이 완성된다.
본 실시예의 제2의 금속 박막으로서는, 전기적 비저항이 낮고, 투명 도전 막(11)과의 전기적 콘택 특성 및 반사 특성이 양호한 AlNi를 사용하는 것이 바람직하다. AlNi은, Al에 2mol％의 Ni를 첨가한 것이 좋다.
(실시예 3)
본 실시예에 있어서, 실시예 2와 다른 점은, 제2의 금속 박막에 Ag 또는 Ag합금을 사용하는 점이다. 따라서, 실시예 2와 공통되는 내용에 대해서는 설명을 생 략한다. 제2의 금속 박막에 Ag 또는 Ag합금을 사용함으로써, 저저항으로 반사 특성이 양호한, 광학특성과 전기 특성에 뛰어난 반투과형 액정표시용의 TFT어레이 기판을 제공할 수 있다.
특허문헌 1에는, 소스 배선(22)등에 Ag막을 사용하는 것이 기재되고 있다. 그러나, 콘택홀을 형성할 때, 드라이 에칭시에 플라즈마에 의해 Ag이 데미지를 받아 소실하는 문제점이 있다. 따라서, 종래의 TFT구조에 Ag 및 Ag합금을 사용하는 것은 곤란했다. 그러나 본 발명에 있어서는, 소스 배선(22)은, 콘택홀 형성후에 성막된다. 따라서, 상층에 있는 소스 배선은 드라이 에칭에 의한 플라즈마의 데미지를 받지 않아, 전기 특성의 열화를 방지할 수 있다.
또한 제2의 금속 박막에 Ag합금을 사용할 경우, 팔라듐(Pd), 동(Cu), 몰리브덴(Mo), 네오듐(Nd), 루테늄(Ru), 게르마늄(Ge), 금(Au) 및 산화 주석(SnOx)의 한 종류 이상을 함유하도록 하는 것이 바람직하다. 이에 따라 밀착성에 뛰어나고, 저저항인 소스 배선을 얻을 수 있다. 또한 밀착성 및 반사 특성에 뛰어난 화소반사 전극을 형성하는 것이 가능하게 된다.
(실시예 4)
본 실시예에 있어서, 실시예 1과 다른 점은, 제2의 금속 박막에 Cu 또는 Cu합금을 사용하는 점이다. 따라서, 실시예 1과 공통되는 내용에 대해서는 설명을 생략한다. 제2의 금속 박막에 Al보다도 저저항인 Cu 또는 Cu합금을 사용함으로써, 고선명하게 대화면의 TFT어레이 기판을 제공하는 것이 가능하게 된다. 또한 Cu에 Mo을 첨가한 CuMo합금막을 사용하면, 밀착성에 뛰어나고, 저저항인 소스 배선을 형성 하는 것이 가능하게 된다.
종래는, Cu 또는 Cu합금을 두껍게 성막할 때의 에칭 제어가 어려웠다. 이 때문에, 배선의 양측의 단면형상이 좋지 않아, Cu막의 상층에 화소 전극 등의 전기소자를 형성하는 것이 곤란했다. 본 발명에서는, 제2의 금속 박막을 TFT어레이 기판의 최상층에 형성한다. 이것에 의해, 단면형상이 제품 수율에 끼치는 영향을 없앨 수 있게 된다.
실시예 1∼실시예 4에 있어서의 투명 도전 막(11)은, 소스 전극(7), 드레인 전극(6), 게이트 단자 패드 패턴 및 소스 단자 패드 패턴으로서 이용된다. 또한, 실시예 1∼실시예 4의 구성에 있어서는, 소스 배선(22)이 단층이라도 표시 품위가 높고, 생산성이 높은 표시장치를 제공할 수 있다.
또한, 소스 배선(22)의 하층에, 소스 배선(22)과 전기적으로 접속되는 투명 도전 막(11)을 형성해도 된다. 예를 들면 소스 배선(22)아래에 층간 절연막(8)등 을 통해 소스 배선(22)과 거의 같은 형상으로 투명 도전 막(11)을 형성하여 적층해도 된다. 이 경우에는, 소스 배선(22) 아래의 층간 절연막(8)에 무수한 콘택홀을 형성하여, 소스 배선(22)과 투명 도전 막(11)을 접속할 필요가 있다. 여기에서, 소스 배선(22)과 소스 배선(22)의 하층의 투명 도전 막(11)은, 동일 폭으로 평행하게 형성한다. 즉, 소스 배선(22)과 소스 배선(22) 하층의 투명 도전 막(11)은, 같은 패턴 형상으로 한다. 따라서, 제3의 포토리소그래피 프로세스(C)에서 투명 도전 막(11)을 형성할 때, 소스 배선(22)을 설치하는 방향을 따라 투명 도전 막(11)을 형성한다.
또한 소스 배선(22)과 같은 형상으로 층간 절연막(8)을 제거하여, 소스 배선(22)의 일부 또는 전부를 소스 배선(22)(상층)과 투명 도전 막(11)(하층)의 적층구조로 해도 된다. 이 경우, 소스 배선(22)이 단선되더라도, 그 단선부의 하층에 투명 도전 막이 형성되어 있기 때문에, 용장 배선의 효과를 얻을 수 있으며, 고수율의 TFT어레이 기판을 제공하는 것이 가능하게 된다.
도 1은 본 발명의 실시예에 따른 TFT어레이 기판의 구성을 나타내는 평면도이다.
도 2는 본 발명의 실시예 1에 따른 TFT어레이 기판의 화소구성을 나타내는 평면도이다.
도 3은 본 발명의 실시예 1에 따른 TFT어레이 기판의 화소구성을 나타내는 단면도이다.
도 4는 본 발명의 실시예 1에 따른 TFT기판의 제조 공정을 나타내는 플로우 도이다.
도 5는 본 발명의 실시예 1에 따른 게이트 단자부의 구성을 나타내는 단면도이다.
도 6은 본 발명의 실시예 1에 따른 소스 단자부의 구성을 나타내는 단면도이다.
도 7은 본 발명의 실시예 1에 따른 별도의 게이트 단자부의 구성을 나타내는 단면도이다.
도 8은 본 발명의 실시예 1에 따른 별도의 소스 단자부의 구성을 나타내는 단면도이다.
도 9는 본 발명의 실시예 2에 따른 TFT어레이 기판의 구성을 나타내는 평면도이다.
도 10은 본 발명의 실시예 2에 따른 TFT어레이 기판의 구성을 나타내는 단면 도이다.
도 11은 종래의 액정표시장치용 TFT어레이 기판의 구성을 나타내는 평면도이다.
도 12는 종래의 TFT어레이 기판의 구성을 나타내는 단면도이다.
도 13은 종래의 액정표시장치용 TFT어레이 기판의 게이트 단자부를 나타내는 단면도이다.
도 14는 종래의 액정표시장치용 TFT어레이 기판의 소스 단자부를 나타내는 단면도이다.
[부호의 설명]
1 : 게이트 전극 2 : 보조 용량전극
3 : 게이트 절연막 4 : 반도체 능동막
5 : 오믹 콘택막 6 : 드레인 전극
7 : 소스 전극 8 : 층간 절연막
9 : 화소 콘택홀 10 : 보조 용량을 가지는 부분
11 : 투명 도전 막 11a : 화소 전극
11b : 소스 전극 11c : 드레인 전극
14 : 게이트 단자 패드 18 : 소스 단자 패드
19 : 도전 막 20 : 보조용량 배선
21 : 게이트 배선 22 : 소스 배선
23 : 반도체층 24 : 화소 콘택홀
25 : 화소반사 전극 26 : TFT채널부
27 : 소스 전극 콘택홀 28 : 소스 단자 패드 패턴
29 : 게이트 단자 패드 패턴 31 : 게이트 단자부 콘택홀
32 : 소스 단자부 콘택홀 110 : 기판
111 : 표시 영역 112 : 액틀 영역
22 : 소스 배선 115 : 주사신호 구동회로
116 : 표시신호 구동회로 117 : 화소
118 : 외부 배선 119 : 외부 배선
120 : TFT

Claims (10)

  1. 기판 위에 설치된 게이트 전극과,
    상기 게이트 전극 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성되어, 상기 게이트 전극의 마주보는 면에 배치되는 반도체층과,
    상기 반도체층 위에 형성된 투명 도전 막으로 이루어지는 소스 전극 및 드레인 전극과,
    상기 드레인 전극으로부터 연장 설치되어, 상기 투명 도전 막으로 이루어지는 화소 전극과,
    상기 화소 전극, 상기 소스 전극 및 상기 드레인 전극 위에 형성되어, 상기 소스 전극까지 도달하는 콘택홀을 가지는 층간 절연막과,
    상기 층간 절연막 위에 형성되고, 상기 콘택홀을 통해 상기 소스 전극과 접속되는 상기 소스 배선을 구비하는 것을 특징으로 하는 TFT어레이 기판.
  2. 제 1항에 있어서,
    상기 소스 배선이 Al, Ag 또는 Cu를 포함하는 것을 특징으로 하는 TFT어레이 기판.
  3. 제 1항 또는 제 2항에 있어서,
    상기 소스 배선의 하층에, 상기 소스 배선이 설치되는 방향을 따라 상기 투명 도전 막이 형성되고, 상기 소스 배선의 하층에 형성된 상기 투명 도전 막이, 상기 소스 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 TFT어레이 기판.
  4. 제 1항 또는 제 2항에 있어서,
    상기 게이트 전극에 접속되는 게이트 배선이, 게이트 단자부 콘택홀을 통해 상기 소스 배선과 같은 층의 도전 막으로 이루어지는 단자 패드 패턴에 접속하고,
    상기 투명 도전 막이 콘택홀을 통해 상기 단자 패드 패턴에 접속하고,
    상기 게이트 배선과 상기 투명 도전 막이, 상기 단자 패드 패턴을 통해 접속되는 것을 특징으로 하는 TFT어레이 기판.
  5. 제 3항에 있어서,
    상기 게이트 전극에 접속되는 게이트 배선이, 게이트 단자부 콘택홀을 통해 상기 소스 배선과 같은 층의 도전 막으로 이루어지는 단자 패드 패턴에 접속하고,
    상기 투명 도전 막이 콘택홀을 통해 상기 단자 패드 패턴에 접속하고,
    상기 게이트 배선과 상기 투명 도전 막이, 상기 단자 패드 패턴을 통해 접속 되는 것을 특징으로 하는 TFT어레이 기판.
  6. 청구항 1 또는 청구항 2에 기재된 TFT 어레이 기판을 가지는 것을 특징으로 하는 표시장치.
  7. 청구항 3에 기재된 TFT 어레이 기판을 가지는 것을 특징으로 하는 표시장치.
  8. 기판 위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에, 상기 게이트 전극의 마주보는 면에 배치하도록 반도체층을 형성하는 공정과,
    상기 반도체층 위에 투명 도전 막으로 이루어지는 소스 전극, 드레인 전극 및 상기 드레인 전극으로부터 연장하여 설치되는 화소 전극을 형성하는 공정과,
    상기 화소 전극, 상기 소스 전극 및 상기 드레인 전극 위에 형성되어, 상기 소스 전극까지 도달하는 콘택홀을 가지는 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 위에, 상기 콘택홀을 통해 상기 소스 전극과 접속되는 소스 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  9. 제 8항에 있어서,
    상기 소스 배선이 Al, Ag 또는 Cu을 포함하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  10. 제 8항 또는 제 9항에 있어서,
    상기 소스 전극, 드레인 전극 및 화소 전극을 형성하는 공정에서는, 상기 소스 배선을 설치하는 방향을 따라 상기 소스 배선의 하층에 상기 투명 도전 막을 형성하고,
    상기 소스 배선의 하층에 형성된 상기 투명 도전 막이 상기 소스 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
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