JP2014215485A5 - - Google Patents

Description

本発明に係る薄膜トランジスタ基板は、基板上に形成されたゲート電極および補助容量電極と、前記ゲート電極および前記補助容量電極を覆うように形成された第１絶縁膜と、前記第１絶縁膜上に形成された、下層ソース電極、下層ドレイン電極および前記下層ドレイン電極に繋がった画素電極と、前記下層ソース電極および前記下層ドレイン電極の上に形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、前記第２絶縁膜上に形成され、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極と、を備えるものである。

なお、上記のコンタクトホール１５は下層ソース電極７ａと重畳する位置に形成され、コンタクトホール１７は下層ドレイン電極８ａと重畳する位置に形成される。よって、コンタクトホール１５，１７は、チャネル領域１３とは重畳しない位置に形成される。また、コンタクトホール１６は、図２に示すようにソース配線９に沿って一定間隔で設けられる。

コンタクトホール１５は下層ソース電極７ａと重畳する位置に形成され、コンタクトホール１７は下層ドレイン電極８ａと重畳する位置に形成される。よって、コンタクトホール１５，１７は、チャネル領域１３とは重畳しない位置に形成される。また、コンタクトホール１６は、図８に示すようにソース配線９に沿って一定間隔で設けられる。

コンタクトホール１５は下層ソース電極７ａと重畳する位置に形成され、コンタクトホール１７は下層ドレイン電極８ａと重畳する位置に形成される。よって、コンタクトホール１５，１７は、チャネル領域１３とは重畳しない位置に形成される。また、コンタクトホール１６は、図１６に示すようにソース配線９に沿って一定間隔で設けられる。

その後、フォトレジストパターンを除去する。その結果、図２２に示すように、上層ソース配線９ｂ、上層ソース電極７ｂ、上層ドレイン電極８ｂおよび共通電極２７が形成される。

Claims (12)

1. 基板上に形成されたゲート電極および補助容量電極と、
   前記ゲート電極および前記補助容量電極を覆うように形成された第１絶縁膜と、
   前記第１絶縁膜上に形成された、下層ソース電極、下層ドレイン電極および前記下層ドレイン電極に繋がった画素電極と、
   前記下層ソース電極および前記下層ドレイン電極の上に形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、
   前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第２絶縁膜と、
   前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、
   前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、
   前記第２絶縁膜上に形成され、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極と、
   を備える薄膜トランジスタ基板。
2. 基板上に形成されたゲート電極および補助容量電極と、
   前記ゲート電極および前記補助容量電極を覆うように形成された第１絶縁膜と、
   前記第１絶縁膜上に形成された、下層ソース電極および下層ドレイン電極と、
   前記下層ソース電極および前記下層ドレイン電極の上に形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、
   前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第２絶縁膜と、
   前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、
   前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、
   前記第２絶縁膜上に前記上層ドレイン電極に繋がるように形成された画素電極と、
   前記上層ソース電極、前記上層ドレイン電極および前記画素電極の上に形成された第３絶縁膜と、
   前記第３絶縁膜上に形成され、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極と、
   を備える薄膜トランジスタ基板。
3. 基板上に形成されたゲート電極および補助容量電極と、
   前記ゲート電極および前記補助容量電極を覆うように形成された第１絶縁膜と、
   前記第１絶縁膜上に形成された、下層ソース電極および下層ドレイン電極と、
   前記下層ソース電極および前記下層ドレイン電極の上に形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、
   前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第２絶縁膜と、
   前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、
   前記第２絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、
   前記第２絶縁膜上に形成され、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極と、
   前記上層ソース電極、前記上層ドレイン電極および前記共通電極の上に形成された第３絶縁膜と、
   前記第３絶縁膜上に形成され、コンタクトホールを通して前記上層ドレイン電極と電気的に接続された画素電極と、
   を備える薄膜トランジスタ基板。
4. 前記半導体膜が、酸化物半導体からなる
   請求項１から請求項３のいずれか一項記載の薄膜トランジスタ基板。
5. 前記下層ソース電極および前記下層ドレイン電極が、酸化物導電膜からなる
   請求項１から請求項４のいずれか一項記載の薄膜トランジスタ基板。
6. 前記第２絶縁膜が、上層のＳｉＮ膜とそれよりも膜応力の絶対値が小さい下層のＳｉＮ膜とを含んでいる
   請求項１から請求項５のいずれか一項記載の薄膜トランジスタ基板。
7. 前記第２絶縁膜において、前記下層のＳｉＮ膜の膜応力の絶対値が１５０ＭＰａ〜２００ＭＰａである
   請求項６記載の薄膜トランジスタ基板。
8. 前記第２絶縁膜において、前記下層のＳｉＮ膜のＮ／Ｓｉ比が、前記上層のＳｉＮ膜のＮ／Ｓｉ比よりも大きい
   請求項６または請求項７記載の薄膜トランジスタ基板。
9. 前記第２絶縁膜において、前記上層のＳｉＮ膜のＮ／Ｓｉ比が１．１〜１．５である
   請求項８記載の薄膜トランジスタ基板。
10. （ａ）基板上に、第１の導電膜を用いてゲート電極および補助容量電極を形成する工程と、
    （ｂ）前記ゲート電極および前記補助容量電極を覆うように第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上に、第２の導電膜を用いて、下層ソース電極、下層ドレイン電極および前記下層ドレイン電極に繋がった画素電極を形成する工程と、
    （ｄ）前記下層ソース電極および前記下層ドレイン電極の上に、前記下層ソース電極および前記下層ドレイン電極と電気的に接続する半導体膜を形成する工程と、
    （ｅ）前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に第２絶縁膜を形成する工程と、
    （ｆ）前記第２絶縁膜上に、第３の導電膜を用いて、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極とを形成する工程と、
    を備える薄膜トランジスタ基板の製造方法。
11. （ａ）基板上に、第１の導電膜を用いてゲート電極および補助容量電極を形成する工程と、
    （ｂ）前記ゲート電極および前記補助容量電極を覆うように第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上に、第２の導電膜を用いて、下層ソース電極および下層ドレイン電極を形成する工程と、
    （ｄ）前記下層ソース電極および前記下層ドレイン電極の上に、前記下層ソース電極および前記下層ドレイン電極と電気的に接続する半導体膜を形成する工程と、
    （ｅ）前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に第２絶縁膜を形成する工程と、
    （ｆ）前記第２絶縁膜上に、第３の導電膜を用いて、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、前記上層ドレイン電極に繋がった画素電極を形成する工程と、
    （ｇ）前記上層ソース電極、前記上層ドレイン電極および前記画素電極の上に第３絶縁膜を形成する工程と、
    （ｈ）前記第３絶縁膜上に、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極を形成する工程と、
    を備える薄膜トランジスタ基板の製造方法。
12. （ａ）基板上に、第１の導電膜を用いてゲート電極および補助容量電極を形成する工程と、
    （ｂ）前記ゲート電極および前記補助容量電極を覆うように第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上に、第２の導電膜を用いて、下層ソース電極および下層ドレイン電極を形成する工程と、
    （ｄ）前記下層ソース電極および前記下層ドレイン電極の上に、前記下層ソース電極および前記下層ドレイン電極と電気的に接続する半導体膜を形成する工程と、
    （ｅ）前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に第２絶縁膜を形成する工程と、
    （ｆ）前記第２絶縁膜上に、第３の導電膜を用いて、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、コンタクトホールを通して前記補助容量電極と電気的に接続された共通電極とを形成する工程と、
    （ｇ）前記上層ソース電極、前記上層ドレイン電極および前記共通電極の上に第３絶縁膜を形成する工程と、
    （ｈ）前記第３絶縁膜上に、コンタクトホールを通して前記上層ドレイン電極と電気的に接続された画素電極を形成する工程と、
    を備える薄膜トランジスタ基板の製造方法。