JP2015165329A5 - 表示装置の作製方法、及び表示装置 - Google Patents

Claims (6)

1. 基板上の、導電層と、
   前記導電層上の、第１の絶縁層と、
   前記第１の絶縁層を介して、前記導電層と重なる領域を有する、酸化物半導体層と、
   前記酸化物半導体層と電気的に接続された、ソース電極又はドレイン電極の一方と、
   前記酸化物半導体層と電気的に接続された、ソース電極又はドレイン電極の他方と、
   前記酸化物半導体層と接する領域を有する、第２の絶縁層と、
   前記ソース電極又は前記ドレイン電極の一方と電気的に接続された、画素電極と、
   容量素子とを有し、
   前記酸化物半導体層は、微結晶構造を有し、
   前記導電層は、トランジスタのチャネル形成領域と重なる第１の領域を有し、
   前記第１の領域は、ゲート電極として機能し、
   前記導電層は、前記トランジスタのチャネル形成領域と重ならない第２の領域を有し、
   前記第２の領域は、前記第１の領域の幅よりも細い部分を有し、
   前記第１の絶縁層は、前記トランジスタのゲート絶縁層として機能する領域を有し、
   前記画素電極は、透光性を有し、
   前記容量素子は、
   第３の領域と、
   前記第３の領域上の、前記第１の絶縁層と、
   前記第１の絶縁層を介して、前記第３の領域と重なる、第４の領域とを有し、
   前記第３の領域は、前記導電層と隣接し、
   前記容量素子において、前記第３の領域と、前記酸化物半導体層とは重ならず、
   前記容量素子において、前記第４の領域と、前記酸化物半導体層とは重ならない表示装置の作製方法であって。
   前記導電層と、前記第３の領域とを、第１の導電膜を加工する工程を経て形成し、
   前記ソース電極と、前記ドレイン電極と、前記第４の領域とを、第２の導電膜を加工する工程を経て形成することを特徴とする表示装置の作製方法。
2. 基板上の、導電層と、
   前記導電層上の、第１の絶縁層と、
   前記第１の絶縁層を介して、前記導電層と重なる領域を有する、酸化物半導体層と、
   前記酸化物半導体層と電気的に接続された、ソース電極又はドレイン電極の一方と、
   前記酸化物半導体層と電気的に接続された、ソース電極又はドレイン電極の他方と、
   前記酸化物半導体層と接する領域を有する、第２の絶縁層と、
   前記ソース電極又は前記ドレイン電極の一方と電気的に接続された、画素電極と、
   容量素子とを有し、
   前記酸化物半導体層は、多結晶構造を有し、
   前記導電層は、トランジスタのチャネル形成領域と重なる第１の領域を有し、
   前記第１の領域は、ゲート電極として機能し、
   前記導電層は、前記トランジスタのチャネル形成領域と重ならない第２の領域を有し、
   前記第２の領域は、前記第１の領域の幅よりも細い部分を有し、
   前記第１の絶縁層は、前記トランジスタのゲート絶縁層として機能する領域を有し、
   前記画素電極は、透光性を有し、
   前記容量素子は、
   第３の領域と、
   前記第３の領域上の、前記第１の絶縁層と、
   前記第１の絶縁層を介して、前記第３の領域と重なる、第４の領域とを有し、
   前記第３の領域は、前記導電層と隣接し、
   前記容量素子において、前記第３の領域と、前記酸化物半導体層とは重ならず、
   前記容量素子において、前記第４の領域と、前記酸化物半導体層とは重ならない表示装置の作製方法であって、
   前記導電層と、前記第３の領域とを、第１の導電膜を加工する工程を経て形成し、
   前記ソース電極と、前記ドレイン電極と、前記第４の領域とを、第２の導電膜を加工する工程を経て形成することを特徴とする表示装置の作製方法。
3. 請求項１又は請求項２において、
   前記画素電極は、ＩＴＯを有することを特徴とする表示装置の作製方法。
4. 基板上の、導電層と、
   前記導電層上の、第１の絶縁層と、
   前記第１の絶縁層を介して、前記導電層と重なる領域を有する、酸化物半導体層と、
   前記酸化物半導体層と電気的に接続された、ソース電極又はドレイン電極の一方と、
   前記酸化物半導体層と電気的に接続された、ソース電極又はドレイン電極の他方と、
   前記酸化物半導体層と接する領域を有する、第２の絶縁層と、
   前記ソース電極又は前記ドレイン電極の一方と電気的に接続された、画素電極と、
   容量素子とを有し、
   前記酸化物半導体層は、微結晶構造を有し、
   前記導電層は、トランジスタのチャネル形成領域と重なる第１の領域を有し、
   前記第１の領域は、ゲート電極として機能し、
   前記導電層は、前記トランジスタのチャネル形成領域と重ならない第２の領域を有し、
   前記第２の領域は、前記第１の領域の幅よりも細い部分を有し、
   前記第１の絶縁層は、前記トランジスタのゲート絶縁層として機能する領域を有し、
   前記画素電極は、透光性を有し、
   前記容量素子は、
   第３の領域と、
   前記第３の領域上の、前記第１の絶縁層と、
   前記第１の絶縁層を介して、前記第３の領域と重なる、第４の領域とを有し、
   前記第３の領域は、前記導電層と隣接し、
   前記容量素子において、前記第３の領域と、前記酸化物半導体層とは重ならず、
   前記容量素子において、前記第４の領域と、前記酸化物半導体層とは重ならないことを特徴とする表示装置。
5. 基板上の、導電層と、
   前記導電層上の、第１の絶縁層と、
   前記第１の絶縁層を介して、前記導電層と重なる領域を有する、酸化物半導体層と、
   前記酸化物半導体層と電気的に接続された、ソース電極又はドレイン電極の一方と、
   前記酸化物半導体層と電気的に接続された、ソース電極又はドレイン電極の他方と、
   前記酸化物半導体層と接する領域を有する、第２の絶縁層と、
   前記ソース電極又は前記ドレイン電極の一方と電気的に接続された、画素電極と、
   容量素子とを有し、
   前記酸化物半導体層は、多結晶構造を有し、
   前記導電層は、トランジスタのチャネル形成領域と重なる第１の領域を有し、
   前記第１の領域は、ゲート電極として機能し、
   前記導電層は、前記トランジスタのチャネル形成領域と重ならない第２の領域を有し、
   前記第２の領域は、前記第１の領域の幅よりも細い部分を有し、
   前記第１の絶縁層は、前記トランジスタのゲート絶縁層として機能する領域を有し、
   前記画素電極は、透光性を有し、
   前記容量素子は、
   第３の領域と、
   前記第３の領域上の、前記第１の絶縁層と、
   前記第１の絶縁層を介して、前記第３の領域と重なる、第４の領域とを有し、
   前記第３の領域は、前記導電層と隣接し、
   前記容量素子において、前記第３の領域と、前記酸化物半導体層とは重ならず、
   前記容量素子において、前記第４の領域と、前記酸化物半導体層とは重ならないことを特徴とする表示装置。
6. 請求項４又は請求項５において、
   前記画素電極は、ＩＴＯを有することを特徴とする表示装置。