JP7161562B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP7161562B2
JP7161562B2 JP2021047318A JP2021047318A JP7161562B2 JP 7161562 B2 JP7161562 B2 JP 7161562B2 JP 2021047318 A JP2021047318 A JP 2021047318A JP 2021047318 A JP2021047318 A JP 2021047318A JP 7161562 B2 JP7161562 B2 JP 7161562B2
Authority
JP
Japan
Prior art keywords
pixel
oxide semiconductor
region
wiring
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021047318A
Other languages
English (en)
Other versions
JP2021113974A (ja
Inventor
亮 荒澤
英明 宍戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2021113974A publication Critical patent/JP2021113974A/ja
Priority to JP2022165383A priority Critical patent/JP7309028B2/ja
Application granted granted Critical
Publication of JP7161562B2 publication Critical patent/JP7161562B2/ja
Priority to JP2023109855A priority patent/JP7547571B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134327—Segmented, e.g. alpha numeric display
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0443—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations
    • G09G2300/0447—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations for multi-domain technique to improve the viewing angle in a liquid crystal display, such as multi-vertical alignment [MVA]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、液晶表示装置に関する。また当該液晶表示装置を具備する電子機器に関する。
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、結晶シリコンを用いた薄膜トランジスタは電界効果移動度が高
いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必ず
しも適応しないといった特性を有している。
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、液晶表示装置のスイッ
チング素子などに用いる技術が特許文献１で開示されている。
特開２００９－９９８８７号公報
酸化物半導体をチャネル領域に用いた薄膜トランジスタは、アモルファスシリコンをチャ
ネル領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られている。このよう
な酸化物半導体を用いて形成した薄膜トランジスタを具備する画素は、液晶表示装置等の
表示装置への応用が期待される。また、３Ｄディスプレイ、４ｋ２ｋディスプレイ等、さ
らなる付加価値のついた液晶表示装置では、画素一つあたりの面積が小さくなることが予
想される一方で、開口率の向上した画素を有する液晶表示装置が望まれる。
そこで、本発明は、酸化物半導体を用いた薄膜トランジスタを具備する画素において、開
口率の向上を図ることのできる液晶表示装置を提供することを課題の一とする。
本発明の一態様は、薄膜トランジスタ、及び画素電極を有する複数の画素を有し、画素は
、走査線として機能する第１の配線に電気的に接続されており、薄膜トランジスタは、第
１の配線上にゲート絶縁膜を介して設けられた酸化物半導体層を有し、酸化物半導体層は
、第１の配線が設けられた領域をはみ出て設けられており、画素電極と、酸化物半導体層
とが重畳して設けられる液晶表示装置である。
本発明の一態様は、薄膜トランジスタ、及び画素電極を有する複数の画素を有し、画素は
、走査線として機能する第１の配線と、信号線として機能する第２の配線に電気的に接続
されており、薄膜トランジスタは、第１の配線上にゲート絶縁膜を介して設けられた酸化
物半導体層を有し、酸化物半導体層は、第１の配線が設けられた領域をはみ出て設けられ
ており、第２の配線は、第１の配線上のゲート絶縁膜上を延在して酸化物半導体層上に接
しており、画素電極と、酸化物半導体層とが重畳して設けられる液晶表示装置である。
本発明の一態様は、薄膜トランジスタ、及び画素電極を有する複数の画素を有し、画素は
、走査線として機能する第１の配線と、信号線として機能する第２の配線に電気的に接続
されており、薄膜トランジスタは、第１の配線上にゲート絶縁膜を介して設けられた酸化
物半導体層を有し、酸化物半導体層は、第１の配線が設けられた領域をはみ出て設けられ
ており、第２の配線は、第１の配線上のゲート絶縁膜及びゲート絶縁膜上の層間絶縁膜上
を延在して酸化物半導体層上に接しており、画素電極と、酸化物半導体層とが重畳して設
けられる液晶表示装置である。
酸化物半導体を用いた薄膜トランジスタを具備する画素を作製する際に、開口率の向上を
図ることができる。従って、高精細な表示部を有する液晶表示装置とすることができる。
液晶表示装置について説明する上面図及び断面図。 液晶表示装置について説明する断面図。 液晶表示装置について説明する上面図。 液晶表示装置について説明する上面図及び断面図。 液晶表示装置について説明する上面図。 液晶表示装置について説明する上面図及び断面図。 液晶表示装置について説明する回路図。 液晶表示装置について説明する回路図。 液晶表示装置について説明する回路図及びタイミングチャート図。 液晶表示装置について説明する回路図。 液晶表示装置について説明する回路図。 電子機器について説明する図。 電子機器について説明する図。 液晶表示装置について説明する上面図及び断面図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、又は領域は、明瞭
化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書にて用いる第１、第２、第３、等の用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」又は「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、一例として、薄膜トランジスタ（以下、ＴＦＴともいう）及び当該Ｔ
ＦＴに接続された画素電極として機能する電極（単に画素電極ともいう）について示し、
液晶表示装置の説明をする。なお画素とは、表示装置の各画素に設けられた各素子、例え
ば薄膜トランジスタ、画素電極として機能する電極、及び配線等の電気的な信号により表
示を制御するための素子で構成される素子群、のことをいう。なお画素は、カラーフィル
ター等を含むものであっても良く、一画素によって、明るさを制御できる色要素一つ分と
してもよい。よって、一例として、ＲＧＢの色要素からなるカラー表示装置の場合には、
画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとなり
、複数の画素によって画像を得ることができるものとなる。
なお、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電気的に接続されて
いる場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは
、電気的作用を有する対象物であるとする。具体的には、トランジスタをはじめとするス
イッチング素子を介してＡとＢとが接続され、該スイッチング素子の導通によって、Ａと
Ｂとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続され、該抵抗素子の両
端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程度となっている場合な
ど、回路動作を考えた場合、ＡとＢとの間の部分を同じノードとして捉えて差し支えない
状態である場合を表す。
まず、画素の上面図について図１（Ａ）に示す。なお図１（Ａ）に示すＴＦＴの構造は、
ボトムゲート型構造であり、ゲートとなる配線から見てチャネル領域となる酸化物半導体
層の反対側に、ＴＦＴのソース電極及びドレイン電極となる配線層を有する、いわゆる逆
スタガ型の構成について示している。
図１（Ａ）に示す画素１００は、走査線として機能する第１の配線１０１、信号線として
機能する第２の配線１０２Ａ、酸化物半導体層１０３、容量線１０４、画素電極１０５を
有する。また図１（Ａ）に示す画素１００は、酸化物半導体層１０３と画素電極１０５と
を電気的に接続するための第３の配線１０２Ｂを有し、薄膜トランジスタ１０６が構成さ
れる。
第１の配線１０１は薄膜トランジスタ１０６のゲートとして機能する配線でもある。第２
の配線１０２Ａは、薄膜トランジスタ１０６のソース電極またはドレイン電極の一方及び
保持容量の一方の電極として機能する配線でもある。第３の配線１０２Ｂは、薄膜トラン
ジスタ１０６のソース電極またはドレイン電極の他方として機能する配線でもある。容量
線１０４は、保持容量の他方の電極として機能する配線である。なお第１の配線１０１と
、容量線１０４とが同層に設けられ、第２の配線１０２Ａと、第３の配線１０２Ｂとが同
層に設けられる。また第３の配線１０２Ｂと容量線１０４とは、一部重畳して設けられて
おり、液晶素子の保持容量を形成している。
なお、薄膜トランジスタ１０６が有する酸化物半導体層１０３は、第１の配線１０１上に
ゲート絶縁膜（図示せず）を介して設けられている。酸化物半導体層１０３は第１の配線
１０１が設けられた領域をはみ出て設けられている。
なおＡがＢよりはみ出しているとは、積層されたＡ、Ｂの素子に着目して上面図をみた場
合に、当該素子の端部が一致せず、ＡがＢの端部より外側に延在していることをいう。
また図１（Ｂ）には、図１（Ａ）における一点鎖線Ａ１－Ａ２間の断面構造について示し
ている。図１（Ｂ）に示す断面構造で、基板１１１上には、下地膜１１２を介して、ゲー
トである第１の配線１０１、容量線１０４が設けられている。第１の配線１０１及び容量
線１０４を覆うように、ゲート絶縁膜１１３が設けられている。ゲート絶縁膜１１３上に
は、酸化物半導体層１０３が設けられている。酸化物半導体層１０３上には、第２の配線
１０２Ａ、第３の配線１０２Ｂが設けられている。また、酸化物半導体層１０３、第２の
配線１０２Ａ、及び第３の配線１０２Ｂの上には、パッシベーション膜として機能する酸
化物絶縁層１１４が設けられている。酸化物絶縁層１１４には開口部が形成されており、
開口部において画素電極１０５と第３の配線１０２Ｂとの接続がなされる。また、第３の
配線１０２Ｂと容量線１０４とは、ゲート絶縁膜１１３を誘電体として容量素子を形成し
ている。
なお、図１（Ａ）、（Ｂ）に示す画素は、図７に示すように、基板７００上に複数の画素
７０１としてマトリクス状に配置されるものである。図７では、基板７００上には、画素
部７０２、走査線駆動回路７０３、及び信号線駆動回路７０４を有する構成について示し
ている。画素７０１は、走査線駆動回路７０３に接続された第１の配線１０１によって供
給される走査信号により、各行ごとに選択状態か、非選択状態かが決定される。また走査
信号によって選択されている画素７０１は、信号線駆動回路７０４に接続された第２の配
線１０２Ａによって、ビデオ電圧（画像信号、ビデオ信号、ビデオデータともいう）が供
給される。
図７では、走査線駆動回路７０３、信号線駆動回路７０４が基板７００上に設けられる構
成について示したが、走査線駆動回路７０３または信号線駆動回路７０４のいずれか一が
基板７００上に設けられる構成としてもよい。また画素部７０２のみを基板７００上に設
ける構成としても良い。
図７で画素部７０２には、複数の画素７０１がマトリクス状に配置（ストライプ配置）す
る例について示している。なお、画素７０１は必ずしもマトリクス状に配置されている必
要はなく、例えば、画素７０１をデルタ配置、またはベイヤー配置としてもよい。また画
素部７０２における表示方式はプログレッシブ方式、インターレース方式のいずれかを用
いることができる。なお、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（
Ｒは赤、Ｇは緑、Ｂは青）の三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（
Ｗは白）、又はＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなど
がある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。
図７において、第１の配線１０１及び第２の配線１０２Ａは画素の行方向及び列方向の数
に応じて示している。なお、第１の配線１０１及び第２の配線１０２Ａは、画素を構成す
るサブ画素（副画素、サブピクセルともいう）の数、または画素内のトランジスタの数に
応じて、本数を増やす構成としてもよい。また画素間で第１の配線１０１及び第２の配線
１０２Ａを共有して画素７０１を駆動する構成としても良い。
なお、図１（Ａ）ではＴＦＴの形状を、第２の配線１０２Ａが矩形状であるものとして示
しているが、第３の配線１０２Ｂを囲む形状（具体的には、Ｕ字型またはＣ字型）とし、
キャリアが移動する領域の面積を増加させ、流れる電流量を増やす構成としてもよい。
なお、薄膜トランジスタ１０６となる領域以外の第１の配線１０１の幅は、部分的に細く
なるよう小さくとってもよい。第１の配線の幅を小さくすることにより、画素の開口率の
向上を図ることができる。
なお開口率とは、単位面積に対し、光が透過する領域の面積を表したものである。従って
、光を透過しない部材が占める領域が広くなると、開口率が低下し、光を透過する部材が
占める領域が広くなると開口率が向上することとなる。液晶表示装置では、画素電極に重
畳する配線、容量線の占める面積、及び薄膜トランジスタのサイズを小さくすることで開
口率が向上することとなる。
なお、薄膜トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、
ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、
ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれが
ソースまたはドレインであるかを限定することが困難である。そこで、ソース及びドレイ
ンとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一
例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれ
を第１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する
場合がある。
次に図１（Ａ）、（Ｂ）に示した上面図及び断面図をもとに、画素の作製方法について図
２を用いて説明する。
まず、透光性を有する基板１１１にはガラス基板を用いることができる。なお基板１１１
上に基板１１１からの不純物の拡散の防止、または基板１１１上に設ける各素子との密着
性を向上するための下地膜１１２を設ける構成を示している。なお下地膜１１２は、必ず
しも設ける必要はない。
次いで、導電層を基板１１１全面に成膜した後、第１のフォトリソグラフィー工程を行い
、レジストマスクを形成し、エッチングにより不要な部分を除去して第１の配線１０１、
容量線１０４を形成する。このとき少なくとも第１の配線１０１及び容量線１０４の端部
がテーパー形状となるようにエッチングする。この段階での断面図を図２（Ａ）に示す。
第１の配線１０１及び容量線１０４は、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗
導電性材料で形成することが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい
等の問題点があるので耐熱性導電性材料と組み合わせて形成する。耐熱性導電性材料とし
ては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、または上
述した元素を成分とする合金か、上述した元素を組み合わせた合金、または上述した元素
を成分とする窒化物で形成する。
なお、インクジェットや印刷法を用いてＴＦＴを構成する配線等を形成することができる
。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる
。フォトマスクを用いなくても製造することができるため、トランジスタのレイアウトを
容易に変更することが出来る。さらに、レジストを用いる必要がないので、材料費が安く
なり、工程数を削減できる。またインクジェットや印刷法を用いてレジストマスク等を形
成することもできる。インクジェットや印刷法を用いてレジストを必要な部分にのみ形成
し、露光及び現像によりレジストマスクとすることで、全面にレジストを形成するよりも
、低コスト化が図れる。
また、多階調マスクにより複数（代表的には二種類）の厚さの領域を有するレジストマス
クを形成し、配線等の形成を行っても良い。
次いで、第１の配線１０１及び容量線１０４上に絶縁膜（以下、ゲート絶縁膜１１３とい
う）を全面に成膜する。ゲート絶縁膜１１３はスパッタ法などを用いる。
例えば、ゲート絶縁膜１１３としてスパッタ法により酸化シリコン膜を用いて形成する。
勿論、ゲート絶縁膜１１３はこのような酸化シリコン膜に限定されるものでなく、酸化窒
化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などの他の絶縁膜
を用い、これらの材料から成る単層または積層構造として形成しても良い。
なお、酸化物半導体を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆ス
パッタを行い、ゲート絶縁膜１１３の表面に付着しているゴミを除去することが好ましい
。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰
囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２
、ＣＦ４などを加えた雰囲気で行ってもよい。
次に、ゲート絶縁膜１１３上に、酸化物半導体を、ゲート絶縁膜１１３表面のプラズマ処
理後、大気に曝すことなく成膜する。酸化物半導体をトランジスタの半導体層として用い
ることにより、アモルファスシリコン等のシリコン系半導体材料と比較して電界効果移動
度を高めることが出来る。なお酸化物半導体としては、例えば、酸化亜鉛（ＺｎＯ）、酸
化スズ（ＳｎＯ２）なども用いることができる。また、ＺｎＯにＩｎやＧａなどを添加す
ることもできる。
酸化物半導体としてＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）で表記される薄膜を用いることが
できる。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えば
Ｍとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記
金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金
属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸
化物が含まれているものがある。例えば、酸化物半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系
膜を用いることができる。
酸化物半導体（ＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜）としてＩｎ－Ｇａ－Ｚｎ－Ｏ系膜
のかわりに、Ｍを他の金属元素とするＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜を用いてもよ
い。また、酸化物半導体として上記の他にも、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚ
ｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系
、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、
Ｚｎ－Ｏ系の酸化物半導体を適用することができる。
なお、本実施の形態では酸化物半導体として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系を用いる。ここで
は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを用いる。基板とタ
ーゲットとの間の距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸
素（酸素流量比率１００％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用い
ると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布
も均一となるために好ましい。
なお酸化物半導体の成膜は、先に逆スパッタを行ったチャンバーと同一チャンバーを用い
てもよいし、先に逆スパッタを行ったチャンバーと異なるチャンバーで成膜してもよい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、直流電源を用いる
ＤＣスパッタ法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦ
スパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜
する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、４００℃以上であって７５０℃未満、好ましくは４２５℃以上と
する。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であ
れば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理
を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化
物半導体層を得る。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う加
熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温
度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定さ
れず、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気下において脱水化または脱水素化
を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と殆ど反応しない
不活性気体が用いられる。
酸化物半導体層を４００℃以上７５０℃未満の温度で熱処理することで、酸化物半導体層
の脱水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
また、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
なお、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体膜となる場合もある。
酸化物半導体層は、脱水化または脱水素化のための第１の加熱処理後に酸素欠乏型となり
、低抵抗化する。第１の加熱処理後の酸化物半導体層は、成膜直後の酸化物半導体膜より
もキャリア濃度が高まり、好ましくは１×１０１８／ｃｍ３以上のキャリア濃度を有する
酸化物半導体層となる。
次いで、第２のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチング
により不要な部分を除去して酸化物半導体でなる酸化物半導体層１０３を形成する。なお
酸化物半導体層への第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導
体膜に行うこともできる。この際のエッチング方法としてウェットエッチングまたはドラ
イエッチングを用いる。この段階での断面図を図２（Ｂ）に示す。
次に、酸化物半導体層上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する
。導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または
上述した元素を成分とする合金か、上述した元素を組み合わせた合金等が挙げられる。ま
た、２００℃～６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に
持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があ
るので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電性材料
としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ
）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、Ｓｃ（スカンジウム）から選ばれた元素、また
は上述した元素を成分とする合金か、上述した元素を組み合わせた合金、または上述した
元素を成分とする窒化物で形成する。
ここでは、導電膜としてチタン膜の単層構造とする。また、導電膜は、２層構造としても
よく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜としてＴｉ膜と、そ
のＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ－Ｎｄ）膜を積層し、さらにその上に
Ｔｉ膜を成膜する３層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単
層構造としてもよい。
次に、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して導電膜でなる第２の配線１０２Ａ及び第３の配線１０２Ｂを形
成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用
いる。例えば、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水
＝５：２：２）を用いたウェットエッチングにより、Ｔｉ膜の導電膜をエッチングして第
２の配線１０２Ａ及び第３の配線１０２Ｂを選択的にエッチングして酸化物半導体層１０
３を残存させることができる。この段階での断面図を図２（Ｃ）に示す。
また、エッチング条件にもよるが第３のフォトリソグラフィー工程において酸化物半導体
層の露出領域がエッチングされる場合がある。その場合、第２の配線１０２Ａ及び第３の
配線１０２Ｂに挟まれる領域の酸化物半導体層１０３は、第１の配線１０１上で第２の配
線１０２Ａ及び第３の配線１０２Ｂが重なる領域の酸化物半導体層に比べ、膜厚が薄くな
る。
次いで、ゲート絶縁膜１１３、酸化物半導体層１０３、第２の配線１０２Ａ、第３の配線
１０２Ｂ上に酸化物絶縁層１１４を形成する。この段階で、酸化物半導体層１０３の一部
は、酸化物絶縁層１１４と接する。なお、ゲート絶縁膜１１３を挟んで第１の配線１０１
と重なる酸化物半導体層１０３の領域がチャネル形成領域となる。
酸化物絶縁層１１４は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁層に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。
本実施の形態では、スパッタリング法を用いて酸化物絶縁層として酸化珪素膜を成膜する
。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃
とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰
囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素混合雰囲気下にお
いて行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲッ
トを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び希ガス雰囲気下
でスパッタリング法により酸化珪素膜を形成することができる。低抵抗化した酸化物半導
体層に接して形成する酸化物絶縁層は、水分や、水素イオンや、ＯＨ－などの不純物を含
まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化
珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用
いる。なお、スパッタ法で形成した酸化物絶縁層は特に緻密であり、接する層へ不純物が
拡散する現象を抑制する保護膜として単層であっても利用することができる。また、リン
（Ｐ）や硼素（Ｂ）をドープしたターゲットを用い、酸化物絶縁層にリン（Ｐ）や硼素（
Ｂ）を添加することもできる。
本実施の形態では、純度が６Ｎであり、柱状多結晶Ｂドープの珪素ターゲット（抵抗値０
．０１Ωｃｍ）を用い、基板とターゲットとの間の距離（Ｔ－Ｓ間距離）を８９ｍｍ、圧
力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパル
スＤＣスパッタ法により成膜する。膜厚は３００ｎｍとする。
なお、酸化物絶縁層１１４は酸化物半導体層のチャネル形成領域となる領域上に接して設
けられ、チャネル保護層としての機能も有する。
次いで、第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３
５０℃以下）を不活性ガス雰囲気下、または窒素ガス雰囲気下で行ってもよい。例えば、
窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸
化物半導体層１０３の一部が酸化物絶縁層１１４と接した状態で加熱される。
第１の加熱処理で低抵抗化された酸化物半導体層１０３が酸化物絶縁層１１４と接した状
態で第２の加熱処理が施されると、酸化物絶縁層１１４が接した領域が酸素過剰な状態と
なる。その結果、酸化物半導体層１０３の酸化物絶縁層１１４が接する領域から、酸化物
半導体層１０３の深さ方向に向けて、Ｉ型化（高抵抗化）する。
次いで、酸化物絶縁層１１４に第４のフォトリソグラフィー工程により、開口部１２１を
形成し、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化
インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴ
Ｏと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。透光性を有する導
電膜の他の材料として、窒素を含ませたＡｌ－Ｚｎ－Ｏ系膜、即ちＡｌ－Ｚｎ－Ｏ－Ｎ系
膜や、窒素を含ませたＺｎ－Ｏ系膜や、窒素を含ませたＳｎ－Ｚｎ－Ｏ系膜を用いてもよ
い。なお、Ａｌ－Ｚｎ－Ｏ－Ｎ系膜の亜鉛の組成比（原子％）は、４７原子％以下とし、
膜中のアルミニウムの組成比（原子％）より大きく、膜中のアルミニウムの組成比（原子
％）は、膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は
塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、
エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）
を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ－ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、第５のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して画素電極１０５を形成する。この段階での断面図を図２（Ｄ）
に示す。
こうして、薄膜トランジスタ１０６を有する画素を作製することができる。そして、これ
らを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティ
ブマトリクス型の液晶表示装置を作製するための一方の基板とすることができる。本明細
書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
なお、アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画
素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択され
た画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画
素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パ
ターンとして観察者に認識される。液晶素子等の表示素子は画素電極１０５上に設けられ
る。
図１、図２で説明した本実施の形態の構成による利点について図３（Ａ）、（Ｂ）を用い
て詳細に説明を行う。
図３（Ａ）、（Ｂ）は、図１（Ａ）の上面図における酸化物半導体層近傍の拡大図である
。また、図３（Ａ）における酸化物半導体層１０３の幅（図３（Ａ）中、Ｗ１）を大きく
とった図が、図３（Ｂ）の酸化物半導体層１０３の幅（図３（Ｂ）中、Ｗ２）とした図に
対応する。
本実施の形態における図１（Ａ）での画素の上面図では、図３（Ａ）、（Ｂ）で示すよう
に、第１の配線１０１より配線を分岐させることなく、第１の配線１０１上に酸化物半導
体層１０３を設けている。酸化物半導体層での第２の配線１０２Ａと第３の配線１０２Ｂ
との間に形成されるチャネル領域が第１の配線１０１上の重畳する領域に形成されること
となる。酸化物半導体層１０３はチャネル領域に光が照射されることでＴＦＴ特性にばら
つきが生じることもあるため、第１の配線１０１より分岐した配線により確実に遮光を行
う必要があり、画素の開口率を下げる要因ともなっていた。本実施の形態の構成である第
１の配線１０１上に重畳するように酸化物半導体層を設け、第１の配線１０１より分岐し
た配線を形成しないことで、開口率の向上を図ることができる。また、薄膜トランジスタ
の半導体層として、透光性を有する酸化物半導体層を用いることにより、酸化物半導体層
が第１の配線１０１と重畳する領域から、設計の位置よりもずれた領域に形成され、画素
電極１０５と重畳することとなっても、開口率を低減することなく、表示を行うことがで
きる。
所定のサイズより大きなパターンで酸化物半導体層を形成することで、多少設計の位置よ
りもずれた箇所に酸化物半導体層が形成されたとしても、動作不良及び開口率の低下とい
ったことなく良好な表示を行うことができる。そのため、液晶表示装置のアクティブマト
リクス基板が作りやすくなり、歩留まりの向上を図ることができる。
以上説明したように本実施の形態で示す構成とすることにより、酸化物半導体を用いた薄
膜トランジスタを具備する画素を作製する際に、開口率の向上を図ることができる。従っ
て、高精細な表示部を有する液晶表示装置とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
上記実施の形態とは別のＴＦＴの構成の表示装置の画素を構成する例を以下に説明する。
実施の形態１の構成とは異なる、画素の上面図について図４（Ａ）に示す。なお図４（Ａ
）に示すＴＦＴの構造は、ボトムゲート型構造であり、ゲートとなる配線から見てチャネ
ル領域となる酸化物半導体層の反対側に、ＴＦＴのソース電極及びドレイン電極となる配
線層を有する、いわゆる逆スタガ型の構成について示している。
図４（Ａ）に示す画素４００は、走査線として機能する第１の配線４０１、信号線として
機能する第２の配線４０２Ａ、酸化物半導体層４０３、容量線４０４、画素電極４０５を
有する。また、酸化物半導体層４０３と画素電極４０５とを電気的に接続するための第３
の配線４０２Ｂを有し、薄膜トランジスタ４０６が構成される。第１の配線４０１は薄膜
トランジスタ４０６のゲートとして機能する配線でもある。第２の配線４０２Ａは、ソー
ス電極またはドレイン電極の一方として機能する配線でもある。第３の配線４０２Ｂは、
ソース電極またはドレイン電極の他方、及び保持容量の一方の電極として機能する配線で
もある。容量線４０４は保持容量の他方の電極として機能する配線である。
なお第１の配線４０１と、容量線４０４とが同層に設けられ、第２の配線４０２Ａと、第
３の配線４０２Ｂとが同層に設けられる。また第３の配線４０２Ｂと容量線４０４とは、
一部重畳して設けられており、液晶素子の保持容量を形成している。なお、薄膜トランジ
スタ４０６が有する酸化物半導体層４０３は、第１の配線４０１上にゲート絶縁膜（図示
せず）を介して設けられており、酸化物半導体層４０３は第１の配線４０１が設けられた
領域をはみ出て設けられている。
また図４（Ｂ）には、図４（Ａ）における一点鎖線Ａ１－Ａ２間の断面構造について示し
ている。図４（Ｂ）に示す断面構造で、基板４１１上には、下地膜４１２を介して、ゲー
トである第１の配線４０１、容量線４０４が設けられている。第１の配線４０１及び容量
線４０４を覆うように、ゲート絶縁膜４１３が設けられている。ゲート絶縁膜４１３上に
は、酸化物半導体層４０３が設けられている。酸化物半導体層４０３上には、第２の配線
４０２Ａ、第３の配線４０２Ｂが設けられている。また、酸化物半導体層４０３、第２の
配線４０２Ａ、及び第３の配線４０２Ｂの上には、パッシベーション膜として機能する酸
化物絶縁層４１４が設けられている。酸化物絶縁層４１４には開口部が形成されており、
開口部において画素電極４０５と第３の配線４０２Ｂとの接続がなされる。また、第３の
配線４０２Ｂと容量線４０４とは、ゲート絶縁膜４１３を誘電体として容量素子を形成し
ている。
なお、図４（Ａ）、（Ｂ）に示す画素は、実施の形態１の図１（Ａ）、（Ｂ）での説明と
同様に、図７での基板７００上にマトリクス状の複数の画素７０１として配置されるもの
である。図７に関する説明は実施の形態１と同様である。
また、図４（Ｂ）に示す断面図は、図１（Ｂ）に示した断面図と同様であり、画素の作製
方法については実施の形態１における図２での説明と同様である。
図４（Ａ）、（Ｂ）で説明した本実施の形態の構成による利点について図５（Ａ）、（Ｂ
）を用いて詳細に説明を行う。
図５（Ａ）、（Ｂ）は、図４（Ａ）の上面図における酸化物半導体層近傍の拡大図である
。また、図５（Ａ）における酸化物半導体層４０３の幅（図５（Ａ）中、Ｗ１）を大きく
とった図が、図５（Ｂ）の酸化物半導体層４０３の幅（図５（Ｂ）中、Ｗ２）とした図に
対応する。
本実施の形態における図４（Ａ）での画素の上面図では、図５（Ａ）、（Ｂ）で示すよう
に、第１の配線４０１より配線を分岐させることなく、第１の配線４０１上に酸化物半導
体層４０３を設けている。酸化物半導体層での第２の配線４０２Ａと第３の配線４０２Ｂ
との間に形成されるチャネル領域が第１の配線４０１上の重畳する領域に形成されること
となる。加えて本実施の形態で酸化物半導体層４０３は、第１の配線４０１上のゲート絶
縁膜上を延在して第２の配線４０２Ａ及び第３の配線４０２Ｂに接することとなる。酸化
物半導体層４０３はチャネル領域に光が照射されることでＴＦＴ特性にばらつきが生じる
こともあるため、第１の配線４０１より分岐した配線により確実に遮光を行う必要があり
、画素の開口率を下げる要因ともなっていた。本実施の形態の構成である第１の配線４０
１上に重畳するように酸化物半導体層を設け、第１の配線４０１より分岐した配線を形成
しない構成、及び第１の配線４０１上のゲート絶縁膜上を延在して第２の配線４０２Ａ及
び第３の配線４０２Ｂを酸化物半導体層４０３に接する構成で、開口率の向上を図ること
ができる。また、薄膜トランジスタの半導体層として、透光性を有する酸化物半導体層を
用いることにより、酸化物半導体層が第１の配線４０１と重畳する領域から、設計の位置
よりもずれた領域に形成され、画素電極４０５と重畳することとなっても、開口率を低減
することなく、表示を行うことができる。
なお図４（Ａ）で示す第１の配線４０１上を延在する第２の配線４０２Ａ及び第３の配線
４０２Ｂは、第１の配線４０１上に重畳して設けられていればよい。また第２の配線４０
２Ａ及び第３の配線４０２Ｂは、蛇行して（メアンダ状に）引き回されていてもよいし、
直線状に配線を設ける構成としてもよい。
所定のサイズより大きなパターンで酸化物半導体層を形成することで、多少設計の位置よ
りもずれた箇所に酸化物半導体層が形成されたとしても、動作不良及び開口率の低下とい
ったことなく良好な表示を行うことができる。そのため、液晶表示装置のアクティブマト
リクス基板が作りやすくなり、歩留まりの向上を図ることができる。
以上説明したように本実施の形態で示す構成とすることにより、酸化物半導体を用いた薄
膜トランジスタを具備する画素を作製する際に、開口率の向上を図ることができる。従っ
て、高精細な表示部を有する液晶表示装置とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
上記実施の形態とは別のＴＦＴの構成の表示装置の画素を構成する例を以下に説明する。
実施の形態２の構成とは異なる、画素の上面図及び断面図について図６（Ａ）、（Ｂ）、
及び（Ｃ）に示す。なお図６（Ａ）に示す上面図の構造は、図４（Ａ）と同様であり、こ
こでは説明を省略する。また図６（Ｂ）に示す断面図の構造が、図４（Ｂ）に示す断面図
の構造と異なる点は、第１の配線４０１と第２の配線４０２Ａとの間に絶縁層６０１Ａを
設ける構成とする点、及び第１の配線４０１と第３の配線４０２Ｂとの間に絶縁層６０１
Ｂを設ける構成とする点にある。また図６（Ｃ）では、図６（Ａ）の一点鎖線Ｂ１－Ｂ２
の断面図について示しており、容量線４０４と第２の配線４０２Ａとの間に絶縁層６０１
Ａを有する構成について示している。
第１の配線４０１及び容量線４０４上に第２の配線４０２Ａ及び第３の配線４０２Ｂを延
在させて設ける場合、ゲート絶縁膜４１３の膜厚によっては、第１の配線４０１と第２の
配線４０２Ａ、第１の配線４０１と第３の配線４０２Ｂとの間、及び容量線４０４と第２
の配線４０２Ａ、の間に寄生容量が生じることとなる。そのため、図６（Ｂ）、図６（Ｃ
）に示すように、絶縁層６０１Ａ、絶縁層６０１Ｂを設けることで寄生容量を低減し、誤
動作等の不良を低減することができる。
以上説明したように本実施の形態で示す構成とすることにより、酸化物半導体を用いた薄
膜トランジスタを具備する画素を作製する際に、開口率の向上を図ることができる。また
本実施の形態では、上記実施の形態２の構成に加えて、寄生容量の低減を図ることができ
る。従って、高精細な表示部を有し、且つ誤動作を低減することのできる液晶表示装置と
することができる。
（実施の形態４）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について
説明する。
図８（Ａ）は、液晶表示装置に適用できる画素構成の一例を示す図である。画素８８０は
、トランジスタ８８１、液晶素子８８２及び容量素子８８３を有している。トランジスタ
８８１のゲートは配線８８５と電気的に接続される。トランジスタ８８１の第１端子は配
線８８４と電気的に接続される。トランジスタ８８１の第２端子は液晶素子８８２の第１
端子と電気的に接続される。液晶素子８８２の第２端子は配線８８７と電気的に接続され
る。容量素子８８３の第１端子は液晶素子８８２の第１端子と電気的に接続される。容量
素子８８３の第２端子は配線８８６と電気的に接続される。
配線８８４は信号線として機能させることができる。信号線は、画素の外部から入力され
た信号電圧を画素８８０に伝達するための配線である。配線８８５は走査線として機能さ
せることができる。走査線は、トランジスタ８８１のオンオフを制御するための配線であ
る。配線８８６は容量線として機能させることができる。容量線は、容量素子８８３の第
２端子に所定の電圧を加えるための配線である。トランジスタ８８１は、スイッチとして
機能させることができる。容量素子８８３は、保持容量として機能させることができる。
保持容量は、スイッチがオフの状態においても、信号電圧が液晶素子８８２に加わり続け
るようにするための容量素子である。配線８８７は、対向電極として機能させることがで
きる。対向電極は、液晶素子８８２の第２端子に所定の電圧を加えるための配線である。
なお、それぞれの配線が持つことのできる機能はこれに限定されず、様々な機能を有する
ことが出来る。例えば、容量線に加える電圧を変化させることで、液晶素子に加えられる
電圧を調整することもできる。
図８（Ｂ）は、液晶表示装置に適用できる画素構成の一例を示す図である。図８（Ｂ）に
示す画素構成例は、図８（Ａ）に示す画素構成例と比較して、配線８８７が省略され、か
つ、液晶素子８８２の第２端子と容量素子８８３の第２端子とが電気的に接続されている
点が異なっている以外は、図８（Ａ）に示す画素構成例と同様な構成であるとしている。
図８（Ｂ）に示す画素構成例は、特に、液晶素子が横電界モード（ＩＰＳモード、ＦＦＳ
モードを含む）である場合に適用できる。なぜならば、液晶素子が横電界モードである場
合、液晶素子８８２の第２端子および容量素子８８３の第２端子を同一な基板上に形成さ
せることができるため、液晶素子８８２の第２端子と容量素子８８３の第２端子とを電気
的に接続させることが容易であるからである。図８（Ｂ）に示すような画素構成とするこ
とで、配線８８７を省略できるので、製造工程を簡略なものとすることができ、製造コス
トを低減できる。
図８（Ａ）または図８（Ｂ）に示す画素構成は、マトリクス状に複数配置されることがで
きる。こうすることで、液晶表示装置の表示部が形成され、様々な画像を表示することが
できる。図９（Ａ）は、図８（Ａ）に示す画素構成がマトリクス状に複数配置されている
場合の回路構成を示す図である。図９（Ａ）に示す回路構成は、表示部が有する複数の画
素のうち、４つの画素を抜き出して示す図である。そして、ｉ列ｊ行（ｉ，ｊは自然数）
に位置する画素を、画素８８０＿ｉ，ｊと表記し、画素８８０＿ｉ，ｊには、配線８８４
＿ｉ、配線８８５＿ｊ、配線８８６＿ｊが、それぞれ電気的に接続される。同様に、画素
８８０＿ｉ＋１，ｊについては、配線８８４＿ｉ＋１、配線８８５＿ｊ、配線８８６＿ｊ
と電気的に接続される。同様に、画素８８０＿ｉ，ｊ＋１については、配線８８４＿ｉ、
配線８８５＿ｊ＋１、配線８８６＿ｊ＋１と電気的に接続される。同様に、画素８８０＿
ｉ＋１，ｊ＋１については、配線８８４＿ｉ＋１、配線８８５＿ｊ＋１、配線８８６＿ｊ
＋１と電気的に接続される。なお、各配線は、同じ列または行に属する複数の画素によっ
て共有されることができる。なお、図９（Ａ）に示す画素構成において配線８８７は対向
電極であり、対向電極は全ての画素において共通であることから、配線８８７については
自然数ｉまたはｊによる表記は行なわないこととする。なお、図８（Ｂ）に示す画素構成
を用いることも可能であるため、配線８８７が記載されている構成であっても配線８８７
は必須ではなく、他の配線と共有されること等によって省略されることができる。
図９（Ａ）に示す画素構成は、様々な方法によって駆動されることができる。特に、交流
駆動と呼ばれる方法によって駆動されることによって、液晶素子の劣化（焼き付き）を抑
制することができる。図９（Ｂ）は、交流駆動の１つである、ドット反転駆動が行なわれ
る場合の、図９（Ａ）に示す画素構成における各配線に加えられる電圧のタイミングチャ
ートを表す図である。ドット反転駆動が行なわれることによって、交流駆動が行なわれる
場合に視認されるフリッカ（ちらつき）を抑制することができる。なお、図９（Ｂ）には
、配線８８５＿ｊに入力される信号９８５＿ｊ、配線８８５＿ｊ＋１に入力される信号９
８５＿ｊ＋１、配線８８４＿ｉに入力される信号９８４＿ｉ、配線８８４＿ｉ＋１に入力
される信号９８４＿ｉ＋１、配線８８６に供給される電圧９８６を示す。
図９（Ａ）に示す画素構成において、配線８８５＿ｊと電気的に接続されている画素にお
けるスイッチは、１フレーム期間中の第ｊゲート選択期間において選択状態（オン状態）
となり、それ以外の期間では非選択状態（オフ状態）となる。そして、第ｊゲート選択期
間の後に、第ｊ＋１ゲート選択期間が設けられる。このように順次走査が行なわれること
で、１フレーム期間内に全ての画素が順番に選択状態となる。図９（Ｂ）に示すタイミン
グチャートでは、電圧が高い状態（ハイレベル）となることで、当該画素におけるスイッ
チが選択状態となり、電圧が低い状態（ローレベル）となることで非選択状態となる。
図９（Ｂ）に示すタイミングチャートでは、第ｋフレーム（ｋは自然数）における第ｊゲ
ート選択期間において、信号線として用いる配線８８４＿ｉに正の信号電圧が加えられ、
配線８８４＿ｉ＋１に負の信号電圧が加えられる。そして、第ｋフレームにおける第ｊ＋
１ゲート選択期間において、配線８８４＿ｉに負の信号電圧が加えられ、配線８８４＿ｉ
＋１に正の信号電圧が加えられる。その後も、それぞれの信号線は、ゲート選択期間ごと
に極性が反転した信号が交互に加えられる。その結果、第ｋフレームにおいては、画素８
８０＿ｉ，ｊには正の信号電圧、画素８８０＿ｉ＋１，ｊには負の信号電圧、画素８８０
＿ｉ，ｊ＋１には負の信号電圧、画素８８０＿ｉ＋１，ｊ＋１には正の信号電圧が、それ
ぞれ加えられることとなる。そして、第ｋ＋１フレームにおいては、それぞれの画素にお
いて、第ｋフレームにおいて書き込まれた信号電圧とは逆の極性の信号電圧が書き込まれ
る。その結果、第ｋ＋１フレームにおいては、画素８８０＿ｉ，ｊには負の信号電圧、画
素８８０＿ｉ＋１，ｊには正の信号電圧、画素８８０＿ｉ，ｊ＋１には正の信号電圧、画
素８８０＿ｉ＋１，ｊ＋１には負の信号電圧が、それぞれ加えられることとなる。このよ
うに、同じフレームにおいては隣接する画素同士で異なる極性の信号電圧が加えられ、さ
らに、それぞれの画素においては１フレームごとに信号電圧の極性が反転される駆動方法
が、ドット反転駆動である。ドット反転駆動によって、液晶素子の劣化を抑制しつつ、表
示される画像全体または一部が均一である場合に視認されるフリッカを低減することがで
きる。なお、配線８８６＿ｊ、配線８８６＿ｊ＋１を含む全ての配線８８６に加えられる
電圧は、一定の電圧とされることができる。なお、配線８８４のタイミングチャートにお
ける信号電圧の表記は極性のみとなっているが、実際は、表示された極性において様々な
信号電圧の値をとり得る。なお、ここでは１ドット（１画素）毎に極性を反転させる場合
について述べたが、これに限定されず、複数の画素毎に極性を反転させることもできる。
例えば、２ゲート選択期間毎に書き込む信号電圧の極性を反転させることで、信号電圧の
書き込みにかかる消費電力を低減させることができる。他にも、１列毎に極性を反転させ
ること（ソースライン反転）もできるし、１行ごとに極性を反転させること（ゲートライ
ン反転）もできる。
次に、液晶素子が、ＭＶＡモードまたはＰＶＡモード等に代表される、垂直配向（ＶＡ）
モードである場合に特に好ましい画素構成およびその駆動方法について述べる。ＶＡモー
ドは、製造時にラビング工程が不要、黒表示時の光漏れが少ない、駆動電圧が低い等の優
れた特徴を有するが、画面を斜めから見たときに画質が劣化してしまう（視野角が狭い）
という問題点も有する。ＶＡモードの視野角を広くするには、図１０（Ａ）および図１０
（Ｂ）に示すように、１画素に複数の副画素（サブピクセル）を有する画素構成とするこ
とが有効である。図１０（Ａ）および図１０（Ｂ）に示す画素構成は、画素１０８０が２
つの副画素（第１の副画素１０８０－１，第２の副画素１０８０－２）を含む場合の一例
を表すものである。なお、１つの画素における副画素の数は２つに限定されず、様々な数
の副画素を用いることができる。副画素の数が大きいほど、より視野角を広くすることが
できる。複数の副画素は互いに同一の回路構成とすることができ、ここでは、全ての副画
素が図８（Ａ）に示す回路構成と同様であるとして説明する。なお、第１の副画素１０８
０－１は、トランジスタ１０８１－１、液晶素子１０８２－１、容量素子１０８３－１を
有するものとし、それぞれの接続関係は図８（Ａ）に示す回路構成に準じることとする。
同様に、第２の副画素１０８０－２は、トランジスタ１０８１－２、液晶素子１０８２－
２、容量素子１０８３－２を有するものとし、それぞれの接続関係は図８（Ａ）に示す回
路構成に準じることとする。
図１０（Ａ）に示す画素構成は、１画素を構成する２つの副画素に対し、走査線として用
いる配線１０８５を２本（配線１０８５－１，配線１０８５－２）有し、信号線として用
いる配線１０８４を１本有し、容量線として用いる配線１０８６を１本有する構成を表す
ものである。このように、信号線および容量線を２つの副画素で共用することにより、開
口率を向上させることができ、さらに、信号線駆動回路を簡単なものとすることができる
ので製造コストが低減でき、かつ、液晶パネルと駆動回路ＩＣの接続点数を低減できるの
で、歩留まりを向上できる。図１０（Ｂ）に示す画素構成は、１画素を構成する２つの副
画素に対し、走査線として用いる配線１０８５を１本有し、信号線として用いる配線１０
８４を２本（配線１０８４－１，配線１０８４－２）有し、容量線として用いる配線１０
８６を１本有する構成を表すものである。このように、走査線および容量線を２つの副画
素で共用することにより、開口率を向上させることができ、さらに、全体の走査線本数を
低減できるので、高精細な液晶パネルにおいても１画素あたりのゲート線選択期間を十分
に長くすることができ、それぞれの画素に適切な信号電圧を書き込むことができる。
図１１（Ａ）および図１１（Ｂ）は、図１０（Ｂ）に示す画素構成において、液晶素子を
画素電極の形状に置き換えた上で、各素子の電気的接続状態を模式的に表す例である。図
１１（Ａ）および図１１（Ｂ）において、電極１０８８－１は第１の画素電極を表し、電
極１０８８－２は第２の画素電極を表すものとする。図１１（Ａ）において、第１画素電
極１０８８－１は、図１０（Ｂ）における液晶素子１０８２－１の第１端子に相当し、第
２画素電極１０８８－２は、図１０（Ｂ）における液晶素子１０８２－２の第１端子に相
当する。すなわち、第１画素電極１０８８－１は、トランジスタ１０８１－１のソースま
たはドレインの一方と電気的に接続され、第２画素電極１０８８－２は、トランジスタ１
０８１－２のソースまたはドレインの一方と電気的に接続される。一方、図１１（Ｂ）に
おいては、画素電極とトランジスタの接続関係を逆にする。すなわち、第１画素電極１０
８８－１は、トランジスタ１０８１－２のソースまたはドレインの一方と電気的に接続さ
れ、第２画素電極１０８８－２は、トランジスタ１０８１－１のソースまたはドレインの
一方と電気的に接続されるものとする。
本実施の形態の画素においても、上記実施の形態の構成と組み合わせることによって、酸
化物半導体を用いた薄膜トランジスタを具備する画素を作製する際に、開口率の向上を図
ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態においては、上記実施の形態で説明した液晶表示装置を具備する電子機器の
例について説明する。
図１２（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することがで
きる。図１２（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデ
ータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共
有する機能、等を有することができる。なお、図１２（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図１２（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７
、等を有することができる。図１２（Ｂ）に示すテレビ受像機能付きデジタルカメラは、
静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する
機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得し
た情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示す
る機能、等を有することができる。なお、図１２（Ｂ）に示すテレビ受像機能付きデジタ
ルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
図１２（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、等を有することができる。図１２（Ｃ）に示す
テレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して
表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有す
ることができる。なお、図１２（Ｃ）に示すテレビ受像機が有する機能はこれに限定され
ず、様々な機能を有することができる。
図１３（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポ
ート９６８０等を有することができる。図１３（Ａ）に示すコンピュータは、様々な情報
（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機
能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデ
ータの送信又は受信を行う機能、等を有することができる。なお、図１３（Ａ）に示すコ
ンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
次に、図１３（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、マイクロフォン９６３８、等を有することができる。図１３（Ｂ
）に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能
、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作
又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等
を有することができる。なお、図１３（Ｂ）に示した携帯電話が有する機能はこれに限定
されず、様々な機能を有することができる。
次に、図１３（Ｃ）は電子ペーパー（Ｅ－ｂｏｏｋともいう）であり、筐体９６３０、表
示部９６３１、操作キー９６３５等を有することができる。図１３（Ｃ）に示した電子ペ
ーパーは、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー
、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有すること
ができる。なお、図１３（Ｃ）に示した電子ペーパーが有する機能はこれに限定されず、
様々な機能を有することができる。
本実施の形態において述べた電子機器は、表示部を構成する複数の画素において、開口率
の向上を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
本実施例では、酸化物半導体層を用いた薄膜トランジスタにより、どの程度液晶表示装置
の各画素での開口率が向上するかについて概算を見積もり、その結果について示す。
酸化物半導体を有する薄膜トランジスタでは、ゲートにトランジスタを非導通状態とする
電圧を印加した際にトランジスタに流れる電流（以下、リーク電流という）が０．１ｐＡ
以下であるのに対し、アモルファスシリコンを有する薄膜トランジスタでは数１００ｎＡ
程度となる。そのため、酸化物半導体を有する薄膜トランジスタでは、保持容量の縮小を
図ることができる。すなわち酸化物半導体を有する薄膜トランジスタが設けられる画素で
は、アモルファスシリコンを有する薄膜トランジスタが設けられる画素に比べ開口率の向
上を図ることが出来る。ここでは開口率がどの程度向上するかについて概算を見積もるこ
ととし、酸化物半導体層を用いた薄膜トランジスタのリーク電流を１×１０－１３（Ａ）
、アモルファスシリコンを用いた薄膜トランジスタのリーク電流を１×１０－１１（Ａ）
であると想定して説明をする。
また画素の開口率を見積もるための他のパラメータとしては、パネルサイズを３．４イン
チ、表示する階調を２５６階調、入力する電圧を１０Ｖ、１フレームを１．６６×１０－
２（秒）で表示を行うものとする。また、ゲート絶縁膜の誘電率を３．７（Ｆ／ｍ）、膜
厚を１×１０－７（ｍ）として説明するものである。
まず画素数５４０×ＲＧＢ×９６０のパネル（第１のパネルという）に上記パラメータを
適用した際の保持容量の面積、及び開口率について概算を見積もる。当該パネルにおいて
は、画素サイズが２６（μｍ）×７８（μｍ）、即ち２．０３×１０－９（ｍ２）となる
。このうち、配線及びＴＦＴが占める領域を除いた面積は１．４３×１０－９（ｍ２）と
なり、配線及びＴＦＴが占める領域の面積は６．００×１０－１０（ｍ２）となる。
第１のパネルで必要最低限の容量値を有する保持容量とするには、酸化物半導体層を有す
る薄膜トランジスタを備えた画素で、４．２５×１０－１４（Ｆ）となる。この場合、必
要な容量面積が１．３０×１０－１０（ｍ２）となり、画素に占める保持容量の面積の割
合が６．４（％）、開口率が６４．０（％）となる。また、第１のパネルで必要最低限の
容量値を有する保持容量とするには、アモルファスシリコンを有する薄膜トランジスタを
備えた画素で、４．２５×１０－１２（Ｆ）となる。この場合、必要な容量面積が１．３
０×１０－８（ｍ２）となり、画素に占める保持容量の面積の割合が６３９．９（％）、
すなわち画素の大きさ以上に保持容量が必要となってしまう。
また、画素数４８０×ＲＧＢ×６４０のパネル（第２のパネルという）に上記パラメータ
を適用した際の保持容量の面積、及び開口率について概算を見積もる。当該パネルにおい
ては、画素サイズが３６（μｍ）×１０８（μｍ）、即ち３．８９×１０－９（ｍ２）と
なる。このうち、配線及びＴＦＴが占める領域を除いた面積は３．２９×１０－９（ｍ２
）となり、配線及びＴＦＴが占める領域の面積は６．００×１０－１０（ｍ２）となる。
第２のパネルで必要最低限の容量値を有する保持容量とするには、酸化物半導体層を有す
る薄膜トランジスタを備えた画素で、４．２５×１０－１４（Ｆ）となる。この場合、必
要な容量面積が１．３０×１０－１０（ｍ２）となり、画素に占める保持容量の面積の割
合が３．３（％）、開口率が８１．２（％）となる。また、第２のパネルで必要最低限の
容量値を有する保持容量とするには、アモルファスシリコンを有する薄膜トランジスタを
備えた画素で、４．２５×１０－１２（Ｆ）となる。この場合、必要な容量面積が１．３
０×１０－８（ｍ２）となり、画素に占める保持容量の面積の割合が３３３．８（％）、
すなわち画素の大きさ以上に保持容量が必要となってしまう。
上述の第１のパネル及び第２のパネルにおいて、酸化物半導体層を有する薄膜トランジス
タは、リーク電流が非常に小さいため、保持容量を形成するための容量線を省略すること
も可能である。具体的に容量線を省略した場合の上面図、及びその断面図について図１４
（Ａ）、（Ｂ）に示す。図１４（Ａ）に示す画素の上面図は、上記実施の形態１で説明し
た図１（Ａ）での上面図において、容量線を省略した図に相当する。図１４（Ａ）に示す
上面図、図１４（Ｂ）に示す断面図からもわかるように、酸化物半導体層を有する薄膜ト
ランジスタを用いることで、画素電極１０５が占める領域を広げることができる、すなわ
ち開口率を向上することができる。また図１４（Ｂ）に示す断面図からもわかるように、
酸化物半導体層を有する薄膜トランジスタを用いることで、容量線を削減し、そして画素
電極１０５が占める領域を広げることができるため、すなわち開口率を向上することがで
きる。なお、図１４（Ａ）、（Ｂ）における第１のパネルでの諸条件では、開口率が７０
．４（％）まで向上することができる。また、図１４（Ａ）、（Ｂ）における第２のパネ
ルでの諸条件では、開口率が８４．５（％）まで向上することができる。
以上説明するように、解像度が大きいパネルになるほど、開口率の向上に対する酸化物半
導体層を薄膜トランジスタに用いる利点が大きいことがわかる。
１００ 画素
１０１ 配線
１０２ 配線
１０３ 酸化物半導体層
１０４ 容量線
１０５ 画素電極
１０６ 薄膜トランジスタ
１１１ 基板
１１２ 下地膜
１１３ ゲート絶縁膜
１１４ 酸化物絶縁層
１２１ 開口部
４００ 画素
４０１ 配線
４０２ 配線
４０３ 酸化物半導体層
４０４ 容量線
４０５ 画素電極
４０６ 薄膜トランジスタ
４１１ 基板
４１２ 下地膜
４１３ ゲート絶縁膜
４１４ 酸化物絶縁層
７００ 基板
７０１ 画素
７０２ 画素部
７０３ 走査線駆動回路
７０４ 信号線駆動回路
８８０ 画素
８８１ トランジスタ
８８２ 液晶素子
８８３ 容量素子
８８４ 配線
８８５ 配線
８８６ 配線
８８７ 配線
９８４ 信号
９８５ 信号
９８６ 電圧
１０２Ａ 配線
１０２Ｂ 配線
１０８０ 画素
１０８１ トランジスタ
１０８２ 液晶素子
１０８３ 容量素子
１０８４ 配線
１０８５ 配線
１０８６ 配線
１０８８ 画素電極
４０２Ａ 配線
４０２Ｂ 配線
６０１Ａ 絶縁層
６０１Ｂ 絶縁層
９６３０ 筐体
９６３１ 表示部
９６３３ スピーカ
９６３５ 操作キー
９６３６ 接続端子
９６３８ マイクロフォン
９６７２ 記録媒体読込部
９６７６ シャッターボタン
９６７７ 受像部
９６８０ 外部接続ポート
９６８１ ポインティングデバイス

Claims (2)

  1. 画素のトランジスタのゲート電極としての機能を有する第１の導電層と、
    前記トランジスタのチャネル形成領域としての機能を有する酸化物半導体層と、
    前記トランジスタのソース電極又はドレイン電極の一方としての機能を有する第２の導電層と、
    前記トランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
    前記第２の導電層と電気的に接続される画素電極と、を有し、
    前記第２の導電層は、前記酸化物半導体層上に配置され、第１の絶縁層を介して前記酸化物半導体層の端部と重なる領域を有し、
    前記第３の導電層は、前記酸化物半導体層上に配置され、第２の絶縁層を介して前記酸化物半導体層の端部と重なる領域を有し、
    前記酸化物半導体層は、前記第２の導電層と接する第１の領域と、前記第３の導電層と接する第２の領域と、前記第１の領域と前記第２の領域の間の第３の領域と、を有する表示装置であって、
    前記酸化物半導体層上において、前記第２の導電層の上面及び側面に接するように、且つ、前記第３の導電層の上面及び側面に接するように配置された酸化物絶縁層を有し、
    前記第３の領域は前記酸化物絶縁層と接し、
    前記第１の絶縁層は、前記第１の導電層と接する領域を有さず、
    前記第２の絶縁層は、前記第１の導電層と接する領域を有さず、
    前記第１の絶縁層は、前記画素が有する容量素子の一対の電極に挟まれる領域には配置されておらず、
    前記画素の平面視において、第１の方向は、前記トランジスタのソースとドレインを結ぶ方向に対して直交する方向であり、
    前記画素の平面視において、前記第１の領域の前記第１の方向の幅は、前記酸化物半導体層の前記第１の方向の幅よりも小さく、
    前記画素の平面視において、前記第２の領域の前記第１の方向の幅は、前記酸化物半導体層の前記第１の方向の幅よりも小さく、
    前記画素の平面視において、前記第１の領域は前記第１の方向における前記酸化物半導体層の外縁を含まず、
    前記画素の平面視において、前記第２の領域は前記第１の方向における前記酸化物半導体層の外縁を含まず、
    前記画素の平面視において、前記酸化物半導体層は、前記画素の前記画素電極と重なりを有さず、
    前記画素の平面視において、前記酸化物半導体層は、前記画素に隣接する画素の画素電極と重なる第４の領域を有し、
    前記画素の平面視において、前記第４の領域は、前記第１の導電層と重なりを有さず、且つ、前記第２の導電層と重なりを有さず、且つ、前記第３の導電層と重なりを有さない、表示装置。
  2. 画素のトランジスタのゲート電極としての機能を有する第１の導電層と、
    前記トランジスタのチャネル形成領域としての機能を有する酸化物半導体層と、
    前記トランジスタのソース電極又はドレイン電極の一方としての機能を有する第２の導電層と、
    前記トランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
    前記第２の導電層と電気的に接続される画素電極と、を有し、
    前記第２の導電層は、前記酸化物半導体層上に配置され、第１の絶縁層を介して前記酸化物半導体層の端部と重なる領域を有し、
    前記第３の導電層は、前記酸化物半導体層上に配置され、第２の絶縁層を介して前記酸化物半導体層の端部と重なる領域を有し、
    前記酸化物半導体層は、前記第２の導電層と接する第１の領域と、前記第３の導電層と接する第２の領域と、前記第１の領域と前記第２の領域の間の第３の領域と、を有する表示装置であって、
    前記酸化物半導体層上において、前記第２の導電層の上面及び側面に接するように、且つ、前記第３の導電層の上面及び側面に接するように配置された酸化物絶縁層を有し、
    前記第３の領域は前記酸化物絶縁層と接し、
    前記酸化物半導体層において、前記第１の領域は前記第３の領域と接し、前記第２の領域は前記第３の領域と接し、
    前記第１の絶縁層は、前記第１の導電層と接する領域を有さず、
    前記第２の絶縁層は、前記第１の導電層と接する領域を有さず、
    前記第１の絶縁層は、前記画素が有する容量素子の一対の電極に挟まれる領域には配置されておらず、
    前記画素の平面視において、第１の方向は、前記トランジスタのソースとドレインを結ぶ方向に対して直交する方向であり、
    前記画素の平面視において、前記第１の領域の前記第１の方向の幅は、前記酸化物半導体層の前記第１の方向の幅よりも小さく、
    前記画素の平面視において、前記第２の領域の前記第１の方向の幅は、前記酸化物半導体層の前記第１の方向の幅よりも小さく、
    前記画素の平面視において、前記第１の領域は前記第１の方向における前記酸化物半導体層の外縁を含まず、
    前記画素の平面視において、前記第２の領域は前記第１の方向における前記酸化物半導体層の外縁を含まず、
    前記画素の平面視において、前記酸化物半導体層は、前記画素の前記画素電極と重なりを有さず、
    前記画素の平面視において、前記酸化物半導体層は、前記画素に隣接する画素の画素電極と重なる第４の領域を有し、
    前記画素の平面視において、前記第４の領域は、前記第１の導電層と重なりを有さず、且つ、前記第２の導電層と重なりを有さず、且つ、前記第３の導電層と重なりを有さない、表示装置。
JP2021047318A 2009-10-09 2021-03-22 表示装置 Active JP7161562B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022165383A JP7309028B2 (ja) 2009-10-09 2022-10-14 表示装置
JP2023109855A JP7547571B2 (ja) 2009-10-09 2023-07-04 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009235287 2009-10-09
JP2009235287 2009-10-09
JP2020000043A JP6857751B2 (ja) 2009-10-09 2020-01-05 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2020000043A Division JP6857751B2 (ja) 2009-10-09 2020-01-05 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022165383A Division JP7309028B2 (ja) 2009-10-09 2022-10-14 表示装置

Publications (2)

Publication Number Publication Date
JP2021113974A JP2021113974A (ja) 2021-08-05
JP7161562B2 true JP7161562B2 (ja) 2022-10-26

Family

ID=43854579

Family Applications (12)

Application Number Title Priority Date Filing Date
JP2010225677A Active JP5542258B2 (ja) 2009-10-09 2010-10-05 液晶表示装置
JP2012168007A Active JP5225493B2 (ja) 2009-10-09 2012-07-30 液晶表示装置
JP2013033164A Withdrawn JP2013109375A (ja) 2009-10-09 2013-02-22 液晶表示装置
JP2014094966A Withdrawn JP2014170239A (ja) 2009-10-09 2014-05-02 表示装置
JP2015106188A Withdrawn JP2015165329A (ja) 2009-10-09 2015-05-26 表示装置
JP2016005283A Withdrawn JP2016066101A (ja) 2009-10-09 2016-01-14 液晶表示装置
JP2017097929A Active JP6393801B2 (ja) 2009-10-09 2017-05-17 液晶表示装置
JP2018158221A Active JP6642951B2 (ja) 2009-10-09 2018-08-27 表示装置
JP2020000043A Active JP6857751B2 (ja) 2009-10-09 2020-01-05 表示装置
JP2021047318A Active JP7161562B2 (ja) 2009-10-09 2021-03-22 表示装置
JP2022165383A Active JP7309028B2 (ja) 2009-10-09 2022-10-14 表示装置
JP2023109855A Active JP7547571B2 (ja) 2009-10-09 2023-07-04 表示装置

Family Applications Before (9)

Application Number Title Priority Date Filing Date
JP2010225677A Active JP5542258B2 (ja) 2009-10-09 2010-10-05 液晶表示装置
JP2012168007A Active JP5225493B2 (ja) 2009-10-09 2012-07-30 液晶表示装置
JP2013033164A Withdrawn JP2013109375A (ja) 2009-10-09 2013-02-22 液晶表示装置
JP2014094966A Withdrawn JP2014170239A (ja) 2009-10-09 2014-05-02 表示装置
JP2015106188A Withdrawn JP2015165329A (ja) 2009-10-09 2015-05-26 表示装置
JP2016005283A Withdrawn JP2016066101A (ja) 2009-10-09 2016-01-14 液晶表示装置
JP2017097929A Active JP6393801B2 (ja) 2009-10-09 2017-05-17 液晶表示装置
JP2018158221A Active JP6642951B2 (ja) 2009-10-09 2018-08-27 表示装置
JP2020000043A Active JP6857751B2 (ja) 2009-10-09 2020-01-05 表示装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2022165383A Active JP7309028B2 (ja) 2009-10-09 2022-10-14 表示装置
JP2023109855A Active JP7547571B2 (ja) 2009-10-09 2023-07-04 表示装置

Country Status (6)

Country Link
US (1) US8482690B2 (ja)
JP (12) JP5542258B2 (ja)
KR (2) KR20120083341A (ja)
CN (2) CN103984176B (ja)
TW (2) TWI464486B (ja)
WO (1) WO2011043217A1 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102549638B (zh) 2009-10-09 2015-04-01 株式会社半导体能源研究所 发光显示器件以及包括该发光显示器件的电子设备
JP5806043B2 (ja) 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
US8797487B2 (en) 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
US8546161B2 (en) 2010-09-13 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and liquid crystal display device
KR101789236B1 (ko) * 2010-12-24 2017-10-24 삼성디스플레이 주식회사 박막 트랜지스터 및 평판 표시 장치
JP5936908B2 (ja) * 2011-05-20 2016-06-22 株式会社半導体エネルギー研究所 パリティビット出力回路およびパリティチェック回路
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP2013206994A (ja) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
JP6001308B2 (ja) * 2012-04-17 2016-10-05 株式会社半導体エネルギー研究所 半導体装置
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
TWI607510B (zh) 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102639256B1 (ko) 2012-12-28 2024-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US9915848B2 (en) * 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
TWI687748B (zh) 2013-06-05 2020-03-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
CN104345511B (zh) * 2014-09-30 2017-09-15 南京中电熊猫液晶显示科技有限公司 像素结构及其制造方法、显示面板
TWI546850B (zh) * 2014-11-14 2016-08-21 群創光電股份有限公司 顯示面板之製備方法
JP6618779B2 (ja) * 2014-11-28 2019-12-11 株式会社半導体エネルギー研究所 半導体装置
WO2016104253A1 (ja) * 2014-12-25 2016-06-30 シャープ株式会社 半導体装置
CN104849930B (zh) 2015-05-29 2017-10-13 合肥鑫晟光电科技有限公司 阵列基板及其制作方法以及显示装置
TWI597830B (zh) * 2016-05-13 2017-09-01 群創光電股份有限公司 顯示裝置
KR102490188B1 (ko) 2016-11-09 2023-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 전자 기기, 및 표시 장치의 제작 방법
JP6963906B2 (ja) * 2017-04-25 2021-11-10 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102562943B1 (ko) * 2018-09-12 2023-08-02 엘지디스플레이 주식회사 표시 장치
CN110942708B (zh) * 2018-09-21 2021-08-27 元太科技工业股份有限公司 导电结构、线路设计及显示器
JP2021128271A (ja) * 2020-02-14 2021-09-02 株式会社ジャパンディスプレイ 表示装置及び表示装置用アレイ基板
WO2023002291A1 (ja) * 2021-07-20 2023-01-26 株式会社半導体エネルギー研究所 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003173153A (ja) 2001-12-06 2003-06-20 Matsushita Electric Ind Co Ltd 信号線の配線方法および薄膜トランジスタアレイ基板
JP2003234354A (ja) 2003-02-25 2003-08-22 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2005173612A (ja) 2003-12-10 2005-06-30 Samsung Electronics Co Ltd 薄膜トランジスタ表示板
JP2008034853A (ja) 2006-07-28 2008-02-14 Samsung Electronics Co Ltd 薄膜トランジスタ基板、それの製造方法及びそれを有する表示パネル
CN101145561A (zh) 2006-09-11 2008-03-19 北京京东方光电科技有限公司 一种tft矩阵结构及其制造方法
JP2009010362A (ja) 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法

Family Cites Families (157)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0816757B2 (ja) * 1988-11-18 1996-02-21 シャープ株式会社 透過型アクティブマトリクス液晶表示装置
JPH03127030A (ja) * 1989-10-13 1991-05-30 Sharp Corp 表示電極基板の製造方法
JPH05291343A (ja) * 1992-04-10 1993-11-05 Miyagi Oki Denki Kk 半導体装置
JPH06160900A (ja) * 1992-11-20 1994-06-07 Sanyo Electric Co Ltd 液晶表示装置
JP3373620B2 (ja) * 1993-10-21 2003-02-04 株式会社東芝 液晶表示装置
JPH11505377A (ja) * 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JPH09105952A (ja) * 1995-10-11 1997-04-22 Toshiba Electron Eng Corp アクティブマトリクス型液晶表示装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3512955B2 (ja) * 1996-09-09 2004-03-31 株式会社東芝 液晶表示装置
US6486023B1 (en) * 1997-10-31 2002-11-26 Texas Instruments Incorporated Memory device with surface-channel peripheral transistor
JPH11284157A (ja) * 1998-03-31 1999-10-15 Advanced Display Inc Ｔｆｔアレイ基板及びこれを用いた液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6724443B1 (en) * 1999-03-18 2004-04-20 Sanyo Electric Co., Ltd. Active matrix type display device
JP4730994B2 (ja) 1999-06-04 2011-07-20 株式会社半導体エネルギー研究所 電気光学装置及びその作製方法並びに電子装置
TW527735B (en) 1999-06-04 2003-04-11 Semiconductor Energy Lab Electro-optical device
TW500937B (en) * 1999-07-13 2002-09-01 Samsung Electronics Co Ltd Liquid crystal display
JP2001036087A (ja) 1999-07-15 2001-02-09 Seiko Epson Corp アクティブマトリクス基板、電気光学装置及び電子機器
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001117115A (ja) 1999-10-21 2001-04-27 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP3420135B2 (ja) 1999-10-26 2003-06-23 日本電気株式会社 アクティブマトリクス基板の製造方法
US6885064B2 (en) 2000-01-07 2005-04-26 Samsung Electronics Co., Ltd. Contact structure of wiring and a method for manufacturing the same
JP5244274B2 (ja) * 2000-04-28 2013-07-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
JP4954366B2 (ja) 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3914753B2 (ja) * 2000-11-30 2007-05-16 Ｎｅｃ液晶テクノロジー株式会社 アクティブマトリクス型液晶表示装置およびスイッチング素子
TWI221645B (en) 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
TW490857B (en) * 2001-02-05 2002-06-11 Samsung Electronics Co Ltd Thin film transistor array substrate for liquid crystal display and method of fabricating same
KR20030027302A (ko) * 2001-09-28 2003-04-07 삼성전자주식회사 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그제조 방법
SG118117A1 (en) 2001-02-28 2006-01-27 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100743101B1 (ko) * 2001-05-07 2007-07-27 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법과 이를 이용한 화소리페어방법
JP4709442B2 (ja) 2001-08-28 2011-06-22 株式会社 日立ディスプレイズ 薄膜トランジスタの製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4305811B2 (ja) * 2001-10-15 2009-07-29 株式会社日立製作所 液晶表示装置、画像表示装置およびその製造方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100947525B1 (ko) * 2003-03-12 2010-03-12 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법
KR20040084488A (ko) * 2003-03-28 2004-10-06 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4023399B2 (ja) * 2003-06-25 2007-12-19 カシオ計算機株式会社 配線用ケーブル、折畳式電子機器及びケーブル配線方法
JP2005019627A (ja) 2003-06-25 2005-01-20 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置
KR100698048B1 (ko) 2003-06-26 2007-03-23 엘지.필립스 엘시디 주식회사 액정표시장치
KR100947538B1 (ko) * 2003-06-27 2010-03-12 삼성전자주식회사 노광 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) * 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) * 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
TWI382264B (zh) 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358355C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5121221B2 (ja) 2005-12-26 2013-01-16 株式会社半導体エネルギー研究所 半導体装置
US8212953B2 (en) 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US20070215945A1 (en) * 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
JP5369367B2 (ja) * 2006-03-28 2013-12-18 凸版印刷株式会社 薄膜トランジスタおよびその製造方法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101243809B1 (ko) * 2006-06-30 2013-03-18 엘지디스플레이 주식회사 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
JP5376774B2 (ja) * 2006-07-21 2013-12-25 三星ディスプレイ株式會社 液晶表示装置
KR20080011826A (ko) * 2006-07-31 2008-02-11 삼성전자주식회사 유기 박막 트랜지스터 기판 및 이의 제조방법
JP4946250B2 (ja) * 2006-08-07 2012-06-06 ソニー株式会社 液晶表示装置
JP2008042043A (ja) * 2006-08-09 2008-02-21 Hitachi Ltd 表示装置
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101146574B1 (ko) * 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5014810B2 (ja) * 2007-01-17 2012-08-29 株式会社ジャパンディスプレイイースト 表示装置およびその製造方法
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5109424B2 (ja) * 2007-03-20 2012-12-26 凸版印刷株式会社 反射型表示装置
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
US20090001881A1 (en) 2007-06-28 2009-01-01 Masaya Nakayama Organic el display and manufacturing method thereof
JP2009031750A (ja) 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
JP2009099887A (ja) * 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
CN101430463A (zh) * 2007-11-09 2009-05-13 上海广电Nec液晶显示器有限公司 液晶显示装置及其制作方法
JP2009122601A (ja) * 2007-11-19 2009-06-04 Seiko Epson Corp 液晶装置の製造方法
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
CN101552277A (zh) * 2008-04-03 2009-10-07 上海广电Nec液晶显示器有限公司 薄膜晶体管阵列基板及其制造方法
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN102881696A (zh) * 2008-09-19 2013-01-16 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5439878B2 (ja) * 2009-03-13 2014-03-12 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、電気光学装置および電子機器
CN102549638B (zh) * 2009-10-09 2015-04-01 株式会社半导体能源研究所 发光显示器件以及包括该发光显示器件的电子设备

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003173153A (ja) 2001-12-06 2003-06-20 Matsushita Electric Ind Co Ltd 信号線の配線方法および薄膜トランジスタアレイ基板
JP2003234354A (ja) 2003-02-25 2003-08-22 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2005173612A (ja) 2003-12-10 2005-06-30 Samsung Electronics Co Ltd 薄膜トランジスタ表示板
JP2008034853A (ja) 2006-07-28 2008-02-14 Samsung Electronics Co Ltd 薄膜トランジスタ基板、それの製造方法及びそれを有する表示パネル
CN101145561A (zh) 2006-09-11 2008-03-19 北京京东方光电科技有限公司 一种tft矩阵结构及其制造方法
JP2009010362A (ja) 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
JP2017194691A (ja) 2017-10-26
JP2012252349A (ja) 2012-12-20
JP2013109375A (ja) 2013-06-06
TWI464486B (zh) 2014-12-11
JP2014170239A (ja) 2014-09-18
CN103984176B (zh) 2016-01-20
CN102576174B (zh) 2018-02-23
JP2022186813A (ja) 2022-12-15
JP2015165329A (ja) 2015-09-17
JP5225493B2 (ja) 2013-07-03
JP6393801B2 (ja) 2018-09-19
JP6642951B2 (ja) 2020-02-12
JP7309028B2 (ja) 2023-07-14
JP2011100117A (ja) 2011-05-19
JP5542258B2 (ja) 2014-07-09
JP2016066101A (ja) 2016-04-28
JP7547571B2 (ja) 2024-09-09
KR101424950B1 (ko) 2014-08-01
JP2018197878A (ja) 2018-12-13
US20110085104A1 (en) 2011-04-14
CN103984176A (zh) 2014-08-13
JP2021113974A (ja) 2021-08-05
TWI655486B (zh) 2019-04-01
KR20140066802A (ko) 2014-06-02
KR20120083341A (ko) 2012-07-25
WO2011043217A1 (en) 2011-04-14
JP2023126290A (ja) 2023-09-07
CN102576174A (zh) 2012-07-11
US8482690B2 (en) 2013-07-09
JP2020074012A (ja) 2020-05-14
TW201207531A (en) 2012-02-16
JP6857751B2 (ja) 2021-04-14
TW201435432A (zh) 2014-09-16

Similar Documents

Publication Publication Date Title
JP7309028B2 (ja) 表示装置
JP6845363B2 (ja) 表示装置
JP6163519B2 (ja) 液晶表示装置
JP2022184860A (ja) 半導体装置
KR20120101693A (ko) 액정 표시 장치, 액정 표시 장치의 구동 방법, 및 이 액정 표시 장치를 구비하는 전자기기

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221011

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221014

R150 Certificate of patent or registration of utility model

Ref document number: 7161562

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150